KR102099294B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법이 개시된다. 상기 반도체 소자의 제조 방법에 있어서, 기판 상에 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들을 형성한다. 실란(SiH4)가스를 이용하는 화학기상증착(CVD) 공정을 수행하여, 인접하는 상기 게이트 구조물들 사이에 위치하는 에어 갭(air gap)을 둘러싸는 절연막 패턴을 형성한다. 상기 제1 방향으로 상기 에어 갭의 폭은 상기 제1 방향으로 상기 인접하는 게이트 구조물들 사이의 거리의 65% 이상이고, 70% 이하이다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는 에어 갭(air gap)을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가하면서, 게이트 구조물들 혹은 워드 라인들 사이의 거리가 급격하게 감소하고 있다. 이에 따라, 상기 게이트 구조물들 혹은 워드 라인들 사이에서 기생 커패시턴스 혹은 셀 커플링이 발생하여 게이트의 문턱 전압이 변동 하는 등의 문제점이 발생하고, 이는 반도체 소자의 동작 특성의 일관성 및 신뢰성을 떨어뜨릴 수 있다.
따라서, 상기 기생 커패시턴스 혹은 셀 커플링 현상을 방지할 수 있는 방법에 대해 연구되고 있으며, 그 일환으로 게이트 구조물들 사이에 에어 갭을 형성하는 방법이 개발되고 있다.
본 발명의 일 목적은 에어 갭을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 에어 갭을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들을 형성한다. 실란(SiH4)가스를 이용하는 화학기상증착(CVD) 공정을 수행하여, 인접하는 상기 게이트 구조물들 사이에 위치하는 에어 갭(air gap)을 둘러싸는 절연막 패턴을 형성한다. 상기 제1 방향으로 상기 에어 갭의 폭은 상기 제1 방향으로 상기 인접하는 게이트 구조물들 사이의 거리의 65% 이상이고, 70% 이하이다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 상기 에어 갭의 측면 및 상면을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 화학기상증착 공정은 플라즈마를 이용할 수 있다.
예시적인 실시예들에 있어서, 상기 화학기상증착 공정은 아산화질소(N2O)가스를 산화 가스로 이용할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물들을 형성하는 단계는, 상기 기판 상에 터널 절연막, 플로팅 게이트막, 블로킹막, 컨트롤 게이트막 및 게이트 마스크막을 순차적으로 형성하는 단계; 및 상기 플로팅 게이트막, 상기 블로킹막, 상기 컨트롤 게이트막 및 상기 게이트 마스크막을 부분적으로 제거하여, 플로팅 게이트, 블로킹 패턴, 컨트롤 게이트 및 게이트 마스크를 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 마스크막을 형성하는 단계는 실리콘 질화물을 이용하는 것을 특징으로 하고, 상기 화학기상증착(CVD) 공정을 수행하기 전에, 플라즈마 산화 공정을 통해서 상기 게이트 마스크를 부분적으로 산화하여, 상기 게이트 마스크의 측벽으로부터 상기 기판의 상면에 수평한 방향으로 돌출된 돌출 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물들을 형성하는 단계는 상기 게이트 구조물들 상에 타겟 패턴들을 형성하는 단계를 더 포함하고, 상기 화학기상증착 공정을 수행하기 전에, 상기 타겟 패턴들을 타겟으로 하는 스퍼터링 공정을 수행하여, 상기 인접하는 타겟 패턴들 사이의 거리를 감소시키는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물들을 형성하는 단계는 상기 게이트 구조물들 상에 촉매 패턴을 형성하는 단계를 더 포함하고, 상기 촉매 패턴은 상기 실란(SiH4)의 산화 반응을 촉진할 수 있다.
예시적인 실시예들에 있어서, 상기 에어 갭의 저면은 상기 터널 절연막에 의해서 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향으로 상기 인접하는 게이트 구조물들 사이의 거리는 5nm 내지 20nm일 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는 복수 개의 게이트 구조물들 및 절연막 패턴을 포함한다. 상기 복수 개의 게이트 구조물들은 기판 상에 구비되며, 제1 방향으로 서로 이격될 수 있다. 상기 절연막 패턴은 상기 인접하는 게이트 구조물들 사이에 배치되며, 상기 제1 방향에 수직한 제2 방향을 따라 연장되는 에어 갭을 둘러쌀 수 있다. 상기 제1 방향으로 상기 에어 갭의 폭은 상기 제1 방향으로 상기 인접하는 게이트 구조물들 사이의 거리의 65% 이상이고, 70%이하이다.
예시적인 실시예들에 있어서, 상기 각각의 게이트 구조물은 상기 기판 상에 순차적으로 적층되는 터널 절연막, 플로팅 게이트, 블로킹 패턴, 컨트롤 게이트 및 게이트 마스크를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 상기 에어 갭의 측면 및 상면을 둘러싸고, 상기 터널 절연막은 상기 에어 갭의 저면을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 실리콘 산화물을 포함할 수 있다.
상술한 본 발명의 실시예들에 따르면, 게이트 구조물들 사이에 위치하는 절연막은 실란 가스(SiH4)를 소스 가스로 사용하고, 비교적 낮은 압력 조건에서 상기 아산화질소(N2O)가스를 산화 가스로 사용하는 PECVD 공정을 통해서 형성될 수 있다. 상기 PECVD 공정은 비교적 낮은 매립 특성을 가지므로, 상기 절연막 내에 위치하는 에어 갭의 폭이 증가하고, 인접하는 상기 게이트 구조물들 사이의 커플링 커패시턴스가 감소할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 8은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 9 내지 도 12는 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 13 내지 도 16은 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 20은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 예시적인 실시예들에 따르면, 상기 반도체 소자는 플로팅형 메모리 소자일 수 있다.
도 1을 참조하면, 상기 반도체 소자는 기판(100) 상에 형성된 게이트 구조물 및 기판(100) 상부에 구비되며 인접하는 게이트 구조물들 사이에 위치하는 절연막 패턴(165)을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 복수의 게이트 구조물들이 제1 방향을 따라 규칙적으로 배치될 수 있으며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 연장할 수 있다. 한편, 인접하는 게이트 구조물들 사이의 절연막 패턴(165) 내부에는 에어 갭(170)이 구비될 수 있다.
기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 사용할 수 있다. 기판(100)은 복수의 소자 분리막(도시하지 않음)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다.
상기 게이트 구조물은 기판(100) 상에 순차적으로 적층된 터널 절연막(110), 플로팅 게이트(122), 블로킹 패턴(132), 컨트롤 게이트(142) 및 게이트 마스크(152)를 포함할 수 있다.
터널 절연막(110)은 기판(100)의 상기 액티브 영역 상에 구비될 수 있으며, 실리콘 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 등과 같은 상대적으로 저유전 물질을 포함할 수 있다.
플로팅 게이트(122)은 터널 절연막(110) 상에 구비되며, 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 터널 절연막(110) 상에는 전하를 트랩 혹은 저장할 수 있는 실리콘 질화물, 실리콘 산질화물 또는 하프늄 실리콘 산화물, 알루미늄 산화물과 같은 금속 산화물을 포함하는 전하 트래핑막 패턴이 구비될 수 있다.
블로킹 패턴(132)은 플로팅 게이트(122) 상에 구비되며, 상대적으로 고유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 블로킹 패턴(132)은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물, 란타늄 산화물, 스트론튬 티타늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 포함할 수 있다. 이와 달리, 블로킹 패턴(132)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 구성될 수 있다.
블로킹 패턴(132) 상에는 컨트롤 게이트(142)가 구비될 수 있다. 컨트롤 게이트(142)는 상기 제2 방향으로 연장하며 상기 반도체 소자의 워드 라인으로 제공될 수 있다. 예를 들어, 컨트롤 게이트(142)는 도핑된 폴리실리콘, 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
컨트롤 게이트(142) 상에는 게이트 마스크(152)가 구비될 수 있다. 게이트 마스크(152)는 예를 들면, 실리콘 질화물 혹은 실리콘 산질화물을 포함할 수 있다.
상기 게이트 구조물의 측벽 상에 게이트 스페이서(185)가 구비될 수 있다. 게이트 스페이서(185)는 컨트롤 게이트(142)와 같이 상기 제2 방향으로 연장할 수 있다. 게이트 스페이서(185)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
기판(100) 상부에는 상기 인접하는 게이트 구조물들 사이에 위치하는 절연막 패턴(165)이 구비될 수 있다. 또한, 절연막 패턴(165) 내에는 에어 갭(170)이 형성될 수 있다.
에어 갭(170)은 절연막 패턴(165) 및 터널 절연막(110)의 상면에 의해서 정의될 수 있다. 즉, 에어 갭(170)의 측면 및 상면은 절연막 패턴(165)에 의해서 둘러싸일 수 있는 반면에, 에어 갭(170)의 하면은 터널 절연막(110)에 의해서 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 에어 갭(170)은 상기 제1 방향으로 비교적 넓은 폭을 가질 수 있다. 예를 들어, 상기 인접하는 게이트 구조물들 사이의 제1 거리(D1)와 에어 갭(170)의 폭(W1) 사이의 비율(W1/D1)은 약 0.65 내지 약 0.7 사이일 수 있다. 이에 따라, 에어 갭(170)이 확장된 폭을 가지므로, 인접하는 상기 게이트 구조물들 사이의 커플링 커패시턴스가 감소할 수 있다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120), 블로킹막(130), 컨트롤 게이트막(140) 및 게이트 마스크막(150)을 순차적으로 적층한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
터널 절연막(110)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다.
블로킹막(130)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 블로킹막(130)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
컨트롤 게이트막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 일 실시예에 따르면, 컨트롤 게이트막(140)은 순차적으로 적층된 도핑된 폴리실리콘막, 오믹막, 확산 방지막, 비정질막 및 금속막을 포함하도록 형성될 수 있다. 예를 들어, 상기 오믹막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 혹은 이들의 합금을 포함할 수 있고, 상기 확산 방지막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물 등을 포함할 수 있으며, 상기 비정질막은 비정질 텅스텐 실리사이드(WSix), 비정질 티타늄 실리사이드(TiSix), 비정질 몰리브덴 실리사이드(MoSix) 혹은 비정질 탄탈륨 실리사이드(TaSix)와 같은 고융점 금속 실리사이드를 포함할 수 있고, 상기 금속막은 텅스텐, 티타늄, 탄탈륨, 몰리브덴 혹은 이들의 합금을 포함할 수 있다.
한편, 게이트 마스크막(150)은 실리콘 질화물을 사용하여 형성할 수 있다.
이와는 달리, 플로팅 게이트막(120) 대신에 전하 트래핑막이 적층될 수도 있다. 상기 전하 트래핑막은 실리콘 질화물과 같은 질화물을 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여 형성할 수 있다. 상기 전하 트래핑막은 플로팅 게이트막(120)에 비해서 낮은 전기 전도성을 가질 수 있으나, 일부 전하들을 트랩할 수 있다.
이하에서는, 터널 절연막(110) 상에 플로팅 게이트막(120), 블로킹막(130), 컨트롤 게이트막(140) 및 게이트 마스크막(150)이 순차적으로 적층된 경우에 한해서 설명하도록 한다.
도 3을 참조하면, 포토레지스트 패턴을 이용하는 사진 식각 공정을 수행하여, 게이트 마스크막(150), 컨트롤 게이트막(140), 블로킹막(130) 및 플로팅 게이트막(120)을 식각함으로써, 터널 절연막(110) 상에 순차적으로 적층된 플로팅 게이트(122), 블로킹 패턴(132), 컨트롤 게이트(142) 및 게이트 마스크(152)를 각각 포함하는 복수의 게이트 구조물들을 형성한다.
이때, 터널 절연막(110)도 함께 패터닝되어 상기 각 게이트 구조물들이 터널 절연막 패턴을 포함할 수도 있다. 한편, 상기 각 게이트 구조물들은 제1 방향으로 연장되며, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 서로 이격되도록 형성될 수 있다.
상대적은 인접하는 상기 게이트 구조물들은 상기 제1 방향으로 제1 거리(D1)만큼 이격되어 배치될 수 있다. 예를 들어, 상기 제1 거리(D1)은 약 5nm보다 크고, 약 20nm보다 작을 수 있다.
도 4를 참조하면, 상기 게이트 구조물들을 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여, 상기 게이트 구조물들에 인접한 기판(100) 상부에 불순물 영역들(103, 105, 107)을 형성한다.
한편, 상대적으로 좁은 간격(D1)을 갖는 상기 게이트 구조물들 사이에 형성되는 불순물 영역을 제1 불순물 영역(103), 상대적으로 넓은 간격을 갖는 상기 게이트 구조물들 사이에 형성되는 불순물 영역들을 제2 및 제3 불순물 영역들(105, 107)이라 칭할 수 있다.
도 5를 참조하면, 화학기상증착(CVD) 공정을 수행하여 기판(100) 상에 상기 게이트 구조물을 덮는 절연막(160)을 형성한다.
인접하는 상기 게이트 구조물들 사이의 절연막(160) 내부에는 에어 갭(170)이 형성될 수 있다. 예시적인 실시예들에 따르면, 에어 갭(170)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 상기 제2 방향으로 연장되도록 형성될 수 있다.
절연막(160)은 에어 갭(170)이 형성될 수 있도록, 스텝 커버리지 특성이 매우 낮은 실리콘 산화물을 사용하여 형성될 수 있다. 절연막(160)은 예를 들면, CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 형성될 수 있다.
이 때, CVD 공정, PECVD 공정, LPCVD 공정 등이 행해지는 챔버의 온도, 압력, 가스의 분압을 조절하여 매립 특성이 낮도록 공정 조건을 설정함으로써, 인접하는 상기 게이트 구조물들 사이에 에어 갭(170)을 형성할 수 있다.
예시적인 일 실시예에 있어서, 절연막(160)은 실란(SiH4)을 소스 가스로 사용하며, 아산화질소(N2O)를 산화 가스로 사용하는 PECVD 공정을 통해서 형성될 수 있다. 예를 들어, 상기 PECVD 공정은 약 0.5 Torr 내지 약 5 Torr의 압력에서 약 250ㅀC 내지 약 350ㅀC 의 온도에서 수행될 수 있다. 특히, 실란 가스를 소스 가스로 사용하고, 비교적 낮은 압력 조건에서 상기 아산화질소 가스를 산화 가스로 사용하는 경우 비교적 낮은 매립 특성을 가질 수 있다.
이에 따라, 상기 게이트 구조물의 측벽 상에 배치될 수 있으며, 비교적 얇은 폭을 가길 수 있다. 이에 따라, 상기 인접하는 게이트 구조물들 사이에서 에어 갭(170)은 비교적 큰 비율을 차지할 수 있다. 예를 들어, 상기 인접하는 게이트 구조물들 사이의 제1 거리(D1)와 에어 갭(170)의 폭(W1) 사이의 비율(W1/D1)은 약 0.65 내지 약 0.7 사이일 수 있다. 에어 갭(170)의 폭이 증가할수록, 인접하는 상기 게이트 구조물들 사이의 커플링 커패시턴스가 감소할 수 있다.
또한, 절연막(160)은 터널 절연막(110) 상에는 배치되지 않을 수 있다. 즉, 에어 갭(170)의 측면 및 상면은 절연막(160)에 의해서 둘러싸일 수 있는 반면에, 에어 갭(170)의 하면은 터널 절연막(110)에 의해서 둘러싸일 수 있다.
도 6을 참조하면, 상기 게이트 구조물 및 절연막(160)을 덮는 스페이서막(180)을 기판(100) 상에 형성한다. 일 실시예에 따르면, 스페이서막(180)은 실리콘 질화물을 사용하여 형성될 수 있다.
도 7을 참조하면, 상기 게이트 구조물들의 상면이 노출될 때까지 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 수행하여 스페이서막(180) 및 절연막(160)의 상부를 제거한 후, 사진 식각 공정을 수행하여 제2 및 제3 불순물 영역들(105, 107) 상부에 형성된 스페이서막(180) 부분을 제거한다.
이에 따라, 상기 게이트 구조물들 사이에는 절연막 패턴들(165)이 형성되고, 상기 케이트 구조물들의 측벽 상에는 스페이서(185)가 형성될 수 있다.
도 8을 참조하면, 상기 게이트 구조물들, 절연막 패턴(165) 및 스페이서(185)를 덮으면서 기판(100) 상에 제1 층간 절연막(190)이 형성된다. 제1 층간 절연막(190)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 층간 절연막(190)을 관통하면서 제2 불순물 영역(105) 상에 공통 소스 라인(Common Source Line: CSL)(200)이 형성된다. 공통 소스 라인(200)은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성될 수 있다.
제1 층간 절연막(190) 및 공통 소스 라인(200) 상에 제2 층간 절연막(210)이 형성된다. 제2 층간 절연막(210)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 및 제2 층간 절연막들(190, 210)을 관통하면서 제3 불순물 영역(107) 상에 비트 라인 콘택(220)이 형성된다. 비트 라인 콘택(220)은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
비트 라인(230)은 비트 라인 콘택(220)에 접하면서 제2 층간 절연막(210) 상에 형성된다. 비트 라인(230)은 상기 제1 방향으로 연장되도록 형성된다. 비트 라인은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 절연막(160)은 실란 가스를 소스 가스로 사용하고, 비교적 낮은 압력 조건에서 상기 아산화질소 가스를 산화 가스로 사용하는 PECVD 공정을 통해서 형성될 수 있다. 상기 PECVD 공정은 비교적 낮은 매립 특성을 가지므로, 에어 갭(170)의 폭이 증가하고, 인접하는 상기 게이트 구조물들 사이의 커플링 커패시턴스가 감소할 수 있다.
도 9 내지 도 12는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 프라즈마 산화 공정을 수행하는 것 이외에는, 도 2 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 9를 참조하면, 도 2 및 도 3을 참조로 설명한 공정들을 수행할 수 있다. 즉, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120), 블로킹막(130), 컨트롤 게이트막(140) 및 게이트 마스크막(150)을 순차적으로 적층한 후, 사진 식각 공정을 통해서 이들을 식각하여, 터널 절연막(110) 상에 순착적으로 적층된 플로팅 게이트(122), 블로킹 패턴(132), 컨트롤 게이트(142) 및 게이트 마스크(152)를 각각 포함하는 복수의 게이트 구조물들을 형성할 수 있다. 또한, 상기 게이트 구조물들에 인접한 기판(100) 상부에 불순물 영역들(103, 105, 107)을 형성할 수 있다.
한편, 플로팅 게이트막(120) 및 컨트롤 게이트막(140)는 산화에 대한 내성이 강한 물질을 사용하여 형성할 수 있다. 예를 들어, 플로팅 게이트막(120) 및 컨트롤 게이트막(140)은 도핑된 폴리실리콘을 사용하여 형성할 수 있다.
도 10를 참조하면, 산소 가스를 포함하는 플라즈마 처리 공정을 수행하여 게이트 마스크(152)를 부분적으로 산화시켜 돌출 패턴(154)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리 공정은 산화 가스 및 불활성 가스를 사용하여 수행될 수 있다. 예를 들어, 상기 산화 가스는 산소(O2),산화질소(NO), 아산화질소(N2O),오존(O3),물(H2O)와 같은 산소 원자를 포함하는 가스 및 이들의 혼합물을 포함할 수 있다.
상기 플라즈마 처리 공정에서 게이트 마스크(152)가 산화될 수 있으며, 상기 산화된 부분을 돌출 패턴(154)으로 정의할 수 있다. 예를 들어, 게이트 마스크(152)가 실리콘 질화물을 포함하는 경우, 돌출 패턴(154)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 산화 과정에서 산화되는 부분의 부피가 증가하므로, 돌출 패턴(154)은 기판(100)의 상면에 평행한 방향으로 돌출될 수 있다. 이에 따라, 인접하는 돌출 패턴(154) 사이의 간격(D2)은 상기 제1 거리(D1)보다 좁아질 수 있으며, 오버행이 형성될 수 있다.
상기 플라즈마 공정의 스텝 커버리지(step coverage)가 비교적 낮은 공정 조건에서 수행될 수 있다. 이에 따라, 게이트 마스크(152) 아래에 위치하는 구성들은 상기 플라즈마 공정의 영향을 적게 받을 수 있다.
도 11을 참조하면, 화학기상증착(CVD) 공정을 수행하여 기판(100) 상에 상기 게이트 구조물 및 돌출 패턴(154)을 덮는 절연막(161)을 형성한다.
절연막(161)을 형성하는 공정은 도 5를 참조로 설명한 절연막(160)을 형성하는 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 돌출 패턴(154)의 오버행으로 인해서 절연막(161)은 상기 게이트 구조물 사이의 공간을 보다 매립하기 어려울 수 있다. 즉, 에어 갭(170)의 폭이 증가할 수 있다.
도 12를 참조하면, 상기 게이트 구조물들의 상면이 노출될 때까지 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 수행하여 절연막(161)의 상부를 제거하여 절연막 패턴들(166)을 형성한다.
이후, 도 7 및 도 8을 참조로 설명한 공정들을 수행함으로써, 반도체 소자를 완성할 수 있다.
예시적인 실시예들에 있어서, 게이트 마스크(152)를 산화하여 돌출 패턴(154)을 형성할 수 있으며, 실란 가스를 소스 가스로 이용하는 PECVD 공정을 통해서 비교적 넓은 폭을 갖는 에어 갭(170)을 형성할 수 있다. 이에 따라, 인접하는 게이트 구조물들 사이의 커플링 커패시턴스가 감소될 수 있다.
도 13 내지 도 16은 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 스퍼터링 공정을 수행하는 것 이외에는, 도 2 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 13을 참조하면, 도 2 및 도 3을 참조로 설명한 공정들과 유사한 공정을 수행할 수 있다. 다만, 게이트 마스크(152) 상에는 타겟 패턴(156)이 형성될 수 있다.
예시적인 실시예들에 있어서, 즉, 기판(100) 상에 터널 절연막, 플로팅 게이트막, 블로킹막, 컨트롤 게이트막, 게이트 마스크막 및 타겟막을 순차적으로 적층한 후, 사진 식각 공정을 통해서 이들을 식각하여, 터널 절연막(110) 상에 순착적으로 적층된 플로팅 게이트(122), 블로킹 패턴(132), 컨트롤 게이트(142) 및 게이트 마스크(152)를 각각 포함하는 복수의 게이트 구조물들 및 상기 게이트 구조물들 상에 배치된 타겟 패턴(156)을 형성할 수 있다. 예를 들어, 상기 타겟막은 실리콘 산화물, 고밀도 플라즈마(High Density Plasma: HDP) 산화물 등과 같은 산화물을 사용하여 형성할 수 있다.
도 14를 참조하면, 각 타겟 패턴들(156)을 타깃으로 하는 스퍼터링(sputtering) 공정을 수행한다.
구체적으로, 전원을 인가한 상태에서 아르곤, 헬륨 등의 비활성 가스를 공급하여 플라즈마를 발생시킨 후, 상기 플라즈마를 각 타겟 패턴들(156)의 상부, 특히 상부 모서리 부분에 인가하여, 타겟 패턴들(156)로부터 산소 성분을 이탈시킨다. 타겟 패턴들(156)이 실리콘 산화물을 포함하는 경우에는, 실리콘 성분도 함께 이탈될 수 있다. 이때, 상기 비활성 가스뿐만 아니라, 산소 가스 혹은 수소 가스가 더 공급될 수 있다.
상기 스퍼터링 공정에 의해, 각 타겟 패턴들(156)의 상부 모서리가 제거되어, 각 타겟 패턴들(156)이 형상이 변경될 수 있다. 이에 따라 각 게이트 구조물들 상에는 오버행(overhang) 형상의 더미 패턴들(157)이 형성될 수 있다.
도 15를 참조하면, 화학기상증착(CVD) 공정을 수행하여 기판(100) 상에 상기 게이트 구조물 및 더미 패턴들(157)을 덮는 절연막(162)을 형성한다.
절연막(162)을 형성하는 공정은 도 5를 참조로 설명한 절연막(160)을 형성하는 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 더미 패턴들(157)의 오버행으로 인해서 절연막(162)은 상기 게이트 구조물 사이의 공간을 보다 매립하기 어려울 수 있다. 즉, 에어 갭(170)의 폭이 증가할 수 있다.
도 16을 참조하면 상기 게이트 구조물들의 상면이 노출될 때까지 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 수행하여 절연막(162)의 상부를 제거하여 절연막 패턴들(167)을 형성한다.
이후, 도 7 및 도 8을 참조로 설명한 공정들을 수행함으로써, 반도체 소자를 완성할 수 있다.
예시적인 실시예들에 있어서, 스퍼터링을 통해서 변형된 더미 패턴들(157)과 실란 가스를 소스 가스로 이용하는 PECVD 공정을 통해서 비교적 넓은 폭을 갖는 에어 갭(170)을 형성할 수 있다. 이에 따라, 인접하는 게이트 구조물들 사이의 커플링 커패시턴스가 감소될 수 있다.
도 17 내지 도 19는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 촉매 패턴을 형성하는 것 이외에는, 도 2 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 17을 참조하면, 도 2 및 도 3을 참조로 설명한 공정들과 유사한 공정을 수행할 수 있다. 다만, 게이트 마스크(152) 상에는 촉매 패턴(158)이 형성될 수 있다.
즉, 기판(100) 상에 터널 절연막, 플로팅 게이트막, 블로킹막, 컨트롤 게이트막, 게이트 마스크막 및 촉매막을 순차적으로 적층한 후, 사진 식각 공정을 통해서 이들을 식각하여, 터널 절연막(110) 상에 순착적으로 적층된 플로팅 게이트(122), 블로킹 패턴(132), 컨트롤 게이트(142) 및 게이트 마스크(152)를 각각 포함하는 복수의 게이트 구조물들 및 상기 게이트 구조물들 상에 배치된 촉매 패턴(158)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 촉매막은 금속 산화물을 사용하여 형성할 수 있다. 예를 들어, 상기 금속 산화물은 ZrO2이나 PbZrO2,BaZrO3 등의 Zr계 산화물, HfO2 이나 HfON, HfAlO 등의 Hf계 산화물, LaO3 등의 La계 산화물, Al2O3 이나 AlZrO5 등의 Al계 산화물, Ta2O5 등의 Ta계 산화물, TiO2 등의 Ti계 산화물, Y2O3 등의 Y계 산화물을 포함할 수 있다.
도 18를 참조하면, 화학기상증착(CVD) 공정을 수행하여 기판(100) 상에 상기 게이트 구조물 및 촉매 패턴들(158)을 덮는 절연막(163)을 형성한다.
절연막(163)을 형성하는 공정은 도 5를 참조로 설명한 절연막(160)을 형성하는 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 촉매 패턴들(158) 부근에서는 산소 분자가 해리 흡착될 수 있고, 이에 따라 활성화되는 산소는 비교적 높은 반응성을 가질 수 있다. 이에 따라, 상기 활성화된 산소는 상기 화학기상증착 공정의 화학반응(즉, SiH4의 산화)을 촉진시킬 수 있다. 결과적으로, 촉매 패턴들(158)에 인접한 부분에서 절연막은 보다 빠르게 증착될 수 있다.
도 19를 참조하면, 상기 게이트 구조물들의 상면이 노출될 때까지 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 수행하여 절연막(163)의 상부를 제거하여 절연막 패턴들(168)을 형성한다.
이후, 도 7 및 도 8을 참조로 설명한 공정들을 수행함으로써, 반도체 소자를 완성할 수 있다.
예시적인 실시예들에 있어서, 실란 가스를 소스 가스로 이용하는 PECVD 공정은 촉매 패턴들(158)에 의해서 성장이 촉진될 수 있다. 이에 따라, 에어 갭(170)의 폭이 증가하여 상기 인접하는 게이트 구조물들 사이의 커플링 커패시턴스가 감소할 수 있다.
도 20은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(320), 램(RAM)(330), 사용자 인터페이스(USER INTERFACE)(340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(350) 및 메모리 시스템(310)을 포함할 수 있다. 메모리 시스템(310)은 메모리 소자(312)와 메모리 컨트롤러(311)를 포함할 수 있다. 메모리 컨트롤러(311)는 메모리 소자(312)를 제어할 수 있도록 구성된다. 메모리 소자(312)와 메모리 컨트롤러(311)의 결합에 의해 메모리 시스템(310)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(300)이 모바일 장치인 경우, 컴퓨팅 시스템(300)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(300)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 103: 제1 불순물 영역
105: 제2 불순물 영역 107: 제3 불순물 영역
110: 터널 절연막 120: 플로팅 게이트막
122: 플로팅 게이트 130: 블로킹막
132: 블로킹 패턴 140: 컨트롤 게이트막
142: 컨트롤 게이트 150: 게이트 마스크막
152: 게이트 마스크 154: 돌출 패턴
156: 타겟 패턴 158: 촉매 패턴
160, 161, 162, 163: 절연막
165, 166, 167, 168: 절연막 패턴
170: 에어 갭 180: 스페이서막
185: 스페이서 190: 제1 층간 절연막
200: 공통 소스 라인 210: 제2 층간 절연막
220: 비트 라인 콘택 230: 비트 라인
300: 컴퓨팅 시스템 310: 메모리 시스템
311: 메모리 컨트롤러 312: 메모리 소자
320: 마이크로프로세서 330: 램
340: 사용자 인터페이스 350: 모뎀

Claims (10)

  1. 기판 상에 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들을 형성하는 단계; 및
    실란(SiH4)가스를 이용하는 화학기상증착(CVD) 공정을 수행하여, 인접하는 상기 게이트 구조물들 사이에 위치하는 에어 갭(air gap)을 둘러싸는 절연막 패턴을 형성하는 단계를 포함하며,
    상기 게이트 구조물들을 형성하는 단계는,
    상기 기판 상에 터널 절연막, 플로팅 게이트막, 블로킹막, 컨트롤 게이트막 및 게이트 마스크막을 순차적으로 형성하는 단계;
    상기 플로팅 게이트막, 상기 블로킹막, 상기 컨트롤 게이트막 및 상기 게이트 마스크막을 부분적으로 제거하여, 플로팅 게이트, 블로킹 패턴, 컨트롤 게이트 및 게이트 마스크를 형성하는 단계; 및
    상기 게이트 구조물들 상에 타겟 패턴들을 형성하는 단계를 포함하고,
    상기 화학기상증착 공정을 수행하기 전에, 상기 타겟 패턴들을 타겟으로 하는 스퍼터링 공정을 수행하여, 상기 인접하는 타겟 패턴들 사이의 거리를 감소시키며,
    상기 제1 방향으로 상기 에어 갭의 폭은 상기 제1 방향으로 상기 인접하는 게이트 구조물들 사이의 거리의 65% 이상이고, 70% 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 절연막 패턴은 상기 에어 갭의 측면 및 상면을 둘러싸는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 화학기상증착 공정은 아산화질소(N2O)가스를 산화 가스로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 게이트 마스크막을 형성하는 단계는 실리콘 질화물을 이용하는 것을 특징으로 하고,
    상기 화학기상증착(CVD) 공정을 수행하기 전에, 플라즈마 산화 공정을 통해서 상기 게이트 마스크를 부분적으로 산화하여, 상기 게이트 마스크의 측벽으로부터 상기 기판의 상면에 수평한 방향으로 돌출된 돌출 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 게이트 구조물들을 형성하는 단계는 상기 게이트 구조물들 상에 촉매 패턴을 형성하는 단계를 더 포함하고,
    상기 촉매 패턴은 상기 실란(SiH4)의 산화 반응을 촉진하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제1 방향으로 상기 인접하는 게이트 구조물들 사이의 거리는 5nm 내지 20nm인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 삭제
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160097002A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9508731B2 (en) * 2015-03-24 2016-11-29 Intel Corporation Pillar arrangement in NAND memory
US9484353B1 (en) * 2015-07-20 2016-11-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
US9741732B2 (en) * 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US9842851B2 (en) 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
US9754958B2 (en) * 2015-10-30 2017-09-05 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion and method of making thereof
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10083981B2 (en) * 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
KR102333439B1 (ko) * 2017-04-28 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102524808B1 (ko) 2017-11-21 2023-04-24 삼성전자주식회사 반도체 소자
CN108470737B (zh) * 2018-03-19 2021-10-29 长江存储科技有限责任公司 三维存储器及其制造方法
US10825867B2 (en) * 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10729012B2 (en) 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
CN109643717B (zh) * 2018-11-22 2019-11-26 长江存储科技有限责任公司 三维存储器件及其制造方法
US10916560B2 (en) * 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
CN110071114B (zh) * 2019-03-29 2020-04-17 长江存储科技有限责任公司 3d nand闪存及其制备方法
CN116264659A (zh) * 2021-12-15 2023-06-16 无锡华润上华科技有限公司 Mems结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249803A (ja) * 2010-05-24 2011-12-08 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5376789B2 (ja) 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
JP2010177652A (ja) 2009-02-02 2010-08-12 Toshiba Corp 半導体装置の製造方法
KR20110001592A (ko) 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
JP2011029234A (ja) 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
KR101549858B1 (ko) 2009-07-31 2015-09-03 삼성전자주식회사 수직 채널 구조의 플래쉬 메모리 소자
JP2011049206A (ja) 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20110107985A (ko) 2010-03-26 2011-10-05 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
JP2012174961A (ja) 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置の製造方法
KR20130015167A (ko) * 2011-08-02 2013-02-13 삼성전자주식회사 에어 갭을 갖는 반도체 소자 및 그 제조 방법
KR20130057670A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249803A (ja) * 2010-05-24 2011-12-08 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム

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