KR20130057670A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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KR20130057670A
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남필욱
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안재영
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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것이다. 본 발명의 반도체 메모리소자는 기판 상에 수직 적층된 복수개의 게이트들, 상기 복수개의 게이트들을 수직 관통하여 상기 기판과 전기적으로 연결된 상하 접합된 상부 채널과 하부 채널을 포함하는 수직 채널, 그리고 상기 수직 채널과 상기 복수개의 게이트들 사이에 배치된 정보저장막을 포함할 수 있다. 상기 상부 채널은 상기 복수개의 게이트들 중 일부들을 수직하게 관통하며 절연막이 채워지는 내부 공간을 정의하는 수직 패턴과, 상기 하부 채널의 상면을 따라 수평하게 신장되어 상기 하부 채널의 상면과 접하는 수평 패턴을 포함할 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있으며, 특히 반도체 메모리 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 메모리 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 메모리 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 고가의 장비들이 요구되어 반도체 메모리 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다. 이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 메모리 소자가 제안된 바 있다.
본 발명은 종래 기술에서 요구되는 필요에 부응하기 위하여 안출된 것으로, 본 발명은 전기적 특성이 향상된 3차원 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 및 그 제조방법은 수직 채널을 복수개의 부분들로 나누어 형성하는 경우 그 접합 부위에서의 끊김 마진을 충분히 확보할 수 있는 것을 특징으로 한다. 본 발명은 수직 채널의 끊김을 억제하므로써 전류 경로를 충분히 확보할 수 있는 것을 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 메모리 소자는: 기판 상에 수직 적층된 복수개의 게이트들; 상기 복수개의 게이트들을 수직 관통하여 상기 기판과 전기적으로 연결된, 상하 접합된 상부 채널과 하부 채널을 포함하는 수직 채널; 그리고 상기 수직 채널과 상기 복수개의 게이트들 사이에 배치된 정보저장막을 포함할 수 있다. 상기 상부 채널은 상기 복수개의 게이트들 중 일부들을 수직하게 관통하며 절연막이 채워지는 내부 공간을 정의하는 수직 패턴과, 상기 하부 채널의 상면을 따라 수평하게 신장되어 상기 하부 채널의 상면과 접하는 수평 패턴을 포함할 수 있다. 상기 수평 패턴은 상기 내부 공간의 바닥면을 이룰 수 있다.
일 실시예의 소자에 있어서, 상기 하부 채널은 상기 기판과 동일한 물질을 포함할 수 있다. 예컨대, 상기 기판이 실리콘이면 상기 하부 채널은 단결정 실리콘을 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 수평 패턴은 상기 하부 채널의 상면의 폭과 동일하거나 큰 폭을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 수평 패턴은 상기 하부 채널의 측벽 상부를 둘러쌀 수 있다. 이에 따르면 상기 수평 패턴은 병 마개 형태를 가질 수 있다.
일 실시예의 소자에 있어서, 상기 수직 패턴은: 상기 정보저장막에 접하는 수직한 제1 반도체막과, 상기 절연막과 접하여 상기 절연막을 둘러싸는 수직한 제2 반도체막으로 구성된 다중막; 그리고 상기 정보저장막 및 상기 절연막과 접하며 상기 절연막을 둘러싸는 제3 반도체막으로 구성된 단일막 중에서 어느 하나일 수 있다.
일 실시예의 소자에 있어서, 상기 상부 채널은 울퉁불퉁하게 수직 연장될 수 있다.
일 실시예의 소자에 있어서, 상기 정보저장막은: 상기 상부 채널을 따라 수직하게 연장되고 상기 하부 채널과 이격된, 상기 게이트들과 접하는 블록킹절연막과 상기 상부 채널과 접하는 터널절연막과 그리고 상기 블로킹절연막과 상기 터널절연막 사이에 개재된 트랩절연막을 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 정보저장막은: 상기 상부 채널을 따라 수직하게 연장되고 상기 하부 채널과 이격된, 상기 상부 채널에 접하는 터널절연막을 포함하는 제1 정보저장막; 그리고 상기 게이트들과 상기 수직 채널 사이에 개재되며 상기 게이트들의 상면들 및 하면들을 덮는 블록킹절연막을 포함하는 제2 정보저장막을 포함할 수 있다. 여기서, 상기 제1 및 제2 정보저장막들 중 어느 하나가 트랩절연막을 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 상부 채널은 상기 게이트들의 측벽들과 인접하고, 상기 상부 채널 중 상기 게이트들의 측벽 모서리들에 인접한 부분이 굴곡될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 메모리 소자는: 기판 상에 배치된, 복수개의 절연막들 사이에 복수개의 게이트들이 삽입된 게이트 스택; 상기 게이트 스택을 수직 관통하는, 상기 기판을 노출시키는 하부 채널홀과 상기 하부 채널로부터 이어진 상부 채널홀을 포함하는 수직 채널홀; 상기 하부 채널홀을 채우며 상기 기판과 접합된 하부 채널과 상기 상부 채널홀을 채우며 상기 하부 채널에 접합된 상부 채널을 포함하는 수직 채널; 및 상기 수직 채널과 상기 게이트들 사이에 배치된 정보저장막을 포함할 수 있다. 상기 상부 채널은, 상기 상부 채널홀의 중심부를 차지하는 절연성 충전막과; 그리고 상기 충전막을 둘러싸는 반도체막을 포함할 수 있다. 상기 반도체막은 상기 상부 채널홀의 내측벽을 따라 수직하게 신장되어 상기 충전막의 측벽을 감싸는 수직 패턴과; 그리고 상기 하부 채널의 상면을 따라 수평하게 신장되어 상기 충전막의 바닥면을 감싸며 상기 하부 채널의 상면과 접하는 수평 패턴을 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 하부 채널은 상기 게이트들 중 상기 기판에 인접한 적어도 하나의 게이트를 관통하는 단결정 반도체를 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 상부 채널홀은 상기 하부 채널홀보다 큰 폭을 가질 수 있다.
다른 실시예의 소자에 있어서, 상기 상부 채널에 인접하는 상기 절연막들의 측벽들은 상기 게이트들의 측벽들에 비해 리세스되어, 상기 상부 채널홀의 내측벽은 불균일한 표면을 가질 수 있다.
다른 실시예의 소자에 있어서, 상기 상부 채널홀에 인접한 상기 상부 채널의 표면과 상기 정보저장막의 표면 중 적어도 어느 하나는 상기 상부 채널홀의 내측벽을 따라 불균일할 수 있다.
다른 실시예의 소자에 있어서, 상기 정보저장막은 상기 상부 채널의 내측벽을 따라 수직하게 신장되어 상기 수직 패턴과 접할 수 있다. 상기 수평 패턴은 상기 정보저장막과 상기 하부 채널을 이격시킬 수 있다.
다른 실시예의 소자에 있어서, 상기 하부 채널홀을 통해 상기 하부 채널에 인접하는 적어도 하나의 게이트와 상기 하부 채널 사이에 제공된 게이트 절연막을 더 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 하부 채널은 상기 수평 패턴을 향해 돌출될 수 있다. 상기 수평 패턴은 상기 하부 채널의 측벽 상부를 둘러쌀 수 있다.
다른 실시예의 소자에 있어서, 상기 반도체막은 U자형 단면을 가지는 다결정 반도체를 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 수평 패턴은 상기 다결정 반도체를 포함하는 단일막 구조일 수 있다. 상기 수직 패턴은 상기 다결정 반도체를 포함하는 단일막 혹은 이중막 구조일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자는: 기판 상에 적층된 적어도 하나의 하부 게이트와 복수개의 상부 게이트들; 상기 하부 게이트를 수직 관통하여 상기 기판에 접하는 하부 채널과, 상기 상부 게이트들을 수직 관통하여 상기 하부 채널과 접하는 상부 채널을 포함하는 수직 채널; 상기 상부 채널과 상기 상부 게이트들 사이에 배치된 상부 게이트 절연막; 및 상기 하부 채널과 상기 하부 게이트 사이에 배치된 하부 게이트 절연막을 포함할 수 있다. 상기 상부 채널은, 상기 상부 게이트들을 관통하는 절연 필라와; 상기 절연 필라의 측벽을 둘러싸는 반도체막과; 상기 반도체막으로부터 연장되어 상기 절연 필라의 밑면을 감싸면서 상기 하부 채널과 접하는 바디 콘택을 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 상부 게이트 절연막은 상기 반도체막을 따라 수직 신장하여 상기 반도체막 및 상기 바디 콘택과 접할 수 있다. 상기 바디 콘택은 상기 상부 게이트 절연막을 상기 하부 채널로부터 이격시킬 수 있다.
또 다른 실시예의 소자에 있어서, 상기 바디 콘택은 상기 하부 채널의 상면을 덮으면서 상기 하부 채널의 측벽 상부를 에워쌀 수 있다.
또 다른 실시예의 소자에 있어서, 상기 상부 채널은, 상기 상부 게이트들의 측벽들과 인접하고 상기 상부 게이트들의 측벽 모서리들에 인접한 부분이 굴곡될 수 있다.
또 다른 실시예의 소자에 있어서, 상기 하부 채널은 단결정 반도체를 포함할 수 있다. 상기 상부 채널은 다결정 반도체를 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 상부 게이트 절연막은 상기 반도체막을 따라 수직 연장될 수 있다. 상기 게이트 절연막은 상기 반도체막과 접하는 터널산화막과, 상기 상부 게이트들과 접하는 블록킹산화막과, 그리고 상기 터널산화막과 상기 블록킹산화막 사이에 배치된 트랩절연막을 갖는 정보저장막을 포함할 수 있다. 상기 하부 게이트 절연막은 상기 하부 채널의 측벽에 배치된 상기 단결정 반도체의 산화막을 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 상부 게이트들은 차례로 적층된 복수개의 메모리 게이트들과 적어도 하나의 상부 선택 게이트를 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 메모리 게이트들은 상기 기판 상에서 제1 수평 방향으로 신장되는 워드라인들을 구성할 수 있다. 상기 상부 선택 게이트는 상기 워드라인들의 상부에 배치되는 상기 제1 수평 방향으로 신장되는 상부 선택 라인을 구성할 수 있다. 상기 하부 게이트는 상기 워드라인들의 하부에 배치되는 하부 선택 라인을 구성할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 수직 채널과 전기적으로 연결되며, 상기 상부 선택 라인 위에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트라인을 더 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 수직 채널의 상단에 불순물로 도핑된 드레인과; 그리고 상기 수직 채널들 사이의 기판에 상기 불순물로 도핑된 소오스를 더 포함할 수 있다. 상기 드레인은 상기 비트라인과 전기적으로 연결될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법은: 기판 상에, 상기 기판과 접합하는 하부 채널과; 그리고 상기 하부 채널을 노출시키는 채널홀을 포함하는 적층체를 형성하고; 상기 채널홀의 내표면을 따라 신장되어, 상기 채널홀의 내측벽과 상기 하부 채널의 상면을 덮는 정보저장 물질막을 형성하고; 상기 정보저장 물질막을 패터닝하여 상기 채널홀의 내측벽을 따라 수직하고 상기 하부 채널과는 상하 이격된 정보저장막을 형성하고; 그리고 상기 채널홀을 채우는, 상기 정보저장막을 따라 수직하게 신장하며 상기 하부 채널의 상면을 따라 수평하게 신장하여 상기 정보저장막과 상기 하부 채널 사이의 이격 공간을 차지하는 상부 채널을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 정보저장막을 형성하는 것은 상기 정보저장막 아래의 상기 채널홀의 내측벽과 상기 하부 채널의 상면을 노출시키는 상기 이격 공간을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 정보저장 물질막을 형성하는 것은: 상기 채널홀의 내표면을 따라 신장되어 상기 정보저장 물질막을 덮는 제1 반도체막을 형성하고; 그리고 상기 채널홀의 내표면을 따라 신장되어 상기 제1 반도체막을 덮는 스페이서막을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 정보저장막을 형성하는 것은: 상기 스페이서막과 상기 제1 반도체막을 에치백하여 상기 정보저장 물질막의 일부 노출시키고; 그리고 상기 노출된 정보저장 물질막을 습식 에칭하여 상기 채널홀의 내측벽 상에 수직한 상기 정보저장막을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 정보저장막을 형성하는 것은: 상기 스페이서막을 제거하는 것과; 그리고 상기 이격 공간을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 상부 채널을 형성하는 것은: 상기 채널홀의 내표면을 따라 신장되어 상기 제1 반도체막을 덮으며 상기 이격 공간을 채우는 제2 반도체막을 형성하고; 그리고 상기 채널홀을 채우며 상기 제2 반도체막에 의해 둘러싸이는 절연성 충전막을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 상부 채널을 형성하는 것은: 상기 제1 반도체막을 제거하고; 상기 채널홀의 내표면을 따라 신장되어 상기 정보저장막을 덮으며 상기 이격 공간을 채우는 제2 반도체막을 형성하고; 그리고 상기 채널홀을 채우며 상기 제2 반도체막에 의해 둘러싸이는 절연성 충전막을 헝성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 채널홀의 내측벽을 리세스시키는 것을 더 포함할 수 있다. 상기 상부 채널은 상기 상기 리세스된 채널홀의 내측벽을 따라 울퉁불퉁하게 수직 신장할 수 있다.
일 실시예의 방법에 있어서, 상기 정보저장 물질막을 형성하는 것은: 상기 채널홀의 내표면을 따라 신장되어 상기 채널홀의 내측벽 및 상기 하부 채널의 상면을 덮는 블록킹산화막을 형성하고; 상기 채널홀의 내표면을 따라 신장되어 상기 블로킹산화막을 덮는 트랩절연막을 형성하고; 그리고 상기 채널홀의 내표면을 따라 상기 트랩절연막을 덮는 터널산화막을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 적층체를 형성하는 것은: 상기 기판 상에 복수개의 절연막들과 복수개의 희생막들을 교대로 적층하고; 상기 절연막들과 상기 희생막들을 관통하여 상기 기판을 노출시키는 상기 채널홀을 형성하고; 그리고 상기 채널홀의 일부를 채우며 상기 기판과 접합하는 상기 하부 채널을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 적층체를 패터닝하여, 상기 기판을 노출시키며 상기 절연막들과 상기 희생막들의 측벽들을 노출시키는 트렌치를 형성하고; 상기 트렌치를 통한 에천트의 제공으로 상기 복수개의 희생막들을 제거하여 상기 절연막들 사이에 리세스 영역들을 형성하고; 상기 리세스 영역들을 전도체로 채워 상기 기판 상에서 수직 적층되는 게이트들을 형성하고; 그리고 상기 상부 채널과 전기적으로 연결되는 비트라인을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 트렌치를 통해 노출된 기판에 불순물을 주입하여 소오스를 형성하고; 그리고 상기 상부 채널의 상단에 상기 불순물을 주입하여 상기 비트라인과 전기적으로 연결되는 드레인을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 게이트들을 형성하기 이전에, 상기 리세스 영역을 일부 채우는 제2 정보저장막을 형성하는 것과; 그리고 상기 트렌치를 통해 노출된 상기 하부 채널의 측벽에 게이트 절연막을 형성하는 것 중에서 어느 하나를 더 포함할 수 있다.
본 발명에 의하면, 벌크 구조의 하부 채널에 마카로니 구조의 상부 채널이 접속되어 수직 채널을 이루고, 하부 채널과 상부 채널 간의 끊김 마진이 확대될 수 있다. 따라서, 하부 채널과 상부 채널 간에 양호하고 안정적인 접속이 이루어져 안정적인 전류 경로가 제공되므로써 전기적 특성이 향상된 수직 플래시 메모리 소자를 구현할 수 있는 효과가 있다.
도 1a 내지 1k는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 1l은 도 1k의 일부를 확대 도시한 단면도.
도 2a 내지 2d는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법에 있어서 개구부 형성예를 도시한 단면도들.
도 2e는 도 2d의 변형예를 도시한 단면도.
도 3a 내지 3f는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 3g는 도 3f의 일부를 확대 도시한 단면도.
도 3h 및 3i는 도 3f의 변형예를 도시한 단면도들.
도 4a 내지 4g는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 4h는 도 4g의 변형예를 도시한 단면도.
도 5a 내지 5d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 5e 내지 5g는 도 5d의 변형예들을 도시한 단면도들.
도 6a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도.
도 6b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 메모리 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1k는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 1l은 도 1k의 일부를 확대 도시한 단면도이다.
도 1a를 참조하면, 기판(101) 상에 몰드 스택(10)을 형성할 수 있다. 기판(101)은 반도체 기판, 가령 단결정 실리콘 웨이퍼를 포함할 수 있다. 몰드 스택(10)은 복수개의 절연막들(110)과 복수개의 희생막들(120)을 교대로 반복 적층하여 형성할 수 있다. 절연막들(110)은 실리콘산화막 또는 실리콘질화막일 수 있고, 희생막들(120)은 실리콘산화막, 실리콘질화막, 실리콘카바이드, 실리콘, 실리콘게르마늄 중에서 선택된 절연막들(110)에 대해 식각선택비가 있는 물질일 수 있다. 일례로, 절연막들(110)은 실리콘산화막(예: SiOx)이고 희생막들(120)은 실리콘질화막(예: SiNx)일 수 있다. 희생막들(120)의 두께들은 실질적으로 동일할 수 있다. 절연막들(110)의 두께들은 실질적으로 같거나 혹은 다를 수 있다. 일례로, 절연막들(110) 중에서 제3 절연막(110c)과 제7 절연막(110g)은 비교적 두껍게 형성할 수 있다. 본 실시예의 절연막들(110)의 적층수 및 두께는 단지 일례이며, 가령 도 3a와 같이 대체로 동일 또는 유사한 두께를 갖는 절연막들(110)을 적층할 수 있다. 도면부호 110에 알파벳 소문자를 첨가하여 절연막들(110)을 제1 내지 제9 절연막들(110a~110i)로 구분하기로 한다. 마찬가지로, 도면부호 120에 알파벳 소문자를 부가하여 희생막들(120)을 제1 내지 제8 희생막들(120a~120h)로 구분한다.
도 1b를 참조하면, 몰드 스택(10)을 패터닝하여 수직 채널홀(103)을 형성할 수 있다. 일례로, 건식 식각 공정으로 몰드 스택(10)을 수직 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성할 수 있다. 오버에칭에 의해 기판(101)은 리세스될 수 있다. 수직 채널홀(103)은 그 수직 길이를 따라 그 폭이 일정하거나 혹은 달라질 수 있다. 편의상 본 명세서에선 수직 채널홀(103)의 폭이 대체로 일정한 경우에 대해 설명한다.
도 1c를 참조하면, 수직 채널홀(103)의 일부를 채워 기판(101)과 접촉하는 필라 형태의 하부 채널(141)을 형성할 수 있다. 하부 채널(141)은 기판(101)과 동일한 도전형의 반도체 또는 진성 반도체로 형성할 수 있다. 일례로, 하부 채널(141)은 p형 실리콘 혹은 진성 실리콘을 포함할 수 있다. 하부 채널(141)은 증착 기술을 이용하여 다결정 반도체로 형성하거나, 혹은 에피 성장이나 레이저 결정화 기술을 이용하여 단결정 반도체로 형성할 수 있다. 본 실시예에 의하면, 하부 채널(141)은 단결정의 p형 실리콘 혹은 단결정의 진성 실리콘일 수 있다. 하부 채널(141)은 제1 희생막(120a) 및 제2 희생막(120b)의 측벽들과 접할 수 있고, 제3 절연막(110c)의 측벽과 일부 접할 수 있다.
도 1d를 참조하면, 수직 채널홀(103)의 내벽을 따라 연장되어 몰드 스택(10)을 덮는 제1 정보저장막(151)과, 제1 정보저장막(151)을 덮는 제1 반도체막(143)을 형성할 수 있다. 제1 정보저장막(151)은 화학기상증착 혹은 원자층증착공정으로 비교적 얇은 두께를 가지며 하부 채널(141)과 접속되는 단일막 혹은 다중막 구조로 형성할 수 있으며, 이에 대해선 도 2a에서 상세히 설명된다. 제1 반도체막(143)은 화학기상증착 혹은 원자층증착공정으로 반도체, 가령 다결정 혹은 단결정 실리콘을 증착하여 형성할 수 있다. 절연체(예: SiOx)를 증착하여 제1 반도체막(143)을 덮는 대체로 얇은 두께를 갖는 스페이서막(190)을 더 형성할 수 있다.
도 1e를 참조하면, 스페이서막(190)과 제1 반도체막(143) 및 제1 정보저장막(151)을 패터닝할 수 있다. 상기 패터닝에 의해 제1 반도체막(143)과 제1 정보저장막(151)은 수직 채널홀(103)의 내벽에 한정된 수직한 형태로 형성될 수 있다. 스페이서막(190)은 제거될 수 있다. 아울러, 상기 패터닝 공정을 통해 하부 채널(141)의 상면을 완전히 노출시키는 개구부(105)가 형성될 수 있다. 제1 정보저장막(151)은 도 2a에 도시된 바와 같이 블로킹절연막(151a), 트랩절연막(151b) 및 터널절연막(151c) 중에서 일부 혹은 모두를 포함할 수 있다. 상기 패터닝 공정으로 개구부(105)를 형성하는 것에 대해서는 도 2a 내지 2e에서 상세히 후술된다.
도 1f를 참조하면, 개구부(105)를 일부 혹은 완전히 채우며 제1 반도체막(143)을 따라 수직 연장되어 몰드 스택(10)을 덮는 실린더형의 제2 반도체막(145)과, 실린더의 내부를 충전하며 제2 반도체막(145)을 덮는 절연성 충전막(191)을 순차 형성할 수 있다. 제2 반도체막(145)은 화학기상증착 혹은 원자층증착공정으로 제1 반도체막(143)과 동일 또는 유사한 물질, 가령 다결정 혹은 단결정 실리콘을 증착하여 형성할 수 있다. 충전막(191)은 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 충전막(191)을 형성하기 이전에 수소 어닐링 공정을 더 진행하여 제1 반도체막(143) 및 제2 반도체막(145) 중 적어도 어느 하나에 존재할 수 있는 결정 결함들을 치유할 수 있다.
도 1g를 참조하면, 제9 절연막(110i)이 노출되도록 평탄화 공정을 진행할 수 있다. 이에 따라 제2 반도체막(145)은 수직 채널홀(103)의 내에 한정된 실린더 형태로 패터닝될 수 있고, 충전막(191)은 제2 반도체막(145)의 실린더 내부를 채우는 필라 형태로 패터닝될 수 있다. 제2 반도체막(145)과 충전막(191)은 상부 채널(142)을 구성할 수 있다. 상부 채널(142)은 충전막(191)을 제2 반도체막(145)이 둘러싸는 마카로니 구조를 포함할 수 있다. 본 실시예에 의하면, 마카로니 구조의 상부 채널(142)과 벌크 구조의 하부 채널(141)이 접하여 수직 채널(140)을 형성할 수 있다. 제2 반도체막(145)의 바닥을 구성하며 하부 채널(141)과 접속되는 바디 콘택(144)은 필라(pillar) 내지 벌크(bulk) 형태를 가질 수 있다. 일례에 따르면, 바디 콘택(144)의 두께(수직 길이)은 제2 반도체막(145)의 폭(수평 길이)과 실질적으로 동일하거나 혹은 더 클 수 있다. 따라서, 바디 콘택(144)에 의해 하부 채널(141)과 상부 채널(142) 사이의 양호한 접촉이 구현될 수 있고, 하부 채널(141)과 상부 채널(142)의 접촉 면적 부족에 따른 수직 채널(140)의 끊김 현상이 없어지거나 최소화될 수 있다.
도 1h를 참조하면, 수직 채널들(140) 사이에 기판(101)을 노출시키는 트렌치(107)를 형성할 수 있다. 일례로, 몰드 스택(10)을 건식 식각하여 몰드 스택(10)을 관통하는 트렌치(107)를 형성할 수 있다. 오버에칭에 의해 기판(101)은 리세스될 수 있다. 트렌치(107)에 의해 희생막들(120)과 절연막들(110)의 측면들이 노출될 수 있다.
도 1i를 참조하면, 트렌치(107)를 통해 에천트를 제공하여 희생막들(120)을 선택적으로 제거할 수 있다. 일례로, 희생막들(120)이 실리콘질화막이고 절연막들(110)이 실리콘산화막인 경우 에천트는 인산(H3PO4)을 포함할 수 있다. 희생막들(120)의 선택적 제거로 인해 절연막들(110) 사이에는 하부 채널(141)과 제1 정보저장막(151)을 노출시키는 리세스 영역들(108)이 형성될 수 있다.
도 1j를 참조하면, 리세스 영역들(108)의 외표면들을 따라 연장되는 제2 정보저장막(152)을 형성하고, 리세스 영역들(108)을 채우는 게이트들(161~168)을 형성할 수 있다. 이에 따라, 게이트들(161~168)이 절연막들(110)에 의해 상하 이격되어 수직 적층된 게이트 스택(20)을 형성할 수 있다. 제2 정보저장막(152)은 단일막 혹은 다중막 구조로 형성될 수 있다. 예컨대, 제1 정보저장막(151)이 트랩절연막과 터널절연막을 포함하고, 제2 정보저장막(152)은 블록킹절연막을 포함할 수 있다. 다른 예로, 제1 정보저장막(151)이 터널절연막을 포함하고, 제2 정보저장막(152)은 블록킹절연막과 트랩절연막을 포함할 수 있다. 또 다른 예로, 제1 정보저장막(151)은 터널절연막과 트랩절연막 및 블록킹절연막을 포함하고, 제2 정보저장막(152)은 블록킹절연막을 포함할 수 있다. 게이트들(161~168)은 실리콘, 금속, 금속질화물, 금속실리사이드 등과 같은 도전체를 증착한 후 패터닝하여 형성할 수 있다.
게이트들(161~168) 중에서 제1 게이트(161) 및 제2 게이트(162)은 하부 채널(141)에 인접하고, 제3 내지 제8 게이트들(163~168)은 상부 채널(142)에 인접할 수 있다. 제1 게이트(161)와 제2 게이트(162)는 비메모리 선택 게이트로서 하부 선택 라인(또는 접지 선택 라인)을 구성할 수 있다. 제3 내지 제6 게이트들(163~166)은 메모리 게이트로서 워드라인을 구성할 수 있다. 그리고 제7 게이트(167) 및 제8 게이트(168)는 비메모리 선택 게이트로서 상부 선택 라인(또는 스트링 선택 라인)을 구성할 수 있다. 다른 예로, 제3 내지 제7 게이트들(163~167)은 워드라인을 구성할 수 있고, 제8 게이트(168)가 상부 선택 라인을 구성할 수 있다.
트렌치(107)를 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(104s)를 형성할 수 있다. 공통 소오스(104s)는 기판(101)과 다른 도전형으로 도핑될 수 있다. 일례로, 기판(101)은 p형 도전형으로 도핑되고, 공통 소오스(104s)는 n형 도전형으로 도핑될 수 있다.
도 1k를 참조하면, 트렌치(107)를 채우는 매립절연막(171)을 형성할 수 있다. 일례로, 게이트 스택(20)을 덮도록 절연체를 증착한 후 평탄화하여 트렌치(107)를 매립하는 매립절연막(171)을 형성할 수 있다. 그리고 게이트 스택(20)을 덮는 층간절연막(173)을 형성하고, 층간절연막(173)을 관통하여 수직 채널(140)과 접속되는 플러그(182)와, 플러그(182)와 접속되어 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 층간절연막(173) 상에 형성할 수 있다. 층간절연막(173)을 형성하기 이전에 수직 채널(140)에 불순물을 주입하여 공통 소오스(104s)와 동일한 도전형을 갖는 드레인(104d)을 형성할 수 있다. 상기 일련의 공정들을 통해 3차원 반도체 메모리 소자(1), 가령 수직 낸드 플래시 메모리 소자를 형성할 수 있다. 게이트들(161~168)은 기판(101) 상에서 제1 수평 방향으로 신장하고, 비트라인(180)은 기판(101) 상에서 제1 수평 방향과 실질적으로 직교하는 제2 수평 방향으로 신장할 수 있다. 수직 채널(140)을 따라 수직 적층된 게이트들(161~168)은 셀 스트링을 구성할 수 있다.
본 실시예의 반도체 메모리 소자(1)는, 도 1l에 도시된 바와 같이, 공통 소오스(104s)와 하부 채널(141) 사이에 전류의 경로(P)를 길어지게 하는 제1 정보저장막(151)이 형성되지 않는다. 그러므로, 공통 소오스(104s)와 수직 채널(140) 간의 전류 경로(P)가 최소화될 수 있고 전류 경로(P)의 길어짐에 따른 전기적 저항의 증가가 억제될 수 있다. 도 2a 내지 2e에서 후술한 것처럼 제1 정보저장막(151)이 수직한 형태로 패터닝되므로써 하부 채널(141)에서 상부 채널(142)로의 전류 경로(P)에 필요한 영역(144a)이 충분히 제공될 수 있다. 이처럼 바디 콘택(144)은 하부 채널(141)로부터 상부 채널(142)로의(혹은 그 역으로의) 전류 흐름에 필요한 충분한 공간 내지 경로를 제공할 수 있다. 따라서, 하부 채널(141)과 상부 채널(142) 사이에 양호한 전류 흐름이 구현될 수 있다. 이처럼 짧은 전류 경로 및/또는 양호한 전류 흐름은 반도체 메모리 소자(1)에 향상된 전기적 특성을 부여할 수 있다.
<개구부 형성예 및 그 변형예>
도 2a 내지 2d는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법에 있어서 개구부 형성예를 도시한 단면도들이다. 도 2e는 도 2d의 변형예를 도시한 단면도이다.
도 2a를 참조하면, 제1 정보저장막(151)은 터널절연막(151c)을 포함할 수 있다. 다른 예로, 제1 정보저장막(151)은 터널절연막(151c)과 트랩절연막(151b)을 포함할 수 있다. 또 다른 예로, 제1 정보저장막(151)은 터널절연막(151c)과 트랩절연막(151b) 및 블록킹절연막(151a)을 더 포함할 수 있다. 가령, 수직 채널홀(103)의 내벽에 실리콘산화막, 알루미늄산화막 또는 하프늄산화막을 증착하여 블록킹절연막(151a)을 형성하고, 블록킹절연막(151a) 상에 실리콘질화막을 증착하여 트랩절연막(151b)을 형성하고, 그리고 트랩절연막(151b) 상에 실리콘산화막을 증착하여 터널절연막(151c)을 형성할 수 있다. 제1 정보저장막(151) 상에 도 1d에 도시된 것처럼 제1 반도체막(143)을 형성하고, 제1 반도체막(143) 상에 스페이서막(190)을 형성할 수 있다.
도 2b를 참조하면, 스페이서막(190)과 제1 반도체막(143)을 에치백할 수 있다. 상기 에치백에 의해 스페이서막(190)은 제1 반도체막(143)을 덮는 수직벽 형태로 패터닝되고, 제1 반도체막(143)은 수직벽 형태의 스페이서막(190)에 의해 가려지지 않는 부분이 식각되어 터널절연막(151c)을 일부 노출시킬 수 있다.
도 2c를 참조하면, 습식 에칭으로 터널절연막(151c)을 수직한 형태로 패터닝할 수 있다. 스페이서막(190)이 터널절연막(151c)과 동일 또는 유사한 물질(예: 실리콘산화막)로 형성된 경우 스페이서막(190)은 터널절연막(151c)과 함께 에칭되어 제거될 수 있다. 터널절연막(151c)의 패터닝에 의해 트랩절연막(151b)이 일부 드러날 수 있다. 터널절연막(151c)의 에칭시 제1 반도체막(143)은 에칭되지 않거나 혹은 그 하단부(143a)가 에칭되어 일부 혹은 완전히 제거될 수 있다.
도 2d를 참조하면, 트랩절연막(151b)과 블록킹절연막(151a)을 순차로 혹은 함께 습식 에칭으로 패터닝할 수 있다. 이로써 하부 채널(141)과는 이격된 제1 정보저장막(151)이 형성될 수 있다. 스페이서막(도 2c의 190)이 트랩절연막(151b) 또는 블록킹절연막(151a)과 동일 또는 유사한 물질로 형성된 경우 스페이서막(190)은 트랩절연막(151b) 또는 블록킹절연막(151a)과 함께 에칭되어 제거될 수 있다. 다른 예로, 제1 반도체막(143)의 하단부(도 2c의 143a)가 트랩절연막(151b) 또는 블록킹절연막(151a)과 함께 에칭되어 일부 혹은 전부 제거될 수 있다. 제1 정보저장막(151)은 하부 채널(141)의 상면을 따라 수평하게 신장되는 부분이 제거되어 수직한 형태로 패터닝될 수 있다. 이와 동시에 하부 채널(141)의 상면(141t)을 완전히 노출시키며 수직 채널홀(103)의 측벽(103s), 가령 제3 절연막(110c)의 측벽을 노출시키는 개구부(105)가 형성될 수 있다. 터널절연막(151c)의 습식 에칭시 수직 채널홀(103)의 측벽(103s), 가령 제3 절연막(110c)이 에칭되어, 도 2e에서처럼, 개구부(105)가 확장될 수 있다.
<실시예 2 및 그 변형예>
도 3a 내지 3f는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 3g는 도 3f의 일부를 확대 도시한 단면도이다. 도 3h 및 3i는 도 3f의 변형예를 도시한 단면도들이다.
도 3a를 참조하면, 기판(101) 상에 몰드 스택(10)을 형성하고, 몰드 스택(10)을 패터닝하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성할 수 있다. 몰드 스택(10)은 제1 내지 제7 절연막들(110a~110g)과 제1 내지 제6 희생막들(120a~120f)을 교대로 적층하여 형성할 수 있다. 제1 내지 제6 희생막들(120a~120f)은 실질적으로 동일하거나 유사한 두께을 갖는 실리콘질화막을 포함할 수 있다. 제1 내지 제7 절연막들(110a~110g)은 실리콘산화막을 포함하고, 제2 내지 제7 절연막들(110b~110f)은 제1 절연막(110a)에 비해 두껍고 실질적으로 동일하거나 유사한 폭을 가질 수 있다. 수직 채널홀(103) 형성시 오버에칭에 의해 기판(101)은 리세스될 수 있다. 에피 성장 혹은 레이저 결정화 기술을 이용하여 수직 채널홀(103)의 일부를 채우며 기판(101)과 접촉하는 반도체, 가령 단결정 실리콘으로 구성된 하부 채널(141)을 형성할 수 있다. 하부 채널(141)은 제1 희생막(120a)과 접하고, 제2 절연막(110b)과는 일부 접할 수 있다.
도 3b를 참조하면, 수직 채널홀(103)을 통해 노출된 제2 내지 제7 절연막들(110b~110f)을 리세스할 수 있다. 일례로, 불산(HF), 암모니아(NH3), 염산(HCl) 또는 황산(H2SO4) 등을 포함하는 세정액으로 세정 공정을 진행하여 오염물을 제거할 때 제2 내지 제7 절연막들(110a~110f)이 에칭되어 리세스될 수 있다. 또는 에천트를 이용한 습식 에칭으로 제2 내지 제7 절연막들(110a~110f)을 리세스시킬 수 있다. 상기 세정 혹은 에칭 공정에 의해 수직 채널홀(103)은 울퉁불퉁한 내표면을 가질 수 있다. 다른 예로, 하부 채널(141)을 형성하기 이전에 상기 세정 혹은 에칭 공정으로 제1 절연막(110a) 및 제2 절연막(110b)을 리세스시킬 수 있다. 이에 따르면 하부 채널(141)의 측벽은 울퉁불퉁하게 형성될 수 있다.
도 3c를 참조하면, 수직 채널홀(103)의 내표면을 따라 수직 연장된 제1 정보저장막(151)과 제1 반도체막(143)을 형성할 수 있다. 제1 정보저장막(151)과 제1 반도체막(143)은 수직 채널홀(103)의 내표면을 따라 울퉁불퉁하게 형성될 수 있다. 제1 정보저장막(151)과 제1 반도체막(143)은 도 2a 내지 2e를 참조하여 설명한 공정으로 형성할 수 있다. 이에 따르면, 하부 채널(141)을 완전히 노출시키는 개구부(105)가 형성될 수 있다.
도 3d를 참조하면, 개구부(105)를 일부 혹은 완전히 채우며 제1 반도체막(143)을 따라 수직 연장된 실린더 형태의 제2 반도체막(145)을 형성할 수 있다. 그리고 제2 반도체막(145)을 덮도록 수직 채널홀(103)을 매립하는 충전막(191)을 형성할 수 있다. 제1 반도체막(143)과 제2 반도체막(145) 및 충전막(191)은 마카로니 구조의 상부 채널(142)을 구성하며, 상부 채널(142)은 하부 채널(141)과 접속되어 수직 채널(140)을 이룰 수 있다. 바디 콘택(144)은 하부 채널(141)에 비해 큰 폭을 갖는 필라 또는 벌크 형태를 가질 수 있다. 상부 채널(142)과 제1 정보저장막(151) 중 적어도 어느 하나는 수직 채널홀(103)의 불균일한 내표면을 따라 울퉁불퉁한 형태를 가질 수 있다.
도 3e를 참조하면, 몰드 스택(10)을 패터닝하여 수직 채널들(140) 사이에 트렌치(107)를 형성하고, 트렌치(107)를 통해 에천트를 제공하여 희생막들(120)을 선택적으로 제거할 수 있다. 기판(101)은 트렌치(107)에 의해 노출될 수 있고, 오버에칭에 의해 리세스될 수 있다. 희생막들(120)의 선택적 제거에 의해 절연막들(110) 사이에 하부 채널(141)과 제1 정보저장막(151)을 노출시키는 리세스 영역들(108)이 형성될 수 있다.
리세스 영역들(108)을 형성한 이후에, 도 3f 및 3g에서 후술한 것처럼 제2 정보저장막(152)을 형성하거나, 혹은 도 3h 및 3i에서 후술한 바와 같이 하부 채널(141)의 측벽을 산화시켜 게이트 절연막(153)을 형성할 수 있다.
일례로서, 도 3f를 참조하면, 도 1j 및 1k에 도시된 바와 동일 또는 유사한 공정으로 리세스 영역들(108)을 제2 정보저장막(152)과 게이트들(161~166)로 채워 게이트 스택(20)을 형성하고, 트렌치(107)를 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(104s)를 형성할 수 있다. 트렌치(107)를 매립절연막(171)으로 매립하고, 수직 채널(140)의 상단에 불순물을 주입하여 드레인(104d)을 형성하고, 층간절연막(173)을 게이트 스택(20) 상에 형성하고, 그리고 층간절연막(173)을 관통하는 플러그(182)를 통해 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 형성하므로써, 반도체 메모리 소자(2)를 형성할 수 있다.
게이트들(161~166) 중에서 하부 채널(141)에 인접한 제1 게이트(161)는 비메모리 게이트로서 하부 선택 라인(혹은 접지 선택 라인)을 구성하고, 제2 내지 제5 게이트들(162~165)은 메모리 게이트로서 워드라인을 구성하고, 그리고 제6 게이트(166)는 비메모리 게이트로서 상부 선택 라인(혹은 스트링 선택 라인)을 구성할 있다. 다른 예로, 제2 내지 제4 게이트들(162~164)이 워드라인을 구성하고 제5 및 제6 게이트들(165~166)이 상부 선택 라인을 구성할 수 있다.
도 3g를 도 3f와 같이 참조하면, 본 실시예의 반도체 메모리 소자(2)는 공통 소오스(104s)와 하부 채널(141) 사이에 짧은 전류 경로(P)가 가능해질 수 있다. 바디 콘택(144)은 하부 채널(141)에 비해 큰 폭을 갖는 필라 내지 벌크 형태일 수 있다. 아울러, 제2 내지 제6 게이트들(162~166)은 제1 정보저장막(151)쪽으로 돌출된 형태를 가질 수 있고, 이 돌출된 부분에서 상부 채널(142)이 굴곡될 수 있다. 이러한 굴곡부(149)에선 전계가 집중될 수 있고, 집중된 전계에 의해 캐리어의 이동도가 향상될 수 있다.
다른 예로서, 도 3h를 참조하면, 리세스 영역들(108)에 의해 노출된 하부 채널(141)의 측벽을 산화시켜 하부 채널(141)을 둘러싸는 게이트 절연막(153)을 형성할 수 있다. 이 실시예에 따르면 제1 정보저장막(151)은 터널절연막, 트랩절연막 및 블록킹절연막을 모두 포함할 수 있다. 게이트 절연막(153)은 산소를 포함하는 가스 분위기에서 하부 채널(141)의 노출된 측벽을 선택적으로 산화시키는 열처리 공정을 통해 형성할 수 있다. 상기 열처리 공정에 있어서 산소와 하부 채널(141)을 구성하는 실리콘의 반응을 통해 게이트 절연막(153)이 형성될 수 있어 하부 채널(141)의 일부가 소모될 수 있다. 리세스 영역들(108)을 통해 제1 정보저장막(151)이 노출될 수 있으나, 제1 정보저장막(151)은 절연체로 구성되기 때문에 제1 정보저장막(151)의 측벽에는 게이트 절연막(153)이 형성되지 않을 수 있다. 게이트 절연막(153)은 트렌치(107)를 통해 노출된 기판(101)의 상면에 더 형성될 수 있다.
도 3i를 참조하면, 리세스 영역들(108)을 전도체로 채워 게이트들(161~166)을 형성하여 게이트 스택(20)을 형성할 수 있다. 기판(101)에 공통 소오스(104s)를 형성한 후 트렌치(107)를 매립하는 매립절연막(171)을 형성할 수 있다. 수직 채널(140)의 상단에 불순물을 주입하여 드레인(104d)을 형성하고, 층간절연막(173)을 게이트 스택(20) 상에 형성할 수 있다. 그리고 층간절연막(173)을 관통하는 플러그(182)를 통해 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 형성하므로써 반도체 메모리 소자(3)를 형성할 수 있다.
<실시예 3 및 그 변형예>
도 4a 내지 4g는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 4h는 도 4g의 변형예를 도시한 단면도이다.
도 4a를 참조하면, 기판(101) 상에 하부 채널(141)이 형성된 제1 스택(10a)과, 제1 스택(10a) 상에 적층된 제2 스택(10b)을 포함하는 몰드 스택(10)을 형성할 수 있다. 예컨대, 기판(101) 상에 가령 2개층의 절연막들(110)과 3개층의 희생막들(120)을 교대로 적층하여 제1 스택(10a)을 형성하고, 제1 스택(10a)을 관통하는 제1 수직 채널홀(103a)을 형성할 수 있다. 제1 수직 채널홀(103a)을 채우며 기판(101)과 접속하는 가령 단결정 실리콘으로 구성된 하부 채널(141)을 형성할 수 있다. 제1 스택(10a) 상에 가령 7개층의 절연막들(110)과 6개층의 희생막들(120)을 교대로 적층하여 제2 스택(10b)을 형성할 수 있다. 제1 스택(10a)에서의 절연막들(110) 및 희생막들(120)의 수는 예시적이고, 제2 스택(10b)에서도 이와 마찬가지다. 본 실시예의 하부 채널(141)을 포함하는 몰드 스택(10)을 형성하는 것은 본 명세서에 개시된 다른 모든 실시예들에 적용될 수 있다.
도 4b를 참조하면, 건식 식각 공정으로 몰드 스택(10)을 패터닝하여 제2 스택(10b)을 관통하여 제1 수직 채널홀(103a)에 상하 정렬되는 제2 수직 채널홀(103b)을 형성할 수 있다. 제2 수직 채널홀(103b)은 제1 수직 채널홀(103a)에 비해 큰 폭을 가질 수 있고, 하부 채널(141)을 노출시킬 수 있다. 제2 수직 채널홀(103b)의 형성시 제1 스택(10a)의 가장 위쪽에 형성된 절연막(110x)이 리세스되어 하부 채널(141)이 그 절연막(110x) 위로 돌출될 수 있다. 혹은 하부 채널(141)이 리세스되어 그 절연막(110x) 위로 돌출되지 않을 수 있다. 제2 수직 채널홀(103b)은 본 실시예처럼 고른 내표면을 가질 수 있다. 다른 예로, 제2 수직 채널홀(103b)의 내표면은 도 3b에 도시된 것처럼 울퉁불퉁하게 형성될 수 있다.
도 4c를 참조하면, 제2 수직 채널홀(103b)의 내표면을 따라 수직 연장된 제1 정보저장막(151)과 제1 반도체막(143)을 형성할 수 있다. 제1 정보저장막(151)과 제1 반도체막(143)은 제2 수직 채널홀(103b)의 내표면을 따르는 프로파일을 가질 수 있다. 일례로, 제1 정보저장막(151)과 제1 반도체막(143)은 본 실시예처럼 곧게 수직 연장된 형태를 가지거나 혹은 도 3c에 도시된 것처럼 울퉁불퉁한 형태를 가질 수 있다. 제1 정보저장막(151)과 제1 반도체막(143)을 형성하는 것은 도 2a 내지 2e를 참조하여 설명한 공정을 채택할 수 있다. 이에 따르면, 하부 채널(141)의 상면 및 측벽 일부를 노출시키는 개구부(105)가 형성될 수 있다.
도 4d를 참조하면, 개구부(105)를 일부 혹은 완전히 채우며 제1 반도체막(143)을 따라 수직 연장된 실린더 형태의 제2 반도체막(145)과, 제2 수직 채널홀(103b)을 매립하는 충전막(191)을 형성할 수 있다. 제1 반도체막(143)과 제2 반도체막(145) 및 충전막(191)은 마카로니 구조를 갖는 상부 채널(142)을 구성하며, 상부 채널(142)은 하부 채널(141)과 접속되어 수직 채널(140)을 이룰 수 있다. 바디 콘택(144)은 하부 채널(141)에 비해 큰 폭을 가지며, 하부 채널(141)의 상면을 캡핑하며 상단부를 감싸는 필라 내지 병 마개(bottlecap) 형태일 수 있다.
도 4e를 참조하면, 수직 채널들(140) 사이에 트렌치(107)를 형성할 수 있다. 일례로, 몰드 스택(10) 상에 실리콘산화막이나 실리콘질화막으로 캡핑절연막(112)을 형성한 후 이 캡핑절연막(112)을 마스크로 이용하는 건식 식각 공정으로 몰드 스택(10)을 패터닝하여 기판(101)을 노출시키는 트렌치(107)를 형성할 수 있다. 캡핑절연막(112)을 형성하기 이전에 수직 채널(140)과 접속하는 제3 반도체막(147)을 형성할 수 있다. 제3 반도체막(147)은 수직 채널(140)의 상단을 제거하여 홀(104)을 형성하고, 이 홀(104)을 반도체로 채워 형성할 수 있다. 제3 반도체막(147)은 기판(101)에 도핑된 불순물(예; p형 불순물)과 다른 도전형의 불순물(예: n형 불순물)로 도핑되어 있을 수 있어 드레인 역할을 할 수 있다. 또는 상기 다른 도전형의 불순물을 제3 반도체막(147)에 주입하여 드레인을 형성할 수 있다.
도 4f를 참조하면, 트렌치(107)를 통해 에천트를 제공하여 희생막들(120)을 선택적으로 제거하여 리세스 영역들(108)을 형성할 수 있다. 리세스 영역들(108)을 형성한 이후에, 도 4g에서 후술한 것처럼 제2 정보저장막(152)을 형성하거나 혹은 도 4h에서 후술한 바와 같이 하부 채널(141)의 측벽을 산화시켜 게이트 절연막(153)을 형성할 수 있다.
예컨대, 도 4g에 도시된 바와 같이, 리세스 영역들(108)을 제2 정보저장막(152)과 게이트들(161~168)로 채워 게이트 스택(20)을 형성하고, 트렌치(107)를 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(104s)를 형성할 수 있다. 트렌치(107)를 매립하며 게이트 스택(20)을 덮는 매립절연막(175)을 형성하고, 제3 반도체막(147)과 접속하는 플러그(182)를 형성하고, 플러그(182)와 전기적으로 연결되는 비트라인(180)을 매립절연막(175) 상에 형성하므로써, 반도체 메모리 소자(4)를 형성할 수 있다. 게이트들(161~168) 중에서 제1 게이트(161) 및 제2 게이트(162)는 하부 선택 게이트, 제3 내지 제6 게이트들(163~166)은 메모리 게이트, 그리고 제7 게이트(167) 및 제8 게이트(168)는 상부 선택 게이트로 구분될 수 있다.
다른 예로, 도 4h에 도시된 것처럼, 리세스 영역들(108)에 의해 노출된 하부 채널(141)의 측벽을 열 공정으로 산화시켜 하부 채널(141)의 측벽을 둘러싸는 게이트 절연막(153)을 형성할 수 있다. 게이트 절연막(153)은 트렌치(107)를 통해 노출된 기판(101)의 상면에 더 형성될 수 있다. 제1 정보저장막(151)은 터널절연막, 트랩절연막 및 블록킹절연막 모두를 포함할 수 있다. 리세스 영역들(108)을 채우는 게이트들(161~168)을 형성하여 게이트 스택(20)을 형성할 수 있다. 트렌치(107)를 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(104s)를 형성하고, 트렌치(107)를 매립하며 게이트 스택(20)을 덮는 매립절연막(175)을 형성할 수 있다. 그리고 제3 반도체막(147)과 접속하는 플러그(182)를 형성하고, 플러그(182)와 전기적으로 연결되는 비트라인(180)을 매립절연막(175) 상에 형성하므로써, 반도체 메모리 소자(5)를 형성할 수 있다.
<실시예 4 및 그 변형예들>
도 5a 내지 5d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 5e 내지 5g는 도 5d의 변형예들을 도시한 단면도들이다.
도 5a를 참조하면, 도 1a 내지 도 1e에서 설명된 바와 동일 또는 유사한 공정으로 기판(101) 상에 절연막들(110)과 희생막들(120)이 교대로 적층된 몰드 스택(10)을 형성하고, 몰드 스택(10)을 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성하고, 수직 채널홀(103)의 일부를 채우며 기판(101)과 접속되는 하부 채널(141)을 형성할 수 있다. 도 2a 내지 2e에 도시된 공정으로 수직 채널홀(103)의 내벽을 따라 수직한 제1 정보저장막(151) 및 제1 반도체막(143), 그리고 하부 채널(141)을 드러내는 개구부(105)를 형성할 수 있다.
도 5b를 참조하면, 제1 반도체막(143)을 선택적으로 제거할 수 있다. 제1 반도체막(143)의 제거는 건식 혹은 습식 에칭을 이용할 수 있다. 예컨대, 불소(F), 염소(Cl), 브롬(Br)과 같은 할로겐 원소를 이용한 열 에칭(thermal etching) 공정으로 제1 정보저장막(151)의 손상없이 제1 반도체막(143)을 선택적으로 제거할 수 있다.
도 5c를 참조하면, 제1 정보저장막(151)을 따라 수직 연장되며 개구부(105)를 일부 혹은 전부를 채우는 실린더 형태의 제2 반도체막(145)을 형성하고 수직 채널홀(103)을 채우는 충전막(191)을 형성하여 마카로니 구조의 상부 채널(142)을 형성할 수 있다. 상부 채널(142)은 하부 채널(141)과 접속되어 수직 채널(140)을 형성할 수 있다. 바디 콘택(144)은 필라 내지 벌크 형태를 가지고 있어 하부 채널(141)에서 상부 채널(142)로의 전류 흐름에 필요한 충분한 공간을 제공할 수 있다. 제1 반도체막(143)이 제거되므로 제1 반도체막(143)에 존재할 수 있는 결정 결함을 치유하는 공정이 스킵될 수 있다.
도 5d를 참조하면, 도 1h 내지 도 1k에서 설명한 바와 동일 또는 유사한 공정들을 적용하여 트렌치(107)를 채우는 매립절연막(171)에 의해 전기적으로 분리된 게이트들(161~168)이 수직 적층되고 제2 정보저장막(152)을 포함하는 게이트 스택(20)과, 게이트 스택(20) 상에 형성된 층간절연막(173) 상에 배치되고 층간절연막(173)을 관통하는 플러그(182)를 통해 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 포함하는 반도체 메모리 소자(6)를 형성할 수 있다. 반도체 메모리 소자(6)는 필라 내지 벌크 형태를 갖는 바디 콘택(144)을 포함할 수 있다. 이에 따라, 하부 채널(141)과 상부 채널(142)이 끊기는 현상이 억제되어 하부 채널(141)과 상부 채널(142) 사이에 양호한 전류 흐름이 구현될 수 있다.
다른 예로, 도 3a 내지 도 3f에서 설명한 바와 동일 또는 유사한 공정을 적용하여 전계 집중을 유도할 수 있는 울퉁불퉁한 형태의 수직 채널(140)을 갖는 도 5e의 반도체 메모리 소자(7)를 형성할 수 있다. 또 다른 예로서, 도 3h 및 3i에서 설명한 바와 동일 또는 유사한 공정을 채택하여 하부 채널(141)의 측벽을 둘러싸는 게이트 절연막(153)을 포함하는 도 5f의 반도체 메모리 소자(8)를 형성할 수 있다. 또 다른 예로서, 도 4a 내지 도 4g에서 설명한 바와 동일 또는 유사한 공정으로 하부 채널(141)의 상단부를 캡핑하는 바디 콘택(144)을 포함하는 도 5g의 반도체 메모리 소자(9)를 형성할 수 있다.
<응용예>
도 6a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 6b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 6a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 메모리 소자들(1~9) 중 적어도 어느 하나를 포함하는 플래시 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 플래시 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 플래시 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 6b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 메모리 소자들(1~9) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 플래시 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 6a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 수직 적층된 복수개의 게이트들;
    상기 복수개의 게이트들을 수직 관통하여 상기 기판과 전기적으로 연결된, 상하 접합된 상부 채널과 하부 채널을 포함하는 수직 채널; 그리고
    상기 수직 채널과 상기 복수개의 게이트들 사이에 배치된 정보저장막을 포함하고,
    상기 상부 채널은, 상기 복수개의 게이트들 중 일부들을 수직하게 관통하며 절연막이 채워지는 내부 공간을 정의하는 수직 패턴; 그리고 상기 하부 채널의 상면을 따라 수평하게 신장되어 상기 하부 채널의 상면과 접하는 수평 패턴을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 수평 패턴은 상기 하부 채널의 상면의 폭과 동일하거나 큰 폭을 갖는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 수직 패턴은:
    상기 정보저장막에 접하는 수직한 제1 반도체막과, 상기 절연막과 접하여 상기 절연막을 둘러싸는 수직한 제2 반도체막으로 구성된 다중막; 그리고
    상기 정보저장막 및 상기 절연막과 접하며 상기 절연막을 둘러싸는 제3 반도체막으로 구성된 단일막;
    중에서 어느 하나를 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 상부 채널은, 상기 게이트들의 측벽들과 인접하고 상기 게이트들의 측벽 모서리들에 인접한 부분이 굴곡된 반도체 메모리 소자.
  5. 기판 상에, 상기 기판과 접합하는 하부 채널과; 그리고 상기 하부 채널을 노출시키는 채널홀을 포함하는 적층체를 형성하고;
    상기 채널홀의 내표면을 따라 신장되어, 상기 채널홀의 내측벽과 상기 하부 채널의 상면을 덮는 정보저장 물질막을 형성하고;
    상기 정보저장 물질막을 패터닝하여 상기 채널홀의 내측벽을 따라 수직하고 상기 하부 채널과는 상하 이격된 정보저장막을 형성하고; 그리고
    상기 채널홀을 채우는, 상기 정보저장막을 따라 수직하게 신장하며 상기 하부 채널의 상면을 따라 수평하게 신장하여 상기 정보저장막과 상기 하부 채널 사이의 이격 공간을 차지하는 상부 채널을 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 정보저장 물질막을 형성하는 것은:
    상기 채널홀의 내표면을 따라 신장되어 상기 정보저장 물질막을 덮는 제1 반도체막을 형성하고; 그리고
    상기 채널홀의 내표면을 따라 신장되어 상기 제1 반도체막을 덮는 스페이서막을 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 정보저장막을 형성하는 것은:
    상기 스페이서막과 상기 제1 반도체막을 에치백하여 상기 정보저장 물질막의 일부 노출시키고; 그리고
    상기 노출된 정보저장 물질막을 습식 에칭하여 상기 채널홀의 내측벽 상에 수직한 상기 정보저장막을 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 상부 채널을 형성하는 것은:
    상기 채널홀의 내표면을 따라 신장되어 상기 제1 반도체막을 덮으며 상기 이격 공간을 채우는 제2 반도체막을 형성하고; 그리고
    상기 채널홀을 채우며 상기 제2 반도체막에 의해 둘러싸이는 절연성 충전막을 헝성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  9. 제7항에 있어서,
    상기 상부 채널을 형성하는 것은:
    상기 제1 반도체막을 제거하고;
    상기 채널홀의 내표면을 따라 신장되어 상기 정보저장막을 덮으며 상기 이격 공간을 채우는 제2 반도체막을 형성하고; 그리고
    상기 채널홀을 채우며 상기 제2 반도체막에 의해 둘러싸이는 절연성 충전막을 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  10. 제5항에 있어서,
    상기 채널홀의 내측벽을 리세스시키는 것을 더 포함하고,
    상기 상부 채널은 상기 상기 리세스된 채널홀의 내측벽을 따라 울퉁불퉁하게 수직 신장하는 반도체 메모리 소자의 제조방법.
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