KR102633034B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 채널구조들에 의해 관통되는 제1 적층체 상에서 서로 분리되고, 상기 제1 채널구조들에 각각 연결된 제2 채널구조들을 감싸는 제2 도전패턴들을 포함한다. 제2 도전패턴들 각각은 제1 방향으로 적층된 전극부들 및 상기 전극부들에 공통으로 연결되도록 상기 제1 방향으로 연장된 적어도 하나의 연결부를 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다수의 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다.
3차원으로 배열된 메모리 셀들을 제조함에 있어서, 제조공정의 난이도를 낮추기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 반도체 장치의 제조공정 난이도를 낮출 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향으로 교대로 적층된 제1 층간절연막들 및 제1 도전패턴들을 포함하는 제1 적층체; 상기 제1 적층체를 관통하는 제1 채널구조들; 상기 제1 채널구조들에 각각 연결된 제2 채널구조들; 및 상기 제2 채널구조들을 감싸고, 상기 제1 적층체 상에서 서로 분리된 제2 도전패턴들을 포함할 수 있다. 상기 제2 도전패턴들 각각은, 상기 제1 방향으로 적층된 전극부들, 및 상기 전극부들에 공통으로 연결되도록 상기 제1 방향으로 연장된 적어도 하나의 연결부를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 교대로 적층된 제1 층간절연막들 및 제1 도전패턴들을 포함하고, 제1 채널구조들에 의해 관통되는 제1 적층체를 형성하는 단계; 상기 제1 채널구조들에 연결된 제2 채널구조들을 감싸며 교대로 적층된 제2 층간절연막들 및 희생막들을 포함하는 제2 적층체를 상기 제1 적층체 상에 형성하는 단계; 상기 제2 적층체를 식각하여 상기 희생막들을 노출하는 적어도 하나의 제1 개구부 및 적어도 하나의 제2 개구부를 형성하는 단계; 상기 제1 개구부 및 상기 제2 개구부를 통해 상기 희생막들 각각을 도전물로 교체하는 단계; 및 상기 제1 개구부의 바닥면이 노출되도록 상기 도전물을 식각하여, 상기 제1 개구부를 통해 서로 분리되고 각각이 상기 제2 개구부를 채우는 제2 도전패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 슬릿에 의해 서로 분리되고, 각각이 제1 채널구조들을 감싸고 교대로 적층된 제1 층간절연막들 및 제1 도전패턴들을 포함하는 제1 적층체들을 형성하는 단계; 상기 제1 슬릿 내부에 제1 슬릿절연막으로 덮인 측벽을 갖는 제1 수직도전패턴을 형성하는 단계; 상기 제1 채널구조들에 연결된 제2 채널구조들을 감싸며 교대로 적층된 제2 층간절연막들 및 희생막들을 포함하고, 상기 제1 적층체들 각각의 단부를 노출하는 제2 적층체를 상기 제1 적층체들 상에 형성하는 단계; 상기 제1 슬릿에 중첩된 상기 제2 적층체의 제1 영역을 식각하여 제2 슬릿을 형성하는 단계; 및 상기 제2 슬릿 내부에 제2 슬릿절연막으로 덮인 측벽을 갖고, 상기 제1 수직도전패턴에 연결되도록 연장된 제2 수직도전패턴을 형성하는 단계를 포함할 수 있다.
본 기술은 제1 채널구조들을 감싸는 제1 도전패턴들의 형성공정과, 제2 채널구조들을 감싸는 제2 도전패턴들의 형성공정을 서로 분리하여 진행함으로써, 반도체 장치의 제조공정 난이도를 낮출 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 장치의 다양한 단면들을 나타내는 도면들이다.
도 5 및 도 6은 제1 수직구조 및 제2 수직구조의 변형예를 나타내는 도면들이다.
도 7a 및 도 7b는 본 발명의 실시 예들에 따른 반도체 장치들의 일부 영역들을 확대하여 나타내는 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 연결부의 변형예들을 나타내는 평면도들이다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 제1 적층체 하부에 배치되는 다양한 하부 구조들을 나타내는 단면도들이다.
도 10은 제1 채널구조들에 의해 관통되고, 제1 수직구조에 의해 서로 분리된 제1 적층체들을 형성하는 공정을 개략적으로 나타내는 순서도이다.
도 11, 도 12a 및 도 12b, 도 13a 및 도 13b, 도 14a 내지 도 14h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 15는 제2 도전패턴들을 서로 분리하는 단계의 변형예를 나타내는 단면도이다.
도 16a 내지 도 16c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이 영역(CAR)과 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다. 보다 구체적으로, 도 3a는 제1 도전패턴들(CP1)의 레이아웃을 나타내는 평면도이고, 도 3b는 제2 도전패턴들(CP2)의 레이아웃을 나타내는 평면도이다. 도 3a 및 도 3b에 도시된 각각의 구조는 도 1a 또는 도 1b에 도시된 셀 어레이(CAR)에 포함될 수 있다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제1 슬릿(SI1)에 의해 서로 분리된 제1 적층체들(ST1)을 포함한다. 제1 적층체들(ST1) 각각은 제1 방향(Z)으로 이격되어 적층된 제1 도전패턴들(CP1)을 포함한다. 제1 적층체들(ST1) 각각의 단부(EG)는 계단구조로 패터닝된 제1 도전패턴들(CP1)의 단부들로 구성될 수 있다.
제1 슬릿(SI1)은 제1 방향(Z)에 교차되는 제1 수평방향(X)으로 연장된다. 제1 슬릿(SI1)은 제1 수직구조(VP1)로 채워질 수 있다. 제1 적층체들(ST1)은 제2 수평방향(Y)으로 서로 이격되어 배열된다. 제2 수평방향(Y)으로 서로 이웃한 제1 적층체들(ST1) 사이에 제1 슬릿(SI1) 및 제1 수직구조(VP1)가 배치된다. 제2 수평방향(Y)은 제1 방향(Z)에 교차되고, 제1 수평방향(X)에 교차된다.
제1 도전패턴들(CP1)은 제1 적층체들(ST1) 각각의 단부(EG)에서 계단구조를 형성하도록 제1 방향(Z)으로 적층될 수 있다. 제1 도전패턴들(CP1) 각각은 제1 수평방향(X) 및 제2 수평방향(Y)으로 연장될 수 있다. 제1 적층체들(ST1) 각각에 포함된 제1 도전패턴들(CP1)은 제1 수평방향(X)으로 서로 다른 길이로 연장되어 계단구조를 형성할 수 있다. 제1 도전패턴들(CP1)의 단부들은 계단구조를 통해 노출될 수 있다.
계단구조를 통해 노출된 제1 도전패턴들(CP1)의 단부들은 제1 콘택플러그들(CT1)에 연결될 수 있다. 제1 콘택플러그들(CT1)은 제1 적층체들(ST1) 각각의 단부(EG) 상에 배치된다. 제1 콘택플러그들(CT1)은 제1 적층체들(ST1) 각각의 단부(EG)에서 제1 수평방향(X)으로 일렬로 배열될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 콘택플러그들(CT1)은 제1 적층체들(ST1) 각각의 단부(EG)에서 지그재그형으로 배열될 수 있다.
제1 적층체들(ST1) 각각은 제1 채널구조들(CH1)에 의해 관통된다. 제1 채널구조들(CH1)은 제1 도전패턴들(CP1)로 둘러싸인다. 제1 적층체들(ST1) 각각을 관통하는 제1 채널구조들(CH1)은 다수의 열 및 다수의 행으로 배치될 수 있다. 제1 채널구조들(CH1)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 채널구조들(CH1)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 나란하게 배열될 수 있다. 각각의 제1 채널구조(CH1)와 각각의 제1 도전패턴(CP1) 사이에 다층막(ML)이 배치될 수 있다.
도 3b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제2 도전패턴들(CP2)을 포함한다. 제2 도전패턴들(CP2)은 도 3a에 도시된 제1 적층체들(ST1) 상에 배치된다. 제2 도전패턴들(CP2) 각각은 도 3a에 도시된 제1 적층체들(ST1) 각각의 단부(EG)를 노출시키도록 형성된다. 다시 말해, 제1 도전패턴들(CP1)의 단부들은 제2 도전패턴들(CP2)보다 제1 수평방향(X)으로 더 길게 연장될 수 있다.
도 3a에 도시된 제1 슬릿(SI1)에 제2 슬릿(SI2)이 중첩되고, 도 3a에 도시된 제1 적층체들(ST1) 각각에 적어도 하나의 제1 개구부(OP1)가 중첩된다. 제2 슬릿(SI2)은 제1 수평방향(X)으로 연장된다. 제2 슬릿(SI2)은 제2 수직구조(VP2)로 채워질 수 있다. 제1 개구부(OP1)는 제1 수평방향(X)으로 연장된다. 제1 개구부(OP1)는 분리절연막(SL)으로 채워진다. 제1 개구부(OP1) 및 분리절연막(SL)은 제1 수평방향(X)으로 연장된 직선형으로 형성될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 개구부(OP1) 및 분리절연막(SL)은 제1 수평방향(X)으로 연장된 웨이브형 또는 지그재그형으로 형성될 수 있다.
제2 도전패턴들(CP2)은 제2 수평방향(Y)으로 서로 이격되어 배열된다. 제2 도전패턴들(CP2)은 제2 슬릿(SI2) 또는 제1 개구부(OP1)를 채우는 분리절연막(SL)에 의해 서로 분리될 수 있다. 도 3a에 도시된 제1 적층체들(ST1) 각각에 중첩되는 제1 개구부(OP1)의 개수는, 각각의 제1 적층체(ST1) 상에서 서로 분리된 제2 도전패턴들(CP2)의 개수에 따라 다양하게 설정될 수 있다. 제1 적층체들(ST1) 각각의 상에서 서로 분리되어 배치된 제2 도전패턴들(CP2)은 2이상일 수 있다.
제2 도전패턴들(CP2)은 제2 슬릿(SI2) 및 제2 수직구조(VP2)에 인접한 슬릿측 패턴(SS)을 포함할 수 있다. 제2 도전패턴들(CP2) 각각은 제2 개구부(OP2)를 채운다. 제2 도전패턴들(CP2) 각각은 제2 채널구조들(CH2)에 의해 관통된다.
제2 채널구조들(CH2)은 도 3a에 도시된 제1 채널구조들(CH1)에 각각 연결된다. 제2 도전패턴들(CP2) 각각은 적어도 1열의 제2 채널구조들(CH2)을 감쌀 수 있다. 제2 도전패턴들(CP2) 각각은 다수의 열 및 다수의 행으로 배치된 제2 채널구조들(CH2)을 감쌀 수 있다. 제2 채널구조들(CH2)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제2 채널구조들(CH2)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 나란하게 배열될 수 있다. 각각의 제2 채널구조(CH2)와 각각의 제2 도전패턴(CP2) 사이에 게이트 절연막(GI)이 배치될 수 있다.
제2 도전패턴들(CP2) 각각은 전극부들(EP)과 연결부(CN)를 포함할 수 있다. 제2 도전패턴들(CP2) 각각의 전극부들(EP)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 연장되고, 제1 방향(Z)으로 적층된다. 연결부(CN)는 제2 개구부(OP2)를 채운다. 연결부(CN)는 제2 채널구조들(CH2)과 제1 콘택플러그들(CT1) 사이에서, 전극부들(EP)로 둘러싸인다.
제1 개구부(OP1)의 제1 폭(W1), 제2 개구부(OP2)의 제2 폭(W2), 및 제2 슬릿(SI2)의 제3 폭(W3)은 서로 다르게 형성된다. 제1 폭(W1), 제2 폭(W2) 및 제3 폭(W3) 각각은 길이 방향이 아닌 단축 방향에서 측정되고, 수평면에서 측정된 수치로서 정의된다. 제1 폭(W1) 및 제3 폭(W3)은 제2 수평방향(Y)에서 측정된 수치이고, 제2 폭(W2)은 제1 수평방향(X)에서 측정된 수치일 수 있다. 제2 폭(W2)의 측정 방향은 제2 개구부(OP2)의 형태에 따라 다양하게 변경될 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 좁게 형성되고, 제2 폭(W2)은 제3 폭(W3)보다 좁게 형성된다(W2<W1<W3). 다시 말해, 연결부(CN)의 폭은 서로 이웃한 제2 도전패턴들(CP2) 사이의 거리 보다 좁게 형성된다.
제2 도전패턴들(CP2) 각각의 단부는 제2 콘택플러그(CT2)에 연결될 수 있다. 제2 콘택플러그(CT2)와 제1 콘택플러그들(CT1)은 제1 수평방향(X)으로 일렬로 배열될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제2 콘택플러그(CT2)와 제1 콘택플러그들(CT1)은 지그재그형으로 배열될 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 장치의 다양한 단면들을 나타내는 도면들이다. 보다 구체적으로, 도 4a 및 도 4b 각각은 도 3a 및 도 3b 각각에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 장치의 다양한 단면을 나타낸다. 도 4a 및 도 4b에 도시된 각각의 구조는 도 1a 또는 도 1b에 도시된 셀 어레이(CAR)에 포함될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 적층체들(ST1) 각각은 제1 방향(Z)으로 서로 이웃한 제1 도전패턴들(CP1) 사이에 배치된 제1 층간절연막들(ILD1)를 포함한다. 즉, 제1 적층체들(ST1) 각각은 제1 방향(Z)으로 교대로 적층된 제1 층간절연막들(ILD1) 및 제1 도전패턴들(CP1)을 포함한다.
제1 도전패턴들(CP1) 각각은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어나 하나를 포함할 수 있다. 저저항 배선을 위해 제1 도전패턴들(CP1) 각각은 텅스텐(W), 코발트(Co), 루테늄(Ru) 등의 금속을 포함할 수 있다. 이 경우, 제1 층간절연막들(ILD1)과 제1 도전패턴들(CP1) 사이의 직접적인 접촉을 방지하기 위한 베리어 패턴이 더 형성될 수 있다.
제1 도전패턴들(CP1) 각각의 단부는 제1 방향(Z)으로 돌출된 패드부(PAD)를 포함할 수 있다. 제1 콘택플러그들(CT1) 각각은 패드부(PAD)에 연결될 수 있다. 제1 콘택플러그들(CT1)은 제1 도전패턴들(CP1)의 단부들에 접촉되고, 제1 방향(Z)으로 연장된다.
제1 층간절연막들(ILD1)은 다양한 절연물로 형성될 수 있다. 예를 들어, 제1 층간절연막들(ILD1)은 실리콘 산화막을 포함할 수 있다.
제1 적층체들(ST1) 각각은 제1 도전패턴들(CP1)의 단부들을 덮는 제1 상부절연막(UI1)을 더 포함할 수 있다. 제1 상부절연막(UI1)의 표면은 평탄할 수 있다. 제1 상부절연막(UI1)은 단일막으로 형성되거나, 다층막으로 형성될 수 있다. 일 실시 예로서, 제1 상부절연막(UI1)은 산화막으로 형성될 수 있다. 일 실시 예로서, 제1 상부절연막(UI1)은 산화막 및 식각정지막의 적층구조로 형성될 수 있다. 식각정지막으로서 질화막이 이용될 수 있다.
제1 층간절연막들(ILD1) 및 제1 도전패턴들(CP1)로 둘러싸인 제1 채널구조들(CH1) 각각은 제1 상부절연막(UI1)을 관통하도록 제1 방향(Z)으로 연장될 수 있다. 제1 채널구조들(CH1)과 제1 도전패턴들(CP1) 사이에 다층막들(ML)이 배치될 수 있다. 다층막들(ML) 각각은 그에 대응하는 제1 채널구조(CH1)의 외벽을 따라 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 일 실시 예로서, 다층막들(ML)은 제1 도전패턴들(CP1)과 제1 층간절연막들(ILD1) 사이의 계면들 및 제1 채널구조들(CH1)과 제1 도전패턴들(CP1) 사이의 계면들을 따라 연장될 수 있다.
제1 수직구조(VP1)는 제1 슬릿절연막(VI1) 및 제1 수직도전패턴(VCP1)을 포함할 수 있다. 제1 슬릿절연막(VI1)은 제1 적층체들(ST1) 각각의 측벽을 덮도록 제1 슬릿(SI1)의 측벽 상에 형성된다. 제1 수직도전패턴(VCP1)은 제1 슬릿절연막(VI1) 상에 형성된다. 제1 수직도전패턴(VCP1)은 제1 슬릿절연막(VI1)에 의해 제1 도전패턴들(CP1)과 절연된다. 제1 슬릿절연막(VI1) 및 제1 수직도전패턴(VCP1)은 제1 방향(Z)으로 연장된다. 제1 슬릿절연막(VI1) 및 제1 수직도전패턴(VCP1)은 도 3a에 도시된 바와 같이, 제1 수평방향(X)으로 연장된 라인형일 수 있다. 제1 슬릿절연막(VI1)은 산화막으로 형성될 수 있다. 제1 수직도전패턴(VCP1)은 적어도 도프트 반도체막을 포함할 수 있다. 제1 수직도전패턴(VCP1)에 포함된 도프트 반도체막은 n형 불순물을 포함할 수 있다. 일 실시 예로서, 제1 수직도전패턴(VCP1)은 n형 도프트 실리콘막을 포함할 수 있다.
각각의 제1 적층체(ST1) 상에 서로 분리된 제2 도전패턴들(CP2)이 배치된다. 제2 도전패턴들(CP2) 중 서로 다른 제1 적층체들(ST1) 상에 배치되고 서로 이웃한 슬릿측 패턴들(SS)은 제2 슬릿(SI2)에 의해 서로 분리된다. 슬릿측 패턴들(SS)은 제1 수직구조(VP1)에 인접하게 배치된 제2 도전패턴들(CP2)일 수 있다. 동일한 제1 적층체(ST1) 상에 배치되고, 서로 분리된 제2 도전패턴들(CP2)은 제1 개구부(OP1)를 채우는 분리절연막(SL)에 의해 서로 분리된다.
제2 도전패턴들(CP2) 각각은 제1 방향(Z)으로 적층된 전극부들(EP) 및 전극부들(EP)에 공통으로 연결된 연결부(CN)를 포함할 수 있다. 제2 도전패턴들(CP2) 각각의 전극부들(EP) 및 연결부(CN)는 서로 일체화되고, 동일한 도전물로 형성된다.
전극부들(EP) 각각은 제1 방향(Z)으로 서로 이웃한 제2 층간절연막들(ILD2) 사이에 배치될 수 있다. 즉, 전극부들(EP)과 제2 층간절연막들(ILD2)은 제1 적층체들(ST1) 상에 교대로 적층될 수 있다. 제2 층간절연막들(ILD2)은 연결부(CN)를 감싸도록 형성될 수 있다. 전극부들(EP)과 제2 층간절연막들(ILD2)은 제1 적층체들(ST1) 각각의 단부(EG)를 노출시킨다.
전극부들(EP) 및 제2 층간절연막들(ILD2)의 적층구조와 제1 적층체들(ST1) 각각의 단부(EG)는 제2 상부절연막(UI2)으로 덮일 수 있다. 제2 상부절연막(UI2)의 표면은 평탄할 수 있다. 일 실시 예로서, 제2 상부절연막(UI2)은 산화막으로 형성될 수 있다.
제2 슬릿(SI2), 제1 개구부(OP1) 및 제2 개구부(OP2)는 제2 층간절연막들(ILD2) 중 적어도 중간패턴들을 관통하도록 형성된다. 중간패턴들은 제1 방향(Z)으로 이웃한 전극부들(EP) 사이에 배치된 제2 층간절연막들로 정의된다. 제2 슬릿(SI2), 제1 개구부(OP1) 및 제2 개구부(OP2)는 제2 상부절연막(UI2)을 더 관통할 수 있다.
제1 개구부(OP1)는 분리절연막(SL)으로 채워진다. 도 4a에 도시된 바와 같이 분리절연막(SL)에 마주하는 제2 도전패턴들(CP2)의 측벽들 상에 제1 스페이서 전극들(SP1)이 더 형성될 수 있다. 제1 스페이서 전극들(SP1)은 도 4b에 도시된 바와 같이 생략될 수 있다. 제1 스페이서 전극들(SP1)은 제2 도전패턴들(CP2)에 각각 포함된다. 제2 도전패턴들(CP2) 각각의 제1 스페이서 전극(SP1), 연결부(CN) 및 전극부들(EP)은 서로 일체화되고, 서로 동일한 도전물로 형성된다. 제1 스페이서 전극들(SP1)은 연결부(CN)보다 낮은 높이로 형성될 수 있다. 제1 스페이서 전극들(SP1)은 전극부들(EP) 중 최상층 전극부(T)보다 제1 방향(Z)으로 돌출될 수 있다.
분리절연막(SL)은 제1 개구부(OP1)를 사이에 두고 서로 이웃한 제2 도전패턴들(CP2) 사이의 공간을 완전히 채우도록 형성될 수 있다. 보다 구체적으로, 분리절연막(SL)은 도 4a에 도시된 바와 같이, 서로 이웃한 제1 스페이서 전극들(SP1) 사이의 공간을 완전히 채우거나, 도 4b에 도시된 바와 같이 제1 개구부(OP1)를 완전히 채우도록 형성될 수 있다. 분리절연막(SL)은 산화막으로 형성될 수 있다. 제1 적층체들(ST1) 각각의 제1 도전패턴들(CP1)은 분리절연막(SL) 및 제1 개구부(OP1) 아래에서 연결된다.
제2 개구부(OP2)는 연결부(CN)로 채워진다. 연결부(CN)은 제2 개구부(OP2)보다 낮은 높이로 형성될 수 있다. 연결부(CN)에 의해 노출된 제2 개구부(OP2)의 상단은 상부절연패턴(IL)으로 채워질 수 있다. 상부절연패턴(IL)은 산화막으로 형성될 수 있다. 제2 개구부(OP2) 및 연결부(CN)는 제1 방향(Z)으로 연장된다. 연결부(CN)는 최상층 전극부(T)보다 제1 방향(Z)으로 돌출될 수 있다.
제2 슬릿(SI2)은 제1 슬릿(SI1)에 중첩된다. 제2 슬릿(SI2)은 제2 수직구조(VP2)로 채워진다. 도 4a에 도시된 바와 같이, 제2 슬릿(SI2)의 측벽들 상에 제2 스페이서 전극들(SP2)이 더 형성될 수 있다. 제2 스페이서 전극들(SP2)은 도 4b에 도시된 바와 같이 생략될 수 있다. 제2 스페이서 전극들(SP2)은 슬릿측 패턴들(SS)에 각각 포함된다. 슬릿측 패턴들(SS) 각각의 제2 스페이서 전극(SP2), 연결부(CN) 및 전극부들(EP)은 서로 일체화되고, 서로 동일한 도전물로 형성된다. 제2 스페이서 전극들(SP2)은 연결부(CN)보다 낮은 높이로 형성될 수 있다. 제2 스페이서 전극들(SP2)은 최상층 전극부(T)보다 제1 방향(Z)으로 돌출될 수 있다.
도 4a에 도시된 바와 같이, 서로 마주하는 제2 도전패턴들(CP2)의 측벽들 상에 형성된 제1 스페이서 전극들(SP1) 또는 제2 스페이서 전극들(SP2)은 서로 이격된다. 제1 스페이서 전극들(SP1) 및 제2 스페이서 전극들(SP2) 각각은 그에 대응하는 제2 층간절연막들(ILD2)의 측벽들 상으로 연장될 수 있다.
제2 도전패턴들(CP2) 각각은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어나 하나를 포함할 수 있다. 저저항 배선을 위해 제2 도전패턴들(CP2) 각각은 텅스텐(W), 코발트(Co), 루테늄(Ru) 등의 금속을 포함할 수 있다. 이 경우, 제2 층간절연막들(ILD2)과 제2 도전패턴들(CP2) 사이의 직접적인 접촉을 방지하기 위한 베리어 패턴이 더 형성될 수 있다.
제2 층간절연막들(ILD2)은 다양한 절연물로 형성될 수 있다. 예를 들어, 제2 층간절연막들(ILD2)은 실리콘 산화막을 포함할 수 있다.
제2 수직구조(VP2)는 제1 방향(Z)으로 연장된 제2 슬릿절연막(VI2) 및 제2 수직도전패턴(VCP2)을 포함할 수 있다. 제2 수직도전패턴(VCP2)은 제1 수직도전패턴(VCP1)에 연결되도록 제1 수직도전패턴(VCP1)을 향하여 연장된다. 제2 슬릿절연막(VI2)은 슬릿측 패턴들(SS) 각각과 제2 수직도전패턴(VCP2) 사이에 배치된다. 제2 수직도전패턴(VCP2)은 제2 슬릿절연막(VI2)에 의해 슬릿측 패턴들(SS)과 절연된다. 제2 슬릿절연막(VI2) 및 제2 수직도전패턴(VCP2)은 도 3b에 도시된 바와 같이, 제1 수평방향(X)으로 연장된 라인형일 수 있다. 제2 슬릿절연막(VI2)은 산화막으로 형성될 수 있다. 제2 수직도전패턴(VCP2)은 다양한 도전물로 형성될 수 있다. 예를 들어, 제2 수직도전패턴(VCP2)은 금속을 포함할 수 있다.
제2 슬릿절연막(VI2)은 도 4a에 도시된 바와 같이 제2 스페이서 전극들(SP2) 각각의 측벽을 덮도록 형성되거나, 도 4b에 도시된 바와 같이 슬릿측 패턴들(SS) 각각의 전극부들(EP)과 제2 층간절연막들(ILD2)의 측벽들을 덮도록 형성될 수 있다.
제2 콘택플러그(CT2)는 제2 도전패턴들(CP2) 각각의 최상층 전극부(T)에 연결되어 제1 방향(Z)으로 연장된다.
제2 층간절연막들(ILD2) 및 전극부들(EP)로 둘러싸인 제2 채널구조들(CH2)은 제2 상부절연막(UI2)으로 덮일 수 있다. 제2 채널구조들(CH2)과 전극부들(EP) 사이에 게이트 절연막들(GI)이 배치될 수 있다. 게이트 절연막들(GI) 각각은 제2 채널구조들(CH2)의 외벽을 따라 연장될 수 있다.
제1 콘택플러그들(CT1) 및 제2 콘택플러그(CT2)는 제2 상부절연막(UI2)을 관통하도록 연장될 수 있다.
제1 수직구조(VP1) 및 제2 수직구조(VP2)는 다양하게 변경될 수 있다. 도 5 및 도 6은 제1 수직구조(VP1) 및 제2 수직구조(VP2)의 변형예를 나타낸다. 이하, 동일한 구조에 대한 중복되는 설명은 생략한다.
도 5는 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다. 보다 구체적으로, 도 5는 제2 채널구조들(CH2)에 의해 관통되는 제2 도전패턴들(CP2)의 레이아웃을 나타내는 평면도이다.
도 5를 참조하면, 도 3b를 참조하여 설명한 바와 같이 제2 도전패턴들(CP2)은 제2 슬릿(SI2) 또는 제1 개구부(OP1)에 의해 서로 분리되고, 제1 도전패턴들(CP1)의 단부들을 노출시킨다. 도 5에 도시된 실시 예에 따르면, 제2 수직구조(VP2')는 제2 슬릿절연막(VI2') 및 제2 수직도전패턴들(VCP2')을 포함할 수 있다.
제2 슬릿절연막(VI2')은 제2 슬릿(SI2)을 채우고 제1 수평방향(X)으로 연장된다. 제2 슬릿절연막(VI2')은 산화막으로 형성될 수 있다. 제2 수직도전패턴들(VCP2')은 제2 슬릿절연막(VI2')을 관통한다. 제2 수직도전패턴들(VCP2')은 제1 수평방향(X)으로 서로 이격되어 배치될 수 있다. 제2 수직도전패턴들(VCP2') 각각은 다양한 도전물로 형성될 수 있으며, 예를 들어 금속을 포함할 수 있다.
도 6은 도 5에 도시된 선 Ⅲ-Ⅲ'을 따라 절취한 반도체 장치의 단면도이다.
도 6을 참조하면, 제2 슬릿(SI2)은 제1 적층체들(ST1)을 서로 분리하는 제1 슬릿(SI1)에 중첩된다. 제2 수직구조(VP2')는 제1 슬릿(SI1) 내부에 배치된 제1 수직구조(VP1')에 중첩된다.
제1 수직구조(VP1')는 제1 슬릿절연막(VI1') 및 제1 수직도전패턴(VCP1')을 포함할 수 있다. 제1 슬릿절연막(VI1')은 제1 적층체들(ST1) 각각의 측벽을 덮도록 제1 슬릿(SI1)의 측벽 상에 형성된다. 제1 수직도전패턴(VCP1')은 제1 슬릿절연막(VI1') 상에 형성된다. 도 6에 도시된 실시 예에 따르면, 제1 수직도전패턴(VCP1')은 적어도 제1 도전물(M1) 및 제2 도전물(M2)을 포함할 수 있다. 제1 도전물(M1)은 도프트 반도체막을 포함할 수 있다. 일 실시예로서, 제1 도전물(M1)은 n형 불순물을 포함할 수 있다. 일 실시 예로서, 제1 도전물(M1)은 n형 도프트 실리콘막을 포함할 수 있다. 제2 도전물(M2)은 금속을 포함할 수 있다. 제1 도전물(M1) 및 제2 도전물(M2)은 도 3a에 도시된 바와 같이, 제1 수평방향(X)으로 연장될 수 있다. 제1 슬릿절연막(VI1')은 산화막으로 형성될 수 있다. 도 5에 도시된 바와 같이 제2 수직도전패턴(VCP2')이 제1 수평방향(X)으로 연장되지 않더라도, 제2 수직도전패턴(VCP2')에 연결된 제2 도전물(M2)이 금속을 포함하므로, 제1 수직도전패턴(VCP1') 및 제2 수직도전패턴(VCP2')이 연결되어 정의된 수직플러그의 저항을 줄일 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예들에 따른 반도체 장치들의 일부 영역들을 확대하여 나타내는 단면도들이다. 보다 구체적으로, 도 7a는 도 4a 및 도 4b와 도 6에 도시된 A1 내지 A3영역들 각각에 대한 확대도이다. 도 7b는 도 4a 및 도 4b와 도 6에 도시된 B1 내지 B3영역들 각각에 대한 확대도이다.
도 7a를 참조하면, 제1 채널구조(CH1)는 제1 반도체막(SE1)을 포함할 수 있다. 제1 반도체막(SE1)은 다층막(ML)의 내벽 상에 컨포멀하게 형성되거나, 다층막(ML)의 중심영역을 완전히 채우도록 형성될 수 있다. 일 실시 예로서, 제1 반도체막(SE1)은 실리콘막으로 형성될 수 있다.
제1 반도체막(SE1)이 다층막(ML)의 내벽 상에 컨포멀하게 형성된 경우, 제1 채널구조(CH1)는 제1 반도체막(SE1)의 중심영역을 채우는 제1 코어절연막(CO1) 및 제1 캡핑패턴(CAP1)을 더 포함할 수 있다. 제1 코어절연막(CO1)은 제1 반도체막(SE1)보다 낮은 높이로 형성될 수 있다. 제1 캡핑패턴(CAP1)은 제1 코어절연막(CO1)보다 돌출된 제1 반도체막(SE1)의 상단에 의해 둘러싸이고, 제1 코어절연막(CO1) 상에 배치될 수 있다. 제1 캡핑패턴(CAP1)은 제1 반도체막(SE1)과 접촉된다. 제1 캡핑패턴(CAP1)은 불순물이 도핑된 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제1 캡핑패턴(CAP1)은 n형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
다층막(ML)은 제1 채널구조(CH1)의 측벽을 따라 연장될 수 있다. 다층막(ML)은 제1 채널구조(CH1)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다.
데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다.
데이터 저장막(DL)은 도 4a 및 도 4b를 참조하여 설명한 제1 도전패턴들(CP1) 중 워드라인(WL)과 제1 채널구조(CH1) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
데이터 저장막(DL)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DL)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다.
블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 7b를 참조하면, 제2 채널구조(CH2)는 제2 반도체막(SE2)을 포함할 수 있다. 제2 반도체막(SE2)은 게이트 절연막(GI)의 내벽 상에 컨포멀하게 형성되거나, 게이트 절연막(GI)의 중심영역을 완전히 채우도록 형성될 수 있다. 일 실시 예로서, 제2 반도체막(SE2)은 실리콘막으로 형성될 수 있다.
제2 반도체막(SE2)이 게이트 절연막(GI)의 내벽 상에 컨포멀하게 형성된 경우, 제2 채널구조(CH2)는 제2 반도체막(SE2)의 중심영역을 채우는 제2 코어절연막(CO2) 및 제2 캡핑패턴(CAP2)을 더 포함할 수 있다. 제2 반도체막(SE2)은 도 4a, 도 4b 및 도 6에 도시된 바와 같이, 제2 코어절연막(CO2)의 측벽 및 바닥면을 따라 연장되고, 제1 채널구조(CH1)에 접촉된다. 제2 코어절연막(CO2)은 제2 반도체막(SE2)보다 낮은 높이로 형성될 수 있다. 제2 캡핑패턴(CAP2)은 제2 코어절연막(CO2)보다 돌출된 제2 반도체막(SE2)의 상단에 의해 둘러싸이고, 제2 코어절연막(CO2) 상에 배치될 수 있다. 제2 캡핑패턴(CAP2)은 제2 반도체막(SE2)과 접촉된다. 제2 캡핑패턴(CAP2)은 불순물이 도핑된 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제2 캡핑패턴(CAP2)은 n형 불순물을 포함하는 도프트 실리콘막으로 형성될 수 있다.
게이트 절연막(GI)은 제2 채널구조(CH2)와 제2 도전패턴의 전극부(EP) 사이에 배치된다. 게이트 절연막(GI)은 제2 채널구조(CH2)의 측벽을 따라 연장될 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 연결부의 변형예들을 나타내는 평면도들이다. 보다 구체적으로, 도 8a 및 도 8b 각각은 제2 도전패턴들(CP2)의 레이아웃을 나타내는 평면도이다.
도 8a 및 도 8b를 참조하면, 도 3b를 참조하여 상술한 바와 같이, 제2 도전패턴들(CP2)이 제2 슬릿(SI2) 또는 제1 개구부(OP1)에 의해 서로 분리된다.
제2 도전패턴들(CP2) 각각은 적어도 하나의 연결부(CN)를 포함할 수 있다. 일 실시 예로서, 연결부(CN)는 도 3b에 도시된 바와 같이 제1 개구부(OP1)에 연결되고, 제2 수평방향(Y)으로 연장된 막대형상일 수 있다. 일 실시 예로서, 연결부(CN)는 도 8a에 도시된 바와 같이 제1 개구부(OP1)로부터 이격되고, 제2 수평방향(Y)으로 연장된 막대형상일 수 있다. 일 실시 예로서, 제2 도전패턴들(CP2) 각각에 포함된 2이상의 연결부들(CN)은 도 8b에 도시된 바와 같이 제2 수평방향(Y)으로 일렬로 배열되고, 서로 이격될 수 있다. 각 연결부(CN)의 종단면 형상은 다각형, 원형, 타원형 등 다양하게 설계될 수 있다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 제1 적층체 하부에 배치되는 다양한 하부구조들을 나타내는 단면도들이다. 도 9a 내지 도 9c에 도시된 하부구조 및 제1 적층체의 단면도들은 도 3a에 도시된 선 I-I'를 따라 절취한 단면도들에 대응할 수 있다.
도 9a 내지 도 9c에 도시된 각각의 구조는 도 1a 또는 도 1b에 도시된 셀 어레이(CAR)에 포함될 수 있다. 도 9a 내지 도 9c에 도시된 각각의 제1 적층체(ST1)는 도 4a 및 도 4b를 참조하여 설명한 제1 적층체(ST1)일 수 있다. 도 9a 내지 도 9c에 도시된 각각의 제1 수직구조(VP1)는 도 4a 및 도 4b를 참조하여 설명한 제1 슬릿절연막(VI1) 및 제1 수직도전패턴(VCP1)을 포함할 수 있다. 도 9a 내지 도 9c에 도시된 각각의 제1 수직구조(VP1)는 도 6을 참조하여 설명한 제1 수직구조(VP1')로 대체될 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 적층체(ST1) 아래에 도프트 반도체막(10, 20 또는 30)이 배치될 수 있다. 도프트 반도체막(10, 20 또는 30)은 제1 수직도전패턴(VCP1)에 연결되도록 연장될 수 있다. 도프트 반도체막(10, 20 또는 30)은 소스 영역으로 이용될 수 있다. 소스 영역으로 이용되는 도프트 반도체막(10, 20 또는 30)은 소스 도펀트를 포함할 수 있다. 예를 들어, 소스 도펀트는 n형 불순물을 포함할 수 있다. 도 9a 및 도 9b에 도시된 바와 같이, 도프트 반도체막(10 또는 20)은 단일막으로 형성될 수 있다. 도 9c에 도시된 바와 같이 도프트 반도체막(30)은 순차로 적층된 2이상의 막들(30A, 30B, 30C)을 포함할 수 있다.
일 실시 예로서, 도 9a 내지 도 9c에 도시된 도프트 반도체막들(10, 20, 30A) 각각은 도 1a에 도시된 기판(SUB)의 표면에 불순물을 주입하여 형성되거나, 기판(SUB) 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다. 일 실시 예로서, 도 9a 내지 도 9c에 도시된 도프트 반도체막들(10, 20, 30A 내지 30C) 각각은 도 1b에 도시된 기판(SUB) 상에 절연막을 형성한 후, 절연막 상에 적어도 하나의 도프트 실리콘막을 증착하여 형성될 수 있다.
도 9a 및 도 9c를 참조하면, 제1 적층체(ST1)의 제1 도전패턴들은 워드라인들(WL) 또는 적어도 하나의 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 제1 도전패턴들 중 적어도 최하층 패턴은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않으며, 제1 도전패턴들 중 최하층 패턴 상에 연이어 배치된 1이상의 제1 도전패턴들이 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 적어도 하나의 소스 셀렉트 라인들(SSL) 상에 배치된 제1 도전패턴들은 워드라인들로 이용될 수 있다.
도 9b를 참조하면, 제1 적층체(ST1)의 제1 도전패턴들은 워드라인들(WL)로 이용될 수 있다. 이 경우, 제1 적층체(ST1)와 도프트 반도체막(20) 사이에 하부 적층체(LST)가 더 형성될 수 있다. 하부 적층체(LST)는 교대로 적층된 적어도 하나의 하부 층간절연막(LIL) 및 적어도 하나의 소스 셀렉트 라인(SSL)을 포함할 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 채널구조들(CH1) 각각의 제1 반도체막(SE1)은 도프트 반도체막(10, 20 또는 30)에 연결된다.
도 9a에 도시된 바와 같이, 제1 반도체막(SE1)의 바닥면은 도프트 반도체막(10)에 직접 접촉될 수 있다. 이 경우, 제1 채널구조들(CH1) 각각을 감싸는 다층막(ML)은 제1 반도체막(SE1)에 의해 관통된다.
도 9b에 도시된 바와 같이, 제1 반도체막(SE1)의 바닥면은 하부 적층체(LST)를 관통하는 하부 채널구조(LPC)에 연결될 수 있다. 이 경우, 제1 채널구조들(CH1) 각각을 감싸는 다층막(ML)은 제1 반도체막(SE1)에 의해 관통된다.
하부 채널구조(LPC)의 외벽은 하부 게이트 절연막(LGI)으로 둘러싸일 수 있다. 도프트 반도체막(20)은 하부 채널구조(LPC)의 바닥면에 접촉될 수 있다. 제1 반도체막(SE1)은 하부 채널구조(LPC)를 경유하여 도프트 반도체막(20)에 연결될 수 있다. 하부 채널구조(LPC)는 반도체 물질을 선택적 에피택셜 성장방식으로 성장시켜 형성하거나, 반도체 물질을 증착하여 형성할 수 있다. 하부 채널구조(LPC)는 n형 불순물을 포함할 수 있다. 불순물은 인시츄(in-situ) 방식 또는 이온 주입 방식을 통해 하부 채널구조(LPC) 내부에 도핑될 수 있다.
도 9c에 도시된 바와 같이, 제1 채널구조들(CH1)은 도프트 반도체막(30) 내부로 연장될 수 있다. 도프트 반도체막(30)은 순차로 적층된 제1 내지 제3 막들(30A, 30B, 30C)을 포함할 수 있다. 제1 내지 제3 막들(30A, 30B, 30C) 각각은 도프트 반도체막으로 형성될 수 있다. 일 실시 예로서, 제1 내지 제3 막들(30A, 30B, 30C) 각각은 도프트 실리콘막으로 형성될 수 있다.
제1 채널구조들(CH1)은 제1 막(30A) 내부로 연장될 수 있다. 제1 채널구조들(CH1) 각각의 제1 반도체막(SE1)은 제2 막(30B)에 직접 접촉될 수 있다. 제2 막(30B)은 제1 반도체막(SE1)의 측벽을 향해 돌출되고, 다층막을 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 분리할 수 있다. 제3 막(30C)은 경우에 따라 생략될 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 수직도전패턴(VCP1)은 도프트 반도체막(10, 20 또는 30)에 접촉되도록 연장될 수 있다. 제1 수직도전패턴(VCP1)은 도 9b에 도시된 바와 같이 하부 적층체(LST)를 관통하여 도프트 반도체막(20)에 접촉되도록 연장될 수 있다. 이 경우, 제1 슬릿절연막(VI1)은 하부 적층체(LST)의 측벽을 덮도록 연장될 수 있다. 제1 수직도전패턴(VCP1)은 도 9c에 도시된 바와 같이 도프트 반도체막(30) 내부로 연장될 수 있다. 제3 막(30C) 및 제2 막(30B)은 제1 수직도전패턴(VCP1)에 의해 관통될 수 있다.
제1 수직도전패턴(VCP1)은 도프트 반도체막(10, 20 또는 30)에 전기적은 신호를 전달하기 위한 픽업 플러그로 이용될 수 있다.
도 9a 내지 도 9c에서 상술한 구조에 따르면, 메모리 셀들은 제1 채널구조들(CH1)과 워드 라인들(WL)의 교차부들에 형성되고, 소스 셀렉트 트랜지스터는 도 9a 및 도 9c에 도시된 제1 채널구조들(CH1) 각각과 소스 셀렉트 라인(SSL)의 교차부에 형성되거나, 도 9b에 도시된 하부 채널구조(LPC)와 소스 셀렉트 라인(SSL)의 교차부에 형성된다.
도 3b, 도 4a 및 도 4b에 도시된 제2 도전패턴들(CP2)은 도 9a 내지 도 9c에 도시된 구조 상에 형성될 수 있다. 이 때, 제2 도전패턴들(CP2)은 드레인 셀렉트 라인으로 이용될 수 있다. 드레인 셀렉트 라인으로 이용되는 제2 도전패턴들(CP2) 각각과 제2 채널구조들(CH2)의 교차부에 드레인 셀렉트 트랜지스터가 형성된다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 채널구조들을 감싸는 제1 도전패턴들의 형성공정과 제2 채널구조들을 감싸는 제2 도전패턴들의 형성 공정을 서로 분리하여 진행함으로써, 반도체 장치의 제조공정 난이도를 낮출 수 있다. 이하, 반도체 장치의 제조방법에 대한 다양한 실시 예들을 보다 구체적으로 설명한다.
도 10은 제1 채널구조들에 의해 관통되고, 제1 수직구조에 의해 서로 분리된 제1 적층체들을 형성하는 공정을 개략적으로 나타내는 순서도이다.
도 10을 참조하면, 제1 물질막들 및 제2 물질막들을 교대로 적층하는 P1단계를 수행한다. 제1 물질막들은 제2 물질막들과 다른 물질로 형성된다.
일 실시 예로서, 제1 물질막들은 제1 층간절연막을 위한 절연물로 형성되고, 제2 물질막들은 제1 물질막들과 다른 식각률을 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들은 실리콘 산화막으로 형성되고, 제2 물질막들은 실리콘 질화막으로 형성될 수 있다.
다른 실시 예로서, 제2 물질막들은 제1 도전패턴들을 위한 도전물로 형성되고, 제1 물질막들은 제2 물질막들과 다른 식각률을 갖는 희생용 물질막으로 형성될 수 있다. 이 경우, 제1 물질막들은 언도프트 실리콘막으로 형성되고, 제2 물질막들은 도프트 실리콘막으로 형성될 수 있다.
또 다른 실시 예로서, 제1 물질막들은 제1 층간절연막을 위한 절연물로 형성되고, 제2 물질막들은 제1 도전패턴들을 위한 도전물로 형성될 수 있다. 이 경우, 제1 물질막들은 실리콘 산화막으로 형성되고, 제2 물질막들은 도프트 실리콘막, 금속 실리사이드막, 금속막, 및 금속 질화막 중 적어도 어느 하나로 형성될 수 있다.
P1 단계 이후, 제1 물질막들 및 제2 물질막들을 관통하는 제1 채널구조를 형성하는 P3 단계를 수행할 수 있다. P3 단계는 제1 물질막들 및 제2 물질막들을 관통하는 제1 홀들을 형성하는 단계 및 제1 홀들 각각을 제1 채널구조로 채우는 단계를 포함할 수 있다.
P3 단계에 이어서, 제1 슬릿을 형성하는 P5 단계를 수행할 수 있다. P5 단계 이후, 실시 예들에 따라 P7 단계 및 P9 단계를 순차로 수행하거나, P7 단계를 생략하고 P9 단계를 수행할 수 있다.
일 실시 예로서, 제1 물질막들이 제1 층간절연막을 위한 절연물로 형성되고, 제2 물질막들이 희생용 절연물로 형성된 경우, P7 단계에서 제2 물질막들이 제1 슬릿들을 통해 제3 물질막들로 대체될 수 있다. 보다 구체적으로, 제1 슬릿을 통해 식각물질을 유입하여, 제2 물질막들을 선택적으로 제거할 수 있다. 이 때, 제1 물질막들 및 제2 물질막들 사이의 식각률 차이를 이용하여 제1 물질막들의 손상을 최소화할 수 있다. 이어서, 제2 물질막들이 제거된 영역들을 제3 물질막들로 채울 수 있다. 이 때, 제3 물질막들은 제1 도전패턴들을 위한 도전물일 수 있다.
다른 실시 예로서, 제2 물질막들이 제1 도전패턴들을 위한 도전물로 형성되고, 제1 물질막들이 제2 물질막들과 다른 식각률을 갖는 희생용 물질막으로 형성된 경우, P7 단계에서 제1 물질막들이 제1 슬릿을 통해 제3 물질막들로 대체될 수 있다. 보다 구체적으로, 제1 슬릿을 통해 식각물질을 유입하여, 제1 물질막들을 선택적으로 제거할 수 있다. 이 때, 제1 물질막들 및 제2 물질막들 사이의 식각률 차이를 이용하여 제2 물질막들의 손상을 최소화할 수 있다. 이어서, 제1 물질막들이 제거된 영역들을 제3 물질막들로 채울 수 있다. 이 때, 제3 물질막들은 층간절연막을 위한 절연물일 수 있다.
또 다른 실시 예로서, 제1 물질막들이 제1 층간절연막을 위한 절연물로 형성되고, 제2 물질막들은 제1 도전패턴들을 위한 도전물로 형성된 경우, P7 단계는 생략될 수 있다.
상술한 다양한 실시 예들을 통해 각각이 제1 층간절연막들 및 제1 도전패턴들이 교대로 적층된 제1 적층체들을 형성한 이 후, P9 단계에서 제1 슬릿 내부를 제1 수직구조로 채울 수 있다.
도 11, 도 12a 및 도 12b, 도 13a 및 도 13b, 도 14a 내지 도 14h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 11은 도 10에 도시된 공정을 이용하여 형성된 제1 적층체들의 일 실시 예를 나타내는 단면도들이다.
도 11을 참조하면, 도 10에 도시된 일련의 공정들을 이용하여 제1 채널구조들(CH1)에 의해 관통된 제1 적층체들(ST1)을 형성할 수 있다. 제1 적층체들(ST1) 각각은 교대로 적층된 제1 층간절연막들(101) 및 제1 도전패턴들(103)을 포함하고, 제1 채널구조들(CH1)에 의해 관통된다. 제1 도전패턴들(103)은 제1 적층체들(ST1) 각각의 단부(EG)에서 계단형으로 적층될 수 있다.
상술한 바와 같이, 제1 도전패턴들(103)을 계단형으로 형성하기 위해, 도 10을 참조하여 상술한 제1 물질막들 및 제2 물질막들을 계단형으로 패터닝하는 공정을 더 수행할 수 있다. 제1 물질막들 및 제2 물질막들을 계단형으로 패터닝하는 공정은 도 10에 도시된 P1 단계와 P5 단계 사이에 실시될 수 있다.
제1 도전패턴들(103) 각각은 제1 적층체들(ST1) 각각의 단부(EG)에서 제1 방향(Z)으로 돌출된 패드부(103P)를 포함할 수 있다. 일 실시 예로서, 패드부(103P)를 형성하기 위해, 계단형으로 패터닝된 제1 물질막들 및 제2 물질막들 중 제2 물질막들 각각의 단부 상에 패드부(103P)를 위한 도전패턴을 직접 형성하는 공정을 더 수행할 수 있다. 일 실시 예로서, 패드부(103P)를 형성하기 위해, 계단형으로 패터닝된 제1 물질막들 및 제2 물질막들 중 제2 물질막들 각각의 단부 상에 패드패턴을 형성하는 공정을 더 수행할 수 있다. 패드패턴은 제2 물질막들과 동일한 물질로 형성될 수 있다. 패드 패턴은 제2 물질막들을 제1 도전패턴들(103)을 위한 제3 물질막들로 대체하는 단계(도 10의 P7)에서 제3 물질막들로 대체될 수 있다.
제1 적층체들(ST1) 각각은 계단형 구조를 덮는 제1 상부절연막(105)을 더 포함할 수 있다. 제1 상부절연막(105)의 표면은 평탄화 공정에 의해 평탄해질 수 있다.
제1 채널구조들(CH1)은 도 10을 참조하여 상술한 P3단계에서 제1 홀들(H1) 내부에 각각 형성된다. 도 10을 참조하여 상술한 P3단계는 제1 채널구조들(CH1)을 형성하기 전, 제1 홀들 각각의 표면 상에 다층막(ML)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 제1 채널구조들(CH1)은 다층막(ML) 상에 형성될 수 있다. 제1 채널구조들(CH1) 각각과 다층막(ML)은 도 7a를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다. 제1 채널구조들(CH1), 제1 홀들(H1), 및 다층막(ML)은 제1 상부절연막(105)을 관통하도록 연장될 수 있다.
제1 적층체들(ST1) 사이를 분리하는 제1 슬릿(SI1)은 제1 상부절연막(105)을 관통하도록 연장될 수 있다. 제1 슬릿(SI1)은 도 10에 도시된 P9단계에서 제1 수직구조(115)로 채워진다. P9 단계는 제1 슬릿절연막(111)을 형성하는 단계 및 제1 수직도전패턴(113)을 형성하는 단계를 포함할 수 있다.
일 실시 예로서, 제1 슬릿절연막(111)을 형성하는 단계는 제1 슬릿(SI1)의 측벽 상에 절연막을 컨포멀하게 형성하는 단계를 포함할 수 있다. 일 실시 예로서, 제1 슬릿절연막(111)을 형성하는 단계는 제1 슬릿(SI1) 내부를 절연물로 완전히 채우는 단계; 및 제1 슬릿(SI1)의 바닥면이 노출되도록 절연물을 식각하는 단계를 포함할 수 있다.
제1 수직도전패턴(113)은 적어도 도프트 반도체막을 포함할 수 있다. 일 시시 예로서, 제1 수직도전패턴(113)은 도프트 실리콘막을 포함할 수 있다. 제1 수직도전패턴(113)이 소스 영역에 연결되는 소스 픽업플러그로 이용되는 경우, 제1 수직도전패턴(113)은 n형 불순물을 포함할 수 있다. 일 실시 예로서, 제1 수직도전패턴(113)은 도 6에 도시된 바와 같이, 제1 도전물(M1) 및 제2 도전물(M2)을 포함할 수 있다.
도 12a 및 도 12b는 제2 채널구조들에 의해 관통되는 제2 적층체를 형성하는 공정을 설명하기 위한 단면도들이다.
도 12a를 참조하면, 제1 적층체들(ST1) 상에 제1 수직구조(115) 및 제1 적층체들(ST1) 각각의 단부(EG)를 덮도록 연장된 제2 적층체(ST2)를 형성한다. 제2 적층체(ST2)는 제1 방향(Z)으로 제2 층간절연막들(121) 및 희생막들(123)을 교대로 적층하여 형성될 수 있다.
제2 층간절연막들(121)은 다양한 절연물로 형성될 수 있다. 일 실시 예로서, 제2 층간절연막들(121)은 실리콘 산화막으로 형성될 수 있다. 희생막들(123)은 제2 층간절연막들(121)과 다른 물질로 형성된다. 보다 구체적으로, 희생막들(123)은 제2 층간절연막들(121)과 다른 식각률을 갖는 물질로 형성될 수 있다. 일 실시 예로서, 희생막들(123)은 실리콘 질화막으로 형성될 수 있다.
제2 적층체(ST2)를 형성한 후, 제2 적층체(ST2)의 제2 층간절연막들(121) 및 희생막들(123)을 관통하는 제2 홀들(H2)을 형성할 수 있다. 제2 홀들(H2)은 제1 채널구조들(CH1) 각각을 노출시키도록 형성된다.
도 12b를 참조하면, 제2 홀들(H2) 각각의 내부에 제2 채널구조들(CH2)을 형성한다. 제2 채널구조들(CH2)은 제1 채널구조들(CH1)에 각각 연결된다. 제2 채널구조들(CH2)을 형성하기 전, 제2 홀들(H2) 각각의 측벽 상에 게이트 절연막(GI)을 형성할 수 있다. 이 경우, 제2 채널구조들(CH2) 각각은 게이트 절연막(GI) 상에 형성될 수 있다. 제2 채널구조들(CH2) 각각과 게이트 절연막(GI)은 도 7b를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
도 12a 및 도 12b를 참조하여 상술한 공정들을 통해 제1 채널구조들(CH1)에 연결된 제2 채널구조들(CH2)를 감싸며 교대로 적층된 제2 층간절연막들(121) 및 희생막들(123)이 형성된다.
도 13a 및 도 13b는 제1 적층체들 각각의 단부를 노출하는 공정을 나타내는 평면도 및 단면도이다.
도 13a 및 도 13b를 참조하면, 제2 적층체(ST2) 상에 제1 적층체들(ST1) 각각의 단부(EG)를 노출하는 마스크 패턴(131)을 형성한다. 마스크 패턴(131)은 포토레지스트 패턴일 수 있다.
이 후, 마스크 패턴(131)을 식각 베리어로 이용한 식각공정으로 제2 적층체(ST2)를 식각한다. 이로써, 제1 적층체들(ST1) 각각의 단부(EG)가 노출될 수 있다. 보다 구체적으로, 제1 적층체들(ST1) 각각의 단부(EG)에 대응하는 제1 상부절연막(105)이 노출될 수 있다. 식각된 제2 적층체(ST2)에 의해 제1 슬릿(SI1)의 일부와, 제1 수직구조(VP1)의 일부가 노출될 수 있다.
마스크 패턴(131)은 제1 적층체들(ST1) 각각의 단부(EG)가 노출된 이 후, 제거될 수 있다.
도 14a 내지 도 14h는 마스크 패턴을 제거한 이 후 이어지는 후속 공정들을 설명하기 위한 단면도들이다.
도 14a를 참조하면, 제2 적층체(ST2)에 의해 노출된 제1 적층체들(ST1) 각각의 단부(EG)를 덮는 제2 상부절연막(135)을 제2 적층체(ST2) 상에 형성한다. 제2 상부절연막(135)은 다양한 절연물로 형성될 수 있다. 예를 들어, 제2 상부절연막(135)은 산화막으로 형성될 수 있다. 제2 상부절연막(135)의 표면을 평탄화 공정에 의해 평탄화될 수 있다.
이어서, 제2 상부절연막(135) 및 제2 적층체(ST2)를 식각하여, 희생막들(123)을 노출하는 적어도 하나의 제1 개구부(OP1), 적어도 하나의 제2 개구부(OP2), 및 제2 슬릿(SI2)을 형성할 수 있다. 제1 개구부(OP1), 제2 개구부(OP2) 및 제2 슬릿(SI2)은 이들에 대응되는 개구영역들을 갖는 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로 동시에 형성될 수 있다. 마스크 패턴은 포토레지스트 패턴일 수 있으며, 제1 개구부(OP1), 제2 개구부(OP2) 및 제2 슬릿(SI2) 형성 후 제거될 수 있다.
제2 슬릿(SI2)은 제1 슬릿(SI1)에 중첩된 제2 적층체(ST2)의 제1 영역을 식각하여 형성된다. 적어도 하나의 제1 개구부(OP1) 및 적어도 하나의 제2 개구부(OP2)는 제1 적층체들(ST1)에 중첩된 제2 적층체(ST2)의 제2 영역들 각각에 형성된다. 제1 개구부(OP1), 제2 개구부(OP2), 및 제2 슬릿(SI2)은 도 3b를 참조하여 상술한 레이아웃으로 형성될 수 있다. 제2 개구부(OP2)는 도 8a 및 도 8b를 참조하여 상술한 레이아웃들 중 어느 하나로 형성될 수 있다.
도 14b를 참조하면, 제1 개구부(OP1), 제2 개구부(OP2), 및 제2 슬릿(SI2)을 통해 도 14a에 도시된 희생막들(123)을 제거하여 층간 공간들(141)을 개구한다. 층간 공간들(141)은 제1 적층체들(ST1)에 중첩된 제2 적층체(ST2)의 제2 영역들 각각에 형성되고, 제1 방향(Z)으로 서로 이웃한 제2 층간절연막들(121) 사이에 정의된다.
도 14c를 참조하면, 제1 개구부(OP1), 제2 개구부(OP2), 및 제2 슬릿(SI2)을 통해 도 14b에 도시된 층간 공간들(141) 내부를 도전물(151)로 채운다.
도전물(151)은 제1 개구부(OP1) 및 제2 슬릿(SI2) 각각의 중심영역을 개구하고 제2 개구부(OP2)를 완전히 채울 수 있는 두께를 갖는다. 본 발명의 실시 예에 따르면, 도 3b를 참조하여 상술한 바와 같이 제2 개구부(OP2)는 제1 개구부(OP1)보다 좁은 폭으로 형성되고, 제1 개구부(OP1)는 제2 슬릿(SI2)보다 좁은 폭으로 형성된다. 이에 따라, 도전물(151) 증착시, 증착 두께를 조절하여 상대적으로 좁은 폭으로 형성된 제2 개구부(OP2) 내부를 완전히 채울 수 있으며, 상대적으로 넓은 폭으로 형성된 제1 개구부(OP1) 및 제2 슬릿(SI2)의 중심영역을 개구시킬 수 있다.
도전물(151)은 원자층 증착 방식(ALD: Atomic layer deposition), 화학적기상증착방식(CVD:chemical vapor deposition) 등을 이용하여 형성될 수 있다. 도전물(151)은 저저항 배선을 위해 금속을 포함할 수 있다. 보다 구체적으로, 도전물(151)은 금속막 및 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막은 텅스텐, 코발트, 루테늄 등을 포함할 수 있다. 금속 실리사이드막은 텅스텐 실리사이드, 코발트 실리사이드 등을 포함할 수 있다. 본 발명은 실시 예는 이에 제한되지 않으며, 금속막 및 금속 실리사이드막에 다양한 금속이 함유될 수 있다.
도면에 도시하진 않았으나, 도전물(151)을 형성하기 전, 베리어 박막이 더 형성될 수 있다. 베리어 박막은 도전물(151)로부터의 금속이 제2 층간절연막들(121) 및 게이트 절연막(GI)으로 확산되는 것을 방지할 수 있다. 이를 위해, 베리어 박막은 금속 질화막을 포함할 수 있다. 예를 들어, 금속 질화막은 티타늄 질화물, 텅스텐 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
도 14a 내지 도 14c를 참조하여 상술한 바와 같이, 본 발명의 실시 예에 따르면, 제2 적층체의 희생막들이 제2 슬릿(SI2), 제1 개구부(OP1) 및 제2 개구부(OP2)를 통해 도전물(151)로 교체된다. 제2 슬릿(SI2) 양측에 도전물(151)의 유입을 방해하는 패턴이 존재하지 않고, 제1 개구부(OP1)와 제2 개구부(OP2)를 도전물(151) 유입구로 이용할 수 있으므로, 제2 채널구조들(CH2) 사이의 희생막들이 도전물(151)로 용이하게 교체될 수 있다.
도 14d를 참조하면, 제2 슬릿(SI2) 및 제1 개구부(OP1)의 바닥면이 노출되도록 도 14c에 도시된 도전물(151)을 식각한다. 이로써, 도전물(151)이 제2 도전패턴들(151P1, 151P2, 151P3)로 서로 분리된다. 제2 도전패턴들(151P1, 151P2, 151P3)은 제1 개구부(OP1) 또는 제2 슬릿(SI2)에 의해 서로 분리된다.
제2 도전패턴들(151P1, 151P2, 151P3) 각각은 도 4a에서 상술한 바와 같이, 전극부들(EP), 연결부(CN) 및 제1 스페이서 전극(SP1)을 포함하거나, 전극부들(EP), 연결부(CN) 및 제2 스페이서 전극(SP2)을 포함할 수 있다. 제1 방향(Z)으로 서로 이웃한 전극부들(EP) 사이에 제2 층간절연막들(121)이 배치될 수 있다. 연결부(CN), 제1 스페이서 전극(SP1) 및 제2 스페이서 전극(SP2) 각각은 그에 대응하는 전극부들(EP)의 측벽들 및 제2 층간절연막들(121)의 측벽들을 따라 연장된다.
도 14c에 도시된 제2 개구부(OP2)를 완전히 채우는 도전물(151)의 일부는 도 14d에 도시된 식각 공정에 의해 일부 두께 제거될 수 있으나, 제2 개구부(OP2)의 내부에 연결부(CN)로서 잔류할 수 있다. 연결부(CN)는 제1 방향(Z)으로 적층된 전극부들(EP)을 연결한다. 제2 개구부(OP2)의 상단은 식각 공정에 의해 개구될 수 있다. 본 발명의 실시 예에 따르면, 제1 방향(Z)으로 이격되어 배치된 전극부들(EP)과 이들을 연결하는 연결부(CN)가 동시에 형성되므로, 반도체 장치의 제조공정을 단순화할 수 있다.
도 14c에 도시된 제1 개구부(OP1) 및 제2 슬릿(SI2) 각각의 표면을 따라 형성된 도전물(151)의 일부는 도 14d에 도시된 식각 공정에 의해 제거될 수 있다. 이 때, 식각된 도전물이 제1 개구부(OP1)의 측벽들 상에 제1 스페이서 전극(SP1)으로서 잔류되고, 제2 슬릿(SI2)의 측벽 상에 제2 스페이서 전극(SP2)으로서 잔류될 수 있다. 제1 스페이서 전극(SP1) 및 제2 스페이서 전극(SP2) 각각은 그에 대응하는 전극부들(EP)을 연결한다.
도 14d에 도시된 식각공정에 의해, 제1 및 제2 스페이서 전극들(SP1, SP2)은 연결부(CN) 보다 낮은 높이로 잔류할 수 있다.
도 14e를 참조하면, 제1 개구부(OP1)의 내부가 완전히 채워지도록 제3 상부절연막(153)을 형성한다. 제3 상부절연막(153)은 다양한 절연물로 형성될 수 있으며, 예를 들어 산화막으로 형성될 수 있다.
제3 상부절연막(153)은 제1 개구부(OP1)보다 넓은 폭으로 형성된 제2 슬릿(SI2)의 표면 상에 컨포멀하게 증착될 수 있다. 제3 상부절연막(153)은 제1 개구부(OP1)보다 좁은 폭으로 형성된 제2 개구부(OP2)를 완전히 채울 수 있다. 제3 상부절연막(153)은 제2 상부절연막(135)을 덮도록 연장될 수 있다.
도 14f를 참조하면, 도 14e에 도시된 제3 상부절연막(153)의 일부를 에치백(etch back) 등의 식각 공정으로 제거한다. 이로써, 제3 상부절연막(153)이 다수의 패턴들(153A 내지 153C)로 분리될 수 있다. 제3 상부절연막(153)을 식각하는 동안, 제1 수직도전패턴(113) 상의 제2 층간절연막(121)이 식각되고, 제2 슬릿(SI2)이 제1 수직도전패턴(113)을 노출하도록 연장될 수 있다.
다수의 패턴들(153A 내지 153C)은 분리절연막(153A), 제2 슬릿절연막(153B), 상부 절연패턴(153C)을 포함한다. 분리절연막(153A)은 제1 개구부(OP1) 내부에서 제2 도전패턴들(151P1, 151P2) 사이의 공간을 채운다. 제2 슬릿절연막(153B)은 제2 슬릿(SI2)의 측벽 상에 형성되어, 제2 도전패턴들(151P2, 151P3) 각각의 측벽을 덮는다. 상부 절연패턴(153C)은 제2 개구부(OP2) 상단을 채운다.
도 14g를 참조하면, 제2 슬릿(SI2) 내부를 채우는 제2 수직도전패턴(155)을 제2 슬릿절연막(153B) 상에 형성한다. 제2 수직도전패턴(155)은 다양한 도전물로 형성될 수 있다. 제2 수직도전패턴(155)은 저항 개선을 위해 금속을 포함할 수 있다. 제2 수직도전패턴(155)은 제1 수직도전패턴(113)에 연결된다.
도 14h를 참조하면, 제2 상부절연막(135), 제2 층간절연막(121), 및 제1 상부절연막(105) 중 적어도 어느 하나를 관통하는 제1 및 제2 콘택플러그들(161A, 161B)을 형성한다.
제1 도전패턴들(103) 각각은 그에 대응하는 제1 콘택플러그(161A)에 연결된다. 제1 콘택플러그(161A)는 제2 상부절연막(135) 및 제1 상부절연막(105)을 관통하여 그에 대응하는 제1 도전패턴(103)에 연결된다. 제1 콘택플러그(161A)는 제1 도전패턴들(103)에 의해 형성된 계단구조를 통해 노출된 그에 대응하는 제1 도전패턴(103)의 단부에 연결된다. 제1 콘택플러그(161A)는 그에 대응하는 제1 도전패턴(103)의 패드부(103P)에 연결될 수 있다.
제2 도전패턴들(151P1 내지 151P3) 각각은 그에 대응하는 제2 콘택플러그(161B)에 연결된다. 제2 콘택플러그(161B)는 제2 상부절연막(135) 및 제2 층간절연막(121)을 관통하여 그에 대응하는 제2 도전패턴(예를 들어, 151P2)에 연결된다.
도 15는 제2 도전패턴들을 서로 분리하는 단계의 변형예를 나타내는 단면도이다. 도 15는 도 14c를 참조하여 설명한 도전물 형성 단계 이 후, 이어지는 공정의 변형예이다.
도 15를 참조하면, 제2 슬릿(SI2) 및 제1 개구부(OP1)의 바닥면이 노출되도록 도 14c에 도시된 도전물(151)을 식각하는 동안, 제2 개구부(OP2)의 상단이 개구되고, 제1 개구부(OP1) 및 제2 슬릿(SI2) 각각의 측벽이 노출될 수 있다. 이로써, 도전물(151)이 제1 개구부(OP1) 및 제2 슬릿(SI2)에 의해 제2 도전패턴들(151P1', 151P2', 151P3')로 분리된다.
제2 도전패턴들(151P1', 151P2', 151P3') 각각은 도 4b에서 상술한 바와 같이, 전극부들(EP) 및 연결부(CN)를 포함할 수 있다.
도 14c에 도시된 제2 개구부(OP2)를 완전히 채우는 도전물(151)의 일부는 도 15에 도시된 식각 공정에 의해 일부 두께 제거될 수 있으나, 제2 개구부(OP2)의 내부에 연결부(CN)로서 잔류할 수 있다. 연결부(CN)는 제1 방향(Z)으로 적층된 전극부들(EP)을 연결한다.
도 15에 도시된 공정 이 후, 도 14e 내지 도 14h를 참조하여 상술한 공정들이 연이어 실시될 수 있다.
도 16a 내지 도 16c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 도 16a 내지 도 16c는 도 5에 도시된 반도체 장치를 형성하는데 이용되는 공정들을 나타낸다. 도 16a 내지 도 16c 각각은 도 5에 도시된 선 IV-IV' 및 선 V-V'를 따라 절취한 단면도들에 대응된다.
도 16a를 참조하면, 도 10에 도시된 일련의 공정들을 이용하여 제1 채널구조들(CH1)에 의해 관통되고, 제1 슬릿(SI1)에 의해 서로 분리된 제1 적층체들(ST1)을 형성할 수 있다. 제1 적층체들(ST1) 각각은 도 11을 참조하여 상술한 바와 동일한 구조로 형성될 수 있다. 즉, 제1 적층체들(ST1) 각각은 제1 방향(Z)으로 교대로 적층되고, 제1 채널구조들(CH1)을 감싸는 제1 층간절연막들(201) 및 제1 도전패턴들(203)을 포함한다. 제1 도전패턴들(203)은 제1 적층체들(ST1) 각각의 단부(EG)에서 계단형으로 적층될 수 있다. 제1 도전패턴들(203)의 계단형 단부들은 제1 적층체(ST1)의 단부(EG)를 향해 연장된 제1 상부절연막(205)으로 덮일 수 있다. 제1 채널구조들(CH1) 각각의 외벽은 도 11에서 상술한 바와 같이 다층막(ML)으로 둘러싸일 수 있다.
제1 슬릿(SI1)은 도 10에 도시된 P9단계에서 제1 수직구조(219)로 채워진다. P9 단계는 제1 슬릿절연막(211)을 형성하는 단계 및 제1 수직도전패턴(217)을 형성하는 단계를 포함할 수 있다. 제1 슬릿절연막(211)을 형성하는 단계는 도 11을 참조하여 상술한 공정들을 이용하여 형성될 수 있다.
제1 수직도전패턴(217)은 적어도 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 제1 수직도전패턴(217)을 형성하는 단계는 제1 슬릿절연막(211)에 의해 개구된 제1 슬릿(SI1)의 중심영역을 도프트 반도체막(213)으로 채우는 단계, 도프트 반도체막(213)의 일부를 제거하여 제1 슬릿(SI1)의 상단을 개구하는 단계, 및 개구된 제1 슬릿(SI1)의 상단을 금속을 함유하는 상부 도전막(215)으로 채우는 단계를 포함할 수 있다. 제1 수직도전패턴(217)이 소스 영역에 연결되는 소스 픽업플러그로 이용되는 경우, 도프트 반도체막(213)은 n형 불순물을 포함할 수 있다. 금속을 함유하는 상부 도전막(215)은, 금속 실리사이드, 금속, 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 상부 도전막(215)은 저저항 배선을 위해, 텅스텐, 코발트, 루테늄 등의 금속을 포함할 수 있다.
제1 적층체들(ST1) 및 제1 수직구조(219)를 형성한 이 후, 제1 개구부(OP1) 또는 제2 슬릿(SI2)에 의해 서로 분리된 제2 도전패턴들(251P1 내지 251P3)을 형성한다. 제2 도전패턴들(251P1 내지 251P3)은 도 12a, 도 12b, 도 13a, 도 13b, 도 14a 내지 도 14d를 참조하여 상술한 공정들 또는 도 15를 참조하여 상술한 공정들을 이용하여 형성될 수 있다.
제2 도전패턴들(251P1 내지 251P3) 각각은 제1 적층체(ST1)의 단부(EG)를 노출시키도록 형성된다. 제2 도전패턴들(251P1 내지 251P3) 각각은 도 14d 또는 도 15를 참조하여 상술한 바와 같이, 전극부들(EP) 및 연결부(CN)를 포함할 수 있다. 전극부들(EP)은 제1 채널구조들(CH1)에 연결된 제2 채널구조들(CH2)에 의해 관통된다.
제2 채널구조들(CH2)은 제1 방향(Z)으로 교대로 적층된 제2 층간절연막들(221) 및 전극부들(EP)로 둘러싸인다. 제2 채널구조들(CH2) 각각의 외벽은 게이트 절연막(GI)으로 둘러싸인다. 제2 도전패턴들(251P1 내지 251P3) 각각은 도 14d를 참조하여 상술한 바와 같이 제1 스페이서 전극 또는 제2 스페이서 전극을 더 포함할 수 있다.
서로 이웃한 제2 도전패턴들(251P1 내지 251P3) 사이의 제1 개구부(OP1) 및 제2 슬릿(SI2)과, 연결부(CN) 상에서 개구된 제2 개구부(OP2)의 상단은 제3 상부절연막으로 완전히 채워질 수 있다. 이어서, 제3 상부절연막의 표면을 평탄화할 수 있다. 제3 상부절연막은 제1 개구부(OP1)를 채우는 분리절연막(253A), 제2 슬릿(SI2) 내부를 채우는 제2 슬릿절연막(253B), 및 제2 개구부(OP2)의 상단을 채우는 상부 절연패턴(253C)으로 구분될 수 있다.
도 16b를 참조하면, 제2 슬릿절연막(253B), 제2 상부절연막(235), 및 제1 상부절연막(205) 중 적어도 어느 하나를 관통하는 콘택홀들(259A, 259B, 259C)을 형성한다. 콘택홀들(259A, 259B, 259C)은 제1 내지 제3 콘택홀들로 구분될 수 있다.
제1 콘택홀(259A)은 제2 상부절연막(235) 및 제1 상부절연막(205)을 관통하여 그에 대응하는 제1 도전패턴(203)의 단부를 노출시킨다. 제1 콘택홀(259A)은 제1 적층체(ST1)의 단부(EG) 상에 배치된다.
제2 콘택홀(259B)은 제2 상부절연막(235)을 관통하여 그에 대응하는 제2 도전패턴(예를 들어, 251P2)을 노출시킨다. 제2 콘택홀(259B)은 제2 층간절연막(221)을 더 관통할 수 있다.
제3 콘택홀(259C)은 제2 슬릿절연막(253B)을 관통하여 제1 수직도전패턴(217)을 노출시킨다. 제3 콘택홀(259C)은 제2 슬릿(SI2)의 바닥면에 잔류된 제2 층간절연막(221)을 더 관통할 수 있다.
제1 내지 제3 콘택홀들(259A, 259B, 259C)은 이들에 대응되는 개구영역들을 갖는 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로 동시에 형성될 수 있다. 마스크 패턴은 포토레지스트 패턴일 수 있으며, 제1 내지 제3 콘택홀들(259A, 259B, 259C) 형성 후 제거될 수 있다.
도 16c를 참조하면, 도 16b에 도시된 제1 내지 제3 콘택홀들(259A, 259B, 259C)을 도전물로 채운 후, 도전물이 다수의 패턴들(261A 내지 261C)로 분리되도록 도전물을 식각한다. 다수의 패턴들(261A 내지 261C)은 도 16b에 도시된 제1 콘택홀(259A)을 채우는 제1 콘택플러그(261A), 도 16b에 도시된 제2 콘택홀(259B)을 채우는 제2 콘택플러그(261B), 및 도 16b에 도시된 제3 콘택홀(259C)을 채우는 제2 수직도전패턴(261C)을 포함할 수 있다.
제1 및 제2 콘택플러그들(261A, 261B)과 제2 수직도전패턴(261C)을 위한 도전물은 저항 개선을 위해 금속을 포함할 수 있다. 제2 수직도전패턴(261C)은 제1 수직도전패턴(219)의 상부 도전막(215)에 연결된다. 제1 도전패턴들(203) 각각은 그에 대응하는 제1 콘택플러그(261A)에 연결된다. 제2 도전패턴들(251P1 내지 251P3) 각각은 그에 대응하는 제2 콘택플러그(261B)에 연결된다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 3a, 도 3b, 도 4a, 도 4b, 도 5, 도 6, 도 8a 및 도 8b를 참조하여 설명한 실시 예들에 따른 제1 및 제2 적층체들 중 적어도 어느 하나를 포함하거나, 도 9a 내지 도 9c를 참조하여 설명한 실시 예들에 따른 3차원 반도체 장치들 중 적어도 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
ILD1, 101, 201: 제1 층간절연막 CP1, 103, 203: 제1 도전패턴
ST1: 제1 적층체 CH1: 제1 채널구조
CH2: 제2 채널구조 CP2: 제2 도전패턴
151P1 내지 151P3, 151P1' 내지 151P3', 251P1 내지 251P3: 제2 도전패턴
EP: 전극부 CN: 연결부
ILD2, 121, 221: 제2 층간절연막 SP1, SP2: 스페이서 전극
SL, 153A, 253A: 분리절연막 SI1: 제1 슬릿
VI1, VI1', 111, 211: 제1 슬릿절연막
VCP1, VCP1', 113, 217: 제1 수직도전패턴
VI2, VI2', 153B, 253B: 제2 슬릿절연막
VCP2, VCP2', 155, 261C: 제2 수직도전패턴
10, 20, 30: 도프트 반도체막 CT1, 161A, 259A: 제1 콘택플러그
CT2, 161B, 261B: 제2 콘택플러그 123: 희생막
ST2: 제2 적층체 OP1: 제1 개구부
OP2: 제2 개구부 SI2: 제2 슬릿

Claims (32)

  1. 제1 방향으로 교대로 적층된 제1 층간절연막들 및 제1 도전패턴들을 포함하는 제1 적층체;
    상기 제1 적층체를 관통하는 제1 채널구조들;
    상기 제1 채널구조들에 각각 연결된 제2 채널구조들;
    상기 제2 채널구조들을 감싸고, 상기 제1 적층체 상에서 상기 제1 방향에 교차되는 제1 수평방향으로 서로 이격된 제2 도전패턴들; 및
    상기 제1 층간절연막들 및 상기 제1 도전패턴들에 중첩되고, 상기 제2 도전패턴들 사이에 배치된 분리절연막을 포함하고,
    상기 제2 도전패턴들 각각은,
    상기 제1 방향으로 적층된 전극부들, 및
    상기 전극부들에 공통으로 연결되도록 상기 제1 방향으로 연장된 적어도 하나의 연결부를 포함하고,
    상기 연결부는 상기 분리절연막으로부터 상기 제1 수평방향에 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 연결부는 서로 이웃한 상기 제2 도전패턴들 사이의 거리보다 작은 폭을 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제2 도전패턴들 각각의 상기 전극부들 사이에 배치된 제2 층간절연막들을 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제2 층간절연막들은 상기 연결부를 감싸는 반도체 장치.
  5. 제 1 항에 있어서,
    서로 마주하는 상기 제2 도전패턴들의 측벽들 상에 각각 형성되고, 서로 이격된 스페이서 전극들을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 분리절연막은 상기 스페이서 전극들 사이의 공간을 채우는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 스페이서 전극들 각각은 상기 연결부 보다 낮은 높이를 갖는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 연결부는 상기 전극부들 중 최상층 전극부보다 상기 제1 방향으로 돌출된 반도체 장치.
  9. 제 1 항에 있어서,
    상기 분리절연막은 상기 제1 방향 및 상기 제1 수평방향에 교차되는 제2 수평방향으로 연장되고,
    상기 연결부는 상기 제1 수평방향으로 연장되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 적층체의 측벽을 덮는 제1 슬릿절연막;
    상기 제1 슬릿절연막 상에 형성되고, 상기 제1 방향으로 연장된 제1 수직도전패턴;
    상기 제1 수직도전패턴에 연결되고, 상기 제1 방향으로 연장된 제2 수직도전패턴; 및
    상기 제2 도전패턴들 중 상기 제2 수직도전패턴에 인접한 슬릿측 패턴과 상기 제2 수직도전패턴 사이에 형성된 제2 슬릿절연막을 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제1 적층체 아래에 배치되고, 상기 제1 수직도전패턴에 연결되도록 연장된 소스 도프트막을 더 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 슬릿측 패턴과 상기 제2 슬릿절연막 사이에서 상기 슬릿측 패턴의 측벽을 따라 연장된 스페이서 전극을 더 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제1 도전패턴들에 각각 연결되고, 상기 제1 방향으로 연장된 제1 콘택플러그들을 더 포함하고,
    상기 제1 도전패턴들은 계단구조를 형성하도록 적층되고, 상기 제1 콘택플러그들은 상기 계단구조를 통해 노출된 상기 제1 도전패턴들의 단부들에 각각 연결된 반도체 장치.
  14. 제 13 항에 있어서,
    상기 연결부는 상기 제2 채널구조들과 상기 제1 콘택플러그들 사이의 상기 전극부들로 둘러싸인 반도체 장치.
  15. 제 13 항에 있어서,
    상기 전극부들 중 최상층 전극부에 연결되고, 상기 제1 방향으로 연장된 제2 콘택플러그를 더 포함하는 반도체 장치.
  16. 교대로 적층된 제1 층간절연막들 및 제1 도전패턴들을 포함하고, 제1 채널구조들에 의해 관통되는 제1 적층체를 형성하는 단계;
    상기 제1 채널구조들에 연결된 제2 채널구조들을 감싸며 교대로 적층된 제2 층간절연막들 및 희생막들을 포함하는 제2 적층체를 상기 제1 적층체 상에 형성하는 단계;
    상기 제2 적층체를 식각하여 상기 희생막들을 노출하는 적어도 하나의 제1 개구부 및 적어도 하나의 제2 개구부를 형성하는 단계;
    상기 제1 개구부 및 상기 제2 개구부를 통해 상기 희생막들 각각을 도전물로 교체하는 단계; 및
    상기 제1 개구부의 바닥면이 노출되도록 상기 도전물을 식각하여, 상기 제1 개구부를 통해 서로 분리되고 각각이 상기 제2 개구부를 채우는 제2 도전패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 좁게 형성되는 반도체 장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 제1 적층체의 측벽을 덮는 제1 슬릿절연막을 형성하는 단계;
    상기 제1 슬릿절연막 상에 제1 수직도전패턴을 형성하는 단계;
    상기 제1 개구부에 의해 분리된 상기 제2 도전패턴들 중 상기 제1 수직도전패턴에 인접한 슬릿측 패턴의 측벽을 덮는 제2 슬릿절연막을 형성하는 단계; 및
    상기 제1 수직도전패턴에 연결된 제2 수직도전패턴을 상기 제2 슬릿절연막 상에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1 도전패턴들에 각각 연결된 제1 콘택플러그들을 형성하는 단계를 더 포함하고,
    상기 제1 도전패턴들은 계단구조를 형성하도록 적층되고,
    상기 제2 적층체는 상기 계단구조를 노출하도록 형성되고,
    상기 제1 콘택플러그들은 상기 계단구조를 통해 노출된 상기 제1 도전패턴들의 단부들에 각각 연결된 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 콘택플러그들을 형성하는 동안, 상기 제2 수직도전패턴이 형성되는 반도체 장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1 콘택플러그들을 형성하는 동안, 상기 제2 도전패턴들 각각에 연결된 제2 콘택플러그가 형성되는 반도체 장치의 제조방법.
  22. 제 16 항에 있어서,
    상기 희생막들 각각을 도전물로 교체하는 단계는
    상기 제1 개구부 및 상기 제2 개구부를 통해 상기 희생막들을 제거하여 층간 공간들을 개구하는 단계; 및
    상기 제1 개구부의 중심영역은 개구되고 상기 제2 개구부를 완전히 채울 수 있는 두께를 갖는 상기 도전물로 상기 제1 개구부 및 상기 제2 개구부를 통해 상기 층간 공간들을 채우는 단계를 포함하는 반도체 장치의 제조방법.
  23. 제 16 항에 있어서,
    상기 도전물은 상기 제1 개구부의 측벽 상에 상기 제2 도전패턴들 각각의 스페이서 전극으로서 잔류하는 반도체 장치의 제조방법.
  24. 제 16 항에 있어서,
    상기 제1 개구부 내부에서 상기 제2 도전패턴들 사이의 공간을 채우는 분리절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  25. 제1 슬릿에 의해 서로 분리되고, 각각이 제1 채널구조들을 감싸고 교대로 적층된 제1 층간절연막들 및 제1 도전패턴들을 포함하는 제1 적층체들을 형성하는 단계;
    상기 제1 슬릿 내부에 제1 슬릿절연막으로 덮인 측벽을 갖는 제1 수직도전패턴을 형성하는 단계;
    상기 제1 채널구조들에 연결된 제2 채널구조들을 감싸며 교대로 적층된 제2 층간절연막들 및 희생막들을 포함하고, 상기 제1 적층체들 각각의 단부를 노출하는 제2 적층체를 상기 제1 적층체들 상에 형성하는 단계;
    상기 제1 슬릿에 중첩된 상기 제2 적층체의 제1 영역을 식각하여 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿 내부에 제2 슬릿절연막으로 덮인 측벽을 갖고, 상기 제1 수직도전패턴에 연결되도록 연장된 제2 수직도전패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 제2 슬릿을 형성하는 동안, 상기 제1 적층체들에 중첩된 상기 제2 적층체의 제2 영역들 각각에서 상기 희생막들을 노출하는 적어도 하나의 제1 개구부 및 적어도 하나의 제2 개구부가 형성되는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 제2 슬릿, 상기 제1 개구부 및 상기 제2 개구부를 통해 상기 희생막들을 제거하여 상기 제2 영역들 각각에서 층간 공간들을 개구하는 단계;
    상기 제1 개구부의 중심영역 및 상기 제2 슬릿의 중심영역은 개구되고 상기 제2 개구부를 완전히 채울 수 있는 두께를 갖는 도전물로 상기 층간 공간들을 채우는 단계; 및
    상기 제1 개구부의 바닥면과 상기 제2 슬릿의 바닥면이 노출되도록 상기 도전물을 식각하여, 상기 제1 개구부 또는 상기 제2 슬릿을 통해 서로 분리되고 각각이 상기 제2 개구부를 채우는 제2 도전패턴들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 좁게 형성되고, 상기 제1 개구부의 상기 폭은 상기 제2 슬릿의 폭보다 좁게 형성되는 반도체 장치의 제조방법.
  29. 제 27 항에 있어서,
    상기 제2 도전패턴들 각각은 상기 제1 개구부 및 상기 제2 개구부 각각의 측벽 상에 잔류되고, 상기 제2 층간절연막들의 측벽들을 따라 연장된 상기 도전물을 포함하는 반도체 장치의 제조방법.
  30. 제 26 항에 있어서,
    상기 제2 슬릿절연막을 형성하는 동안, 상기 제1 개구부 내부에 분리절연막이 형성되는 반도체 장치의 제조방법.
  31. 제 25 항에 있어서,
    상기 제1 도전패턴들에 각각 연결된 제1 콘택플러그들을 형성하는 단계를 더 포함하고,
    상기 제1 도전패턴들은 계단구조를 형성하도록 적층되고, 상기 제1 콘택플러그들은 상기 계단구조를 통해 노출된 상기 제1 도전패턴들의 단부들에 각각 연결된 반도체 장치의 제조방법.
  32. 제 31 항에 있어서,
    상기 제1 콘택플러그들은 상기 제2 수직도전패턴을 형성하는 동안 형성되는 반도체 장치의 제조방법.
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