KR102598761B1 - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 지지대를 감싸고 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 적층체를 관통하는 슬릿들 및 개구부를 통해 희생막들을 도전패턴들로 리플레이스 하는 단계를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 3차원 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 3차원 반도체 장치가 제안된 바 있다. 3차원 반도체 장치는 서로 이격되어 적층된 전극패턴들을 포함한다. 3차원 반도체 장치의 전극패턴들은 다양한 원인에 의해 저항이 증가될 수 있다. 전극패턴들의 저항이 과도하게 증가하는 경우, 반도체 장치의 동작 불량이 발생할 수 있다.
본 발명의 실시 예들은 반도체 장치의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 반도체 장치의 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 교대로 적층된 층간 절연막들 및 전극패턴들을 포함하는 적층체; 및 상기 적층체를 관통하는 지지대를 포함할 수 있다. 상기 전극패턴들 각각은 상기 지지대에 의해 관통되는 제1 도전패턴, 및 상기 적층체의 측부를 따라 연장된 제2 도전패턴, 상기 제1 도전패턴과 상기 지지대 사이에 배치된 제3 도전패턴을 포함할 수 있다. 상기 제1 도전패턴은 제1 도전물로 형성되고, 상기 제2 및 제3 도전패턴들 각각은 상기 제1 도전물보다 저항이 낮은 제2 도전물로 형성될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 서로 이격되어 적층된 층간 절연막들; 상기 층간 절연막들을 관통하는 슬릿들; 상기 슬릿들 사이에서 상기 층간 절연막들을 관통하는 지지대; 상기 슬릿들 중 적어도 어느 하나를 향하는 상기 지지대의 측벽을 노출하도록 상기 층간 절연막들을 관통하는 개구부; 및 상기 슬릿들 사이에 배치된 상기 층간 절연막들 사이의 공간들을 채우는 전극패턴들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 지지대를 감싸고, 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 슬릿들 및 제1 개구부를 형성하되, 상기 지지대가 상기 슬릿들 사이에 배치되고, 상기 제1 개구부가 상기 지지대의 측부를 개구하도록, 상기 슬릿들 및 상기 제1 개구부를 형성하는 단계; 상기 슬릿들 및 상기 제1 개구부를 통해 상기 희생막들을 제거하여 제2 개구부들을 형성하는 단계; 및 상기 슬릿들 및 상기 제1 개구부를 통해 상기 제2 개구부들 각각의 내부에 전극패턴을 형성하는 단계를 포함할 수 있다.
본 기술은 지지대의 적어도 일측에 개구부를 형성하고, 개구부를 통해 전극패턴을 형성함으로써, 전극패턴의 저항을 낮게 확보할 수 있다. 이로써, 본 기술은 반도체 장치의 동작 신뢰성을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 사시도들이다.
도 4는 도 3c에 도시된 X영역을 확대한 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예들에 따른 전극패턴들 및 지지대들을 나타내는 평면도들이다.
도 6a 내지 도 6e는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 내지 도 10c, 및 도 11a 내지 도 11c는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 내지 도 3e는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 사시도들이다. 인식의 편의를 위해, 도 3a 내지 도 3e에서 층간 절연막들은 도시하지 않았다.
도 3a 내지 도 3e를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 다수의 메모리 스트링들(CST)을 포함할 수 있다. 메모리 스트링들(CST)은 채널구조들(CH)을 따라 배열된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 예를 들어, 메모리 스트링들(CST) 각각은 그에 대응하는 채널구조(CH)에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 스트링들(CST) 각각의 메모리 셀들은 반도체 장치의 집적도 향상을 위해, 3차원 구조로 배열될 수 있다.
채널구조들(CH) 각각은 그에 대응하는 비트라인(BL)에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 방향(I)에 교차되는 수평면에서 제2 방향(Ⅱ)으로 연장될 수 있다. 일 실시 예로서, 비트 라인(BL)은 도 3a 내지 도 3d에 도시된 바와 같이, 그에 대응하는 채널구조(CH)에 직접 접촉될 수 있다. 일 실시 예로서, 비트 라인(BL)은 도 3e에 도시된 바와 같이, 콘택 플러그(DCT)를 경유하여 그에 대응하는 채널구조(CH)에 연결될 수 있다. 콘택 플러그(DCT)는 비트 라인(BL)에 접촉되어 그에 대응하는 채널구조(CH)를 향해 연장될 수 있다.
메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 제1 방향(I)으로 이격되어 적층된 전극패턴들(CP1 내지 CPn)에 연결될 수 있다. 전극패턴들(CP1 내지 CPn)은 워드 라인들(WL), 소스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 전극패턴들(CP1 내지 CPn)은 제1 방향(I)으로 순차로 배열되고 서로 이격된 첫번째층으로부터 n번째층에 각각 배치될 수 있다. 첫번째층은 비트라인(BL)으로부터 가장 멀리 배치된 층으로 정의하고, n번째층은 비트라인(BL)에 가장 가깝게 배치된 층으로 정의한다. 전극패턴들(CP1 내지 CPn) 각각은 수평방향으로 연장될 수 있다.
도 3a 내지 도 3d를 참조하면, 전극패턴들(CP1 내지 CPn) 중 적어도 n번째층에 배치된 제n 패턴들(CPn)은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개 층 이상에 배치된 전극패턴들이 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 일 실시 예로서, n번째 층에 배치된 제n 패턴들(CPn)과 n-1번째 층에 배치된 제n-1 패턴들(CPn-1)이 드레인 셀렉트 라인들(DSL)로 이용될 수 있다.
전극패턴들(CP1 내지 CPn) 중 적어도 첫번째층에 배치된 제1 패턴들(CP1)은 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개 층 이상에 배치된 전극패턴들이 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 일 실시 예로서, 첫번째 층에 배치된 제1 패턴들(CP1) 및 두번째 층에 배치된 제2 패턴들(CP2)이 소스 셀렉트 라인들(SSL)로 이용될 수 있다.
드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인들(SSL) 사이에 배치된 전극패턴들(예를 들어 CP3 내지 CPn-2)은 워드라인들(WL)로 이용될 수 있다.
전극패턴들(CP1 내지 CPn)은 각층에서 제1 슬릿(SI1)에 의해 서로 분리될 수 있다. 전극패턴들(CP1 내지 CPn) 중 드레인 셀렉트 라인들(DSL)로 이용되는 패턴들은 각층에서 제1 슬릿(SI1) 뿐 아니라, 제2 슬릿(SI2)에 의해 서로 분리될 수 있다. 본 발명은 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 전극패턴들(CP1 내지 CPn) 중 소스 셀렉트 라인들(SSL)로 이용되는 패턴들은 각층에서 제1 슬릿(SI1) 뿐 아니라, 제3 슬릿에 의해 서로 분리될 수 있다. 도면에 도시되진 않았으나, 제2 슬릿(SI2)은 생략될 수 있고, 드레인 셀렉트 라인들(DSL)은 각층에서 제1 슬릿(SI1)에 의해 서로 분리될 수 있다. 제2 슬릿(SI2) 및 제3 슬릿은 제1 슬릿(SI1)에 의해 분리된 워드 라인들(WL) 각 층에 중첩될 수 있고, 워드 라인들(WL)을 관통하지 않는 깊이로 형성될 수 있다.
제1 슬릿(SI1) 및 제2 슬릿(SI2)은 수평면에서 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I)과 제2 방향(Ⅱ)에 교차되는 방향으로 정의된다. 워드 라인들(WL) 각각에 공유되는 채널구조들(CH)은 서로 다른 드레인 셀렉트 라인들(DSL)에 의해 제어되는 2이상의 그룹들로 분리될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSL)은 제2 슬릿(SI2)에 의해 서로 분리된 제1 드레인 셀렉트 라인 및 제2 드레인 셀렉트 라인을 포함할 수 있다. 이 경우, 워드 라인들(WL) 각각에 공유되는 채널구조들(CH)은 제1 드레인 셀렉트 라인에 의해 제어되는 제1 그룹과 제2 드레인 셀렉트 라인에 의해 제어되는 제2 그룹으로 구분될 수 있다.
워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL) 각각은 1열 이상의 채널구조들(CH)을 공통으로 감쌀 수 있다. 워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL) 각각에 의해 둘러싸인 채널구조들(CH)의 배열은 지그재그 형상을 형성할 수 있다.
동일층에 배치된 드레인 셀렉트 라인들(DSL)은 제1 슬릿(SI1) 및 제2 슬릿(SI2)에 의해 서로 분리될 수 있다. 워드 라인들(WL) 각각은 제2 슬릿(SI2)에 의해 분리되지 않고, 제2 슬릿(SI2)에 중첩되도록 연장될 수 있다. 도면에 도시되진 않았으나, 동일층에 배치된 소스 셀렉트 라인들(SSL)은 제1 슬릿(SI1) 뿐 아니라, 제3 슬릿에 의해 서로 분리될 수 있다. 이 경우, 워드 라인들(WL) 각각은 제3 슬릿에 의해 분리되지 않고, 제3 슬릿에 중첩되도록 연장될 수 있다.
도 3a, 도 3b 및 도 3d를 참조하면, 채널구조들(CH) 각각은 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통할 수 있다. 도 3c를 참조하면, 채널구조들(CH) 각각은 드레인 셀렉트 라인들(DSL) 및 워드 라인들(WL)을 관통할 수 있다.
도 3a 및 도 3b를 참조하면, 채널구조들(CH)은 전극패턴들(CP1 내지 CPn) 아래에 배치된 소스막(SL)에 직접 연결될 수 있다. 소스막(SL)은 다양한 구조로 형성될 수 있다.
도 3a를 참조하면, 소스막(SL)은 채널구조들(CH) 각각의 바닥면에 접촉될 수 있다. 소스막(SL)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 소스막(SL)은 도 1a를 참조하여 설명한 기판(SUB)의 표면으로부터 기판(SUB) 내부를 향해 소스 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 소스막(SL)은 도 1b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘을 포함할 수 있다.
채널구조들(CH) 각각은 소스막(SL)의 상면에 접촉되고, 전극패턴들(CP1 내지 CPn)을 관통하고, 비트 라인(BL)을 향해 제1 방향(I)을 따라 연장될 수 있다. 채널구조들(CH) 각각의 측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 채널구조들(CH) 각각의 상면 및 바닥면은 다층막(ML)으로 차단되지 않고, 개구될 수 있다.
도 3b를 참조하면, 채널구조들(CH)은 전극패턴들(CP1 내지 CPn)을 관통하고소스막(SL)의 내부로 연장될 수 있다. 채널구조들(CH) 각각의 측벽은 소스막(SL)에 접촉될 수 있다.
소스막(SL)은 제1 소스막(SL1) 및 콘택 소스막(CTS)을 포함할 수 있다. 소스막(SL)은 제2 소스막(SL2)을 더 포함할 수 있다. 채널구조들(CH)은 제2 소스막(SL2) 및 콘택 소스막(CTS)을 관통하고, 제1 소스막(SL1) 내부로 연장될 수 있다.
제1 소스막(SL1)은 채널구조들(CH) 각각의 하단을 감쌀 수 있다. 제1 소스막(SL1)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 제1 소스막(SL1)은 도 1a를 참조하여 설명한 기판(SUB)의 표면으로부터 기판(SUB) 내부를 향해 소스 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 제1 소스막(SL1)은 도 1b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘을 포함할 수 있다.
콘택 소스막(CTS)은 제1 소스막(SL1) 상에 배치되고, 제1 소스막(SL1)의 상면에 접촉될 수 있다. 콘택 소스막(CTS)은 채널구조들(CH) 각각의 측벽에 접촉되고, 채널구조들(CH)을 감싼다.
채널구조들(CH) 각각의 측벽을 따라 연장된 다층막은 콘택 소스막(CTS)에 의해 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 분리될 수 있다. 제1 다층패턴(ML1)은 채널구조들(CH) 각각의 상단을 감싸는 패턴으로 정의하고, 제2 다층패턴(ML2)은 제1 소스막(SL1)과 각각의 채널구조(CH) 사이에 배치된 패턴으로 정의한다.
제2 소스막(SL2)은 콘택 소스막(CTS)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다. 제2 소스막(SL2)은 제1 다층 패턴(ML1)을 감싸도록 형성될 수 있다. 제2 소스막(SL2)은 경우에 따라 생략될 수 있다. 제2 소스막(SL2)은 제1 슬릿(SI1)에 의해 관통될 수 있다.
상술한 콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다.
도 4는 도 3c에 도시된 X영역을 확대한 도면이다.
도 3c 및 도 4를 참조하면, 채널구조들(CH) 각각은 그에 대응하는 하부 채널구조(LPC)에 연결될 수 있다.
하부 채널구조(LPC)는 그에 대응하는 채널구조(CH) 아래에 연결된다. 각각의 채널구조(CH)는 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 채널구조(CH)의 상면 및 바닥면은 다층막(ML)으로 차단되지 않고, 개구된다.
하부 채널구조(LPC)는 워드 라인들(WL) 아래에 배치된 적어도 하나의 소스 셀렉트 라인들(SSL)을 관통한다. 하부 채널구조(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 게이트 절연막(GI)은 하부 채널구조(LPC)의 측벽을 따라 연장될 수 있다. 하부 채널구조(LPC)의 상면 및 바닥면은 게이트 절연막(GI)으로 차단되지 않고, 개구될 수 있다.
소스막(SL)은 하부 채널구조(LPC)의 바닥면에 접촉될 수 있다. 소스막(SL)은 도 3a를 참조하여 설명한 소스막(SL)과 동일한 물질로 형성될 수 있다.
도 3d를 참조하면, 채널구조들(CH) 각각은 전극패턴들(CP1 내지 CPn)을 관통하는 기둥부들(PL)과 기둥부들(PL)로부터 수평방향으로 연장된 수평부(HP)를 포함할 수 있다. 채널구조들(CH)의 수평부들(HP)은 제1 패턴들(CP1)의 하부면들을 따라 연장될 수 있다. 수평부들(HP)은 제1 슬릿(SI1)으로부터 연장된 슬릿 연장부(SIE)에 의해 서로 분리될 수 있다. 수평부들(HP) 아래에 도프트 영역(DA)이 배치될 수 있다. 다시 말해, 수평부들(HP)은 도프트 영역(DA)과 제1 패턴들(CP1) 사이에 배치될 수 있다.
일 실시 예로서, 도프트 영역(DA)은 웰 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 웰 도펀트는 p형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 영역(DA)은 도 1a를 참조하여 설명한 기판(SUB)의 표면으로부터 일부 두께로 웰 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 도프트 영역(DA)은 도 1b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘을 포함할 수 있다.
기둥부들(PL) 각각의 측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 수평부(HP)와 제1 패턴(CP1) 사이로 연장될 수 있다. 다층막(ML)은 그에 대응하는 수평부(HP)와 도프트 영역(DA) 사이로 연장될 수 있다.
도 3e를 참조하면, 전극패턴들(CP1 내지 CPn)은 제1 슬릿(SI1)에 의해 소스측 전극패턴들(CP_S) 및 드레인측 전극패턴들(CP_D)로 구분될 수 있다.
소스측 전극패턴들(CP_S) 중 적어도 n번째층에 배치된 소스측 제n 패턴(CPn)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개층 이상에 배치된 전극패턴들 각각이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 일 실시 예로서, 소스측 전극패턴들(CP_S) 중 n번째층과 n-1번째층에 각각 배치된 소스측 제n 패턴(CPn) 및 소스측 제n-1 패턴(CPn-1)이 각각 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스측 전극패턴들(CP_S) 중 소스 셀렉트 라인(SSL) 아래에 배치된 전극패턴들(예를 들어 CP1 내지 CPn-2)은 워드라인들(WL_S)로 이용될 수 있다.
드레인측 전극패턴들(CP_D) 중 적어도 n번째층에 배치된 드레인측 제n 패턴(CPn)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개층 이상에 배치된 전극패턴들 각각이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 일 실시 예로서, 드레인측 전극패턴들(CP_D) 중 n번째층과 n-1번째층에 각각 배치된 드레인측 제n 패턴(CPn) 및 드레인측 제n-1 패턴(CPn-1)이 각각 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인측 전극패턴들(CP_D) 중 드레인 셀렉트 라인(DSL) 아래에 배치된 전극패턴들(예를 들어 CP1 내지 CPn-2)은 워드라인들(WL_D)로 이용될 수 있다.
소스측 전극패턴들(CP_S) 위에 공통 소스 라인(CSL)이 배치될 수 있다. 공통 소스 라인(CSL)은 비트 라인(BL)과 다른층에 배치된다. 공통 소스 라인(CSL)과 비트 라인(BL)은 도전물로 형성되고, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL)과 소스측 전극패턴들(CP_S) 사이에 배치될 수 있다.
채널구조들(CH) 각각은 소스측 기둥(S_PL), 드레인측 기둥(D_PL) 및 수평부(HP)를 포함할 수 있다. 드레인측 기둥(D_PL)은 비트 라인(BL)에 전기적으로 연결될 수 있다. 드레인측 기둥(D_PL)은 드레인측 전극패턴들(CP_D)을 관통하도록 연장되고 수평부(HP)에 연결된다. 소스측 기둥(S_PL)은 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다. 소스측 기둥(S_PL)은 소스측 전극패턴들(CP_S)을 관통하도록 연장되고 수평부(HP)에 연결된다. 수평부(HP)는 파이프 게이트(PG) 내부에 매립된다. 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)은 수평부(HP)로부터 제1 방향(I)을 따라 연장된다. 파이프 게이트(PG)는 소스측 전극패턴들(CP_S) 및 드레인측 전극패턴들(CP_D) 아래에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 파이프 트랜지스터의 게이트로 이용될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 전송되는 신호에 따라 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)을 수평부(HP)를 통해 전기적으로 연결할 수 있다.
채널구조들(CH) 각각의 외벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 드레인측 기둥(D_PL)의 외벽, 수평부(HP)의 외벽 및 소스측 기둥(S_PL)의 외벽을 따라 연장된다.
제1 슬릿(SI1)은 제2 방향(Ⅱ)으로 서로 이웃한 소스측 전극패턴들(CP_S)과 드레인측 전극패턴들(CP_D) 사이에 배치되고, 제3 방향(Ⅲ)을 따라 연장될 수 있다. 소스측 전극패턴들(CP_S), 드레인측 전극패턴들(CP_D), 및 공통 소스 라인(CSL) 각각은 제3 방향(Ⅲ)을 따라 연장된 라인형으로 형성될 수 있다.
도 3a 내지 도 3e를 참조하여 상술한 워드라인들(WL, WL_D 또는 WL_S)은 메모리 셀들의 게이트들로 이용되고, 드레인 셀렉트 라인들(DSL) 각각은 드레인 셀렉트 트랜지스터의 게이트로 이용되고, 소스 셀렉트 라인들(SSL) 각각은 소스 셀렉트 트랜지스터의 게이트로 이용된다. 다층막(ML, ML1 또는 ML2)은 데이터를 저장하는 데이터 저장막을 포함할 수 있다.
도 3a 내지 도 3e에 도시된 전극패턴들(CP1 내지 CPn)은 지지대들에 의해 관통될 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예들에 따른 전극패턴들 및 지지대들을 나타내는 평면도들이다. 도 5a 및 도 5b에 도시된 전극패턴들(CP) 각각은 도 3a 내지 도 3e에 도시된 전극패턴들(CP1 내지 CPn) 중 어느 하나에 대응될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 전극패턴들(CP) 각각은 제1 영역(A1) 및 제1 영역(A1)으로부터 연장된 제2 영역(A2)을 포함할 수 있다. 전극패턴들(CP) 각각의 제1 영역(A1)은 다층막(ML)으로 둘러싸인 채널구조들(CH)에 의해 관통될 수 있다. 전극패턴들(CP) 각각의 제2 영역(A2)은 지지대들(SP)에 의해 관통될 수 있다.
전극패턴들(CP) 각각은 제1 도전패턴(P1), 제2 도전패턴들(P2) 및 제3 도전패턴들(P3)을 포함할 수 있다. 제1 도전패턴(P1)은 제1 도전물로 형성되고, 제2 및 제3 도전패턴들(P2 및 P3) 각각은 제1 도전물보다 저항이 낮은 제2 도전물로 형성될 수 있다. 예를 들어, 제1 도전물은 베리어 메탈막을 포함하고, 제2 도전물을 금속막을 포함할 수 있다. 일 실시 예로서, 제1 도전물을 티타늄 질화막을 포함하고, 제2 도전물은 텅스텐막을 포함할 수 있다.
제1 도전패턴(P1)은 슬릿들(SI)을 채우는 슬릿 절연막들(SIL) 사이에 배치될 수 있다. 제1 도전패턴(P1)은 지지대들(SP)에 의해 관통되고, 채널구조들(CH) 사이의 영역을 채울 수 있다. 제1 도전패턴(P1)이 베리어 메탈막을 포함하는 제1 도전물로 형성됨으로써, 제2 도전물을 구성하는 금속이 채널구조들(CH)에 확산되는 현상을 방지할 수 있다. 또한, 제1 도전패턴(P1)이 베리어 메탈막을 포함하는 제1 도전물로 형성됨으로써, 금속을 포함하는 제2 도전물을 형성하는 동안 발생하는 오염물질이 채널구조들(CH) 사이에 잔류하는 현상을 방지할 수 있다.
제2 도전패턴들(P2)은 슬릿들(SI)을 향하는 제1 도전패턴(P1)의 양측부를 따라 각각 연장될 수 있다. 제3 도전패턴들(P3)은 지지대들(SP)의 측벽을 따라 연장될 수 있다. 제2 도전패턴들(P2) 및 제3 도전패턴들(P3)이 제1 도전물보다 저항이 낮은 제2 도전물로 형성됨으로써, 전극패턴들(CP) 각각의 저항을 낮출 수 있다.
슬릿들(SI) 각각은 제2 영역(A2)에서 굴곡진 형상으로 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 슬릿들(SI) 각각은 직선형으로 연장되거나, 웨이브형을 갖도록 연장될 수 있다.
지지대들(SP) 각각은 도 5a에 도시된 바와 같이 일직선상에 일렬로 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 지지대들(SP) 각각은 도 5b에 도시된 바와 같이 지그재그로 배열될 수 있다. 지지대들(SP)의 배열은 지지력 강화를 위해 다양하게 변경될 수 있다.
도 5a 및 도 5b를 참조하면, 지지대들(SP) 각각은 지지력 강화를 위해, 슬릿들(SI)을 향하여 돌출된 돌출부들을 포함하는 T형 횡단면 구조를 가질 수 있다. 제3 도전패턴들(P3) 각각은 그에 대응하는 지지대(SP)의 돌출부들 중 어느 하나의 측벽을 따라 연장될 수 있다.
지지대들(SP) 각각은 제1 부분(SP1) 및 1이상의 제2 부분들(SP2)을 포함할 수 있다. 일 실시 예로서, 지지대들(SP) 각각은 도 5a에 도시된 바와 같이, 제1 부분(SP1) 및 제1 부분(SP1) 양측에 배치된 제2 부분들(SP2)을 포함할 수 있다. 일 실시 예로서, 지지대들(SP) 각각은 도 5b에 도시된 바와 같이, 제1 부분(SP1) 및 슬릿들(SI) 중 어느 하나와 제1 부분(SP1) 사이에 배치된 제2 부분(SP2)을 포함할 수 있다.
제1 부분(SP1)과 제2 부분(SP2)은 절연물이고, 동일한 물질일 수 있다. 제1 부분(SP1)과 제2 부분(SP2)은 서로 다른 공정 단계를 통해 형성된다.
도 5a 및 도 5b를 참조하면, 지지대들(SP)과 제2 도전패턴들(P2) 사이의 이격거리들은 다양하게 설계될 수 있다.
일 실시 예로서, 지지대들(SP) 각각은 도 5a에 도시된 바와 같이, 서로 이웃한 제2 도전패턴들(P2)로부터 동일한 거리로 이격될 수 있다. 이때, 지지대들(SP)과 제2 도전패턴들(P2) 사이의 이격 거리들은 3가지 경우로 구분될 수 있다. 제1 경우, 지지대(SP)와 제2 도전패턴(P2) 사이의 이격 거리는 제3 도전패턴(P3)의 폭과 동일할 수 있다. 제2 경우, 지지대(SP)와 제2 도전패턴(P2) 사이의 이격 거리는 제3 도전패턴(P3)의 폭 이하일 수 있다. 제3 경우, 지지대(SP)와 제2 도전패턴(P2) 사이의 이격 거리는 제3 도전패턴(P3)의 폭보다 넓을 수 있다. 제1 및 제2 경우들이라면, 서로 이웃한 제2 도전패턴(P2) 및 제3 도전패턴(P3)은 서로 연결될 수 있다. 제3 경우라면, 제1 도전패턴(P1)은 서로 이웃한 제2 도전패턴(P2)과 제3 도전패턴(P3) 사이로 연장될 수 있다.
일 실시 예로서, 지지대들(SP) 각각은 도 5b에 도시된 바와 같이, 서로 이웃한 제2 도전패턴들(P2) 중 어느 하나에 치우치게 배열될 수 있다. 이 때, 지지대들(SP)과 제2 도전패턴들(P2) 사이의 이격 거리들은 제4 경우 및 제5 경우 중 적어도 어느 하나의 경우에 대응될 수 있다.
제4 경우에 대응되는 지지대(SP)는 그 양측에 배치된 제2 도전패턴들(P2) 중 어느 하나로부터 제1 간격(G1)으로 이격되고, 제2 도전패턴들(P2) 중 나머지 하나로부터 제1 간격(G1)보다 좁은 제2 간격(G2)으로 이격될 수 있다. 제1 간격(G1) 및 제2 간격(G2)은 지지대들(SP)의 위치에 따라 가변될 수 있다. 제1 및 제3 도전패턴들(P1 및 P3)은 제1 간격(G1)을 채우도록 연장될 수 있다. 이 때, 제1 도전패턴(P1)이 서로 이웃한 제3 도전패턴(P3)과 제2 도전패턴(P2) 사이로 연장될 수 있다. 제1 도전패턴(P1) 또는 제3 도전패턴(P3)은 제2 간격(G2)을 채우도록 연장될 수 있다. 예를 들어, 제1 도전패턴(P1)은 제2 간격(G2)으로 이격된 지지대(SP)와 제2 도전패턴(P2) 사이로 연장되고, 제2 간격(G2)을 완전히 채울 수 있다. 다른 예를 들어, 제3 도전패턴(P3)은 제2 간격(G2)으로 이격된 지지대(SP)와 제2 도전패턴(P2) 사이로 연장되고, 제2 도전패턴(P2) 및 지지대(SP)에 연결될 수 있다.
제5 경우에 대응되는 지지대(SP)는 그 양측에 배치된 제2 도전패턴들(P2) 중 어느 하나로부터 제3 간격(G3)으로 이격되고, 제2 도전패턴들(P2) 중 나머지 하나에 연결될 수 있다.
도 6a 내지 도 6e는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도들이다. 도 6a 및 도 6b는 도 5a에 도시된 선 A-A' 및 선 B-B'를 따라 절취한 반도체 장치의 단면도들을 각각 나타내고, 도 6c 내지 도 6e는 도 5b에 도시된 선 C-C', 선 D-D', 및 선 E-E'를 따라 절취한 반도체 장치의 단면도들을 각각 나타낸다.
도 6a 내지 도 6e를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 게이트 적층체(GST)를 포함한다. 게이트 적층체(GST)는 슬릿들(SI)에 의해 관통되고, 서로 이격되어 적층된 층간 절연막들(ILD)을 포함한다. 층간 절연막들(ILD)은 슬릿들(SI) 사이에 배치된 지지대(SP)에 의해 관통될 수 있다. 게이트 적층체(GST)는 슬릿들(SI) 사이에 배치되고, 적층방향으로 이웃한 층간 절연막들(ILD) 사이의 공간들을 채우는 전극패턴들(CP)을 포함한다. 상술한 구조에 따르면, 게이트 적층체(GST)는 슬릿들(SI) 사이에 배치될 수 있고, 교대로 적층된 층간 절연막들(ILD) 및 전극패턴들(CP)을 포함할 수 있다. 지지대(SP)는 전극패턴들(CP) 및 층간 절연막들(ILD)을 관통하도록 연장된다. 도 5a 및 도 5b에 도시된 채널구조들(CH)은 전극패턴들(CP) 뿐 아니라 층간 절연막들(ILD)을 관통하도록 연장될 수 있다. 다시 말해, 도 5a 및 도 5b에 도시된 채널구조들(CH)은 전극패턴들(CP) 및 층간 절연막들(ILD)로 둘러싸일 수 있다.
지지대(SP)는 도 5a 및 도 5b를 참조하여 상술한 바와 같이 제1 부분(SP1) 및 적어도 하나의 제2 부분(SP2)을 포함할 수 있다. 도 5a 및 도 5b를 참조하여 상술한 T자형을 형성하는 지지대(SP)의 돌출부들은 게이트 적층체(GST)의 양측을 향하여 돌출된 부분들로 정의될 수 있다.
전극패턴들(CP) 각각은 도 5a 및 도 5b를 참조하여 상술한 바와 같이, 제1 내지 제3 도전패턴들(P1 내지 P3)을 포함할 수 있다.
제2 도전패턴(P2)은 게이트 적층체(GST)의 측부를 따라 연장되는 패턴으로 정의될 수 있다. 제2 도전패턴(P2)은 도 5a 및 도 5b를 참조하여 상술한 바와 같이, 제1 도전패턴(P1), 제3 도전패턴(P3) 및 지지대(SP) 중 적어도 어느 하나에 접하도록 형성될 수 있다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 내지 도 10c, 및 도 11a 내지 도 11c는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 7a 및 도 7b는 채널구조들(105) 및 제1 지지대들(111)을 감싸고 교대로 적층된 층간 절연막들(101) 및 희생막들(103)을 포함하는 예비 적층체(PST)를 형성하는 공정들을 나타내는 평면도 및 단면도이다. 도 7a는 예비 적층체(PST)의 희생막들(103) 중 어느 한층에 대한 평면도를 나타내고, 도 7b는 도 7a에 도시된 선 A-A'를 따라 절취한 예비 적층체(PST)의 단면을 나타낸다.
도 7a 및 도 7b를 참조하면, 층간 절연막들(101) 및 희생막들(103)을 교대로 적층하여 예비 적층체(PST)를 형성할 수 있다. 희생막들(103)은 층간 절연막들(101)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(101)은 실리콘 산화막등의 산화물로 형성될 수 있다. 희생막들(103)은 층간 절연막들(101)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(103)은 실리콘 질화막등의 질화물로 형성될 수 있다.
예비 적층체(PST)를 형성한 후, 예비 적층체(PST)를 관통하는 채널구조들(105)을 형성할 수 있다. 채널구조들(105)을 형성하는 단계는 예비 적층체(PST)를 관통하는 홀들(H)을 형성하는 단계 및 홀들(H)을 채널구조들(105)로 각각 채우는 단계를 포함할 수 있다. 채널구조들(105)을 형성하기 전, 홀들(H) 각각의 측벽 상에 다층막(107)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 채널구조들(105) 각각은 다층막(107) 상에 형성될 수 있다.
다층막(107)을 형성하는 단계는 홀들(H) 각각의 측벽으로부터 홀들(H) 각각의 중심영역을 향하여 제1 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층하는 단계를 포함할 수 있다. 제1 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 데이터 저장막은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 데이터 저장막은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 데이터 저장막은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널구조들(105) 각각은 반도체막으로 형성될 수 있다. 예를 들어, 채널구조들(105) 각각은 실리콘막으로 형성될 수 있다. 홀들(H) 각각의 중심 영역이 반도체막으로 완전히 채워지지 않은 경우, 홀들(H) 각각의 중심영역을 채우는 코어 절연막을 더 형성할 수 있다.
이어서, 예비 적층체(PST)를 식각하여, 층간 절연막들(101) 및 희생막들(103)을 관통하는 수직 관통부들(109)을 형성할 수 있다. 이후, 수직 관통부들(109)을 채우는 제1 지지대들(111)을 형성할 수 있다. 제1 지지대들(111)은 절연물로 형성될 수 있다. 예를 들어, 제1 지지대들(111)은 산화막으로 형성될 수 있다. 수직 관통부들(109)은 제1 지지대들(111)의 형상 및 배열에 대응되는 형상 및 배열을 가질 수 있다. 제1 지지대들(111) 각각은 도 5a 및 도 5b를 참조하여 상술한 바와 같이, 지지력 강화를 위해, T자형으로 형성될 수 있다. 제1 지지대들(111)은 도 5a에 도시된 지지대들과 동일한 배열로 형성되거나, 도 5b에 도시된 바와 같이 지지대들과 동일한 배열로 형성될 수 있다.
도 8a 및 도 8b는 슬릿들(121) 및 제1 개구부들(123)의 형성 공정 및 제2 개구부들(125)의 형성 공정을 나타내는 평면도 및 단면도이다. 도 8a는 층간 절연막들(101) 중 어느 한층에 대한 평면도를 나타내고, 도 8b는 도 8a에 도시된 선 A-A'를 따라 절취한 적층체의 단면을 나타낸다.
도 8a 및 도 8b를 참조하면, 도 7b에 도시된 예비 적층체(PST)를 관통하는 슬릿들(121) 및 제1 개구부들(123)을 동시에 형성한다. 도 7a에 도시된 제1 지지대들(111)은 서로 이웃한 슬릿들(121) 사이에 배치될 수 있다. 제1 개구부들(123)은 도 7a에 도시된 제1 지지대들(111)의 측부들을 개구하도록 형성될 수 있다. 제1 개구부들(123) 각각은 그에 대응하는 제1 지지대(111)의 일부들에 중첩될 수 있다. 이 경우, 제1 개구부들(123)에 중첩된 제1 지지대들(111)의 일부가 식각될 수 있다. 제1 개구부들(123)의 형성 공정에 의해 제거되지 않고 잔류되는 제1 지지대들(111P) 각각은 도 5a 및 도 5b, 도 6a 내지 도 6e를 참조하여 상술한 지지대의 제1 부분(SP1)으로 정의될 수 있다.
제1 개구부들(123)은 도 5a에 도시된 제2 부분들(SP2)이 형성될 영역을 정의하거나, 도 5b에 도시된 제2 부분들(SP2)에 형성될 영역을 정의하도록 형성될 수 있다.
이어서, 슬릿들(121) 및 제1 개구부들(123)을 통해 도 7a 및 도 7b에 도시된 희생막들(103)을 제거한다. 이로서, 적층방향으로 이웃한 층간 절연막들(101) 사이에 제2 개구부들(125)이 형성된다.
도 9a 및 도 9b는 제2 개구부들(125) 각각을 제1 도전물(131)로 채우는 공정을 나타내는 평면도 및 단면도이다. 도 9a는 제2 개구부들(125) 중 어느 하나를 채우는 제1 도전물(131)의 평면도를 나타내고, 도 9b는 도 9a에 도시된 선 A-A'를 따라 절취한 적층체의 단면을 나타낸다.
도 9a 및 도 9b를 참조하면, 제1 도전물(131)은 슬릿들(121) 및 제1 개구부들(123)을 통해 도 8b에 도시된 제2 개구부들(125)로 유입될 수 있다. 제2 개구부들(125) 각각은 제1 도전물(131)로 채워질 수 있다. 제1 도전물(131)은 베리어 메탈을 포함할 수 있다. 예를 들어, 제1 도전물(131)은 티타늄 질화막(TiN)을 포함할 수 있다.
도 10a 내지 도 10c는 제1 도전패턴들(131P)을 형성하는 공정을 나타내는 도면들이다. 도 10a는 제1 도전패턴들(131P)이 배치된 어느 한층에 대한 평면도를 나타낸다. 도 10b는 도 10a에 도시된 선 A-A'를 따라 절취한 적층체의 단면을 나타내고, 도 10c는 도 10a에 도시된 선 B-B'를 따라 절취한 적층체의 단면을 나타낸다.
도 10a 내지 도 10c를 참조하면, 슬릿들(121)과 제1 개구부들(123)을 통해 도 9a 및 도 9b에 도시된 슬릿들(121)과 제1 개구부들(123)에 인접한 제1 도전물(131)의 일부영역들을 제거한다. 제1 도전물(131)의 일부 영역들은 슬릿들(121)과 제1 개구부들(123)로부터 도 10a에 도시된 화살표 방향으로 유입된 식각물질을 통해 제거될 수 있다. 이로써, 슬릿들(121)과 제1 개구부들(123)에 인접한 제2 개구부들(125) 각각의 일부영역들이 개구된다. 식각되지 않고 제2 개구부들(125) 내부에 잔류되는 제1 도전물(131)은 제1 도전패턴들(131P)로 정의될 수 있다.
제1 도전패턴들(131P)은 슬릿들(121) 사이에 배치된 채널구조들(105) 사이의 영역을 채우도록 잔류될 수 있다. 베리어 메탈을 포함하는 제1 도전패턴들(131P)은 후속에서 형성되는 제2 도전물로부터의 금속이 채널구조들(105)을 향해 확산되는 것을 방지할 수 있다. 또한, 베리어 메탈을 포함하는 제1 도전패턴들(131P)은 후속에서 제2 도전물을 형성하는 동안 발생하는 오염물이 채널구조들(105) 사이에 잔류하는 현상을 방지할 수 있다.
도 11a 내지 도 11c는 제2 도전패턴들(141A) 및 제3 도전패턴들(141B)을 형성하는 공정을 나타내는 평면도 및 단면도이다. 도 11a는 제2 도전패턴들(141A) 및 제3 도전패턴들(141B)이 배치된 어느 한층에 대한 평면도를 나타낸다. 도 11b는 도 11a에 도시된 선 A-A'를 따라 절취한 적층체의 단면을 나타내고, 도 11c는 도 11a에 도시된 선 B-B'를 따라 절취한 적층체의 단면을 나타낸다.
도 11a 내지 도 11c를 참조하면, 슬릿들(121)과 제1 개구부들(123)을 통해 도 10a 내지 도 10c를 참조하여 상술한 공정들을 통해 개구된 제2 개구부들(125) 각각의 일부 영역들을 제2 도전물로 채운다. 제2 도전물은 제1 도전패턴들(131P)의 제1 도전물보다 저항이 낮은 물질로 형성될 수 있다. 예를 들어, 제2 도전물은 금속을 포함할 수 있고, 금속은 텅스텐을 포함할 수 있다.
이어서, 제2 도전물이 제2 도전패턴들(141A)로 분리되거나, 제3 도전패턴들(141B)로 분리될 수 있도록 제2 도전물을 식각한다. 제2 도전패턴들(141A)은 슬릿들(121)에 인접하여 배치되는 패턴으로 정의되고, 제3 도전패턴들(141B)은 제1 개구부들(123)에 인접하여 배치되는 패턴으로 정의될 수 있다.
동일층에 배치되고 서로 이웃한 제2 도전패턴(141A) 및 제3 도전패턴(141B)은 서로 연결되거나, 제1 도전패턴(131P)에 의해 서로 분리될 수 있다. 제2 도전패턴(141A) 및 제3 도전패턴(141B)의 레이아웃은 도 5a 및 도 5b를 참조하여 상술한 바와 같이 다양하게 변경될 수 있다.
슬릿들(121) 사이에 배치된 제1 개구부들(123) 각각은 그에 대응하는 제1 지지대(111P)의 측벽을 노출하도록 형성될 수 있다. 제1 지지대들(111P)의 배열에 따라 제1 개구부들(123)에 의해 노출되는 제1 지지대들(111P)의 노출영역은 다양하게 변경될 수 있다. 예를 들어, 도 11a에 도시된 바와 같이, 제1 지지대들(111P) 각각의 돌출된 양측벽들이 서로 이웃한 슬릿들(121)로부터 동일한 거리로 이격될 수 있다. 이 경우, 슬릿들(121)을 향하는 제1 지지대들(111P) 각각의 돌출된 양측벽들이 제1 개구부들(123)에 의해 각각 노출될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제1 지지대들(111P)은 도 5b에 도시된 지지대들(SP)과 같이 슬릿들(121) 중 어느 하나에 치우치게 배열될 수 있다. 이 경우, 슬릿들(121)을 향하는 제1 지지대들(111P) 각각의 돌출된 양측벽들 중 일부가 제1 개구부들(123)에 의해 노출될 수 있다. 다시 말해, 본 발명의 실시 예에 따르면, 제1 지지대들(111P) 각각의 슬릿들(121)을 향하는 측벽들 중 적어도 하나가 제1 개구부들(123) 중 일부에 의해 노출될 수 있다.
이어서, 도 5a 및 도 5b를 참조하여 상술한 지지대의 제2 부분들(SP2)을 형성하는 절연물로 제1 개구부들(123)을 채울 수 있다.
본 발명의 실시 예에 따르면, 슬릿들(121) 뿐 아니라 제1 개구부들(123)을 통해 저항이 낮은 제2 도전물이 유입될 수 있으므로, 층간 절연막들(101) 사이에 배치되는 전극패턴의 저항을 제2 도전패턴(141A) 뿐 아니라, 제3 도전패턴(141B)을 통해 낮출 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 5a 및 도 5b에 도시된 전극패턴들 중 적어도 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
GST:게이트 적층체 PST: 예비 적층체
ILD, 101: 층간 절연막 103: 희생막
CP1 내지 CPn, CP: 전극패턴 P1, 131P: 제1 도전패턴
P2, 141A: 제2 도전패턴 P3, 141B: 제3 도전패턴
SP, 111, 111P: 지지대 CH, 105: 채널구조
SI1, SI2, SI, 121: 슬릿 123: 제1 개구부
125:제2 개구부

Claims (20)

  1. 교대로 적층된 층간 절연막들 및 전극패턴들을 포함하는 적층체; 및
    상기 적층체를 관통하는 지지대를 포함하고,
    상기 전극패턴들 각각은 상기 지지대에 의해 관통되는 제1 도전패턴, 및 상기 적층체의 측부를 따라 연장된 제2 도전패턴, 상기 제1 도전패턴과 상기 지지대 사이에 배치된 제3 도전패턴을 포함하고,
    상기 제1 도전패턴은 제1 도전물로 형성되고, 상기 제2 및 제3 도전패턴들 각각은 상기 제1 도전물보다 저항이 낮은 제2 도전물로 형성된 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 도전물을 티타늄 질화막을 포함하고,
    상기 제2 도전물은 텅스텐을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 도전패턴은 상기 제2 도전패턴과 상기 제3 도전패턴 사이로 연장된 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제2 도전패턴은 상기 제3 도전패턴과 연결된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 적층체를 관통하는 채널구조들을 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 지지대는 상기 적층체의 양측을 향하여 돌출된 돌출부들을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제3 도전패턴은 상기 돌출부들 중 적어도 어느 하나의 측벽을 따라 연장된 반도체 장치.
  8. 서로 이격되어 적층된 층간 절연막들;
    상기 층간 절연막들을 관통하는 슬릿들;
    상기 슬릿들 사이에서 상기 층간 절연막들을 관통하는 지지대;
    상기 슬릿들 중 적어도 어느 하나를 향하는 상기 지지대의 측벽을 노출하도록 상기 층간 절연막들을 관통하는 개구부; 및
    상기 슬릿들 사이에 배치된 상기 층간 절연막들 사이의 공간들을 채우는 전극패턴들을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 전극패턴들 각각은,
    상기 지지대에 의해 관통되는 제1 도전패턴;
    상기 슬릿들 각각에 인접하게 배치되고, 상기 슬릿들 각각을 향하는 상기 제1 도전패턴의 측부를 따라 연장된 제2 도전패턴; 및
    상기 개구부에 인접하게 배치된 제3 도전패턴을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1 도전패턴은 제1 도전물로 형성되고,
    상기 제2 및 제3 도전패턴들 각각은 상기 제1 도전물보다 저항이 낮은 제2 도전물로 형성된 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1 도전패턴은 상기 제2 도전패턴과 상기 제3 도전패턴 사이로 연장된 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제2 도전패턴은 상기 제3 도전패턴과 연결된 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 지지대는 상기 슬릿들을 향하여 돌출된 돌출부들을 포함하고,
    상기 제3 도전패턴은 상기 돌출부들 중 적어도 어느 하나의 측벽을 따라 연장된 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 층간 절연막들 및 상기 전극패턴들을 관통하는 채널구조들을 더 포함하는 반도체 장치.
  15. 지지대를 감싸고, 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 슬릿들 및 제1 개구부를 형성하되, 상기 지지대가 상기 슬릿들 사이에 배치되고, 상기 제1 개구부가 상기 지지대의 측부를 개구하도록, 상기 슬릿들 및 상기 제1 개구부를 형성하는 단계;
    상기 슬릿들 및 상기 제1 개구부를 통해 상기 희생막들을 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 슬릿들 및 상기 제1 개구부를 통해 상기 제2 개구부들 각각의 내부에 전극패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 전극패턴을 형성하는 단계는,
    상기 슬릿들 및 상기 제1 개구부를 통해 상기 제2 개구부들 각각을 채우는 제1 도전물을 형성하는 단계;
    상기 슬릿들 및 상기 제1 개구부를 통해 상기 제1 도전물의 일부를 식각하여 상기 슬릿들 및 상기 제1 개구부에 인접한 상기 제2 개구부들 각각의 일부 영역을 노출하는 제1 도전패턴을 형성하는 단계;
    상기 제1 도전패턴에 의해 노출된 상기 제2 개구부들 각각의 상기 일부 영역을 상기 슬릿들 및 상기 제1 개구부를 통해 제2 도전물로 채우는 단계;
    상기 제2 도전물을 식각하여 상기 슬릿들 각각에 인접한 제2 도전패턴, 및 상기 제1 개구부에 인접한 제3 도전패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 도전물은 상기 제1 도전물보다 저항이 낮은 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 도전물은 티타늄 질화막을 포함하고,
    상기 제2 도전물은 텅스텐을 포함하는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 도전패턴과 상기 제3 도전패턴은 서로 연결되는 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 도전패턴과 상기 제3 도전패턴은 상기 제1 도전패턴에 의해 서로 분리되는 반도체 장치의 제조방법.
KR1020180133341A 2018-11-02 2018-11-02 반도체 장치 및 반도체 장치의 제조방법 KR102598761B1 (ko)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120181602A1 (en) 2011-01-13 2012-07-19 Yoshiaki Fukuzumi Semiconductor memory device and method of manufacturing the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10367001B2 (en) * 2012-06-04 2019-07-30 SK Hynix Inc. 3D semiconductor memory device
CN103594475B (zh) * 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
KR102185547B1 (ko) * 2014-01-22 2020-12-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160097002A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102276535B1 (ko) * 2015-03-10 2021-07-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
JP2017123450A (ja) * 2016-01-08 2017-07-13 株式会社東芝 半導体記憶装置及びその製造方法
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
KR102632478B1 (ko) 2016-09-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치
US10014316B2 (en) * 2016-10-18 2018-07-03 Sandisk Technologies Llc Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180061554A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치
KR102649162B1 (ko) * 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102592882B1 (ko) * 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120181602A1 (en) 2011-01-13 2012-07-19 Yoshiaki Fukuzumi Semiconductor memory device and method of manufacturing the same

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