CN111146205A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

半导体装置及半导体装置的制造方法。一种制造半导体装置的方法包括通过穿过层叠结构的狭缝和至少一个开口用导电图案替换牺牲层。该层叠结构包括层间绝缘层和牺牲层。层间绝缘层和牺牲层包围支撑件并且彼此交替地层叠。

Description

半导体装置及半导体装置的制造方法
技术领域
各种实施方式总体上涉及半导体装置及制造半导体装置的方法，更具体地，涉及一种三维半导体装置及制造该三维半导体装置的方法。
背景技术
半导体装置可以包括存储器单元阵列，存储器单元阵列包括多个存储器单元。存储器单元阵列可以包括以各种结构布置的存储器单元。为了提高半导体装置的集成密 度，已经提出了三维半导体装置。三维半导体装置包括彼此间隔开地层叠的电极图案。 三维半导体装置的电极图案的电阻可由于各种原因而增加。当电极图案的电阻过度增 加时，会发生半导体装置中的缺陷。
发明内容
根据一个实施方式，一种半导体装置可以包括：层叠结构，其包括彼此交替层叠的层间绝缘层和电极图案；以及支撑件，其穿过所述层叠结构。每个电极图案可以包 括被支撑件贯穿的第一导电图案、沿着层叠结构的侧部延伸的至少一个第二导电图案 以及设置在第一导电图案和支撑件之间的至少一个第三导电图案。第一导电图案可以 包含第一导电材料，并且第二导电材料和第三导电图案中的每一个可以包含电阻比第 一导电材料的电阻低的第二导电材料。
根据一个实施方式，一种半导体装置可以包括：层间绝缘层，其彼此间隔开地层叠；支撑件，其穿过层间绝缘层；至少一个开口，其穿过层间绝缘层以使支撑件的侧 壁暴露；以及电极图案，其填充设置在狭缝之间的层间绝缘层之间的空间。
根据一个实施方式，一种制造半导体装置的方法可以包括以下步骤：形成包括层间绝缘层和牺牲层的层叠结构，所述层间绝缘层和所述牺牲层包围支撑件并且彼此交 替地层叠；形成穿过层叠结构的狭缝，其中，支撑件被设置在狭缝之间；形成穿过层 叠结构的第一开口，其中，第一开口使支撑件的侧部敞开；通过经由狭缝和第一开口 去除牺牲层来形成第二开口；以及经由狭缝和第一开口在第二开口中的每一个中形成 电极图案。
附图说明
图1A和图1B是例示根据实施方式的半导体装置的示意性框图；
图2是例示外围电路结构的示意性截面图；
图3A至图3E是例示根据实施方式的半导体装置的示意性立体图；
图4是图3C中所示的区域X的放大图；
图5A和图5B是例示根据实施方式的电极图案和支撑件的平面图；
图6A至图6E是例示根据实施方式的半导体装置的截面图；
图7A、图7B、图8A、图8B、图9A、图9B、图10A至图10C以及图11A至 图11C是例示根据一个实施方式的半导体装置的制造方法的图；
图12是例示根据一个实施方式的存储器系统的配置的框图；以及
图13是例示根据一个实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可以包括可应用各种变型和修改并且包括各种形式的实施方式的示例。在下文中，将描述本公开的实施方式，以便本公开所属领域的技术人员能 够容易地实现本公开的技术精神。
虽然可使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些组件 不应被理解为受上述术语限制。以上术语用于将一个组件与另一组件区分开，例如， 在不脱离根据本公开的概念的范围的情况下，第一组件可以被称为第二组件，并且类 似地，第二组件可以被称为第一组件。
将理解，当一个元件被称为“连接”或“联接”到另一元件时，它可以直接连接 或联接到另一元件，或者也可以存在中间元件。相比之下，当一个元件被称为“直接 连接”或“直接联接”到另一元件时，不存在中间元件。此外，可以类似地解释描述 组件之间关系的诸如“在…之间”、“直接在…之间”或“与…相邻”和“与…直接相 邻”之类的其它表达。
本申请中使用的术语用于描述特定实施方式，而并非旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，术 语“包括”和“具有”表示存在说明书中描述的特征、数字、步骤、操作、组件、部 件或其组合，但不排除存在一个或更多个其它附加特征、数字、步骤、操作、组件、 部件或其组合的可能性。
各种实施方式可以涉及能够提高操作可靠性的半导体装置以及制造该半导体装置的方法。
图1A和图1B是例示根据实施方式的半导体装置的示意性框图。
参照图1A和图1B，根据实施方式，每个半导体装置可以包括布置在基板SUB 上的外围电路结构PC和单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅 基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长法形成的外延薄膜。
单元阵列CAR可以包括多个存储块。每个存储块可以包括多个单元串。每个单 元串可以电联接到位线、源线、字线和选择线。每个单元串可以包括彼此串联联接的 存储器单元和选择晶体管。每条选择线可以用作选择晶体管中的对应一个选择晶体管 的栅极。每条字线可以用作存储器单元中的对应一个存储器单元的栅极。
外围电路结构PC可以包括电联接到单元阵列CAR的NMOS晶体管和PMOS晶 体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可以用作 形成行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，外围电路结构PC可以布置在基板SUB的不与单元阵列CAR交 叠的区域上。
另选地，如图1B所示，外围电路结构PC可以布置在单元阵列CAR与基板SUB 之间。由于外围电路结构PC与单元阵列CAR交叠，因此可以减小设置有单元阵列 CAR和外围电路结构PC的基板SUB的面积。
图2是例示外围电路结构PC的示意性截面图。如图2所示的外围电路结构PC 可以被包括在如图1A所示的外围电路结构PC或者如图1B所示的外围电路结构PC 中。
参照图2，外围电路结构PC可以包括外围栅极PG、外围栅极绝缘层PGI、结Jn、 外围电路线PCL、外围接触插塞PCP和外围电路绝缘层PIL。
每个外围栅极PG可以用作外围电路结构PC的NMOS晶体管或PMOS晶体管 的栅极。外围栅极绝缘层PGI可以布置在每个外围栅极PG与基板SUB之间。
可以通过将n型杂质或p型杂质注入到基板SUB的有源区域中来限定结Jn。结 Jn可以位于每个外围栅极PG的两侧，并且可以用作源极结或漏极结。基板SUB的 有源区域可以通过基板SUB中所形成的隔离层ISO划分开。隔离层ISO可以包含绝 缘材料。
外围电路线PCL可以通过外围接触插塞PCP电联接到外围电路结构PC的电路。
外围电路绝缘层PIL可以覆盖外围电路结构PC的电路、外围电路线PCL和外围 接触插塞PCP。外围电路绝缘层PIL可以包括被层叠以形成多层的绝缘层。
图3A至图3E是例示根据实施方式的半导体装置的示意性立体图。示意性立体 图基于第一方向I、第二方向II和第三方向III来布置。每个方向可以与其它两个方 向垂直。为了便于识别，在图3A至图3E中未例示层间绝缘层。
参照图3A至图3E，根据实施方式的半导体装置可以包括多个存储器串CST。存 储器串CST可以包括沿沟道结构CH布置的存储器单元和选择晶体管。例如，每个存 储器串CST可以包括通过对应沟道结构CH串联联接的存储器单元和选择晶体管。每 个存储器串CST的存储器单元可以被三维布置，以提高半导体装置的集成密度。
每个沟道结构CH可以电联接到与其对应的位线BL。位线BL可以在与第一方 向I垂直的平面上沿第二方向II延伸。根据实施方式，如图3A至图3D所示，位线 BL可以与和其对应的沟道结构CH直接接触。根据实施方式，位线BL可以经由接 触插塞DCT联接到与其对应的沟道结构CH，如图3E所示。接触插塞DCT可以与 位线BL接触以朝向对应的沟道结构CH延伸。
存储器单元的栅极和选择晶体管的栅极可以联接到沿第一方向I彼此间隔开地层叠的电极图案CP1至CPn。电极图案CP1至CPn可以用作字线WL、源极选择线SSL 和漏极选择线DSL。电极图案CP1至CPn可以分别设置在沿第一方向I依次布置并 彼此间隔开的第一层至第n层中。第一层可以被定义为最远离位线BL设置的层，并 且第n层可以被定义为最靠近位线BL设置的层。电极图案CP1至CPn中的每一个 可以在与第一方向I垂直的平面中延伸。
参照图3A至图3D，电极图案CP1至CPn中的至少设置在第n层中的第n电极 图案CPn可以用作漏极选择线DSL。然而，实施方式不限于此，并且设置在两层或 更多层中的电极图案可以用作漏极选择线DSL。根据实施方式，设置在第n层中的 第n电极图案CPn和设置在第(n-1)层中的第(n-1)电极图案CPn-1可以用作漏极 选择线DSL。
电极图案CP1至CPn中的至少设置在第一层中的第一图案CP1可以用作源极选 择线SSL。然而，实施方式不限于此，并且布置在两层或更多层中的电极图案可以用 作源极选择线SSL。根据实施方式，设置在第一层中的第一电极图案CP1和设置在 第二层中的第二电极图案CP2可以用作源极选择线SSL。
设置在漏极选择线DSL和源极选择线SSL之间的电极图案可以用作字线WL。 例如，参照图3A至图3D，电极图案CP3至CPn-2可以用作字线WL。
电极图案CP1至CPn可以通过每层中的第一狭缝SI1彼此分离。电极图案CP1 至CPn中的用作漏极选择线DSL的电极图案不仅可以通过第一狭缝SI1而且可以通 过每层中的第二狭缝SI2彼此分离。然而，实施方式不限于此。尽管图3A至图3D 中未例示出，但是电极图案CP1至CPn中的用作源极选择线SSL的电极图案不仅可 以通过第一狭缝SI1而且可以通过第三狭缝彼此分离。尽管图3A至图3D中未例示 出，但是可以省略第二狭缝SI2，并且漏极选择线DSL可以通过每层中的第一狭缝 SI1彼此分离。第二狭缝SI2和第三狭缝可以具有不穿透字线WL的深度。
第一狭缝SI1和第二狭缝SI2可以在与第二方向II垂直的平面上沿第三方向III延伸。由字线WL中的每一条共享的沟道结构CH可以被划分成由不同的漏极选择线 DSL控制的两个或更多个组。根据实施方式，漏极选择线DSL可以包括通过第二狭 缝SI2彼此分离的第一漏极选择线和第二漏极选择线。由字线WL中的每一条共享的 沟道结构CH可以被划分成由第一漏极选择线控制的第一组和由第二漏极选择线控 制的第二组。
字线WL、漏极选择线DSL和源极选择线SSL中的每一条可以共同包围沟道结 构CH的至少一列。由字线WL、漏极选择线DSL和源极选择线SSL中的每一条所 包围的沟道结构CH可以以Z字形图案布置。
设置在同一层中的漏极选择线DSL可以通过第一狭缝SI1和第二狭缝SI2彼此 分离。在实施方式中，每条字线WL可以沿第二方向II延伸而没有第二狭缝SI2。因 此，每条字线WL可以在第一方向I上与第二狭缝SI2交叠。尽管图3A至图3D中 未例示出，但是设置在同一层中的源极选择线SSL不仅可以通过第一狭缝SI1而且可 以通过第三狭缝分离。每条字线WL可以沿第二方向II延伸而没有第三狭缝。因此， 每条字线WL可以在第一方向I上与第三狭缝交叠。
参照图3A、图3B和图3D，每个沟道结构CH可以穿过漏极选择线DSL、字线 WL和源极选择线SSL。参照图3C，每个沟道结构CH可以穿过漏极选择线DSL和 字线WL。
参照图3A和图3B，沟道结构CH可以直接联接到设置在电极图案CP1至CPn 下方的源层SL。源层SL可以具有各种结构。
参照图3A，源层SL可以与每个沟道结构CH的底表面接触。源层SL可以包括 含有源极掺杂剂的掺杂半导体层。源极掺杂剂可以包含n型杂质。根据实施方式，源 层SL可以通过从参照图1A描述的基板SUB的表面朝向基板SUB的内部注入源极 掺杂剂来形成。根据实施方式，源层SL可以通过在参照图1B描述的基板SUB上沉 积掺杂半导体层来形成。当通过在基板SUB上沉积掺杂半导体层来形成源层SL时， 可以在基板SUB与掺杂半导体层之间设置绝缘层。根据实施方式，掺杂半导体层可 以包含掺杂硅。
每个沟道结构CH可以与源层SL的顶表面接触，穿过电极图案CP1至CPn，并 且沿第一方向I朝向位线BL延伸。每个沟道结构CH的侧壁可以由多层膜ML包围。 多层膜ML可以沿着与多层膜ML对应的沟道结构CH的侧壁延伸。每个沟道结构 CH的顶表面和底表面可以是敞开的并且不被多层膜ML遮挡。
参照图3B，沟道结构CH可以穿过电极图案CP1至CPn并延伸到源层SL中。 每个沟道结构CH的侧壁可以与源层SL接触。
源层SL可以包括第一源层SL1和接触源层CTS。源层SL还可以包括第二源层 SL2。沟道结构CH可以穿过第二源层SL2和接触源层CTS，并且延伸到第一源层 SL1中。
第一源层SL1可以包围每个沟道结构CH的下部。第一源层SL1可以包括含有 源极掺杂剂的掺杂半导体层。源极掺杂剂可以包含n型杂质。根据实施方式，第一源 层SL1可以通过从参照图1A描述的基板SUB的表面朝向基板SUB的内部注入源极 掺杂剂来形成。根据实施方式，第一源层SL1可以通过在参照图1B描述的基板SUB 上沉积掺杂半导体层来形成。当通过在基板SUB上沉积掺杂半导体层来形成第一源 层SL1时，可以在基板SUB与掺杂半导体层之间设置绝缘层。根据实施方式，掺杂 半导体层可以包含掺杂硅。
接触源层CTS可以设置在第一源层SL1上并且可以与第一源层SL1的顶表面接 触。接触源层CTS可以与每个沟道结构CH的侧壁接触并包围沟道结构CH。
沿着每个沟道结构CH的侧壁延伸的多层膜可以被划分成第一多层图案ML1和 第二多层图案ML2。第一多层图案ML1可以被定义为包围每个沟道结构CH的上端 的图案。第二多层图案ML2可以被定义为设置在第一源层SL1与每个沟道结构CH 之间的图案。
第二源层SL2可以设置在接触源层CTS与源极选择线SSL之间。第二源层SL2 可以包围第一多层图案ML1。在一些情况下可以省略第二源层SL2。第二源层SL2 可以被第一狭缝SI1穿透。接触源层CTS可以包围沟道结构CH而不包围第一多层图 案ML1或第二多层图案ML2。
如上所述的接触源层CTS和第二源层SL2中的每一个可以包括含有源极掺杂剂 的掺杂半导体层。源极掺杂剂可以包含n型杂质。根据实施方式，掺杂半导体层可以 包含掺杂硅层。
图4是图3C中所示的区域X的放大图。
参照图3C和图4，每个沟道结构CH可以联接到与其对应的下沟道结构LPC。
下沟道结构LPC可以在沟道结构CH下方联接到与其对应的沟道结构CH。每个 沟道结构CH可以由多层膜ML包围。多层膜ML可以沿着与多层膜ML对应的沟道 结构CH的侧壁延伸。沟道结构CH的顶表面和底表面可以是敞开的并且不被多层膜 ML遮挡。
下沟道结构LPC可以穿过设置在字线WL下方的至少一条源极选择线SSL。下 沟道结构LPC的侧壁可以由栅极绝缘层GI包围。栅极绝缘层GI可以沿着下沟道结 构LPC的侧壁延伸。下沟道结构LPC的顶表面和底表面可以是敞开的并且不被栅极 绝缘层GI遮挡。
源层SL可以与下沟道结构LPC的底表面接触。源层SL可以包含与参照图3A 描述的源层SL相同的材料。
参照图3D，每个沟道结构CH可以包括穿过电极图案CP1至CPn的柱状部PL 和从柱状部PL起在与第一方向I垂直的平面中延伸的水平部HP。沟道结构CH的水 平部HP可以在第一电极图案CP1下方延伸。水平部HP可以通过从第一狭缝SI1延 伸的狭缝延伸部SIE彼此分离。掺杂区域DA可以设置在水平部HP下方。换句话说， 水平部HP可以设置在掺杂区域DA与第一电极图案CP1之间。
根据实施方式，掺杂区域DA可以包括含有阱掺杂剂的掺杂半导体层。阱掺杂剂 可以包含p型杂质。根据实施方式，掺杂区域DA可以通过从参照图1A描述的基板 SUB的表面注入阱掺杂剂达预定厚度来形成。根据实施方式，掺杂区域DA可以通 过在参照图1B描述的基板SUB上沉积掺杂半导体层来形成。当通过在基板SUB上 沉积掺杂半导体层来形成掺杂区域DA时，可以在基板SUB与掺杂半导体层之间设 置绝缘层。根据实施方式，掺杂半导体层可以包含掺杂硅。
每个柱状部PL的侧壁可以被多层膜ML包围。多层膜ML可以在与其对应的水 平部HP和第一电极图案CP1之间延伸。多层膜ML可以在与其对应的水平部HP和 掺杂区域DA之间延伸。
参照图3E，电极图案CP1至CPn可以通过第一狭缝SI1划分为源极侧电极图案 CP_S和漏极侧电极图案CP_D。
源极侧电极图案CP_S中的至少设置在第n层中的第n源极侧图案CPn可以用作 源极选择线SSL。然而，实施方式不限于此，并且设置在两层或更多层中的电极图案 可以分别用作源极选择线SSL。根据实施方式，源极侧电极图案CP_S中的分别设置 在第n层和第(n-1)层中的第n源极侧图案CPn和第(n-1)源极侧图案CPn-1可以 分别用作源极选择线SSL。源极侧电极图案CP_S中的设置在源极选择线SSL下方的 例如电极图案CP1至CPn-2的电极图案可以用作字线WL_S。
漏极侧电极图案CP_D中的至少设置在第n层中的第n漏极侧图案CPn可以用 作漏极选择线DSL。然而，实施方式不限于此，并且设置在两层或更多层中的电极 图案可以分别用作漏极选择线DSL。根据实施方式，漏极侧电极图案CP_D中的分别 设置在第n层和第(n-1)层中的第n漏极侧图案CPn和第(n-1)漏极侧图案CPn-1 可以分别用作漏极选择线DSL。漏极侧电极图案CP_D中的设置在漏极选择线DSL 下方的例如电极图案CP1至CPn-2的电极图案可以用作字线WL_D。
公共源线CSL可以设置在源极侧电极图案CP_S上方。公共源线CSL可以设置 在与位线BL不同的层中。公共源线CSL和位线BL可以包含导电材料并且可以彼此 间隔开。例如，公共源线CSL可以设置在位线BL与源极侧电极图案CP_S之间。
每个沟道结构CH可以包括源极侧柱S_PL、漏极侧柱D_PL和水平部HP。漏极 侧柱D_PL可以电联接到位线BL。漏极侧柱D_PL可以延伸以穿过漏极侧电极图案CP_D并且可以联接到水平部HP。源极侧柱S_PL可以电联接到公共源线CSL。源极 侧柱S_PL可以延伸以穿过源极侧电极图案CP_S并且可以联接到水平部HP。水平部 HP可以埋在管栅PG中。源极侧柱S_PL和漏极侧柱D_PL可以沿第一方向I从水平 部HP延伸。管栅PG可以设置在源极侧电极图案CP_S和漏极侧电极图案CP_D下 方并且可以包围水平部HP。管栅PG可以用作管晶体管的栅极。管晶体管可以根据 传输到管栅PG的信号通过水平部HP将源极侧柱S_PL和漏极侧柱D_PL电联接。
每个沟道结构CH的外壁可以由多层膜ML包围。多层膜ML可以沿着与多层膜 ML对应的沟道结构CH的漏极侧柱D_PL的外壁、水平部HP的外壁以及源极侧柱 S_PL的外壁延伸。
第一狭缝SI1可以设置在源极侧电极图案CP_S与漏极侧电极图案CP_D之间， 源极侧电极图案CP_S和漏极侧电极图案CP_D在第二方向II上彼此相邻，并且可以 沿第三方向III延伸。源极侧电极图案CP_S、漏极侧电极图案CP_D和公共源线CSL 中的每一个可以具有沿第三方向III延伸的线形状。
上面参照图3A至图3E描述的字线WL、WL_D或WL_S可以用作存储器单元 的栅极。每条漏极选择线DSL可以用作漏极选择晶体管的栅极，并且每条源极选择 线SSL可以用作源极选择晶体管的栅极。多层膜ML、ML1或ML2可以包括存储数 据的数据储存层。
如图3A至图3E所示的电极图案CP1至CPn可以被支撑件贯穿。
图5A和图5B是例示根据实施方式的电极图案和支撑件的平面图。如图5A和 5B所示的每个电极图案CP可以与如图3A至图3E所示的电极图案CP1至CPn中的 一个对应。
根据实施方式的半导体装置的每个电极图案CP可以包括第一区域A1和从第一 区域A1延伸出的第二区域A2。每个电极图案CP的第一区域A1可以被多层膜ML 所包围的沟道结构CH贯穿。每个电极图案CP的第二区域A2可以被支撑件SP贯穿。
每个电极图案CP可以包括第一导电图案P1、第二导电图案P2和第三导电图案 P3。第一导电图案P1可以包含第一导电材料，并且第二导电图案P2和第三导电图 案P3中的每一个可以包含电阻比第一导电材料的电阻低的第二导电材料。例如，第 一导电材料可以包括阻挡金属层，并且第二导电材料可以包括金属层。根据实施方式， 第一导电材料可以包括氮化钛层，并且第二导电材料可以包括钨层。
第一导电图案P1可以设置在填充狭缝SI的狭缝绝缘层SIL之间。第一导电图案 P1可以被支撑件SP贯穿并且可以填充沟道结构CH之间的区域。由于第一导电图案 P1包括含有阻挡金属层的第一导电材料，因此可以防止构成第二导电材料的金属扩 散到沟道结构CH中的现象。另外，由于第一导电图案P1包括含有阻挡金属层的第 一导电材料，因此可以防止在形成包含金属的第二导电材料时产生的污染物残留在沟 道结构CH之间的现象。
第二导电图案P2可以分别沿着第一导电图案P1的面向狭缝SI的两个侧部延伸。第三导电图案P3可以沿着每个支撑件SP的侧壁延伸。由于第二导电图案P2和第三 导电图案P3包含电阻比第一导电材料的电阻低的第二导电材料，所以可以减小每个 电极图案CP的电阻。
每个狭缝SI可以在第二区域A2中以弯曲形状延伸。然而，实施方式不限于此。 例如，每个狭缝SI可以延伸以具有直线形状或波浪形状。
支撑件SP可以彼此邻近地排成一列，如图5A所示。然而，实施方式不限于此。 例如，支撑件SP可以以Z字形图案排列，如图5B所示。支撑件SP的布置可以以各 种方式改变以提高承载能力。
参照图5A和图5B，每个支撑件SP可以具有包括朝向狭缝SI突出的突出物以 提高承载能力的T形截面结构。每个第三导电图案P3可以沿着支撑件SP的突出物 中的与该第三导电图案P3对应的一个突出物的侧壁延伸。
每个支撑件SP可以包括第一部分SP1和至少一个第二部分SP2。根据实施方式， 如图5A所示，每个支撑件SP可以包括第一部分SP1和分别设置在第一部分SP1的 两侧的第二部分SP2。根据实施方式，如图5B所示，每个支撑件SP可以包括第一 部分SP1以及设置在狭缝SI中的一个狭缝与第一部分SP1之间的第二部分SP2。
第一部分SP1和第二部分SP2可以是绝缘材料并且是相同的材料。第一部分SP1 和第二部分SP2可以通过彼此不同的工序形成。
参照图5A和图5B，支撑件SP与第二导电图案P2之间的距离可以被不同地设计。
根据实施方式，如图5A所示，每个支撑件SP可以与彼此相邻的第二导电图案 P2间隔开相同的距离。根据该实施方式，可以根据三种情况确定支撑件SP与第二导 电图案P2之间的距离。根据第一种情况，支撑件SP和第二导电图案P2之间的距离 可以与第三导电图案P3的宽度相同。根据第二种情况，支撑件SP和第二导电图案P2之间的距离可以小于第三导电图案P3的宽度。根据第三种情况，支撑件SP和第 二导电图案P2之间的距离可以大于第三导电图案P3的宽度。根据第一种情况和第二 种情况，彼此相邻的第二导电图案P2和第三导电图案P3可以彼此联接。根据第三种 情况，第一导电图案P1可以在彼此相邻的第二导电图案P2和第三导电图案P3之间 延伸。
根据实施方式，如图5B所示，每个支撑件SP可以被布置得更靠近彼此相邻的 第二导电图案P2中的一个第二导电图案。支撑件SP和第二导电图案P2之间的距离 可以与第四种情况和第五种情况中的至少一个对应。
与第四种情况对应的支撑件SP可以与设置在支撑件SP的两侧的第二导电图案 P2中的一个第二导电图案间隔开第一距离G1，并且可以与设置在支撑件SP的两侧 的另一个第二导电图案P2间隔开比第一距离G1小的第二距离G2。第一距离G1和 第二距离G2可以依据支撑件SP的位置而改变。第一导电图案P1和第三导电图案 P3可以延伸以填充第一距离G1。第一导电图案P1可以在彼此相邻的第三导电图案 P3与第二导电图案P2之间延伸。第一导电图案P1或第三导电图案P3可以延伸以填 充第二距离G2。例如，第一导电图案P1可以在彼此间隔开第二距离G2的支撑件SP 与第二导电图案P2之间延伸，并且可以完全填充第二距离G2。在另一示例中，第三 导电图案P3可以在彼此间隔开第二距离G2的支撑件SP与第二导电图案P2之间延 伸，并且可以联接到第二导电图案P2和支撑件SP。
与第五种情况对应的支撑件SP可以与设置在支撑件SP的两侧的第二导电图案 P2中的一个第二导电图案间隔开第三距离G3，并且可以联接到设置在支撑件SP的 两侧的另一个第二导电图案P2。
图6A至图6E是例示根据实施方式的半导体装置的截面图。图6A和图6B分别 例示了沿着图5A中的线A-A'和B-B'截取的半导体装置的截面图，并且图6C、图6D 和图6E分别例示了沿着图5B中的线C-C'、D-D'和E-E'截取的半导体装置的截面图。
参照图6A至图6E，根据实施方式的半导体装置可以包括栅极层叠结构GST。 栅极层叠结构GST可以被狭缝SI贯穿并且包括彼此间隔开地层叠的层间绝缘层ILD。 层间绝缘层ILD可以被狭缝SI之间所设置的支撑件SP贯穿。栅极层叠结构GST可 以设置在狭缝SI之间，并且包括电极图案CP，所述电极图案CP沿着层间绝缘层ILD 层叠的方向填充在彼此相邻的层间绝缘层ILD之间的空间。根据如上所述的结构， 栅极层叠结构GST可以设置在狭缝SI之间并且包括彼此交替层叠的层间绝缘层ILD 和电极图案CP。支撑件SP可以延伸以穿过电极图案CP和层间绝缘层ILD。图5A 和图5B中所示的沟道结构CH可以延伸以不仅穿过电极图案CP而且穿过层间绝缘 层ILD。换句话说，图5A和图5B中所示的沟道结构CH可以被电极图案CP和层间 绝缘层ILD包围。
如上面参照图5A和图5B所述，支撑件SP可以包括第一部分SP1和至少一个 第二部分SP2。如上面参照图5A和5B所述的具有T形结构的支撑件SP的突出部可 以被定义为朝向栅极层叠结构GST的两侧突出的部分。
如上面参照图5A和图5B所述，每个电极图案CP可以包括第一导电图案P1、 第二导电图案P2和第三导电图案P3。
第二导电图案P2可以被定义为沿着栅极层叠结构GST的侧部延伸的图案。如上 面参照图5A和图5B所述，第二导电图案P2可以与第一导电图案P1、第三导电图 案P3和支撑件SP中的至少一个接触。
图7A、图7B、图8A、图8B、图9A、图9B、图10A至图10C以及图11A至 图11C是例示了根据一个实施方式的半导体装置的制造方法的图。
图7A和图7B分别是例示形成初步层叠结构PST的工序的平面图和截面图，该 初步层叠结构PST包括包围沟道结构105和第一支撑件111并且彼此交替层叠的层 间绝缘层101和牺牲层103。图7A例示了初步层叠结构PST的牺牲层103中的一层 的平面图，并且图7B例示了沿着图7A的线A-A'截取的初步层叠结构PST的截面图。
参照图7A和图7B，可以通过交替地层叠层间绝缘层101和牺牲层103来形成 初步层叠结构PST。牺牲层103可以包含与层间绝缘层101不同的材料。例如，层间 绝缘层101可以包括诸如氧化硅层之类的氧化物。牺牲层103可以包含蚀刻速率与层 间绝缘层101的蚀刻速率不同的材料。例如，牺牲层103可以包括诸如氮化硅层之类 的氮化物。
在形成初步层叠结构PST之后，可以形成穿过初步层叠结构PST的沟道结构105。形成沟道结构105的步骤可以包括形成穿过初步层叠结构PST的孔H，以及用沟道 结构105分别填充孔H。在形成沟道结构105之前，还可以包括在每个孔H的侧壁 上形成多层膜107的步骤。可以将每个沟道结构105形成在多层膜107上。
形成多层膜107的步骤可以包括从每个孔H的侧壁朝向每个孔H的中部区域依次层叠第一阻挡绝缘层、数据储存层和隧道绝缘层。第一阻挡绝缘层可以包括能够阻挡 电荷的氧化物层。数据储存层可以包括电荷陷阱层、包含导电纳米点的材料层或相变 材料层。数据储存层可以存储通过使用福勒-诺德海姆(Fowler-Nordheim)隧穿而改变 的数据。数据储存层可以包括能够捕获电荷的氮化硅层。数据储存层还可以基于除了 福勒-诺德海姆隧穿之外的其它操作原理来存储数据。例如，数据储存层可以包括相变 材料层并且根据相变来存储数据。隧道绝缘层可以包括允许电荷隧穿的氧化硅层。
每个沟道结构105可以包括半导体层。例如，每个沟道结构105可以包括硅层。 当每个孔H的中部区域未被半导体层完全填充时，可以进一步形成填充每个孔H的 中部区域的芯绝缘层。
随后，可以通过蚀刻初步层叠结构PST来形成穿过层间绝缘层101和牺牲层103 的垂直贯通部109。此后，可以形成填充垂直贯通部109的第一支撑件111。第一支 撑件111可以包含绝缘材料。例如，第一支撑件111可以包括氧化物层。垂直贯通部 109可以具有与第一支撑件111的形状和布置相对应的形状和布置。如上面参照图5A 和图5B所述，每个第一支撑件111可以具有T形结构以增加承载能力。第一支撑件 111的布置可以与图5A中所示的支撑件的布置相同，或者与图5B中所示的支撑件的 布置相同。
图8A和图8B分别是例示了狭缝121和第一开口123的形成工序以及第二开口 125的形成工序的平面图和截面图。图8A例示了层间绝缘层101中的一层的平面图， 并且图8B例示了沿着图8A的线A-A'截取的层叠结构的截面图。
参照图8A和图8B，可以同时形成穿过如图7B所示的初步层叠结构PST的狭缝 121和第一开口123。图7A的第一支撑件111可以设置在彼此相邻的狭缝121之间。 第一开口123可以使图7A的第一支撑件111的侧部敞开。每个第一开口123可以与 第一支撑件111的部分交叠。可以部分地蚀刻与第一开口123交叠的第一支撑件111。 通过第一开口123的形成工序而未被去除的保留下来的每个第一支撑件111P可以被 定义为上面参照图5A、图5B以及图6A至图6E所描述的支撑件的第一部分SP1。
第一开口123可以限定其中要形成图5A中示出的第二部分SP2的区域或者限定 其中要形成图5B中所示的第二部分SP2的区域。
随后，可以通过狭缝121和第一开口123去除图7A和图7B中所示的牺牲层103。 因此，可以在层间绝缘层101彼此层叠的方向上在彼此相邻的层间绝缘层101之间形 成第二开口125。
图9A和图9B分别是例示了用第一导电材料131填充每个第二开口125的工序 的平面图和截面图。图9A例示了填充一个第二开口125的第一导电材料131的平面 图，并且图9B例示了沿着图9A的线A-A'截取的层叠结构的截面图。
参照图9A和图9B，可以通过狭缝121和第一开口123将第一导电材料131引 入到图8B所示的第二开口125中。可以用第一导电材料131填充每个第二开口125。 第一导电材料131可以包括阻挡金属。例如，第一导电材料131可以包括氮化钛(TiN) 层。
图10A至图10C是例示了形成第一导电图案131P的工序的图。图10A例示了 设置有第一导电图案131P的一个层的平面图。图10B例示了沿着图10A中的线A-A' 截取的层叠结构的截面图，并且图10C例示了沿着图10A的线B-B'截取的层叠结构 的截面图。
参照图10A至图10C，可以通过狭缝121和第一开口123去除第一导电材料131 的与图9A至图9B中所示的狭缝121和第一开口123相邻的部分。可以通过沿着图 10A中所示的箭头方向从狭缝121和第一开口123引入的蚀刻材料来去除第一导电材 料131的所述部分。由此，可以使每个第二开口125的与狭缝121和第一开口123 相邻的部分敞开。未被蚀刻并保留在第二开口125中的第一导电材料131可以被定义 为第一导电图案131P。
第一导电图案131P可以保留以填充狭缝121之间所设置的沟道结构105之间的 区域。包含阻挡金属的第一导电图案131P可以防止来自随后形成的第二导电材料的 金属朝向沟道结构105扩散。另外，包含阻挡金属的第一导电图案131P可以防止在 后续工序期间形成第二导电材料时产生的污染物残留在沟道结构105之间的现象。
图11A至图11C是例示了形成第二导电图案141A和第三导电图案141B的工序 的平面图和截面图。图11A例示了设置有第二导电图案141A和第三导电图案141B 的一个层的平面图。图11B例示了沿着图11A中的线A-A'截取的层叠结构的截面图， 并且图11C例示了沿着图11A中的线B-B'截取的层叠结构的截面图。
参照图11A至图11C，可以经由狭缝121和第一开口123用第二导电材料填充每 个第二开口125的通过上面参照10A至图10C描述的工序而敞开的部分。第二导电 材料可以包括电阻比第一导电图案131P的第一导电材料的电阻低的材料。例如，第 二导电材料可以包含金属，并且金属可以包含钨。
随后，第二导电材料可以被蚀刻以划分成第二导电图案141A和第三导电图案141B。第二导电图案141A可以被定义为与狭缝121相邻设置的图案，并且第三导电 图案141B可以被定义为与第一开口123相邻设置的图案。
设置在同一层中并且彼此相邻的第二导电图案141A和第三导电图案141B可以 彼此联接或者可以通过第一导电图案131P彼此分离。如上面参照图5A和图5B所述 的，第二导电图案141A和第三导电图案141B的布局可以不同地改变。
设置在狭缝121之间的每个第一开口123可以使第一支撑件111P的与第一开口123相对应的侧壁暴露。第一支撑件111P的被第一开口123暴露的部分可以依据第 一支撑件111P的布置而不同地改变。例如，如图11A所示，每个第一支撑件111P 的两侧的突出侧壁可以与彼此相邻的狭缝121间隔开相同距离。每个第一支撑件111P 的面向狭缝121的两侧的突出侧壁可以分别通过第一开口123暴露。然而，实施方式 不限于此。例如，第一支撑件111P可以被布置为更靠近狭缝121中的一个狭缝，如 图5B中的支撑件SP所示。每个第一支撑件111P的面向狭缝121的两侧的突出侧壁 的部分可以通过第一开口123暴露。换句话说，根据实施方式，每个第一支撑件111P 的面向狭缝121的至少一个侧壁可以通过第一开口123的部分暴露。
随后，可以用绝缘材料填充第一开口123，从而形成上面参照图5A和图5B描 述的支撑件的第二部分SP2。
根据实施方式，由于具有低电阻的第二导电材料不仅可以通过狭缝121而且可以通过第一开口123引入，因此设置在层间绝缘层101之间的电极图案的电阻不仅可以 通过第二导电图案141A而且可以通过第三导电图案141B来减小。
图12是例示了根据一个实施方式的存储器系统1100的配置的框图。
参照图12，根据实施方式的存储器系统1100可以包括存储器装置1120和存储 器控制器1110。
存储器装置1120可以是包括多个闪存芯片的多芯片封装件。存储器装置1120可以包括图5A和图5B中所示的电极图案中的至少一个。
存储器控制器1110可以被配置为控制存储器装置1120并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接 口1115。SRAM1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存 储器控制器1110的数据交换的整体控制操作，并且主机接口1113可以包括主机对存 储器系统1100进行存取的数据交换协议。另外，ECC 1114可以检测并校正从存储器 装置1120读取的数据中所包含的错误，并且存储器接口1115可以执行与存储器装置 1120的接口连接。此外，存储器控制器1110还可以包括用于存储用于与主机接口的 代码数据的只读存储器(ROM)。
具有上述配置的存储器系统1100可以是其中组合有存储器装置1120和存储控制器1110的固态盘(SSD)或存储卡。例如，当存储器系统1100是SSD时，存储器控 制器1110可以通过包括通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互 连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机 小接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)的接口协 议中的一种与外部装置(例如，主机)通信。
图13是例示了根据一个实施方式的计算系统1200的配置的框图。
参照图13，根据实施方式的计算系统1200可以包括电联接到系统总线1260的 CPU1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存 储器系统1210。此外，当计算系统1200是移动装置时，可以进一步包括用于向计算 系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、相机图像处理器 (CIS)、移动DRAM等。
根据实施方式，可以通过在支撑件的至少一侧形成开口并经由开口形成电极图案来确保电极图案的低电阻。因此，根据实施方式，可以提高半导体装置的操作可靠性。
以上讨论的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，并非旨在限制本公开的范围。应当理解，本文所描述的基本发明构思的许多变型和修改仍将 落入本公开的如所附权利要求及其等同物中限定的精神和范围内。
本文使用的所有术语(包括技术或科学术语)只要未被不同地定义，它们就具有本公开所属领域的技术人员通常理解的含义。只要在本申请中没有明确定义，就不应 以理想的或过于形式的方式来理解术语。
相关申请的交叉引用
本申请要求于2018年11月2日提交的韩国专利申请No.10-2018-0133341的优 先权，该韩国专利申请的全部公开内容通过引用整体并入本文中。

Claims (20)

1.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括彼此交替层叠的层间绝缘层和电极图案；以及
支撑件，所述支撑件穿过所述层叠结构，
其中，所述电极图案中的每一个包括被所述支撑件贯穿的第一导电图案、沿着所述层叠结构的侧部延伸的至少一个第二导电图案以及设置在所述第一导电图案与所述支撑件之间的至少一个第三导电图案，并且
其中，所述第一导电图案包含第一导电材料，并且所述第二导电材料和所述第三导电图案中的每一个包含电阻比所述第一导电材料的电阻低的第二导电材料。
2.根据权利要求1所述的半导体装置，其中，所述第一导电图案在所述第二导电图案与所述第三导电图案之间延伸。
3.根据权利要求1所述的半导体装置，其中，所述第二导电图案联接到所述第三导电图案。
4.根据权利要求1所述的半导体装置，该半导体装置还包括穿过所述层叠结构的沟道结构。
5.根据权利要求1所述的半导体装置，其中，所述支撑件包括朝向所述层叠结构的两侧突出以形成T形的突出部。
6.根据权利要求5所述的半导体装置，其中，所述第三导电图案沿着所述突出部中的至少一个的侧壁延伸。
7.一种半导体装置，该半导体装置包括：
层间绝缘层，所述层间绝缘层彼此间隔开地层叠；
支撑件，所述支撑件穿过所述层间绝缘层；
至少一个开口，所述至少一个开口穿过所述层间绝缘层以使所述支撑件的侧壁暴露；以及
电极图案，所述电极图案填充所述层间绝缘层之间的空间。
8.根据权利要求7所述的半导体装置，该半导体装置还包括穿过所述层间绝缘层的狭缝，
其中，所述至少一个开口沿着所述支撑件的面向所述狭缝中的至少一个狭缝的侧壁形成。
9.根据权利要求8所述的半导体装置，其中，所述电极图案中的每一个包括：
第一导电图案，所述第一导电图案被所述支撑件贯穿；
第二导电图案，所述第二导电图案与所述狭缝中的每一个相邻设置，并且沿着所述第一导电图案的面向所述狭缝中的每一个狭缝的侧部延伸；以及
第三导电图案，所述第三导电图案与所述至少一个开口中的一个开口相邻设置。
10.根据权利要求9所述的半导体装置，其中，所述第一导电图案包含第一导电材料，并且
其中，所述第二导电图案和所述第三导电图案中的每一个包含电阻比所述第一导电材料的电阻低的第二导电材料。
11.根据权利要求9所述的半导体装置，其中，所述第一导电图案在所述第二导电图案与所述第三导电图案之间延伸。
12.根据权利要求9所述的半导体装置，其中，所述第二导电图案联接到所述第三导电图案。
13.根据权利要求9所述的半导体装置，其中，所述支撑件包括朝向所述狭缝突出以形成T形的突出部，并且
其中，所述第三导电图案沿着所述突出部中的至少一个的侧壁延伸。
14.根据权利要求7所述的半导体装置，该半导体装置还包括穿过所述层间绝缘层和所述电极图案的沟道结构。
15.一种制造半导体装置的方法，该方法包括以下步骤：
形成包括层间绝缘层和牺牲层的层叠结构，所述层间绝缘层和所述牺牲层包围支撑件并且彼此交替地层叠；
形成穿过所述层叠结构的狭缝，其中，所述支撑件被设置在所述狭缝之间；
形成穿过所述层叠结构的第一开口，其中，所述第一开口使所述支撑件的侧部敞开；
通过经由所述狭缝和所述第一开口去除所述牺牲层来形成第二开口；以及
经由所述狭缝和所述第一开口在所述第二开口中的每一个中形成电极图案。
16.根据权利要求15所述的方法，其中，形成所述电极图案包括以下步骤：
经由所述狭缝和所述第一开口来形成填充所述第二开口中的每一个的第一导电材料；
通过经由所述狭缝和所述第一开口部分地蚀刻所述第一导电材料来形成第一导电图案，其中，第一导电图案通过所述第二开口的部分中的对应一个暴露，所述第二开口的所述部分与所述狭缝和所述第一开口相邻；
通过所述狭缝和所述第一开口用第二导电材料填充所述第二开口的所述部分；以及
通过蚀刻所述第二导电材料形成与所述狭缝中的每一个相邻的第二导电图案以及与所述第一开口相邻的第三导电图案。
17.根据权利要求16所述的方法，其中，所述第二导电材料具有比所述第一导电材料的电阻低的电阻。
18.根据权利要求16所述的方法，其中，所述第一导电材料包括氮化钛层，并且
其中，所述第二导电材料包含钨。
19.根据权利要求16所述的方法，其中，所述第二导电图案和所述第三导电图案彼此联接。
20.根据权利要求16所述的方法，其中，所述第二导电图案和所述第三导电图案通过所述第一导电图案彼此分离。
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