CN110911415B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。一种制造半导体装置的方法包括以下步骤：形成穿过围绕沟道结构的层叠结构的多个孔；以及通过所述孔替换层叠结构的一些材料。

Description

半导体装置及其制造方法
技术领域
各种实施方式总体上涉及半导体装置及其制造方法，更具体地，涉及一种三维半导体存储器装置及其制造方法。
背景技术
半导体装置可包括具有多个存储器单元的存储器单元阵列。存储器单元阵列可包括按照各种结构的形式布置的存储器单元。存储器单元可按照三维布置在基板上以改进半导体装置的集成密度。
当制造包括三维布置的存储器单元的三维半导体存储器装置时，可使用包括在层叠结构中的牺牲层由不同的材料层替换的替换工艺。然而，如果牺牲层被布置在存储块的中央区域中，则可能难以利用其它材料层替换牺牲层。
发明内容
根据实施方式，一种制造半导体装置的方法可包括以下步骤：形成层叠结构；形成穿过层叠结构的多个沟道结构；形成穿过层叠结构的多个孔；以及形成多个材料图案。层叠结构可包括在垂直方向上交替地层叠的多个第一材料层和多个第二材料层。材料图案可通过孔替换第二材料层。
根据实施方式，一种半导体装置可包括在垂直方向上交替地层叠的多个层间绝缘层和多个导电图案。半导体装置可包括多个第一孔，多个第一孔布置在与垂直方向交叉的第一水平方向上并穿过层间绝缘层和导电图案。半导体装置可包括多个第二孔，多个第二孔布置在第一水平方向上并穿过层间绝缘层和导电图案。半导体装置可包括布置在第一孔和第二孔之间的多个沟道结构，所述沟道结构穿过层间绝缘层和导电图案。半导体装置可包括填充第一孔和第二孔的多个垂直结构。所述垂直结构包括朝着相邻导电图案突出的突出部分。
根据实施方式，一种半导体装置可包括在垂直方向上交替地层叠的多个层间绝缘层和多个导电图案。半导体装置可包括多个第一孔，多个第一孔布置在与垂直方向交叉的第一水平方向上并穿过层间绝缘层和导电图案。半导体装置可包括多个第二孔，多个第二孔布置在第一水平方向上并穿过层间绝缘层和导电图案。半导体装置可包括布置在第一孔和第二孔之间的多个沟道结构，所述沟道结构穿过层间绝缘层和导电图案。半导体装置可包括：侧壁绝缘层，其覆盖第一孔和第二孔中的每一个的侧壁；以及导电接触柱，其填充第一孔和第二孔中的每一个并形成在侧壁绝缘层上。
附图说明
图1A和图1B是示出根据本公开的实施方式的半导体装置的示意性框图；
图2是示出外围电路结构的示意性横截面图；
图3是示出单元阵列的示意性立体图；
图4是示出根据本公开的实施方式的单元阵列的存储块的平面图；
图5A至图5D是示出沿着图4的线I-I’截取的半导体装置的各种横截面的图；
图6是示出沿着图4的线II-II’截取的半导体装置的横截面的图；
图7是图6所示的区域B的放大图；
图8A至图8D、图9和图10是示出根据本公开的实施方式的半导体装置的制造方法的图；
图11、图12和图13是示出替换工艺之后的工艺的各种修改的横截面图；
图14A至图14C是示出根据本公开的实施方式的位于栅极层叠结构下方的各种下部结构的横截面图；
图15是示出根据本发明的实施方式的存储器系统的配置的框图；以及
图16是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
以下，将参照附图详细描述实施方式的各种示例。提供附图以允许本领域普通技术人员理解本发明的实施方式的范围。然而，本发明可按照不同的形式具体实现，不应被解释为限于所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整。另外，提供实施方式以向本领域技术人员充分传达本发明的范围。
尽管可使用诸如“第一”和“第二”的术语来描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一组件区分，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，描述组件之间的关系的其它表达(例如，“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”)可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但非预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
以下，将通过参照附图说明实施方式的示例来描述本公开。
本公开的各种实施方式提供一种具有改进的制造工艺稳定性的半导体装置及其制造方法。
图1A和图1B是示出根据本公开的实施方式的半导体装置的示意性框图。
参照图1A和图1B，根据本公开的实施方式的各个半导体装置可包括布置在基板SUB上的外围电路结构PC和单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长方法形成的外延薄膜。
单元阵列CAR可包括多个存储块。各个存储块可包括多个单元串。各个单元串可电联接到位线、源极线、字线和选择线。各个单元串可包括彼此串联联接的多个存储器单元和多个选择晶体管。各条选择线可用作多个选择晶体管中的对应一个的栅电极。各条字线可用作多个存储器单元中的对应一个的栅电极。
外围电路结构PC可包括电联接到单元阵列CAR的NMOS晶体管和PMOS晶体管、电阻器和电容器。外围电路结构PC的NMOS晶体管和PMOS晶体管、电阻器和电容器可用作构成行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，外围电路结构PC可布置在基板SUB的区域上。基板SUB的与外围电路结构PC交叠的区域不与单元阵列CAR交叠。
另选地，如图1B所示，外围电路结构PC可布置在单元阵列CAR和基板SUB之间。由于外围电路结构PC与单元阵列CAR交叠，所以基板SUB上的由单元阵列CAR和外围电路结构PC占据的面积可减小。
图2是示出外围电路结构PC的示意性横截面图。如图2所示的外围电路结构PC可形成如图1A所示的外围电路结构PC或如图1B所示的外围电路结构PC。
参照图2，外围电路结构PC可包括外围栅电极PG、外围栅极绝缘层PGI、结Jn、外围电路线PCL、外围接触插塞PCP和外围电路绝缘层PIL。
各个外围栅电极PG可用作外围电路结构PC的NMOS晶体管或PMOS晶体管的栅电极。外围栅极绝缘层PGI可布置在各个外围栅电极PG与基板SUB之间。
结Jn可通过将n型或p型杂质注入到基板SUB的有源区域中来限定。结Jn可位于各个外围栅电极PG的两侧并且可用作源结或漏结。基板SUB的有源区域可通过形成在基板SUB中的隔离层ISO划分。隔离层ISO可包括绝缘材料。
外围电路线PCL可通过外围接触插塞PCP电联接到外围电路结构PC的电路。
外围电路绝缘层PIL可覆盖外围电路结构PC的电路、外围电路线PCL和外围接触插塞PCP。外围电路绝缘层PIL可包括彼此层叠的多个绝缘层。
图3是示出单元阵列的示意性立体图。图3所示的单元阵列可被包括在图1A所示的单元阵列CAR或图1B所示的单元阵列CAR中。
参照图3，根据本公开的实施方式的单元阵列可包括在垂直方向Z上彼此分离地层叠的导电图案(WL和SEL)。导电图案WL和SEL中的每一个可在与垂直方向Z交叉的第一水平方向X和第二水平方向Y上延伸。第一水平方向X和第二水平方向Y可彼此交叉。
导电图案WL和SEL可包括字线WL和选择线SEL。各条字线WL可用作存储器单元的栅电极，并且各条选择线SEL可用作选择晶体管的栅电极。选择线SEL可布置在字线WL上方。尽管图3示出两个层的选择线SEL，本公开不限于此。例如，至少一个层的选择线可布置在字线WL上方。更具体地，位于一个层中的选择线可布置在字线WL上方，位于两个层中的选择线可如图3所示布置，或者可布置三个或更多个层的选择线。尽管图3中未示出，根据半导体装置的设计，一个层的下选择线可布置在字线WL下方，或者两个或更多个层的下选择线可布置在字线WL下方。
沟道结构CH可穿过导电图案WL和SEL中的每一个。包括数据存储层的多层膜ML可布置在导电图案WL和SEL中的每一个与各个沟道结构CH之间。如图3所示，多层膜ML可沿着导电图案WL和SEL中的每一个和与之对应的沟道结构CH之间的边界形成。然而，本发明不限于此。例如，多层膜ML可沿着对应沟道结构CH的侧壁在垂直方向Z上延伸。另选地，多层ML可沿着导电图案WL和SEL中的每一个的上表面和下表面在第一水平方向X和第二水平方向Y上延伸。
位于同一平面上的邻近选择线SEL可通过沟槽T彼此分离。穿过各条字线WL的沟道结构CH可被沟槽T分割成不同的组。包括在不同的组中的沟道结构CH可由不同的选择线SEL围绕。包括在同一组中的沟道结构CH可穿过同一选择线SEL。如图3所示，沟槽T可按照在第二水平方向Y上延伸的波浪形图案形成。然而，本发明不限于此。例如，沟槽T也可按照在第二水平方向Y上延伸的笔直图案形成。
尽管图3中未示出，穿过同一选择线SEL并被包括在同一组中的沟道结构CH可联接到不同的位线。通过选择选择线SEL之一和位线之一，可选择单个沟道结构。
单元阵列的各个存储块可具有参照图3描述的上述结构。
图4是示出根据本公开的实施方式的单元阵列的存储块的平面图。如图4所示的垂直方向Z、第一水平方向X和第二水平方向Y与上面参照图3所述相同。
参照图4，根据本公开的实施方式的存储块BLKn-1、BLKn和BLKn+1可通过狭缝SI彼此分离。存储块BLKn-1、BLKn和BLKn+1可布置在第一水平方向X上。各个狭缝SI可布置在第一水平方向X上彼此相邻的存储块BLKn-1、BLKn和BLKn+1之间，并且可在第二水平方向Y上延伸。根据上述结构，存储块BLKn-1、BLKn和BLKn+1中的每一个可布置在第一水平方向X上的邻近狭缝SI之间。
隔离绝缘层SEP可布置在存储块BLKn-1、BLKn和BLKn+1中。各个隔离绝缘层SEP可填充上面参照图3所述的沟槽T。如图3所示，各个隔离绝缘层SEP和沟槽T可具有在第二水平方向Y上延伸的各种形状(例如，波浪形图案、笔直图案和锯齿形图案)。多个隔离绝缘层SEP中的至少一个可布置在第一水平方向X上的邻近狭缝SI之间。布置在存储块BLKn-1、BLKn和BLKn+1中的每一个中的隔离绝缘层SEP的数量可不同于图3的数量。布置在存储块BLKn-1、BLKn和BLKn+1中的每一个中的隔离绝缘层SEP的数量可根据要分离的选择线的数量而变化。
如上面参照图3所述的隔离绝缘层SEP和沟槽T可能不完全穿过存储块BLKn-1、BLKn和BLKn+1。更具体地，各个隔离绝缘层SEP和沟槽T可如图3所示足够深以分离选择线SEL，并且可能不够深以到达字线WL。换言之，各个隔离绝缘层SEP可具有比将存储块BLKn-1、BLKn和BLKn+1彼此分离的各个狭缝SI窄的深度。通过利用深度差异，由各个隔离绝缘层SEP填充的沟槽T可比各个狭缝SI窄。换言之，各个隔离绝缘层SEP的宽度W1可小于各个狭缝SI的宽度W2。
根据本公开的实施方式，孔H1和H2可穿过存储块BLKn-1、BLKn和BLKn+1中的每一个。孔H1和H2中的每一个可由第一垂直结构VP1填充。孔H1和H2可包括多个第一孔H1和多个第二孔H2。多个第一孔H1可在第一水平方向X上彼此相邻布置，多个第二孔H2可在第一水平方向X上彼此相邻布置。第一孔H1和第二孔H2可按照锯齿形图案布置。第一孔H1和第二孔H2的布置方式可不限于图3所示。第一孔H1和第二孔H2的数量和布置方式可不同地确定以方便引入替换材料。
存储块BLKn-1、BLKn和BLKn+1中的每一个可包括布置在第一孔H1和第二孔H2之间的沟道结构CH。多个隔离绝缘层SEP中的至少一个可布置在存储块BLKn-1、BLKn和BLKn+1中的每一个中所包括的沟道结构CH之间。沟道结构CH可包括与各个隔离绝缘层SEP相邻的第一沟道结构1以及与各个狭缝SI相邻的第二沟道结构2。
至少两列的沟道结构CH可布置在狭缝SI与隔离绝缘层SEP之间。第一列可包括在第二水平方向Y上彼此相邻布置的第一沟道结构(1)，第二列可包括在第二水平方向Y上彼此相邻布置的第二沟道结构(2)。至少一列的沟道结构CH可进一步布置在第一列的第一沟道结构(1)和第二列的第二沟道结构(2)之间。至少两列的第一沟道结构(1)可布置在邻近隔离绝缘层SEP之间。至少一列的沟道结构CH可进一步布置在邻近隔离绝缘层SEP之间的第一沟道结构(1)之间。
为了改进沟道结构CH的布置密度，沟道结构CH可按照锯齿形图案布置。然而，本发明不限于此。沟道结构CH可在第一水平方向X和第二水平方向Y上彼此相邻布置。
狭缝SI可与第一孔H1和第二孔H2相邻在第二水平方向Y上延伸。各个狭缝SI可由第二垂直结构VP2填充。
根据本公开的实施方式，狭缝SI可布置在存储块BLKn-1、BLKn和BLKn+1之间的边界处。换言之，多个隔离绝缘层SEP中的至少一个可布置在存储块BLKn-1、BLKn和BLKn+1中的每一个中所包括的沟道结构CH之间。然而，狭缝SI可不布置在存储块BLKn-1、BLKn和BLKn+1中的每一个中所包括的沟道结构CH之间。因此，存储块BLKn-1、BLKn和BLKn+1中的每一个中的狭缝SI的面积可减小。根据本公开的实施方式，尽管存储块BLKn-1、BLKn和BLKn+1中的每一个未被狭缝SI分割，但是孔H1和H2可用作引入替换材料的路径。因此，根据本公开的实施方式，可通过孔H1和H2将替换材料引入到存储块BLKn-1、BLKn和BLKn+1中的每一个的中央区域中。以下，将参照图5A至图5D和图6更详细地描述存储块BLKn-1、BLKn和BLKn+1的各种实施方式。
图5A至图5D是示出沿着图4的线I-I’截取的半导体装置的各种横截面的图。图6是示出沿着图4的线II-II’截取的半导体装置的横截面的图。
参照图5A至图5D和图6，如图4所示的存储块BLKn-1、BLKn和BLKn+1中的每一个可包括栅极层叠结构GST。栅极层叠结构GST可包括在垂直方向Z上交替地层叠的层间绝缘层ILD和导电图案CP。
根据本公开的实施方式，各个导电图案CP可包括用于低电阻线的电极图案E以及用于防止电极图案E与各个层间绝缘层ILD之间直接接触的屏障图案BM。钨可用作用于低电阻线的电极图案E。氮化钛TiN可用作屏障图案BM。然而，本发明不限于此。导电图案CP可包括各种其它导电材料。例如，导电图案CP可包括硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。
层间绝缘层ILD可包括各种绝缘材料。例如，各个层间绝缘层ILD可包括氧化硅层。
层间绝缘层ILD和导电图案CP可由沟道结构CH穿透。换言之，沟道结构CH可由层间绝缘层ILD和导电图案CP围绕。多层膜ML可布置在各个沟道结构CH与栅极层叠结构GST之间。
第一阻挡绝缘层BI1可形成在各个导电图案CP的表面上。第一阻挡绝缘层BI1可沿着各个层间绝缘层ILD的侧壁延伸。第一阻挡绝缘层BI1可包括具有高介电常数的绝缘材料。例如，第一阻挡绝缘层BI1可包括氧化铝。然而，第一阻挡绝缘层BI1可被去除。
参照图5A至图5D，层间绝缘层ILD和导电图案CP可由如图4所示的孔H穿透。如上面参照图4所述，孔H可包括第一孔H1和第二孔H2。
当形成第一阻挡绝缘层BI1时，第一阻挡绝缘层BI1可朝着各个孔H的侧壁延伸至各个层间绝缘层ILD的侧壁。当各个导电图案CP包括屏障图案BM时，围绕电极图案E的屏障图案BM可具有朝着各个孔H敞开的C形横截面。
孔H可分别由第一垂直沟道VP1填充。各个第一垂直结构VP1可根据各种实施方式形成。
参照图5A和图5B，各个第一垂直结构VP1可以是填充各个孔H的绝缘柱IP。绝缘柱IP可包括完全填充各个孔H的绝缘材料。例如，绝缘柱IP可包括氧化硅层。
参照图5C和图5D，各个第一垂直结构VP1可包括覆盖各个孔H的侧壁绝缘层SWI和填充各个孔H的导电接触柱CPL。导电接触柱CPL可通过侧壁绝缘层SWI与导电图案CP绝缘。导电接触柱CPL可完全填充各个孔H的中央区域。
参照图5B和图5D，各个第一垂直结构VP1可包括朝着导电图案CP突出的突出部分PP。突出部分PP可填充由朝着孔H比导电图案CP突出更远的层间绝缘层ILD的侧壁限定的底切部分UC。换言之，各个突出部分PP可对应于垂直方向Z上的邻近层间绝缘层ILD之间的延伸。参照图5B，绝缘柱IP可包括朝着底切部分UC延伸的突出部分PP。参照图5D，侧壁绝缘层SWI可包括朝着底切部分UC延伸的突出部分PP。
参照图6，栅极层叠结构GST可包括选择层叠结构SET。选择层叠结构SET可通过按照图4所示的布局布置的隔离绝缘层SEP彼此分离。隔离绝缘层SEP可至少穿过栅极层叠结构GST的导电图案CP中的最上导电图案。隔离绝缘层SEP可进一步穿过布置在最上导电图案下方的至少一层的导电图案。由隔离绝缘层SEP穿过的导电图案CP可用作如上面参照图3所述的选择线。布置在隔离绝缘层SEP下方的导电图案CP可用作如上面参照图3所述的字线。
图7是图6所示的区域B的放大图。图7是示出如图5A至图5D和图6所示的沟道结构CH和多层膜ML的详细图。
参照图7，沟道结构CH可包括半导体层SE。半导体层SE可适形地形成在多层膜ML的内壁上，或者可完全填充多层膜ML的中央区域。半导体层SE可包括诸如硅层的半导体材料。
当半导体层SE适形地形成在多层膜ML的内壁上时，沟道结构CH还可包括填充半导体层SE的中央区域的芯绝缘层CO和封盖图案CAP。芯绝缘层CO可在垂直方向Z上延伸得不如半导体层SE那么远。封盖图案CAP可由在垂直方向Z上比芯绝缘层CO延伸得更远的半导体层SE的顶端围绕，并且可布置在芯绝缘层CO上。封盖图案CAP可接触半导体层SE。封盖图案CAP可包括掺杂有杂质的掺杂半导体层。例如，封盖图案CAP可包括包含n型杂质的掺杂硅层。封盖图案CAP可延伸以与选择层叠结构SET的导电图案CP相邻，如图6所示。
多层膜ML可沿着沟道结构CH的侧壁延伸。当形成第一阻挡绝缘层BI1时，第一阻挡绝缘层BI1可沿着多层膜ML与导电图案CP之间的界面延伸。多层膜ML可包括围绕沟道结构CH的隧道绝缘层TI、围绕隧道绝缘层TI的数据存储层DL以及围绕数据存储层DL的第二阻挡绝缘层BI2。
数据存储层DL可包括电荷捕获层、包含导电纳米点的材料层或相变材料层。
数据存储层DL可存储使用各条字线WL和与之对应的沟道结构CH之间的电压差所导致的福勒-诺德海姆(Fowler-Nordheim)隧穿改变的数据，如上面参照图3所述。数据存储层DL可包括允许电荷捕获的氮化硅层。
数据存储层DL可基于福勒-诺德海姆隧穿以外的另一操作原理来存储数据。例如，数据存储层DL可包括相变材料层并根据相位改变来存储数据。
第二阻挡绝缘层BI2可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可包括允许电荷隧穿的氧化硅层。然而，第一阻挡绝缘层BI1和第二阻挡绝缘层BI2中的一个可被去除。
根据本公开的实施方式的制造半导体装置的方法可包括形成由沟道结构穿透的层叠结构，并执行层叠结构的一些材料层被替换的替换工艺。
图8A至图8D、图9和图10是示出根据本公开的实施方式的制造半导体装置的方法的图。
图8A是示出形成由沟道结构穿透的层叠结构的工艺的横截面图。图8B至图8D是依次示出包括在替换工艺中的制造工艺的横截面图。图8A至图8D示出沿着图4所示的线I-I’、II-II’和III-III’截取的半导体装置的横截面。
参照图8A，第一材料层101和第二材料层103可在垂直方向Z上交替地层叠以形成层叠结构110。第一材料层101可包括不同于第二材料层103的材料。
根据本公开的实施方式，第一材料层101可包括用于层间绝缘层的绝缘材料，第二材料层103可包括具有不同于第一材料层101的蚀刻速率的牺牲材料层。例如，第一材料层101可包括氧化硅层，第二材料层103可包括氮化物层。
根据本公开的另一实施方式，第一材料层101可包括用于导电图案的导电材料，第二材料层103可包括具有不同于第一材料层101的蚀刻速率的牺牲材料层。在此示例中，第一材料层101可包括掺杂硅层，第二材料层103可包括未掺杂硅层。
在形成层叠结构110之后，可穿过层叠结构110的第一材料层101和第二材料层103形成沟道结构CH。
形成沟道结构CH可包括形成沟道孔115并利用沟道结构CH填充沟道孔115。在沟道孔115中形成沟道结构CH之前，可在各个沟道孔115上进一步形成多层膜121。多层膜121可包括与上面参照图7所述的多层膜ML相同的材料层。
各个沟道结构CH可包括半导体材料。各个沟道结构CH可被分割成第一区域123a以及在第一区域123a上的第二区域123b。第一区域123a和第二区域123b可形成在各个沟道孔115的内侧壁或多层膜121的内侧壁上。第一区域123a的中央区域可由芯绝缘层125填充。第二区域123b可布置在第一区域123a和芯绝缘层125上。第二区域123b可包括杂质。例如，第二区域123b可包括n型杂质。第一区域123a和第二区域123b可由如图7所示的半导体层SE和封盖图案CAP形成。
根据本公开的实施方式，形成沟道结构CH可包括在各个沟道孔115的表面或多层膜121的表面上形成第一半导体层。第一半导体层可形成为完全填充各个孔115或使各个沟道孔115的中央区域敞开。
当通过第一半导体层使沟道孔115的中央区域敞开时，形成沟道结构CH可包括利用芯绝缘层125填充各个沟道孔115的中央区域，形成凹陷区域，通过蚀刻芯绝缘层125的上端来使各个沟道孔115的中央区域的上端敞开，并利用第二半导体层填充凹陷区域。第二半导体层可以是掺杂半导体层。包括第一区域123a和第二区域123b的沟道层可由上述第一半导体层和第二半导体层形成。
隔离绝缘层131可布置在多个沟道结构CH当中的邻近沟道结构1之间。如上面参照图4所述，隔离绝缘层131可在如上面参照图4所述的第二水平方向Y上延伸。隔离绝缘层131可能不完全穿过层叠结构110并且可延伸至小于沟道结构CH的深度。隔离绝缘层131可穿过多个第一材料层101中的至少一个和多个第二材料层103中的至少一个。可在形成沟道孔H之前或形成沟道孔H之后形成隔离绝缘层131。
参照图8B，在层叠结构110中形成沟道结构CH和隔离绝缘层131之后，可穿过层叠结构110形成孔H和狭缝SI。孔H和狭缝SI可完全穿过层叠结构110。孔H和狭缝SI可比隔离绝缘层131更长。可通过使用包括与孔H和狭缝SI对应的开口的掩模图案作为蚀刻屏障蚀刻第一材料层101和第二材料层103来形成孔H和狭缝SI。
狭缝SI可布置在多个沟道结构CH当中的邻近沟道结构2之间。孔H、狭缝SI和沟道结构CH的布局可与上面参照图4所述相同。狭缝SI和孔H可比隔离绝缘层131更深。各个狭缝SI和孔H可比隔离绝缘层131更宽以使得各个狭缝SI和孔H的底表面可不被层叠结构110阻挡。孔H可具有比如图4所示在一个方向上延伸的线形状的狭缝SI小的面积并且根据沟道结构CH的布局布置。
参照图8C，可使用选择性蚀刻工艺通过孔H和狭缝SI去除如图8B所示的第二材料层103。结果，可在第一材料层101之间使层间间隙141敞开。各个层间间隙141可限定在垂直方向Z上彼此相邻的第一材料层101之间。
参照图8D，可通过孔H和狭缝SI形成第三材料层149以填充如图8C所示的层间间隙141。第三材料层149可完全填充各个层间间隙141并延伸至各个孔H的侧壁和各个狭缝SI的侧壁。
在形成第三材料层149之前，可在如图8C所示的各个层间间隙141的表面上进一步形成第一阻挡绝缘层143。第一阻挡绝缘层143可沿着层间间隙141的表面、沟道结构CH的侧壁、隔离绝缘层131的侧壁、孔H的表面和狭缝SI的表面延伸。可在第一阻挡绝缘层143上形成第三材料层149。第一阻挡绝缘层143可包括阻挡电荷的绝缘材料。当多层膜121包括如上面参照图7所述的第二阻挡绝缘层时，第一阻挡绝缘层143可包括具有高于多层膜121的第二阻挡绝缘层的介电常数的绝缘材料。例如，第一阻挡绝缘层143可包括诸如氧化铝和氧化铪的金属氧化物。根据本公开的实施方式，第一阻挡绝缘层143和第二阻挡绝缘层中的一个可被去除。
根据本公开的实施方式，当第一材料层101包括用于层间绝缘层的绝缘材料并且所去除的第二材料层是牺牲材料层时，第三材料层149可包括导电材料。当第三材料层149包括导电材料时，第三材料层149可包括屏障层145和电极层147。
屏障层145可阻挡金属从电极材料147扩散到第一阻挡绝缘层143、第一材料层101或多层膜121中。屏障层145可包括金属氮化物。金属氮化物的示例可包括氮化钛、氮化钨或氮化钽。
电极层147可包括用于低电阻线的金属。更具体地，电极层147可包括金属层和金属硅化物层中的至少一个。例如，金属层可包括钨并且金属硅化物层可包括硅化钨。然而，本公开不限于此，金属层或金属硅化物层可包括各种金属。
图8D示出第三材料层149包括导电材料的示例。然而，本发明不限于此。根据本公开的实施方式，当第一材料层101包括用于导电图案的导电材料并且所去除的第二材料层是牺牲材料层时，第三材料层149可包括用于层间绝缘层的绝缘材料。
图9是示出第三材料层移动的路径的平面图。
如上面参照图8B和图8C所述，根据本公开的实施方式，可由第三材料层替换层叠结构的第二材料层。图9所示的箭头可显示第三材料层的移动路径。
如图9所示，各个狭缝SI可在如上面参照图4所述的第二水平方向Y上延伸，并且孔H可如上面参照图4所述被分割成第一孔H1和第二孔H2。第一孔H1可在第一水平方向X上彼此相邻布置，并且第二孔H2可在第一水平方向X上彼此相邻布置。
沟道结构CH可设置在第一孔H1和第二孔H2之间。第一孔H1和第二孔H2可按照锯齿形图案布置。第一孔H1之间的间距和第二孔H2之间的间距可被设定为各种值以方便由第三材料层替换第二材料层。根据实施方式，在第一水平方向X上按照锯齿形图案布置的沟道结构CH当中，各个第一孔H1可在第二水平方向Y上与偶数沟道结构相邻布置。在第一水平方向X上按照锯齿形图案布置的沟道结构CH当中，各个第二孔H2可在第二水平方向Y上与奇数沟道结构相邻布置。第一孔H1可与按照锯齿形图案布置的沟道结构CH当中的奇数沟道结构按照锯齿形图案布置，并且第二孔H2可与按照锯齿形图案布置的沟道结构CH当中的偶数沟道结构按照锯齿形图案布置。
各个狭缝SI可在与之对应的一对第一孔H1之间延伸。各个狭缝SI可在与之对应的一对第二孔H2之间延伸。一个隔离绝缘层131可布置在第一水平方向X上彼此相邻的狭缝SI之间，或者两个或更多个隔离绝缘层131可布置在这些狭缝SI之间。
根据本公开的实施方式，可通过各个狭缝SI和孔H将上面参照图8D所述的第三材料层149引入到上面参照图8C所述的层间间隙141中。第三材料层149可通过狭缝SI在第一水平方向X上朝着隔离绝缘层131插入，并且可填充沟道结构CH之间的空间。第三材料层149可从第一孔H1和第二孔H2朝着第一孔H1和第二孔H2之间的区域插入，并且可填充沟道结构CH之间的空间。
根据本公开的实施方式，即使当隔离绝缘层131之间未布置狭缝SI时，可通过孔H容易地将第三材料层引入到存储块的中央区域CA。
然而，例如，当存储块的中央区域CA布置在隔离绝缘层131之间并且没有形成孔H时，中央区域CA可被隔离绝缘层131阻挡，这可不允许第三材料层插入。具有与狭缝SI相同的深度的辅助狭缝可布置在隔离绝缘层131之间，以方便第三材料层插入。然而，沟道结构CH之间的空间可由于辅助狭缝的面积而增加。根据本公开的实施方式，即使当在沟道结构CH之间没有布置辅助狭缝时，也可通过孔H容易地将第三材料层引入到存储块的中央区域CA。
根据本公开的实施方式，用于去除第二材料层的蚀刻材料也可通过孔H引入。
根据本公开的实施方式，可通过孔H以及狭缝SI消除当去除第二材料层时或者当形成第三材料层时产生的烟尘，以使得可容易地去除烟尘。因此，可防止烟尘留在如图8C所示的层间间隙中以导致缺陷。
根据本公开的实施方式，即使当设置在邻近狭缝SI之间的隔离绝缘层131的数量以及布置在第一水平方向X上的沟道结构CH的数量不受限制时，可在存储块的中央区域CA中容易地通过第三材料层替换第二材料层。因此，根据本公开的实施方式，可增加形成存储块的沟道结构CH的布置自由度。
图10是示出替换工艺的后续工艺的横截面图。
参照图10，可蚀刻上面参照图8D所述的第三材料层149的一部分以使得第三材料层149可被分割成第三材料图案149P1。可从各个狭缝SI和各个孔H去除第三材料层149以暴露第一阻挡绝缘层143。
各个第三材料图案149P1可围绕沟道结构CH。各个第三材料图案149P1可包括屏障图案145P1，屏障图案145P1具有朝着各个孔H和屏障图案145P1所围绕的电极图案147P1敞开的C形横截面。第三材料图案149P1可在垂直方向Z上彼此分离。第三材料图案149P1可通过狭缝SI彼此分离。可通过孔H形成第三材料图案149P1。
各个狭缝SI和各个孔H可由绝缘材料151完全填充。结果，可在狭缝SI和孔H中形成包括绝缘材料151的垂直结构。
图11至图13是示出替换工艺之后的工艺的各种修改的横截面图。图11至图13示出沿着图4所示的线I-I’、II-II’和III-III’截取的半导体装置的横截面。图11至图13是示出在如上面参照图8A至图8D和图9所述的工艺之后执行的后续工艺的横截面图。
根据图11所示的实施方式，可使用与上面参照图10所述相同的蚀刻工艺来形成与上面参照图10所述相同的第三材料图案149P1。
可形成覆盖各个狭缝SI的侧壁和各个孔H的侧壁的侧壁绝缘层161。侧壁绝缘层161可包括氧化物层。侧壁绝缘层161可使各个狭缝SI和孔H的底表面敞开。通过侧壁绝缘层161敞开的各个狭缝SI和孔H可由导电材料163填充。导电材料163可包括掺杂半导体层、金属和金属硅化物层中的至少一个。因此，可在各个狭缝SI和孔H中形成包括由侧壁绝缘层161围绕的导电材料163的垂直结构。
根据图12所示的实施方式，可使用与上面参照图10所述相同的蚀刻工艺来将上面参照图8D所述的第三材料层149分割成第三材料图案149P2。然而，与图10所示的实施方式相比，第三材料层149可能被过蚀刻。结果，可在垂直方向Z上彼此相邻的第一材料层101之间通过第三材料图案149P2和第一材料层101的侧壁限定底切部分UC。
底切部分UC可联接到狭缝SI和孔H。各个狭缝SI和孔H可由绝缘材料171完全填充。结果，可在狭缝SI和孔H中形成包括绝缘材料171的垂直结构。形成各个层叠结构的绝缘材料171可包括填充底切部分UC的突出部分PP。
根据图13所示的实施方式，可使用与上面参照图12所述相同的蚀刻工艺来形成与上面参照图12所述相同的第三材料图案149P2。可形成覆盖各个狭缝SI的侧壁和各个孔H的侧壁的侧壁绝缘层181。侧壁绝缘层181可包括氧化物层。侧壁绝缘层181可使各个狭缝SI和孔H的底表面敞开。侧壁绝缘材料181可包括填充底切部分UC的突出部分PP。
通过侧壁绝缘层181敞开的各个狭缝SI和孔H可由导电材料183填充。导电材料183可包括掺杂半导体层、金属和金属硅化物层中的至少一个。因此，可在各个狭缝SI和孔H中形成包括由侧壁绝缘层181围绕的导电材料183的垂直结构。
根据上述实施方式，通过经由孔利用第三材料图案替换围绕沟道结构的第二材料层，第三材料图案可容易地形成为到达存储块的中央区域。通过上述实施方式，可形成如上面参照图5A至图5D所述的栅极层叠结构。
图14A至图14C是示出根据本公开的实施方式的位于栅极层叠结构GST下方的各种下部结构的横截面图。图14A至图14C是沿着图4的线I-I’截取的半导体装置的横截面图。
参照图14A至图14C，可在掺杂半导体层201上形成栅极层叠结构GST。掺杂半导体层201可用作源极区域。用作源极区域的掺杂半导体层201可包括n型杂质。掺杂半导体层201可如图14A和图14B所示形成为单个层，或者可如图14C所示包括彼此依次层叠的两个或更多个层201A、201B和201C。掺杂半导体层201可通过将杂质注入到基板的表面中，在基板上沉积至少一个掺杂硅层，或者将至少一个掺杂硅层沉积到绝缘层上来形成。
栅极层叠结构GST可包括交替地层叠的层间绝缘层ILD和导电图案CP，如上面参照图5A至图5D所述。导电图案CP的最上图案可以是用作漏极选择晶体管的栅电极的漏极选择线DSL。然而，本公开不限于此。布置在形成栅极层叠结构GST的导电图案CP的最上层正下方的一个或更多个导电图案可用作漏极选择线DSL。
位于用作漏极选择线DSL的导电图案下方的栅极层叠结构GST的剩余导电图案可用作字线WL或源极选择线SSL。
根据参照图14A和图14C所述的实施方式，导电图案CP的最下图案可以是用作源极选择晶体管的栅电极的源极选择线SSL。然而，本公开不限于此。布置在形成栅极层叠结构GST的导电图案CP的最下层正下方的一个或更多个导电图案可用作源极选择线SSL。形成栅极层叠结构GST的导电图案CP当中的插置在源极选择线SSL和漏极选择线DSL之间的中间图案可用作字线WL。各条字线WL可用作存储器单元的栅电极。
根据图14B所示的实施方式，形成栅极层叠结构GST的导电图案CP当中的位于漏极选择线DSL下方的剩余导电图案可用作字线WL。可在栅极层叠结构GST与掺杂半导体层201之间进一步形成下层叠结构LST。下层叠结构LST可包括交替地层叠的至少一个下层间绝缘层LIL和至少一个源极选择线SSL。源极选择线SSL可使用用于形成导电图案CP的工艺来形成并且具有与导电图案CP相同的结构。
参照图14A至图14C，穿过栅极层叠结构GST的各个沟道结构CH的半导体层SE可联接到掺杂半导体层201。
如图14A所示，半导体层SE的底表面可直接接触掺杂半导体层201。围绕各个沟道结构CH的多层膜ML可由半导体层SE穿透。
如图14B所示，半导体层SE的底表面可联接到穿过下层叠结构LST的下沟道结构LPC。围绕各个沟道结构CH的多层膜ML可由半导体层SE穿透。
下沟道结构LPC的外壁可由栅极绝缘层GI围绕。掺杂半导体层201可接触下沟道结构LPC的底表面。各个沟道结构CH的半导体层SE可通过下沟道结构LPC联接到掺杂半导体层201。可通过经由选择性外延生长方法生长半导体材料或者通过沉积半导体材料来形成下沟道结构LPC。下沟道结构LPC可包括n型杂质。可通过原位掺杂方法或离子注入方法来利用杂质对下沟道结构LPC进行掺杂。
如图14C所示，沟道结构CH可延伸到掺杂半导体层201中。掺杂半导体层201可包括彼此依次层叠的第一掺杂硅层201A、第二掺杂硅层201B和第三掺杂硅层201C。沟道结构CH可延伸到第一掺杂硅层201A中。各个沟道结构CH的半导体层SE可直接接触第二掺杂硅层201B。第二掺杂硅层201B可朝着半导体层SE的侧壁突出并将多层膜分离成第一多层图案ML1和第二多层图案ML2。然而，第三掺杂硅层201C可被去除。
参照图14A至图14C，围绕沟道结构CH的栅极层叠结构GST可由孔H穿透。如上面参照图5A至图5D所述，可在各个孔H中形成第一垂直结构VP1。
当图14A至图14C所示的半导体装置包括第一阻挡绝缘层BI1时，如上面参照图5A至图5D所述，第一阻挡绝缘层BI1可沿着第一垂直结构VP1与各个层间绝缘层ILD之间的界面、第一垂直结构VP1与下层间绝缘层LIL之间的界面、各个导电图案CP与各个层间绝缘层ILD之间的界面、以及源极选择线SSL与下层间绝缘层LIL之间的界面延伸。
参照图14A至图14C，围绕沟道结构CH的栅极层叠结构GST可由孔H穿透。如上面参照图5A至图5D所述，可在各个孔H中形成第一垂直结构VP1。
各个孔H和第一垂直结构VP1可如图14A所示延伸直至掺杂半导体层201的表面。各个孔H和第一垂直结构VP1可如图14A所示穿过下层叠结构LST并延伸直至掺杂半导体层201的表面。各个孔H和第一垂直结构VP1可如图14C所示延伸到掺杂半导体层201中并穿过第三掺杂半导体层201C和第二掺杂半导体层201B。
当第一垂直结构VP1包括由侧壁绝缘层SWI围绕的导电柱CPL时，导电柱CPL可延伸以直接接触掺杂半导体层201。导电柱CPL可用作将电信号传送至掺杂半导体层201的拾取插塞。
根据如图14A至图14C所示的上述结构，存储器单元可形成在沟道结构CH与字线WL之间的交叉点处，并且漏极选择晶体管可形成在各个沟道结构CH与漏极选择线DSL之间的交叉点处。源极选择晶体管可形成在如图14A至图14C所示的各个沟道结构CH与源极选择线SSL之间的交叉点或者下沟道结构LPC与源极选择线SSL之间的交叉点处。沿着多个下沟道结构LPC中的至少一个和各个沟道结构CH彼此相邻布置的源极选择晶体管、存储器单元和漏极选择晶体管可通过多个下沟道结构LPC中的至少一个和各个沟道结构CH串联联接，从而限定直型存储器串。
根据上述实施方式，孔可用作用于替换形成层叠结构的一些材料层的路径。因此，根据本公开的实施方式，可通过孔将替换材料容易地引入以到达存储块的中央区域，而不增加狭缝的数量。结果，根据本公开的实施方式，狭缝的面积可减小，从而增加半导体装置的集成密度。
图15是示出根据本公开的实施方式的存储器系统1100的配置的框图。
参照图15，根据本公开的实施方式的存储器系统1100可包括存储器装置1120和存储控制器1110。
存储器装置1120可以是包括多个闪存芯片的多芯片封装。存储器装置1120可包括根据上面参照图5A至图5D描述的实施方式的多个栅极层叠结构中的至少一个或者根据上面参照图14A至图14C描述的实施方式的多个三维半导体装置中的至少一个。
存储控制器1110可被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM1111可用作CPU 1112的操作存储器，CPU 1112可对存储控制器1110的数据交换执行控制操作，并且主机接口1113可包括访问存储器系统1100的主机的数据交换协议。另外，ECC电路1114可检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115可执行与存储器装置1120的接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据的只读存储器(ROM)。
具有上述配置的存储器系统1100可以是存储器装置1120和存储控制器1110组合的固态盘(SSD)或存储卡。例如，当存储器系统1100是SSD时，存储控制器1110可通过包括通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的接口协议之一与外部装置(例如，主机)通信。
图16是示出根据本公开的实施方式的计算系统1200的配置的框图。
参照图16，根据本公开的实施方式的计算系统1200可包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
本说明书和附图中所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。应该理解，本文所描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。
此外，除非另外定义，否则本说明书中所使用的所有术语(包括技术术语和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。常用字典中定义的术语应该被解释为具有与在相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。只要在本申请中没有清楚地定义，术语不应以理想的或过于形式的方式理解。
相关申请的交叉引用
本申请要求2018年9月18日提交于韩国知识产权局的韩国专利申请号10-2018-0111826的优先权，其完整公开通过引用并入本文。

Claims (17)

1.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构，该层叠结构包括在垂直方向上交替地层叠的多个第一材料层和多个第二材料层；
形成穿过所述层叠结构的多个沟道结构；
形成穿过所述多个第一材料层中的至少一个以及所述多个第二材料层中的至少一个的隔离绝缘层；
形成穿过所述层叠结构的多个孔和狭缝，其中，所述狭缝与所述隔离绝缘层间隔开且所述沟道结构插置在所述隔离绝缘层和所述狭缝之间，并且其中，所述多个孔被布置在所述狭缝和所述隔离绝缘层之间；以及
通过经由所述孔和所述狭缝用材料图案替换所述第二材料层来形成所述材料图案。
2.根据权利要求1所述的方法，其中，多个所述孔包括多个第一孔和多个第二孔，多个所述第一孔在与所述垂直方向交叉的第一水平方向上彼此相邻布置，多个所述第二孔在所述第一水平方向上彼此相邻布置，并且
其中，所述沟道结构布置在所述第一孔与所述第二孔之间。
3.根据权利要求2所述的方法，其中，多个所述第一孔和多个所述第二孔按照锯齿形图案布置。
4.根据权利要求2所述的方法，其中，所述狭缝在与所述垂直方向交叉的第二水平方向上延伸，并且
其中，所述材料图案围绕所述沟道结构。
5.根据权利要求4所述的方法，其中，所述第二水平方向与所述第一水平方向交叉。
6.根据权利要求4所述的方法，其中，所述狭缝在多个所述第一孔之间以及多个所述第二孔之间延伸。
7.根据权利要求4所述的方法，其中，所述隔离绝缘层在所述层叠结构中在所述第二水平方向上延伸。
8.根据权利要求1所述的方法，该方法还包括在各个所述孔中形成垂直结构，
其中，所述垂直结构包括：
侧壁绝缘层，该侧壁绝缘层覆盖各个所述孔的侧壁；以及
导电材料，该导电材料形成在通过所述侧壁绝缘层敞开的各个所述孔中。
9.根据权利要求1所述的方法，该方法还包括在各个所述孔中形成垂直结构，
其中，所述垂直结构包括完全填充各个所述孔的绝缘材料。
10.根据权利要求1所述的方法，该方法还包括在各个所述孔中形成垂直结构，
其中，所述垂直结构包括在彼此相邻的多个所述第一材料层之间延伸的突出部分。
11.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构，该层叠结构包括在垂直方向上交替地层叠的多个第一材料层和多个第二材料层；
形成穿过所述层叠结构的多个沟道结构；
形成穿过所述多个第一材料层中的至少一个以及所述多个第二材料层中的至少一个的隔离绝缘层，其中，多个所述隔离绝缘层在与所述垂直方向交叉的第一水平方向上彼此间隔开并且在与所述垂直方向交叉的第二水平方向上延伸；
形成穿过所述层叠结构的狭缝、第一孔和第二孔；以及
通过经由所述狭缝、所述第一孔和所述第二孔用材料图案替换所述第二材料层来形成所述材料图案，
其中，多个所述隔离绝缘层中的至少一个布置在沿所述第一水平方向彼此相邻的多个所述狭缝之间，
其中，多个所述第一孔在所述第一水平方向上彼此相邻布置并且在所述隔离绝缘层之间彼此间隔开，并且
其中，所述第二孔在所述第二水平方向上与所述第一孔间隔开。
12.根据权利要求11所述的方法，其中，所述沟道结构包括：
多个第一沟道结构，多个所述第一沟道结构与各个所述隔离绝缘层邻接并在所述第二水平方向上彼此相邻布置；以及
多个第二沟道结构，多个所述第二沟道结构与各个所述狭缝邻接并在所述第二水平方向上彼此相邻布置。
13.根据权利要求11所述的方法，其中，多个所述沟道结构按照至少两列布置在彼此相邻的多个所述隔离绝缘层之间，并且
多个所述沟道结构按照至少两列布置在所述狭缝和与所述狭缝相邻的所述隔离绝缘层之间。
14.一种半导体装置，该半导体装置包括：
在垂直方向上交替地层叠的多个层间绝缘层和多个导电图案；
多个第一孔，所述第一孔布置在与所述垂直方向交叉的第一水平方向上并穿过所述层间绝缘层和所述导电图案；
多个第二孔，所述第二孔布置在所述第一水平方向上并穿过所述层间绝缘层和所述导电图案；
多个沟道结构，所述沟道结构布置在所述第一孔和所述第二孔之间，所述沟道结构穿过所述层间绝缘层和所述导电图案；以及
多个垂直结构，所述垂直结构填充所述第一孔和所述第二孔，所述垂直结构包括朝着相邻导电图案突出的突出部分。
15.根据权利要求14所述的半导体装置，其中，多个所述第一孔和多个所述第二孔按照锯齿形图案布置。
16.一种半导体装置，该半导体装置包括：
在垂直方向上交替地层叠的多个层间绝缘层和多个导电图案；
多个第一孔，所述第一孔布置在与所述垂直方向交叉的第一水平方向上并穿过所述层间绝缘层和所述导电图案；
多个第二孔，所述第二孔布置在所述第一水平方向上并穿过所述层间绝缘层和所述导电图案；
多个沟道结构，所述沟道结构布置在所述第一孔和所述第二孔之间，所述沟道结构穿过所述层间绝缘层和所述导电图案；
侧壁绝缘层，该侧壁绝缘层覆盖多个所述第一孔和多个所述第二孔中的每一个的侧壁；以及
导电接触柱，该导电接触柱填充多个所述第一孔和多个所述第二孔中的每一个并形成在所述侧壁绝缘层上。
17.根据权利要求16所述的半导体装置，其中，多个所述第一孔和多个所述第二孔按照锯齿形图案布置。
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