CN102969348A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，根据本发明的一个实施例的半导体器件包括：垂直沟道层，所述垂直沟道层从半导体衬底向上突出；隧道绝缘层，所述隧道绝缘层覆盖垂直沟道层的侧壁；多个浮栅，所述多个浮栅彼此分开并沿着垂直沟道层彼此层叠，并且包围垂直沟道层，所述多个浮栅与所述垂直沟道层之间插入有所述隧道绝缘层；多个控制栅，所述多个控制栅分别封闭所述多个浮栅；以及层间绝缘层，所述层间绝缘层被布置在所述多个控制栅之间。
Description
相关申请的交叉引用
本申请要求2011年8月31日提交的申请号为10-2011-0087668的韩国专利申请的优先权，其全部公开通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维浮栅NAND快闪存储器件及其制造方法。
背景技术
半导体器件可以包括在半导体衬底上被布置成二维的存储器单元。已经通过在半导体衬底的预定面积内减小存储器单元的尺寸来提高存储器单元的集成，以实现半导体器件高水平的集成。然而，存储器单元尺寸的减小将达到物理极限。为了克服这些物理极限，已经研发了具有将存储器单元布置成三维的三维结构的半导体器件。
三维结构的半导体器件与具有将存储器单元布置成二维的半导体器件相比，可以有效地利用半导体衬底的面积并提高集成度。具体地，正努力在三维结构中均匀地布置被合适地设计成实现高水平的集成的NAND快闪存储器件中的存储器单元。
根据现有的制造三维NAND快闪存储器件的方法，由彼此交替层叠在半导体衬底上的多个导电层与多个层间绝缘层形成层叠结构，形成穿通层叠结构的垂直孔，以及在垂直孔中形成电荷陷阱层和沟道层。在用沟道层来填充具有电荷陷阱层的垂直孔的同时，在垂直孔的侧壁上形成电荷陷阱层。电荷陷阱层是能够诱捕电荷的SiN层。上述现有的三维NAND快闪存储器件具有形成在沟道层和导电层之间的交叉处的硅-氧化物-氮化物-氧化物-硅（SONOS）存储器单元。SONOS存储器单元与浮栅存储器单元相比，具有退化的数据保留特性和较低的擦除速度。因而，对于三维NAND快闪存储器件，需要具有三维半导体器件的改进的操作特性的浮栅存储器单元。
图1是现有的浮栅型三维NAND快闪存储器件的截面图。
参见图1，浮栅型三维NAND快闪存储器件包括：垂直沟道层121；隧道绝缘层119，所述隧道绝缘层119形成在垂直沟道层121的侧壁上；多个控制栅CG，所述多个控制栅CG沿垂直沟道层121延伸的方向彼此层叠且被插入在它们之间的层间绝缘层105a、105b、105c、105d以及105e彼此分开；浮栅FG，所述浮栅FG形成在所述多个控制栅CG之间且覆盖垂直沟道层121，在所述浮栅FG与所述垂直沟道层121之间插入有隧道绝缘层119；以及电介质层115，所述电介质层115形成在浮栅FG与控制栅CG之间。
通过将多个第一导电层107a、107b、107c以及107d分别图案化来形成多个控制栅CG，所述多个第一导电层107a、107b、107c以及107d彼此层叠且被插入在它们之间的层间绝缘层105a、105b、105c、105d以及105e而彼此分隔开。第一导电层107a、107b、107c以及107d可以是硅层。
沿着垂直孔的表面和凹陷区的表面来形成电介质层115，所述凹陷区从垂直孔延伸到多个层间绝缘层105a、105b、105c、105d以及105e。通过刻蚀多个第一导电层107a、107b、107c以及107d和多个层间绝缘层105a、105b、105c、105d以及105e来形成垂直孔。在形成垂直孔之后，通过刻蚀经由垂直孔暴露出的多个层间绝缘层105a、105b、105c、105d以及105e来形成凹陷区。当形成凹陷区时，与垂直孔相邻的多个第一导电层107a、107b、107c以及107d的侧壁比多个层间绝缘层105a、105b、105c、105d以及105e的侧壁更突出。
在形成电介质层115之后，通过用第二导电层117填充凹陷区来形成浮栅FG。第二导电层117可以是硅层。
在形成浮栅FG之后，在包括浮栅FG侧壁的垂直孔的侧壁上形成隧道绝缘层119。隧道绝缘层119具有当在垂直沟道层121与浮栅FG之间施加具有预定电平或更高电平的电压时，允许电子借助隧道效应通过的厚度。
在形成隧道绝缘层119之后，可以通过用诸如硅的半导体材料填充垂直孔来形成垂直沟道层121。
在浮栅FG与垂直沟道层121之间的交叉处形成存储器单元。存储器单元沿垂直沟道层121延伸的方向串联耦接，由此形成存储串。
上述半导体器件控制施加给垂直沟道层121和控制栅CG的电压，以由此在浮栅FG上聚集电荷。为了将数据写入选中的浮栅FG_1中，施加电压电平比垂直沟道层121的电压高的编程偏压到布置在选中的浮栅FG_1之上和之下的一对控制栅CG_1和CG_2。由此电子被注入到选中的浮栅FG_1中，以增加选中的存储器单元的阈值电压。
在上述编程操作期间，编程偏压可以引起不希望的电子被注入到与一对控制栅CG_1和CG_2相邻的未选中的浮栅FG_2和FG_3中。在这种情况下，发生干扰现象，即，布置在选中的存储器单元之上和之下的未选中的每个存储器单元的阈值电压改变。
通过彼此层叠的两个控制栅CG来驱动现有的浮栅型的三维NAND快闪存储器件的每个存储器单元。因此，为了形成构成存储串的存储器单元，需要层叠比浮栅FG的数目多两个的控制栅CG。另外，因为布置在特定存储器单元之上或之下的另一个存储器单元共享用于驱动特定存储器单元的两个控制栅，所以用于驱动特定存储器单元的操作条件是复杂的。
发明内容
示例性实施例涉及一种包括与单个控制栅耦接的浮栅存储器单元的浮栅型三维半导体器件及其制造方法。
根据本发明的一个实施例的半导体器件包括：垂直沟道层，所述垂直沟道层从半导体衬底向上突出；隧道绝缘层，所述隧道绝缘层覆盖垂直沟道层的侧壁；多个浮栅，所述多个浮栅彼此分开并沿着垂直沟道层彼此层叠且包围垂直沟道层，所述垂直沟道层与所述隧道绝缘层之间插入有所述隧道绝缘层；多个控制栅，所述多个控制栅分别封闭所述多个浮栅；以及层间绝缘层，所述层间绝缘层被设置在所述多个控制栅之间。
根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤：将叠层与第三材料层交替层叠，所述叠层每个都具有第一材料层和层叠在第一材料层之间的第二材料层；形成将彼此交替层叠的所述叠层和所述第三材料层穿通的垂直孔；通过刻蚀经由垂直孔暴露出的第二材料层来形成第一凹陷区；形成填充第一凹陷区的浮栅；沿着垂直孔的侧壁和浮栅的侧壁形成隧道绝缘层；以及形成填充垂直孔的垂直沟道层。
附图说明
图1是现有的浮栅型三维NAND快闪存储器件的截面图；
图2是根据本发明的一个实施例的半导体器件的立体图；
图3是图2的半导体器件的存储器单元的部分的示意图；
图4A至图4H是沿着根据本发明的一个实施例的图2的线I-I’截取的半导体器件的截面图，并说明一种制造根据本发明的第一实施例的半导体器件的方法；
图5A至图5H是说明根据本发明的第二实施例的制造半导体器件的方法的截面图；
图6A至图6D是说明根据本发明的第三实施例的制造半导体器件的方法的截面图；以及
图7是根据本发明的一个实施例的存储系统的示意性框图。
具体实施方式
在下文中，将参照附图详细地描述本发明的各个实施例。提供附图是为了允许本领域的技术人员理解本发明的实施例的范围。
将描述如下一种根据本发明的实施例的三维浮栅NAND快闪存储器件及其制造方法：与现有的浮栅型三维NAND快闪存储器件相比，能减小干扰、减小半导体器件的尺寸以及简化存储器单元的操作条件。
图2是根据本发明的一个实施例的半导体器件的立体图。图2具体示出了具有按顺序彼此层叠在半导体衬底上的下选择晶体管、多个存储器单元以及上选择晶体管的三维NAND快闪存储器件。在图2中未描述层间绝缘层。
参见图2，根据本发明的一个实施例的半导体器件包括：公共源极区203、多个位线229以及布置在公共源极区203与位线229之间的多个存储串ST。
公共源极区203是形成在半导体衬底201上的掺杂的硅层，或通过将杂质注入到半导体衬底201中形成的杂质注入区。形成存储块的多个存储串ST可以与公共源极区203的上部共同耦接。
位线229是与半导体衬底201分开的并设置在半导体衬底201之上的导电图案。将位线229布置成彼此相邻且彼此分开。例如，位线229沿着xyz坐标系的x方向延伸。多个存储串ST与每个位线229耦接。
每个存储串ST包括沿着垂直沟道层221彼此串联耦接的上选择晶体管UST、下选择晶体管LST、以及多个存储器单元MC。下选择晶体管LST与公共源极区203耦接，上选择晶体管UST与位线229中的一个耦接，以及所述多个存储器单元MC被布置在下选择晶体管LST与上选择晶体管UST之间。
垂直沟道层221沿与半导体衬底201垂直的z方向延伸，并从半导体衬底201向上突出。根据本发明的一个实施例的半导体器件还包括被形成为覆盖垂直沟道层221的至少一个侧壁的隧道绝缘层219。优选地，隧道绝缘层219具有允许电子借助施加给存储器单元MC的控制栅CG的具有预定电平的电压而通过。
存储器单元MC的多个浮栅FG彼此分开，并沿着垂直沟道层221彼此层叠。另外，浮栅FG沿着垂直沟道层221在z方向上层叠。
图3是图2所示的半导体器件的存储器单元的部分的示意图。图3仅示出垂直沟道层221、浮栅FG以及控制栅CG。
如图3所示，浮栅FG覆盖、环绕和/或包围垂直沟道层221。如图2所示，隧道绝缘层219被形成在浮栅FG与垂直沟道层221之间。浮栅FG被控制栅CG包围、包裹和/或封闭。
参见图2，根据本发明的一个实施例的半导体器件还包括形成在浮栅FG与控制栅CG之间的电介质层215。电介质层215还可以形成在不被控制栅CG包围的隧道绝缘层219的表面。优选地，电介质层215可以具有大的厚度，使得电介质层215可以使存储器单元MC的浮栅FG与控制栅CG彼此绝缘。
存储器单元MC的控制栅CG分别覆盖浮栅FG的上表面和下表面以及侧壁，在控制栅CG与浮栅FG之间插入有电介质层215。另外，控制栅CG彼此分开并沿着垂直沟道层221在z方向上彼此层叠。控制栅CG每个都可以经由缝隙而被划分在存储块单元中，且每个都可以是板（plate）的形式。每个控制栅CG包括一对第一导电层207、和插入在第一导电层207之间的第二导电层209。因而，每个控制栅CG可以包括布置在一个浮栅FG之上和之下的第一导电层207，同时在第一导电层207之间插入浮栅。优选地，第二导电层209可以具有比第一导电层207大的厚度。浮栅FG被形成在第一导电层207之间的第二导电层209的凹陷区中。第二导电层209可以覆盖第一导电层207之间的浮栅FG的侧壁。结果，如图3所示，浮栅FG嵌入在控制栅CG中。可替选地，每个控制栅CG可以是覆盖每个浮栅FG的单个导电层。
第一导电层207和第二导电层209可以由具有刻蚀选择性的不同材料形成，以便允许选择性刻蚀第一导电层207和第二导电层209中的任何一个。例如，第一导电层207可以是掺杂的硅层，而第二导电层209可以是未掺杂的硅层。可替选地，第一导电层207可以是未掺杂的硅层，而第二导电层209可以是掺杂的硅层。掺杂的硅层可以是掺杂诸如硼或碳的杂质的层。第二导电层209可以是硅层、或电阻比硅层低的金属层或金属硅化物层。在每个控制栅CG由单个导电层形成时，每个控制栅CG的导电层可以包括电阻比硅层低的金属层或金属硅化物层。
第一选择栅LSG被布置在多个控制栅CG与公共源极区203之间并与多个控制栅CG和公共源极区203分开，所述第一选择栅LSG是下选择晶体管LST的栅极。第一选择栅LSG覆盖、环绕和/或包围垂直沟道层221，第一选择栅LSG与垂直沟道层221之间插入了栅绝缘层218a。另外，第一选择栅LSG可以具有相对于第二导电层209的刻蚀选择性，使得第一选择栅LSG在第二导电层209的选择性刻蚀工艺期间不能被去除。可替选地，第一选择栅LSG可以由与第一导电层207相同的材料形成。例如，第一选择栅LSG可以由掺杂诸如硼或碳的杂质的掺杂硅层、未掺杂硅层、金属层或金属硅化物层形成。在每个控制栅CG由单个导电层形成时，第一选择栅LSG可以由与控制栅CG相同的导电材料来形成。另外，第一选择栅LSG可以被划分在存储块单元中，并且是板的形式。
第二选择栅USG与位线229和彼此层叠的多个控制栅CG分开，并且被布置在位线229与所述多个控制栅CG之间，所述第二选择栅USG是上选择晶体管UST的栅极。第二选择栅USG覆盖、围绕和/或包围垂直沟道层221，在第二选择栅USG与垂直沟道层221之间插入了栅绝缘层218b。另外，第二选择栅USG可以具有相对于第二导电层209的刻蚀选择性，使得第二选择栅USG在第二导电层209的选择性的刻蚀工艺期间不被去除。可替选地，第二选择栅USG可以由与第一导电层207相同的材料形成。例如，第二选择栅USG可以由掺杂诸如硼或碳的杂质的掺杂硅层、未掺杂硅层、金属层或金属硅化物层形成。在每个控制栅CG由单个导电层形成时，第二选择栅USG和控制栅CG可以由彼此相同的导电材料形成。另外，第二选择栅USG可以是沿与位线229交叉的方向延伸的线的形式。
在位线229与垂直沟道层221彼此分开时，在位线229与垂直沟道层221之间还形成位线接触插塞225，以便建立位线229与存储串ST之间的连接。尽管在附图中未示出，但是位线229和垂直沟道层221可以彼此直接接触。在这种情况下，可以去除位线接触插塞225。
根据本发明的一个实施例，每个浮栅FG被电介质层215覆盖，并嵌入在每个控制栅CG中。因此，根据本发明的一个实施例的半导体器件，将编程偏压施加到覆盖选中的浮栅FG的单个控制栅CG，以执行将电子注入到选中的浮栅FG中的编程操作。因此，根据本发明的一个实施例，与通过将编程偏压施加到两个控制栅以将电子注入到选中的浮栅的现有浮栅型三维NAND快闪存储器件相比，编程操作的条件可以简化。
根据本发明的一个实施例，每个浮栅FG不被形成在相邻的控制栅CG之间，而是嵌入在每个控制栅CG中，使得可以适当地设计多个控制栅CG之间的距离以减小干扰。因此，根据本发明的一个实施例，可以避免由于施加到选中的控制栅（其覆盖了选中的浮栅）的编程电压而引起的未选中的浮栅的阈值电压的改变。
根据本发明的一个实施例，由单个控制栅CG来驱动每个存储器单元MC。因此，在本发明的一个实施例中，与现有的浮栅型三维NAND快闪存储器件相比，可以减小彼此层叠的控制栅CG的数目，所述现有的浮栅型三维NAND快闪存储器件包括存储器单元，每个存储器单元由两个控制栅来驱动。因此，在本发明的一个实施例中，可以减小半导体器件的尺寸。
根据本发明的一个实施例，浮栅FG包括上表面、下表面以及面对控制栅CG的侧壁。然而，如图1所示的现有的浮栅的侧壁不面对控制栅。因此，在本发明的一个实施例中，与现有的浮栅型三维NAND快闪存储器件相比，可以更好地利用浮栅FG的侧壁与控制栅CG之间的电容。即，在本发明的一个实施例中，在相同尺寸的浮栅FG的情况下，与现有的浮栅型三维NAND快闪存储器件相比，控制栅CG与浮栅FG之间的耦合比高。在本发明的一个实施例中，可以增大控制栅CG与浮栅FG之间的耦合比，使得可以通过减小浮栅FG的宽度来减小半导体器件的尺寸。另外，在本发明的实施例中，可以减小用于执行存储器单元的编程和擦除操作的操作电压。
图4A至图4H是沿着图2的线I-I’截取的半导体器件的截面图，以说明一种制造根据第一实施例的半导体器件的方法。
参见图4A，在包括公共源极区203的半导体衬底201上形成层叠结构ML。层叠结构ML可以包括顺序层叠的第一层叠结构ML1、第二层叠结构ML2以及第三层叠结构ML3。
半导体衬底201还可以包括被注入杂质的阱结构。可以通过将杂质注入到半导体衬底201中或将掺杂的硅层沉积在半导体衬底201上来形成公共源极区203。可以将N型杂质注入到公共源极区203中。
第一层叠结构ML1包括在具有公共源极区203的半导体衬底201上彼此层叠的第一层间绝缘层205a、用于第一选择栅（LSG）的导电层207a以及第二层间绝缘层205b。第一层间绝缘层205a和第二层间绝缘层205b将用于第一选择栅的第一导电层207a与公共源极区203和最低控制栅导电层CG1分开。
第二层叠结构ML2具有彼此交替的控制栅导电层CG1、CG2以及CG3和第三层间绝缘层205c和205d。第三层间绝缘层205c和205d使控制栅层CG1、CG2以及CG3彼此绝缘。控制栅导电层CG1、CG2或CG3由具有一对材料层207b和207c、207d和207e或207f和207g，以及插入在它们之间的第二材料层209a、209b或209c的叠层形成。在本发明的本实施例中，三个控制栅导电层CG1、CG2以及CG3彼此层叠。然而，彼此层叠的控制栅导电层的数目可以根据存储器单元的数目而变化。第一材料层207b至207g和第二材料层209a至209c可以由彼此之间具有刻蚀选择性的导电层形成。例如，第一材料层207b至207g可以由掺杂诸如硼或碳的杂质的掺杂硅层来形成。第二材料层209a至209c可以由未掺杂的硅层形成。在另一个实施例中，第一材料层207b至207g可以由未掺杂的硅层形成，而第二材料层209a至209c可以由掺杂诸如硼或碳的杂质的掺杂硅层形成。掺杂硅层和未掺杂的硅层可以是结晶的或非晶的。
第三层叠结构ML3包括彼此层叠在第二层叠结构ML2上的第四层间绝缘层205e、用于第二选择栅（USG）的导电层207h以及第五层间绝缘层205f。第四层间绝缘层205e和第五层间绝缘层205f使导电层207h与最上层控制栅导电层CG3和要在后续工艺中形成的位线229绝缘。
优选地，第一至第五层间绝缘层205a至205f可以由相对于第一材料层207b至207g和第二材料层209a至209c具有绝缘属性和刻蚀选择性的第三材料层形成。例如，第一至第五层间绝缘层205a至205f每个都可以由氧化硅层形成。优选地，用于第一选择栅和第二选择栅的导电层207a和207h可以相对于第二材料层209b和209c具有刻蚀选择性，使得在后续选择性地刻蚀第二材料层209a至209c的刻蚀工艺期间，用于第一选择栅和第二选择栅的导电层207a和207h几乎不被去除，或者导电层207a和207h可以由与第一导电层207b至207g相同的层形成。例如，用于第一选择栅和第二选择栅的导电层207a和207h每个都可以由掺杂诸如硼或碳的杂质的掺杂的硅层、未掺杂的硅层、金属硅化物层或金属层形成。掺杂的硅层和未掺杂的硅层可以是结晶的或非晶的。金属硅化物层和金属层具有比掺杂的硅层和未掺杂的硅层低的电阻。
第一层叠结构ML1和第二层叠结构ML2可以采用板的形式层叠在存储器单元区上。另外，将层叠结构ML图案化，使得第一层叠结构ML1的第一选择栅的导电层207a、第二层叠结构ML2的控制栅导电层CG1、CG2以及CG3、以及第三层叠结构ML3的导电层207h逐渐地向下突出以形成台阶式的结构。为了使层叠结构ML具有台阶式结构，在减小光致抗蚀剂图案的尺寸的同时，利用光致抗蚀剂图案作为掩模来重复地刻蚀层叠结构ML，并随后去除光致抗蚀剂图案。另外，可以额外地执行将第三层叠结构ML3图案化成线的形式的工艺。
参见图4B，去除层叠结构ML的一部分以形成穿通层叠结构ML的多个垂直孔211。在图4B中，出于说明目的，示出垂直孔211中的一个。垂直孔211暴露出公共源极区203。
在暴露出要形成垂直孔211的区域的第一硬掩模图案（未示出）被设置在层叠结构ML之上以形成垂直孔211之后，通过利用各向异性刻蚀工艺来刻蚀由第一硬掩模图案暴露出的第一至第五层间绝缘层205a至205f、用于第一选择栅（LSG）的导电层207a、用于第二选择栅（USG）的导电层207h、以及第一材料层207b至207g和第二材料层209a至209c。可以将多个垂直孔211在xy平面上布置成矩阵形式。在形成垂直孔211之后，可以去除第一硬掩模图案。
参见图4C，通过利用用于选择性地去除第二材料层209a至209c的刻蚀材料，来去除经由垂直孔211暴露出的第二材料层209a至209c的一部分，以由此形成凹陷区213。
用于选择性地去除第二材料层209a至209c的刻蚀材料可以几乎不刻蚀第一材料层207b至207g和用于第一和第二选择栅的导电层207a和207h，而用于选择性地去除第二材料层209a至209c的刻蚀材料能快速地刻蚀第二材料层209a至209c。用于选择性地去除第二材料层209a至209c的刻蚀材料可以根据第二材料层209a至209c、第一材料层207b至207g、以及用于第一和第二选择栅的导电层207a和207h而变化。另外，选择地刻蚀第二材料层209a至209c的工艺包括干法刻蚀工艺、湿法刻蚀工艺或远程等离子刻蚀工艺。
参见图4D，沿着凹陷区213的表面和垂直孔211的侧壁形成电介质层215。电介质层215可以包括彼此层叠的氧化物层、氮化物层和氧化物层，并且电介质层215可以由包括电介质常数比氧化物层和氮化物层高的高电介质薄膜的材料形成。
在包括凹陷区213的整个结构的表面上沉积电介质层215。随后，执行诸如回蚀工艺的刻蚀工艺以从垂直孔211的下表面和层叠结构ML的上表面去除电介质层215，使得电介质层215可以仅保留在凹陷区213的表面上和垂直孔211的内壁表面上。在刻蚀工艺之后保留下来的电介质层215将公共源极区203暴露出来。
参见图4E，沿着包括暴露出公共源极区203的电介质层215的整个结构的表面形成浮栅导电层217，以由此填充凹陷区213。浮栅导电层217可以由硅层形成。
参见图4F，通过利用湿法或干法刻蚀工艺来从层叠结构ML的上表面和垂直孔211的下表面和侧壁去除浮栅导电层217的一部分。此时，浮栅导电层217在凹陷区213内保留下来作为浮栅FG。
参见图4G，沿着浮栅FG的侧壁和电介质层215的表面以及沿着垂直孔211的侧壁形成隧道绝缘层219。隧道绝缘层219可以由氧化硅层形成。形成在第一和第二选择栅LSG和USG的侧壁上的电介质层215和隧道绝缘层219每个都成为栅绝缘层。
随后，用垂直沟道层221来填充垂直孔211。垂直沟道层221是半导体层，且可以由硅形成。垂直沟道层221与公共源极区203耦接。
尽管在图4G中未示出，但在形成第二层叠结构ML2、凹陷区213、电介质层215、浮栅FG以及隧道绝缘层219之前，可以顺序执行以下操作：形成穿通第一层叠结构ML1的第一垂直孔的操作，在第一垂直孔的侧壁上形成栅绝缘层的操作以及用沟道层填充第一垂直孔的操作。另外，在形成穿通第二层叠结构ML2的第二垂直孔之后，可以形成第三层叠结构ML3，可以顺序地执行形成凹陷区213的操作，形成电介质层215的操作，形成浮栅FG的操作，形成隧道绝缘层219的操作，以及形成填充第二垂直孔的沟道层的操作。在形成第三层叠结构ML3之后，顺序地执行形成穿通第三层叠结构ML3的第三垂直孔的操作，在第三垂直孔的侧壁上形成栅绝缘层的操作，以及用沟道层来填充第三垂直孔的操作。
参见图4H，在具有垂直沟道层221的整个结构之上形成第六层间绝缘层223之后，形成位线接触插塞225。位线接触插塞225可以穿通第六层间绝缘层223，并且位线接触插塞225可以与垂直沟道层221耦接。第六层间绝缘层223由诸如氧化硅层的绝缘材料形成。位线接触插塞225可以由掺杂的硅层、金属层或金属硅化物层形成。
随后，在包括位线接触插塞225的整个结构之上形成第七层间绝缘层227之后，形成位线229。位线229可以穿通第七层间绝缘层227，且位线229可以与位线接触插塞225耦接。第七层间绝缘层227由诸如氧化硅层的绝缘材料形成，且位线229由导电材料形成。
图5A至5H是说明根据本发明的第二实施例的制造半导体器件的方法的截面图。
参见图5A，在包括公共源极区303的半导体衬底301上形成具有彼此层叠的第一材料层307a至307h、第二材料层309a至309c以及第三材料层305a至305f的层叠结构ML’。第一材料层307a至307h用作第一选择栅（图5G中所示的LSG）的导电层、控制栅和第二选择栅（图5G中所示的USG），第二材料层309a至309c用作牺牲层，以及第三材料层305a至305f用作层间绝缘层。优选地，第一至第三材料层307a至307h、309a至309c以及305a至305f可以由相对于彼此具有刻蚀选择性的层形成。层叠结构ML’包括顺序地彼此层叠的第一层叠结构ML1’、第二层叠结构ML2’以及第三层叠结构ML3’。
半导体衬底301还可以包括注入杂质的阱结构。可以通过将杂质注入到半导体衬底301中或将掺杂的硅层沉积在半导体衬底301上来形成公共源极区303。可以将N型杂质注入到公共源极区303中。
第一层叠结构ML1’包括在具有公共源极区303的半导体衬底301上彼此层叠的用于第一层间绝缘层的第三材料层305a、用于第一选择栅（LSG）的第一材料层307a以及用于第二层间绝缘层的第三材料层305b。用于第一层间绝缘层和第二层间绝缘层的第三材料层305a和305b使第一选择栅（LSG）的第一材料层307a与公共源极区303和用于控制栅（图5G中所示的CG）的第一材料层307b绝缘。
第二层叠结构ML2’具有在第一层叠结构ML1’上彼此交替的叠层和用于第三层间绝缘层的第三材料层305c和305d，每个叠层具有第一材料层307b、307d或307f、第二材料层309a、309b或309c以及第一材料层307c、307e或307g。叠层的数目和用于第三层间绝缘层的第三材料层的数目可以根据要彼此层叠的存储器单元的数目而变化。第一材料层307b至307g每个都可以是用作每个控制栅导电层的一部分的导电层。第一材料层307b至307g每个都可以是掺杂诸如硼或碳的杂质的掺杂的硅层、未掺杂的硅层、金属层或金属硅化物层。掺杂的硅层和未掺杂的硅层可以是结晶的或非晶的。金属硅化物层和金属层具有比掺杂的硅层和未掺杂的硅层低的电阻。第二材料层309a至309c可以是由不同于层间绝缘层305a至305f的材料形成的牺牲层，使得第二材料层309a至309c相对于层间绝缘层的第三材料层305a至305f具有刻蚀选择性。例如，第二材料层309a至309c每个都可以由氮化物层形成。
第三层叠结构ML3’包括在第二层叠结构ML2’上彼此层叠的用于第四层间绝缘层的第三材料层305e、用于第二选择栅（USG）的第一材料层307h、以及用于第五层间绝缘层的第三材料层305f。用于第四和第五层间绝缘层的第三材料层305e和305f使第二选择栅（USG）的第一材料层307h与位线329和用于控制栅（CG）的第一材料层307g绝缘。
第三材料层305a至305f每个都可以由氧化硅层形成。第一材料层307a至307h每个都可以由掺杂诸如硼或碳的杂质的掺杂的硅层、未掺杂的硅层、金属硅化物层或金属层形成。掺杂的硅层和未掺杂的硅层可以是结晶的或非晶的。金属硅化物层和金属层具有比掺杂的硅层和未掺杂的硅层低的电阻。
参见图5B，去除层叠结构ML’的一部分，以形成穿通层叠结构ML’的多个垂直孔311。在图5B中，出于说明目的，示出垂直孔311中的一个。垂直孔311暴露出公共源极区303。
形成垂直孔311的工艺与以上结合图4B描述的工艺基本相同。
参见图5C，通过利用用于选择性地去除第二材料层309a至309c即牺牲层的刻蚀材料，来去除经由垂直孔311暴露出的第二材料层309a至309c的一部分，以由此形成第一凹陷区313。
参见图5D，在第一凹陷区313的表面和垂直孔311的侧壁上形成电介质层315。电介质层315可以包括彼此层叠的氧化物层、氮化物层和氧化物层，且可以由包括电介质常数比氧化物层和氮化物层高的高电介质层的材料形成。
形成电介质层315的详细工艺与以上结合图4D描述的工艺基本相同。
参见图5E，采用与以上结合图4E至图4F描述的方式基本相同的方式，在第一凹陷区313中形成浮栅FG。
随后，在浮栅FG的侧壁和电介质层315的表面上形成隧道绝缘层319之后，如以上结合图4G所述的，用垂直沟道层321来填充垂直孔311。形成沟槽以暴露出层叠结构ML’的第二材料层309a至309c。沟槽可以穿通彼此相邻的垂直沟道层321之间的层叠结构ML’。
参见图5F，去除经由沟槽暴露出的第二材料层309a至309c。以此方式，在去除了第二材料层309a至309c的区域中形成第二凹陷区351。在作为控制栅的第一导电层的第一材料层307b至307g之间形成第二凹陷区351。
参见图5G，用用于控制栅的导电层353来填充第二凹陷区351。以此方式，形成在彼此相邻的用于控制栅的第一材料层307b至307g之间的浮栅FG的外侧壁被用于控制栅的导电层353包围。结果，浮栅FG被分别嵌入在控制栅CG中。
每个导电层353可以由掺杂诸如硼或碳的杂质的掺杂的硅层、未掺杂的硅层、金属硅化物层或金属层形成。掺杂的硅层和未掺杂的硅层可以是结晶的或非晶的。金属硅化物层和金属层具有比掺杂的硅层和未掺杂的硅层低的电阻。
参见图5H，在具有垂直沟道层321的整个结构之上形成第六层间绝缘层323之后，形成位线接触插塞325。位线接触插塞325可以穿通第六层间绝缘层323，并且可以与垂直沟道层321耦接。第六层间绝缘层323由诸如氧化硅层的绝缘材料形成。位线接触插塞325可以由掺杂的硅层、金属层或金属硅化物层形成。
随后，在具有位线接触插塞325的整个结构之上形成第七层间绝缘层327之后，形成位线329。位线329可以穿通第七层间绝缘层327，并且可以与位线接触插塞325耦接。在位线329由导电材料形成的同时，第七层间绝缘层327由诸如氧化硅层的绝缘材料形成。
图6A至图6D是说明根据本发明的第三实施例的制造半导体器件的方法的截面图。
参见图6A，在包括公共源极区403的半导体衬底401上形成层叠结构ML”，所述层叠结构ML”具有彼此层叠的用作第一牺牲层的第一材料层407a至407h、用作第二牺牲层的第二材料层409a至409c、以及用作层间绝缘层的第三材料层405a至405f。优选地，第一至第三材料层407a至407h、409a至409c以及405a至405f可以由不同的材料形成，以便相对于彼此具有刻蚀选择性。层叠结构ML”包括按顺序彼此层叠的第一层叠结构ML1”、第二层叠结构ML2”以及第三层叠结构ML3”。
半导体衬底401还可以包括注入杂质的阱结构。可以通过将杂质注入到半导体衬底401中或将掺杂的硅层沉积在半导体衬底401上来形成公共源极区403。可以将N型杂质注入到公共源极区403中。
第一层叠结构ML1”包括在具有公共源极区403的半导体衬底401上彼此层叠的用于第一层间绝缘层的第三材料层405a、用于限定出形成第一选择栅的区域的第一牺牲层的第一材料层407a、以及用于第二层间绝缘层的第三材料层405b。用于第一和第二层间绝缘层的第三材料层405a和405b使第一选择栅（图6D中所示的LSG）与公共源极区403和控制栅（图6D中所示的CG）绝缘。
第二层叠结构ML2”具有在第一层叠结构ML1”上交替层叠的叠层和用于第三层间绝缘层的第三材料层405c和405d，所述叠层每个都具有第一材料层407b、407d或407f、第二材料层409a、409b或409c和第一材料层407c、407e或407g。叠层的数目和用于第三层间绝缘层的第三材料层的数目根据要彼此层叠的存储器单元的数目而变化。形成用于第三层间绝缘层的第三材料层405c和405d以使控制栅绝缘。
第三层叠结构ML3”包括在第二层叠结构ML2”上层叠的第三材料层405e、第一材料层407h以及第三材料层405f。第三材料层405e可以包括第四层间绝缘层。第一材料层407h可以包括限定出形成第二选择栅的区域的第一牺牲层。第三材料层405f可以包括第五层间绝缘层。用于第四和第五层间绝缘层的第三材料层405e和405f使第二选择栅（图6D中所示的USG）与控制栅（图6D中所示的CG）和位线429绝缘。
优选地，第二材料层409a至409c可以由相对于第一材料层407a至407h具有刻蚀选择性的材料形成。例如，第一材料层407a至407h可以由掺杂诸如硼或碳的杂质的掺杂的氮化物层形成，且第二材料层409a至409c可以由未掺杂的氮化物层形成。相反地，在第二材料层409a至409c可以由掺杂诸如硼或碳的杂质的掺杂的氮化物层形成的同时，第一材料层407a至407h可由未掺杂的氮化物层形成。即，第一材料层407a至407h和第二材料层409a至409c可以由具有彼此不同成分的氮化物层形成。
第三材料层405a至405f可以由氧化硅层形成。
随后，去除层叠结构ML”的一部分，以形成穿通层叠结构ML”并暴露出公共源极区403的多个垂直孔411。形成垂直孔411的工艺与以上参照图4B详细描述的工艺基本相同。
随后，通过利用用于选择性地刻蚀第二材料层409a至409c的刻蚀材料来去除经由垂直孔411暴露出的第二材料层409a至409c的一部分，以由此形成第一凹陷区413。
参见图6B，在第一凹陷区413的表面上和垂直孔411的侧壁上形成电介质层415。电介质层415可以包括彼此层叠的氧化物层、氮化物层和氧化物层，并且电介质层415可以由包括电介质常数比氧化物层和氮化物层高的高电介质层的材料形成。
形成电介质层415的详细工艺与以上参照图4D详细描述的工艺基本相同。
随后，采用与以上结合图4E至4F描述的方式相同的方式在第一凹陷区413中形成浮栅FG。采用与以上结合图4G描述的方式基本相同的方式，在隧道绝缘层419形成在浮栅FG的侧壁上和电介质层415的表面上之后，用垂直沟道层421来填充垂直孔411。随后，形成沟槽以暴露出层叠结构ML”的第一材料层407a至407f和第二材料层409a至409c。沟槽可以穿通彼此相邻的垂直沟道层421之间的层叠机构ML”。
参见图6C，去除第一材料层407a至407f和第二材料层409a至409c。以此方式，形成第二凹陷区451a、451b以及451c。最下面的第二凹陷区451a是形成第一选择栅的区域，最上面的第二凹陷区451c是形成第二选择栅的区域，并且覆盖凹陷区451a与451c之间的浮栅FG的第二凹陷区451b是形成控制栅的区域。
参见图6D，第二凹陷区451a至451c每个都用栅导电层来填充。以这种方式，形成控制栅CG。可以将控制栅CG形成为单层，其覆盖了覆盖垂直沟道层421的浮栅FG、第一和第二选择栅LSG和USG。
任何导电层只要其包括多晶硅层、金属硅化物层或金属层，都可以用作栅导电层。然而，优选地，栅导电层可以由诸如钨层的金属层形成，以减小控制栅CG以及第一选择栅LSG和第二选择栅USG中的每个的电阻。
在具有垂直沟道层421的整个结构之上形成第六层间绝缘层423之后，形成穿通第六层间绝缘层423并与垂直沟道层421耦接的位线接触插塞425。第六层间绝缘层423可以由诸如氧化硅层的绝缘材料形成。位线接触插塞425可以由掺杂的硅层、金属层或金属硅化物层形成。
随后，在具有位线接触插塞425的整个结构之上形成第七层间绝缘层427之后，形成位线429。位线429可以穿通第七层间绝缘层427，并且可以与位线接触插塞425耦接。第七层间绝缘层427由诸如氧化硅层的绝缘材料形成，位线429由导电材料形成。
如上所述，在形成浮栅FG之前形成电介质层415。然而，本发明不限定于此。例如，在形成结合图6C所述的第二凹陷区451a至451c之后，可以在用导电层填充第二凹陷区451a至451c之前形成电介质层415。
图7是根据本发明的一个实施例的存储系统的示意性框图。
参见图7，根据本发明的一个实施例的存储系统1000包括存储器件1020和存储控制器1010。
存储器件1020包括通过利用根据本发明的第一至第三实施例的制造方法制造的存储器件中的至少一个。即，存储器件1020包括：垂直沟道层，所述垂直沟道层从半导体衬底向上突出；隧道绝缘层，所述隧道绝缘层覆盖垂直沟道层的侧壁；多个浮栅，所述多个浮栅彼此分开并沿着垂直沟道层彼此层叠，并且覆盖垂直沟道层，所述垂直沟道层与所述多个浮栅之间插入有隧道绝缘层；多个控制栅，所述多个控制栅分别覆盖所述多个浮栅；以及层间绝缘层，所述层间绝缘层被形成在所述多个控制栅之间。
存储控制器1010控制主机与存储器件1020之间的数据交换。存储控制器1010可以包括控制存储系统1000的一般操作的处理单元1012。另外，存储控制器1010可以包括用作处理单元1012的操作存储器的SRAM 1011。存储控制器1010还可以包括主机接口1013和存储器接口1015。主机结构1013可以包括存储系统1000与主机之间的数据交换协议。存储器接口1015可以将存储控制器1010与存储器件1020彼此耦接。存储控制器1010还可以包括错误校正码（ECC）模块1014。ECC模块1014可以检测并纠正从存储器件1020中读取的数据的错误。尽管在图7中未示出，但是存储系统1000还可以包括储存供来往主机接口1013的通信用的码数据的RAM器件。存储系统1000可以用作便携式数据储存卡。此外，可以利用可构成计算机系统的硬盘的固态磁盘（SSD）来实现存储系统1000。
本发明的实施例提供了一种浮栅型三维NAND快闪存储器件。因此，三维半导体存储器件的擦除速度和数据保留特性可以与二维浮栅NAND快闪存储器件的相似。
另外，根据本发明的实施例，浮栅被控制栅包围，使得浮栅的上表面和下表面以及侧壁可以面对控制栅，由此增加控制栅与浮栅之间的耦合比。因此，在本发明中，可以减小浮栅的尺寸。
另外，根据本发明的实施例，通过单个控制栅与单个存储器单元耦接的结构来控制存储器单元的操作，由此简化存储器单元的操作条件。
另外，根据本发明的实施例，不将浮栅设置在多个控制栅之间，使得加宽所述多个控制栅之间的空间以减小干扰。
Claims (18)
1.一种半导体器件，包括：
垂直沟道层，所述垂直沟道层从半导体衬底向上突出；
隧道绝缘层，所述隧道绝缘层覆盖所述垂直沟道层的侧壁；
多个浮栅，所述多个浮栅彼此分开并沿着所述垂直沟道层彼此层叠，并且包围所述垂直沟道层，在所述多个浮栅与所述垂直沟道层之间插入有所述隧道绝缘层；
多个控制栅，所述多个控制栅分别封闭所述多个浮栅；以及
层间绝缘层，所述层间绝缘层被布置在所述多个控制栅之间。
2.如权利要求1所述的半导体器件，还包括电介质层，所述电介质层被布置在所述浮栅与所述控制栅之间。
3.如权利要求1所述的半导体器件，其中，所述多个控制栅每个都包括第一导电层和第二导电层，所述第一导电层被布置在所述浮栅中的一个浮栅之上和之下，同时夹着所述浮栅，所述第二导电层覆盖所述第一导电层之间的浮栅的侧壁。
4.如权利要求3所述的半导体器件，其中，所述第一导电层和所述第二导电层由彼此之间具有刻蚀选择性的不同材料形成。
5.如权利要求3所述的半导体器件，其中，所述第一导电层包括多晶硅，且所述第二导电层由包括多晶硅或金属层的材料形成。
6.如权利要求3所述的半导体器件，其中，所述第一导电层和所述第二导电层由彼此相同的材料形成。
7.如权利要求6所述的半导体器件，其中，所述第一导电层和所述第二导电层由包括多晶硅或金属层的材料形成。
8.一种制造半导体器件的方法，所述方法包括以下步骤：
将叠层与第三材料层交替层叠，所述叠层每个都具有第一材料层和层叠在所述第一材料层之间的第二材料层；
形成将彼此交替层叠的所述叠层和所述第三材料层穿通的垂直孔；
通过刻蚀经由所述垂直孔暴露出的所述第二材料层，来形成第一凹陷区；
形成填充所述第一凹陷区的浮栅；
沿着所述垂直孔的侧壁和所述浮栅的侧壁形成隧道绝缘层；以及
形成填充所述垂直孔的垂直沟道层。
9.如权利要求8所述的方法，还包括以下步骤：在形成所述浮栅之前，沿着所述第一凹陷区的表面和所述垂直孔的侧壁形成电介质层。
10.如权利要求8所述的方法，其中，所述第二材料层相对于所述第一材料层具有刻蚀选择性。
11.如权利要求8所述的方法，其中，所述第三材料层相对于所述第一材料层和所述第二材料层具有刻蚀选择性。
12.如权利要求11所述的方法，其中，所述第三材料层是层间绝缘层。
13.如权利要求8所述的方法，其中，形成所述第一凹陷区的步骤包括：通过选择性地刻蚀形成在所述第一材料层之间的所述第二材料层来形成所述第一凹陷区。
14.如权利要求8所述的方法，在形成所述垂直沟道层之后，还包括以下步骤：
通过去除所述第二材料层来形成在所述第一材料层之间的第二凹陷区；以及
形成填充所述第二凹陷区的导电层。
15.如权利要求14所述的方法，其中，所述第一材料层包括多晶硅，且所述导电层包括金属。
16.如权利要求8所述的方法，在形成所述垂直沟道层的步骤之后，还包括以下步骤：
通过去除所述第一材料层和所述第二材料层来形成第二凹陷区；以及
形成填充所述第二凹陷区的导电层。
17.如权利要求16所述的方法，还包括以下步骤：在用所述导电层填充所述第二凹陷区之前，沿着所述第二凹陷区的表面形成电介质层。
18.如权利要求16所述的方法，其中，所述导电层包括金属。
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