KR20130024303A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자는 반도체 기판 상부로 돌출된 수직 채널막, 상기 수직 채널막의 측벽을 감싸는 터널 절연막, 상기 수직 채널막을 따라 격리되어 적층되고, 상기 터널 절연막을 사이에 두고 상기 수직 채널막을 감싸는 다층의 플로팅 게이트들, 상기 터널 절연막 및 다층의 플로팅 게이트들 측벽을 따라 형성된 유전체막, 상기 유전체막을 사이에 두고 상기 다층의 플로팅 게이트들 각각을 감싸는 다층의 컨트롤 게이트들, 및 상기 다층의 컨트롤 게이트들 사이에 형성된 층간 절연막을 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 3차원 플로팅 게이트형 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 반도체 기판 상부에 2차원으로 배열된 메모리 셀 들을 포함한다. 반도체 소자의 고집적화를 위해, 메모리 셀 크기를 줄여서 반도체 기판의 일정 면적 내에서 메모리 셀 들의 집적도를 높여 왔다. 메모리 셀 크기를 줄이는 데에는 물리적으로 한계가 있다. 이러한 물리적 한계를 극복할 수 있는 방안으로 메모리 셀들을 3차원으로 배열한 3차원 구조의 반도체 소자가 제안된 바 있다.
3차원 구조의 반도체 소자는 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다. 특히, 고집적화에 유리한 낸드 플래시 메모리 소자의 규칙적인 메모리 셀 배열을 3차원 구조에 적용하는 시도가 활발히 진행 중이다.
종래 3차원 낸드 플래시 메모리 소자의 제조 방법은 반도체 기판 상부에 다층의 도전막과 다층의 층간 절연막이 교대로 적층된 적층 구조를 형성하는 공정, 적층 구조를 관통하는 수직홀을 형성하는 공정, 수직홀 내부에 전하 트랩층 및 채널막을 형성하는 공정을 포함한다. 전하 트랩층은 수직홀 측벽에 형성되고, 채널막은 전하 트랩층이 형성된 수직홀 내부를 채운다. 전하 트랩층은 전하 트랩이 가능한 SiN막이다. 이러한 종래 3차원 낸드 플래시 메모리 소자는 채널막과 도전막의 교차부에 형성된 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)형 메모리 셀을 포함한다. SONOS형 메모리 셀은 플로팅 게이트형 메모리 셀에 비해 데이터 유지 특성이 떨어지며, 소거 속도가 느리다. 이에 따라, 3차원 반도체 소자의 동작 특성 개선을 위해 플로팅 게이트형 메모리 셀을 포함하는 3차원 낸드 플래시 메모리 소자를 개발이 요구된다.
도 1은 종래 플로팅 게이트형 3차원 낸드 플래시 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 플로팅 게이트형 3차원 낸드 플래시 메모리 소자는 수직 채널막(121), 수직 채널막(121) 측벽에 형성된 터널 절연막(119) 및 수직 채널막(121)의 연장방향을 따라 적층되며, 층간 절연막(105a, 105b, 105c, 105d, 105e)을 사이에 두고 서로 격리되어 형성된 다층의 컨트롤 게이트들(CG), 다층의 컨트롤 게이트들(CG) 사이에 형성되어 터널 절연막(119)을 사이에 두고 수직 채널막(121)을 감싸는 플로팅 게이트(FG), 및 플로팅 게이트(FG)와 컨트롤 게이트(CG) 사이에 형성된 유전체막(115)을 포함한다.
다층의 컨트롤 게이트들(CG)은 층간 절연막(105a, 105b, 105c, 105d, 105e)을 사이에 두고 격리되어 적층된 다층의 제1 도전막들(107a, 107b, 107c, 107d)을 패터닝하여 형성한 것이다. 제1 도전막들(107a, 107b, 107c, 107d)은 실리콘막 일 수 있다.
유전체막(115)은 다층의 제1 도전막들(107a, 107b, 107c, 107d) 및 다층의 층간 절연막들(105a, 105b, 105c, 105d, 105e)을 관통하는 수직홀, 및 수직홀에 연결되어 다층의 층간 절연막들(105a, 105b, 105c, 105d, 105e) 사이에 형성된 리세스 영역의 표면을 따라 형성된다. 수직홀은 다층의 제1 도전막들(107a, 107b, 107c, 107d) 및 다층의 층간 절연막들(105a, 105b, 105c, 105d, 105e)을 식각하여 형성한다. 리세스 영역은 수직홀 형성 후, 수직홀을 통해 노출된 다층의 층간 절연막들(105a, 105b, 105c, 105d, 105e)을 식각하여 형성한다. 이러한 리세스 영역의 형성으로, 수직홀에 인접한 다층의 제1 도전막들(107a, 107b, 107c, 107d)의 측벽은 다층의 층간 절연막들(105a, 105b, 105c, 105d, 105e)의 측벽보다 돌출된다.
플로팅 게이트(FG)는 유전체막(115) 형성 후, 리세스 영역을 제2 도전막(117)으로 채워서 형성한다. 제2 도전막(117)은 실리콘막일 수 있다.
터널 절연막(119)은 플로팅 게이트(FG) 형성 후, 플로팅 게이트(FG)의 측벽을 포함한 수직홀의 측벽을 따라 형성된다. 터널 절연막(119)은 수직 채널막(121)과 플로팅 게이트(FG) 사이에 일정 레벨 이상의 전압이 인가되었을 때 터널 효과에 의해 전자를 통과시킬 수 있는 막 두께를 갖는다.
수직 채널막(121)은 터널 절연막(119) 형성 후, 수직홀 내부를 실리콘과 같은 반도체 물질로 채워서 형성할 수 있다.
각각의 플로팅 게이트(FG)와 수직 채널막(121)의 교차부에 메모리 셀이 형성되며, 메모리 셀들은 수직 채널막(121)의 연장 방향을 따라 직렬로 연결되어 스트링을 구성한다.
상술한 반도체 소자는 수직 채널막(121)과 컨트롤 게이트(CG)에 인가되는 전위를 제어하여 플로팅 게이트(FG)에 전하를 축적시킬 수 있다. 선택된 플로팅 게이트(FG_1)에 데이터를 기입하기 위해, 선택된 플로팅 게이트(FG_1) 상하부에 배치된 한 쌍의 컨트롤 게이트(CG_1, CG_2)에 수직 채널막(121)의 전위보다 높은 프로그램 바이어스를 가해준다. 이에 의해, 선택된 플로팅 게이트(FG_1) 내부로 전자가 주입되어 선택된 메모리 셀의 문턱 전압이 높아진다.
상술한 프로그램 동작시, 프로그램 바이어스가 인가되는 한 쌍의 컨트롤 게이트(CG_1, CG_2)에 인접하며 비선택된 플로팅 게이트(FG_2, FG_3)에도 프로그램 바이어스의 영향으로 전자가 주입될 수 있다. 이 경우, 선택된 메모리 셀의 상하부에 배치된 비선택된 메모리 셀이 문턱 전압이 변하는 디스터브(distrub) 현상이 발생한다.
한편, 종래 플로팅 게이트형 3차원 낸드 플래시 메모리 소자의 메모리 셀들 각각은 2개 층의 컨트롤 게이트(CG)를 통해 구동된다. 이에 따라, 스트링을 구성하는 메모리 셀들을 형성하기 위해 플로팅 게이트(FG)에 비해 컨트롤 게이트(CG)를 2층 더 적층 해야 한다. 그리고, 하나의 메모리 셀이 하나의 플로팅 게이트(FG1) 상부 및 하부에 형성된 2개의 컨트롤 게이트(CG1, CG2)를 공유하므로 동작 조건이 복잡하다.
본 발명은 단일 컨트롤 게이트에 접속된 플로팅 게이트형 메모리 셀을 포함하는 3차원 반도체 소자 및 그 제조방법을 제공한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부로 돌출된 수직 채널막, 상기 수직 채널막의 측벽을 감싸는 터널 절연막, 상기 수직 채널막을 따라 격리되어 적층되고, 상기 터널 절연막을 사이에 두고 상기 수직 채널막을 감싸는 다층의 플로팅 게이트들, 상기 터널 절연막 및 다층의 플로팅 게이트들 측벽을 따라 형성된 유전체막, 상기 유전체막을 사이에 두고 상기 다층의 플로팅 게이트들 각각을 감싸는 다층의 컨트롤 게이트들, 및 상기 다층의 컨트롤 게이트들 사이에 형성된 층간 절연막을 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 제1 물질막들 사이에 제2 물질막이 적층된 적층막과 제3 물질막 다수를 교대로 적층하여 적층 구조를 형성하는 단계, 상기 적층 구조를 관통하는 수직홀을 형성하는 단계, 상기 제2 물질막을 식각하여 제1 리세스 영역을 형성하는 단계, 상기 제1 리세스 영역의 표면 및 상기 수직홀의 측벽을 따라 유전체막을 형성하는 단계, 상기 제1 리세스 영역 내부를 채우는 플로팅 게이트를 형성하는 단계, 상기 수직홀을 따라 노출된 상기 유전체막의 표면 및 상기 플로팅 게이트의 측벽을 따라 터널 절연막을 형성하는 단계, 및 상기 수직홀을 채우는 수직 채널막을 형성하는 단계를 포함한다.
본 발명은 플로팅 게이트형 3차원 낸드 플래시 메모리 소자를 제공함으로써 3차원 반도체 메모리 소자의 소자의 소거 속도 및 데이터 유지 특성을 2차원 플로팅 게이트형 낸드 플래시 메모리 소자에 가깝게 형성할 수 있다.
또한 본 발명은 플로팅 게이트의 측벽, 상면, 및 하면이 컨트롤 게이트에 대면할 수 있도록 컨트롤 게이트에 의해 둘러싸인 플로팅 게이트를 제공함으로써 컨트롤 게이트와 플로팅 게이트간 커플링 비 효율을 개선할 수 있다. 이에 따라 본 발명은 플로팅 게이트의 크기를 줄일 수 있다.
그리고 본 발명은 메모리 셀 하나에 하나의 컨트롤 게이트가 접속된 구조를 통해 메모리 셀의 동작을 제어하므로 메모리 셀의 동작 조건을 단순화할 수 있다.
또한, 본 발명은 다층의 컨트롤 게이트들 사이에 플로팅 게이트를 배치하지 않으므로 층간 절연막을 통해 다층의 컨트롤 게이트들간 간격을 디스터브 현상을 최적화할 수 있을 정도로 설계할 수 있다.
도 1은 종래 플로팅 게이트형 3차원 낸드 플래시 메모리 소자를 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 나타내는 사시도이다.
도 3은 도 2에 도시된 반도체 소자의 메모리 셀 일부를 개략적으로 나타낸 도면이다.
도 4a 내지 도 4h는 도 2에 도시된 선"I-I'" 방향을 따라 본 발명의 실시 예에 따른 반도체 소자를 절취하여 그 제조방법의 제1 실시 예를 설명하기 위한 단면도들이다.
도 5a 내지 도 5h는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법을 단면도들이다.
도 6a 내지 도 6d는 본 발명의 제3 실시 예에 따른 반도체 소자의 제조방법을 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
이하 본 발명의 실시 예에서는 종래 플로팅 게이트형 3차원 낸드 플래시 메모리 소자에 비해 디스터브 현상을 개선할 수 있고, 반도체 소자의 사이즈를 줄일 수 있고, 메모리 셀의 동작 조건을 단순화할 수 있는 3차원 플로팅 게이트형 낸드 플래시 메모리 소자 및 그 제조방법에 대해 설명한다.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 나타내는 사시도이다. 특히, 도 2는 반도체 기판 상부에 순차로 적층된 하부 셀렉트 트랜지스터, 다층의 메모리 셀들, 및 상부 셀렉트 트랜지스터를 포함하는 수직 메모리 스트링을 포함하는 3차원 낸드 플래시 소자를 도시한 것이다. 도 2에서는 층간 절연막에 대한 도시는 생략하였다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 공통 소스 영역(203), 다수의 비트 라인(229), 및 공통 소스 영역(203)과 비트 라인(229) 사이에 배치되는 다수의 메모리 스트링들(ST)을 포함한다.
공통 소스 영역(203)은 반도체 기판(201) 상에 형성된 도프트 실리콘막 또는 반도체 기판(201) 내에 불순물을 주입하여 형성한 불순물 주입 영역이다. 공통 소스 영역(203) 상부에는 메모리 블록을 구성하는 다수의 메모리 스트링들(ST)이 공통으로 접속될 수 있다.
비트 라인들(229)은 반도체 기판(201)과 격리되어 반도체 기판(201) 상부에 배치되는 도전 패턴들이다. 비트 라인들(229)은 나란하게 배치되며 서로 격리된다. 예를 들어 비트 라인들(229)은 xyz좌표계의 y방향을 따라 연장된다. 비트 라인들(229) 각각의 하부에는 다수의 메모리 스트링들(ST)이 병렬로 접속된다.
메모리 스트링들(ST) 각각은 수직 채널막(221)을 따라 직렬로 연결된 상부 셀렉트 트랜지스터(UST), 하부 셀렉트 트랜지스터(LST), 및 다수의 메모리 셀들(MC)을 포함한다. 하부 셀렉트 트랜지스터(LST)는 공통 소스 영역(203)에 접속되며, 상부 셀렉트 트랜지스터(UST)는 비트 라인(229)에 접속되며, 하부 셀렉트 트랜지스터(LST)와 상부 셀렉트 트랜지스터(UST) 사이에 다수의 메모리 셀들(MC)이 배치된다.
수직 채널막(221)은 반도체 기판(201)에 대해 수직한 z방향을 따라 연장되어 반도체 기판(201) 상부로 돌출되며,수직 채널막(221)의 측벽을 따라 형성된 터널 절연막(219)을 더 포함한다. 터널 절연막(219)은 메모리 셀(MC)의 컨트롤 게이트(CG)에 인가되는 일정 레벨의 전압에 의해 전자를 통과시킬 수 있는 두께로 형성되는 것이 바람직하다.
메모리 셀들(MC)의 플로팅 게이트들(FG)은 서로 격리되어 다층으로 적층되고, 수직 채널막(221)을 따라 z방향으로 적층된다.
도 3은 도 2에 도시된 반도체 소자의 메모리 셀 일부를 개략적으로 나타낸 도면이다. 도 3에서는 수직 채널막(221), 플로팅 게이트(FG) 및 컨트롤 게이트(CG)만을 개략적으로 도시하였다.
플로팅 게이트(FG)는 도 3에 도시된 바와 같이 수직 채널막(221)을 감싸도록 형성된다. 플로팅 게이트(FG)와 수직 채널막(221) 사이에는 도 2에 도시된 바와 같이 터널 절연막(219)이 형성된다.
도 2를 참조하면, 다층의 플로팅 게이트들(FG) 및 터널 절연막(219)의 표면을 따라 형성된 유전체막(215)을 더 포함한다. 유전체막(215)은 메모리 셀(MC)의 플로팅 게이트(FG)와 컨트롤 게이트(CG) 사이를 절연하기에 충분한 두께로 형성되는 것이 바람직하다.
메모리 셀들(MC)의 컨트롤 게이트들(CG)은 유전체막(215)을 사이에 두고 플로팅 게이트(FG)의 측벽, 상부면 및 하부면을 감싸도록 형성된다. 그리고 컨트롤 게이트들(CG)은 수직 채널막(221)을 따라 z방향으로 서로 격리되어 적층된다. 컨트롤 게이트들(CG) 각 층은 슬릿(S)을 통해 메모리 블록 단위로 분리되어 판형으로 형성될 수 있다. 컨트롤 게이트들(CG) 각 층은 한 쌍의 제1 도전막들(207)과, 한 쌍의 제1 도전막들(207) 사이에 배치된 제2 도전막(209)을 포함한다. 제2 도전막(209)은 제1 도전막(207)보다 두꺼운 두께로 형성되는 것이 바람직하다. 플로팅 게이트(FG)는 한 쌍의 제1 도전막들(207) 사이에 형성된 제2 도전막(209)의 일부가 리세스된 영역에 배치되며 이에 따라, 플로팅 게이트(FG)는 도 3에 도시된 바와 같이 컨트롤 게이트(CG) 내부에 매립된 상태가 된다. 또는 컨트롤 게이트들(CG) 각층은 플로팅 게이트(FG)를 감싸는 단일층 도전막으로 형성될 수 있다.
제1 및 제2 도전막(207, 209)은 이들 중 어느 하나의 선택적 식각이 가능하도록 식각 선택비를 가진 서로 다른 막질로 형성될 수 있다. 예를 들어, 제1 도전막(207)은 도프트 실리콘막이며, 제2 도전막(209)은 언도프트 실리콘막일 수 있다. 또는 제1 도전막(207)은 언도프트 실리콘막이며, 제2 도전막(209)은 도프트 실리콘막일 수 있다. 도프트 실리콘막은 보론(boron), 카본등의 불순물이 도핑된 막일 수 있다. 한편, 제2 도전막(209)은 실리콘막 이외, 실리콘막보다 저항이 낮은 금속막 또는 금속 실리사이드막일 수 있다. 컨트롤 게이트들(CG) 각 층이 단일층의 도전막으로 형성되는 경우, 각 층의 도전막은 실리콘막보다 저항이 낮은 금속막 또는 금속 실리사이드막을 포함한다.
하부 셀렉트 트랜지스터(LST)의 게이트인 제1 셀렉트 게이트(LSG)는 다층의 컨트롤 게이트들(CG)과 공통 소스 영역(203) 사이에 이들과 격리되어 배치된다. 제1 셀렉트 게이트(LSG)는 게이트 절연막(218a)을 사이에 두고 수직 채널막(221)을 감싸도록 형성된다. 그리고, 제1 셀렉트 게이트(LSG)는 제2 도전막(209)을 선택적으로 식각하는 공정에서 제거되지 않도록 제2 도전막(209)에 대한 식각 선택비를 갖는 막으로 형성되거나, 제1 도전막(207)과 동일한 막으로 형성될 수 있다. 예를 들어, 제1 셀렉트 게이트(LSG)는 보론, 카본등의 불순물이 도핑된 도프트 실리콘막, 언도프트 실리콘막, 금속막 또는 금속 실리사이드막으로 형성할 수 있다. 컨트롤 게이트들(CG) 각 층이 단일층의 도전막으로 형성되는 경우, 제1 셀렉트 게이트(LSG)는 컨트롤 게이트(CG)와 동일한 도전막으로 형성될 수 있다. 또한 제1 셀렉트 게이트(LSG)는 메모리 블록 단위로 분리되어 판형으로 형성될 수 있다.
상부 셀렉트 트랜지스터(UST)의 게이트인 제2 셀렉트 게이트(USG)는 다층의 컨트롤 게이트들(CG)과 비트 라인(229) 사이에 이들과 격리되어 배치된다. 제2 셀렉트 게이트(USG)는 게이트 절연막(218b)을 사이에 두고 수직 채널막(221)을 감싸도록 형성된다. 그리고, 제2 셀렉트 게이트(USG)는 제2 도전막(209)을 선택적으로 식각하는 공정에서 제거되지 않도록 제2 도전막(209)에 대한 식각 선택비를 갖는 막으로 형성되거나, 제1 도전막(207)과 동일한 막으로 형성될 수 있다. 예를 들어, 제2 셀렉트 게이트(USG)는 보론, 카본 등의 불순물이 도핑된 도프트 실리콘막, 언도프트 실리콘막, 금속막 또는 금속 실리사이드막으로 형성할 수 있다. 컨트롤 게이트들(CG) 각 층이 단일층의 도전막으로 형성되는 경우, 제1 셀렉트 게이트(LSG)는 컨트롤 게이트(CG)와 동일한 도전막으로 형성될 수 있다. 또한 제2 셀렉트 게이트(USG)는 비트 라인들(229)과 교차하는 방향으로 연장된 라인 형태로 형성될 수 있다.
비트 라인(229)과 수직 채널막(221)이 서로 이격되어 형성된 경우, 비트 라인(229)과 메모리 스트링(ST)의 접속을 위해 비트 라인(229)과 수직 채널막(221) 사이에 비트 라인 콘택 플러그(225)가 더 형성된다. 도면에 도시하진 않았으나, 비트 라인(229)과 수직 채널막(221)은 직접 접촉될 수 있다. 이 경우, 비트 라인 콘택 플러그(225)를 생략할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 유전체막(215)에 의해 둘러싸여 한 층의 컨트롤 게이트(CG) 내부에 매립된 플로팅 게이트(FG)를 포함하므로 한 층의 컨트롤 게이트(CG)에 인가되는 프로그램 바이어스를 통해 선택된 플로팅 게이트(FG)에 전자를 주입하여 프로그램 동작을 실시할 수 있다. 이에 따라, 본 발명의 실시예는 두 층의 컨트롤 게이트에 인가되는 프로그램 바이어스를 통해 선택된 플로팅 게이트에 전자를 주입하는 종래 플로팅 게이트형 3차원 낸드 플래시 메모리 소자에서보다 프로그램 동작 조건을 단순화할 수 있다.
본 발명의 실시 예에 따른 플로팅 게이트(FG)는 유전체막(215)을 사이에 두고 다층의 컨트롤 게이트들(CG) 각층 내부에 매립되므로 다층의 컨트롤 게이트들(CG)간 간격을 디스터브 현상을 최적화할 수 있을 정도로 설계할 수 있다. 이에 따라, 본 발명의 실시 예에서는 임의의 컨트롤 게이트에 인가되는 프로그램 바이어스에 의해 프로그램 바이어스가 인가되는 컨트롤 게이트 내에 매립된 플로팅 게이트 이외의 비선택된 플로팅 게이트에 영향을 주어 비선택된 플로팅 게이트의 문턱 전압이 변하는 것을 개선할 수 있다.
본 발명의 실시 예에 따른 메모리 셀들(MC) 각각은 한 층의 컨트롤 게이트(CG)를 통해 구동된다. 이에 따라, 2개 층의 컨트롤 게이트에 의해 구동되는 메모리 셀을 포함하는 종래 플로팅 게이트형 3차원 낸드 플래시 메모리 소자에 비해 본 발명의 실시 예에서는 컨트롤 게이트(CG)의 적층 수를 줄일 수 있다. 이에 따라 본 발명의 실시 예에서는 반도체 소자의 사이즈를 줄일 수 있다.
본 발명의 실시 예에 따른 플로팅 게이트(FG)는 컨트롤 게이트(CG)에 대면하는 상부면, 하부면, 및 측벽을 포함한다. 한편, 도 1에 도시된 종래 플로팅 게이트의 측벽은 컨트롤 게이트에 대면하지 않는다. 이에 따라, 본 발명의 실시 예에서는 종래보다 플로팅 게이트(FG)의 측벽과 컨트롤 게이트(CG) 사이의 커패시턴스(capacitance)를 더 활용할 수 있다. 즉, 동일 사이즈의 플로팅 게이트(FG)에 대한 컨트롤 게이트(CG)와 플로팅 게이트(FG)간 커플링 비의 효율성이 종래보다 본 발명의 실시 예에서 더 높다. 본 발명의 실시 예에서는 컨트롤 게이트(CG)와 플로팅 게이트(FG)간 커플링 비 효율성을 증대시킬 수 있으므로 플로팅 게이트(FG)의 폭을 줄여서 반도체 소자의 크기를 줄일 수 있다. 그리고, 본 발명의 실시 예에서는 메모리 셀의 프로그램 및 소거 동작에 필요한 동작 전압을 낮출 수 있다.
도 4a 내지 도 4h는 도 2에 도시된 선"I-I'" 방향을 따라 본 발명의 실시 예에 따른 반도체 소자를 절취하여 그 제조방법의 제1 실시 예를 설명하기 위한 단면도들이다.
도 4a를 참조하면, 공통 소스 영역(203)을 포함하는 반도체 기판(201) 상에 다층의 층간 절연막들(205a 내지 205f), 및 다층의 도전막들(207a 내지 207h, 209a 내지 209c)이 적층된 적층 구조(ML)를 형성한다. 적층 구조(ML)는 순차로 적층된 제1 적층 구조(ML1), 제2 적층 구조(ML2) 및 제3 적층 구조(ML3)를 포함한다.
반도체 기판(201)은 불순물이 주입된 웰 구조를 더 포함할 수 있다. 공통 소스 영역(203)은 반도체 기판(201) 내에 불순물을 주입하여 형성하거나, 반도체 기판(201) 상부에 도프트 실리콘막을 증착하여 형성할 수 있다. 공통 소스 영역(203)에는 N형 불순물이 주입될 수 있다.
제1 적층 구조(ML1)는 공통 소스 영역(203)을 포함하는 반도체 기판(201) 상부에 적층된 제1 층간 절연막(205a), 제1 셀렉트 게이트(LSG)용 도전막(207a), 및 제2 층간 절연막(205b)을 포함한다. 제1 및 제2 층간 절연막(205a, 205b)은 제1 셀렉트 게이트용 도전막(207a)을 공통 소스 영역(203) 및 제1 컨트롤 게이트용 도전막(CG1)으로부터 절연시키기 위한 것이다.
제2 적층 구조(ML2)는 제1 내지 제3 컨트롤 게이트용 도전막(CG1, CG2, CG3) 및 제1 내지 제3 컨트롤 게이트용 도전막을 절연시키기 위한 제3 층간 절연막(205c, 205d)가 서로 교대로 적층되어 형성된다. 제1 내지 제3 컨트롤 게이트(CG1, CG2, CG3) 각각은 제1 물질막들(207b, 207c 또는 207d, 207e 또는 207f, 207g)를 사이에 두고 제2 물질막(209a 또는 209b 또는 209c)이 적층되어 형성된 적층막이다. 본 발명에서는 3층의 컨트롤 게이트(CG1, CG2, CG3)가 적층된 구조에 대해 도시되어 있지만, 컨트롤 게이트의 적층 수는 적층하고자 하는 메모리 셀의 갯 수에 따라 달라진다. 제1 물질막(207b 내지 207g)과 제2 물질막(209a 내지 209c)은 서로 식각 선택비를 갖는 물질로 형성함이 바람직하다. 예를 들어, 제1 물질막 (207b 내지 207g)은 보론, 카본 등의 불순물이 도핑된 도프트 실리콘막으로 형성하고, 제2 물질막(209a 내지 209c)은 언도프트 실리콘막으로 형성할 수 있다. 또는 제1 물질막(207b 내지 207g)은 언도프트 실리콘막으로 형성하고, 제2 물질막(209a 내지 209c)은 보론, 카본 등의 불순물이 도핑된 도프트 실리콘막으로 형성할 수 있다. 도프트 실리콘막과 언도프트 실리콘막은 결정화된 상태이거나, 비정질 상태일 수 있다. 제3 적층 구조(ML3)는 제2 적층 구조(ML2) 상부에 적층된 제4 층간 절연막(205e), 제2 셀렉트 게이트용 도전막(207h), 및 제5 층간 절연막(205f)을 포함한다. 제4 및 제5 층간 절연막(205e, 205f)은 제2 셀렉트 게이트(USG)용 도전막(207h)을 제3 컨트롤 게이트용 도전막(CG3)과 후속 공정에서 형성될 비트 라인(229)으로부터 절연시키기 위한 것이다.
제1 내지 제5 층간 절연막(205a 내지 205f)은 제1 및 제2 물질막(207b 내지 207g, 209a 내지 209c)에 대한 식각 선택비를 가지며 절연특성이 있는 제3 물질막으로 형성되는 것이 바람직하며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 제1 및 제2 셀렉트 게이트용 도전막(207a, 207h)은 제2 물질막(209b 내지 209c)을 선택적으로 식각하는 후속 식각 공정 진행시 거의 제거되지 않도록 제2 물질막(209a 내지 209c)에 대한 식각 선택비를 갖는 막으로 형성되거나, 제1 물질막(207b 내지 207g)과 동일한 막으로 형성되는 것이 바람직하다. 예를 들어, 제1 및 제2 셀렉트 게이트용 도전막(207a, 207h)은 보론, 카본 등의 불순물이 도핑된 도프트 실리콘막, 언도프트 실리콘막, 금속 실리사이드막, 또는 금속막으로 형성될 수 있다. 도프트 실리콘막과 언도프트 실리콘막은 결정화된 상태이거나, 비정질 상태일 수 있다. 금속 실리사이드막과 금속막은 도프트 실리콘막 및 언도프트 실리콘막보다 저항이 낮다.
제1 적층 구조(ML1) 및 제2 적층 구조(ML2)는 메모리 셀 영역 상에 평판 형태로 적층될 수 있다. 그리고, 제1 내지 제3 적층 구조(ML1 내지 ML3)를 포함하는 적층 구조(ML)의 가장 자리가 계단 형태가 되도록 적층 구조(ML)를 구성하는 다층의 층간 절연막들(205a 내지 205f), 및 다층의 도전막들(207a 내지 207h, 209a 내지 209c)은 상부로 갈수록 좁은 면적으로 형성된다. 적층 구조(ML)를 계단 형태로 형성하기 위해 포토레지스트 패턴을 마스크로 포토레지스트 패턴의 크기를 줄여가면서 적층 구조(ML)를 반복 식각하고 포토레지스트 패턴을 제거하는 공정이 실시될 수 있다. 또한, 제3 적층 구조(ML3)를 라인 형태로 패터닝하는 공정이 더 실시될 수 있다.
도 4b를 참조하면, 적층 구조(ML)의 일부 영역을 제거하여 적층 구조(ML)를 관통하는 다수의 수직홀(211)을 형성한다. 수직홀(211)은 공통 소스 영역(203)을 노출시킨다.
수직홀(211)을 형성하기 위해 적층 구조(ML) 상부에 수직홀(211)이 형성될 영역을 노출하는 제1 하드 마스크 패턴(미도시)을 형성한 후, 제1 하드 마스크 패턴에 의해 노출된 적층 구조(ML)의 다층의 층간 절연막들(205a 내지 205f), 및 다층의 도전막들(207a 내지 207h, 209a 내지 209c)을 이방성 식각 공정으로 식각한다. 다수의 수직홀들(211)은 xy평면내 매트릭스 형태로 배열될 수 있다. 제1 하드 마스크 패턴은 수직홀(211) 형성 후 제거할 수 있다.
도 4c를 참조하면, 제2 도전막(209a 내지 209c)을 선택적으로 제거하기 위한 식각 물질을 이용하여 수직홀(211)을 통해 노출된 제2 물질막(209a 내지 209c)의 일부를 제거하여 리세스 영역 (213)을 형성한다.
제2 물질막(209a 내지 209c)을 선택적으로 제거하기 위한 식각 물질은 제1 물질막(207b 내지 207g), 제1 및 제2 셀렉트 게이트용 도전막(207a, 207h)을 거의 식각하지 않고 제2 물질막(209a 내지 209c)을 빠르게 식각할 수 있는 물질인 것이 바람직하다. 이러한, 제2 물질막(209a 내지 209c)을 선택적으로 제거하기 위한 식각 물질은 제2 물질막(209a 내지 209c), 제1 물질막(207b 내지 207g), 제1 및 제2 셀렉트 게이트용 도전막(207a, 207h)의 막질에 따라 달라질 수 있다. 그리고, 제2 물질막(209a 내지 209c)을 선택적으로 제거하기 위한 식각하기 위한 식각 방식은 건식, 습식, 또는 리모트 플라즈마(remote palsma) 방식을 포함한다.
도 4d를 참조하면, 리세스 영역(213)의 표면 및 수직홀(211)의 측벽을 따라 유전체막(215)을 형성한다. 유전체막(215)은 산화막/질화막/산화막의 적층막으로 형성될 수 있으며, 산화막 및 질화막에 비해 유전율이 큰 고유전막을 포함하는 물질을 이용하여 형성될 수 있다.
유전체막(215)은 리세스 영역(213)을 포함하여 수직채널의 내측벽을 따라 전체 구조의 표면을 따라 증착하며, 이 후, 수직홀(211) 저면과 적층 구조(ML) 상부면 상부에 형성된 유전체막(215)을 제거하기 위한 에치-백(etch-back)등의 식각 공정을 실시하여 리세스 영역(213) 표면과 수직홀(211)의 내측벽에만 유전체막(215)을 잔류시킬 수 있다. 식각 공정 후 잔류된 유전체막(215)을 통해 공통 소스 영역(203)이 노출된다.
도 4e를 참조하면, 유전체막(215)을 통해 공통 소스 영역(203)이 노출된 전체 구조의 표면을 따라 리세스 영역(213)이 채워질 수 있도록 플로팅 게이트용 도전막(217)을 형성한다. 플로팅 게이트용 도전막(217)은 실리콘막으로 형성할 수 있다.
도 4f를 참조하면, 적층 구조(ML)의 상부면, 수직홀(211)의 저면 및 측벽 상에 형성된 플로팅 게이트용 도전막(217)의 일부를 습식 또는 건식 식각 공정으로 제거하여 플로팅 게이트용 도전막(217)을 리세스 영역(213) 내부에만 잔류시킨다.
도 4g를 참조하면, 플로팅 게이트(FG)의 측벽 및 유전체막(215)의 표면을 따라 터널 절연막(219)을 형성한다. 터널 절연막(219)은 실리콘 산화막으로 형성할 수 있다. 제1 및 제2 셀렉트 게이트(LSG, USG) 측벽에 형성된 절연막들(215, 219) 게이트 절연막이 된다.
이 후, 수직홀(211) 내부를 수직 채널막(221)으로 채운다. 수직 채널막(221)은 반도체 막으로서, 실리콘막으로 형성할 수 있다. 수직 채널막(221)은 공통 소스 영역(203)에 접속된다.
한편, 도면에 도시하진 않았으나 제2 적층 구조(ML2), 리세스 영역(213), 유전체막(215), 플로팅 게이트(FG), 및 터널 절연막(219)은 제1 적층 구조(ML1)를 관통하는 제1 수직홀을 형성하는 단계, 제1 수직홀 측벽에 게이트 절연막을 형성하는 단계, 및 제1 수직홀 내부를 채널막으로 채우는 단계를 순차로 실시한 후 형성될 수 있다. 그리고, 제3 적층 구조(ML3)는 제2 적층 구조(ML2)를 관통하는 제2 수직홀을 형성하는 단계, 제2 수직홀을 통해 노출된 제2 적층 구조(ML2)의 제2 물질막(209a 내지 209c)을 제거하여 리세스 영역(213)을 형성하는 단계, 리세스 영역(213) 포함하는 제1 수직홀 표면을 따라 유전체막(215)을 형성하는 단계, 리세스 영역(213)을 채우는 플로팅 게이트(FG)를 형성하는 단계, 터널 절연막(219)을 형성하는 단계, 및 제2 수직홀을 채우는 채널막을 형성하는 단계를 순차로 실시한 후 형성될 수 있다. 이 경우, 제3 적층 구조(ML3)를 형성한 후, 제3 적층 구조(ML3)를 관통하는 제3 수직홀을 형성하는 단계, 제3 수직홀 측벽에 게이트 절연막을 형성하는 단계, 및 제3 수직홀 내부를 채널막으로 채우는 단계를 순차로 실시한다.
도 4h를 참조하면, 수직 채널막(221)이 형성된 전체 구조 상부에 제6 층간 절연막(223)을 형성한 후, 제6 층간 절연막(223)을 관통하여 수직 채널막(221)에 접속된 비트 라인 콘택 플러그(225)를 형성한다. 제6 층간 절연막(223)은 실리콘 산화막과 같은 절연물로 형성된다. 비트 라인 콘택 플러그(225)는 도프트 실리콘막, 금속막, 또는 금속 실리사이드막으로 형성할 수 있다.
이어서, 비트 라인 콘택 플러그(225)가 형성된 전체 구조 상부에 제7 층간 절연막(227)을 형성한 후, 제7 층간 절연막(227)을 관통하여 비트 라인 콘택 플러그(225)에 접속된 비트 라인(229)을 형성한다. 제7 층간 절연막(227)은 실리콘 산화막과 같은 절연물로 형성하며, 비트 라인(229)은 도전물질로 형성한다.
도 5a 내지 도 5h는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 공통 소스 영역(303)을 포함하는 반도체 기판(301) 상에제1 물질막인 다층의 도전막들(307a 내지 307h), 제2 물질막인 다층의 희생막(309a 내지 309c), 및 제3 물질막인 다층의 층간 절연막들(305a 내지 305f)이 적층된 적층 구조(ML′)를 형성한다. 제1 내지 제3 물질막은 각각에 대한 식각 선택비를 갖는 막으로 형성되는 것이 바람직하다. 적층 구조(ML′)는 순차로 적층된 제1 적층 구조(ML1′), 제2 적층 구조(ML2′) 및 제3 적층 구조(ML3′)를 포함한다.
반도체 기판(301)은 불순물이 주입된 웰 구조를 더 포함할 수 있다. 공통 소스 영역(303)은 반도체 기판(301) 내에 불순물을 주입하여 형성하거나, 반도체 기판(301) 상부에 도프트 실리콘막을 증착하여 형성할 수 있다. 공통 소스 영역(303)에는 N형 불순물이 주입될 수 있다.
제1 적층 구조(ML1′)는 공통 소스 영역(303)을 포함하는 반도체 기판(301) 상부에 적층된 제1 층간 절연막(305a), 제1 셀렉트 게이트(LSG)용 도전막(307a), 및 제2 층간 절연막(305b)을 포함한다. 제1 및 제2 층간 절연막(305a, 305b)은 제1 셀렉트 게이트용 도전막(307a)을 공통 소스 영역(303) 및 제1 컨트롤 게이트용 도전막으로부터 절연시키기 위한 것이다.
제2 적층 구조(ML2′)는 제1 도전막/희생막/제1 도전막이 적층된 다층막(307b/309a/307c, 307d/309b/307e, 307f/309c/307g)과 제1 내지 제3 컨트롤 게이트용 도전막들 사이를 절연시키기 위한 제3 층간 절연막(305c, 305d)을 제1 적층 구조(ML1′) 상부에 교대로 적층하여 형성된다. 본 발명에서는 제1 및 제2 셀렉트 게이트용 도전막(307a, 307h) 사이에 제1 내지 제3 콘트롤 게이트용 도전막이 적층되는 경우를 고려하여 제3 층간 절연막(305c, 305d)을 사이에 두고 3단의 다층막(307b/309a/307c, 307d/309b/307e, 307f/309c/307g)이 적층된 구조에 대해 도시하고 있으나, 다층막(307b/309a/307c, 307d/309b/307e, 307f/309c/307g) 과 제3 층간 절연막(305c, 305d)의 적층 수는 적층하고자 하는 메모리 셀의 갯 수에 따라 달라진다. 제1 도전막(307b 내지 307g)은 컨트롤 게이트용 도전막 각 층의 일부로 이용될 수 있다. 제1 도전막(307b 내지 307g)은 보론, 카본 등의 불순물이 도핑된 도프트 실리콘막, 언도프트 실리콘막, 금속막 또는 금속 실리사이드막으로 형성할 수 있다. 도프트 실리콘막과 언도프트 실리콘막은 결정화된 상태이거나, 비정질 상태일 수 있다. 금속 실리사이드막과 금속막은 도프트 실리콘막 및 언도프트 실리콘막보다 저항이 낮다. 희생막(309a 내지 309c)은 다층의 층간 절연막들(305a 내지 305f)과 서로 식각 선택비를 갖는 다른 막질로 형성되는 것이 바람직하며, 예를 들어 질화막으로 형성될 수 있다.
제3 적층 구조(ML3′)는 제2 적층 구조(ML2′) 상부에 적층된 제4 층간 절연막(305e), 제2 셀렉트 게이트(USG)용 도전막(307h), 및 제5 층간 절연막(305f)을 포함한다. 제4 및 제5 층간 절연막(305e, 305f)은 제2 셀렉트 게이트용 도전막(307h)을 제3 컨트롤 게이트용 도전막과 비트 라인(329)으로부터 절연시키기 위한 것이다.
제1 내지 제5 층간 절연막(305a 내지 305f)은 실리콘 산화막으로 형성될 수 있다. 제1 및 제2 셀렉트 게이트용 도전막(307a, 307h)은 보론, 카본 등의 불순물이 도핑된 도프트 실리콘막, 언도프트 실리콘막, 금속 실리사이드막, 또는 금속막으로 형성될 수 있다. 도프트 실리콘막과 언도프트 실리콘막은 결정화된 상태이거나, 비정질 상태일 수 있다. 금속 실리사이드막과 금속막은 도프트 실리콘막 및 언도프트 실리콘막보다 저항이 낮다.
도 5b를 참조하면, 적층 구조(ML′)의 일부 영역을 제거하여 적층 구조(ML′)를 관통하는 다수의 수직홀(311)을 형성한다. 수직홀(311)은 공통 소스 영역(303)을 노출시킨다.
수직홀(311)을 형성하기 위한 공정은 도 4b에서 상술한 바와 동일하다.
도 5c를 참조하면, 희생막(309a 내지 309c)을 선택적으로 제거하기 위한 식각 물질을 이용하여 수직홀(311)을 통해 노출된 희생막(309a 내지 309c)의 일부를 제거하여 제1 리세스 영역(313)을 형성한다.
도 5d를 참조하면, 제1 리세스 영역(313)의 표면 및 수직홀(311)의 측벽을 따라 유전체막(315)을 형성한다. 유전체막(315)은 산화막/질화막/산화막의 적층막으로 형성될 수 있으며, 산화막 및 질화막보다 유전상수가 높은 고유전막을 포함하는 물질을 이용하여 형성될 수 있다.
유전체막(315)의 구체적인 형성 공정은 도 4d에서 상술한 바와 동일하다.
도 5e를 참조하면, 도 4e 및 도 4f에서 상술한 바와 동일한 방식으로 제1 리세스 영역(313) 내부에 플로팅 게이트(FG)를 형성한다.
이어서, 도 4g에서 상술한 바와 동일한 방식으로 플로팅 게이트(FG)의 측벽 및 유전체막(315)의 표면을 따라 터널 절연막(319)을 형성한 후, 수직홀(311) 내부를 수직 채널막(321)으로 채운다. 이 후, 적층 구조(ML′)의 희생막(309a 내지 309c)을 노출시키기 위한 트렌치를 형성한다.
도 5f를 참조하면, 노출된 희생막(309a 내지 309c)을 제거한다. 이로써, 희생막(309a 내지 309c)이 제거된 영역에 제2 리세스 영역(351)이 형성된다. 제2 리세스 영역(351)은 제1 도전막들(307b 내지 307g) 사이에 형성된다.
도 5g를 참조하면, 제2 리세스 영역(351)을 컨트롤 게이트용 제2 도전막(353)으로 채운다. 이로써, 서로 인접한 컨트롤 게이트용 제1 도전막들(307b 내지 307g) 사이에 형성된 플로팅 게이트(FG)의 외측벽은 컨트롤 게이트용 제2 도전막(353)에 의해 둘러싸인다. 그 결과 플로팅 게이트(FG)은 컨트롤 게이트(CG) 내부에 매립된 상태가 된다.
제2 도전막(353)은 보론, 카본 등의 불순물이 도핑된 도프트 실리콘막, 언도프트 실리콘막, 금속 실리사이드막, 또는 금속막으로 형성될 수 있다. 도프트 실리콘막과 언도프트 실리콘막은 결정화된 상태이거나, 비정질 상태일 수 있다. 금속 실리사이드막과 금속막은 도프트 실리콘막 및 언도프트 실리콘막보다 저항이 낮다.
도 5h를 참조하면, 수직 채널막(321)이 형성된 전체 구조 상부에 제6 층간 절연막(323)을 형성한 후, 제6 층간 절연막(323)을 관통하여 수직 채널막(321)에 접속된 비트 라인 콘택 플러그(325)를 형성한다. 제6 층간 절연막(323)은 실리콘 산화막과 같은 절연물로 형성된다. 비트 라인 콘택 플러그(325)는 도프트 실리콘막, 금속막, 또는 금속 실리사이드막으로 형성할 수 있다.
이어서, 비트 라인 콘택 플러그(325)가 형성된 전체 구조 상부에 제7 층간 절연막(327)을 형성한 후, 제7 층간 절연막(327)을 관통하여 비트 라인 콘택 플러그(325)에 접속된 비트 라인(329)을 형성한다. 제7 층간 절연막(327)은 실리콘 산화막과 같은 절연물로 형성하며, 비트 라인(329)은 도전물질로 형성한다.
도 6a 내지 도 6d는 본 발명의 제3 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 공통 소스 영역(403)을 포함하는 반도체 기판(401) 상에 제1 물질막인 다층의 제1 희생막들(407a 내지 407h), 제2 물질막인 다층의 제2 희생막들(409a 내지 409c), 및 제3 물질막인 다층의 층간 절연막들(405a 내지 405f)이 적층된 적층 구조(ML″)를 형성한다. 제1 내지 제3 물질막은 각각에 대한 식각 선택비를 갖도록 서로 다른 막질로 형성되는 것이 바람직하다. 적층 구조(ML″)는 순차로 적층된 제1 적층 구조(ML1″), 제2 적층 구조(ML2″) 및 제3 적층 구조(ML3″)를 포함한다.
반도체 기판(401)은 불순물이 주입된 웰 구조를 더 포함할 수 있다. 공통 소스 영역(403)은 반도체 기판(401) 내에 불순물을 주입하여 형성하거나, 반도체 기판(401) 상부에 도프트 실리콘막을 증착하여 형성할 수 있다. 공통 소스 영역(403)에는 N형 불순물이 주입될 수 있다.
제1 적층 구조(ML1″)는 공통 소스 영역(403)을 포함하는 반도체 기판(401) 상부에 적층된 제1 층간 절연막(405a), 제1 셀렉트 게이트가 형성될 영역을 정의하는 제1 희생막(407a), 및 제2 층간 절연막(405b)을 포함한다. 제1 및 제2 층간 절연막(405a, 405b)은 제1 셀렉트 게이트를 공통 소스 영역(403) 및 제1 컨트롤 게이트용 도전막으로부터 절연시키기 위한 것이다.
제2 적층 구조(ML2″)는 제1 희생막/제2 희생막/제1 희생막이 적층된 다층막(407b/409a/407c, 407d/409b/407e, 407f/409c/407g)과 제1 내지 제3 컨트롤 게이트용 도전막들 사이를 절연시키기 위한 제3 층간 절연막(405c, 405d)을 제1 적층 구조(ML1″) 상부에 교대로 적층하여 형성된다. 본 발명에서는 제1 및 제2 셀렉트 게이트 사이에 제1 내지 제3 콘트롤 게이트용 도전막이 적층되는 경우를 고려하여 제3 층간 절연막(405c, 405d)을 사이에 두고 3단의 다층막(407b/409a/407c, 407d/409b/407e, 407f/409c/407g)이 적층된 구조에 대해 도시하고 있으나, 다층막(407b/409a/407c, 407d/409b/407e, 407f/409c/407g)과 제3 층간 절연막(405c, 405d)의 적층 수는 적층하고자 하는 메모리 셀의 갯 수에 따라 달라진다.
제3 적층 구조(ML3″)는 제2 적층 구조(ML2″) 상부에 적층된 제4 층간 절연막(405e), 제2 셀렉트 게이트가 형성될 영역을 정의하는 제1 희생막(407h), 및 제5 층간 절연막(405f)을 포함한다. 제4 및 제5 층간 절연막(405e, 405f)은 제2 셀렉트 게이트를 제3 컨트롤 게이트와 비트 라인(429)으로부터 절연시키기 위한 것이다.
제2 희생막(409a 내지 409c)은 제1 희생막(407a 내지 407h)에 대한 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들어, 제1 희생막(407a 내지 407h)은 보론 또는 카본 등의 불순물이 도핑된 도프트 질화막으로 형성되고, 제2 희생막(409a 내지 409c)은 언도프트 질화막으로 형성될 수 있다. 이와는 반대로 제1 희생막(407a 내지 407h)은 언도프트 질화막으로 형성되고, 제2 희생막(409a 내지 409c)은 보론 또는 카본 등의 불순물이 도핑된 도프트 질화막으로 형성될 수 있다. 즉 제1 희생막(407a 내지 407h) 및 제2 희생막(409a 내지 409c)은 조성이 다른 질화막으로 형성될 수 있다.
제1 내지 제5 층간 절연막(405a 내지 405f)은 실리콘 산화막으로 형성될 수 있다.
이 후, 적층 구조(ML″)의 일부 영역을 제거하여 적층 구조(ML″)를 관통하여 공통 소스 영역(403)을 노출시키는 다수의 수직홀(411)을 형성한다. 수직홀(411)을 형성하기 위한 공정은 도 4b에서 상술한 바와 동일하다.
이어서, 제2 희생막(409a 내지 409c)을 선택적으로 제거하기 위한 식각 물질을 이용하여 수직홀(411)을 통해 노출된 제2 희생막(409a 내지 409c)의 일부를 제거하여 제1 리세스 영역(413)을 형성한다.
도 6b를 참조하면, 제1 리세스 영역(413)의 표면 및 수직홀(411)의 측벽을 따라 유전체막(415)을 형성한다. 유전체막(415)은 산화막/질화막/산화막의 적층막으로 형성될 수 있으며, 산화막 및 질화막보다 유전상수가 높은 고유전막을 포함하는 물질을 이용하여 형성될 수 있다.
유전체막(415)의 구체적인 형성 공정은 도 4d에서 상술한 바와 동일하다.
이어서, 도 4e 및 도 4f에서 상술한 바와 동일한 방식으로 제1 리세스 영역(413) 내부에 플로팅 게이트(FG)를 형성한다. 이 후, 도 4g에서 상술한 바와 동일한 방식으로 플로팅 게이트(FG)의 측벽 및 유전체막(415)의 표면을 따라 터널 절연막(419)을 형성한 후, 수직홀(411) 내부를 수직 채널막(421)으로 채운다. 이 후, 적층 구조(ML″)의 제1 희생막(407a 내지 407f) 및 제2 희생막(409a 내지 409c)을 노출시키기 위한 트렌치를 형성한다.
도 6c를 참조하면, 노출된 제1 희생막(407a 내지 407f) 및 제2 희생막(409a 내지 409c)을 제거한다. 이로써, 제2 리세스 영역들(451a, 451b, 451c)이 형성된다. 최하층의 제2 리세스 영역(451a)은 제1 셀렉트 게이트가 형성될 영역이며, 최상층의 제2 리세스 영역(451c)은 제2 셀렉트 게이트가 형성될 영역이며, 플로팅 게이트(FG)를 감싸는 제2 리세스 영역(451b)은 컨트롤 게이트가 형성될 영역이다.
도 6d를 참조하면, 제2 리세스 영역(451a 내지 451c)을 게이트용 도전막으로 채운다. 이로써, 플로팅 게이트(FG)를 감싸는 단일층의 컨트롤 게이트(CG), 수직 채널막(421)을 감싸는 제1 및 제2 셀렉트 게이트(LSG, USG)가 형성된다.
게이트용 도전막으로는 폴리 실리콘막, 금속 실리사이드막, 또는 금속막 등 어떠한 도전막의 적용이 가능하나, 컨트롤 게이트(CG), 제1 및 제2 셀렉트 게이트(LSG, USG)의 저항을 개선하기 위해 텅스텐 등의 금속막으로 형성되는 것이 바람직하다.
수직 채널막(421)이 형성된 전체 구조 상부에 제6 층간 절연막(423)을 형성한 후, 제6 층간 절연막(423)을 관통하여 수직 채널막(421)에 접속된 비트 라인 콘택 플러그(425)를 형성한다. 제6 층간 절연막(423)은 실리콘 산화막과 같은 절연물로 형성된다. 비트 라인 콘택 플러그(425)는 도프트 실리콘막, 금속막, 또는 금속 실리사이드막으로 형성할 수 있다.
이어서, 비트 라인 콘택 플러그(425)가 형성된 전체 구조 상부에 제7 층간 절연막(427)을 형성한 후, 제7 층간 절연막(427)을 관통하여 비트 라인 콘택 플러그(425)에 접속된 비트 라인(429)을 형성한다. 제7 층간 절연막(427)은 실리콘 산화막과 같은 절연물로 형성하며, 비트 라인(429)은 도전물질로 형성한다.
201, 301, 401: 반도체 기판
205a 내지 205f, 223, 227, 305a 내지 305f, 323, 327, 405a 내지 405f, 423, 427: 층간 절연막
207a 내지 207h, 209a 내지 209c, 217, 307a 내지 307h, 353: 도전막
FG: 플로팅 게이트 CG: 컨트롤 게이트
LSG: 제1 셀렉트 게이트 USG: 제2 셀렉트 게이트
211, 311: 수직홀 221, 321: 수직 채널막
215, 315: 유전체막 225, 325: 터널 절연막
213, 313, 351: 리세스 영역 309a 내지 309c: 희생막
225, 325: 비트라인 콘택 플러그 229, 329: 비트 라인
407a 내지 407h: 제1 희생막 409a 내지 409c: 제2 희생막

Claims (15)

  1. 반도체 기판 상부로 돌출된 수직 채널막;
    상기 수직 채널막의 측벽을 감싸는 터널 절연막;
    상기 수직 채널막을 따라 격리되어 적층되고, 상기 터널 절연막을 사이에 두고 상기 수직 채널막을 감싸는 다층의 플로팅 게이트들;
    상기 터널 절연막 및 다층의 플로팅 게이트들 측벽을 따라 형성된 유전체막;
    상기 유전체막을 사이에 두고 상기 다층의 플로팅 게이트들 각각을 감싸는 다층의 컨트롤 게이트들; 및
    상기 다층의 컨트롤 게이트들 사이에 형성된 층간 절연막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 다층의 컨트롤 게이트들 각층은
    상기 플로팅 게이트를 사이에 두고 상기 플로팅 게이트의 상부 및 하부에 배치된 제1 도전막들과, 상기 제1 도전막들 사이에서 상기 플로팅 게이트의 측벽을 감싸며 형성된 제2 도전막을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 도전막은 식각 선택비를 갖는 서로 다른 물질로 형성된 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제1 및 제2 도전막은 동일한 막으로 형성된 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 도전막은 폴리 실리콘 또는 금속막을 포함하는 물질로 형성된 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제1 도전막은 폴리 실리콘을 포함하며, 상기 제2 도전막은 폴리 실리콘 또는 금속막을 포함하는 물질로 형성된 반도체 소자.
  7. 제1 물질막들 사이에 제2 물질막이 적층된 적층막과 제3 물질막 다수를 교대로 적층하여 적층 구조를 형성하는 단계;
    상기 적층 구조를 관통하는 수직홀을 형성하는 단계;
    상기 제2 물질막을 식각하여 제1 리세스 영역을 형성하는 단계;
    상기 제1 리세스 영역의 표면 및 상기 수직홀의 측벽을 따라 유전체막을 형성하는 단계;
    상기 제1 리세스 영역 내부를 채우는 플로팅 게이트를 형성하는 단계;
    상기 수직홀을 따라 노출된 상기 유전체막의 표면 및 상기 플로팅 게이트의 측벽을 따라 터널 절연막을 형성하는 단계; 및
    상기 수직홀을 채우는 수직 채널막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 물질막은 상기 제1 물질막에 대한 식각 선택비를 갖는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제3 물질막은 상기 적층막에 대한 식각 선택비를 갖는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제3 물질막은 층간 절연막인 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제1 리세스 영역을 형성하는 단계는
    상기 제1 물질막들 사이에 형성된 상기 제2 물질막을 선택적으로 식각하여 상기 제1 리세스 영역을 형성하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 수직 채널막을 형성하는 단계 이후,
    상기 제2 물질막을 제거하여 상기 제1 물질막들 사이에 제2 리세스 영역을 형성하는 단계; 및
    상기 제2 리세스 영역을 채우는 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 수직 채널막을 형성하는 단계 이후,
    상기 제1 및 제2 물질막을 제거하여 제2 리세스 영역을 형성하는 단계; 및
    상기 제2 리세스 영역을 채우는 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제1 물질막은 폴리 실리콘을 포함하여 형성되며, 상기 제2 리세스 영역을 채우는 도전막은 금속을 포함하여 형성하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 제2 리세스 영역을 채우는 도전막은 금속을 포함하여 형성하는 반도체 소자의 제조방법.
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