KR20120094818A - 비휘발성 메모리 소자 및 그 동작 방법 - Google Patents

비휘발성 메모리 소자 및 그 동작 방법 Download PDF

Info

Publication number
KR20120094818A
KR20120094818A KR1020110070880A KR20110070880A KR20120094818A KR 20120094818 A KR20120094818 A KR 20120094818A KR 1020110070880 A KR1020110070880 A KR 1020110070880A KR 20110070880 A KR20110070880 A KR 20110070880A KR 20120094818 A KR20120094818 A KR 20120094818A
Authority
KR
South Korea
Prior art keywords
channel
memory device
nonvolatile memory
gate electrode
film
Prior art date
Application number
KR1020110070880A
Other languages
English (en)
Inventor
세이이치 아리토메
유현승
황성진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to US13/398,397 priority Critical patent/US9019767B2/en
Publication of KR20120094818A publication Critical patent/KR20120094818A/ko
Priority to US14/673,321 priority patent/US9286988B2/en
Priority to US15/015,438 priority patent/US9368219B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Abstract

비휘발성 메모리 소자 및 그 동작 방법이 제공된다. 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판으로부터 수직으로 돌출된 채널; 상기 채널을 따라 적층된 복수의 메모리 셀; 상기 채널의 일단에 연결되는 비트라인; 및 상기 채널의 타단에 연결되는 소스영역을 포함하고, 상기 소스영역과 접하는 상기 채널의 제1 단부는, 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로 형성된다.

Description

비휘발성 메모리 소자 및 그 동작 방법 {NON-VOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 3차원 구조의 비휘발성 메모리 소자 및 그 동작방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
일반적으로, 비휘발성 메모리 소자는 플로팅게이트와 채널 사이에 고전위차를 발생시킴으로써 플로팅게이트와 채널 사이의 터널 절연막을 통하여 전자들이 터널링되는 현상인 F-N(Fowler-Nordheim;F-N)터널링 현상을 이용하여 프로그램/소거 동작을 수행한다. 예를 들어, 프로그램 동작은 프로그램전압(고전압)을 플로팅게이트에 전달하여 채널의 전자를 플로팅게이트의 전도성 밴드에 주입하는 방식으로 수행되며, 반대로 소거동작은 채널에 소거전압(고전압)을 전달하여 플로팅게이트의 전도성 밴드에 주입된 전자를 채널로 방출시키는 방식으로 수행된다. 2차원 구조의 비휘발성 메모리 소자의 경우 소거동작은 채널에 소거전압을 전달하기 위하여 기판에 형성된 벌크에 소거전압을 인가하고, 블럭단위로 소거동작이 이루어진다.
그런데, 2차원 구조와 달리 3차원 구조의 비휘발성 메모리 소자는 소거동작 모드(erase operation)와 관련하여, 소거동작 속도(speed)의 문제와 채널 전위의 부스팅(boosting)의 문제 등이 보고되고 있다. 이는 3차원 구조의 비휘발성 메모리 소자의 경우 그 구조상 소거 바이어스(erase bias)를 인가하기 어렵기 때문에 발생하는 문제이다. 즉, 종래의 평면형(planar) 비휘발성 메모리 소자는 각각의 메모리 셀들이 기판 내에 형성되므로, 블럭(block) 단위로 소거동작을 수행하는 비휘발성 메모리 소자에 있어서, 기판의 벌크에 소거 바이어스(erase bias)를 인가하면 되므로, 소거동작(erase operation)이 용이하였으나, 3차원 구조의 비휘발성 메모리 소자의 경우에는, 기판으로부터 돌출된 채널을 따라 메모리 셀들이 3차원 구조로 적층되므로, 소거동작을 위한 바이어스(erase bias) 전달이 어렵다.
따라서, 3차원 구조의 비휘발성 메모리 소자의 경우에는 게이트 유도 드레인 누설(Gate Induced Drain Leakage, 이하 GIDL) 전류를 이용한 소거동작 방식이 제안되었다. 먼저, 도면을 참조하여 GIDL 전류에 대하여 설명한다.
도 1은 GIDL 전류의 발생을 설명하기 위한 도면이다. 설명의 편의를 위하여, 게이트와 드레인을 중심으로 도시하였다.
도면부호 'O'로 도시한 바와 같이, 게이트 전극과 드레인 영역이 오버랩(gate to drain junction overlap) 부위가 있는 경우 게이트 전극에 고전압이 인가되면 게이트 전극과 드레인 영역사이에 직접적인 터널링에 의한 GIDL 전류가 발생한다. 이와 같은 GIDL 전류가 잘 발생하기 위해서는 GIDL 전류 유발 부분의 정션(junction)에 도핑 농도차이가 급격히 변하는 형태의 도핑모양(doping fomation)이 필요하다.
이와 같은 GIDL 전류는 3차원 구조의 비휘발성 메모리 소자의 소거 동작에서 활용된다. 구체적으로, 3차원 구조의 비휘발성 메모리 소자는 수직으로 돌출된 채널과, 채널을 따라 수직으로 적층되는 소스 선택 트랜지스터, 복수의 메모리 셀 및 드레인 선택 트랜지스터와, 채널의 양단에 각각 연결되는 소스라인 및 비트라인을 포함하고, 특히 GIDL 전류 발생을 위하여 채널의 양 단부 즉, 소스 선택 트랜지스터와 소스라인 사이의 채널 부분 및/또는 드레인 선택 트랜지스터와 비트라인 사이의 채널 부분에는 고농도의 N형 불순물 도핑 영역이 구비된다. 이러한 구조에서 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터의 게이트에 고전압이 인가되면 전술한 GIDL 전류가 발생할 수 있다. GIDL 전류에 의해 생성된 핫 홀(hot hole)은 채널로 공급되어 소거 동작에 이용된다.
그런데, 이와 같은 소거 동작의 경우 GIDL에 의하여 생성되는 핫 홀(hot hole)의 비율이 낮아서 소거 동작의 속도가 느려지는 문제점이 있다. 또한, GIDL 전류가 잘 유발되기 위해서는 채널의 양 단부에 형성되는 N형 불순물 도핑 영역의 도핑 농도를 최적화할 필요가 있는데, 3차원 구조의 경우 채널로 불순물 확산 속도가 높은 다결정 폴리실리콘(poly-silicon)을 이용하므로 도핑 농도의 최적화에 한계가 있다.
본 발명은 상기 과제를 해결하기 위해 제안된 것으로서, 소거 동작 특성이 우수한 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판으로부터 수직으로 돌출된 채널; 상기 채널을 따라 적층된 복수의 메모리 셀; 상기 채널의 일단에 연결되는 비트라인; 및 상기 채널의 타단에 연결되는 소스영역을 포함하고, 상기 소스영역과 접하는 상기 채널의 제1 단부는, 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로 형성된다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법은, 제1항의 비휘발성 메모리 소자의 동작 방법으로서, 상기 메모리 셀의 콘트롤 게이트 전극에 음의 소거 전압을 인가하고 상기 소스영역을 통해 상기 채널에 상기 음의 소거 전압보다 양의 방향으로 상향된 제1 전압을 인가하여, 상기 메모리 셀에 저장된 전하를 F-N 터널링 방식으로 소거한다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 소자의 동작 방법은, 제1항의 비휘발성 메모리 소자의 동작 방법으로서, 상기 소스영역을 통해 상기 채널에 양의 소거전압을 인가하고 상기 메모리 셀의 콘트롤 게이트 전극에 상기 양의 소거 전압보다 음의 방향으로 하향된 제2 전압을 인가하여, 상기 메모리 셀에 저장된 전하를 F-N 터널링 방식으로 소거한다.
본 발명에 따르면, 소거 동작 특성이 우수한 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법을 제공할 수 있다.
도 1은 GIDL 전류의 발생을 설명하기 위한 도면
도 2a 내지 도 2c는 본 발명의 제1실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 도면
도 3a 내지 도 3g는 본 발명의 제1실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도
도 4a 내지 도 4d는 본 발명의 제1실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 다른 제조 방법을 설명하기 위한 공정 단면도
도 5는 본 발명의 제2실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 도면
도 6a 내지 도 6f는 본 발명의 제2실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도
도 7은 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도
도 8은 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2c는 본 발명의 제1실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 도면으로서, 도 2a는 단면도이고, 도 2b는 평면도이고, 도 2c는 단위 메모리 셀을 나타내는 사시도이다. 설명의 편의를 위해, 채널, 플로팅 게이트 전극 및 콘트롤 게이트 전극을 중심으로 도시하였으며, 그들 사이에 개재된 절연막은 생략하였다.
도 2a 내지 도 2c를 참조하면, 본 발명의 제1실시 예에 따른 3차원 구조의 비휘발성 메모리 소자는 소스 영역(S)이 형성된 기판(20)으로부터 수직으로 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC_0~MC_3)들을 포함한다. 여기서, 복수의 메모리 셀(MC_0~MC_3) 들은 하부선택트랜지스터(LST) 및 상부선택트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(ST)을 구성한다. 일 방향 예컨대, 세로 방향으로 배열되는 복수의 스트링(ST)들의 일단은 각각의 비트라인(BL)에 연결되고, 매트릭스 형태로 배열되는 복수의 스트링(ST)들의 타단은 소스 영역(S)에 공통적으로 연결된다. 본 실시예에서는 하나의 스트링(ST)이 4개의 메모리 셀(MC_0~MC_3)을 포함하는 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며 메모리 셀의 개수는 얼마든지 변경될 수 있다.
상부 선택 트랜지스터(UST)는 메모리 셀(MC_0~MC_3)의 상부에 배치되고 게이트(USG)에 인가되는 전압에 따라 비트라인(BL)과 스트링(ST)의 전기적 연결을 제어한다. 하부 선택 트랜지스터(LST)는 메모리 셀(MC_0~MC_3)의 하부에 배치되고 게이트(LSG)에 인가되는 전압에 따라 소스영역(S)과 스트링(ST)의 전기적인 연결을 제어한다.
채널(CH)은 전술한 바와 같이 하부선택트랜지스터(LST), 복수의 메모리 셀(MC_0~MC_3) 및 상부선택트랜지스터(UST)의 채널로 이용되며, 하단은 소스 영역(S)에 연결되고 상단은 비트라인(BL)에 연결된다. 여기서, 하부선택게이트(LSG), 복수의 메모리 셀(MC_0~MC_3) 및 상부선택게이트(USG)가 형성된 영역에 대응하는 채널(CH) 부분을 이하, 채널(CH)의 중심부라 하고, 중심부를 제외한 나머지 부분 중 소스 영역(S)에 가까운 부분을 이하, 제1 단부(A)라 하고 비트라인(BL)에 가까운 부분을 이하, 제2 단부(B)라 하기로 한다. 이때, 채널(CH)의 중심부는 언도핑된(undoped) 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제1 단부(A)는 채널(CH)의 중심부와 동일한 도전형을 가질 수 있으며 그에 따라 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제2 단부(B)는 채널(CH)의 중심부와 동일한 도전형을 갖거나 또는 다른 도전형을 가질 수 있다. 즉, 채널(CH)의 제2 단부(B)는 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층이거나, 고농도의 N타입의 불순물이 도핑된 반도체층일 수 있다. 이 경우 채널(CH)의 중심부 및 제1 단부(A)가 같은 도전형을 갖기 때문에 채널(CH)은 소스 영역(S)과 직접 콘택(direct contact)된다. 나아가, 채널(CH)의 제2 단부(B)가 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로서 중심부와 같은 도전형을 갖는 경우 채널(CH)은 소스 영역(S)뿐만 아니라 비트라인(BL)과도 직접 콘택된다.
메모리 셀(MC_0~MC_3)은, 기판(20)으로부터 돌출된 채널(CH)을 둘러싸는 터널절연막(T)과, 터널 절연막(T)이 형성된 채널(CH)을 따라 교대로 적층된 복수의 플로팅 게이트 전극(FG) 및 콘트롤 게이트 전극(CG)을 포함한다. 이때, 플로팅 게이트 전극(FG)은 터널 절연막(T)과 마찬가지로 채널(CH)을 둘러싸는 링 형상을 가지나, 콘트롤 게이트 전극(CG)은 비트라인(BL)과 교차하는 일 방향 예컨대, 가로 방향으로 연장되어 워드라인(WL)을 이룬다. 또한, 도시되지는 않았지만, 플로팅 게이트 전극(FG)과 콘트롤 게이트 전극(CG) 사이에는 플로팅게이트전극(FG)에 저장된 전하의 이동을 방지하기 위한 전하차단막(미도시됨)이 개재된다.
여기서, 메모리 셀(MC_0~MC_3) 각각은 하나의 플로팅 게이트 전극(FG) 및 플로팅 게이트 전극(FG)의 상하부에 형성된 두개의 콘트롤 게이트 전극(CG)을 포함한다. 예를 들어, 제2메모리 셀(MC_1)은 제2플로팅 게이트 전극(FG_1), 제2플로팅 게이트 전극(FG_1)의 상부에 형성된 제3콘트롤 게이트 전극(CG_2) 및 하부에 형성된 제2콘트롤 게이트 전극(CG_1)을 포함한다. 이때, 어느 하나의 메모리 셀에 포함되는 하나의 콘트롤 게이트 전극(CG)은 인접한 메모리 셀에 공유된다. 예를 들어, 제2메모리 셀(MC_1)은 제1메모리 셀(MC_0)과 제2콘트롤 게이트 전극(CG_1)을 공유하며, 제3메모리 셀(MC_2)과 제3콘트롤 게이트 전극(CG_2)을 공유한다.
이상으로 설명한 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자에 의하면 다음과 같은 효과를 얻을 수 있다.
첫째, 채널이 소스 영역과 직접 콘택하거나, 또는 소스 영역 및 비트라인과 직접 콘택하기 때문에, 채널의 전위가 소스 영역 및/또는 비트라인에 인가되는 전압에 의해 제어되므로 F-N 터널링 방식의 소거가 가능한 장점이 있다. 종래 기술과 같이 채널 양 단부에 고농도의 N형 불순물 영역이 형성되어 채널이 소스 영역 및 비트라인과 직접 콘택하지 못하는 경우에는, 워드라인에 고전압이 인가되었을 때 채널 전위가 상승하는 채널 부스팅(boosting) 현상이 발생하기 때문에 워드라인에 음의 고전압을 인가하더라도 정상적인 소거 동작이 수행되기 어려웠다. 그러나, 본 실시예와 같이 채널이 소스 영역 및/또는 비트라인에 직접 콘택되면 소스 영역 및/또는 비트라인에 인가되는 전압에 따라 채널 전위가 고정되므로, 워드라인에 음의 고전압을 인가함으로써 F-N 터널링 방식의 소거를 할 수 있게 된다. 또한 소스 영역 및/또는 비트라인을 통하여 소스 영역 및/또는 비트라인의 전압을 채널에 직접 전달하는 것이 가능하기 때문에 채널에 양의 고전압을 인가함으로써 F-N 터널링 방식의 소거를 할 수도 있다. 이에 대하여는 이하의 동작 방법을 설명하면서 더욱 상세히 설명하기로 한다.
둘째, 하나의 플로팅 게이트 전극(FG)에 상하로 인접한 두개의 콘트롤 게이트 전극(CG)을 구비하므로, 아래와 [수학식 1]에서 나타낸 바와 같이 커플링비 계산시, 콘트롤 게이트 전극(CG)과 플로팅 게이트 전극(FG) 간의 캐패시턴스는 두배로 계산된다.
Figure pat00001
Figure pat00002
Figure pat00003
여기서, tT는 터널절연막(T)의 두께를 나타내며, tB는 전하차단막(BLO)의 두께를 나타낸다. 또한, h는 플로팅 게이트 전극(FG)의 높이를 나타내고, r은 터널절연막의 반지름을 나타내고, R은 플로팅 게이트 전극(FG)의 반지름을 나타내며, S는 면적을 나타낸다.
예를 들어, tT= 8nm, tB= 12nm, h= 60nm, r= 20nm, R= 50nm인 경우, 커플링 비는 0.538이 되므로, 커플링 비를 증가시킬 수 있고 그에 따라 메모리 소자의 퍼포먼스를 개선할 수 있다.
다음으로, 위에서 설명한 구조의 제조 방법을 설명하기로 한다. 도 3a 내지 도 3g는 본 발명의 제1실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 불순물 도핑 등에 의해 소스 영역(S)이 형성된 기판(30) 상에 하부선택트랜지스터(LST)를 포함하는 구조물을 형성한다.
보다 구체적으로, 소스 영역(S)이 형성된 기판(30) 상에 제1층간절연막(301), 하부 선택 트랜지스터(LST)의 게이트 전극용 제1도전막(302) 및 제1 층간 절연막(301)을 순차적으로 형성한 후, 제1층간절연막(301), 제1도전막(302) 및 제1 층간 절연막(301)을 관통하여 소스 영역(S)을 노출시키는 하부 선택 트랜지스터(LST)의 채널용 홀을 형성한다. 이어서, 채널용 홀의 측벽에 게이트 절연막(303)을 형성한 후, 채널용 막을 매립하여 하부선택트랜지스터(LST)의 채널(35A, 35B)을 형성한다. 설명의 편의를 위하여 하부 선택 트랜지스터(LST)의 채널(35A, 35B)을, 소스 영역(S)과 제1 도전막(302) 사이에 위치하는 영역(35A)과 나머지 영역(35B)으로 구분하여 표시하였으며, 영역(35B)는 도 2a의 제1 단부(A)와 실질적으로 대응한다. 여기서, 채널용 막은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘층으로 형성할 수 있다.
이어서, 하부선택트랜지스터(LST)가 형성된 결과물 상에 복수의 제2층간절연막(31) 및 복수의 희생막(32)을 교대로 형성한다.
여기서, 제2층간절연막(31)은 후속 공정에 의해 플로팅 게이트 전극을 형성하기 위한 영역을 제공하며, 플로팅 게이트 전극의 상부 및 하부에 형성되는 콘트롤 게이트 전극을 상호 분리시키는 역할을 하게 된다. 또한, 희생막(32)은 후속 공정에서 전하차단막 및 콘트롤 게이트 전극을 형성하기 위한 공간을 확보하기 위한 것이다.
제2층간절연막(31) 및 희생막(32)의 적층 수는 기판(30)상에 적층하고자 하는 메모리 셀(MC)의 갯수를 고려하여 결정하는 것이 바람직하다. 또한, 후속 공정에서 복수의 제2층간절연막(31)이 유지된 상태에서 희생막(32)만을 선택적으로 제거하여 전하차단막 및 콘트롤 게이트 전극을 형성하기 위한 공간을 확보하게 되므로, 희생막(32)은 제2층간절연막(31)과의 식각 선택비가 큰 물질로 이루어지는 것이 바람직하다. 예를 들어, 제2층간절연막(31)은 산화막 예를 들어, SiO2막으로 이루어지고, 희생막(32)은 탄소막 또는 질화막 예를 들어, SiN막으로 이루어질 수 있다.
이어서, 복수의 제2층간절연막(31) 및 희생막(32)을 식각하여 하부선택트랜지스터(LST)의 채널(35A, 35B)을 노출시키는 셀 채널 홀(T1)을 형성한다.
도 3b에 도시된 바와 같이, 셀 채널 홀(T1)의 내벽에 의해 노출된 복수의 제2층간절연막(31)을 소정 두께 리세스한다. 여기서, 리세스되는 두께는 후속 공정에 의해 형성되는 플로팅 게이트 전극의 두께를 고려하여 결정되는 것이 바람직하다. 본 도면에서는 소정 두께 리세스된 제2층간절연막을 도면 부호 "31A"로 도시하였다.
여기서, 제2층간절연막(31A)의 리세스 단계는 습식 식각 공정 또는 등방성 식각에 의해 수행되는 것이 바람직하다.
이어서, 제2층간절연막(31A)의 리세스된 영역 내에 도전막을 매립하여 플로팅 게이트 전극(33)을 형성한다. 여기서, 플로팅 게이트 전극(33)은 리세스된 영역을 포함한 셀 채널 홀(T1) 내에 도전막을 매립한 후, 도전막에 대해 에치백 공정을 수행함으로써 형성되는 것이 바람직하다.
도 3c에 도시된 바와 같이, 셀 채널 홀(T1)의 내벽의 터널절연막(34)을 형성한 후, 터널절연막(34)이 형성된 셀 채널 홀(T1) 내에 채널용 막을 매립하여 메모리 셀의 채널(35C)을 형성한다. 여기서, 채널용 막은 하부 선택 트랜지스터(LST)의 채널(35A, 35B)과 동일한 도전형의 반도체층 즉, 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘으로 형성할 수 있다. 그에 따라, 메모리 셀의 채널(35C)은 하부 선택 트랜지스터(LST)의 채널(35A, 35B)을 통하여 소스 영역(S)에 직접 연결된다.
본 도면에는 도시되지 않았으나, 터널절연막(34)의 손상을 방지하기 위해 터널절연막(34) 상에 보호막으로서 산화막, 질화막, 카본막 또는 폴리실리콘막을 추가로 형성하는 것이 바람직하다. 예를 들어, 플로팅 게이트 전극(33)을 형성한 후, 메모리 셀 트렌치의 전면을 따라 터널절연막용 물질막을 형성한다. 이어서, 터널절연막용 물질막 상에 보호막을 형성한 후, 메모리 셀 트렌치 저면의 하부선택트랜지스터(LST)의 채널(35A, 35B)이 노출되도록 보호막 및 터널절연막용 물질막을 에치백함으로써, 트렌치 내벽에 터널절연막을 형성할 수 있다.
이와 같이 보호막을 형성하는 경우, 채널용 막 매립에 앞서 보호막을 제거하는 것이 바람직한데, 채널용 막과 동일한 물질로 이루어지는 보호막을 형성하는 경우, 보호막을 제거하지 않고 바로 채널용 막을 매립하는 것이 가능하다.
도 3d에 도시된 바와 같이, 메모리 셀의 채널(35C) 사이에 대응하는 복수의 제2층간절연막(31A) 및 희생막(32)을 선택적으로 식각하여 희생막(32) 제거용 트렌치(T2)를 형성한다. 본 도면에서는 트렌치(T2) 형성 과정에서 패터닝된 제2층간절연막은 도면부호 "31B"로 도시하였으며, 희생막은 도면부호 "32A"로 도시되었다.
이와 같은, 트렌치(T2) 형성 공정을 통해, 후속 공정으로 희생막(32)을 제거하고 콘트롤 게이트 전극 즉, 워드라인을 형성할 수 있다. 여기서, 트렌치(T2)는 내벽에 복수의 희생막(32)을 모두 노출시킬 수 있을 정도의 깊이로 형성되는 것이 바람직하다.
도 3e에 도시된 바와 같이, 트렌치(T2)의 내벽에 의해 노출된 희생막(32A)을 제거하여 복수의 플로팅 게이트 전극(33) 사이에 전하차단막 및 콘트롤 게이트 전극을 위한 영역을 오픈한다(도면 부호 "①" 참조).
도 3f에 도시된 바와 같이, 희생막(32A)이 제거된 결과물의 전면을 따라 전하차단막(36)을 형성한다. 여기서, 전하차단막(36)은 채널(35C)과 마주보는 면을 제외하고는 플로팅 게이트 전극(33)의 전면을 둘러싸는 형태로 형성되며, 이를 통해, 인접한 메모리 셀 간의 간섭 효과를 감소시킬 수 있다.
이로써, 희생막(32A) 제거에 의해 오픈된 영역(①) 중 일부에 전하차단막(36)이 형성된다.
이어서, 전하차단막(36)이 형성된 오픈된 영역(①) 내에 도전막을 매립하여 콘트롤 게이트 전극(37)을 형성한다. 즉, 전하차단막(36) 사이의 오픈된 영역 내에 도전막을 매립하여 콘트롤 게이트 전극(37)을 형성한다.
여기서, 콘트롤 게이트 전극(37)은 오픈된 영역(①)을 포함한 트렌치(T2) 내에 도전막을 매립한 후, 도전막에 대해 에치백 공정을 수행함으로써 형성되는 것이 바람직하다.
이어서, 콘트롤 게이트 전극(37) 형성 후, 콘트롤 게이트 전극(37) 및 전하 차단막(36) 사이의 잔류 공간을 절연막(38)으로 매립한다.
도 3g에 도시된 바와 같이, 도 3f의 공정 결과물 상에 상부선택트랜지스터(UST)를 포함하는 구조물을 형성한다.
보다 구체적으로, 도 3f의 공정 결과물 상에 제3층간절연막(304), 상부 선택 트랜지스터(UST)의 게이트 전극용 제2도전막(305) 및 제3층간절연막(304)을 순차적으로 형성한 후, 메모리 셀의 채널(35C)을 노출시키는 상부 선택 트랜지스터(UST)의 채널용 홀을 형성한다. 이어서, 채널용 홀의 측벽에 게이트 절연막(306)을 형성한 후, 채널용 막을 매립하여 상부선택트랜지스터 채널(35D, 35E)를 형성한다. 설명의 편의를 위하여 상부 선택 트랜지스터(LST)의 채널(35D, 35E)을, 비트라인(BL)과 제2 도전막(305) 사이에 위치하는 영역(35E)과 나머지 영역(35D)으로 표시하였으며, 영역(35E)는 도 2a의 제2 단부(B)와 실질적으로 대응한다. 여기서, 채널용 막은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘층으로 형성할 수 있다.
이어서, 영역(35E)에 고농도의 N타입 불순물을 도핑할 수 있고, 그에 따라 상부 선택 트랜지스터(LST)의 채널 중 영역(35D)은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이고, 영역(35E)는 N 타입의 불순물이 도핑된 반도체층일 수 있다. 그러나, 이 단계는 생략될 수도 있으며 이러한 경우, 상부 선택 트랜지스터(LST)의 채널(35D, 35E)은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이다.
이어서, 상부선택트랜지스터(UST)가 형성된 결과물 상에 도전막을 증착하고 패터닝하여 상부 선택 트랜지스터(UST)의 채널(35D, 35E)과 연결되면서 일 방향으로 연장되는 비트라인(BL)을 형성한다.
전술한 바와 같은 본 발명에 따르면, 3차원 구조를 갖는 플로팅 게이트형 비휘발성 메모리 소자를 용이하게 형성할 수 있다. 특히, 희생막이 제거된 영역 내에 도전막을 매립하여 플로팅 게이트 전극(33)의 상하부에 콘트롤 게이트 전극(37)을 형성함으로써, 두 개의 콘트롤 게이트 전극에 의해 구동되는 플로팅 게이트 전극을 포함하는 메모리 셀을 형성할 수 있다.
또한, 전하차단막(36)이 플로팅 게이트 전극(33)의 전면을 둘러싸는 형태로 형성되므로, 종래에 비해 메모리 셀 간의 간섭 효과를 감소시킬 수 있다.
도 4a 내지 도 4d는 본 발명의 제1실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 다른 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위하여, 앞서 설명되는 내용과 중복되는 내용은 생략될 수 있다.
도 4a에 도시된 바와 같이, 소스 영역(S)이 형성된 기판(40) 상에 하부 선택 트랜지스터(LST)를 포함하는 구조물을 형성한다. 하부 선택 트랜지스터(LST) 형성 방법은 전술한 바와 실질적으로 동일하다. 설명의 편의를 위하여 하부 선택 트랜지스터(LST)의 채널(45A, 45B)을, 소스 영역(S)과 제1 도전막(402) 사이에 위치하는 영역(45A)과 나머지 영역(45B)으로 구분하여 표시하였다. 또한, 하부 선택 트랜지스터(LST)의 채널(45A, 45B)은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체 층으로 형성될 수 있다.
이어서, 하부선택트랜지스터(LST)가 형성된 결과물 상에 복수의 제2층간절연막(41) 및 콘트롤 게이트 전극용 도전막(42)을 교대로 형성한다.
여기서, 제2층간절연막(41)은 후속 공정에 의해 플로팅 게이트 전극을 형성하기 위한 영역을 제공하며, 플로팅 게이트 전극의 상부 및 하부에 형성되는 콘트롤 게이트 전극을 상호 분리시키는 역할을 한다. 제2층간절연막(41) 및 콘트롤 게이트 전극용 도전막(42)의 적층 수는 기판(40)상에 적층하고자 하는 메모리 셀(MC)의 갯수를 고려하여 결정하는 것이 바람직하다.
또한, 제2층간절연막(41)은 예를 들어, 산화막으로 이루어질 수 있다. 단, 최상층의 제2층간절연막(41)은 하드마스크층으로서 역할을 하게 되므로 나머지층의 제2 층간절연막(41)과 식각율이 상이한 물질 예컨대, 질화막으로 이루어지는 것이 더욱 바람직하다.
이어서, 복수의 제2층간절연막(41) 및 콘트롤 게이트 전극용 도전막(42)을 식각하여 하부 선택 트랜지스터(LST)의 채널(45A, 45B)을 노출시키는 셀 채널 홀 (T3)을 형성한다. 여기서, 셀 채널 홀(T3)은 내벽에 복수의 제2층간절연막(41)을 모두 노출시킬 수 있을 정도의 깊이로 형성되는 것이 바람직하다.
도 4b에 도시된 바와 같이, 셀 채널 홀(T3)의 내벽에 의해 노출된 복수의 제2층간절연막(41)을 소정 두께 리세스한다. 여기서, 리세스 되는 두께는 후속 공정에 의해 형성되는 전하차단막 및 플로팅 게이트 전극의 두께를 고려하여 결정되는 것이 바람직하다. 이로써, 후속 공정에 의해 전하차단막 및 플로팅 게이트 전극을 형성할 영역이 오픈된다. 본 도면에서는 소정 두께 리세스된 제2층간절연막을 도면 부호 "41A"로 도시하였다.
여기서, 제2층간절연막(41A)의 리세스 단계는 습식 식각 공정 또는 등방성 식각에 의해 수행되는 것이 바람직하다. 단, 제2층간절연막(41A)의 리세스 단계에서, 질화막으로 이루어지는 최상층의 제2층간절연막(41)은 리세스되지 않는다.
이어서, 제2층간절연막(41A)이 소정 두께 리세스된 결과물의 전면을 따라 전하차단막(43)을 형성한다. 이로써, 제2층간절연막(41A)의 리세스에 의해 오픈된 영역 중 일부에 전하차단막(43)이 형성된다.
이어서, 전하차단막(43)이 형성된 오픈된 영역 내에 도전막을 매립하여 콘트롤 게이트 전극에 상하로 인접한 플로팅 게이트 전극(44)을 형성한다. 여기서, 플로팅 게이트 전극(44)은 오픈된 영역을 포함한 트렌치(T3) 내에 도전막을 매립한 후, 도전막에 대해 에치백 공정을 수행함으로써 형성되는 것이 바람직하다.
이로써, 후술하는 셀 채널과 마주보는 면을 제외하고는 전하차단막(43)에 의해 전면이 둘러싸인 플로팅 게이트 전극(44)이 형성된다.
도 4c에 도시된 바와 같이, 셀 채널 홀(T3)의 내벽에 터널절연막(46)을 형성한 후, 터널 절연막(46) 이 형성된 셀 채널 홀(T3) 내에 채널용 막을 매립하여 채널(45C)을 형성한다. 여기서, 여기서, 채널용 막은 하부 선택 트랜지스터(LST)의 채널(45A, 45B)과 동일한 도전형의 반도체층 즉, 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘으로 형성할 수 있다.
이때, 플로팅 게이트 전극(44)이 형성된 결과물의 전면을 따라 터널절연막(46)을 형성한 후, 에치백 공정에 의해 셀 채널 홀(T3) 저면의 터널 절연막(46)을 제거할 수 있다. 또한, 본 도면에 도시되지는 않았으나, 에치백 공정에서 터널절연막(46)의 손상을 방지하기 위해 터널절연막(46) 상에 보호막으로서 산화막, 질화막, 카본막 또는 폴리실리콘막을 추가로 형성하는 것이 바람직하다. 예를 들어, 플로팅 게이트 전극(44)을 형성한 후, 셀 채널 홀(T3) 전면을 따라 터널절연막용 물질막을 형성한다. 이어서, 터널절연막용 물질막 상에 보호막을 형성한 후, 셀 채널 홀(T3) 저면의 채널(45A, 45B) 이 노출되도록 보호막 및 터널절연막용 물질막을 에치백함으로써, 터널절연막(46)을 형성할 수 있다. 이와 같이 보호막을 형성하는 경우, 채널용 막 매립에 앞서 보호막을 제거하는 것이 바람직하다. 단, 채널용막과 동일한 물질로 이루어지는 보호막을 형성하는 경우, 보호막을 제거하지 않고 바로 채널용막을 매립하는 것이 가능하다.
도 4d에 도시된 바와 같이, 채널(45C) 사이의 복수의 제2층간절연막(41A) 및 제2 도전막(32)을 선택적으로 채널(45C) 별로 메모리 셀을 분리하기 위한 트렌치를 형성한 후, 이 트렌치를 절연막(47)으로 매립한다. 본 공정에서 패터닝된 제2층간절연막은 도면부호 "41B"로 도시하였으며, 제2 도전막은 도면부호 "42A"로 도시되었다. 패터닝된 제2 도전막(42A)이 콘트롤 게이트 전극을 이룬다.
이어서, 공정 결과물 상에 제3층간절연막(404), 상부 선택 트랜지스터(UST)의 게이트 전극용 제3도전막(405) 및 제3층간절연막(404)을 순차적으로 형성한 후, 메모리 셀의 채널(45C)을 노출시키는 상부 선택 트랜지스터(UST)의 채널용 홀을 형성한다. 이어서, 채널용 홀의 측벽에 게이트 절연막(406)을 형성한 후, 채널용 막을 매립하여 상부 선택 트랜지스터의 채널(45D, 45E)을 형성한다. 설명의 편의를 위하여 상부 선택 트랜지스터(LST)의 채널(45D, 45E)을, 비트라인(BL)과 제2 도전막(405) 사이에 위치하는 영역(45E)과 나머지 영역(45D)으로 구분하여 표시하였다. 여기서, 채널용 막은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘층으로 형성할 수 있다.
이어서, 영역(45E)에 고농도의 N타입 불순물을 도핑할 수 있고, 그에 따라 상부 선택 트랜지스터(LST)의 채널 중 영역(45D)은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이고, 영역(45E)는 N 타입의 불순물이 도핑된 반도체층일 수 있다. 그러나, 이 단계는 생략될 수도 있으며 이러한 경우, 상부 선택 트랜지스터(LST)의 채널(45D, 45E)은 모두 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이다.
이어서, 도전막 증착 및 패터닝에 의해 비트라인(BL)을 형성함은 전술한 바와 같다.
도 5는 본 발명의 제2실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 도면이다. 설명의 편의를 위해, 채널, 플로팅 게이트 전극 및 콘트롤 게이트 전극을 중심으로 도시하였으며, 그들 사이에 개재된 절연막은 생략하였다.
도 5를 참조하면, 본 발명의 제2실시 예에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(50) 상에 형성된 U자형 채널(CH)을 따라 적층된 복수의 메모리 셀(MC_0~MC_7)을 포함한다. 구체적으로, U자형 채널(CH)은 기판(50)으로부터 수직 방향으로 돌출된 한 쌍의 기둥부와 한 쌍의 기둥부 하단을 서로 연결시키는 연결부를 포함하고, 이 연결부는 기판(50) 상에 배치되어 연결부의 측면 및 하면을 감싸는 게이트 전극(51)에 의해 제어된다. 한 쌍의 기둥부 상단은 각각 비트라인(BL) 및 소스라인(SL)에 연결된다. 이때, 비트라인(BL)과 소스라인(SL)의 연장 방향은 서로 상이할 수 있으므로 비트라인(BL)은 소스라인(SL)과 서로 다른 층 예컨대, 소스라인(SL)보다 상부층에 위치할 수 있고, 그에 따라 비트라인 콘택(BLC)을 개재하여 일측 기둥부 상단과 연결된다.
복수의 메모리 셀(MC_0~MC_7)은 비트라인(BL) 측 선택 트랜지스터 즉, 드레인 선택 트랜지스터(DST)와 소스라인(SL) 측 선택 트랜지스터 즉, 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되어 하나의 U자형 스트링을 구성한다. 본 실시예에서는 하나의 스트링이 8개의 메모리 셀(MC_0~MC_7)을 포함하는 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며 메모리 셀의 개수는 얼마든지 변경될 수 있다. 전술한 제1 실시예와 비교할 때 동일한 높이에서 집적도가 두 배로 증가될 수 있다.
드레인 선택 트랜지스터(DST)는 메모리 셀(MC_7)의 상부에 배치되고 게이트(DSG)에 인가되는 전압에 따라 비트라인(BL)과 스트링의 전기적 연결을 제어한다. 소스 선택 트랜지스터(SST)는 메모리 셀(MC_0)의 상부에 배치되고 게이트(SSG)에 인가되는 전압에 따라 소스라인(SL)과 스트링의 전기적인 연결을 제어한다.
채널(CH)은 전술한 바와 같이 드레인 선택 트랜지스터(DST), 복수의 메모리 셀(MC_0~MC_7) 및 소스 선택 트랜지스터(SST)의 채널로 이용되며, 일측 상단은 비트라인(BL)에 연결되고 타측 상단은 소스 라인(SL) 에 연결된다. 여기서, 채널(CH)의 기둥부 중 드레인 선택 게이트(DSG), 복수의 메모리 셀(MC_0~MC_7) 및 소스 선택 게이트(SSG)와 대응하는 부분과 채널(CH)의 연결부를 이하, 채널(CH)의 중심부라 하고, 중심부를 제외한 나머지 부분 중 소스 라인(S)에 가까운 부분을 이하, 제1 단부(A')라 하고 비트라인(BL)에 가까운 부분을 이하, 제2 단부(B')라 하기로 한다.
이때, 채널(CH)의 중심부는 언도핑된(undoped) 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제1 단부(A')는 채널(CH)의 중심부와 동일한 도전형을 가질 수 있으며 그에 따라 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제2 단부(B')는 채널(CH)의 중심부와 동일한 도전형을 갖거나 또는 다른 도전형을 가질 수 있다. 즉, 채널(CH)의 제2 단부(B')는 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층이거나, 고농도의 N타입의 불순물이 도핑된 반도체층일 수 있다. 이 경우 채널(CH)의 중심부 및 제1 단부(A')가 같은 도전형을 갖기 때문에 채널(CH)은 소스 라인(SL)과 직접 콘택(direct contact)된다. 나아가, 채널(CH)의 제2 단부(B')가 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로서 중심부와 같은 도전형을 갖는 경우 채널(CH)은 소스 라인(SL)뿐만 아니라 비트라인(BL)과도 직접 콘택된다.
메모리 셀(MC_0~MC7)의 구체적인 구성은 개수를 제외하고는 제1 실시예와 실질적으로 동일하므로 그 상세한 설명을 생략하기로 한다.
이상으로 설명한 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자에 의하면, 제1 실시예에서 설명한 것과 동일한 효과를 얻을 수 있다. 나아가, 비휘발성 메모리 소자의 집적도가 더욱 증가된다.
도 6a 내지 도 6f는 본 발명의 제2실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위하여, 도 3a 내지 도 3g에서 설명한 내용과 중복되는 내용은 생략될 수 있다.
도 6a에 도시한 바와 같이, 기판(60) 상에 제1희생막(602)이 매립된 게이트 전극(601)을 형성한다. 제1 희생막(602)은 채널의 연결부 형성을 위한 공간을 정의하며, 게이트 전극(601)은 연결부를 제어하기 위한 것이다.
보다 구체적으로, 기판(60) 상에 제1도전막(601A)를 형성하고, 제1도전막(601A) 상에 제1희생막(602) 형성을 위한 물질을 증착하고 이를 패터닝하여 제1희생막(602)을 형성한 후, 제1희생막(602)에 의해 드러나는 제1도전막(601A) 상에 제2도전막(601B)을 형성한다. 이러한 제1 및 제2도전막(601A, 601B)이 게이트 전극(601)을 이룬다. 게이트 전극(601)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1희생막(602)은 예컨대, 질화막을 포함할 수 있다.
이어서, 제1 희생막(602)이 매립된 게이트 전극(601) 상에 복수의 제1 층간절연막(61) 및 복수의 제2희생막(62)을 교대로 형성한다.
제1 층간절연막(61)은 산화막 예를 들어, SiO2막으로 이루어지고, 제2희생막(62)은 층간 절연막(61)과의 식각 선택비가 큰 물질로서 탄소막 또는 질화막 예를 들어, SiN막으로 이루어질 수 있다.
이어서, 복수의 제1 층간절연막(61) 및 복수의 제2희생막(62)을 식각하여 제1희생막(602)를 노출시키는 한 쌍의 셀 채널 홀(T4)을 형성한다.
도 6b에 도시된 바와 같이, 셀 채널 홀(T4)의 내벽에 의해 노출된 복수의 제1 층간절연막(61)을 소정 두께 리세스한다. 여기서, 리세스되는 두께는 후속 공정에 의해 형성되는 플로팅 게이트 전극의 두께를 고려하여 결정되는 것이 바람직하다. 본 도면에서는 소정 두께 리세스된 제1 층간절연막을 도면 부호 "61A"로 도시하였다.
여기서, 제1 층간절연막(61A)의 리세스 단계는 습식 식각 공정 또는 등방성 식각에 의해 수행되는 것이 바람직하다.
이어서, 제1 층간절연막(61A)의 리세스된 영역 내에 도전막을 매립하여 플로팅 게이트 전극(63)을 형성한다. 여기서, 플로팅 게이트 전극(63)은 리세스된 영역을 포함한 셀 채널 홀(T4) 내에 도전막을 매립한 후, 도전막에 대해 에치백 공정을 수행함으로써 형성되는 것이 바람직하다.
도 6c에 도시된 바와 같이, 셀 채널 홀(T4)에 의해 드러나는 제1희생막(602)을 제거한 후, 셀 채널 홀(T4) 및 제1 희생막(602)이 제거된 공간에 터널절연막(64)을 형성하고 채널용 막을 매립하여 U자형의 채널(65A)을 형성한다. 채널(65A)은 한 쌍의 기둥부 및 기둥부 하단을 연결하는 연결부로 이루어진다. 여기서, 채널용 막은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로 형성할 수 있다. 여기서, 반도체층은 폴리실리콘막으로 형성할 수 있다.
도 6d에 도시한 바와 같이, 채널(65A) 사이 및 채널(65A) 중 한 쌍의 기둥부 사이에 대응하는 복수의 제1 층간절연막(61A) 및 제2희생막(62)을 선택적으로 식각하여 트렌치(T5)를 형성한다. 본 도면에서는 트렌치(T5) 형성 과정에서 패터닝된 층간절연막은 도면부호 "61B"로 도시하였으며, 제2희생막은 도면부호 "62A"로 도시되었다.
이와 같은, 트렌치(T5) 형성 공정을 통해, 후속 공정으로 콘트롤 게이트 전극 즉, 워드라인을 형성할 수 있다. 여기서, 트렌치(T5)는 내벽에 복수의 제2희생막(62)을 모두 노출시킬 수 있을 정도의 깊이로 형성되는 것이 바람직하다.
도 6e에 도시된 바와 같이, 트렌치(T5)의 내벽에 의해 노출된 제2희생막(62A)을 제거하여 복수의 플로팅 게이트 전극(63) 사이에 전하차단막 및 콘트롤 게이트 전극을 위한 영역을 오픈한다(도면 부호 "①" 참조).
도 6f에 도시된 바와 같이, 제2희생막(62A)이 제거된 결과물의 전면을 따라 전하차단막(66)을 형성한다. 여기서, 전하차단막(66)은 채널(65A)과 마주보는 면을 제외한 플로팅 게이트 전극(63)의 전면을 둘러싸는 형태로 형성되며, 이를 통해, 인접한 메모리 셀 간의 간섭 효과를 감소시킬 수 있다.
이로써, 제2희생막(62A) 제거에 의해 오픈된 영역(①) 중 일부에 전하차단막(66)이 형성된다.
이어서, 전하차단막(66)이 형성된 오픈된 영역(①) 내에 도전막을 매립하여 콘트롤 게이트 전극(67)을 형성한다. 즉, 전하차단막(66) 사이의 오픈된 영역 내에 도전막을 매립하여 콘트롤 게이트 전극(67)을 형성한다.
여기서, 콘트롤 게이트 전극(67)은 오픈된 영역(①)을 포함한 트렌치(T5) 내에 도전막을 매립한 후, 도전막에 대해 에치백 공정을 수행함으로써 형성되는 것이 바람직하다.
이어서, 콘트롤 게이트 전극(67) 형성 후, 콘트롤 게이트 전극(67) 및 전하 차단막(66) 사이의 잔류 공간을 절연막(68)으로 매립한다.
이어서, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 포함하는 구조물을 형성한다.
보다 구체적으로, 제3 층간절연막(604), 선택 트랜지스터(DST, SST)의 게이트 전극용 도전막(605) 및 제3 층간절연막(604)을 순차적으로 형성한 후, 채널(65A)의 한 쌍의 기둥부 상단을 각각 노출시키는 채널용 홀을 형성한다. 이어서, 채널용 홀의 측벽에 게이트 절연막(606)을 형성한 후, 채널용 막을 매립하여 소스 선택 트랜지스터(SST)의 채널(65B, 65C) 및 드레인 선택 트랜지스터(DST)의 채널(65D, 65E)을 형성한다. 이때, 설명의 편의를 위하여 소스 선택 트랜지스터(SST)의 채널(65B, 65C)을 소스라인(SL)과 도전막(605) 사이에 위치하는 영역(65C)과 나머지 영역(65B)으로 표시하였으며, 영역(65C)는 도 5의 제1 단부(A')에 실질적으로 대응한다. 또한, 드레인 선택 트랜지스터(DST)의 채널(65D, 65E)을 비트라인(BL)과 도전막(605) 사이에 위치하는 영역(65E)과 나머지 영역(65D)으로 표시하였으며, 영역(65E)는 도 5의 제2 단부(B')에 실질적으로 대응한다. 여기서, 채널용 막은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘층으로 형성할 수 있다.
이어서, 영역(65E)에 고농도의 N타입 불순물을 도핑할 수 있고, 그에 따라 드레인 선택 트랜지스터(DST)의 채널 중 영역(65D)은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이고, 영역(65E)는 N 타입의 불순물이 도핑된 반도체층일 수 있다. 그러나, 이 단계는 생략될 수도 있으며 이러한 경우, 드레인 선택 트랜지스터(DST)의 채널(65D, 65E)은 모두 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이다.
이어서, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 서로 분리하기 위해, 도전막(605)을 분리하면서 본 단면 방향과 교차하는 방향으로 연장되는 슬릿을 형성한 후, 슬릿을 매립하는 절연막(607)을 형성한다.
이어서, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 형성된 결과물 상에 도전물질을 증착하고 패터닝하여 소스 선택 트랜지스터(SST)의 채널(65B, 65C)과 연결되면서 일 방향으로 연장되는 소스라인(SL)을 형성한다.
이어서, 소스라인(SL)을 덮는 절연막(미도시됨)을 형성하고, 절연막을 관통하여 드레인 선택 트랜지스터(DST)의 채널(65D, 65E)과 연결되는 비트라인 콘택(BLC)을 형성한 후, 절연막 상에 비트라인 콘택(BLC)과 연결되면서 소스라인(SL)과 교차하는 방향으로 연장되는 비트라인(BL)을 형성한다.
이상으로 설명한 비휘발성 메모리 소자는 수직 채널을 따라 적층되는 메모리 셀을 포함하되, 단위 메모리 셀이 하나의 플로팅 게이트 전극 및 그 상하부에 배치되는 2 개의 콘트롤 게이트 전극을 포함하는 구조를 갖는 경우에 관한 것이었으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명은 수직 채널을 따라 복수의 메모리 셀이 적층되는 모든 3차원 구조의 비휘발성 메모리 소자에 적용될 수 있으며, 이에 대하여는 이하의 도 7 및 도 8을 참조하여 예시적으로 설명하기로 한다.
도 7은 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저 장치를 설명하면, 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 소스 영역(S)이 형성된 기판(70)으로부터 수직으로 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC_0~MC_2)들을 포함한다. 여기서, 복수의 메모리 셀(MC_0~MC_2)들은 하부선택트랜지스터(LST) 및 상부선택트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(ST)을 구성한다. 상부 선택 트랜지스터(UST)는 메모리 셀(MC_0~MC_2)의 상부에 배치되고 게이트(USG)에 인가되는 전압에 따라 비트라인(BL)과 스트링(ST)의 전기적 연결을 제어한다. 하부 선택 트랜지스터(LST)는 메모리 셀(MC_0~MC_2)의 하부에 배치되고 게이트(LSG)에 인가되는 전압에 따라 소스영역(S)과 스트링(ST)의 전기적인 연결을 제어한다.
채널(CH)의 하단은 소스 영역(S)에 연결되고 상단은 비트라인(BL)에 연결된다. 여기서, 하부선택게이트(LSG), 복수의 메모리 셀(MC_0~MC_2) 및 상부선택게이트(USG)가 형성된 영역에 대응하는 채널(CH) 부분을 이하, 채널(CH)의 중심부라 하고, 중심부를 제외한 나머지 부분 중 소스 영역(S)에 가까운 부분을 이하, 제1 단부(A)라 하고 비트라인(BL)에 가까운 부분을 이하, 제2 단부(B)라 하기로 한다.
이때, 채널(CH)의 중심부는 언도핑된(undoped) 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제1 단부(A)는 채널(CH)의 중심부와 동일한 도전형을 가질 수 있으며 그에 따라 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제2 단부(B)는 채널(CH)의 중심부와 동일한 도전형을 갖거나 또는 다른 도전형을 가질 수 있다. 즉, 채널(CH)의 제2 단부(B)는 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층이거나, 고농도의 N타입의 불순물이 도핑된 반도체층일 수 있다.
이 경우 채널(CH)의 중심부 및 제1 단부(A)가 같은 도전형을 갖기 때문에 채널(CH)은 소스 영역(S)과 직접 콘택(direct contact)된다. 나아가, 채널(CH)의 제2 단부(B)가 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로서 중심부와 같은 도전형을 갖는 경우 채널(CH)은 소스 영역(S)뿐만 아니라 비트라인(BL)과도 직접 콘택된다.
메모리 셀(MC_0~MC_2)은, 채널(CH)을 따라 적층된 복수의 콘트롤 게이트 전극(CG)과, 채널(CH)과 콘트롤 게이트 전극(CG) 사이에 개재되는 메모리막(73)을 포함한다. 이때, 복수의 콘트롤 게이트 전극(CG)은 자신의 사이에 배치된 층간 절연막(71)에 의해 서로 절연된다. 메모리막(73)은 채널(CH)에 가까운 쪽부터 터널 절연막, 전하 저장막 및 전하 차단막이 순차적으로 형성된 3중막 구조를 가질 수 있다. 구체적으로, 터널 절연막은 채널(CH)과 전하 저장막 사이의 전하 터널링을 위한 것으로서 산화막으로 이루어질 수 있고, 전하 저장막은 실질적으로 전하를 저장하는 역할을 하는 부분으로서 질화막으로 이루어질 수 있고, 전하 차단막은 전하 저장막에 저장된 전하가 콘트롤 게이트 전극(CG)으로 이동하는 것을 차단하기 위한 막으로서 산화막으로 이루어질 수 있다.
이상으로 설명한 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자는 메모리 셀 구조를 제외하고는 제1 실시예와 유사한 구조를 가지며, 그에 따라 채널의 전위가 소스 영역 및/또는 비트라인에 인가되는 전압에 의해 제어되므로 F-N 터널링 방식의 소거가 가능한 장점이 있다.
다음으로, 제조 방법을 간략히 설명한다.
우선, 불순물 도핑 등에 의해 소스 영역(S)이 형성된 기판(70) 상에 복수의 층간 절연막(71) 및 복수의 게이트 전극용 도전막을 교대로 형성한다. 이때, 최하부층의 게이트 전극용 도전막은 하부 선택 트랜지스터(LST)의 게이트 전극(LSG)을 형성하기 위한 것이고, 최상부층의 게이트 전극용 도전막은 상부 선택 트랜지스터(UST)의 게이트 전극(USG)을 형성하기 위한 것이고, 나머지 게이트 전극용 도전막은 메모리 셀(MC) 형성을 위한 콘트롤 게이트 전극(CG)을 형성하기 위한 것이다.
이어서, 복수의 층간 절연막(71) 및 복수의 게이트 전극용 도전막을 선택적으로 식각하여 소스 영역(S)을 노출시키는 채널 홀을 형성한 후, 채널 홀 측벽에 메모리막(73)을 형성한다. 메모리막(73)은 터널 절연막, 전하 저장막 및 전하 차단막 예컨대, ONO(Oxide-Nitride-Oxide)막을 순차적으로 증착함으로써 형성될 수 있다.
이어서, 메모리막(73)이 형성된 채널 홀 내에 채널용막을 매립하여 채널(CH)을 형성한다. 여기서, 채널용 막은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘층으로 형성할 수 있다.
이어서, 채널(CH)의 제2 단부(B)에 고농도의 N타입 불순물을 도핑할 수 있고, 그에 따라 채널(CH)의 제1 단부(A) 및 중심부는 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이고, 채널(CH)의 제2 단부(B)는 N 타입의 불순물이 도핑된 반도체층일 수 있다. 그러나, 이 단계는 생략될 수도 있으며 이러한 경우, 채널(CH) 전부는 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이다.
이어서, 공정 결과물 상에 도전막을 증착하고 패터닝하여 채널(CH)과 연결되면서 일 방향으로 연장되는 비트라인(BL)을 형성한다.
도 8은 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저 장치를 설명하면, 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(80) 상에 형성된 U자형 채널(CH)을 따라 적층된 복수의 메모리 셀(MC_0~MC_5)을 포함한다. 구체적으로, U자형 채널(CH)은 기판(50)으로부터 수직 방향으로 돌출된 한 쌍의 기둥부와 한 쌍의 기둥부 하단을 서로 연결시키는 연결부를 포함하고, 이 연결부는 기판(80) 상에 배치되어 연결부의 측면 및 하면을 감싸는 게이트 전극(81)에 의해 제어된다. 한 쌍의 기둥부 상단은 각각 비트라인(BL) 및 소스라인(SL)에 연결된다. 이때, 비트라인(BL)과 소스라인(SL)의 연장 방향은 서로 상이할 수 있으므로 비트라인(BL)은 소스라인(SL)과 서로 다른 층 예컨대, 소스라인(SL)보다 상부층에 위치할 수 있고, 그에 따라 비트라인 콘택(BLC)을 개재하여 일측 기둥부 상단과 연결된다.
복수의 메모리 셀(MC_0~MC_5)은 비트라인(BL) 측 선택 트랜지스터 즉, 드레인 선택 트랜지스터(DST)와 소스라인(SL) 측 선택 트랜지스터 즉, 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되어 하나의 U자형 스트링을 구성한다. 본 실시예에서는 하나의 스트링이 6개의 메모리 셀(MC_0~MC_5)을 포함하는 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며 메모리 셀의 개수는 얼마든지 변경될 수 있다. 전술한 제3 실시예와 비교할 때 동일한 높이에서 집적도가 두 배로 증가될 수 있다.
드레인 선택 트랜지스터(DST)는 메모리 셀(MC_5)의 상부에 배치되고 게이트(DSG)에 인가되는 전압에 따라 비트라인(BL)과 스트링의 전기적 연결을 제어한다. 소스 선택 트랜지스터(SST)는 메모리 셀(MC_0)의 상부에 배치되고 게이트(SSG)에 인가되는 전압에 따라 소스라인(SL)과 스트링의 전기적인 연결을 제어한다.
채널(CH)은 전술한 바와 같이 드레인 선택 트랜지스터(DST), 복수의 메모리 셀(MC_0~MC_5) 및 소스 선택 트랜지스터(SST)의 채널로 이용되며, 일측 상단은 비트라인(BL)에 연결되고 타측 상단은 소스 라인(SL) 에 연결된다. 여기서, 드레인 선택 게이트(DSG), 복수의 메모리 셀(MC_0~MC_5) 및 소스 선택 게이트(SSG)가 형성된 채널(CH) 부분을 이하, 채널(CH)의 중심부라 하고, 중심부를 제외한 나머지 부분 중 소스 라인(SL)에 가까운 부분을 이하, 제1 단부(A')라 하고 비트라인(BL)에 가까운 부분을 이하, 제2 단부(B')라 하기로 한다.
이때, 채널(CH)의 중심부는 언도핑된(undoped) 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제1 단부(A')는 채널(CH)의 중심부와 동일한 도전형을 가질 수 있으며 그에 따라 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층 예컨대, 폴리실리콘층일 수 있다. 채널(CH)의 제2 단부(B')는 채널(CH)의 중심부와 동일한 도전형을 갖거나 또는 다른 도전형을 가질 수 있다. 즉, 채널(CH)의 제2 단부(B')는 언도핑된 반도체층 또는 저농도의 P타입의 불순물이 도핑된 반도체층이거나, 고농도의 N타입의 불순물이 도핑된 반도체층일 수 있다.
이 경우 채널(CH)의 중심부 및 제1 단부(A')가 같은 도전형을 갖기 때문에 채널(CH)은 소스 라인(SL)과 직접 콘택(direct contact)된다. 나아가, 채널(CH)의 제2 단부(B')가 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로서 중심부와 같은 도전형을 갖는 경우 채널(CH)은 소스 라인(SL)뿐만 아니라 비트라인(BL)과도 직접 콘택된다.
메모리 셀(MC_0~MC5)의 구체적인 구성은 개수를 제외하고는 제3 실시예와 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다.
채널(CH)의 한 쌍의 기둥부 사이에는 모든 층의 게이트 전극(DSG, SSG, CG 참조)을 분리하면서 일 방향으로 연장되는 슬릿 및 이에 매립되는 절연막(84)이 존재한다. 이 슬릿에 의해 각 기둥부를 따라 형성되는 메모리 셀(MC), 및 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST)가 서로 분리된다.
이상으로 설명한 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자에 의하면, 제3 실시예에서 설명한 것과 동일한 효과를 얻을 수 있다. 나아가, 비휘발성 메모리 소자의 집적도가 더욱 증가된다.
다음으로, 제조 방법을 간략히 설명한다.
우선, 기판(80) 상에 희생막(미도시됨)을 갖는 게이트 전극(81)을 형성한다. 이 게이트 전극(81)은 채널(CH)의 연결부를 둘러싸서 이를 제어하기 위한 것이다.
이어서, 게이트 전극(81) 상에 복수의 층간 절연막(82) 및 복수의 게이트 전극용 도전막을 교대로 형성한다. 이때, 최상부층의 게이트 전극용 도전막은 드레인 선택 트랜지스터(DST)의 게이트 전극(DSG) 및 소스 선택 트랜지스터(SST)의 게이트 전극(SSG)을 형성하기 위한 것이고, 나머지 게이트 전극용 도전막은 메모리 셀(MC) 형성을 위한 콘트롤 게이트 전극(CG)을 형성하기 위한 것이다.
이어서, 복수의 층간 절연막(82) 및 복수의 게이트 전극용 도전막을 선택적으로 식각하여 상기 미도시된 희생막을 노출시키는 한 쌍의 채널 홀을 형성한 후, 희생막을 제거하고, 한 쌍의 채널 홀 및 희생막이 제거된 공간의 측벽에 메모리막(83)을 형성한다. 메모리막(83)은 터널 절연막, 전하 저장막 및 전하 차단막 예컨대, ONO(Oxide-Nitride-Oxide)막을 순차적으로 증착함으로써 형성될 수 있다.
이어서, 메모리막(83)이 형성된 채널 홀 내에 채널용막을 매립하여 채널(CH)을 형성한다. 여기서, 채널용 막은 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층 예컨대 폴리실리콘층으로 형성할 수 있다.
이어서, 채널(CH)의 한 쌍의 기둥부 사이를 선택적으로 식각하되, 최하부층의 게이트 전극용 도전막을 관통하는 깊이로 식각하여 슬릿을 형성하고, 이 슬릿에 절연막(84)을 매립한다.
이어서, 채널(CH)의 제2 단부(B')에 고농도의 N타입 불순물을 도핑할 수 있고, 그에 따라 채널(CH)의 제1 단부(A') 및 중심부는 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이고, 채널(CH)의 제2 단부(B')는 N 타입의 불순물이 도핑된 반도체층일 수 있다. 그러나, 이 단계는 생략될 수도 있으며 이러한 경우, 채널(CH) 전부는 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이다.
이어서, 공정 결과물 상에 도전막을 증착하고 패터닝하여 채널(CH)의 기둥부 일측과 연결되면서 일 방향으로 연장되는 소스라인(SL)을 형성한다.
이어서, 소스라인(SL)을 덮는 절연막(85)을 형성하고, 절연막(85)을 관통하여 채널(CH)의 기둥부 타측과 연결되는 비트라인 콘택(BLC)을 형성한다. 이어서, 절연막(85) 상에 도전막을 증착하고 패터닝하여 비트라인 콘택(BLC)과 연결되면서 소스라인(SL)과 교차하는 방향으로 연장되는 비트라인(BL)을 형성한다.
이하, 전술한 실시예들의 비휘발성 메모리 소자의 구동 동작 중 소거 동작(erase operation)에 대하여 살펴본다. 다음의 소거 동작은 제1 내지 제4 실시예에 모두 적용 가능하다. 나아가, 기판으로부터 수직으로 돌출된 채널을 따라 복수의 메모리 셀이 적층되는 구조를 갖는 모든 3차원 구조의 비휘발성 메모리 소자에 적용 가능하다. 다만, 설명의 편의를 위하여 제1실시예의 메모리 소자(도 2a 참조)를 기준으로 설명하도록 한다.
본 실시예들의 비휘발성 메모리 소자에서는 F-N 터널링 방식의 소거를 수행한다. 즉, 플로팅 게이트 전극(FG)의 전도성 밴드 내에 저장된 전하를 F-N 터널링에 의해 채널(CH)로 방출시킴으로써 데이터를 소거하는 것이다.
F-N 터널링 현상을 일으키기 위하여는 플로팅 게이트 전극(FG)과 채널(CH)의 전위차를 크게 만들어야 하는데, 그 방법으로는 두 가지가 있다. 제1 방법은, 콘트롤 게이트 전극(CG)에 음의 고전압(음의 소거 전압)을 인가하고 채널(CH)에는 음의 고전압과 큰 차이를 갖도록 양의 방향으로 상향된 전압 예컨대, 그라운드 전압을 인가함으로써, 플로팅 게이트(FG)에 저장된 전하를 채널(CH)로 방출하는 것이다. 제2 방법은, 채널(CH)에 양의 고전압(양의 소거 전압)을 인가하고, 콘트롤게이트전극(CG)에 양의 고전압과 큰 차이를 갖도록 음의 방향으로 하향된 전압 예컨대, 그라운드 전압을 인가함으로써 플로팅게이트(FG)에 저장된 전하를 소거하는 것이다. 이하, 각 방법에 대하여 상세히 설명한다.
(제1 방법)
도 2a의 소자에서 채널(CH)의 중심부 및 제1 단부(A)는 언도핑된 반도체층 또는 저농도의 P형 불순물이 도핑된 반도체층이고, 채널(CH)의 제2 단부(B)는 고농도의 N형 불순물이 도핑된 반도체층인 경우, 다음과 같은 방법으로 전압이 인가된다.
콘트롤게이트전극(CG)에는 음의 고전압(음의 소거 전압)을 인가하여 플로팅 게이트 전극(FG)에 음 전위를 전달한다. 여기서, 음의 소거 전압은 -10V 내지 -20V일 수 있다.
채널(CH)에는 상기 음의 소거 전압과 큰 차이를 갖도록 양의 방향으로 상향된 전압(이하, 제1 전압)이 인가되어야 한다. 여기서, 큰 차이를 갖는다 함은 채널(CH)과 플로팅 게이트(FG) 사이의 전위차에 의하여 채널(CH)과 플로팅 게이트(FC) 사이의 전하 터널링이 발생할 수 있는 정도를 의미한다. 제1 전압은 0V 내지 10V일 수 있으며, 음의 소거 전압에 따라 이와의 적절한 차이를 유지할 수 있도록 조절될 수 있다. 예를 들어, 음의 소거 전압이 -20V일 때, 제1 전압은 그라운드 전압(0V)일 수 있다. 또는, 음의 소거 전압이 -17V일 때, 제1 전압은 +3V일 수 있다. 또는, 음의 소거 전압이 -10V일 때, 제1 전압은 +10V일 수 있다.
이때, 채널(CH)은 고농도의 N형 불순물이 도핑된 제2 단부(B)에 의해 비트라인(BL)과는 분리되어 있으나, 소스영역(S)과는 직접 연결되어 있다. 따라서, 소스 영역(S)에 상기 제1 전압을 인가하고, 하부 선택 트랜지스터(LST)의 게이트(LSG)에 하부 선택 트랜지스터(LST)를 턴온시키는 전압(이하, 제1 패스 전압)을 인가하면 소스영역(S)의 전위가 채널(CH)에 전달된다. 제1 패스 전압은 1 내지 11V의 값을 가질 수 있고, 예컨대, 4.5V일 수 있다.
기타, 비트라인(BL)에는 소스 영역(S)과 동일한 전압 예컨대, 그라운드 전압이 인가되거나, 또는 비트라인(BL)은 플로팅 상태일 수 있다. 상부 선택 트랜지스터(UST)의 게이트(UST)에는 비트라인(BL)에 인가되는 전압과 동일한 전압 예컨대, 그라운드 전압이 인가되거나, 패스 전압(예컨대, 4.5V)가 인가되거나, 플로팅 상태일 수 있다. 본 실시예에서 비트라인(BL)의 전위는 채널(CH)에 전달되지 않아도 무방하기 때문이다.
이와 같은 방식으로 바이어스를 인가하면, 콘트롤 게이트 전극(CG)에 음의 고전압이 인가되고 채널(CH)에 콘트롤 게이트 전극(CG)과의 전위차를 크게 할 수 있는 전압이 인가되므로, F-N 터널링 방식의 소거가 가능하여 소거 동작 속도가 증가할 수 있다. 또한, 채널이 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이므로 채널(CH)에 홀을 공급할 수 있는 소스를 확보할 수 있다. 나아가, 채널(CH)은 소스 영역(S)에 직접 연결되고 이에 의해 제어되므로, 콘트롤 게이트 전극(CG)에 음의 고전압이 인가되더라도 채널(CH)의 전위가 부스팅되는 것을 방지할 수 있다.
한편, 도 2a의 소자에서 채널(CH)의 중심부, 제1 단부(A) 및 제2 단부(B)가 모두 언도핑된 반도체층 또는 저농도의 P형 불순물이 도핑된 반도체층인 경우, 콘트롤 게이트 전극(CG), 소스 영역(S) 및 하부 선택 트랜지스터(LST)의 게이트(LSG)에 인가되는 전압은 전술한 바와 같다. 다만, 비트라인(BL)에는 소스라인(SL)과 동일한 전압이 인가되고 상부 선택 트랜지스터(UST)의 게이트(USG)에는 하부 선택 트랜지스터(LST)의 게이트(LSG)와 동일한 전압이 인가됨이 전술한 것과 상이하다. 이러한 경우 소스영역(S) 및 비트라인(BL)의 전위가 채널(CH)에 전달된다.
(제2 방법)
도 2a의 소자에서 채널(CH)의 중심부 및 제1 단부(A)는 언도핑된 반도체층 또는 저농도의 P형 불순물이 도핑된 반도체층이고, 채널(CH)의 제2 단부(B)는 고농도의 N형 불순물이 도핑된 반도체층인 경우, 다음과 같은 방법으로 전압이 인가된다.
채널(CH)에는 양의 고전압(양의 소거 전압)이 인가되고, 콘트롤게이트전극(CG)에는 양의 소거 전압과 큰 차이를 갖도록 음의 방향으로 하향된 전압(이하, 제2 전압)이 인가되어야 한다. 여기서, 큰 차이를 갖는다 함은 채널(CH)과 플로팅 게이트(FG) 사이의 전위차에 의하여 채널(CH)과 플로팅 게이트(FC) 사이의 전하 터널링이 발생할 수 있는 정도를 의미한다. 양의 소거 전압은 예컨대, +20V일 수 있고, 제2 전압은 예컨대 그라운드 전압(0V)일 수 있다.
이때, 채널(CH)은 고농도의 N형 불순물이 도핑된 제2 단부(B)에 의해 비트라인(BL)과는 분리되어 있으나, 소스영역(S)과는 직접 연결되어 있다. 따라서, 소스 영역(S)에 상기 양의 소거 전압을 인가하고, 하부 선택 트랜지스터(LST)의 게이트(LSG)에 하부 선택 트랜지스터(LST)를 턴온시켜 양의 소거 전압을 채널(CH)로 전달시키는 패스 전압을 인가하면 소스영역(S)의 전위가 채널(CH)에 전달된다. 이때, 패스 전압은 양의 소거 전압보다 소정 정도(예를 들어, 1V) 정도 상향된 값을 가져야 하며, 예컨대, +21V일 수 있다.
기타, 비트라인(BL) 및 상부 선택 트랜지스터(UST)의 게이트(UST)는 플로팅 상태일 수 있다.
이와 같은 방식으로 바이어스를 인가하면, 채널(CH)에 양의 고전압이 인가되고 콘트롤 게이트 전극(CG)에 채널(CH)과의 전위차를 크게 할 수 있는 전압이 인가되므로, F-N 터널링 방식의 소거가 가능하여 소거 동작 속도가 증가할 수 있다. 또한, 채널이 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층이므로 채널(CH)에 홀을 공급할 수 있는 소스를 확보할 수 있다. 나아가, 채널(CH)은 소스 영역(S)에 직접 연결되고 이에 의해 제어되므로 채널(CH)의 전위가 부스팅되는 것을 방지할 수 있다.
한편, 도 2a의 소자에서 채널(CH)의 중심부, 제1 단부(A) 및 제2 단부(B)가 모두 언도핑된 반도체층 또는 저농도의 P형 불순물이 도핑된 반도체층인 경우, 콘트롤 게이트 전극(CG), 소스 영역(S) 및 하부 선택 트랜지스터(LST)의 게이트(LSG)에 인가되는 전압은 전술한 바와 같다. 다만, 비트라인(BL)에는 소스라인(SL)과 동일한 전압 즉, 양의 고전압이 인가되고 상부 선택 트랜지스터(UST)의 게이트(USG)에는 하부 선택 트랜지스터(LST)의 게이트(LSG)와 동일한 전압 즉, 양의 고전압보다 소정 정도 상향된 전압이 인가됨이 전술한 것과 상이하다. 이러한 경우 소스영역(S) 및 비트라인(BL)의 전위가 채널(CH)에 전달된다.
이상으로 설명한 비휘발성 메모리 소자의 동작 방법은 제1 실시예의 비휘발성 메모리 소자(도 2a)를 기준으로 하였으나, 제2 내지 제4 실시예에도 동일하게 적용될 수 있음은 당업자에게 자명하다. 다만, 제2 및 제4 실시예의 비휘발성 메모리 소자에서는 소스영역(S) 대신 소스라인(SL)에 동일한 전압이 인가되는 것 등이 차이가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 S: 소스영역
CH: 채널 A: 제1 단부
B: 제2 단부 LST: 하부 선택 트랜지스터
UST: 상부 선택 트랜지스터 MC: 메모리 셀
FG: 플로팅 게이트 전극 CG: 콘트롤 게이트 전극
BL: 비트라인

Claims (20)

  1. 기판으로부터 수직으로 돌출된 채널;
    상기 채널을 따라 적층된 복수의 메모리 셀;
    상기 채널의 일단에 연결되는 비트라인; 및
    상기 채널의 타단에 연결되는 소스영역을 포함하고,
    상기 소스영역과 접하는 상기 채널의 제1 단부는, 언도핑된 반도체층 또는 P타입의 불순물이 도핑된 반도체층으로 형성된
    비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 비트라인과 접하는 상기 채널의 제2 단부는, 언도핑된 반도체층, P타입의 불순물이 도핑된 반도체층, 또는 N타입의 불순물이 도핑된 반도체층으로 형성된
    비휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 제1 단부와 상기 제2 단부 사이의 상기 채널의 중심부는, 상기 제1 단부와 동일한 반도체층으로 형성된
    비휘발성 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 메모리 셀은, 상기 채널을 따라 교대로 적층된 복수의 플로팅 게이트 전극 및 복수의 콘트롤 게이트 전극을 포함하고,
    상기 메모리 셀 각각은, 하나의 플로팅 게이트 전극 및 상기 하나의 플로팅 게이트 전극의 상하부에 배치되는 두 개의 콘트롤 게이트 전극을 포함하고,
    인접한 두 개의 메모리 셀은 하나의 콘트롤 게이트 전극을 공유하고,
    상기 채널과 상기 메모리 셀 사이에는 터널 절연막이 개재되는
    비휘발성 메모리 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널은,
    상기 기판으로부터 수직으로 돌출된 한 쌍의 기둥부; 및
    상기 한 쌍의 기둥부 하단을 연결시키는 연결부를 포함하고,
    상기 복수의 메모리 셀은, 상기 한 쌍의 기둥부 각각을 따라 교대로 적층된 복수의 플로팅 게이트 전극 및 복수의 콘트롤 게이트 전극을 포함하고,
    상기 메모리 셀 각각은, 하나의 플로팅 게이트 전극 및 상기 하나의 플로팅 게이트 전극의 상하부에 배치되는 두 개의 콘트롤 게이트 전극을 포함하고,
    인접한 두 개의 메모리 셀은 하나의 콘트롤 게이트 전극을 공유하고,
    상기 채널과 상기 메모리 셀 사이에는 터널 절연막이 개재되는
    비휘발성 메모리 소자.
  6. 제4항에 있어서,
    상기 터널 절연막과 접하는 면을 제외하고 상기 플로팅 게이트의 전면을 둘러싸는 전하 차단막을 더 포함하는
    비휘발성 메모리 소자.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 메모리 셀은, 상기 채널을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 콘트롤 게이트 전극과, 상기 콘트롤 게이트 전극과 상기 채널 사이에 개재되는 메모리막을 포함하고,
    상기 메모리막은, 터널 절연막, 전하 저장막 및 전하 차단막을 포함하는
    비휘발성 메모리 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널은,
    상기 기판으로부터 수직으로 돌출된 한 쌍의 기둥부; 및
    상기 한 쌍의 기둥부 하단을 연결시키는 연결부를 포함하고,
    상기 복수의 메모리 셀은, 상기 한 쌍의 기둥부 각각을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 콘트롤 게이트 전극과, 상기 콘트롤 게이트 전극과 상기 채널 사이에 개재되는 메모리막을 포함하고,
    상기 메모리막은, 터널 절연막, 전하 저장막 및 전하 차단막을 포함하는
    비휘발성 메모리 소자.
  9. 제1 항에 있어서,
    상기 복수의 메모리 셀과 상기 비트라인 사이에 형성된 제2 선택 트랜지스터; 및
    상기 복수의 메모리 셀과 상기 소스영역 사이에 형성된 제1 선택 트랜지스터를 더 포함하고,
    상기 제1 단부는, 상기 소스 영역과 상기 제1 선택 트랜지스터의 게이트 전극 사이에 대응하는
    비휘발성 메모리 소자.
  10. 제2 항 또는 제3 항에 있어서,
    상기 복수의 메모리 셀과 상기 비트라인 사이에 형성된 제2 선택 트랜지스터; 및
    상기 복수의 메모리 셀과 상기 소스영역 사이에 형성된 제1 선택 트랜지스터를 더 포함하고,
    상기 제1 단부는, 상기 소스 영역과 상기 제1 선택 트랜지스터의 게이트 전극 사이에 대응하고,
    상기 제2 단부는, 상기 비트라인과 상기 제2 선택 트랜지스터의 게이트 전극 사이에 대응하는
    비휘발성 메모리 소자.
  11. 제1항의 비휘발성 메모리 소자의 동작 방법으로서,
    상기 메모리 셀의 콘트롤 게이트 전극에 음의 소거 전압을 인가하고 상기 소스영역을 통해 상기 채널에 상기 음의 소거 전압보다 양의 방향으로 상향된 제1 전압을 인가하여, 상기 메모리 셀에 저장된 전하를 F-N 터널링 방식으로 소거하는
    비휘발성 메모리 소자의 동작 방법.
  12. 제11 항에 있어서,
    상기 비트라인과 접하는 상기 채널의 제2 단부는 N타입의 불순물이 도핑된 반도체층으로 형성되고,
    상기 제1 단부와 상기 제2 단부 사이의 중심부는, 상기 제1 단부와 동일한 반도체층으로 형성되는
    비휘발성 메모리 소자의 동작 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 비휘발성 메모리 소자는,
    상기 복수의 메모리 셀과 상기 소스영역 사이에 형성된 선택 트랜지스터를 더 포함하고,
    상기 선택 트랜지스터의 게이트에 상기 소스영역에 인가되는 전압을 상기 채널로 전달하는 패스 전압을 인가하는
    비휘발성 메모리 소자의 동작 방법.
  14. 제11 항에 있어서,
    상기 비트라인과 접하는 상기 채널의 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이의 중심부는 상기 제1 단부와 동일한 반도체층으로 형성되고,
    상기 비트라인과 상기 소스영역에 인가되는 전압은 동일한
    비휘발성 메모리 소자의 동작 방법.
  15. 제14 항에 있어서,
    상기 비휘발성 메모리 소자는,
    상기 복수의 메모리 셀과 상기 비트라인 사이에 형성된 제2 선택 트랜지스터; 및
    상기 복수의 메모리 셀과 상기 소스영역 사이에 형성된 제1 선택 트랜지스터를 더 포함하고,
    상기 제2 선택 트랜지스터의 게이트에 상기 비트라인에 인가되는 전압을 상기 채널로 전달하는 패스 전압을 인가하고, 상기 제1 선택 트랜지스터의 게이트에 상기 소스영역에 인가되는 전압을 상기 채널로 전달하는 패스 전압을 인가하는
    비휘발성 메모리 소자의 동작 방법.
  16. 제1항의 비휘발성 메모리 소자의 동작 방법으로서,
    상기 소스영역을 통해 상기 채널에 양의 소거전압을 인가하고 상기 메모리 셀의 콘트롤 게이트 전극에 상기 양의 소거 전압보다 음의 방향으로 하향된 제2 전압을 인가하여, 상기 메모리 셀에 저장된 전하를 F-N 터널링 방식으로 소거하는
    비휘발성 메모리 소자의 동작 방법.
  17. 제16 항에 있어서,
    상기 비트라인과 접하는 상기 채널의 제2 단부는 N타입의 불순물이 도핑된 반도체층으로 형성되고,
    상기 제1 단부와 상기 제2 단부 사이의 중심부는, 상기 제1 단부와 동일한 반도체층으로 형성되는
    비휘발성 메모리 소자의 동작 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 비휘발성 메모리 소자는,
    상기 복수의 메모리 셀과 상기 소스영역 사이에 형성된 선택 트랜지스터를 더 포함하고,
    상기 선택 트랜지스터의 게이트에 상기 소스영역에 인가되는 전압을 상기 채널로 전달하는 패스 전압을 인가하는
    비휘발성 메모리 소자의 동작 방법.
  19. 제16 항에 있어서,
    상기 비트라인과 접하는 상기 채널의 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이의 중심부는 상기 제1 단부와 동일한 반도체층으로 형성되고,
    상기 비트라인과 상기 소스영역에 인가되는 전압은 동일한
    비휘발성 메모리 소자의 동작 방법.
  20. 제19 항에 있어서,
    상기 비휘발성 메모리 소자는,
    상기 복수의 메모리 셀과 상기 비트라인 사이에 형성된 제2 선택 트랜지스터; 및
    상기 복수의 메모리 셀과 상기 소스영역 사이에 형성된 제1 선택 트랜지스터를 더 포함하고,
    상기 제2 선택 트랜지스터의 게이트에 상기 비트라인에 인가되는 전압을 상기 채널로 전달하는 패스 전압을 인가하고, 상기 제1 선택 트랜지스터의 게이트에 상기 소스영역에 인가되는 전압을 상기 채널로 전달하는 패스 전압을 인가하는
    비휘발성 메모리 소자의 동작 방법.
KR1020110070880A 2011-02-17 2011-07-18 비휘발성 메모리 소자 및 그 동작 방법 KR20120094818A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US13/398,397 US9019767B2 (en) 2011-02-17 2012-02-16 Nonvolatile memory device and operating method thereof
US14/673,321 US9286988B2 (en) 2011-02-17 2015-03-30 Nonvolatile memory device and operating method thereof
US15/015,438 US9368219B1 (en) 2011-02-17 2016-02-04 Nonvolatile memory device and operating method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20110014094 2011-02-17
KR1020110014094 2011-02-17

Publications (1)

Publication Number Publication Date
KR20120094818A true KR20120094818A (ko) 2012-08-27

Family

ID=46885598

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110070880A KR20120094818A (ko) 2011-02-17 2011-07-18 비휘발성 메모리 소자 및 그 동작 방법

Country Status (1)

Country Link
KR (1) KR20120094818A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130051074A (ko) * 2011-11-09 2013-05-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8711630B2 (en) 2010-12-29 2014-04-29 Hynix Semiconductor Inc. Programming method of non-volatile memory device
KR20140078233A (ko) * 2012-12-17 2014-06-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140112771A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9130038B2 (en) 2012-08-31 2015-09-08 SK Hynix Inc. Three-dimensional semiconductor memory device, memory system including the same, method of manufacturing the same and method of operating the same
CN110265399A (zh) * 2018-03-12 2019-09-20 爱思开海力士有限公司 半导体装置及其制造方法
CN112071859A (zh) * 2019-06-11 2020-12-11 爱思开海力士有限公司 半导体装置及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8711630B2 (en) 2010-12-29 2014-04-29 Hynix Semiconductor Inc. Programming method of non-volatile memory device
KR20130051074A (ko) * 2011-11-09 2013-05-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101868047B1 (ko) * 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9130038B2 (en) 2012-08-31 2015-09-08 SK Hynix Inc. Three-dimensional semiconductor memory device, memory system including the same, method of manufacturing the same and method of operating the same
KR20140078233A (ko) * 2012-12-17 2014-06-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140112771A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110265399A (zh) * 2018-03-12 2019-09-20 爱思开海力士有限公司 半导体装置及其制造方法
CN110265399B (zh) * 2018-03-12 2023-10-31 爱思开海力士有限公司 半导体装置及其制造方法
CN112071859A (zh) * 2019-06-11 2020-12-11 爱思开海力士有限公司 半导体装置及其制造方法

Similar Documents

Publication Publication Date Title
US9368219B1 (en) Nonvolatile memory device and operating method thereof
KR101045073B1 (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR102579108B1 (ko) 반도체 장치 및 그 제조방법
JP6095908B2 (ja) 不揮発性メモリ素子及びその製造方法
US9362305B2 (en) Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same
KR101780274B1 (ko) 비휘발성 메모리 장치
KR101206157B1 (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
TWI393248B (zh) 非揮發性半導體記憶裝置
US8426976B2 (en) Non-volatile semiconductor storage device and method of manufacturing the same
KR101113767B1 (ko) 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
US7910979B2 (en) Nonvolatile semiconductor memory device
US8923072B2 (en) Non-volatile memory device and method of fabricating the same
JP2015056642A (ja) 半導体記憶装置
KR20170036877A (ko) 3차원 반도체 메모리 장치
KR20130045622A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120094818A (ko) 비휘발성 메모리 소자 및 그 동작 방법
WO2002039502A1 (fr) Dispositif de stockage de semi-conducteur non volatil et procede de production correspondant
JP5389074B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US10283647B2 (en) Semiconductor device
JP2008270343A (ja) 不揮発性半導体記憶装置
KR20140026148A (ko) 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR20210059072A (ko) 반도체 장치
JP2013069932A (ja) 不揮発性半導体記憶装置及びその製造方法
JP4391741B2 (ja) 半導体記憶装置及びその製造方法
JP2008186838A (ja) 半導体装置、その製造方法及び不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application