KR20210059072A - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 기판 상에 적층되는 게이트층들; 상기 기판 상에 상기 게이트층들과 교대로 적층되는 층간 절연층들; 상기 게이트층들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들; 상기 채널 구조물들 상의 스트링 선택 게이트층들; 및 상기 스트링 선택 게이트층들을 관통하고, 상기 채널 구조물들로부터 상기 기판에 수직하게 연장되는 스트링 선택 채널층들;을 포함하고, 각각의 상기 스트링 선택 채널층들은, 상기 스트링 선택 게이트층들 하부의 제1 부분, 상기 스트링 선택 게이트층들을 관통하는 제2 부분, 및 상기 스트링 선택 게이트층들 상부의 제3 부분을 포함하고, 상기 제1 부분 및 상기 제3 부분은, 상기 스트링 선택 채널층의 외측으로 돌출되는 제1 돌출 영역 및 제2 돌출 영역을 각각 갖는다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 적층되는 게이트층들; 상기 기판 상에 상기 게이트층들과 교대로 적층되는 층간 절연층들; 상기 게이트층들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들; 상기 채널 구조물들 상의 스트링 선택 게이트층들; 및 상기 스트링 선택 게이트층들을 관통하고, 상기 채널 구조물들로부터 상기 기판에 수직하게 연장되는 스트링 선택 채널층들;을 포함하고, 각각의 상기 스트링 선택 채널층들은, 상기 스트링 선택 게이트층들 하부의 제1 부분, 상기 스트링 선택 게이트층들을 관통하는 제2 부분, 및 상기 스트링 선택 게이트층들 상부의 제3 부분을 포함하고, 상기 제1 부분 및 상기 제3 부분은, 상기 스트링 선택 채널층의 외측으로 돌출되는 제1 돌출 영역 및 제2 돌출 영역을 각각 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 적층되는 게이트층들; 상기 게이트층들을 관통하여 상기 기판에 수직하게 연장되는 채널층; 상기 채널층 상에 배치되는 스트링 선택 게이트층들; 및 상기 스트링 선택 게이트층들을 관통하여 상기 채널층과 전기적으로 연결된 스트링 선택 채널층들을 포함하고, 상기 스트링 선택 채널층들은, 상기 채널층과 상기 스트링 선택 게이트층들 사이에서 상기 스트링 선택 채널층의 외측으로 돌출되는 제1 돌출 영역을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 적층되는 게이트층들; 상기 게이트층들을 관통하는 채널층들; 상기 채널층들 상의 스트링 선택 게이트층들; 및 상기 스트링 선택 게이트층들을 관통하고 상기 기판에 수직하게 연장되는 스트링 선택 채널 구조물들;을 포함하고, 각각의 상기 스트링 선택 채널 구조물들은, 상기 스트링 선택 게이트층들 아래에서 서로 다른 폭을 갖는 복수의 영역들을 가질 수 있다.
스트링 선택 채널층들이 서로 다른 폭을 갖는 복수의 영역들을 가짐으로써 스트링 선택 채널 패드와 상부 배선의 전기적 연결 특성이 개선될 수 있다.
스트링 선택 채널층들이 채널층들과 직접 접촉하여 트랜지스터들의 연결 특성이 개선되어, 집적도 및 전기전 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4b 및 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 4d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6a 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 6c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10a 내지 도 10l은 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 11a 내지 도 11j는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 12a 및 도 12b는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4b 및 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 4d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6a 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 6c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10a 내지 도 10l은 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 11a 내지 도 11j는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 12a 및 도 12b는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는 복수의 메모리 셀 스트링들(S)을 포함하며, 복수의 메모리 셀 스트링들(S)은 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트층들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트층들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트층들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 4a에서는 도 3의 절단선 Ⅰ-Ⅰ'을 따른 단면을 도시한다.
도 4b은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 4b에서는 도 4a의 'A' 영역을 확대하여 도시한다.
도 4c은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 4c에서는 도 4a의 'B' 영역을 확대하여 도시한다.
도 3 내지 도 4c를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상에 서로 이격되어 수직하게 적층되는 게이트층들(130), 게이트층들(130)과 교대로 적층되는 층간 절연층들(120), 게이트층들(130)을 관통하여 기판(101)의 상면에 수직한 방향으로 연장되며 채널층(140)이 내부에 배치되는 채널 구조물들(CH), 채널 구조물들(CH) 상의 스트링 선택 게이트층들(150), 스트링 선택 게이트층들(150)을 관통하여 기판(101)의 상면에 수직한 방향으로 연장되며 스트링 선택 채널층들(160)이 내부에 배치되는 스트링 선택 채널 구조물들(SCH), 및 층간 절연층들(120)과 게이트층들(130)의 적층 구조물(GS)을 관통하며 연장되는 분리 영역들(SR)을 포함할 수 있다. 또한, 반도체 장치(100)는 게이트층들(130)의 적어도 일부를 둘러싸는 게이트 블록킹층(135), 스트링 선택 채널 구조물들(SCH)을 둘러싸는 스트링 선택 게이트 절연층(155), 게이트층들(130) 상의 절연층(170), 스트링 선택 채널 구조물들(SCH) 상의 스터드(180), 및 분리 영역들(SR)에 배치되는 소스 도전층과 소스 절연층을 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널층(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
게이트층들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 층간 절연층들(120)과 함께 적층 구조물(GS)을 이룰 수 있다. 게이트층들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130G), 복수의 메모리 셀들을 이루는 메모리 게이트층들(130M)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트층들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 접지 선택 트랜지스터를 이루는 하부 게이트층들(130G)은 1개 또는 2개 이상일 수 있으며, 메모리 셀들을 이루는 게이트층들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트층들(130), 예를 들어, 하부 게이트 전극(130G)에 인접한 메모리 게이트층들(130M)은 더미 게이트층들일 수 있다.
게이트층들(130)은 기판(101) 상에 수직하게 서로 이격되어 적층되며, y 방향으로 연장되는 분리 영역들(SR)에 의하여 x 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(SR) 사이의 게이트층들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트층들(130) 중 일부, 예를 들어, 메모리 게이트층들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트층들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트층들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트층들(130)은 외측에 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트층들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트층들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 층간 절연층들(120)은 실질적으로 평탄한 상면 및 하면을 가질 수 있다. 층간 절연층들(120)의 측면은 분리 영역(SR)에서 게이트층들(130)의 측면과 공면을 이룰 수 있으며, 게이트층들(130)의 측면으로부터 분리 영역(SR)을 향하여 돌출된 구조를 가질수도 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널 구조물들(CH)은 채널층(140)외에, 게이트 유전층(145), 채널 절연층(146), 채널 패드(148), 및 에피택셜층(107)을 포함할 수 있다.
채널층(140)은 내부의 채널 절연층(146)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(146)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(107)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 한 쌍의 분리 영역들(SR)의 사이에서 x 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드(148)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다. 또한, 채널 구조물들(CH) 중 일부는 상기 비트 라인과 연결되지 않는 더미 채널일 수 있다.
게이트 유전층(145)은 게이트층들(130)과 채널층(140)의 사이에 배치될 수 있다. 도 4c를 참조하면, 게이트 유전층(145)은 채널층(140)로부터 순차적으로 터널링층(142), 전하 저장층(143) 및 블록킹층(144)을 포함할 수 있다. 터널링층(142), 전하 저장층(143) 및 블록킹층(144)은 채널층(140)과 같이 기판(101)에 수직하게 연장될 수 있다.
터널링층(142)은 F-N 터널링 방식으로 전하를 전하 저장층(143)으로 터널링시킬 수 있다. 터널링층(142)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(143)은 전하 트랩층일 수 있으며, 실리콘 질화물로 이루어질 수 있다. 블록킹층(144)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 여기서, 고유전율 물질은 실리콘 산화물(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다.
에피택셜층(107)은 채널 구조물들(CH)의 하부에서 기판(101) 상에 배치되며, 적어도 하나의 게이트층들(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(130G)의 상면보다 높고 그 상부의 게이트 전극(130M)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 채널 구조물(CH)의 종횡비가 증가하여도 에피택셜층(107)에 의해 채널층(140)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다. 다만, 실시예들에서, 에피택셜층(107)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결될 수 있다.
채널 패드들(148)은 채널 구조물들(CH) 내에서 채널층(140)의 상부에 배치될 수 있다. 채널 패드들(148)은 채널 절연층(146)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(148)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
스트링 선택 게이트층들(150)은 채널 구조물들(CH) 상에 배치될 수 있다. 스트링 선택 라인을 이루는 스트링 선택 게이트층들(150)은 y 방향으로 연장될 수 있으며, 상부 분리 영역(150R)에 의해 x 방향에서 일정 간격으로 서로 분리될 수 있다. 상부 분리 영역(150R)에 의해 분리되는 스트링 선택 게이트층들(150)의 개수는 도시된 것에 한정되지 않는다. 스트링 선택 게이트층들(150)은 분리 영역(SR)에 의해서도 x 방향에서 서로 분리될 수 있다. 스트링 선택 게이트층들(150)은 스트링 선택 트랜지스터들의 게이트 전극들로써, 도 2의 스트링 선택 라인(SSL0-SSL2)에 해당될 수 있다. 예시적인 실시예에서, 상부 분리 영역(150R)은 y 방향으로 연장되는 라인 또는 직사각형의 형태일 수 있으나, 일 방향에서 지그재그 형태로 배치될 수도 있다.
스트링 선택 게이트층들(150)은 복수의 홀들(150H)을 포함할 수 있다. 복수의 홀들(150H)은 채널 구조물들(CH)과 중첩되게 배치될 수 있다. 복수의 홀들(150H)의 배치 및/또는 개수는 도시된 것에 한정되지 않는다. 스트링 선택 채널 구조물들(SCH)은 스트링 선택 게이트층들(150)의 복수의 홀들(150H)을 관통하여 채널 구조물들(CH)과 연결될 수 있다. 복수의 홀들(150H)은 복수의 홀들(150H) 내의 스트링 선택 채널 구조물들(SCH)의 폭보다 큰 폭을 가질 수 있다.
스트링 선택 게이트층들(150)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
스트링 선택 게이트 절연층(155)은 복수의 홀들(150H) 내에서 스트링 선택 채널층들(160)을 둘러쌀 수 있다. 예를 들어, 스트링 선택 게이트 절연층(155)은 후술할 스트링 선택 채널층들(160)의 제2 부분(162)을 둘러쌀 수 있다. 스트링 선택 게이트 절연층(155)은 스트링 선택 트랜지스터들의 게이트 유전층으로써 역할할 수 있다. 예를 들어, 스트링 선택 게이트 절연층(155)은 스트링 선택 게이트층들(150)과 스트링 선택 채널층들(160)을 절연시키는 층일 수 있다. 스트링 선택 게이트 절연층(155)은 하위에 배치되는 하부 절연층(170L) 및 상위에 배치되는 상부 절연층(170U)과 연결된 구조를 이룰 수 있으며, 서로 동일한 물질을 포함할 수 있다.
스트링 선택 채널 구조물들(SCH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있으며, 채널 구조물들(CH)과 중첩되도록 배치될 수 있다. 스트링 선택 채널 구조물들(SCH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 스트링 선택 채널 구조물들(SCH)은 스트링 선택 게이트층들(150)을 관통하고 채널 구조물들(CH)로부터 기판(101)에 수직하게 연장될 수 있다. 스트링 선택 채널 구조물들(SCH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 스트링 선택 채널 구조물들(SCH)은 기판(101)에 수직하게 연장되는 스트링 선택 채널층들(160), 스트링 선택 채널층들(160) 내부의 스트링 선택 절연층(166), 및 스트링 선택 채널층들(160)과 스트링 선택 절연층(166)에 의해 하면 및 측면들이 둘러싸인 스트링 선택 채널 패드(168)를 포함할 수 있다.
스트링 선택 채널층들(160)은 내부의 스트링 선택 절연층(166)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 스트링 선택 절연층(166)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 스트링 선택 채널층들(160)은 하부에서 채널 구조물들(CH)과 연결될 수 있으며, 채널 패드(148)와 접촉할 수 있다. 스트링 선택 채널층들(160)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 예시적인 실시예에서, 스트링 선택 채널층들(160)은 채널층(140)과 동일한 물질을 포함할 수 있다.
각각의 스트링 선택 채널층들(160)은 스트링 선택 게이트층들(150) 하부의 제1 부분(161), 스트링 선택 게이트층들(150)을 관통하는 제2 부분(162), 및 상기 스트링 선택 게이트층들(150) 상부의 제3 부분(163)을 포함할 수 있다.
제1 부분(161)은 채널 구조물들(CH)과 스트링 선택 게이트층들(150) 사이에 위치할 수 있으며, 하부 절연층(170L)을 관통하여 채널 구조물들(CH)과 접촉할 수 있다. 제1 부분(161)은 스트링 선택 채널층(160)의 외측을 향하여 연장된 제1 돌출 영역(P1)을 가질 수 있다. 제1 돌출 영역(P1)은 인접한 상부 및/또는 하부의 영역의 폭보다 더 큰 폭을 갖도록 기판(101)의 상면에 평행한 방향으로 확장된 영역일 수 있다.
제1 부분(161)은 제1 돌출 영역(P1)에서 제1 폭(W1)을 갖고, 제1 돌출 영역(P1)과 제2 부분(162) 사이에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 일 실시예에서, 제1 폭(W1)은 제2 폭(W2)의 최대값 보다 클 수 있다. 제1 부분(161)은 제1 돌출 영역(P1)과 채널 구조물들(CH) 사이에서 제1 폭(W1)보다 작은 제3 폭(W3)을 가질 수 있다. 일 실시예에서, 제1 폭(W1)은 제3 폭(W3)의 최대값보다 클 수 있다. 예시적인 실시예들에서, 제1 부분(161)은 서로 다른 폭을 갖는 복수의 영역들을 갖는 것으로 이해될 수 있다.
제2 부분(162)은 스트링 선택 전극들(150)의 복수의 홀들(150H) 내에 위치할 수 있으며, 제1 부분(161)과 연결될 수 있다. 제2 부분(162)의 폭은 복수의 홀들(150H)의 폭보다 작을 수 있다. 제2 부분(162)은 복수의 홀들(150H) 내에서 스트링 선택 게이트 절연층(155)에 의해 둘러싸일 수 있다.
제3 부분(163)은 스트링 선택 게이트층들(150) 상으로 더 연장되어 상부 절연층(170U) 내에 배치될 수 있으며, 제2 부분(162)과 연결될 수 있다. 제3 부분(163)은 스트링 선택 채널층(160)의 외측을 향하여 연장된 제2 돌출 영역(P2)을 가질 수 있다. 제2 돌출 영역(P2)은 인접한 상부 및/또는 하부의 영역의 폭보다 더 큰 폭을 갖도록 기판(101)의 상면에 평행한 방향으로 확장된 영역일 수 있다.
제3 부분(163)은 제2 돌출 영역(P2)에서 제4 폭(W4)을 갖고, 제2 돌출 영역(P2)과 제2 부분(162) 사이에서 제4 폭(W4)보다 작은 제5 폭(W5)을 가질 수 있다. 일 실시예에서, 제4 폭(W4)은 제5 폭(W5)의 최대값보다 클 수 있다.
일 실시예에서, 제1 내지 제5 폭(W1, W2, W3, W4, W5)은 약 80nm 내지 약 120nm의 값을 가질 수 있으나, 이에 한정되는 것은 아니다.
스트링 선택 절연층(166)은 스트링 선택 채널층들(160)의 내부에 배치될 수 있으며, 기판(101)에 수직한 측면을 갖거나, 또는 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 스트링 선택 절연층(166)은 제1 및 제2 부분(161, 162)의 내부에 배치될 수 있으며, 제1 돌출 영역(P1)에서 기판(101)의 상면에 평행한 방향으로 확장된 영역을 가질 수 있다. 스트링 선택 절연층(166)은 제3 부분(163)의 내부에 배치될 수 있으며, 스트링 선택 절연층(166)의 최상면은 제2 돌출 영역(P2)보다 아래에 배치될 수 있다. 스트링 선택 절연층(166)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
스트링 선택 채널 패드(168)는 제2 돌출 영역(P2)에서 스트링 선택 채널층들(160)의 내부에 배치될 수 있다. 스트링 선택 채널 패드(168)는 하면 및 측면들이 스트링 선택 채널층들(160) 및 스트링 선택 절연층(166)에 의해 둘러싸일 수 있다. 일 실시예에서, 스트링 선택 채널 패드(168)는 제5 폭(W5)보다 큰 제4 폭(W4)을 가질 수 있다. 예시적인 실시예에서, 스트링 선택 채널 패드(168)는 채널 구조물들(CH)의 폭보다 큰 폭을 가질 수 있다. 스트링 선택 채널 패드(168)는 도전성 물질로 이루어질 수 있으며, 예를 들어 도핑된 다결정 실리콘으로 이루어질 수 있다.
반도체 장치의 집적도를 향상시키기 위해 채널 구조물들(CH)의 폭이 줄어들 경우, 채널 구조물들(CH)보다 상대적으로 큰 폭을 갖는 상부 배선들을 채널 구조물들(CH)과 연결되도록 형성하는 것이 더욱 어려워질 수 있다. 본 발명의 기술적 사상에 의하면, 제2 돌출 영역(P2)에 채널 구조물들(CH)보다 상대적으로 큰 폭을 갖는 스트링 선택 채널 패드(168)가 배치됨으로써, 스터드(180)와 같은 상부 배선들이 채널층(140) 및 스트링 선택 채널층들(160)과 보다 안정적으로 접촉하여 전기적으로 연결될 수 있다. 특히, 스터드(180)의 높이가 상대적으로 높은 경우, 스터드(180)가 채널층(140) 및 스트링 선택 채널층들(160)과 보다 안정적으로 접촉할 수 있다. 이로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
하부 절연층(170L)은 게이트층들(130)과 스트링 선택 게이트층들(150) 사이에 배치될 수 있고, 상부 절연층(170U)은 스트링 선택 게이트층들(150) 상에 배치될 수 있다. 하부 및 상부 절연층(170L, 170U)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있으며, 서로 동일한 물질을 포함할 수 있다. 일 실시예에서, 하부 및 상부 절연층(170L, 170U)은 스트링 선택 게이트 절연층(155)과 연결된 구조를 이룰 수 있으며, 상부 분리 영역(150R)과도 연결된 구조를 이룰 수 있다.
스터드(180)는 스트링 선택 채널 구조물들(SCH) 상에 배치될 수 있으며, 상부 절연층(170U)을 관통하여 기판(101)의 상면에 수직하게 연장될 수 있다. 스터드(180)는 기판(101)에 수직한 측면을 갖거나, 또는 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 스터드(180)는 스트링 선택 채널 패드(168)의 상면을 따라 접촉되도록 배치될 수 있으며, 스트링 선택 채널 패드(168)와 연결될 수 있다. 스터드(180)는 스트링 선택 채널 패드(168)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 스터드(180)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다.
다음으로, 도 4d 내지 도 9를 참조하여, 본 발명의 반도체 장치의 실시예들에 대해 설명하기로 한다. 도 3 내지 도 4c를 참조하여 상술한 설명과 동일한 설명은 생략하기로 한다.
도 4d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 4d에서는 도 3의 절단선 I-I'를 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 4d를 참조하면, 반도체 장치(100a)는 도 4a 내지 도 4c를 참조하여 상술한 설명과 달리, 스트링 선택 채널 구조물들(SCHa)의 스트링 선택 채널 패드(168)가 제2 돌출 영역(P2)의 하부로 연장된 연장부(168R)를 포함할 수 있다. 제3 부분(163)의 내부를 채우는 스트링 선택 절연층(166a)은 도 4b를 참조하여 상술한 설명과 달리, 제2 돌출 영역(P2)보다 아래로 리세스된 리세스부를 포함할 수 있다. 연장부(168R)는 스트링 선택 절연층(166a)의 상기 리세스부 내로 연장될 수 있다. 이러한 구조는, 스트링 선택 채널층들(160) 내부를 채우는 스트링 선택 절연층(166)의 상부 일부를 제거하고 스트링 선택 채널 패드(168)를 형성하는 과정에서 형성될 수 있다.
도 5a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5a에서는 도 3의 절단선 Ⅰ-Ⅰ'을 따른 단면에 대응하는 영역을 도시한다.
도 5b은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 5b에서는 도 5a의 'C' 영역을 확대하여 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100b)는 도 4a 내지 도 4c를 참조하여 상술한 설명과 달리, 채널 구조물들(CHa)이 채널 절연층(146a) 상의 채널 패드를 포함하지 않을 수 있으며, 스트링 선택 채널 구조물들(SCHb)을 이루는 스트링 선택 채널층들(160)의 제1 부분(161')의 하면이 채널 구조물들(CHa)의 상면보다 하부에 배치될 수 있다. 제1 돌출 영역(P1a)은 채널층(140)의 내측면 사이로 연장되어 채널층(140)의 내측면들과 직접 접촉할 수 있다.
제1 부분(161')은 제1 돌출 영역(P1a)에서 채널 구조물들(CHa)과 기판(101)의 상면에 수직한 방향에서 중첩되는 제1 영역(161a) 및 제1 영역(161a) 상의 제2 영역(161b)을 가질 수 있다. 제1 부분(161')은 제1 영역(161a)에서 채널층(140)의 내측면들과 직접 접촉할 수 있다. 제1 부분(161')은 제1 영역(161a)에서 제1 영역 폭(W1a)을 갖고, 제2 영역(161b)에서 제1 영역 폭(W1a)보다 작은 제2 영역 폭(W1b)을 갖고, 제1 돌출 영역(P1a)과 제2 부분(162) 사이에서 제2 영역 폭(W1b)보다 작은 제2 폭(W2)을 가질 수 있다.
반도체 장치의 집적도를 향상시키기 위해 채널 구조물들(CHa)의 폭이 줄어들 경우, 내부를 틈 없이 완전히 채우는 채널 패드를 형성하기 어려워 반도체 장치의 전기적 특성이 저하될 수 있다. 본 발명의 기술적 사상에 의하면, 채널 구조물들(CHa)의 채널 패드를 형성하는 대신, 스트링 선택 채널층들(160)의 일부를 채널층(140) 사이로 연장되도록 확장시켜 채널층(140)과 직접 접촉하도록 하여, 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
도 5c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 5c에서는 도 3의 절단선 I-I'를 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 5c를 참조하면, 반도체 장치(100c)는 도 5a 및 도 5b를 참조하여 설명한 반도체 장치(100b)에서, 스트링 선택 채널 구조물들(SCHc)의 스트링 선택 채널 패드(168)가 제2 돌출 영역(P2)에서 채널 구조물들(CHa)의 하부로 연장된 연장부(168R)를 더 포함한 실시예에 해당할 수 있다. 연장부(168R)에 대해서는, 도 4d를 참조하여 상술한 설명과 동일하므로, 설명을 생략하기로 한다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6a에서는 도 3의 절단선 Ⅰ-Ⅰ'을 따른 단면에 대응하는 영역을 도시한다.
도 6b은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 6b에서는 도 6a의 'D' 영역을 확대하여 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100d)는 도 4a 내지 도 4c를 참조하여 상술한 설명과 달리, 채널 구조물들(CHa)이 채널 절연층(146a) 상의 채널 패드를 포함하지 않을 수 있으며, 스트링 선택 채널 구조물들(SCHd)을 이루는 스트링 선택 채널층들(160)의 제1 부분(161'')의 하면이 채널 구조물들(CHa)의 상면보다 하부에 배치될 수 있다. 제1 돌출 영역(P1b)은 채널층(140)의 내측면 사이로 연장되어 채널층(140)의 내측면들과 직접 접촉할 수 있다.
제1 부분(161'')은 제1 돌출 영역(P1b)에서 채널 구조물들(CHa)과 기판(101)의 상면에 수직한 방향에서 중첩되는 제1 영역(161a), 제1 영역(161a) 상의 제2 영역(161b), 및 제1 영역(161a)과 제2 영역(161b) 사이의 제3 영역(161c)을 포함할 수 있다. 제1 부분(161'')은 제1 영역(161a)에서 채널층(140)의 내측면들과 직접 접촉할 수 있으며, 제1 부분(161'')은 제3 영역(161c)에서 채널층(140)의 상면을 덮을 수 있다. 제3 영역(161c)은 채널층(140)의 상면과 직접 접촉할 수 있으며, 실시예들에 따라 채널층(140)의 상면 전체가 제3 영역(161c)으로 커버될 수 있다. 제3 영역(161c)의 외측면은, 채널층(140)과 게이트 유전층(145) 사이의 경계면보다 외측에 위치할 수 있으나, 이에 한정되는 것은 아니다.
제1 부분(161'')은 제1 영역(161a)에서 제1 영역 폭(W1a)을 갖고, 제1 돌출 영역(P1b) 상에서 제1 영역 폭(W1a)보다 작은 제2 폭(W2)을 갖고, 제2 영역(161b)에서 제2 폭(W2)보다 큰 제2 영역 폭(W1b)을 갖고, 제3 영역(161c)에서 제1 영역 폭(W1a)보다 큰 제3 영역 폭(W1c)을 가질 수 있다.
반도체 장치의 집적도를 향상시키기 위해 채널 구조물들(CHa)의 폭이 줄어들 경우, 내부를 틈 없이 완전히 채우는 채널 패드를 형성하기 어려워 반도체 장치의 전기적 특성이 저하될 수 있다. 본 발명의 기술적 사상에 의하면, 채널 구조물들(CHa)의 채널 패드를 형성하는 대신, 스트링 선택 채널층들(160)의 일부를 채널층(140)의 내측면 사이로 연장되도록 확장시켜 채널층(140)과 직접 접촉하도록 하여, 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
본 실시예에서는, 스트링 선택 채널층들(160)의 제3 영역(161c)이 채널층(140)의 상면과 직접 접촉하므로, 스트링 선택 채널층들(160)과 채널층(140) 사이의 접촉 면적을 증가시킬 수 있다. 이에 따라, 스트링 선택 채널층들(160)과 채널층(140) 사이의 전기적 연결 특성이 향상될 수 있다.
도 6c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 6c에서는 도 3의 절단선 I-I'를 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 6c를 참조하면, 반도체 장치(100e)는 도 6a 및 도 6b를 참조하여 설명한 반도체 장치(100d)에서, 스트링 선택 채널 패드(168)가 제2 돌출 영역(P2)에서 채널 구조물들(CHa)을 향하여 더 연장된 연장부(168R)를 더 포함한 실시예에 해당할 수 있다. 연장부(168R)에 대해서는, 도 4d를 참조하여 상술한 설명과 동일하므로, 설명을 생략하기로 한다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 7에서는 도 3의 절단선 I-I'를 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100f)에서는, 도 4a의 반도체 장치(100)에서와 달리, 채널 구조물들(CHb)이 에피택셜층(107)을 포함하지 않고, 반도체 장치(100f)는 기판(101)과 층간 절연층(120)의 사이에 배치되는 제1 및 제2 도전층들(104, 105)을 더 포함할 수 있다. 또한, 분리 영역(SR)은 절연성 물질을 포함하는 분리 절연층으로만 채워질 수 있다.
제1 및 제2 도전층들(104, 105)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전층들(104, 105)은 적어도 일부가 반도체 장치(100f)의 공통 소스 라인으로 기능할 수 있다. 제1 도전층(104)은 채널 구조물들(CHb)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전층(104)은 도핑된 층일 수 있으며, 제2 도전층(105)은 도핑된 층이거나 제1 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다.
채널 구조물들(CHb) 내에서 채널층(140) 및 게이트 유전층(145)은 기판(101) 내로 연장되도록 배치될 수 있다. 게이트 유전층(145)은 하단에서 일부가 제거될 수 있으며, 게이트 유전층(145)이 제거된 영역에서 제1 도전층(104)이 채널층(140)과 연결될 수 있다. 이와 같이 제1 및 제2 도전층들(104, 105)로 이루어진 공통 소스 라인의 형태는, 도 4a 내지 도 6c의 실시예들에도 적용될 수 있을 것이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 8에서는 도 3의 절단선 I-I'를 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 8을 참조하면, 반도체 장치(100g)에서는, 게이트층들(130)의 적층 구조물이 수직하게 적층된 제1 및 제2 적층 구조물들(GS1, GS2)을 포함하고, 채널 구조물들(CHc)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHc)의 구조는, 상대적으로 적층된 게이트층들(130)의 개수가 많은 경우에 채널 구조물들(CHc)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHc)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 이로 인해, 게이트층들(130)의 수평 방향에서의 폭이 서로 다를 수 있으며, 게이트층들(130)의 저항 특성이 달라질 수 있다. 예를 들어, 하부에 위치하는 게이트층들(130)은 상대적으로 작은 저항을 가질 수 있으며 좋은 특성을 갖는 메모리 셀들을 제공할 수 있다. 분리 영역(SR)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 이로 인해, 상술한 것과 마찬가지로 게이트층들(130)의 저항 특성이 달라질 수 있다. 예를 들어, 제1 적층 구조물들(GS1)의 게이트층들이 상대적으로 작은 저항을 가질 수 있으며 좋은 특성을 갖는 메모리 셀들을 제공할 수 있다.
채널 구조물들(CHc)은 제1 적층 구조물(GS1)의 제1 채널 구조물들(CH1)과 제2 적층 구조물(GS2)의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(146)이 서로 연결된 상태일 수 있다. 채널 패드(148)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(148)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(148)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 반도체 장치(100g)는 도 8의 실시예에서와 같이, 제1 및 제2 도전층들(104, 105)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 반도체 장치(100g)는 제1 및 제2 도전층들(104, 105) 대신, 도 4a의 실시예에서와 같이, 채널 구조물들(CHb)의 하단에 배치되는 에피택셜층(107)을 더 포함할 수도 있을 것이다.
제1 적층 구조물(GS1)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다. 또한 실시예들에 따라, 제1 적층 구조물(GS1)과 제2 적층 구조물(GS2) 사이의 경계에는, 더미 게이트층이 더 배치될 수도 있다. 더미 게이트층은 데이터를 저장하는 실제 메모리 셀로 동작하지 않을 수 있다. 그 외의 구성들에 대해서는 도 3 내지 도 4c를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 9에서는 도 3의 절단선 I-I'를 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 9를 참조하면, 반도체 장치(100h)는, 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예를 들어, 도 4a의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되는 것과 달리, 본 실시예의 반도체 장치(100h)에서는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 적층될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 메모리 셀 영역(CELL)에 대한 설명은 도 3 내지 도 4c를 참조한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(100h)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트층들(130)의 y 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 도 4a 내지 도 8의 실시예들에도 적용될 수 있을 것이다.
도 10a 내지 도 10l은 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 10a 내지 도 10l에서는 도 4a에 대응되는 단면들을 도시한다.
도 10a를 참조하면, 기판(101) 상에 수평 희생층들(110) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성할 수 있다.
수평 희생층들(110)은 후속 공정을 통해 게이트층들(130)로 교체되는 층일 수 있다. 수평 희생층들(110)은 층간 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 수평 희생층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부에는 예비 절연층(170')이 형성될 수 있다.
도 10b를 참조하면, 수평 희생층들(110) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널홀들(CHH)을 형성하고, 하단에 에피택셜층들(107)을 형성할 수 있다.
채널홀들(CHH)은 수평 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
에피택셜층들(107)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층들(107)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층들(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 다만, 실시예들에 따라, 에피택셜층들(107)은 생략될 수 있다.
도 10c를 참조하면, 채널홀들(CHH) 내에, 게이트 유전층(145), 채널층(140), 채널 절연층(146), 및 채널 패드(148)를 형성하여, 채널 구조물들(CH)을 형성할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 기판(101)에 수직하게 연장되는 부분, 예를 들어, 도 4a의 터널링층(142), 전하 저장층(143), 및 블록킹층(144)이 본 단계에서 형성될 수 있다.
채널층(140)은 상기 채널홀들 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(146)은 상기 채널홀들을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(146)이 아닌 도전성 물질로 상기 채널홀들을 매립할 수도 있다. 채널 패드(148)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 10d를 참조하면, 채널 구조물들(CH)을 덮는 하부 절연층(170L)을 형성하고, 하부 절연층(170L) 상의 예비 스트링 선택 게이트층(150')을 형성할 수 있다.
채널 구조물들(CH) 및 예비 절연층(170')을 절연 물질로 덮어, 예비 절연층(170')과 함께 하부 절연층(170L)을 형성할 수 있다. 하부 절연층(170L)은 최상부 게이트층들(130) 및 채널 구조물(CH)을 덮을 수 있다. 하부 절연층(170L)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
예비 스트링 선택 게이트층(150')은 기판(101)과 평행하게 형성될 수 있으며, x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 예비 스트링 선택 게이트층(150')은 하부 절연층(170L)에 의해 수평 희생층들(110) 및 채널 구조물들(CH)로부터 소정의 거리만큼 이격되도록 형성될 수 있다. 예비 스트링 선택 게이트층(150')은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
도 10e를 참조하면, 예비 스트링 선택 게이트층(150')을 x 방향에서 일정 간격으로 서로 분리시키는 상부 분리 영역(150R)을 형성하고, 상부 절연층(170U)을 형성하고, 예비 스트링 선택 게이트층(150')에 제1 홀들(H1)을 형성할 수 있다.
먼저, 예비 스트링 선택 게이트층(150')을 x 방향에서 일정 간격으로 서로 분리시키도록 예비 스트링 선택 게이트층(150')의 일부를 제거할 수 있다. 예비 스트링 선택 게이트층(150')이 제거된 영역은 y 방향으로 연장되는 라인 형태의 영역일 수 있으며, 일부 실시예에서는 일 방향에서 지그재그 형태로 연장되는 영역일 수 있다. 예비 스트링 선택 게이트층(150')이 제거된 영역에 절연성 물질을 채워 상부 분리 영역(150R)을 형성할 수 있다.
다음으로, 예비 스트링 선택 게이트층(150')을 덮는 상부 절연층(170U)을 형성할 수 있다. 상부 절연층(170U)은 상부 분리 영역(150R)을 형성하면서 예비 스트링 선택 게이트층(150') 상에 함께 형성되었다가 상부가 평탄화되어 형성된 층일 수 있다. 상부 절연층(170U)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
다음으로, 상부 및 하부 절연층(170U, 170L)과 예비 스트링 선택 게이트층(150')을 관통하는 제1 홀들(H1)을 형성할 수 있다. 제1 홀들(H1)은 상부 및 하부 절연층(170U, 170L)과 예비 스트링 선택 게이트층(150')을 이방성 식각하여 형성될 수 있으며, 홀 형태로 형성될 수 있다. 제1 홀들(H1)은 채널 구조물들(CH)의 상면을 노출시키도록 형성될 수 있다. 예를 들어, 제1 홀들(H1)은 채널 패드(148)의 상면 일부를 노출시키도록 형성될 수 있다.
도 10f를 참조하면, 제1 홀들(H1)을 기판(101)의 상면에 평행한 방향에서 확장시켜, 제1 확장 홀들(EH1)을 형성할 수 있다.
제1 홀들(H1)에 인접한 상부 및 하부 절연층(170U, 170L)의 일부를 제거하여 예비 스트링 선택 게이트층(150')의 상면 및 하면이 일부 노출되도록 제1 확장 홀들(EH1)을 형성할 수 있다. 제1 확장 홀들(EH1)은 채널 구조물들(CH)의 상면을 더 노출시키도록 형성될 수 있다. 제1 확장 홀들(EH1)은 예를 들어, 습식 식각을 이용하여 형성될 수 있다. 상기 습식 식각 공정을 이용하여 상부 및 하부 절연층(170U, 170L)의 일부가 예비 스트링 선택 게이트층(150') 및 채널 구조물들(CH)에 대하여 선택적으로 제거될 수 있다.
도 10g를 참조하면, 제1 확장 홀들(EH1)의 내측벽을 덮는 제1 절연 패턴(170a)을 형성할 수 있다.
제1 절연 패턴(170a)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)을 사용하여 형성될 수 있다. 제1 절연 패턴(170a)은 상부 절연층(170U)의 상면 및 측면들, 하부 절연층(170L)의 측면들을 덮도록 형성될 수 있다. 제1 절연 패턴(170a)은 제1 확장 홀들(EH1)에 의해 노출된 예비 스트링 선택 게이트층(150')의 상면, 하면, 및 측면들을 덮을 수 있고, 채널 구조물들(CH)의 상면을 덮도록 형성될 수 있다. 제1 절연 패턴(170a)은 제1 확장 홀들(EH1)의 내측벽이 갖는 모양을 따라 균일한 두께로 형성될 수 있다. 제1 절연 패턴(170a)은 상부 및 하부 절연층(170U, 170L)과 동일한 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
도 10h를 참조하면, 제1 절연 패턴(170a)을 덮는 스페이서(175)를 형성할 수 있다.
스페이서(175)는 원자층 증착(ALD) 또는 화학 기상 증착(CVD)을 사용하여 형성될 수 있다. 스페이서(175)는 제1 절연 패턴(170a)의 측벽을 따라 실질적으로 균일한 두께로 형성될 수 있다. 스페이서(175)는 상부 및 하부 절연층(170U, 170L)과 제1 절연 패턴(170a)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 스페이서(175)는 실리콘 질화물(SiN)을 포함할 수 있다.
도 10i를 참조하면, 스페이서(175)의 하부를 제거하여 제1 절연 패턴(170a)의 하부를 노출하고, 제1 절연 패턴(170a)의 하부를 리세스하여 제2 절연 패턴(170b)을 형성할 수 있다.
먼저, 에치백(Etch Back) 공정에 의해 제1 절연 패턴(170a)의 하부를 덮는 스페이서(175)의 하부가 제거될 수 있다. 이로써 제1 절연 패턴(170a)의 하부가 노출될 수 있다. 상기 에치백 공정에서, 예비 스트링 선택 게이트층(150')의 상면 및 측면들을 덮는 제1 절연 패턴(170a)은 스페이서(175)에 의해 보호될 수 있다.
다음으로, 에치백 공정에 의해 노출된 제1 절연 패턴(170a)의 하부를 리세스하여 제2 절연 패턴(170b)을 형성할 수 있다. 제2 절연 패턴(170b)은 채널 패드(148)의 상면을 덮는 제1 절연 패턴(170a)의 하부의 일부가 제거되어 형성된 패턴일 수 있다. 상기 리세스에 의해 채널 패드(148)의 상면 일부가 노출될 수 있다. 상기 리세스에 의해 제1 절연 패턴(170a)의 하부가 홀 형태로 제거될 수 있다.
도 10j를 참조하면, 스페이서(175)를 제거하고, 제2 절연 패턴(170b)을 덮는 예비 스트링 선택 채널층(160x)을 형성할 수 있다.
예비 스트링 선택 채널층(160x)은 제2 절연 패턴(170b)의 측벽을 따라 실질적으로 균일한 두께로 형성될 수 있다. 예비 스트링 선택 채널층(160x)은 상기 리세스에 의해 상면이 노출된 채널 패드(148)와 접촉할 수 있다. 예비 스트링 선택 채널층(160x)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
도 10k를 참조하면, 제1 확장 홀들(EH1)을 채우는 스트링 선택 절연층(166)을 형성하고, 스트링 선택 절연층(166) 상의 스트링 선택 채널 패드(168)를 형성할 수 있다.
제1 확장 홀들(EH1)을 절연성 물질층으로 매립한 후, 상기 절연성 물질층의 상부를 에치백 공정으로 제거할 수 있다. 상기 에치백 공정에 의해 제거된 영역에 스트링 선택 채널 패드(168)를 이루는 다결정 실리콘과 같은 반도체 물질을 매립하고, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행할 수 있다. 상기 CMP 공정으로 상부 절연층(170U) 및 스트링 선택 채널 패드(168)의 상면을 평탄화할 수 있다. 상기 CMP 공정에 의해, 예비 스트링 선택 채널층(160x)은 상부가 일부 제거되어 스트링 선택 채널층들(160)으로 형성될 수 있다. 이로써, 도 4a에 도시된 것과 같이, 스트링 선택 채널층들(160), 스트링 선택 절연층(166), 및 스트링 선택 채널 패드(168)를 포함하는 스트링 선택 채널 구조물들(SCH)이 형성될 수 있다.
다른 실시예에서, 상기 절연성 물질층의 상부를 에치백 공정으로 제거하는 단계에서, 스트링 선택 절연층(166)의 상부가 더 리세스되어 도 4d, 도 5c, 및 도 6c에서와 같이, 스트링 선택 절연층(166)이 상부에서 리세스부를 포함하도록 형성될 수 있다. 이후 후술할 다른 공정들을 더 수행하여 도 4d, 도 5c, 및 도 6c의 예시적인 실시예에 해당하는 반도체 장치가 제조될 수 있다.
도 10l을 참조하면, 상기 적층 구조물을 소정 간격으로 분리하며 관통하는 개구(OP)를 형성하고, 개구(OP)를 통해 노출된 수평 희생층들(110)을 제거하여 측면 개구부들(LT)을 형성할 수 있다.
실시예들에서, 개구(OP)의 형성 전에, 상부 절연층(170L) 및 스트링 선택 채널 패드(168) 상에 추가로 절연층을 형성하여, 스트링 선택 채널 패드(168) 및 그 하부의 스트링 선택 채널층들(160) 등의 손상을 방지할 수 있다. 개구(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 수평 희생층들(110) 및 층간 절연층들(120)의 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구(OP)는 y 방향으로 연장되는 트랜치 형태로 형성될 수 있다. 개구(OP)에 의해 예비 스트링 선택 게이트층(150')이 분리되어 스트링 선택 게이트층들(150)로 형성될 수 있다.
희생층들(110)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 채널 구조물들(CH)의 측벽의 일부가 노출될 수 있다.
다음으로, 도 4a를 함께 참조하면, 측면 개구부들(LT)에 도전성 물질을 매립하여 게이트층들(130)을 형성하고, 개구부(OP) 내에 분리 절연층들 및 소스 도전층을 형성하고, 상부 절연층(170U)을 관통하여 스트링 선택 채널 패드(168)와 연결되는 스터드(180)를 형성할 수 있다. 게이트층들(130)을 형성하기 전에, 측면 개구부들(LT)에 게이트 블록킹층(135)을 형성할 수 있다.
상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 반도체 화합물을 포함할 수 있다. 분리 절연층들은 개구부(OP) 내에 스페이서(spacer)의 형태로 형성될 수 있다. 즉, 절연 물질을 증착한 후, 개구부(OP)의 하부에서 기판(101) 상에 형성된 절연 물질을 제거하여 분리 절연층들을 형성할 수 있다. 다음으로, 분리 절연층들 상에 도전 물질을 증착하여 소스 도전층을 형성함으로써 분리 영역(SR)을 형성할 수 있다. 다만, 실시예에 따라서 분리 영역(SR)은 분리 절연층들로만 채워질 수 있다. 스터드(180)는 상부 절연층(170U)을 관통하는 홀을 형성하고, 상기 홀을 도전성 물질로 채워서 형성할 수 있다. 이로써, 도 4a의 반도체 장치(100)가 제조될 수 있다.
도 11a 내지 도 11j는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11j에서는 도 5a에 대응되는 단면들을 도시한다.
도 11a를 참조하면, 먼저, 도 10a 내지 도 10b를 참조하여 상술한 공정이 동일하게 수행되어, 적층 구조물을 형성하고 채널홀들(CHH) 및 에피택셜층들(107)을 형성할 수 있다.
다음으로, 도 10c를 참조하여 상술한 공정이 동일하게 수행되되, 채널 패드(148)는 형성되지 않을 수 있다. 채널홀들(CHH) 내에, 게이트 유전층(145), 채널층(140), 및 채널 절연층(146a)을 형성하여, 채널 구조물들(CHa)을 형성할 수 있다.
다음으로, 도 10d를 참조하여 상술한 공정이 동일하게 수행되어, 도 11a에 도시된 것과 같이, 채널 구조물들(CHa)을 덮는 하부 절연층(170L)을 형성하고, 하부 절연층(170L) 상의 예비 스트링 선택 게이트층(150')을 형성할 수 있다.
도 11b를 참조하면, 예비 스트링 선택 게이트층(150')을 x 방향에서 일정 간격으로 서로 분리시키는 상부 분리 영역(150R)을 형성하고, 상부 절연층(170U)을 형성하고, 예비 스트링 선택 게이트층(150')에 제2 홀들(H2)을 형성할 수 있다.
상부 분리 영역(150R) 및 상부 절연층(170U)의 형성 공정에 대해서는 도 10e를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
상부 및 하부 절연층(170U, 170L)과 예비 스트링 선택 게이트층(150')을 관통하는 제2 홀들(H2)을 형성할 수 있다. 제2 홀들(H2)은 상부 및 하부 절연층(170U, 170L)과 예비 스트링 선택 게이트층(150')을 이방성 식각하여 형성될 수 있으며, 홀 형태로 형성될 수 있다. 제2 홀들(H1)은 그 하면이 채널 구조물들(CH)과 예비 스트링 선택 게이트층(150')의 사이에 위치하도록 형성될 수 있다. 예를 들어, 제2 홀들(H2)의 하면은 채널층(140)의 상면보다 높게 위치할 수 있다. 제2 홀들(H1)의 배치 및/또는 개수는 도시된 것에 한정되지 않는다.
도 11c를 참조하면, 제2 홀들(H2)을 기판(101)의 상면에 평행한 방향에서 확장시켜, 제2 확장 홀들(EH2)을 형성할 수 있다.
제2 홀들(H2)에 인접한 상부 및 하부 절연층(170U, 170L)의 일부를 제거하여 예비 스트링 선택 게이트층(150')의 상면 및 하면이 일부 노출되도록 제1 확장 홀들(EH2)을 형성할 수 있다. 제2 확장 홀들(EH2)은 예를 들어, 습식 식각을 이용하여 형성될 수 있다. 상기 습식 식각 공정을 이용하여 상부 및 하부 절연층(170U, 170L)의 일부가 예비 스트링 선택 게이트층(150')에 대하여 선택적으로 제거될 수 있다.
도 11d를 참조하면, 제2 확장 홀들(EH2)의 내측벽을 덮는 제3 절연 패턴(170c)을 형성할 수 있다.
제3 절연 패턴(170c)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)을 사용하여 형성될 수 있다. 제3 절연 패턴(170c)은 상부 절연층(170U)의 상면 및 측면들, 하부 절연층(170L)의 측면들을 덮도록 형성될 수 있다. 제3 절연 패턴(170c)은 제2 확장 홀들(EH2)에 의해 노출된 예비 스트링 선택 게이트층(150')의 상면, 하면, 및 측면들을 덮을 수 있다. 제3 절연 패턴(170c)은 제2 확장 홀들(EH2)의 내측벽이 갖는 모양을 따라 균일한 두께로 형성될 수 있다. 제3 절연 패턴(170c)은 상부 및 하부 절연층(170U, 170L)과 동일한 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
도 11e 및 도 11f를 참조하면, 제3 절연 패턴(170c)을 덮는 스페이서(175)를 형성하고, 제3 절연 패턴(170c)의 하부를 노출시키도록 스페이서(175)의 하부를 제거할 수 있다.
스페이서(175)의 형성 및 하부 제거 공정에 대해서는 도 10h 및 도 10i를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 11g를 참조하면, 제3 절연 패턴(170c)의 하부를 리세스하여 제4 절연 패턴(170d)을 형성하면서, 제2 확장 홀들(EH2)의 하부를 기판(101)의 상면에 평행한 방향에서 확장시켜, 확장 접합 영역(EJ)을 형성할 수 있다.
에치백 공정에 의해, 제3 절연 패턴(170c)의 하부를 리세스하여 제4 절연 패턴(170d)을 형성할 수 있다. 제4 절연 패턴(170d)은 도 11f에서 노출된 제3 절연 패턴(170c)의 하부 및 그와 인접한 일부 영역이 함께 제거되어 형성된 패턴일 수 있다.
확장 접합 영역(EJ)은 예를 들어, 습식 식각을 이용하여 형성될 수 있다. 상기 습식 식각 공정을 이용하여 하부 절연층(170L)의 일부 및 채널 절연층(146)의 상부가 채널층(140) 및 스페이서(175)에 대하여 선택적으로 제거될 수 있다. 확장 접합 영역(EJ)은 채널 절연층(146)의 상부를 리세스하면서, 기판(101)의 상면에 평행한 방향에서 하부 절연층(170L)의 일부를 제거하여 형성된 영역일 수 있다. 채널 절연층(146)의 상부가 리세스되면서 채널층(140)의 내측벽이 노출되도록 확장 접합 영역(EJ)을 형성할 수 있다. 본 단계에서 도 10i를 참조하여 상술한 설명과 마찬가지로, 예비 스트링 선택 게이트층(150') 및 제3 절연 패턴(170c)은 스페이서(175)에 의해 보호될 수 있다.
다른 실시예에서, 상기 에치백 공정 또는 상기 습식 식각 공정을 수행하는 단계에서, 확장 접합 영역(EJ)이 채널층(140)의 상면을 노출시키도록 기판(101)의 상면에 평행한 방향에서 더 확장될 수 있다. 이후 후술할 다른 공정들을 더 수행하여, 채널층(140)의 상면을 덮도록 스트링 선택 채널층들(160)을 형성하여 도 6a 내지 도 6c의 예시적인 실시예에 해당하는 반도체 장치가 제조될 수 있다.
도 11h를 참조하면, 스페이서(175)를 제거하고, 제4 절연 패턴(170d) 및 확장 접합 영역(EJ)의 내측벽을 덮는 예비 스트링 선택 채널층(160y)을 형성할 수 있다.
예비 스트링 선택 채널층(160y)은 제4 절연 패턴(170d)의 측벽 및 확장 접합 영역(EJ)의 내측벽을 따라 실질적으로 균일한 두께로 형성될 수 있다. 예비 스트링 선택 채널층(160y)은 도 11g의 상기 습식 식각 공정 중에 노출된 채널층(140)의 상부와 직접 접촉하도록 형성될 수 있다. 예비 스트링 선택 채널층(160y)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
도 11i를 참조하면, 제2 확장 홀들(EH2) 및 확장 접합 영역(EJ)을 채우는 스트링 선택 절연층(166a)을 형성하고, 스트링 선택 절연층(166a) 상의 스트링 선택 채널 패드(168)를 형성할 수 있다.
스트링 선택 절연층(166a) 및 스트링 선택 채널 패드(168)을 형성하는 공정에 대해서는 도 10k를 참조하여 상술한 설명이 동일하게 적용될 수 있다. 본 단계에서, 예비 스트링 선택 채널층(160y)은 상부가 일부 제거되어 스트링 선택 채널층들(160)으로 형성될 수 있다. 이로써, 도 5b에 도시된 것과 같이, 스트링 선택 채널층들(160), 스트링 선택 절연층(166a), 및 스트링 선택 채널 패드(168)를 포함하는 스트링 선택 채널 구조물들(SCH)이 형성될 수 있다.
도 11j 및 도 5a를 함께 참조하면, 상기 적층 구조물을 소정 간격으로 분리하며 관통하는 개구(OP)를 형성하고, 개구(OP)를 통해 노출된 수평 희생층들(110)을 제거하여 측면 개구부들(LT)을 형성할 수 있다. 다음으로, 측면 개구부들(LT)에 도전성 물질을 매립하여 게이트층들(130)을 형성하고, 개구부(OP) 내에 분리 절연층들 및 소스 도전층을 형성하고, 상부 절연층(170U)을 관통하여 스트링 선택 채널 패드(168)와 연결되는 스터드(180)를 형성할 수 있다.
개구(OP), 측면 개구부들(LT), 게이트층들(130), 분리 절연층들, 소스 도전층, 및 스터드(180)를 형성하는 공정에 대해서는 도 10l을 참조하여 상술한 설명이 동일하게 적용될 수 있다. 이로써, 도 5a의 반도체 장치(100b)가 제조될 수 있다.
도 12a 및 도 12b는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 12a 및 도 12b에서는 도 7에 대응되는 단면들을 도시한다.
도 12a를 참조하면, 기판(101) 상에 제1 및 제2 소스 희생층들(111, 112) 및 제2 도전층(105)을 형성하고, 수평 희생층들(110) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성할 수 있다.
먼저, 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있으며, 제2 소스 희생층(112)의 상하에 제1 소스 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 7의 제1 도전층(104)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 수평 희생층들(110)과 동일한 물질로 이루어질 수 있다. 제2 도전층(105)은 제1 및 제2 소스 희생층들(111, 112) 상에 증착될 수 있다.
다음으로, 도 10a를 참조하여 상술한 것과 유사하게, 제2 도전층(105) 상에 수평 희생층들(110), 층간 절연층들(120), 및 예비 절연층(170')을 형성할 수 있다.
도 12b를 참조하면, 먼저, 도 10b 내지 도 10k를 참조하여 상술한 공정이 동일하게 수행되어, 채널 구조물들(CH), 예비 스트링 선택 게이트층(150'), 스트링 선택 채널 구조물들(SCH)이 형성될 수 있다. 본 실시예의 경우, 채널홀들(CHH)의 하단에서, 채널층들(140) 및 게이트 유전층(145)은 기판(101) 내로 연장되도록 형성될 수 있다.
다음으로, 도 12b에 도시된 것과 같이, 수평 희생층들(110), 제1 및 제2 소스 희생층들(111, 112), 및 층간 절연층들(120)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 제1 및 제2 소스 희생층들(111, 112)을 제거한 후, 제1 도전층(104)을 형성할 수 있다.
예시적인 실시예들에서, 제1 및 제2 소스 희생층들(111, 112)의 제거 전에, 개구부(OP)의 측벽에 스페이서층을 형성하여 수평 희생층들(110)을 보호할 수 있다. 개구부(OP)를 통해 제2 소스 희생층(112)을 먼저 제거한 후, 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(111)의 제거 공정 시에, 제2 소스 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)도 일부가 함께 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 도전층(104)을 형성한 후, 상기 스페이서층을 제거할 수 있다. 제1 도전층(104)은 게이트 유전층(145)이 제거된 영역에서 채널층(140)과 직접 접촉될 수 있다.
다음으로, 도 10l을 참조하여 상술한 것과 같이 개구부(OP)를 통해 수평 희생층들(110)을 제거하고, 도 4a를 함께 참조하여 상술한 공정이 동일하게 수행되어, 도 7의 반도체 장치(100f)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물
GS: 적층 구조물
EH1: 제1 확장 홀들 EH2: 제2 확장 홀들
H1: 제1 홀들 H2: 제2 홀들
P1: 제1 돌출 영역 P2: 제2 돌출 영역
SCH: 스트링 선택 채널 구조물 SR: 분리 영역
101: 기판 104: 제1 도전층
105: 제2 도전층 107: 에피택셜층
110: 수평 희생층 120: 층간 절연층
130: 게이트층 135: 게이트 블록킹층
140: 채널층 142: 터널링 절연층
143: 전하 저장층 144: 블록킹층
145: 게이트 유전층 146: 채널 절연층
148: 채널 패드 150: 스트링 선택 게이트층
150H: 복수의 홀들 150R: 상부 분리 영역
155: 스트링 선택 게이트 절연층 160: 스트링 선택 채널층
161: 제1 부분 162: 제2 부분
163: 제3 부분 166: 스트링 선택 절연층
168: 스트링 선택 채널 패드 170U: 상부 절연층
170L: 하부 절연층 180: 스터드
EH1: 제1 확장 홀들 EH2: 제2 확장 홀들
H1: 제1 홀들 H2: 제2 홀들
P1: 제1 돌출 영역 P2: 제2 돌출 영역
SCH: 스트링 선택 채널 구조물 SR: 분리 영역
101: 기판 104: 제1 도전층
105: 제2 도전층 107: 에피택셜층
110: 수평 희생층 120: 층간 절연층
130: 게이트층 135: 게이트 블록킹층
140: 채널층 142: 터널링 절연층
143: 전하 저장층 144: 블록킹층
145: 게이트 유전층 146: 채널 절연층
148: 채널 패드 150: 스트링 선택 게이트층
150H: 복수의 홀들 150R: 상부 분리 영역
155: 스트링 선택 게이트 절연층 160: 스트링 선택 채널층
161: 제1 부분 162: 제2 부분
163: 제3 부분 166: 스트링 선택 절연층
168: 스트링 선택 채널 패드 170U: 상부 절연층
170L: 하부 절연층 180: 스터드
Claims (20)
- 기판 상에 적층되는 게이트층들;
상기 기판 상에 상기 게이트층들과 교대로 적층되는 층간 절연층들;
상기 게이트층들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들;
상기 채널 구조물들 상의 스트링 선택 게이트층들; 및
상기 스트링 선택 게이트층들을 관통하고, 상기 채널 구조물들로부터 상기 기판에 수직하게 연장되는 스트링 선택 채널층들;을 포함하고,
각각의 상기 스트링 선택 채널층들은, 상기 스트링 선택 게이트층들 하부의 제1 부분, 상기 스트링 선택 게이트층들을 관통하는 제2 부분, 및 상기 스트링 선택 게이트층들 상부의 제3 부분을 포함하고,
상기 제1 부분 및 상기 제3 부분은, 상기 스트링 선택 채널층의 외측으로 돌출되는 제1 돌출 영역 및 제2 돌출 영역을 각각 갖는 반도체 장치.
- 제1 항에 있어서,
상기 스트링 선택 채널층의 상기 제1 부분은,
상기 제1 돌출 영역에서 제1 폭을 갖고, 상기 제1 돌출 영역과 상기 제2 부분 사이에서 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.
- 제2 항에 있어서,
상기 스트링 선택 채널층의 상기 제1 부분은,
상기 제1 돌출 영역과 상기 채널 구조물들 사이에서 아래에서 상기 제1 폭보다 작은 제3 폭을 갖는 반도체 장치.
- 제1 항에 있어서,
상기 스트링 선택 채널층의 상기 제2 부분은,
상기 스트링 선택 게이트층들에 포함된 복수의 홀들 내에 배치되며,
상기 제2 부분의 폭은 상기 복수의 홀들의 폭보다 작은 반도체 장치.
- 제4 항에 있어서,
상기 복수의 홀들 내에서 상기 스트링 선택 채널층의 상기 제2 부분을 둘러싸는 스트링 선택 게이트 절연층을 더 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 스트링 선택 채널층의 상기 제3 부분은,
상기 제2 돌출 영역에서 제4 폭을 갖고, 상기 제2 돌출 영역과 상기 제2 부분 사이에서 상기 제4 폭보다 작은 제5 폭을 갖는 반도체 장치.
- 제6 항에 있어서,
상기 제2 돌출 영역에서, 상기 스트링 선택 채널층 내부에 배치되는 스트링 선택 채널 패드; 및
상기 스트링 선택 채널 패드와 연결되는 스터드;를 더 포함하는 반도체 장치.
- 제7 항에 있어서,
상기 스트링 선택 채널 패드는, 상기 제2 돌출 영역의 하부로 연장된 부분을 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 스트링 선택 채널층의 상기 제1 부분의 하면은,
상기 채널 구조물들의 상면보다 하부에 배치되는 반도체 장치.
- 제9 항에 있어서,
상기 제1 돌출 영역은, 상기 기판에 수직하는 방향에서 상기 채널 구조물들과 중첩되는 제1 영역 및 상기 제1 영역 상의 제2 영역을 갖고,
상기 제1 영역의 폭은 상기 제2 영역의 폭보다 큰 반도체 장치.
- 제10 항에 있어서,
상기 제1 돌출 영역은 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 갖고,
상기 제3 영역의 폭은 상기 제1 영역의 폭 및 상기 제2 영역의 폭보다 큰 반도체 장치.
- 제11 항에 있어서,
상기 채널 구조물들은 상기 기판에 수직하게 연장되는 채널층을 포함하고,
상기 제1 부분은 상기 제3 영역에서 상기 채널층의 상면에 접촉하는 반도체 장치.
- 제1 항에 있어서,
상기 기판의 아래에 배치되며, 베이스 기판 및 상기 베이스 기판 상의 회로 소자들을 포함하는 주변 회로 영역을 더 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 기판 상에서, 상기 게이트층들의 하부에 배치되며, 상기 채널층과 직접 접촉하는 적어도 하나의 도전층을 더 포함하는 반도체 장치.
- 기판 상에 적층되는 게이트층들;
상기 게이트층들을 관통하여 상기 기판에 수직하게 연장되는 채널층;
상기 채널층 상에 배치되는 스트링 선택 게이트층들; 및
상기 스트링 선택 게이트층들을 관통하여 상기 채널층과 전기적으로 연결된 스트링 선택 채널층들을 포함하고,
상기 스트링 선택 채널층들은, 상기 채널층과 상기 스트링 선택 게이트층들 사이에서 상기 스트링 선택 채널층의 외측으로 돌출되는 제1 돌출 영역을 갖는 반도체 장치.
- 제15 항에 있어서,
상기 스트링 선택 채널층들은, 상기 스트링 선택 게이트층들 상에서 상기 스트링 선택 채널층의 외측으로 돌출된 제2 돌출 영역을 갖는 반도체 장치.
- 제16 항에 있어서,
상기 스트링 선택 채널층 사이의 스트링 선택 절연층;
상기 제2 돌출 영역에서 상기 스트링 선택 채널층들 및 상기 스트링 선택 절연층에 의해 하면 및 측면들이 둘러싸인 스트링 선택 채널 패드;를 더 포함하는 반도체 장치.
- 기판 상에 적층되는 게이트층들;
상기 게이트층들을 관통하는 채널층들;
상기 채널층들 상의 스트링 선택 게이트층들; 및
상기 스트링 선택 게이트층들을 관통하고 상기 기판에 수직하게 연장되는 스트링 선택 채널 구조물들;을 포함하고,
각각의 상기 스트링 선택 채널 구조물들은, 상기 스트링 선택 게이트층들 아래에서 서로 다른 폭을 갖는 복수의 영역들을 갖는 반도체 장치.
- 제18 항에 있어서,
상기 스트링 선택 채널 구조물들은, 상기 스트링 선택 게이트층들 상으로 더 길게 연장되고, 상기 스트링 선택 게이트층들 상에서 상기 스트링 선택 채널 구조물들의 중심으로부터 외측을 향하여 연장된 돌출 영역을 갖는 반도체 장치.
- 제18 항에 있어서,
상기 복수의 영역들 중 일부 영역은, 상기 채널층들의 내측면 사이로 연장되어 상기 채널층들의 내측면들과 직접 접촉하는 반도체 장치.
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