KR20210085842A - 메모리 장치 - Google Patents

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Abstract

메모리 장치가 제공된다. 메모리 장치는, 전원 전압과 연결되고, 복수의 스테이지를 포함하고, 출력 전압을 출력하는 차지 펌프; 스테이지를 카운트하는 스테이지 카운터; 및 차지 펌프에 포함된 복수의 스테이지 중 카운트 된 카운트 값에 해당하는 개수의 스테이지를 이용하여 생성되는 차지 펌프의 기준 출력 전압과 차지 펌프로부터 출력되는 출력 전압을 비교하여, 기준 출력 전압이 출력 전압 이상이 된 경우 펌프 동작 신호를 출력하는 레귤레이터를 포함하고, 차지 펌프는 상기 펌프 동작 신호에 응답하여 동작한다.

Description

메모리 장치{Memory device}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하고 필요할 때 이를 리드할 수 있는 기억장치이다. 메모리 장치는, 전원이 공급되지 않더라도 저장된 데이터가 소멸하지 않는 비휘발성 메모리(nonvolatile memory, NVM)와, 전원이 공급되지 않으면 저장된 데이터가 소멸하는 휘발성 메모리(volatile memory, VM)로 크게 나눌 수 있다. 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 메모리 셀에 대한 출력 전압을 생성하는 시간이 단축되어 동작 성능이 향상된 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 메모리 셀에 대한 출력 전압을 생성하는 시간이 단축되어 에너지 소모가 감소되는 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 이미지 장치는, 전원 전압과 연결되고, 복수의 스테이지를 포함하고, 출력 전압을 출력하는 차지 펌프; 스테이지를 카운트하는 스테이지 카운터; 및 차지 펌프에 포함된 복수의 스테이지 중 카운트 된 카운트 값에 해당하는 개수의 스테이지를 이용하여 생성되는 차지 펌프의 기준 출력 전압과 차지 펌프로부터 출력되는 출력 전압을 비교하여, 기준 출력 전압이 출력 전압 이상이 된 경우 펌프 동작 신호를 출력하는 레귤레이터를 포함하고, 차지 펌프는 상기 펌프 동작 신호에 응답하여 동작한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 이미지 장치는, 전원 전압과 연결되고, 복수개의 스테이지(420)를 포함하는 차지 펌프; 복수의 스테이지 각각에 대응하는 스테이지 기준 신호를 출력하는 스테이지 카운터; 및 스테이지 기준 신호와 제1 스테이지 제어 신호를 연산하여 스테이지 기준 신호와 다른 스테이지 동작 신호를 출력하는 레귤레이터를 포함하고, 레귤레이터는, 제1 스테이지 제어 신호가 제1 논리 레벨인 경우 스테이지 동작 신호를 출력하고, 제1 스테이지 제어 신호가 제2 논리 레벨인 경우 스테이지 기준 신호를 출력하고, 차지 펌프는 레귤레이터로부터 제공된 상기 스테이지 기준 신호 또는 스테이지 동작 신호에 대응하는 개수의 스테이지를 이용하여 출력 전압을 생성한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 이미지 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 전원 전압을 이용하여 메모리 셀 어레이에 포함된 메모리 셀의 프로그램 전압을 생성하는 전압 생성기를 포함하고, 전압 생성기는, 복수의 스테이지를 포함하며 전원 전압을 이용하여 프로그램 전압을 생성하는 차지 펌프와, 차지 펌프가 상기 프로그램 전압을 생성한 후, 프로그램 전압에서 접지 전압으로 리커버리하는 차지 펌프의 출력 전압과, 복수의 스테이지 중 적어도 하나의 스테이지를 이용하여 생성 가능한 상기 차지 펌프의 기준 출력 전압을 비교하여 차지 펌프의 동작 시점을 제어하는 레귤레이터를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 메모리 셀 어레이의 메모리 블록을 나타내는 도면이다.
도 3은 도 2의 메모리 블록을 나타내는 회로도이다.
도 4는 도 1의 펌프 시스템을 설명하기 위한 도면이다.
도 5는 도 4의 스테이지 카운터를 설명하기 위한 도면이다.
도 6은 도 5의 딜레이 유닛을 설명하기 위한 도면이다.
도 7은 도 4의 레귤레이터를 설명하기 위한 도면이다.
도 8은 도 7의 디텍터를 설명하기 위한 도면이다.
도 9는 도 4의 차지 펌프를 설명하기 위한 도면이다.
도 10은 도 9의 스테이지를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예들에 따른 차지 펌프의 동작을 설명하기 위한 도면이다.
도 13은 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예들에 다른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 15 내지 도 17은 도 14의 차지 펌프의 기준 출력 전압을 설명하기 위한 도면이다.
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 1은 본 발명의 몇몇 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 메모리 장치는, 전압 생성기(110), 로우 디코더(120), 데이터 입출력 회로(130), 제어 로직(150), 메모리 셀 어레이(160)를 포함할 수 있다.
메모리 장치는 예를 들어, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등을 포함할 수 있으나, 실시예들이 이러한 예시들에 제한되는 것은 아니다.
이하에서는 메모리 장치가 수직형 낸드 플래시 메모리(VNAND)인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명의 기술적 사상에 따른 권리 범위가 이러한 예시에 제한되는 것은 아니다. 즉, 본 발명의 기술적 사상에 따른 실시예들은 앞서 설명한 비휘발성 메모리들에 얼마든지 적용 가능하다.
전압 생성기(110)는 펌프 시스템(112)을 포함할 수 있다. 전압 생성기(110)는 펌프 시스템(112)을 이용하여 전원 전압(VCC)을 이용하여 메모리 장치의 동작에 필요한 동작 전압(VP)을 생성할 수 있다. 동작 전압은 예를 들어, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압, 검증 전압, 소거 전압, 비트 라인 전압 및 공통 소스 라인 전압 등을 포함할 수 있으나, 본 발명은 이에 제한되는 것은 아니다.
펌프 시스템(112)은 메모리 셀 어레이(160)에 배치된 메모리 셀에 새로운 데이터를 프로그램하거나, 메모리 셀에 저장된 데이터를 리드하거나, 메모리 셀에 저장된 데이터를 소거하는데 필요한 워드 라인 전압을 생성할 수 있다. 이하 도 4를 참조하여 설명한다.
로우 디코더(120)는 어드레스(ADDR)에 응답하여 복수의 메모리 블록(BLK1 내지 BLKa) 중 어느 하나를 선택할 수 있다. 또한, 로우 디코더(120)는 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 메모리 셀 어레이(160)에 접속될 수 있다.
로우 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드 라인(WL), 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 데이터 입출력 회로(130)에 전송될 수 있다.
데이터 입출력 회로(130)는 비트 라인(BL)을 통해 제어 로직(150)에 연결될 수 있다. 데이터 입출력 회로(130)는 제어 로직(150)으로부터의 동작 신호에 기초하여, 입력, 출력 등의 동작들을 수행할 수 있다. 데이터 입출력 회로(130)는 메모리 컨트롤러로부터 입력된 어드레스(ADDR), 커맨드(CMD), 또는 제어 신호(CTRL)를 제어 로직(150)으로 제공할 수 있다.
페이지 버퍼 회로(140)는 제어 로직(150)으로부터 동작 신호를 수신할 수 있다. 페이지 버퍼 회로(140)는, 제어 로직(150)으로부터의 동작 신호에 따라, 이레이즈, 검증, 및 프로그램 등의 동작을 수행할 수 있다.
페이지 버퍼 회로(140)는 비트 라인(BL)을 통해 메모리 셀 어레이(160)에 연결될 수 있다. 페이지 버퍼 회로(140)는, 비트 라인(BL)을 통해, 이레이즈 동작시, 각각의 비트 라인(BL)에 동일한 전압을 제공할 수 있다. 페이지 버퍼 회로(140)는, 검증 동작시, 비트 라인(BL)에 리드 전압을 인가하여, 메모리 셀의 이레이즈 결과를 검출할 수 있다. 페이지 버퍼 회로(140)는, 프로그램 동작시, 비트 라인(BL)에 프로그램 전압 또는 인히빗 전압을 인가하여, 프로그램 전압이 인가되는 비트 라인(BL)에 연결된 메모리 셀들을 프로그램할 수 있다.
제어 로직(150)은, 메모리 컨트롤러로부터의 커맨드(CMD) 또는 제어 신호(CTRL)에 기초하여, 이레이즈, 검증, 및 프로그램 등의 동작 신호를 생성할 수 있다. 제어 로직(150)은 생성된 동작 신호를 전압 생성기(110), 로우 디코더(120), 페이지 버퍼 회로(140), 또는 데이터 입출력 회로(130)로 제공할 수 있다. 필요에 따라 메모리 장치는 도시된 구성요소 외에 더 많은 구성요소를 포함할 수 있다.
메모리 셀 어레이(160)는 복수의 메모리 블록(BLK1 내지 BLKa)을 포함할 수 있다. 복수의 메모리 블록(BLK1 내지 BLKa) 각각은 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 그라운드 선택 라인(GSL), 및 공통 소스 라인(CSL)을 통해 로우 디코더(120)에 접속될 수 있다. 또한, 복수의 메모리 블록(BLK1 내지 BLKa) 각각은 복수의 비트 라인(BL)을 통해 페이지 버퍼 회로(140)에 접속될 수 있다.
도 2는 도 1의 메모리 셀 어레이의 메모리 블록을 나타내는 도면이다.
도 2를 참조하면, 메모리 블록(BLK1)은 기판(SUB), 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 스트링 선택 라인(SSL) 및 복수의 비트 라인(BL1 내지 BL3)을 포함할 수 있다. 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성될 수 있다. 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8) 및 스트링 선택 라인(SSL)은 기판(SUB) 상에 제3 방향(Z)으로 순차적으로 적층될 수 있다.
기판(SUB)은 제1 방향(X방향)을 따라 연장되고 제1 도전형(예를 들어, p 타입)을 가지며, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 형성될 수 있다. 기판(SUB) 상에는 게이트 전극(165)과 절연막(164)이 교대로 적층될 수 있다. 게이트 전극(165)과 절연막(164) 사이에는 데이터 저장막(161)이 형성될 수 있다.
필라(pillar)는 게이트 전극(165)과 절연막(164)을 수직 방향으로 관통할 수 있다. 필라는 도시된 것과 같이 V자 형상으로 형성될 수 있다. 필라는 게이트 전극(165)과 절연막(164)을 관통하여 기판(SUB)과 연결될 수 있다. 필라의 내부는 충전 유전 패턴(163)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(162)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극(165)은 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 접속될 수 있다. 그리고 메모리 블록(BLK1)의 필라 외부에 형성되고 채널로 이용되는 수직 활성 패턴(162)은 복수의 비트 라인(BL1 ~ BL3)에 접속될 수 있다.
도 2에서는, 하나의 메모리 블록(BLK1)이 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라 배선의 수는 이와 다르게 얼마든지 변형되어 실시될 수 있다.
도 3은 도 2의 메모리 블록을 나타내는 회로도이다.
도 3를 참조하면, 메모리 블록(BLK1)은 제1 방향(X) 및 제2 방향(Y)을 따라 배열되는 복수의 셀 스트링(NS11 내지 NS33)을 포함한다. 복수의 셀 스트링(NS11 내지 NS33) 각각은, 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 접속될 수 있다. 스트링 선택 라인(SSL)은 제1 내지 제3 스트링 선택 라인(SSL1 내지 SSL3)으로 분리될 수 있다. 접지 선택 트랜지스터(GST)는 그라운드 선택 라인들(GSL1 내지 GSL3)에 접속될 수 있다. 몇몇 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 접속되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; common source line)에 접속될 수 있다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 접속될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부를 수 있다. 메모리 블록(BLK1)은 도시된 것과 같이 복수의 페이지를 포함할 수 있다. 또한, 하나의 워드 라인에는 복수의 페이지들이 접속될 수 있다. 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 접속될 수 있다.
이러한 페이지는 데이터 프로그램과 리드의 단위가 될 수 있고, 메모리 블록(BLK1)은 데이터 소거의 단위가 될 수 있다. 즉, 메모리 장치가 프로그램이나 리드 동작을 수행할 때, 페이지 단위의 데이터가 프로그램되거나 리드될 수 있고, 메모리 장치가 소거 동작을 수행할 때, 메모리 블록 단위로 데이터가 소거될 수 있다. 즉, 하나의 메모리 블록에 포함된 모든 메모리 셀(MC1 ~ MC8)에 저장된 데이터가 한꺼번에 소거될 수 있다.
한편, 각각의 메모리 셀(MC1 내지 MC8)은 1 비트의 데이터 또는 2 비트 이상의 데이터를 저장할 수 있다. 메모리 셀(MC1 내지 MC8)은 예를 들어, 하나의 메모리 셀에 1 비트의 데이터를 저장할 수 있는 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)일 수 있다. 메모리 셀(MC1 내지 MC8)은 예를 들어, 하나의 메모리 셀에 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)일 수 있다. 또는 일부 메모리 셀들은 싱글 레벨 셀이고, 다른 일부 메모리 셀들은 멀티 레벨 셀일 수 있다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장될 수 있다. 따라서 워드 라인(WL4)에 연결된 메모리 셀(MC4)에는 6개의 페이지 데이터가 저장될 수 있다. 몇몇 실시예에서, 메모리 셀(MC1~MC8)은 세 비트 또는 그 이상의 데이터를 저장할 수도 있다. 이 경우 하나의 물리적 페이지에 3개 또는 그 이상의 페이지 데이터가 저장될 수 있다.
도 4는 도 1의 펌프 시스템을 설명하기 위한 도면이다.
도 4를 참조하면, 펌프 시스템(112)은 스테이지 카운트(200), 차지 펌프(400) 및 레귤레이터(300)를 포함할 수 있다. 펌프 시스템(112)은 펌프 시스템 제어 신호(EN_PUMP), 제1 스테이지 제어 신호(EN_DYN_STG), 제2 스테이지 제어 신호(STG_EN) 및 클럭 신호(CLK)를 입력 받아, 전원 전압(VCC)을 이용하여 출력 전압(VP)을 생성하여 출력할 수 있다. 이하 도 5 내지 도 10을 참조하여 설명한다.
도 5는 도 4의 스테이지 카운터를 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 스테이지 카운트(200)는 펌프 시스템 제어 신호(EN_PUMP)와 제2 스테이지 제어 신호(STG_EN)를 입력 받아 N 비트의 스테이지 기준 신호(iSTAGE<N:1>)를 출력할 수 있다. 스테이지 카운트(200)는 제1 서브 회로(210), 제2 서브 회로(220), 제3 서브 회로(230) 및 딜레이 회로(240)를 포함할 수 있다. 여기서 스테이지 기준 신호(iSTAGE<M>)는 N 비트의 스테이지 기준 신호(iSTAGE<N:1>) 중 M에 해당되는 비트를 의미할 수 있다.
제1 서브 회로(210)는 펌프 시스템 제어 신호(EN_PUMP)를 입력 받아, 딜레이 신호(nRST)를 생성할 수 있다. 제1 서브 회로(210)는 직렬로 연결된 복수의 인버터(211) 및 NAND 게이트(213)를 포함할 수 있다. 스테이지 카운트(200)는 홀수개의 인버터(211)를 포함할 수 있다. 홀수개의 인버터(211)는 하나의 인버터의 입력이 다른 하나의 인버터의 입력으로 제공되도록 연결될 수 있다. 인버터(211)는 예를 들어, 5개일 수 있으나 본 발명은 이에 제한되지 아니한다. 펌프 시스템 제어 신호(EN_PUMP)는 인버터(211)와 NAND 게이트(213)에 입력될 수 있다. NAND 게이트(213)는 펌프 시스템 제어 신호(EN_PUMP)와 인버터(211)의 출력 신호를 NAND 연산하여 딜레이 신호(nRST)를 생성할 수 있다.
제2 서브 회로(220)는 제1 서브 회로(210)에서 생성된 딜레이 신호(nRST), 펌프 시스템 제어 신호(EN_PUMP) 및 제2 스테이지 제어 신호(STG_EN)를 입력 받아, 중간 신호(nRST') 및 딜레이 인에이블 신호(EN_ST)를 생성할 수 있다. 제2 서브 회로(220)는 NAND 게이트(221), 인버터(223, 227) 및 NOR 게이트(225)를 포함할 수 있다.
NAND 게이트(221)는 시스템 제어 신호(EN_PUMP)와 제2 스테이지 제어 신호(STG_EN)를 NAND 연산하여 딜레이 서브 신호(DS)를 생성할 수 있다. 인버터(223)는 딜레이 신호(nRST)를 반전 연산하여 딜레이 신호(nRST)의 반전된 신호를 출력할 수 있다. NOR 게이트(225)는 상기 반전된 신호와 딜레이 서브 신호(DS)를 NOR 연산하여 중간 신호(nRST')를 생성할 수 있다. 중간 신호(nRST')는 딜레이 회로(240)에 입력될 수 있다. 또한, 인버터(227)는 딜레이 서브 신호(DS)를 반전 연산하여 딜레이 인에이블 신호(EN_ST)를 생성할 수 있다. 딜레이 인에이블 신호(EN_ST)는 딜레이 회로(240)에 입력될 수 있다.
제3 서브 회로(230)는 펌프 시스템 제어 신호(EN_PUMP) 및 딜레이 서브 신호(DS)를 입력 받아 딜레이 바이어스(Delay_bias)를 출력할 수 있다. 제3 서브 회로(230)는 딜레이 인에이블 신호(EN_ST)에 게이팅되는 제1 트랜지스터(PT1), 펌프 제어 신호(EN_PUMP)에 게이팅되고 일단이 제1 트랜지스터(PT1)와 연결되며 타단이 제2 저항(R2)과 연결되는 제2 트랜지스터(PT2)를 포함할 수 있다. 제2 트랜지스터(PT2)는 제1 저항(R1)과 병렬 연결될 수 있다. 딜레이 바이어스(Delay bias)는 제1 트랜지스터(PT1), 제2 트랜지스터(PT2), 제1 저항(R1) 및 제2 저항(R2)에 의해 생성될 수 있다. 딜레이 바이어스(Delay bias)는 딜레이 회로(240)에 입력될 수 있다.
딜레이 회로(240)는 복수의 딜레이 유닛(240_1 내지 240_N)을 포함할 수 있다. 제1 딜레이 유닛(240_1)은 중간 신호(nRST'), 딜레이 인에이블 신호(EN_ST), 딜레이 바이어스(Delay_bias), 딜레이 신호(nRST) 및 제1 딜레이 신호(Delay1[1:0])가 입력되고, 제1 스테이지 기준 신호(iSTAGE<1>)가 출력될 수 있다. 제2 딜레이 유닛(240_2)은 제1 스테이지 기준 신호(iSTAGE<1>, 딜레이 인에이블 신호(EN_ST), 딜레이 바이어스(Delay bias), 딜레이 신호(nRST) 및 제2 딜레이 신호(Delay2[1:0])가 입력되고, 제2 스테이지 기준 신호(iSTAGE<2>)가 출력될 수 있다. 제3 딜레이 유닛(240_3) 내지 제N 딜레이 유닛(240_N)의 입출력은 제2 딜레이 유닛(240_2)과 동일한 바, 제3 딜레이 유닛(240_3) 내지 제N 딜레이 유닛(240_N)의 입출력에 대한 설명은 생략한다.
따라서 스테이지 카운트(200)는 스테이지 기준 신호 iSTAGE<N:1>를 출력할 수 있다. 이하, 복수의 딜레이 유닛(240_1 내지 240_N)은 도 6을 참조하여 설명한다.
도 6은 도 5의 딜레이 유닛을 설명하기 위한 도면이다.
도 6을 참조하면, 제M 딜레이 유닛(240_M)(M은 1이상 N이하의 자연수)은 제M-1 스테이지 기준 신호(iSTAGE<M-1>)를 입력단(IN)으로 입력되고, 제M 스테이지 기준 신호(iSTAGE<M>)가 출력단(OUT)으로 출력될 수 있다.
제M 딜레이 유닛(240_M)은 제M-1 스테이지 기준 신호(iSTAGE<M-1>)에 의해 게이팅되는 트랜지스터, 딜레이 신호(nRST)에 의해 게이팅되는 트랜지스터, 딜레이 바이어스(Delay_bias)에 의해 게이팅되는 트랜지스터, 딜레이 신호(DelayN[1:0])에 의해 스위칭되는 스위치, NAND 게이트(241) 및 짝수개의 인버터(243)를 포함할 수 있다. 인버터(243)는 예를 들어 2개일 수 있으나 본 발명은 이에 제한되지 아니한다.
NAND 게이트(241)는 상기 트랜지스터와 상기 스위치에 의해 생성된 신호와 딜레이 인에이블 신호(EN_ST)를 NAND 연산할 수 있다. 짝수개의 인버터(243)는 상기 NAND 연산된 신호를 반전 연산하여 제M 스테이지 기준 신호(iSTAGE<M>)를 출력할 수 있다. 제M 스테이지 기준 신호(iSTAGE<M>)는 제M+1 딜레이 유닛(240_M+1)에 입력될 수 있다.
도 7은 도 4의 레귤레이터를 설명하기 위한 도면이다.
도 7을 참조하면, 레귤레이터(300)는 스테이지 기준 신호(iSTAGE<N:1>), 클럭 신호(CLK), 제1 스테이지 제어 신호(EN_DYN_STG) 및 출력 전압(VP)을 입력 받아, 펌프 클럭 신호(CLK_PUMP), 펌프 동작 신호(DETECT) 및 스테이지 동작 신호(STAGE<N:1>)를 출력할 수 있다. 레귤레이터(300)는 제1 회로(310), 제2 회로(320), 제3 회로(330) 및 제4 회로(340)를 포함할 수 있다. 여기서 스테이지 동작 신호(STAGE<M>)는 N 비트의 스테이지 동작 신호(STAGE<N:1>) 중 M에 해당되는 비트를 의미할 수 있다.
제1 회로(310)는 인에이블 신호(EN)와 제4 회로(340)에서 생성된 스테이지 인에이블 신호(nEN_STG) 및 출력 전압(VP)을 입력 받아, 펌프 동작 신호(DETECT)를 출력할 수 있다.
제1 회로(310)는 인에이블 신호(EN)에 게이팅되는 제1 및 제2 트랜지스터(NT1, NT2) 및 스테이지 인에이블 신호(nEN_STG)가 인버터(312)에 의해 반전 연산된 신호에 의해 게이팅되는 제3 트랜지스터(NT3) 및 디텍터(311)를 포함한다.
제1 트랜지스터(NT1)는 일단에 출력 전압(VP)에 연결된 제1 저항(R1)에 연결되고, 타단은 피드백 노드(FB)에 연결될 수 있다. 제2 트랜지스터(NT2)는 일단에 피트백 노드(FB)에 연결된 제2 저항(R2)에 연결되고, 타단은 직렬로 복수개가 연결된 스테이지 저항(RS)에 연결될 수 있다. 제3 트랜지스터(NT3)는 일단에 스테이지 저항(RS)이 연결되고, 타단은 접지될 수 있다.
스테이지 저항(RS)은 N 비트의 스테이지 기준 신호(iSTAGE<N>)에 따라 동작하는 스위치에 의해서 결정될 수 있다. 즉, 스테이지 저항(RS)은 스테이지 기준 신호(iSTAGE<N>)에 의해 결정될 수 있다.
한편 디텍터(311)는 피드백 노드의 전압(VFB)을 이용하여 펌프 동작 신호(DETECT)를 출력할 수 있다. 피드백 노드의 전압(VFB)은 수학식 1과 같을 수 있다.
[수학식 1]
Figure pat00001
Figure pat00002
여기서 STG는 카운트 값을 의미하고, 제1 저항(R1)은 타겟 전압에 대해 미리 설정된 값일 수 있다. 따라서 피드백 노드(FB)의 전압(VFB)은 스테이지 저항(RS)이 증가할수록 증가할 수 있다. 후술할 도 15를 참조하면, 예를 들어 카운트 값이 1인 경우, 스테이지 저항(RS)은 RS1 내지 RSN까지의 합일 수 있다. 또 다른 예를 들어 카운트 값이 2인 경우, 스테이지 저항(RS)은 RS2 내지 RSN까지의 합일 수 있다. 이하, 디텍터(311)는 도 8을 참조하여 설명한다.
제2 회로(320)는 클럭 신호(CLK)와 펌프 동작 신호(DETECT)를 입력 받아 펌프 클럭 신호(CLK_PUMP)를 생성할 수 있다. 제2 회로(320)는 NAND 게이트(321)와 인버터(323)를 포함할 수 있다. NAND 게이트(321)는 클럭 신호(CLK)와 펌프 동작 신호(DETECT)를 NAND 연산할 수 있고, 인버터(323)는 상기 NAND 연산된 신호를 반전 연산하여 펌프 클럭 신호(CLK_PUMP)를 생성할 수 있다.
제3 회로(330)는 펌프 동작 신호(DETECT)를 입력 받아 딜레이 동작 신호(Det_DLY)를 생성할 수 있다. 제3 회로(330)는 짝수개의 인버터(331)와 NAND 게이트(333) 및 NAND 게이트(333)에 연결된 인버터(335)를 포함할 수 있다. 짝수개의 인버터(331)는 펌프 동작 신호(DETECT)를 반전 연산할 수 있다. 인버터(331)는 예를 들어, 4개일 수 있으나 본 발명은 이에 제한되지 아니한다. NAND 게이트(333)는 상기 반전된 신호와 펌프 동작 신호(DETECT)를 NAND 연산할 수 있다. 인버터(335)는 상기 NAND 연산된 신호를 반전 연산하여 딜레이 동작 신호(Det_DLY)를 생성할 수 있다.
제4 회로(340)는 딜레이 신호(nRST, 도 5 참조), 딜레이 동작 신호(Det_DLY) 및 제1 스테이지 제어 신호(EN_EYN_STG)를 입력 받아 N 비트의 스테이지 동작 신호(STAGE<1> 내지 STAGE<N>)를 생성할 수 있다. 제4 회로(340)는 스테이지 인에이블 신호(nEN_STG)를 생성하는 제1 제어 회로(350)와 스테이지 동작 신호(STAGE<N>)를 생성하는 제2 제어 회로(360)를 포함할 수 있다.
제1 제어 회로(350)는 딜레이 신호(nRST)에 게이팅되는 트랜지스터(PT1, NT4) 및 딜레이 동작 신호(Det_DLY)에 의해 게이팅되는 트랜지스터(NT5)를 포함할 수 있다. 중간 노드(A)의 논리 레벨은 상기 트랜지스터(PT1, NT4, NT5)에 의해 결정될 수 있다. 중간 노드(A)의 논리 레벨은 서로 입출력이 연결된 인버터(351, 352)에 의해 연산되고, 그 후단에 연결된 인버터(353)에 의해 반전 연산될 수 있다. NAND 게이트(354)는 상기 반전 연산된 신호와 제1 스테이지 제어 신호(EN_DYN_STG)를 NAND 연산할 수 있다. 인버터(355)는 상기 NAND 연산된 신호를 반전 연산하여 스테이지 인에이블 신호(nEN_STG)를 생성할 수 있다.
제2 제어 회로(360)는 스테이지 기준 신호(iSTAGE<N>)와 스테이지 인에이블 신호(nEN_STG)를 입력 받아 스테이지 동작 신호(STAGE<N>)를 생성할 수 있다. 제2 제어 회로(360)는 NOR 게이트(361)와 인버터(362)를 포함할 수 있다. NOR 게이트(361)는 스테이지 기준 신호(iSTAGE<N>)와 스테이지 인에이블 신호(nEN_STG)를 NOR 연산할 수 있고, 인버터(362)는 상기 NOR 연산된 신호를 반전 연산하여 스테이지 동작 신호(STAGE<N>)를 생성할 수 있다.
도 8은 도 7의 디텍터를 설명하기 위한 도면이다.
도 8을 참조하면, 디텍터(311)는 비교기(313), NOR 게이트(314), 인버터(315,316, 318) 및 레벨 시프터(317)를 포함할 수 있다.
비교기(313)는 피드백 노드의 전압(VFB)과 기준 전압(VREF)을 비교하여 비교 신호를 출력할 수 있다. 비교 신호는 NOR 게이트(314) 및 인버터(315, 316)를 통해 연산될 수 있다. 상기 연산된 신호는 인에이블 신호(En)에 의해 인에이블되는 레벨 시프터(317)와 인버터(318)를 통해 연산되어 펌프 동작 신호(DETECT)로 출력될 수 있다.
도 9는 도 4의 차지 펌프를 설명하기 위한 도면이다.
도 9를 참조하면, 차지 펌프(400)는 복수의 스테이지(410_1 내지 410_N)를 포함할 수 있다. 복수의 스테이지(410_1 내지 410_N)는 각각 스위치(420_1 내지 420_N)에 의해 전원 전압(VCC)과 연결될 수 있다. 스위치(420_1 내지 420_N)는 N 비트의 스테이지 동작 신호(STAGE<1> 내지 STAGE<N>에 의해 스위칭될 수 있다.
차지 펌프(400)는 연결된 스테이지에 따라 전원 전압(VCC)을 펌핑하여 출력 전압(VP)을 출력할 수 있다. 복수의 스테이지(410_1 내지 410_N)는 N 비트의 스테이지 클럭 신호(CLK<1> 내지 CLK<N>)에 의해 인에이블 될 수 있다. 이하 도 10을 참조하여 설명한다.
도 10은 도 9의 스테이지를 설명하기 위한 도면으로, 도 9의 S를 나타내는 도면이다.
도 10을 참조하면, 스테이지(410_M)는 펌프 클럭 신호(CLK_PUMP)와 스테이지 동작 신호(STAGE<M-1>)가 AND 연산된 스테이지 클럭 신호(CLK<M>)에 의해 인에이블 될 수 있다. 따라서 스테이지(410_M)는 스테이지 동작 신호(STAGE<M-1>)가 제1 논리 레벨인 경우 인에이블될 수 있다.
스위치(420_M)는 스테이지 동작 신호(STAGE<M>)에 의해 게이팅되는 제1 트랜지스터(PT)와 스테이지 동작 신호(STAGE<M>)의 반전 연산된 신호에 의해 게이팅되는 제2 트랜지스터(NT)를 포함할 수 있다. 예를 들어, 제1 트랜지스터(PT)는 PMOS이고, 제2 트랜지스터(NT)는 NMOS일 수 있다. 따라서 스테이지 동작 신호(STAGE<M>)가 제1 논리 레벨인 경우, 제1 트랜지스터(PT)와 제2 트랜지스터(PT)가 온(ON)될 수 있고, 스테이지 (410_M)에 전원 전압(VCC)이 연결될 수 있다. 즉, 스위치(420_M)가 온(ON)될 수 있다. 스테이지(410_M)는 펌핑된 전원 전압(VCC)을 다음 스테이지(410_M+1)에 전달할 수 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 도 12는 본 발명의 몇몇 실시예들에 따른 차지 펌프의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명의 몇몇 실시예들에 따른 메모리 장치는 복수의 프로그램 루프(LOOP 1 내지 LOOP N)를 통해서 선택된 메모리 셀을 타겟 상태로 프로그램될 수 있다. 하나의 루프(예를 들어 LOOP 3)는 프로그램 동작(PGM), 리커버리 동작(RCY) 및 베리파이 동작(VFY)을 포함할 수 있다.
메모리 장치는 메모리 셀들의 문턱 전압 산포를 정확하게 제어하기 위해서 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Programming) 방식으로 프로그램될 수 있다. 프로그램 동작(PGM)과 베리파이 동작(VFY) 각각에서 프로그램 전압과 베리파이 전압 각각은 선택된 워드 라인에 ISPP 방식에 따라 제공될 수 있다.
리커버리 동작(RCY)은 프로그램 동작(PGM)과 베리파이 동작(VFY) 사이에 포함될 수 있다. 리커버리 동작(RCY)은 선택된 메모리 셀을 프로그램한 후 워드 라인에 인가된 전압을 방전하는 동작일 수 있다. 즉, 리커버리 동작 (RCY)은 메모리 장치가 다른 동작을 수행할 수 있도록 메모리 장치를 준비시키는 동작일 수 있다.
한편, 도 9 및 도 11을 참조하면, 워드 라인에 인가된 전압이 모두 방전된 후, 차지 펌프(400)는 베리파이 동작(VFY)에서 전원 전압(VCC)을 이용하여 베리파이 전압을 생성할 수 있다. 차지 펌프(400)는 카운트 값(# of Stage)에 해당하는 개수의 스테이지(420)를 이용하여 출력 전압(VP)을 출력할 수 있다. 카운트 값은 펌프 동작을 수행하는 스테이지의 수를 의미할 수 있으며, 복수의 스테이지 중 펌프 동작을 시작하는 스테이지를 의미할 수 있다. 카운트 값은 1부터 N까지 순차적으로 증가될 수 있다.
도 11 및 도 12를 참조하면, 카운트 값이 M인 경우, 차지 펌프(400)는 제1 스테이지(410_1) 내지 제M 스테이지(410_M)가 동작하여 출력 전압(VP)을 출력할 수 있다. 즉, 예를 들어 카운트 값이 1인 경우, 차지 펌프(400)는 제1 스테이지(410_1)가 동작하여 출력 전압(VP)을 출력할 수 있다. 카운트 값이 2인 경우, 차지 펌프(400)는 제1 스테이지(410_1) 및 제2 스테이지(410_2)가 동작하여 출력 전압(VP)을 출력할 수 있다. 따라서, 출력 전압(VP)은 카운트 값(N)이 증가함에 따라 일정 전압(ΔV)씩 증가할 수 있다.
이 때, 차지 펌프(400)는 제1 스테이지(410_1)부터 제N 스테이지(410_N)까지 동작하여 타겟 전압을 출력하는데 제1 시간(T0)이 소요될 수 있다.
도 13은 메모리 장치의 동작을 설명하기 위한 도면이다.
도 9 및 도 13을 참조하면 메모리 장치는 리커버리 동작(RCY) 중 제어 신호에 따라 베리파이 동작(VFY)이 수행될 수 있다. 즉, 출력 전압(VP)이 방전되는 도중 베리파이 동작(VFY)이 수행될 수 있다. 이 때, 차지 펌프(400)는 제1 내지 제N 스위치(420_1)가 온(ON)되어 제1 내지 제N 스테이지가 전원 전압(VCC)과 연결된 후 제1 스위치(420_1)부터 오프(OFF)되어 제1 스테이지(410_1)부터 동작될 수 있다. 따라서 차지 펌프(400)의 출력단에 연결된 제1 스테이지(410_1)는 리커버리 동작(RCY)에 의해 감소된 제1 전압(V1)과 차지 펌프(400)가 전원 전압(VCC)에 연결되어 출력되는 제2 전압(V2)이 인가된다. 그러므로 제1 스테이지(410_1) 내에 포함된 소자에는 항복 전압(Breakdown Voltage)가 인가되고 소자의 손상이 일어날 수 있다.
도 14는 본 발명의 몇몇 실시예들에 다른 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 4, 도 5 및 도 14를 참조하면, 펌프 시스템 제어 신호(EN_PUMP)는 프로그램 동작(PGM)이 끝난 제1 시점(t1)에서 제1 논리 레벨에서 제2 논리 레벨로 변경될 수 있고, 베리파이 동작(VFY)이 시작되는 제2 시점(t2)에서 다시 제1 논리 레벨로 변경될 수 있다. 따라서 제1 서브 회로(210)는 제1 시점(t1)에서 짧은 펄스인 딜레이 신호(nRST)를 생성할 수 있다.
제2 스테이지 제어 신호(EN_STG)는 제2 시점(t2)에서 제2 논리 레벨에서 제1 논리 레벨로 변경되고, 펌프 시스템(112)의 동작이 종료되는 제4 시점(t4)에서 제2 논리 레벨로 변경될 수 있다. 따라서 제2 서브 회로(220)는 제2 시점(t2)과 제4 시점(t4) 사이에서 인에이블되어 딜레이 인에이블 신호(EN_ST)와 딜레이 인에이블 신호(nRST')를 생성할 수 있다.
딜레이 회로(240)는 딜레이 신호(nRST)와 중간 신호(nRST')에 의해 인에이블 되어 스테이지 기준 신호 iSTAGE<N:1>를 출력할 수 있다.
도 4, 도 7 내지 도 10 및 도 14를 참조하면, 제1 회로(310)는 차지 펌프의 출력 전압(VP)과 후술할 차지 펌프의 기준 출력 전압(VIP)과 동일한 제3 시점(t3)에서 펌프 동작 신호(DETECT)를 출력할 수 있다. 제1 회로(310)는 펌프 시스템(112)의 동작이 종료되는 제4 시점(t4)까지 펌프 동작 신호(DETECT)를 출력할 수 있다.
제2 회로(320)는 펌프 동작 신호(DETECT)를 입력 받아 스테이지(420)를 인에이블시키는 펌프 클럭 신호(CLK_PUMP)를 생성할 수 있다. 펌프 클럭 신호(CLK_PUMP)에 의해 스테이지(410)는 인에이블될 수 있다. 따라서 차지 펌프(400)는 펌프 동작 신호(DETECT)가 출력되는 동안 동작할 수 있다. 즉, 차지 펌프(400)는 제3 시점(t3)에서 제4 시점(t4)까지 제2 시간(T2)동안 동작할 수 있다. 따라서 본 발명의 몇몇 실시예들에 따른 메모리 장치는 도 11과 비교하여 동작 시간이 짧아 빠르게 타겟 전압에 도달할 수 있고, 메모리 장치가 소모하는 에너지가 감소할 수 있다.
한편, 리커버리 동작(RCY) 중 제어 신호에 따라 베리파이 동작(VFY)이 수행되는 경우, 차지 펌프(400)에 포함된 특정 스테이지부터 동작이 수행될 수 있다. 이를 위해 제1 논리 레벨의 제1 스테이지 제어 신호(EN_DYN_STG)가 제1 제어 회로(350)에 입력될 수 있다. 제1 제어 회로(350)는 딜레이 신호(nRST)가 제2 논리 레벨로 변경되고 펌프 동작 신호(DETECT)가 제1 논리 레벨로 변경되고 제1 논리 레벨의 제1 스테이지 제어 신호(EN_DYN_STG)가 입력되면서, 스테이지 인에이블 신호(nEN_STG)가 제1 논리 레벨을 가질 수 있다.
제2 제어 회로(360)는 스테이지 인에이블 신호(nEN_STG)에 따라 스테이지 동작 신호(STAGE<N>)를 생성할 수 있다. 제2 제어 회로(360)는 스테이지 인에이블 신호(nEN_STG)가 제1 논리 레벨인 경우 제1 논리 레벨의 스테이지 동작 신호(STAGE<N:1>)를 생성할 수 있고, 스테이지 인에이블 신호(nEN_STG)가 제2 논리 레벨인 경우 스테이지 기준 신호(iSTAGE<N>)와 동일한 레벨의 스테이지 동작 신호(STAGE<N:1>)를 생성할 수 있다. 즉, 제2 제어 회로(360)는 스테이지 인에이블 신호(nEN_STG)에 인에이블되어, 스테이지 동작 신호(STAGE<N>)를 생성할 수 있다.
예를 들어 도 14와 같이, 제3 지점(t3)에서 차지 펌프의 출력 전압(VP)과 카운트 값이 5일 때의 차지 펌프의 기준 출력 전압(VIP5)이 동일한 경우, 스테이지 동작 신호(STAGE<N:1>)는 1 내지 4에 해당되는 비트는 제1 논리 레벨일 수 있으며 5 내지 N에 해당되는 비트는 스테이지 기준 신호와 동일한 레벨의 비트를 가질 수 있다. 따라서 제1 내지 제5 스위치(420_1 내지 420_5)는 오프된 상태이고 제6 스위치 내지 제N 스위치(410_6 내지 410_N)는 온된 상태일 수 있다. 제1 내지 제5 스테이지(410_1 내지 410_5)는 인에이블된 상태이고 제6 내지 제N 스테이지(410_6 내지 410_N)는 디스에이블된 상태일 수 있다. 차지 펌프(400)는 스테이지 동작 신호(DETECT)에 따라 제6 내지 제N 스테이지(410_6 내지 410_N)까지 동작할 수 있다.
즉, 차지 펌프(400)는 제5 스테이지(410_5)에서 제1 스테이지(410_1)까지 5 개의 스테이지가 동작하고, 그 다음 제6 스테이지(410_6)에서 제1 스테이지(410_1)까지 6 개의 스테이지가 동작하고, 그 다음 제7 스테이지(410_7)에서 제1 스테이지(410_1)까지 7 개의 스테이지(410_7)가 동작할 수 있고, 이와 동일한 방식으로 제N 스테이지(410_N)에서 제1 스테이지(410_1)까지 N 개의 스테이지가 동작할 수 있다.
도 15 내지 도 17은 도 14의 차지 펌프의 기준 출력 전압을 설명하기 위한 도면이다.
도 15 내지 도 17을 참조하면, 스테이지 기준 신호(iSTAGE<N:1>)는 복수의 스테이지(420) 각각에 대응하는 N 비트의 신호일 수 있다. 예를 들어 스테이지 기준 신호(iSTAGE<1>)는 제1 스테이지(410_1)에 대응하는 비트이고, 스테이지 기준 신호(iSTAGE<1>)는 제2 스테이지(410_2)에 대응하는 비트이다. 차지 펌프의 기준 출력 전압(VIP)은 카운트 값에 해당하는 개수의 스테이지를 이용하여 생성되는 차지 펌프의 출력 전압을 의미할 수 있다.
제1 시점(t0)에서 스테이지 기준 신호(iSTAGE<N:1>)는 모두 제1 논리 레벨에서 제2 논리 레벨로 변경될 수 있다. 따라서 스위치(420_1 내지 420_N)에 포함된 제1 트랜지스터(PT)와 제2 트랜지스터(NT)가 온되어 스위치(420_1 내지 420_N)가 온될 수 있고, 모든 스테이지(410_1 내지 410_N)가 전원 전압(VCC)과 연결될 수 있다. 또한 펌프 클럭 신호(CLK<1>)가 제2 논리 레벨에서 제1 논리 레벨로 변경되어 제1 스테이지(410_1)가 인에이블될 수 있고, 제1 스테이지(410_1)에 의해 생성된 펌프 전압이 출력될 수 있다. 따라서 카운트 값은 1이며, 기준 출력 전압(VIP)은 제1 기준 출력 전압(VIT0)이다.
제2 시점(t1)에서 스테이지 기준 신호(iSTAGE<1>)는 제2 논리 레벨에서 제1 논리 레벨로 변경될 수 있다. 따라서 제1 스위치(420_1)에 포함된 제1 트랜지스터(PT)와 제2 트랜지스터(NT)가 오프되어, 제1 스위치(420_1)가 오프될 수 있고, 제1 스테이지(410_1)는 전원 전압(VCC)과 연결되지 않을 수 있다. 또한 펌프 클럭 신호(CLK<2>)가 제2 논리 레벨에서 제1 논리 레벨로 변경되어 제2 스테이지(420_2)가 인에이블될 수 있고, 제1 및 제2 스테이지(410_1, 410_2)에 의해 생성된 펌프 전압이 출력될 수 있다. 따라서 카운트 값은 2이며, 기준 출력 전압(VIP)은 제2 기준 출력 전압(VIT2)이다.
따라서 기준 출력 전압(VIP)은 카운트 값에 비례하여 증가할 수 있다.
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 18을 참조하면, 차지 펌프의 출력 전압(VP)은 제1 내지 제3 스테이지를 이용하여 생성되는 차지 펌프의 기준 출력 전압(VIP)과 동일하다. 따라서 스테이지 동작 신호(STAGE<N:1>)는 1 내지 2에 해당되는 비트는 제1 논리 레벨일 수 있으며, 3 내지 N에 해당되는 비트는 스테이지 기준 신호(iSTAGE<N:1>)와 동일한 레벨의 비트를 가질 수 있다. 즉, 차지 펌프는 제3 스테이지부터 동작을 시작하여 제N 스테이지까지 동작할 수 있다.
펌프 동작 신호(DETECT)는 카운트 값에 따른 스테이지가 3인 시점부터 N인 시점까지 제1 시간(T1)동안 출력될 수 있다. 즉, 차지 펌프는 제1 시간(T1)동안 동작할 수 있다.
도 19를 참조하면, 스테이지 동작 신호(STAGE<N:1>)는 1 내지 2에 해당되는 비트는 제1 논리 레벨일 수 있으며, 3 내지 N에 해당되는 비트는 스테이지 기준 신호(iSTAGE<N:1>)와 동일한 레벨의 비트를 가질 수 있다. 즉, 차지 펌프는 제5 스테이지부터 동작을 시작하여 제N 스테이지까지 동작할 수 있다.
차지 펌프의 출력 전압(VP)은 제1 내지 제5 스테이지를 이용하여 생성되는 차지 펌프의 기준 출력 전압(VIP)과 동일하다. 따라서 펌프 동작 신호(DETECT)는 카운트 값에 따른 스테이지가 5인 시점부터 N인 시점까지 제2 시간(T2)동안 출력될 수 있다. 즉, 차지 펌프는 제2 시간(T2)동안 동작할 수 있다.
따라서 본 발명의 몇몇 실시예들에 따른 메모리 장치는 차지 펌프의 출력 전압에 따라 차지 펌프의 동작 시점 및 차지 펌프의 동작 스테이지를 결정하기 때문에, 차지 펌프의 동작 시간이 감소할 수 있다. 또한 메모리 장치가 소모하는 에너지가 감소될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 전압 생성기 112: 펌프 시스템
200: 스테이지 카운터 210: 제1 서브 회로
220: 제2 서브 회로 230: 제3 서브 회로
240: 딜레이 회로 300: 레귤레이터
310: 제1 회로 320: 제2 회로
330: 제3 회로 340: 제4 회로
400: 차지 펌프 410: 스테이지
420: 스위치

Claims (10)

  1. 전원 전압과 연결되고, 복수의 스테이지를 포함하고, 출력 전압을 출력하는 차지 펌프;
    상기 스테이지를 카운트하는 스테이지 카운터; 및
    상기 차지 펌프에 포함된 복수의 스테이지 중 상기 카운트된 카운트 값에 해당하는 개수의 스테이지를 이용하여 생성되는 상기 차지 펌프의 기준 출력 전압과 상기 차지 펌프로부터 출력되는 상기 출력 전압을 비교하여, 상기 기준 출력 전압이 상기 출력 전압 이상이 된 경우 펌프 동작 신호를 출력하는 레귤레이터를 포함하고,
    상기 차지 펌프는 상기 펌프 동작 신호에 응답하여 동작하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 차지 펌프는,
    상기 펌프 동작 신호가 출력되는 경우 상기 차지 펌프의 기준 출력 전압과 동일한 상기 출력 전압을 출력하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 스테이지 카운터는,
    상기 스테이지의 개수에 대응하는 비트를 가지는 스테이지 기준 신호를 출력하는 딜레이 회로를 포함하고,
    상기 카운트 값은 상기 스테이지 기준 신호에 포함된 제1 논리 레벨의 비트의 개수에 따라 카운트되는 메모리 장치.
  4. 제 1항에 있어서,
    상기 차지 펌프는,
    상기 펌프 동작 신호가 출력되는 경우 상기 카운트된 카운트 값에 해당하는 스테이지부터 동작하고,
    상기 카운트된 카운트 값에 해당하는 개수의 스테이지를 이용하여 생성되는 상기 차지 펌프의 기준 출력 전압과 상기 출력 전압은 동일한 메모리 장치.
  5. 제 1항에 있어서,
    상기 레귤레이터는,
    상기 차지 펌프의 출력 전압이 접지 전압으로 감소하는 동안 상기 기준 출력 전압과 상기 출력 전압을 비교하여 상기 펌프 동작 신호를 출력하는 메모리 장치.
  6. 전원 전압과 연결되고, 복수개의 스테이지를 포함하는 차지 펌프;
    상기 복수의 스테이지 각각에 대응하는 스테이지 기준 신호를 출력하는 스테이지 카운터; 및
    상기 스테이지 기준 신호와 제1 스테이지 제어 신호를 연산하여 상기 스테이지 기준 신호와 다른 스테이지 동작 신호를 출력하는 레귤레이터를 포함하고,
    상기 레귤레이터는,
    상기 제1 스테이지 제어 신호가 제1 논리 레벨인 경우 상기 스테이지 동작 신호를 출력하고,
    상기 제1 스테이지 제어 신호가 제2 논리 레벨인 경우 상기 스테이지 기준 신호를 출력하고,
    상기 차지 펌프는 상기 레귤레이터로부터 제공된 상기 스테이지 기준 신호 또는 상기 스테이지 동작 신호에 대응하는 개수의 스테이지를 이용하여 출력 전압을 생성하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 레귤레이터는,
    상기 차지 펌프의 출력 전압이 상기 스테이지 기준 신호에 따른 개수의 스테이지를 이용하여 생성되는 상기 차지 펌프의 기준 출력 전압 이상이면, 제1 논리 레벨의 펌프 동작 신호를 출력하는 디텍터(Detector)를 포함하고,
    상기 차지 펌프는 상기 펌프 동작 신호에 응답하여 상기 출력 전압을 생성하는 메모리 장치.
  8. 제 6항에 있어서,
    상기 스테이지 카운터는,
    펌프 시스템 제어 신호와 반전된 펌프 시스템 제어 신호를 연산하여 딜레이 신호를 생성하는 제1 서브 회로와,
    상기 펌프 시스템 제어 신호와 제2 스테이지 제어 신호를 연산하여 딜레이 인에이블 신호를 생성하는 제2 서브 회로와,
    상기 딜레이 신호와 상기 딜레이 인에이블 신호를 제공받아 상기 스테이지 기준 신호를 생성하는 딜레이 회로를 포함하는 메모리 장치.
  9. 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및
    전원 전압을 이용하여 상기 메모리 셀 어레이에 포함된 메모리 셀의 프로그램 전압을 생성하는 전압 생성기를 포함하고,
    상기 전압 생성기는,
    복수의 스테이지를 포함하며 상기 전원 전압을 이용하여 상기 프로그램 전압을 생성하는 차지 펌프와,
    상기 차지 펌프가 상기 프로그램 전압을 생성한 후, 상기 프로그램 전압에서 접지 전압으로 리커버리하는 상기 차지 펌프의 출력 전압과, 상기 복수의 스테이지 중 적어도 하나의 스테이지를 이용하여 생성 가능한 상기 차지 펌프의 기준 출력 전압을 비교하여 상기 차지 펌프의 동작 시점을 제어하는 레귤레이터를 포함하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 메모리 셀에 대한 프로그래밍 이후 리커버리 동작에서, 상기 메모리 셀에 대한 베리파이 동작을 인에이블하는 제어 신호를 출력하는 제어 로직을 더 포함하는 메모리 장치.
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