KR20210027706A - 메모리 장치 - Google Patents

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KR20210027706A
KR20210027706A KR1020190108359A KR20190108359A KR20210027706A KR 20210027706 A KR20210027706 A KR 20210027706A KR 1020190108359 A KR1020190108359 A KR 1020190108359A KR 20190108359 A KR20190108359 A KR 20190108359A KR 20210027706 A KR20210027706 A KR 20210027706A
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KR
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bonding
area
metal layer
bonding area
peripheral circuit
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KR1020190108359A
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박주용
김찬호
변대석
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삼성전자주식회사
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Priority to US16/942,854 priority patent/US11227860B2/en
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 제1 기판 상에 형성된 메모리 셀 어레이를 포함하고, 제1 최상부 메탈층에 제1 본딩 메탈을 포함하는 제1 반도체 칩과, 제2 기판 상에 형성된 회로 소자들을 포함하며, 상기 회로 소자들은 상기 메모리 셀 어레이를 동작시키기 위한 주변 회로를 제공하고, 제2 최상부 메탈층에 제2 본딩 메탈을 포함하는 제2 반도체 칩을 포함하고, 본딩 영역에서 상기 제1 본딩 메탈과 상기 제2 본딩 메탈을 통해 상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되지 않는 비본딩 영역에서, 상기 제1 최상부 메탈층과 상기 제2 최상부 메탈층 중에서 적어도 하나는 상기 주변 회로와 전기적으로 연결되는 라우팅 배선을 형성한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 비휘발성 메모리 장치 및 휘발성 메모리 장치로 구분할 수 있으며, 비휘발성 메모리 장치는 전원이 차단되어도 기록된 데이터가 그대로 유지될 수 있다. 메모리 장치에 요구되는 데이터 저장 용량은 지속적으로 증가하는 추세이며, 그에 따라 메모리 장치의 집적도를 개선하기 위한 다양한 방안이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 칩 사이즈를 감소시킴으로써 집적도가 향상된 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 장치는, 제1 기판 상에 형성된 메모리 셀 어레이를 포함하고, 제1 최상부 메탈층에 제1 본딩 메탈을 포함하는 제1 반도체 칩와, 제2 기판 상에 형성된 회로 소자들을 포함하며, 상기 회로 소자들은 상기 메모리 셀 어레이를 동작시키기 위한 주변 회로를 제공하고, 제2 최상부 메탈층에 제2 본딩 메탈을 포함하는 제2 반도체 칩을 포함하고, 본딩 영역에서 상기 제1 본딩 메탈과 상기 제2 본딩 메탈을 통해 상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되지 않는 비본딩 영역에서, 상기 제1 최상부 메탈층과 상기 제2 최상부 메탈층 중에서 적어도 하나에 상기 주변 회로와 전기적으로 연결되는 라우팅 배선이 형성된다.
본 발명의 일 실시 예에 따른 메모리 장치는, 제1 기판에 적층되는 워드라인들, 상기 워드라인들 상에 형성되는 상에 형성되는 비트라인들, 상기 워드라인들을 관통하여 상기 비트라인에 연결되는 채널 구조체, 및 공통 소스 라인을 포함하는 메모리 셀 영역과, 제2 기판에 형성되고, 상기 메모리 셀 영역에 포함된 메모리 셀 어레이를 동작시키기 위한 주변 회로를 포함하는 주변 회로 영역과, 본딩 영역에서 상기 메모리 셀 영역의 최상부 메탈층과 상기 주변 회로 영역의 최상부 메탈층을 서로 전기적으로 연결하는 본딩 메탈과, 상기 메모리 셀 영역과 상기 주변 회로 영역이 서로 전기적으로 연결되지 않는 비본딩 영역들에서, 상기 주변 회로에 전기적으로 연결된 라우팅 배선을 포함하고, 상기 메모리 셀 영역의 본딩 영역은 상기 워드라인들과 상기 주변 회로에 전기적으로 연결되는 셀 컨택 플러그들을 포함하고, 상기 셀 컨택 플러그들은 상기 비본딩 영역들 사이에 위치한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 제1 본딩 영역과 상기 제1 본딩 영역 주변에 배치되는 제1 비본딩 영역을 포함하는 제1 반도체 칩과, 상기 제1 본딩 영역과 대응되는 위치에 배치되는 제2 본딩 영역, 및 상기 제1 비본딩 영역과 대응되는 위치에 배치되고, 상기 제2 본딩 영역 주변에 배치되는 제2 비본딩 영역을 포함하는 제2 반도체 칩을 포함하고, 상기 제1 본딩 영역의 최상부 메탈층에 형성된 메탈 콘택과 상기 제2 본딩 영역의 최상부 메탈층에 형성된 메탈 콘택은 서로 전기적으로 연결되고, 상기 제1 비본딩 영역의 최상부 메탈층에 형성된 메탈 콘택과 상기 제2 비본딩 영역의 최상부 메탈층에 형성된 메탈 콘택은 서로 전기적으로 연결되지 않고, 상기 제2 비본딩 영역의 최상부 메탈층에 형성된 메탈 콘택은 라우팅 배선을 형성하고, 상기 제1 본딩 영역은 상기 제1 비본딩 영역의 적어도 일부를 둘러싸고, 상기 제2 본딩 영역은 상기 제2 비본딩 영역의 적어도 일부를 둘러싼다.
본 발명의 일 실시 예에 따르면, 셀 영역과 주변 회로 영역이 전기적으로 연결되지 않는 비본딩 영역의 최상부 매탈층에 라우팅 배선을 형성할 수 있다. 따라서, 별도의 라우팅 배선을 위한 공간이 확보될 필요가 없으므로 칩 사이즈가 감소할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 개략 평면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 개략 평면도이다.
도 5 내지 도 8은 도 3에 도시된 메모리 장치를 I-I'와 Ⅱ-Ⅱ'로 절개하여 본 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 개략 평면도이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
먼저 도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 입출력 회로(34), 및 컨트롤 로직(35) 등을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(31)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널 영역을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 컨트롤 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(31)는 컨트롤 로직(35)의 제어에 응답하여 전압 생성기(32)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(31)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(33)는 비트라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되며, 메모리 셀들에 저장된 정보를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코터 및 감지 증폭기를 포함할 수 있다. 칼럼 디코더는 메모리 셀 어레이(20)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 감지 증폭기는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(33)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(33)가 메모리 셀 어레이(20)로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(35)에 전달할 수 있다.
컨트롤 로직(35)은 로우 디코더(31), 전압 생성기(32), 및 페이지 버퍼(33) 등의 동작을 제어할 수 있다. 일 실시 예에서 컨트롤 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 신호 및 외부 전압에 따라 동작할 수 있다.
전압 생성기(32)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(10)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(32)가 생성하는 전압은 주변 회로(30)에 공급되거나, 로우 디코더(31) 등을 통해 메모리 셀 어레이(20)에 입력될 수 있다.
일례로, 프로그램 동작에서 데이터를 기록하고자 하는 선택 메모리 셀에 연결되는 선택 워드라인에는, 프로그램 전압이 입력될 수 있다. 또한, 선택 메모리 셀과 하나의 메모리 셀 스트링에 포함되어 채널 영역을 공유하는 비선택 메모리 셀들에 연결되는 비선택 워드라인들에는 프로그램 전압보다 작은 패스 전압이 입력될 수 있다. 프로그램 동작은, 페이지 단위로 실행될 수 있다.
또한 일 실시 예에서, 읽기 동작에서는 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인에 읽기 전압이 입력되고, 선택 메모리 셀과 채널 영역을 공유하는 비선택 메모리 셀들에 연결된 비선택 워드라인들에는 패스 전압이 입력될 수 있다. 메모리 셀들 각각이 복수의 비트들을 갖는 데이터를 저장하는 일 실시 예에서, 로우 디코더(31)는 서로 다른 크기를 갖는 복수의 읽기 전압들을 선택 워드라인에 입력할 수도 있다. 읽기 동작은 페이지 단위로 실행될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 2를 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(CS)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(CS)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
메모리 셀 스트링들(CS) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들(CS) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널 영역을 공유할 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시 예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(CS) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널 영역을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널 구조체는 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다.
메모리 장치의 집적도를 높이기 위해 신호를 전달하기 위한 신호 배선 또는 파워를 공급하기 위한 파워 배선을 위한 공간을 효율적으로 확보하는 것이 중요하다.
본 발명의 일 실시 예에서는, 셀 영역과 주변 회로 영역이 전기적으로 연결되지 않는 비본딩 영역의 최상부 매탈층에 라우팅 배선을 형성할 수 있다. 따라서, 별도의 라우팅 배선을 위한 공간이 확보될 필요가 없으므로 칩 사이즈가 감소할 수 있는 효과가 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 개략 평면도이다.
도 3을 참조하면, 메모리 장치(100)는 주변 회로 영역(PERI) 및 주변 회로 영역(PERI)의 상부에 배치되는 셀 영역(CELL)을 포함할 수 있다. 주변 회로 영역(PERI)과 셀 영역(CELL)은 수직 방향으로 적층될 수 있다. 주변 회로 영역(PERI) 은 도 1의 주변 회로(30)를 구성하고, 셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)를 구성할 수 있다. 주변 회로 영역(PERI)은 로우 디코더, 페이지 버퍼, 및 기타 주변 회로를 포함할 수 있다. 셀 영역(CELL)은 메모리 셀 어레이들을 포함할 수 있다.
주변 회로 영역(PERI)에서, 로우 디코더는 도 1을 참조하여 상술한 로우 디코더(31)에 해당하고, 페이지 버퍼는 도 1을 참조하여 상술한 페이지 버퍼(33)에 해당하는 영역일 수 있다. 또한, 기타 주변 회로는 도 1의 컨트롤 로직(35) 및 전압 생성기(32)를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 그 밖에, 기타 주변 회로(PERI)는 도 1의 입출력 회로(34)를 포함할 수 있으며, ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 예시적인 실시 예들에서, 입출력 회로(34)는 기타 주변 회로의 둘레에서 별도의 영역을 이루도록 배치될 수도 있다.
주변 회로 영역(PERI)에서 로우 디코더, 페이지 버퍼, 및 기타 주변 회로 중 적어도 일부는 셀 영역(CELL)의 메모리 셀 어레이들(Cell Array)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼가 메모리 셀 어레이들(Cell Array)의 하부에서 메모리 셀 어레이들과 중첩되도록 배치될 수 있다. 다만, 실시 예들에서 주변 회로 영역(PERI)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 어레이들(Cell Array)과 중첩되어 배치되는 회로들도 다양하게 변경될 수 있다.
셀 영역(CELL)에서, 메모리 셀 어레이들(Cell Array)은 서로 이격되어 나란하게 배치될 수 있다. 다만, 실시 예들에서 셀 영역(CELL)에 배치되는 메모리 셀 어레이들(Cell Array)의 개수 및 배치 형태는 다양하게 변경될 수 있으며, 예를 들어, 본 실시 예의 메모리 셀 어레이들(Cell Array)이 연속적으로 반복하여 배치되는 형태를 가질 수 있다.
메모리 장치(100)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다.
일 실시 예에서, 상부 칩과 하부 칩은 웨이퍼 레벨에서 서로 적층될 수 있다. 다른 실시 예에 따라, 상부 칩과 하부 칩은 칩 레벨에서 서로 적층될 수 있다.
상부 칩과 하부 칩 각각은 본딩 영역과, 상기 본딩 영역을 제외한 비본딩 영역을 포함할 수 있다. 상부 칩과 하부 칩을 서로 전기적으로 연결하기 위하여, 본딩 영역에서 상기 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과, 상기 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결시킬 수 있다. 상기 본딩 메탈은 워드라인, 비트라인, 및 웰 바이어스(well bias) 연결 용도로 사용될 수 있다.
셀 영역(CELL)은 제1 비트라인 접속 패드들(110-1a, 110-2a), 제1 워드라인 접속 패드들(120-1a, 120-2a), 제1 셀 어레이 영역(150a), 제2 비트라인 접속 패드들(130-1a, 130-2a), 제2 워드라인 접속 패드들(140-1a, 140-2a), 제2 셀 어레이 영역(160a), 및 비본딩 영역들(170a, 180a, 190a)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 비트라인 접속 패드들(110-1b, 110-2b), 제1 워드라인 접속 패드들(120-1b, 120-2b), 제1 비본딩 영역(150b), 제2 비트라인 접속 패드들(130-1b, 130-2b), 제2 워드라인 접속 패드들(140-1b, 140-2b), 제2 비본딩 영역(160b), 및 제3 비본딩 영역들(170b, 180b, 190b)을 포함할 수 있다.
셀 영역(CELL)의 비트라인 접속 패드들(110-1a, 110-2a, 130-1a, 130-2a)과 워드라인 접속 패드들(120-1a, 120-2a, 140-1a, 140-2a)은 셀 영역(CELL)을 관통하여 주변 회로 영역(PERI)과 연결되는 배선 구조물을 포함하는 영역일 수 있다. 비트라인 접속 패드들(110-1a, 110-2a, 130-1a, 130-2a)과 워드라인 접속 패드들(120-1a, 120-2a, 140-1a, 140-2a)은 셀 어레이 영역(150a, 160a)의 적어도 일 측에 배치될 수 있으며, 예를 들어 주변 회로 영역(PERI)의 로우 디코더와 전기적으로 연결되는 콘택 플러그 등의 배선 구조물을 포함할 수 있다. 다만, 메모리 셀 어레이들(150a, 160a) 내에도 관통 배선 구조물이 배치될 수 있으며, 예를 들어 주변 회로 영역(PERI)의 페이지 버퍼와 전기적으로 연결되는 배선 구조물을 포함하는 영역들이 배치될 수 있다.
셀 영역(CELL)의 제1 비트라인 접속 패드들(110-1a, 110-2a) 각각은 주변 회로 영역(PERI)의 제1 비트라인 접속 패드들(110-1b, 110-2b) 각각과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 따라서, 셀 영역(CELL)의 제1 비트라인 접속 패드들(110-1a, 110-2a)과 주변 회로 영역(PERI)의 제1 비트라인 접속 패드들(110-1b, 110-2b)은 본딩 영역에 포함될 수 있다.
셀 영역(CELL)의 제1 워드라인 접속 패드들(120-1a, 120-2a) 각각은 주변 회로 영역(PERI)의 제1 워드라인 접속 패드들(120-1b, 120-2b) 각각과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 따라서, 셀 영역(CELL)의 제1 워드라인 접속 패드들(120-1a, 120-2a)과 주변 회로 영역(PERI)의 제1 워드라인 접속 패드들(120-1b, 120-2b)은 본딩 영역에 포함될 수 있다.
셀 영역(CELL)의 제2 비트라인 접속 패드들(130-1a, 130-2a) 각각은 주변 회로 영역(PERI)의 제2 비트라인 접속 패드들(130-1b, 130-2b) 각각과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 따라서, 셀 영역(CELL)의 제2 비트라인 접속 패드들(130-1a, 130-2a)과 주변 회로 영역(PERI)의 제2 비트라인 접속 패드들(130-1b, 130-2b)은 본딩 영역에 포함될 수 있다.
셀 영역(CELL)의 제2 워드라인 접속 패드들(140-1a, 140-2a) 각각은 주변 회로 영역(PERI)의 제2 워드라인 접속 패드들(140-1b, 140-2b) 각각과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 따라서, 셀 영역(CELL)의 제2 워드라인 접속 패드들(140-1a, 140-2a)과 주변 회로 영역(PERI)의 제2 워드라인 접속 패드들(140-1b, 140-2b)은 본딩 영역에 포함될 수 있다.
셀 영역(CELL)의 셀 어레이 영역들(150a, 160a), 및 셀 영역(CELL)의 셀 어레이 영역들(150a, 160a)에 대응하는 주변 회로 영역(PERI)의 비본딩 영역들(150b, 160b)은 비본딩 영역에 포함될 수 있다. 또한, 셀 영역(CELL)의 비본딩 영역들(170a, 180a, 190a), 및 셀 영역(CELL)의 비본딩 영역들(170a, 180a, 190a)에 대응하는 주변 회로 영역(PERI)의 제3 비본딩 영역들(170b, 180b, 190b)은 비본딩 영역에 포함될 수 있다.
메모리 장치(100)는 본딩 영역(110-1a, 110-2a, 120-1a, 120-2a)이 비본딩 영역(150a) 주변을 둘러싸는 형태로 배치될 수 있다. 이와 마찬가지로, 본딩 영역(130-1a, 130-2a, 140-1a, 140-2a)이 비본딩 영역(160a) 주변을 둘러싸는 형태로 배치될 수 있다.
또한, 메모리 장치(100)는 본딩 영역(110-1b, 110-2b, 120-1b, 120-2b)이 비본딩 영역(150b) 주변을 둘러싸는 형태로 배치될 수 있다. 이와 마찬가지로, 본딩 영역(130-1b, 130-2b, 140-1b, 140-2b)이 비본딩 영역(160b) 주변을 둘러싸는 형태로 배치될 수 있다.
비본딩 영역들(150a, 160a, 170a, 180a, 190a, 150b, 160b, 170b, 180b, 190b)에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 일 실시 예에 따르면, 칩 사이즈를 줄이기 위해서 상기 더미 패턴 또는 빈 공간으로 존재하는 비본딩 영역의 최상부 매탈층을 신호 배선 또는 파워 배선으로 활용할 수 있다. 상기 신호 배선은 신호를 전달하기 위한 배선일 수 있고, 상기 파워 배선은 파워를 공급하기 위한 배선일 수 있다. 비본딩 영역의 최상부 매탈층을 라우팅 배선들로 활용함으로써 칩 사이즈를 감소시킬 수 있다. 따라서, 메모리 장치(100)의 집적도를 높일 수 있다.
도 4a 내지 도 4b는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 개략 평면도이다.
도 4a를 참조하면, 주변 회로 영역(PERI)에서 제1 비본딩 영역(150b)과 제2 비본딩 영역(160b) 각각은 제1변, 상기 제1변과 평행하고 마주보는 제2변, 및 상기 제1변과 상기 제2변 사이에서 서로 평행하고 마주보는 제3변과 제4변을 포함할 수 있다.
메모리 장치(100A)는 주변 회로 영역(PERI)에서 제1 비본딩 영역(150b)의 제2변과 제4변을 둘러싸도록 본딩 영역(110-2b, 120-2b)이 배치될 수 있다. 또한, 메모리 장치(100A)는 제2 비본딩 영역(160b)의 제1변과 제3변을 둘러싸도록 본딩 영역(130-1b, 140-1b)이 배치될 수 있다.
도 4b를 참조하면, 도 4b의 메모리 장치(100B)는 도 4a의 메모리 장치(100A)와 다르게, 주변 회로 영역(PERI)에서 제1 비본딩 영역(150b)의 제1변과 제3변을 둘러싸도록 본딩 영역(110-1b, 120-1b)이 배치될 수 있다. 또한, 메모리 장치(100B)는 제2 비본딩 영역(160b)의 제2변과 제4변을 둘러싸도록 본딩 영역(130-2b, 140-2b)이 배치될 수 있다.
도 4c를 참조하면, 도 4c의 메모리 장치(100C)는 도 4a의 메모리 장치(100A)와 다르게, 주변 회로 영역(PERI)에서 제1 비본딩 영역(150b)의 제2변과 제4변을 둘러싸도록 본딩 영역(110-2b, 120-2b)이 배치될 수 있다. 또한, 메모리 장치(100C)는 제2 비본딩 영역(160b)의 제2변과 제4변을 둘러싸도록 본딩 영역(130-2b, 140-2b)이 배치될 수 있다.
도 4d를 참조하면, 도 4d의 메모리 장치(100D)는 도 4a의 메모리 장치(100A)와 다르게, 주변 회로 영역(PERI)에서 제1 비본딩 영역(150b)의 제1변과 제3변을 둘러싸도록 본딩 영역(110-1b, 120-1b)이 배치될 수 있다. 또한, 메모리 장치(100D)는 제2 비본딩 영역(160b)의 제1변과 제3변을 둘러싸도록 본딩 영역(130-1b, 140-1b)이 배치될 수 있다.
도 4a 내지 도 4d를 참조하여 설명한 바와 같이, 주변 회로 영역(PERI)에서 본딩 영역과 비본딩 영역의 배치 형태는 다양하게 변경될 수 있으며, 이와 마찬가지로, 셀 영역(CELL)에서 본딩 영역과 비본딩 영역의 배치 형태 또한 다양하게 변경될 수 있다.
도 5 내지 도 8은 도 3에 도시된 메모리 장치를 I-I'와 Ⅱ-Ⅱ'로 절개하여 본 단면도이다.
먼저 도 5를 참조하면, 메모리 장치(200)는 주변 회로 영역(PERI) 및 주변 회로 영역(PERI)의 상부에 배치되는 셀 영역(CELL)을 포함할 수 있다. 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 제1 비본딩 영역(NBA1), 본딩 영역(BA), 및 제2 비본딩 영역(NBA2)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있다. 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층 제2 메탈층(240a, 240b, 240c) 상에 제3 메탈층이 더 형성될 수도 있다. 제3 메탈층은 제2 메탈층 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 저항이 더 낮은 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
본딩 영역(BA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b,272b)이 형성될 수 있다. 본딩 영역(BA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b,272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 Cu-Cu 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다.
제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 제3 방향(Z 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
제2 비본딩 영역(NBA2)에서, 채널 구조체(CH)는 제3 방향(Z 방향)으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c)을 통해 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시 예에서, 비트라인(360c)은 제2 방향(Y 방향)으로 연장될 수 있다. 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 제2 비본딩 영역(NBA2)으로 정의될 수 있다.
본딩 영역에서, 워드라인들(330)은 제1 방향(X 방향)을 따라 연장될 수 있으며, 본딩 영역(BA)에서 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)는 패드들에서 서로 연결될 수 있다. 워드라인들(330) 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 적층될 수 있다. 워드라인들(330)은 본딩 영역(BA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b,272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
제1 비본딩 영역(NBA1)에서, 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역이 제1 비본딩 영역(NBA1)으로 정의될 수 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 제1 비본딩 영역(NBA1)과 제2 비본딩 영역(NBA2) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 일 실시 예에 따르면, 칩 사이즈를 줄이기 위해서 상기 더미 패턴 또는 빈 공간으로 존재하는 제1 비본딩 영역(NBA1)과 제2 비본딩 영역(NBA2) 각각의 최상부 매탈층을 신호 배선 또는 파워 배선으로 활용할 수 있다. 제1 비본딩 영역(NBA1)과 제2 비본딩 영역(NBA2) 각각의 최상부 매탈층을 라우팅 배선들로 활용함으로써 칩 사이즈를 감소시킬 수 있다. 따라서, 메모리 장치(200)의 집적도를 높일 수 있다.
도 6을 참조하면, 메모리 장치(300)는 셀 영역(CELL)과 주변 회로 영역(PERI)의 제1 비본딩 영역(NBA1)과 제2 비본딩 영역(NBA2) 각각에서, 최상부 메탈 층에 라우팅 배선들을 형성할 수 있다. 상기 라우팅 배선은 신호 배선 또는 파워 배선일 수 있다. 예컨대, 상기 라우팅 배선은 구리로 형성될 수 있다.
일례로, 제1 비본딩 영역(NBA1)에서, 셀 영역(CELL)의 최상부 매탈층이 빈 공간일 수 있다. 이 때, 셀 영역(CELL)의 최상부 메탈층에 상부 본딩 메탈(371a, 372a)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 본딩 메탈(371a, 372a)을 라우팅 배선들로 활용할 수 있다.
예컨대, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 본딩 메탈(371a, 372a)은 공통 소스 라인 컨택 플러그(380) 상에 배치될 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 본딩 메탈(371a, 372a)은 콘택(371a)과 상부 메탈 패턴(372a)을 포함할 수 있다. 공통 소스 라인 컨택 플러그(380)와 상부 메탈 패턴(372a)은 콘택(371a)을 통해서 서로 전기적으로 연결될 수 있다.
실시 예에 따라, 제1 비본딩 영역(NBA1)에서, 셀 영역(CELL)의 최상부 매탈층은 더미 패턴을 더 포함할 수 있다.
또한, 제1 비본딩 영역(NBA1)에서, 주변 회로 영역(PERI)의 최상부 매탈층이 빈 공간일 수 있다. 이 때, 주변 회로 영역(PERI)의 최상부 메탈층에 하부 본딩 메탈(271a, 272a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 본딩 메탈(271a, 272a)을 라우팅 배선들로 활용할 수 있다.
예컨대, 제1 비본딩 영역(NBA1)에서, 주변 회로 영역(PERI)의 최상부 매탈층에 형성된 하부 본딩 메탈(271a, 272a)은 제2 메탈층(240a) 상에 배치될 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 본딩 메탈(271a, 272a)은 콘택(271a)과 상부 메탈 패턴(272a)을 포함할 수 있다. 제2 메탈층(240a)와 상부 메탈 패턴(272a)은 콘택(271a)을 통해서 서로 전기적으로 연결될 수 있다.
실시 예에 따라, 제1 비본딩 영역(NBA1)에서, 주변 회로 영역(PERI)의 최상부 매탈층은 더미 패턴을 더 포함할 수 있다.
또한, 제2 비본딩 영역(NBA2)에서, 주변 회로 영역(PERI)의 최상부 매탈층이 빈 공간일 수 있다. 이 때, 주변 회로 영역(PERI)의 최상부 메탈층에 하부 본딩 메탈(251, 252)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 본딩 메탈(251, 252)을 라우팅 배선들로 활용할 수 있다.
예컨대, 제2 비본딩 영역(NBA2)에서, 주변 회로 영역(PERI)의 최상부 매탈층에 형성된 하부 본딩 메탈(251, 252)은 제2 메탈층(240c) 상에 배치될 수 있다. 주변 회로 영역(PERI)의 최상부 매탈층에 형성된 하부 본딩 메탈(251, 252)은 콘택(251)과 하부 메탈 패턴(252)을 포함할 수 있다. 제2 메탈층(240c)과 하부 메탈 패턴(252)은 콘택(251)을 통해서 서로 전기적으로 연결될 수 있다.
실시 예에 따라, 제2 비본딩 영역(NBA2)에서, 주변 회로 영역(PERI)의 최상부 매탈층은 더미 패턴을 더 포함할 수 있다.
한편, 주변 회로 영역(PERI)은 로직 영역과 코어 영역을 포함할 수 있다. 코어 영역은 페이지 버퍼, 로우 디코더 등을 포함할 수 있다. 로직 영역은 상기 코어 영역을 구동하기 위한 타이밍 컨트롤러 등과 같은 컨트롤 로직과 전압 생성기 등을 포함할 수 있다. 로직 영역과 코어 영역은 하나의 파워 소스로부터 파워를 공급받을 수 있다. 따라서, 로직 영역과 코어 영역 각각으로 공급되는 파워는 서로 동일한 레벨을 가질 수 있다.
비본딩 영역의 최상부 매탈층에 신호 배선 또는 파워 배선을 형성할 수 있다. 예컨대, 비본딩 영역의 최상부 메탈층에 신호 배선이 형성될 경우, 상기 신호 배선은 워드라인, 비트라인, 및 로직 영역의 신호 라인들일 수 있다. 또한, 비본딩 영역의 최상부 메탈층에 파워 배선이 형성될 경우, 공통 소스 영역의 전압, 로직 영역의 전원 전압과 접지 전압, 및 외부 전원 전압(EVC)의 파워 라인들일 수 있다.
본 발명의 일 실시 예에 따르면, 비본딩 영역의 최상부 메탈층에 라우팅 배선들을 형성함으로써 칩 사이즈를 감소시킬 수 있다.
또한, 비본딩 영역의 최상부 매탈층에 파워 배선을 형성할 경우 파워 배선의 활용도가 증가할 수 있다. 따라서, 로직 영역과 코어 영역 각각이 서로 다른 파워 소스로부터 파워를 공급받을 수 있다. 이로 인해, 로직 영역과 코어 영역 각각으로 공급되는 파워는 서로 다른 레벨을 가질 수 있다. 또한, 각각의 파워 소스를 독립적으로 제어할 수 있으므로 각 파워 소스의 제어 로딩이 감소할 수 있다.
또한, 비본딩 영역의 최상부 매탈층을 일정한 레벨의 전압을 공급하는 파워 배선으로도 활용될 수 있다. 예컨대, 일정한 레벨의 전압은 전원 전압 또는 접지 전압 등일 수 있다. 일정한 레벨의 전압이 공급되는 파워 배선이 두 개의 신호 배선들 사이에 위치할 수 있다. 이로 인해, 상기 파워 배선은 두 개의 신호 배선들 사이의 크로스 토그(crosstalk)를 방지할 수 있다. 따라서, 비본딩 영역의 최상부 매탈층에 형성된 파워 배선은 신호 차폐(shielding) 용도로 활용할 수도 있다.
도 7을 참조하면, 메모리 장치(400)는 제1 비본딩 영역(NBA1)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a) 상에는 콘택을 형성하지 않을 수 있다.
이와 마찬가지로, 제1 비본딩 영역(NBA1)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(272a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(272a)과 동일한 형태의 상부 메탈 패턴(373a)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(373a) 상에는 콘택을 형성하지 않을 수 있다.
또한, 제2 비본딩 영역(NBA2)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명의 일 실시 예에 따르면, 어느 하나의 칩의 최상부 메탈층에 형성된 메탈 패턴에 대응하여 다른 하나의 칩의 최상부 메탈층에도 상기 메탈 패턴과 동일한 형태의 보강 메탈 패턴을 형성하되, 상기 보강 메탈 패턴 상에 콘택을 형성하지 않을 수 있다.
따라서, 어느 하나의 칩에 형성된 메탈 패턴의 두께가 증가하는 효과를 가져올 수 있다. 메탈 패턴의 두께가 증가하므로 상기 메탈 패턴의 저항을 감소시킬 수 있다. 이로 인해, 어느 하나의 칩에 형성된 메탈 패턴이 신호 배선으로 활용될 경우 신호 특성이 개선될 수 있다. 또한, 어느 하나의 칩에 형성된 메탈 패턴이 파워 배선으로 활용될 경우 파워 노이즈를 감소시킬 수 있다.
또한, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 메탈 패턴과 셀 영역(CELL)의 최상부 메탈층에 형성된 메탈 패턴이 서로 동일한 위치에 형성될 수 있다. 이로 인해, 주변 회로 영역(PERI)의 최상부 메탈층에 메탈 패턴을 형성하기 위한 마스크와 셀 영역(CELL)의 최상부 메탈층에 메탈 패턴을 형성하기 위한 마스크가 서로 동일할 수 있다. 동일한 마스크를 이용하여 주변 회로 영역(PERI)의 최상부 메탈층의 메탈 패턴과 셀 영역(CELL)의 최상부 메탈층의 메탈 패턴을 형성할 수 있으므로, 공정 단가가 감소할 수 있다.
도 8을 참조하면, 메모리 장치(500)는 제1 비본딩 영역(NBA1)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(373a) 상에 콘택(374a)을 더 포함할 수 있다. 상부 메탈 패턴(373a) 상에 형성된 콘택(374a)은 제1 비본딩 영역(NBA1)의 제2 메탈층(360a)과 전기적으로 연결되지 않을 수 있다.
이와 마찬가지로, 제2 비본딩 영역(NBA2)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에 콘택(391)을 더 포함할 수 있다. 상부 메탈 패턴(392) 상에 형성된 콘택(391)은 제2 메탈층(360c)과 전기적으로 연결되지 않을 수 있다.
화학 기계적 연마(chemical mechanical planarization(CMP)) 공정은 웨이퍼를 연마하여 평탄화 하는 공정을 의미할 수 있다. CMP 공정에서 웨이퍼에 압력이 가해질 수 있다. 최상부 메탈층에 형성된 메탈 패턴의 하부에 콘택 등과 같은 지지대 역할을 하는 물질이 존재하지 않으면, CMP 공정에서 가해지는 압력에 의해 칩이 무너질 수 있다. 따라서, CMP 공정을 진행하는 과정에서 칩의 불량을 유발할 수 있다.
본 발명의 일 실시 예에 따르면, 비본딩 영역에의 최상부 메탈층에 형성된 보강 메탈 패턴 상에, 제2 메탈층과 연결되지 않는 콘택을 더 형성함으로써 CMP 공정을 진행하는 과정에서 발생하는 칩의 불량을 감소할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 개략 평면도이다.
도 9를 참조하면, 메모리 장치(600)의 주변 회로 영역은 본딩 영역들(BA), 제1 비본딩 영역(NBA1), 및 제2 비본딩 영역(NBA2)을 포함할 수 있다. 도 3을 참조하여 설명한 바와 같이, 주변 회로 영역의 본딩 영역(BA)은 주변 회로 영역과 셀 영역을 서로 연결하기 위하여 주변 회로 영역의 본딩 영역(BA)의 최상부 메탈층에 본딩용 메탈 패턴(MP)이 형성될 수 있다.
주변 회로 영역의 제1 비본딩 영역(NBA1)에서, 최상부 매탈층에 제1 라우팅 배선들(410)을 형성할 수 있다. 예컨대, 제1 라우팅 배선들(410)은 공통 소스 라인으로 전력을 공급하기 위한 파워 배선으로 활용될 수 있다. 따라서, 칩 사이즈를 감소시킬 수 있다.
또한, 주변 회로 영역의 최상부 메탈층에 형성된 파워 배선(410)에 대응하여 셀 영역의 최상부 메탈층에 상기 주변 회로 영역의 최상부 메탈층에 형성된 배선(410)과 동일한 형태의 보강 메탈 패턴을 형성할 수 있다. 따라서, 공통 소스 라인으로 전력을 공급하기 위한 파워 배선(410)의 저항을 감소시킬 수 있다. 이로 인해 파워 노이즈가 감소할 수 있다.
도 9에서 파워 배선(410)이 지그재그 형태의 패턴으로 형성되는 이유는 파워 배선(410)의 메탈 패턴의 밀도가 제1 비본딩 영역(NBA1) 전체 면적의 80% 이하를 만족해야 하기 때문이다. 또한, 파워 배선(410)이 지그재그 형태의 패턴이 아니라 직선 패턴으로 형성될 경우, 어느 하나의 비트라인은 전부 파워 배선(410) 아래로 지나가고 다른 하나의 비트라인은 전부 파워 배선(410)의 메탈 패턴 사이를 지나갈 수 있다. 따라서, 셀 영역에 포함된 메모리 셀마다 특성이 달라질 수 있다.
주변 회로 영역의 제2 비본딩 영역(NBA2)에서, 최상부 메탈층에 제2 라우팅 배선들(420)과 제3 라우팅 배선들(430)을 형성할 수 있다. 예컨대, 제2 라우팅 배선들(420)은 로직 영역의 전원 전압과 접지 전압, 및 외부 전원 전압(EVC)을 공급하는 파워 배선으로 활용될 수 있다. 제3 라우팅 배선들(430)은 워드라인, 비트라인, 및 로직 영역의 신호 라인들 등의 신호 배선으로 활용될 수 있다. 따라서, 칩 사이즈를 감소시킬 수 있다.
또한, 제2 라우팅 배선들(420)이 파워 배선으로 활용될 경우, 파워 노이즈가 감소할 수 있고 신호 차폐 용도로 활용할 수 있다. 제3 라우팅 배선들(430)이 신호 배선으로 활용될 경우, 신호 특성이 개선될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 10에 도시한 실시 예에 따른 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 전자 기기(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 28에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 도 10에 도시한 일 실시 예에서, 메모리(1030)는 앞서 도 1 내지 도 9를 참조하여 설명한 다양한 실시 예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 40; 메모리 장치
20; 메모리 셀 어레이
30; 주변 회로
31; 로우 디코더
32; 전압 생성기
33; 페이지 버퍼
34; 입출력 회로
35; 컨트롤 로직

Claims (10)

  1. 제1 기판 상에 형성된 메모리 셀 어레이를 포함하고, 제1 최상부 메탈층에 제1 본딩 메탈을 포함하는 제1 반도체 칩; 및
    제2 기판 상에 형성된 회로 소자들을 포함하며, 상기 회로 소자들은 상기 메모리 셀 어레이를 동작시키기 위한 주변 회로를 제공하고, 제2 최상부 메탈층에 제2 본딩 메탈을 포함하는 제2 반도체 칩;을 포함하고,
    본딩 영역에서 상기 제1 본딩 메탈과 상기 제2 본딩 메탈을 통해 상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되며,
    상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되지 않는 비본딩 영역에서, 상기 제1 최상부 메탈층과 상기 제2 최상부 메탈층 중에서 적어도 하나에 상기 주변 회로와 전기적으로 연결되는 라우팅 배선이 형성되는 메모리 장치.
  2. 제1항에 있어서,
    상기 라우팅 배선은 상기 제1 최상부 메탈층에 형성되는 제1 라우팅 배선과 상기 제2 최상부 메탈층에 형성되는 제2 라우팅 배선을 포함하고,
    상기 제1 라우팅 배선은 제1 콘택과 제1 메탈 패턴을 포함하고,
    상기 제2 라우팅 배선은 제2 콘택과 제2 메탈 패턴을 포함하며,
    상기 제1 메탈 패턴과 상기 제2 메탈 패턴은 서로 전기적으로 연결되지 않는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 최상부 메탈층에 형성된 상기 제1 메탈 패턴과 대응하는 위치에서 상기 제1 메탈 패턴과 동일한 형태를 가지는 제3 메탈 패턴이 상기 제2 최상부 메탈층에 형성되는 메모리 장치.
  4. 제3항에 있어서,
    상기 제3 메탈 패턴 상에 제3 콘택이 형성되는 메모리 장치.
  5. 제1 기판에 적층되는 워드라인들, 상기 워드라인들 상에 형성되는 상에 형성되는 비트라인들, 상기 워드라인들을 관통하여 상기 비트라인에 연결되는 채널 구조체, 및 공통 소스 라인을 포함하는 메모리 셀 영역;
    제2 기판에 형성되고, 상기 메모리 셀 영역에 포함된 메모리 셀 어레이를 동작시키기 위한 주변 회로를 포함하는 주변 회로 영역;
    본딩 영역에서 상기 메모리 셀 영역의 최상부 메탈층과 상기 주변 회로 영역의 최상부 메탈층을 서로 전기적으로 연결하는 본딩 메탈; 및
    상기 메모리 셀 영역과 상기 주변 회로 영역이 서로 전기적으로 연결되지 않는 비본딩 영역들에서, 상기 주변 회로에 전기적으로 연결된 라우팅 배선;을 포함하고,
    상기 메모리 셀 영역의 본딩 영역은 상기 워드라인들과 상기 주변 회로에 전기적으로 연결되는 셀 컨택 플러그들을 포함하고,
    상기 셀 컨택 플러그들은 상기 비본딩 영역들 사이에 위치하는 메모리 장치.
  6. 제5항에 있어서,
    상기 메모리 셀 영역은 상기 공통 소스 라인과 전기적으로 연결되는 공통 소스 라인 컨택 플러그를 더 포함하고,
    상기 라우팅 배선은 상기 메모리 셀 영역의 최상부 메탈층에서 상기 공통 소스 라인 컨택 플러그 상에 배치되는 메모리 장치.
  7. 제5항에 있어서,
    상기 메모리 셀 영역은 상기 공통 소스 라인과 전기적으로 연결되는 공통 소스 라인 컨택 플러그를 더 포함하고,
    상기 라우팅 배선은 상기 주변 회로 영역의 최상부 메탈층에서 상기 공통 소스 라인 컨택 플러그 상에 배치되는 메모리 장치.
  8. 제5항에 있어서,
    상기 라우팅 배선은 상기 채널 구조체 상에 배치되는 메모리 장치.
  9. 제1 본딩 영역과 상기 제1 본딩 영역 주변에 배치되는 제1 비본딩 영역을 포함하는 제1 반도체 칩; 및
    상기 제1 본딩 영역과 대응되는 위치에 배치되는 제2 본딩 영역, 및 상기 제1 비본딩 영역과 대응되는 위치에 배치되고, 상기 제2 본딩 영역 주변에 배치되는 제2 비본딩 영역을 포함하는 제2 반도체 칩;을 포함하고,
    상기 제1 본딩 영역의 최상부 메탈층에 형성된 메탈 콘택과 상기 제2 본딩 영역의 최상부 메탈층에 형성된 메탈 콘택은 서로 전기적으로 연결되고,
    상기 제1 비본딩 영역의 최상부 메탈층에 형성된 메탈 콘택과 상기 제2 비본딩 영역의 최상부 메탈층에 형성된 메탈 콘택은 서로 전기적으로 연결되지 않고,
    상기 제2 비본딩 영역의 최상부 메탈층에 형성된 메탈 콘택은 라우팅 배선을 형성하고,
    상기 제1 본딩 영역은 상기 제1 비본딩 영역의 적어도 일부를 둘러싸고,
    상기 제2 본딩 영역은 상기 제2 비본딩 영역의 적어도 일부를 둘러싸는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 반도체 칩은 제3 본딩 영역과 상기 제3 본딩 영역 주변에 배치되는 제3 비본딩 영역을 더 포함하고,
    상기 제2 반도체 칩은 제4 본딩 영역과 상기 제4 본딩 영역 주변에 배치되는 제4 비본딩 영역을 더 포함하고,
    상기 제1 비본딩 영역과 상기 제3 비본딩 영역 사이에는 상기 제1 본딩 영역과 상기 제3 본딩 영역 중에서 적어도 하나를 포함하고,
    상기 제2 비본딩 영역과 상기 제4 비본딩 영역 사이에는 상기 제2 본딩 영역과 상기 제4 본딩 영역 중에서 적어도 하나를 포함하는 메모리 장치.
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