CN115083488A - 非易失性存储器装置及其操作方法 - Google Patents

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CN115083488A CN202210126135.7A CN202210126135A CN115083488A CN 115083488 A CN115083488 A CN 115083488A CN 202210126135 A CN202210126135 A CN 202210126135A CN 115083488 A CN115083488 A CN 115083488A
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Abstract

公开了非易失性存储器装置及其操作方法。所述非易失性存储器装置包括：多条位线，与多个单元串连接；共源极线，与所述多个单元串连接；至少一条虚设位线，设置在共源极线与所述多条位线之间；控制逻辑电路，响应于来自外部装置的命令而生成至少一个虚设位线驱动信号；以及虚设位线驱动器，响应于所述虚设位线驱动信号选择性地向所述至少一条虚设位线提供第一电压。

Description

非易失性存储器装置及其操作方法
本申请要求于2021年3月6日在韩国知识产权局提交的第10-2021-0034202号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
公开的实施例涉及半导体存储器，并且更具体地，涉及非易失性存储器装置及其操作方法。
背景技术
半导体存储器装置被分类为在电源中断时存储的数据消失的易失性存储器装置(诸如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)等)、或者即使在电源中断时存储的数据也被保持的非易失性存储器装置(诸如，闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)等)。
在读取操作中，闪存装置通过感测与存储器单元连接的位线的电压变化来读取存储在存储器单元中的数据。在这种情况下，电流可能流过与存储器单元连接的共源极线，并且由于共源极线的电流引起的噪声可能被引入位线。也就是说，位线的电压可能受到由于共源极线的电流引起的噪声的影响，从而导致闪存装置的可靠性降低。
发明内容
本公开的实施例提供了一种通过使由于共源极线引起的噪声的影响最小化而具有改进的可靠性和改进的性能的非易失性存储器装置及其操作方法。
根据实施例，一种非易失性存储器装置包括：多条位线，与多个单元串连接；共源极线，与所述多个单元串连接；至少一条虚设位线，设置在共源极线与所述多条位线之间；控制逻辑电路，响应于来自外部装置的命令而生成至少一个虚设位线驱动信号；以及虚设位线驱动器，响应于所述虚设位线驱动信号选择性地向所述至少一条虚设位线提供第一电压。
根据实施例，一种非易失性存储器装置包括：外围电路，形成在半导体基底上；存储器单元阵列，形成在外围电路上并且包括多个单元串；以及金属层，形成在存储器单元阵列上。金属层包括：多条位线，与所述多个单元串连接；共源极线，与所述多个单元串连接；以及至少一条虚设位线，设置在所述多条位线与共源极线之间。外围电路包括：控制逻辑电路，响应于来自外部装置的命令而生成至少一个虚设位线驱动信号；以及虚设位线驱动器，响应于所述至少一个虚设位线驱动信号选择性地向所述至少一条虚设位线提供第一电压。
根据实施例，一种非易失性存储器装置的操作方法包括：(1)从外部装置接收读取命令，(2)响应于读取命令，将第一电压施加到存在于多条位线与共源极线之间的至少一条虚设位线，(3)响应于读取命令而执行读取操作，(4)从外部装置接收擦除命令，(5)响应于擦除命令，使所述至少一条虚设位线浮置，(6)电连接所述至少一条虚设位线和共源极线，或者将擦除电压施加到所述至少一条虚设位线，以及(7)响应于擦除命令而执行擦除操作。
附图说明
通过参照附图详细描述本公开的实施例，本公开的以上和其他目的和特征将变得清楚。
图1是示出根据本公开的实施例的非易失性存储器装置的框图。
图2是示出包括在图1的存储器单元阵列中的多个存储器块中的一个存储器块BLK的实施例的电路图。
图3是示出图1的非易失性存储器装置的立体图。
图4示出沿图3的线“A”截取的非易失性存储器装置的剖视图。
图5示出沿图3的线“B”截取的非易失性存储器装置的剖视图。
图6是示出图3的金属层中的单元核区域的平面图。
图7是示出图5的金属层中的第三接触区域的平面图。
图8是示出图1的虚设位线驱动器的电路图。
图9是用于描述提供给图8的虚设位线驱动器的第一虚设位线驱动信号的时序图。
图10A至图10C是用于描述根据图9的时序图的位线、虚设位线和共源极线CSL的电平的示图。
图11A和图11B是示出图1的虚设位线驱动器的示图。
图12是用于描述图11A或图11B的第一虚设位线驱动信号和第二虚设位线驱动信号的时序图。
图13A至图13C是用于描述根据图12的时序图的位线、虚设位线和共源极线的电平的示图。
图14是用于描述图11A或图11B的第一虚设位线驱动信号和第二虚设位线驱动信号的时序图。
图15A和图15B是用于描述用于控制虚设位线的方法的示图。
图16是示出非易失性存储器装置包括多个虚设位线驱动器的实施例的示图。
图17是示出图1的非易失性存储器装置的操作的流程图。
图18A和图18B是用于描述根据本公开的实施例的非易失性存储器装置的操作的时序图。
图19是示出根据本公开的存储器装置的示图。
图20至图22是用于描述根据本公开的非易失性存储器模块的各种堆叠结构的示图。
图23是示出根据本公开的实施例的存储器系统的框图。
具体实施方式
以下，本公开的实施例可被详细且清楚地描述到使本领域技术人员可容易地实现本公开的程度。
图1是示出根据本公开的实施例的非易失性存储器装置的框图。参照图1，非易失性存储器装置100可包括存储器单元阵列110、地址解码器120、页缓冲器电路130、输入/输出电路140、控制逻辑和电压生成电路150以及虚设位线驱动器160。在一个实施例中，除存储器单元阵列110以外的剩余组件(例如，地址解码器120、页缓冲器电路130、输入/输出电路140、控制逻辑和电压生成电路150以及虚设位线驱动器160)可被包括在外围电路PERI中。在一个实施例中，非易失性存储器装置100可具有在其中存储器单元阵列110、存储器单元结构或存储器单元区域堆叠在外围电路PERI(或外围电路区域)上的外围上单元(cellon peripheral，COP)或阵列下CMOS(CMOS under array，CUA)结构。
存储器单元阵列110可包括多个存储器块。多个存储器块中的每个可包括多个单元串，并且多个单元串中的每个可与多条位线BL连接。多个单元串中的每个可包括串联连接的多个单元晶体管。多个单元晶体管可与串选择线SSL、字线WL和地选择线GSL连接。
地址解码器120可通过串选择线SSL、字线WL和地选择线GSL与存储器单元阵列110连接。地址解码器120可从外部装置(例如，存储器控制器)接收地址ADDR，并且可对接收的地址ADDR进行解码。地址解码器120可基于解码后的地址ADDR，来控制或驱动串选择线SSL、字线WL和地选择线GSL。
页缓冲器电路130可通过位线BL与存储器单元阵列110连接。页缓冲器电路130可通过感测位线BL的电压变化，来读取存储于存储器单元阵列110的存储器单元中的数据。页缓冲器电路130可将读取的数据提供给输入/输出电路140。页缓冲器电路130可被配置为临时存储通过输入/输出电路140接收的数据“DATA”。页缓冲器电路130可基于临时存储的数据“DATA”来控制或驱动位线BL。
输入/输出电路140可与外部装置(例如，存储器控制器)交换数据“DATA”。输入/输出电路140可将从外部装置接收的数据“DATA”提供给页缓冲器电路130，或者可将从页缓冲器电路130接收的数据“DATA”发送给外部装置。
控制逻辑和电压生成电路150(在下文中，被称为“控制逻辑电路”)可被配置为生成下面的非易失性存储器装置100进行操作所需的电压：多个编程电压、多个编程验证电压、多个通过电压、多个读取电压以及多个擦除电压。
控制逻辑电路150可响应于来自外部装置的命令CMD和控制信号CTRL，控制非易失性存储器装置100的操作。例如，控制逻辑电路150可响应于命令CMD而控制地址解码器120、页缓冲器电路130、输入/输出电路140以及虚设位线驱动器160，使得与命令CMD对应的操作(例如，编程操作、读取操作或擦除操作)被执行。
虚设位线驱动器160可与存储器单元阵列110的虚设位线DBL连接。虚设位线驱动器160可被配置为在控制逻辑电路150的控制下控制虚设位线DBL的电压或向其提供偏置。例如，存储器单元阵列110可包括虚设位线DBL。虚设位线DBL可指示这样的位线：该位线与存储器单元阵列110的位线BL形成在同一层(例如，存储器单元阵列110上的金属层)中以便具有与位线BL的图案相似的图案但不与单元晶体管或页缓冲器电路130电连接。可选地，虚设位线DBL可指示与位线BL以相同的形状或结构形成但不用于非易失性存储器装置100的操作(例如，读取操作、编程操作或擦除操作)的位线。
虚设位线驱动器160可在控制逻辑电路150的控制下控制虚设位线DBL的电压。由于虚设位线DBL由虚设位线驱动器160控制，因此由存储器单元阵列110的共源极线CSL引起的噪声可不被引入位线BL，因此非易失性存储器装置100的操作的可靠性可被提高。将参照下面的附图更详细地描述虚设位线驱动器160的配置和操作。
图2是示出包括在图1的存储器单元阵列中的多个存储器块中的一个存储器块BLK的实施例的电路图。将参照图2描述一个存储器块BLK，但是本公开不限于此。包括在存储器单元阵列110中的多个存储器块可在结构上与图2的存储器块BLK相同或相似。参照图1和图2，存储器块BLK可包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22可沿行方向和列方向被布置。
多个单元串CS11、CS12、CS21和CS22之中的位于同一列的单元串可与同一位线连接。例如，单元串CS11和CS21可与第一位线BL1连接，并且单元串CS12和CS22可与第二位线BL2连接。多个单元串CS11、CS12、CS21和CS22中的每个可包括多个单元晶体管。多个单元晶体管中的每个可包括电荷捕获闪存(charge trap flash，CTF)存储器单元，但本公开不限于此。多个单元晶体管可沿作为与通过行方向和列方向限定的平面(例如，半导体基底(未示出)或外围电路PERI)垂直的方向的高度方向堆叠。
在每个单元串中，多个单元晶体管可串联连接在对应的位线(例如，BL1或BL2)与共源极线CSL之间。例如，在每个单元串中，多个单元晶体管可包括串选择晶体管SSTa和SSTb、虚设存储器单元DMC1和DMC2、存储器单元MC1至MC8、以及地选择晶体管GSTa和GSTb。串联连接的串选择晶体管SSTa和SSTb可被设置或连接在串联连接的存储器单元MC1至MC8与对应的位线(例如，BL1和BL2)之间。串联连接的地选择晶体管GSTa和GSTb可被设置或连接在串联连接的存储器单元MC1至MC8与共源极线CSL之间。在一个实施例中，第二虚设存储器单元DMC2可被设置在串联连接的串选择晶体管SSTa和SSTb与串联连接的存储器单元MC1至MC8之间，并且第一虚设存储器单元DMC1可被设置在串联连接的存储器单元MC1至MC8与串联连接的地选择晶体管GSTa和GSTb之间。
在多个单元串CS11、CS12、CS21和CS22中的每个中，存储器单元MC1到MC8之中的位于相同高度处的存储器单元可共享同一字线。例如，多个单元串CS11、CS12、CS21和CS22的第一存储器单元MC1可位于距基底(未示出)的相同高度处，并且可共享第一字线WL1。多个单元串CS11、CS12、CS21和CS22的第二存储器单元MC2可位于距基底(未示出)的相同高度处，并且可共享第二字线WL2。同样地，多个单元串CS11、CS12、CS21和CS22的第三存储器单元MC3至第八存储器单元MC8可分别位于距基底的相同高度处，并且可分别共享第三字线WL3至第八字线WL8。
多个单元串CS11、CS12、CS21和CS22的虚设存储器单元DMC1和DMC2之中的位于相同高度处的虚设存储器单元可共享相同的虚设字线。例如，多个单元串CS11、CS12、CS21和CS22的第一虚设存储器单元DMC1可共享第一虚设字线DWL1，并且多个单元串CS11、CS12、CS21和CS22的第二虚设存储器单元DMC2可共享第二虚设字线DWL2。在一个实施例中，可针对多堆叠结构添加虚设字线。例如，虚设字线可被添加在字线(例如，WL4和WL5)之间，并且可与被添加在存储器单元(例如，MC4和MC5)之间的虚设存储器单元连接。然而，本公开不限于此。
多个单元串CS11、CS12、CS21和CS22的串选择晶体管SSTa和SSTb之中的位于相同高度和相同行处的串选择晶体管可共享相同的串选择线。例如，单元串CS11和CS12的串选择晶体管SSTb可与串选择线SSL1b连接，单元串CS11和CS12的串选择晶体管SSTa可与串选择线SSL1a连接。单元串CS21和CS22的串选择晶体管SSTb可与串选择线SSL2b连接，并且单元串CS21和CS22的串选择晶体管SSTa可与串选择线SSL2a连接。
尽管未在图2中示出，但是多个单元串CS11、CS12、CS21和CS22的串选择晶体管SSTa和SSTb之中的位于相同行处的串选择晶体管可共享同一串选择线。例如，单元串CS11和CS12的串选择晶体管SSTb和SSTa可共享第一串选择线，并且单元串CS21和CS22的串选择晶体管SSTb和SSTa可共享与第一串选择线不同的第二串选择线。
多个单元串CS11、CS12、CS21和CS22的地选择晶体管GSTa和GSTb之中的位于相同高度和相同行处的地选择晶体管可共享同一地选择线。尽管未在图2中示出，但是单元串CS11和CS12的地选择晶体管GSTb可与第一地选择线连接，并且单元串CS11和CS12的地选择晶体管GSTa可共享第二地选择线。单元串CS21和CS22的地选择晶体管GSTb可与第三地选择线连接，并且单元串CS21和CS22的地选择晶体管GSTa可共享第四地选择线。
如图2中所示，多个单元串CS11、CS12、CS21和CS22的地选择晶体管GSTb和GSTa可共享同一地选择线GSL。可选地，多个单元串CS11、CS12、CS21和CS22的地选择晶体管GSTb和GSTa之中的位于相同高度处的地选择晶体管可共享同一地选择线。可选地，多个单元串CS11、CS12、CS21和CS22的地选择晶体管GSTb和GSTa之中的位于相同行处的地选择晶体管可共享同一地选择线。
在一个实施例中，尽管图2中未示出，但是存储器块BLK的多个单元串CS11、CS12、CS21和CS22中的每个还可包括擦除控制晶体管(ECT)。多个单元串CS11、CS12、CS21和CS22的擦除控制晶体管可位于距基底的相同高度处，并且可与同一擦除控制线(ECL)连接。例如，在多个单元串CS11、CS12、CS21和CS22中的每个中，擦除控制晶体管可插在地选择晶体管GSTa与共源极线CSL之间。可选地，在多个单元串CS11、CS12、CS21和CS22中的每个中，擦除控制晶体管可插在对应的位线BL1或BL2与串选择晶体管SSTb之间。然而，本公开不限于此。
在一个实施例中，图2中示出的存储器块BLK是示例；单元串的数量可增加或减少，并且单元串的行的数量和单元串的列的数量可根据单元串的数量的变化而增加或减少。此外，存储器块BLK中的单元晶体管(例如，GST、MC、DMC和SST)的数量可增加或减少，并且存储器块BLK的高度可根据单元晶体管(例如，GST、MC、DMC和SST)的数量而增加或减少。此外，根据单元晶体管的数量，与单元晶体管连接的线(例如，GSL、WL、DWL和SSL)的数量可增加或减少。
图3是示出图1的非易失性存储器装置的立体图。以下，为了便于描述，将参照一个存储器块BLK描述非易失性存储器装置100的示意性结构，但是本公开不限于此。此外，为了简化附图并且为了便于描述，将仅描述与公开的技术构思相关联的配置，但是本公开不限于此。
参照图1至图3，非易失性存储器装置100的外围电路PERI可形成在通过行方向和列方向限定的平面(例如，半导体基底)上。三维结构的存储器块BLK可形成在外围电路PERI上，或者沿与外围电路PERI垂直的方向(即，沿高度方向)被形成。也就是说，非易失性存储器装置100可具有COP结构。
存储器块BLK的各种信号线(例如，位线BL、字线WL、串选择线SSL、地选择线GSL和共源极线CSL)可通过包括在金属层ML中的导线与外围电路PERI连接。在一个实施例中，在接触区域CT中，存储器块BLK的位线BL可与外围电路PERI连接。例如，存储器块BLK的位线BL可与金属层ML的导线电连接。在结构上与存储器块BLK相似的虚设存储器块dBLK可形成在接触区域CT中，并且金属层ML和外围电路PERI(具体地，页缓冲器电路130)的导线可通过使用沿高度方向穿透虚设存储器块dBLK的贯穿塞(through plug)与虚设存储器块dBLK电连接。在一个实施例中，页缓冲器电路130可形成在外围电路PERI的接触区域CT中。
图4示出沿图3的线“A”截取的非易失性存储器装置的剖视图。图5示出沿图3的线“B”截取的非易失性存储器装置的剖视图。为了简化附图并且为了便于描述，将省略对描述本公开的实施例不必要的组件及其详细描述。例如，将省略存储器块BLK的一些串选择线、一些字线、一些地选择线等，但是本公开不限于此。
参照图1、图3、图4和图5，外围电路PERI可形成在半导体基底SUB上。单元区域CELL可从外围电路PERI的上部或从外围电路PERI沿高度方向形成。单元区域CELL可指示存储器块BLK被形成的区域。在单元区域CELL中，共源极线CSL、地选择线GSL、字线WL1至WL6和串选择线SSL可从外围电路PERI沿高度方向垂直堆叠。
在第一接触区域CNR1中，共源极线CSL、地选择线GSL、字线WL1至WL6和串选择线SSL可以以阶梯形状形成。例如，在第一接触区域CNR1中，共源极线CSL、地选择线GSL、字线WL1至WL6和串选择线SSL在行方向上的长度可随着距外围电路PERI的距离增大而减小。
在第一接触区域CNR1中，地选择线GSL、字线WL1至WL6和串选择线SSL可通过第一贯穿塞TP1与第一接触塞CT1连接。第一接触塞CT1可与金属层ML的第一导线CL1连接。在单元区域CELL中，第一贯穿塞TP1可沿着高度方向(即，与外围电路PERI垂直的方向)形成。在一个实施例中，第一贯穿塞TP1或以下将要描述的贯穿塞可指示垂直贯穿结构(诸如，贯穿硅过孔(TSV，也称为，硅通孔)或贯穿通孔(THV))。在一个实施例中，金属层ML可包括用于提供导线CL1的各种布线或图案的多个层。
金属层ML的第一导线CL1可与第二接触区域CNR2中的第二接触塞CT2连接。第二接触塞CT2可通过第二贯穿塞TP2与外围电路PERI电连接。在一个实施例中，如图4中所示，第一字线WL1可通过第一贯穿塞TP1、第一接触塞CT1、第一导线CL1、第二接触塞CT2和第二贯穿塞TP2与外围电路PERI(具体地，地址解码器120)电连接。存储器块BLK的字线WL1至WL6的以上连接结构是简单的示例，并且本公开不限于此。
沟道CH可被设置在单元核区域CAR中。沟道CH可被设置为穿透垂直堆叠的共源极线CSL、地选择线GSL、字线WL1至WL6和串选择线SSL。沟道CH可通过第三接触塞CT3与位线BL连接。
在一个实施例中，金属层ML可包括与共源极线CSL对应的导线。与共源极线CSL对应的导线可通过第四接触塞CT4和第四贯穿塞TP4与单元区域CELL的共源极线CSL连接。在一个实施例中，在金属层ML中，共源极线CSL可通过网状结构或环形结构与存储器单元阵列的全部或部分共同连接。在一个实施例中，在单元区域CELL中，共源极线CSL可通过网状结构或环形结构与存储器单元阵列的全部或部分共同连接。
接下来，如图5中所示，与沟道CH和第三接触塞CT3电连接的位线BL可沿列方向延伸。在第三接触区域CNR3中，在金属层ML中沿列方向延伸的位线BL可通过第五接触塞CT5和第五贯穿塞TP5与外围电路PERI的页缓冲器电路130电连接。在一个实施例中，第三接触区域CNR3可以是与图3中示出的接触区域CT或虚设块dBLK对应的区域。也就是说，第三接触区域CNR3可指示电连接位线BL和页缓冲器电路130的贯穿塞被形成的区域(例如，位线接触区域)。在第三接触区域CNR3中，与地选择线GSL、字线WL1至WL6和串选择线SSL对应的区域可通过模具图案(mold pattern)MP来设置。
在一个实施例中，虚设位线DBL可在单元核区域CAR中沿着行方向延伸，并且可通过第三接触区域CNR3中的第六接触塞CT6和第六贯穿塞TP6与外围电路PERI的虚设位线驱动器160电连接。在一个实施例中，虚设位线DBL可指示与金属层ML中的位线BL以相同的图案形成但不与沟道CH电连接的位线。可选地，虚设位线DBL可与沟道和位线BL电连接，但是与虚设位线DBL连接的沟道可在结构上不同于与位线BL连接的沟道CH。
在一个实施例中，页缓冲器电路130可被设置在外围电路PERI的第三接触区域CNR3中，并且虚设位线驱动器160可被设置在外围电路PERI的与第三接触区域CNR3的位置不同的位置处。也就是说，虚设位线DBL可通过第六贯穿塞TP6(第六贯穿塞TP6形成在设置有用于电连接位线BL和外围电路PERI的页缓冲器电路130的第五贯穿塞TP5的区域(即，第三接触区域CNR3)中)与外围电路PERI连接，但是，与虚设位线DBL电连接的虚设位线驱动器160可被设置在与第三接触区域CNR3的位置不同的位置处或者被设置在与页缓冲器电路130的位置不同的位置处。
图6是示出图3的金属层中的单元核区域的平面图。参照图3和图6，在非易失性存储器装置100的金属层ML的单元核区域中，共源极线CSL、虚设位线DBLa和DBLb以及位线BLa和BLb可沿着列方向延伸。共源极线CSL、虚设位线DBLa和DBLb以及位线BLa和BLb可沿着行方向布置。
位线BLa和BLb可与多个存储器块的沟道或存储器单元电连接。在金属层ML中，虚设位线DBLa和DBLb可插在共源极线CSL与位线BLa之间以及共源极线CSL与位线BLb之间。例如，虚设位线DBLa可插在共源极线CSL与位线BLa之间，虚设位线DBLb可插在共源极线CSL与位线BLb之间。
在一个实施例中，当共源极线CSL的电平改变时，由共源极线CSL引起的噪声可能被引入位线BLa和BLb。例如，当非易失性存储器装置100执行读取操作或编程验证操作时，大电流可流入共源极线CSL。流入共源极线CSL的大电流在位线BLa和BLb处引起噪声。这种噪声降低读取数据的可靠性。
在一个实施例中，根据本公开的虚设位线驱动器160可被配置为根据非易失性存储器装置100的操作来控制虚设位线DBLa和DBLb的电平。在这种情况下，可阻止或可防止由共源极线CSL引起的噪声被引入位线BLa和BLb。
图7是示出图5的金属层中的第三接触区域的平面图。参照图5和图7，多条位线BL和虚设位线DBL可被设置在金属层ML的第三接触区域CNR3中。在一个实施例中，设置在金属层ML的第三接触区域CNR3中的多条位线BL和虚设位线DBL可通过金属层ML的各种导线与参照图6描述的位线BLa和BLb以及虚设位线DBLa和DBLb电连接。
在金属层ML的第三接触区域CNR3中，位线BL可通过形成在贯穿塞区域TPA中的贯穿塞TP与外围电路PERI的页缓冲器电路130电连接。在这种情况下，与位线BL连接的贯穿塞区域TPA可以以规则的间隔或间距布置。例如，第一贯穿塞区域TPA1和在行方向上与第一贯穿塞区域TPA1相邻的第二贯穿塞区域TPA2之间的距离可以是第一长度L1，第一贯穿塞区域TPA1和在列方向上与第一贯穿塞区域TPA1相邻的第三贯穿塞区域TPA3之间的距离可以是第二长度L2。也就是说，被构造为连接到位线BL的贯穿塞区域TPA可以以规则或一致的图案形成在第三接触区域CNR3中。
虚设位线DBL可通过虚设贯穿塞区域DTPA与外围电路PERI的虚设位线驱动器160电连接。在第三接触区域CNR3中，与贯穿塞区域TPA相比，虚设贯穿塞区域DTPA可在图案或位置上不规则地形成。例如，虚设贯穿塞区域DTPA和在行方向上与虚设贯穿塞区域DTPA相邻的第二贯穿塞区域TPA2之间的距离可以是第三长度L3。这里，第三长度L3可比第一长度L1短。也就是说，与虚设位线DBL电连接的虚设贯穿塞区域DTPA可形成在形成为具有规则图案的贯穿塞区域TPA之间。与贯穿塞区域TPA的布置相比，虚设贯穿塞区域DTPA可以是不规则的。
在图7中示出了一个虚设贯穿塞区域DTPA，但是本公开不限于此。例如，虚设贯穿塞区域DTPA的数量可被不同地改变。在一个实施例中，在外围电路PERI的金属层(未示出)中，虚设贯穿塞区域DTPA可通过环形结构或网状结构与虚设位线驱动器160共同连接。
图8是示出图1的虚设位线驱动器的电路图。以下，为了便于描述，假设由虚设位线驱动器160驱动或控制的虚设位线是与单元核区域CAR中的共源极线相邻的虚设位线。也就是说，在图6中，假设虚设位线DBLa之中的与共源极线CSL最紧密相邻的一条虚设位线以及虚设位线DBLb之中的与共源极线CSL最紧密相邻的一条虚设位线由虚设位线驱动器160驱动或控制。然而，本公开不限于此。例如，由虚设位线驱动器160驱动或控制的虚设位线可以是虚设位线DBLa之中的与共源极线CSL最紧密相邻的至少一条虚设位线、与位线BLa最紧密相邻的至少一条虚设位线、或者虚设位线DBLa中的至少一条虚设位线。也就是说，由虚设位线驱动器160驱动或控制的虚设位线可被不同地改变。
参照图1和图8，虚设位线驱动器160可包括连接在虚设位线DBL和第0电压V0(例如，接收第0电压V0的端子)之间的第一开关SW1。第一开关SW1可响应于第一虚设位线驱动信号DBL_DRV1而操作。响应于第一虚设位线驱动信号DBL_DRV1，第一开关SW1可向虚设位线DBL提供第0电压V0，或者可阻止向虚设位线DBL供应第0电压V0。在一个实施例中，第一开关SW1可用NMOS晶体管元件实现，但本公开不限于此。
在一个实施例中，第0电压V0可以是地电压GND或VSS，但是本公开不限于此。例如，第0电压V0可以是预定的正电压或预定的负电压。
当第0电压V0被提供给虚设位线DBL时，虚设位线DBL可保持第0电压V0。在这种情况下，可防止由共源极线CSL的大电流引起的噪声被引入位线BL。
图9是用于描述提供给图8的虚设位线驱动器的第一虚设位线驱动信号的时序图。参照图1、图8和图9，控制逻辑电路150可根据非易失性存储器装置100的操作来控制第一虚设位线驱动信号DBL_DRV1。例如，非易失性存储器装置100可执行读取操作RD、编程操作PGM和擦除操作ERS。
控制逻辑电路150可生成第一虚设位线驱动信号DBL_DRV1，使得虚设位线驱动器160的第一开关SW1在非易失性存储器装置100的读取操作RD或编程操作PGM期间闭合，并且虚设位线驱动器160的第一开关SW1在非易失性存储器装置100的擦除操作ERS期间断开。
例如，当非易失性存储器装置100执行读取操作RD时，电流可流过共源极线CSL，并且由共源极线CSL的电流引起的噪声可能被引入与其邻近的位线BL中。在这种情况下，可通过虚设位线驱动器160的操作将第0电压V0施加到共源极线CSL与位线BL之间的虚设位线DBL，因此，可防止由于共源极线CSL的电流引起的噪声被引入位线BL。在一个实施例中，可通过与读取操作RD的机制类似的机制来执行非易失性存储器装置100的编程操作PGM的编程验证阶段，并且可通过与上述操作类似的操作来阻止由于共源极线CSL的电流引起的噪声。
在一个实施例中，非易失性存储器装置100可通过使用栅致漏极泄漏(gateinduced drain leakage，GIDL)方式，来执行擦除操作ERS。也就是说，擦除电压可被施加到非易失性存储器装置100的共源极线CSL。在这种情况下，当与共源极线CSL邻近的虚设位线DBL可保持在第0电压V0或被供应第0电压V0时，共源极线CSL增大到擦除电压所花费的时间可被延迟。
虚设位线驱动器160可响应于来自控制逻辑电路150的第一虚设位线驱动信号DBL_DRV1，使第一开关SW1断开。在这种情况下，在非易失性存储器装置100的擦除操作ERS期间，虚设位线DBL可处于浮置状态，因此，共源极线CSL增大到擦除电压所花费的时间可缩短。
图10A至图10C是用于描述根据图9的时序图的位线、虚设位线和共源极线CSL的电平的示图。为了便于描述，在图10A至图10C中示出了包括在金属层ML的单元核区域CAR中的各种线中的一些。假设由虚设位线驱动器160控制的虚设位线是与共源极线CSL相邻的第一虚设位线DBL1和第二虚设位线DBL2。然而，本公开不限于此。虚设位线的数量和位置或者由虚设位线驱动器160控制的虚设位线的数量和位置可被不同地改变或修改。
首先，参照图9和图10A，当非易失性存储器装置100执行读取操作RD或编程操作PGM(具体地，编程验证操作)时，第一位线至第四位线BL1、BL2、BL3和BL4可根据对应的存储器单元的状态而具有第一位线电压至第四位线电压VBL1、VBL2、VBL3和VBL4。
当非易失性存储器装置100执行读取操作RD或编程操作PGM(具体地，编程验证操作)时，地电压GND可被施加到共源极线CSL，并且电流可根据读取操作RD或编程操作PGM(具体地，编程验证操作)所针对的存储器单元的状态而流到共源极线CSL。由于流过共源极线CSL的电流引起的噪声可能影响邻近的位线(例如，BL2和BL3)。在这种情况下，根据本公开的虚设位线驱动器160可将第0电压V0施加到第一虚设位线DBL1和第二虚设位线DBL2。也就是说，第一虚设位线DBL1和第二虚设位线DBL2可通过虚设位线驱动器160保持第0电压V0。在一个实施例中，第0电压V0可从与共源极线CSL物理分离的电源或电压端子被提供。第0电压V0可以是地电压GND或VSS。可选地，第0电压V0可以是预定的正电压或预定的负电压。
由于第0电压V0被供应给第一虚设位线DBL1和第二虚设位线DBL2，因此可防止由共源极线CSL的电流引起的噪声被引入邻近的位线(例如，BL2和BL3)。也就是说，因为邻近的位线(例如，BL2和BL3)不受由共源极线CSL的电流引起的噪声的影响，所以与邻近的位线(例如，BL2和BL3)连接的存储器单元的状态或存储在其中的数据可被准确地感测。
接下来，参照图9和图10B，当非易失性存储器装置100执行擦除操作ERS时，擦除电压VERS可被施加到共源极线CSL。擦除电压VERS可以是正高电压。在第一虚设位线DBL1和第二虚设位线DBL2在擦除电压VERS被施加到共源极线CSL时保持第0电压V0或任何其他偏置电压的情况下，共源极线CSL增大到擦除电压VERS所花费的时间可增大。
当非易失性存储器装置100执行擦除操作ERS时，根据本公开的实施例的虚设位线驱动器160可使与共源极线CSL相邻的第一虚设位线DBL1和第二虚设位线DBL2浮置(FLT)。在这种情况下，由于在共源极线CSL的电平增大到擦除电压VERS的同时在共源极线CSL与同共源极线CSL相邻的第一虚设位线DBL1和第二虚设位线DBL2之间进行耦合(coupling)，因此共源极线CSL达到擦除电压VERS所花费的时间可缩短。
然后，参照图9和图10C，当非易失性存储器装置100执行擦除操作ERS时，虚设位线驱动器160可使与共源极线CSL以及位线BL2和BL3相邻的第一虚设位线DBL1和第二虚设位线DBL2浮置。例如，在擦除操作ERS期间，非易失性存储器装置100可将擦除电压VERS施加到共源极线CSL和位线BL1至BL4。也就是说，与图10B的实施例不同，非易失性存储器装置100还可将擦除电压VERS施加到位线BL1至BL4。也就是说，虚设位线驱动器160可通过使与共源极线CSL以及位线BL2和BL3相邻的第一虚设位线DBL1和第二虚设位线DBL2浮置，来缩短线CSL、BL2和BL3达到擦除电压VERS所需的时间。
在图10C中示出了在共源极线CSL与位线BL2之间存在一条虚设位线DBL1的实施例，但是本公开不限于此。例如，如参照图6所述，多条虚设位线DBLa可存在于共源极线CSL与位线BLa之间。在这种情况下，虚设位线驱动器160可被配置为使虚设位线DBLa之中的与共源极线CSL最紧密相邻的至少一条虚设位线以及虚设位线DBLa之中的与位线BLa最紧密相邻的至少一条虚设位线浮置。
如上所述，根据本公开的实施例，虚设位线驱动器160可被配置为将第0电压V0施加到与共源极线CSL相邻的至少一条虚设位线，并且可被配置为在非易失性存储器装置100的擦除操作ERS期间使与共源极线CSL相邻的至少一条虚设位线浮置。因此，在非易失性存储器装置100的感测操作(例如，读取操作或编程验证操作)期间由共源极线CSL的电流引起的噪声不被引入位线，因此，感测操作的可靠性被提高。此外，在非易失性存储器装置100的擦除操作ERS期间，共源极线CSL或位线BL增大到擦除电压VERS所花费的时间可缩短。因此，具有改进的可靠性和改进的性能的非易失性存储器装置被提供。
图11A和图11B是示出图1的虚设位线驱动器的示图。图1的虚设位线驱动器160可被替换为图11A的虚设位线驱动器160a和图11B的虚设位线驱动器160b。
参照图1和图11A，虚设位线驱动器160a可包括第一开关SW1和第二开关SW2。第一开关SW1可连接在虚设位线DBL与第0电压V0之间，并且可响应于第一虚设位线驱动信号DBL_DRV1而操作。第一开关SW1和第一虚设位线驱动信号DBL_DRV1类似于上述第一开关SW1和第一虚设位线驱动信号DBL_DRV1，因此，附加描述将被省略以避免冗余。
第二开关SW2可连接在共源极线CSL与虚设位线DBL之间，并且可响应于第二虚设位线驱动信号DBL_DRV2而操作。例如，在非易失性存储器装置100的擦除操作ERS中，可从擦除电压生成器10向共源极线CSL供应擦除电压VERS。在一个实施例中，擦除电压生成器10可被包括在图1的控制逻辑和电压生成电路150中，或者可被替换为图1的控制逻辑和电压生成电路150。
在非易失性存储器装置100的擦除操作ERS期间，虚设位线驱动器160a的第二开关SW2可响应于第二虚设位线驱动信号DBL_DRV2而电连接共源极线CSL和虚设位线DBL。也就是说，在非易失性存储器装置100的擦除操作ERS期间，可通过虚设位线驱动器160a的第二开关SW2将擦除电压VERS施加到共源极线CSL和虚设位线DBL两者。在这种情况下，因为虚设位线DBL和共源极线CSL同时增大到擦除电压VERS，所以共源极线CSL达到擦除电压VERS所花费的时间可缩短。
接下来，参照图1和图11B，虚设位线驱动器160b可包括第一开关SW1和第二开关SW2。第一开关SW1可连接在虚设位线DBL与第0电压V0之间，并且可响应于第一虚设位线驱动信号DBL_DRV1而操作。第一开关SW1和第一虚设位线驱动信号DBL_DRV1类似于上述第一开关SW1和第一虚设位线驱动信号DBL_DRV1，因此，附加描述将被省略以避免冗余。
图11B的第二开关SW2可连接在虚设位线DBL与擦除电压生成器11之间，并且可响应于第二虚设位线驱动信号DBL_DRV2而操作。例如，在非易失性存储器装置100的擦除操作ERS期间，擦除电压生成器11可被配置为向共源极线CSL、位线BL或者共源极线CSL和位线BL两者提供擦除电压VERS。也就是说，在非易失性存储器装置100的擦除操作ERS期间，共源极线CSL、位线BL或共源极线CSL和位线BL两者达到擦除电压VERS所需的时间可缩短。
图12是用于描述图11A或图11B的第一虚设位线驱动信号和第二虚设位线驱动信号的时序图。为了便于描述，将省略与上述组件相关联的附加描述以避免冗余。参照图1、图11A、图11B和图12，控制逻辑电路150可根据非易失性存储器装置100的操作，来生成第一虚设位线驱动信号DBL_DRV1和第二虚设位线驱动信号DBL_DRV2。
例如，控制逻辑电路150可生成第一虚设位线驱动信号DBL_DRV1，使得虚设位线驱动器160a或160b的第一开关SW1在非易失性存储器装置100的读取操作RD和编程操作PGM期间闭合，并且虚设位线驱动器160a或160b的第一开关SW1在非易失性存储器装置100的擦除操作ERS期间断开。控制逻辑电路150可生成第二虚设位线驱动信号DBL_DRV2，使得虚设位线驱动器160a或160b的第二开关SW2在非易失性存储器装置100的读取操作RD和编程操作PGM期间断开，并且虚设位线驱动器160a或160b的第二开关SW2在非易失性存储器装置100的擦除操作ERS期间闭合。
以上描述了虚设位线驱动器160a或160b如何响应于图12的时序图的第一虚设位线驱动信号DBL_DRV1和第二虚设位线驱动信号DBL_DRV2而操作，因此，将省略附加描述以避免冗余。
图13A至图13C是用于描述根据图12的时序图的位线、虚设位线和共源极线的电平的示图。为了便于描述，将省略与上述组件相关联的附加描述以避免冗余。在一个实施例中，在非易失性存储器装置100的读取操作RD或编程操作PGM期间设置的位线、虚设位线和共源极线的电平与参照图10A描述的那些类似，因此，附加描述将被省略以避免冗余。
参照图1和图13A，在非易失性存储器装置100的擦除操作ERS期间，擦除电压VERS可被施加到共源极线CSL以及虚设位线DBL1和DBL2两者。在这种情况下，因为与共源极线CSL相邻的虚设位线DBL1和DBL2增大到擦除电压VERS，所以共源极线CSL达到擦除电压VERS所花费的时间可缩短。在一个实施例中，可通过经由如图11A中所示的第二开关SW2电连接非易失性存储器装置100的虚设位线DBL1和DBL2与共源极线CSL或者通过经由如图11B中所示的第二开关SW2将擦除电压VERS从擦除电压生成器11提供给虚设位线DBL1和DBL2，来实现将擦除电压VERS施加到虚设位线DBL1和DBL2的方式。
参照图1和图13B，在非易失性存储器装置100的擦除操作ERS期间，擦除电压VERS可被施加到位线BL1至BL4以及虚设位线DBL1和DBL2两者。在这种情况下，因为与位线BL2相邻的虚设位线DBL1以及与BL3相邻的虚设位线DBL2增大到擦除电压VERS，所以位线BL2和BL3达到擦除电压VERS所花费的时间可缩短。在一个实施例中，可通过经由如图11B中所示的第二开关SW2将擦除电压VERS从擦除电压生成器11提供给非易失性存储器装置100的虚设位线DBL1和DBL2，来实现将擦除电压VERS施加到虚设位线DBL1和DBL2的方式。
参照图1和图13C，在非易失性存储器装置100的擦除操作ERS期间，擦除电压VERS可被同时施加到共源极线CSL、位线BL1至BL4以及虚设位线DBL1和DBL2。在这种情况下，因为与共源极线CSL以及位线BL2和BL3相邻的虚设位线DBL1和DBL2增大到擦除电压VERS，所以共源极线CSL以及位线BL2和BL3达到擦除电压VERS所花费的时间可缩短。在一个实施例中，可通过经由如图11A中所示的第二开关SW2电连接非易失性存储器装置100的虚设位线DBL1和DBL2与共源极线CSL或者通过经由如图11B中所示的第二开关SW2将擦除电压VERS从擦除电压生成器11提供给虚设位线DBL1和DBL2，来实现将擦除电压VERS施加到虚设位线DBL1和DBL2的方式。
图14是用于描述图11A或图11B的第一虚设位线驱动信号和第二虚设位线驱动信号的时序图。为了便于描述，将省略与上述组件相关联的附加描述以避免冗余。参照图1、图11A、图11B和图14，控制逻辑电路150可根据非易失性存储器装置100的操作，来生成第一虚设位线驱动信号DBL_DRV1和第二虚设位线驱动信号DBL_DRV2。
例如，如参照图12所述，在非易失性存储器装置100的读取操作RD和编程操作PGM中，控制逻辑电路150可生成第一虚设位线驱动信号DBL_DRV1。控制逻辑电路150可生成第二虚设位线驱动信号DBL_DRV2，使得虚设位线驱动器160a或160b的第二开关SW2断开。根据图14的时序图，虚设位线驱动器160a或160b可如参照图8至图10B所描述的那样操作，并且因此，附加描述将被省略以避免冗余。
在一个实施例中，虚设位线驱动器可如图11A中所示的那样被实现。然而，在非易失性存储器装置100通过将擦除操作ERS施加到位线BL来执行擦除操作的情况下，控制逻辑电路150可像图14的时序图那样生成第一虚设位线驱动信号DBL_DRV1和第二虚设位线驱动信号DBL_DRV2，使得虚设位线DBL在擦除操作期间被浮置。因此，位线BL增大到擦除电压VERS所花费的时间可缩短。
图15A和图15B是用于描述用于控制虚设位线的方法的示图。参照以上实施例描述了用于控制共源极线CSL与位线BL之间的一条虚设位线DBL的配置，但是本公开不限于此。
例如，如图15A中所示，多条虚设位线DBL1a、DBL2a、DBL3a、DBL1b、DBL2b和DBL3b可存在于位线BL与共源极线CSL之间。在这种情况下，虚设位线驱动器160c可基于上述驱动方案，来控制多条虚设位线DBL1a、DBL2a、DBL3a、DBL1b、DBL2b和DBL3b之中的与共源极线CSL相邻的第一虚设位线DBL1a和DBL1b。多条虚设位线DBL1a、DBL2a、DBL3a、DBL1b、DBL2b和DBL3b中的第二虚设位线DBL2a和DBL2b可被供应第0电压V0或给定电压，并且多条虚设位线DBL1a、DBL2a、DBL3a、DBL1b、DBL2b和DBL3b中的第三虚设位线DBL3a和DBL3b可被浮置。在这种情况下，第二虚设位线DBL2a和DBL2b以及第三虚设位线DBL3a和DBL3b可保持偏置状态或浮置状态，而不管非易失性存储器装置100的操作如何。
在一个实施例中，被设置为第0电压V0或浮置状态的虚设位线的位置可被不同地改变或修改。例如，如图15B中所示，第二虚设位线DBL2a和DBL2b可被浮置，并且第0电压V0或给定电压可被施加到第三虚设位线DBL3a和DBL3b。
图15A和图15B的实施例是简单示例，并且本公开不限于此。例如，可根据非易失性存储器装置100的操作，不同地改变或修改将由虚设位线驱动器160控制的虚设位线的位置或将被设置为给定状态的虚设位线的位置。
图16是示出非易失性存储器装置包括多个虚设位线驱动器的实施例的示图。为了简化附图并且为了便于描述，省略不必要的组件。为了简化附图，在图16中，虚设位线由虚线表示。
参照图1和图16，第一位线组BL_G1至第三位线组BL_G3中的每个可包括多条位线，并且第一位线组BL_G1至第三位线组BL_G3可分别与第一页缓冲器电路130-1至第三页缓冲器电路130-3连接。相等数量的位线可被包括在第一位线组BL_G1至第三位线组BL_G3中，但是本公开不限于此。
第一位线组BL_G1至第三位线组BL_G3可通过共源极线CSL来区分。例如，第一位线组BL_G1可插在第一共源极线CSL_1与第二共源极线CSL_2之间，第二位线组BL_G2可插在第二共源极线CSL_2与第三共源极线CSL_3之间，并且第三位线组BL_G3可插在第三共源极线CSL_3与第四共源极线CSL_4之间。在图16的实施例中，第一共源极线CSL_1至第四共源极线CSL_4被示出为彼此分离，但是本公开不限于此。例如，第一共源极线CSL1至第四共源极线CSL4可以以网状结构或环形结构连接以形成一条共源极线CSL。
多个虚设位线驱动器160-1至160-4可与同共源极线CSL_1至CSL_4相邻的虚设位线连接，或者可控制该虚设位线。例如，第一虚设位线驱动器160-1可被配置为控制与第一共源极线CSL_1相邻的虚设位线，第二虚设位线驱动器160-2可被配置为控制与第二共源极线CSL_2相邻的虚设位线，第三虚设位线驱动器160-3可被配置为控制与第三共源极线CSL_3相邻的虚设位线，并且第四虚设位线驱动器160-4可被配置为控制与第四共源极线CSL_4相邻的虚设位线。
多个虚设位线驱动器160-1至160-4可根据非易失性存储器装置100的操作状态和位线组BL_G1至BL_G3的操作状态独立地操作。例如，当对第二位线组BL_G2执行读取操作时，分别对应于与第二位线组BL_G2相邻的第二共源极线CSL_2和第三共源极线CSL_3的第二虚设位线驱动器160-2和第三虚设位线驱动器160-3可基于上述操作方案来操作。在一个实施例中，剩余的虚设位线驱动器160-1和160-4可被禁用，可用特定电压驱动对应的虚设位线，或者可使对应的虚设位线浮置。
图17是示出图1的非易失性存储器装置的操作的流程图。参照图1和图17，在操作S110中，非易失性存储器装置100可接收命令CMD。例如，非易失性存储器装置100可从外部装置(例如，存储器控制器)接收命令CMD。
在操作S120中，非易失性存储器装置100可确定接收的命令CMD是否是擦除命令ERS CMD。当接收的命令CMD不是擦除命令ERS CMD时，在操作S130中，非易失性存储器装置100可将第0电压V0提供给虚设位线DBL。例如，响应于命令CMD，非易失性存储器装置100的控制逻辑电路150可生成第一虚设位线驱动信号DBL_DRV1或第二虚设位线驱动信号DBL_DRV2，使得第0电压V0被提供给虚设位线DBL。在一个实施例中，控制逻辑电路150可保持第一虚设位线驱动信号DBL_DRV1或第二虚设位线驱动信号DBL_DRV2，使得第0电压V0被提供给虚设位线DBL。
虚设位线驱动器(即，160、160a、160b或160-1至160-4中的至少一个)可响应于第一虚设位线驱动信号DBL_DRV1或第二虚设位线驱动信号DBL_DRV2，向虚设位线DBL提供第0电压V0。
当接收的命令CMD是擦除命令ERS CMD时，在操作S140中，非易失性存储器装置100可将擦除电压VERS施加到虚设位线DBL或者可使虚设位线DBL浮置。例如，响应于命令CMD，控制逻辑电路150可生成第一虚设位线驱动信号DBL_DRV1或第二虚设位线驱动信号DBL_DRV2，使得擦除电压VERS被提供给虚设位线DBL或者虚设位线DBL被浮置。响应于第一虚设位线驱动信号DBL_DRV1或第二虚设位线驱动信号DBL_DRV2，虚设位线驱动器(即，160、160a、160b或160-1至160-4中的至少一个)可向虚设位线DBL提供擦除电压VERS或者可使虚设位线DBL浮置。在一个实施例中，响应于第一虚设位线驱动信号DBL_DRV1或第二虚设位线驱动信号DBL_DRV2，虚设位线驱动器(即，160a或160-1至160-4中的至少一个)可电连接虚设位线DBL和共源极线CSL。
在操作S150中，非易失性存储器装置100可执行与命令CMD对应的操作。例如，当命令CMD是读取命令时，非易失性存储器装置100可执行读取操作。在这种情况下，因为在操作S130中将第0电压V0供应到虚设位线DBL，所以由共源极线CSL的电流引起的噪声不被引入位线。当命令CMD是擦除命令时，非易失性存储器装置100可执行擦除操作。在这种情况下，如操作S140中所述，因为擦除电压VERS被施加到虚设位线DBL或者虚设位线DBL被浮置，所以共源极线CSL或位线BL达到擦除电压VERS的速度可被提高。
图18A和图18B是用于描述根据本公开的实施例的非易失性存储器装置的操作的时序图。为了简化附图并且为了便于描述，示意性地示出了非易失性存储器装置100的读取操作和编程操作。然而，本公开不限于此。在图18A和图18B中，横轴表示时间。
在上述实施例中，当非易失性存储器装置100不执行擦除操作(即，非易失性存储器装置100执行读取操作或编程操作)时，虚设位线DBL保持第0电压V0。然而，本公开不限于此。例如，当非易失性存储器装置100执行读取操作或编程操作时，虚设位线DBL的电压可被不同地控制。
例如，参照图1和图18A，非易失性存储器装置100可执行读取操作。读取操作可包括位线预充电操作BL_PRECH、字线设置操作WL_SETUP、选择读取电压施加操作VRD和感测操作SENSING。
如图18A中所示，在非易失性存储器装置100的读取操作中，可在位线预充电操作BL_PRECH期间将第一电压V1施加到虚设位线DBL，并且可在剩余的操作WL_SETUP、VRD和SENSING期间将第0电压V0施加到虚设位线DBL。由于在位线预充电操作BL_PRECH期间将第一电压V1施加到虚设位线DBL，因此可提高位线BL被预充电的速度。
例如，位线BL的位线预充电操作BL_PRECH是利用预充电电压对位线BL充电的操作。在虚设位线DBL在位线预充电操作BL_PRECH期间保持第0电压V0的情况下，与虚设位线DBL相邻的位线BL被预充电的速度可降低。另一方面，在位线BL的位线预充电操作BL_PRECH期间，当第一电压V1被施加到虚设位线DBL时，与虚设位线DBL相邻的位线BL被预充电的速度可提高。在一个实施例中，第一电压V1可以以与位线预充电电压的电平相同的电平或以与位线预充电电压的形式相同的形式被提供给虚设位线DBL。
在一个实施例中，在读取操作的感测操作SENSING期间，虚设位线DBL的电压可保持第0电压V0。在这种情况下，如上所述，可防止由流到共源极线CSL的电流引起的噪声被引入位线BL。
接下来，参照图1和图18B，非易失性存储器装置100可执行编程操作。编程操作可包括位线禁止操作BL_INH、字线设置操作WL_SETUP、编程电压施加操作VPGM和验证操作VERI。在一个实施例中，验证操作VERI可类似于上述读取操作。也就是说，验证操作VERI可包括如参照图18A所述的多个子操作，并且第一电压V1可在多个子操作中的一个子操作(例如，位线预充电操作)期间被提供给虚设位线DBL。
如图18B中所示，在非易失性存储器装置100的编程操作中，可在位线禁止操作BL_INH期间将第二电压V2施加到虚设位线DBL，并且可在剩余的操作WL_SETUP、VPGM和VERI期间将第0电压V0施加到虚设位线DBL。由于在位线禁止操作BL_INH期间将第二电压V2施加到虚设位线DBL，因此可提高位线BL被预充电的速度。例如，位线禁止操作BL_INH可指示利用电源电压VCC对与被禁止编程的存储器单元对应的位线进行充电的操作。在这种情况下，如在以上描述中那样，由于第二电压V2被提供给虚设位线DBL，因此与虚设位线DBL相邻的位线可被快速充电到电源电压VCC。
在一个实施例中，图18A和图18B中示出的时序图是示例，但是本公开不限于此。根据本公开的实施例的非易失性存储器装置100可通过任何其他方法以及图18A和图18B中示出的控制虚设位线DBL的方法，来控制虚设位线DBL。
例如，读取操作可包括多个读取子操作。在多个读取子操作中的至少一个第一读取子操作中，非易失性存储器装置100可将第一电压V1提供给虚设位线DBL。在这种情况下，至少一个第一读取子操作可包括位线预充电操作(即，直接控制位线的电压的操作)。在多个读取子操作中的至少一个第二读取子操作中，非易失性存储器装置100可将第0电压V0提供给虚设位线DBL。至少一个第二读取子操作可包括感测操作(即，噪声可能由共源极线的电流引起的操作)。
同样地，编程操作可包括多个编程子操作；在多个编程子操作中的至少一个第一编程子操作中，非易失性存储器装置100可向虚设位线DBL提供第二电压V2。在这种情况下，至少一个第一编程子操作可包括位线禁止操作(即，直接控制位线的电压的操作)。在多个编程子操作中的至少一个第二编程子操作中，非易失性存储器装置100可将第0电压V0提供给虚设位线DBL。在这种情况下，至少一个第二编程子操作可包括验证操作或包含在验证操作中的位线预充电操作。
如上所述，根据本公开的实施例的非易失性存储器装置100可在编程操作或读取操作期间将虚设位线DBL的电压保持在第0电压V0，因此，可防止由流过共源极线CSL的电流引起的噪声被引入位线BL。在一个实施例中，在编程操作或读取操作中，在位线BL的电压被直接控制的子操作或位线BL被充电到特定电压(例如，预充电电压或电源电压)的操作期间，非易失性存储器装置100可将虚设位线DBL的电压设置为给定电压(例如，V1或V2)。在这种情况下，因为以特定电压对位线充电所花费的时间被缩短，所以非易失性存储器装置100的性能可被提高。
图19是示出根据另一示例实施例的存储器装置1400的示图。参照图19，存储器装置1400可具有芯片到芯片(chip-to-chip，C2C)结构。C2C结构可表示通过以下步骤形成的结构：在第一晶片上制造包括单元区域CELL的上芯片，在与第一晶片分离的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合。这里，接合工艺可包括电连接形成在上芯片的最下面的金属层上的接合金属和形成在下芯片的最上面的金属层上的接合金属的方法。例如，接合金属可包括使用铜(Cu)-Cu接合的Cu。然而，示例实施例可不限于此。例如，接合金属也可由铝(Al)或钨(W)形成。
存储器装置1400的外围电路区域PERI和单元区域CELL中的每个可包括外部垫接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可包括第一基底1210、层间绝缘层1215、形成在第一基底1210上的多个电路元件1220a、1220b和1220c、分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在一个示例实施例中，第一金属层1230a、1230b和1230c可由具有相对高的电阻的钨形成，并且第二金属层1240a、1240b和1240c可由具有相对低的电阻的铜形成。
在图19中示出的示例实施例中，尽管仅示出并描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c；但是示例实施例不限于此，并且还可在第二金属层1240a、1240b和1240c上形成一个或多个附加金属层。形成在第二金属层1240a、1240b和1240c上的一个或多个附加金属层的至少一部分可由具有比形成第二金属层1240a、1240b和1240c的铜的电阻更低的电阻的金属等形成。
层间绝缘层1215可被设置在第一基底1210上并且覆盖多个电路元件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。层间绝缘层1215可包括绝缘材料(诸如，氧化硅、氮化硅等)。
下接合金属1271b和1272b可形成在字线接合区域WLBA中的第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属1271b和1272b可电接合到单元区域CELL的上接合金属1371b和1372b。下接合金属1271b和1272b以及上接合金属1371b和1372b可由铝、铜、钨等形成。
此外，单元区域CELL中的上接合金属1371b和1372b可被称为第一金属垫，并且外围电路区域PERI中的下接合金属1271b和1272b可被称为第二金属垫。
单元区域CELL可包括至少一个存储器块。单元区域CELL可包括第二基底1310、层间绝缘层1315和共源极线1320。在第二基底1310上，多条字线1331至1338(即，1330)可沿与第二基底1310的上表面垂直的方向(Z轴方向)堆叠。至少一条串选择线和至少一条地选择线可分别布置在多条字线1330上和下方，并且多条字线1330可被设置在至少一条串选择线与至少一条地选择线之间。
多条字线1330沿X轴方向的宽度可彼此不同。随着从外围电路区域PERI的第一基底1210到多条字线1330中的相应一条字线的距离增大，多条字线1330中的相应一条字线沿X轴方向的宽度减小。类似地，随着从单元区域CELL的第二基底1310到多条字线1330中的相应一条字线的距离增大，多条字线1330中的相应一条字线沿X轴方向的宽度增大。
在位线接合区域BLBA中，沟道结构CH可沿与第二基底1310的上表面垂直的方向(Z轴方向)延伸，并且穿过多条字线1330、至少一条串选择线和至少一条地选择线。沟道结构CH可包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触件，并且第二金属层1360c可以是位线。在一个示例实施例中，位线1360c可沿与第二基底1310的上表面平行的第一方向(Y轴方向)延伸。
层间绝缘层1315可被设置在第二基底1310上，并且覆盖共源极线1320、多条字线1330、多个单元接触塞1340、第一金属层1350a、1350b和1350c以及第二金属层1360a、1360b和1360c。层间绝缘层1315可包括绝缘材料(诸如，氧化硅、氮化硅等)。
在图19中示出的示例实施例中，设置有沟道结构CH、位线1360c等的区域可被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线1360c可电连接到在外围电路区域PERI中提供页缓冲器1393的电路元件1220c。位线1360c可连接到单元区域CELL中的上接合金属1371c和1372c，并且上接合金属1371c和1372c可连接到下接合金属1271c和1272c，下接合金属1271c和1272c连接到页缓冲器1393的电路元件1220c。
在字线接合区域WLBA中，多条字线1330可沿与第二基底1310的上表面平行且与第一方向垂直的第二方向(X轴方向)延伸，并且可连接到多个单元接触塞1341至1347(即，1340)。多条字线1330和多个单元接触塞1340可在由沿第二方向以不同长度延伸的多条字线1330的至少一部分提供的垫中彼此连接。第一金属层1350b和第二金属层1360b可顺序地连接到与多条字线1330连接的多个单元接触塞1340的上部。多个单元接触塞1340可在字线接合区域WLBA中通过单元区域CELL的上接合金属1371b和1372b以及外围电路区域PERI的下接合金属1271b和1272b连接到外围电路区域PERI。
多个单元接触塞1340可电连接到外围电路区域PERI中的形成行解码器1394的电路元件1220b。在一个示例实施例中，行解码器1394的电路元件1220b的操作电压可不同于形成页缓冲器1393的电路元件1220c的操作电压。例如，形成页缓冲器1393的电路元件1220c的操作电压可大于形成行解码器1394的电路元件1220b的操作电压。
共源极线接触塞1380可被设置在外部垫接合区域PA中。共源极线接触塞1380可由导电材料(诸如，金属、金属化合物、多晶硅等)形成，并且可电连接到共源极线1320。第一金属层1350a和第二金属层1360a可顺序地堆叠在共源极线接触塞1380的下部上。例如，设置有共源极线接触塞1380、第一金属层1350a和第二金属层1360a的区域可被定义为外部垫接合区域PA。
输入-输出垫1205和1305可被设置在外部垫接合区域PA中。参照图19，覆盖第一基底1210的下表面的下绝缘膜1201可形成在第一基底1210下方，并且第一输入-输出垫1205可形成在下绝缘膜1201上。第一输入-输出垫1205可通过第一输入-输出接触塞1203连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的至少一个，并且可通过下绝缘膜1201与第一基底1210分离。此外，侧绝缘膜可被设置在第一输入-输出接触塞1203与第一基底1210之间，以将第一输入-输出接触塞1203和第一基底1210电分离。
参照图19，覆盖第二基底1310的上表面的上绝缘膜1301可形成在第二基底1310上，并且第二输入-输出垫1305可被设置在上绝缘膜1301上。第二输入-输出垫1305可通过第二输入-输出接触塞1303连接到设置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的至少一个。在一个示例实施例中，第二输入-输出垫1305电连接到电路元件1220a。
根据实施例，第二基底1310和共源极线1320可不被设置在设置有第二输入-输出接触塞1303的区域中。此外，第二输入-输出垫1305可在第三方向(Z轴方向)上不与字线133叠置。参照图19，第二输入-输出接触塞1303可沿与第二基底1310的上表面平行的方向与第二基底1310分离，并且可穿过单元区域CELL的层间绝缘层1315以连接到第二输入-输出垫1305以及外围电路区域PERI的下接合金属1271a和1272a。
根据实施例，第一输入-输出垫1205和第二输入-输出垫1305可被选择性地形成。例如，存储器装置1400可仅包括设置在第一基底1210上的第一输入-输出垫1205或设置在第二基底1310上的第二输入-输出垫1305。可选地，存储器装置1400可包括第一输入-输出垫1205和第二输入-输出垫1305两者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部垫接合区域PA和位线接合区域BLBA中的每个中，设置在最下面的金属层上的金属图案可被设置为虚设图案，或者最下面的金属层可能不存在。
在外部垫接合区域PA中，存储器装置1400可包括下金属图案1273a，下金属图案1273a对应于形成在单元区域CELL的最下面的金属层中的上金属图案1372a和1371a中的上金属图案1372a并且与单元区域CELL的上金属图案1372a具有相同的横截面形状，以便在外围电路区域PERI的最上面的金属层中彼此连接。在外围电路区域PERI中，形成在外围电路区域PERI的最上面的金属层中的下金属图案1273a可不连接到接触件。类似地，在外部垫接合区域PA中，与形成在外围电路区域PERI的最上面的金属层中的下金属图案1273a对应并且与外围电路区域PERI的下金属图案1273a具有相同的形状的上金属图案1372a可形成在单元区域CELL的最下面的金属层中。
下接合金属1271b和1272b可在字线接合区域WLBA中形成第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可通过Cu到Cu接合电连接到单元区域CELL的上接合金属1371b和1372b。
此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上面的金属层中的下金属图案1252和1251中的下金属图案1252对应并且与外围电路区域PERI的下金属图案1252具有相同的横截面形状的上金属图案1392可形成在单元区域CELL的最下面的金属层中。接触件可不形成在形成于单元区域CELL的最下面的金属层中的上金属图案1392上。
在一个示例实施例中，与形成在单元区域CELL和外围电路区域PERI中的一个中的最下面的金属层中的金属图案对应，可在单元区域CELL和外围电路区域PERI中的另一个中的最下面的金属层中形成与所述金属图案具有相同的横截面形状的增强金属图案。接触件可不形成在增强金属图案上。
在一个实施例中，参照图19描述的存储器装置1400可包括参照图1至17描述的非易失性存储器装置100。参照图1至图17描述的非易失性存储器装置100的单元区域CELL和外围电路区域PERI可对应于参照图19描述的存储器装置1400的单元区域CELL和外围电路区域PERI。用于虚设位线的接合垫也可被包括在图19的位线接合区域BLBA中，并且虚设位线可通过添加的接合垫电连接到外围电路区域PERI的虚设位线驱动器。外围电路区域PERI的虚设位线驱动器可基于参照图1至图19描述的方法来控制虚设位线。在一个实施例中，虚设位线驱动器可在外围电路区域PERI中形成为与页缓冲器1393物理地分离。
图20至图22是用于描述根据本公开的非易失性存储器模块的各种堆叠结构的示图。在一个实施例中，将参照图20至图22描述的各种存储器结构可以是参照图1至图19描述的非易失性存储器装置和存储器装置，或者可基于参照图1至图19描述的方法来操作。将参照图20至图22描述的存储器结构的数量是示例，并且存储器结构的数量可被不同地改变或修改。
参照图20，存储器装置2000可包括多个存储器结构2100至2400。多个存储器结构2100至2400可沿与基底垂直的方向堆叠。例如，第一存储器结构2100可形成在下基底(未示出)处，并且第二存储器结构2200可形成在第一存储器结构2100上。第三存储器结构2300可形成在第二存储器结构2200上，并且第四存储器结构2400可形成在第三存储器结构2300上。
多个存储器结构2100至2400中的每个可具有COP结构。例如，第一存储器结构2100可包括第一外围电路2110和形成在第一外围电路2110上的第一单元阵列2120。同样地，第二存储器结构2200至第四存储器结构2400可分别包括第二外围电路2210至第四外围电路2410；第二存储器结构2200至第四存储器结构2400还可包括分别形成在第二外围电路2210至第四外围电路2410上的第二单元阵列2220至第四单元阵列2420。
在一个实施例中，第一单元阵列2120至第四单元阵列2420可包括虚设位线，并且每条虚设位线可与对应的外围电路的虚设位线驱动器连接。例如，第一单元阵列2120的虚设位线可与第一外围电路2110的虚设位线驱动器连接，第二单元阵列2220的虚设位线可与第二外围电路2210的虚设位线驱动器连接，第三单元阵列2320的虚设位线可与第三外围电路2310的虚设位线驱动器连接，并且第四单元阵列2420的虚设位线可与第四外围电路2410的虚设位线驱动器连接。虚设位线驱动器可基于参照图1至图19描述的方法来控制虚设位线。
参照图21，存储器装置3000可包括外围电路3001和多个单元阵列3120至3420。与图20的存储器装置2000相比，图21的存储器装置3000可在多个单元阵列3120至3420之间不包括外围电路。例如，外围电路3001可形成在下基底(未示出)上，第一单元阵列3120可形成在外围电路3001上，第二单元阵列3220可形成在第一单元阵列3120上，第三单元阵列3320可形成在第二单元阵列3220上，第四单元阵列3420可形成在第三单元阵列3320上。
多个单元阵列3120至3420中的每个可包括用于字线、位线或虚设位线的金属层。多个单元阵列3120至3420中的每个的虚设位线可与外围电路3001的虚设位线驱动器连接。
在一个实施例中，多个单元阵列3120至3420的沟道可被共享以形成一个沟道；在这种情况下，在多个单元阵列3120至3420中，共享同一沟道的单元串可构成一个存储器块。
参照图22，存储器装置4000可包括多个存储器结构4100至4400。多个存储器结构4100至4400可沿与基底垂直的方向堆叠。多个存储器结构4100至4400中的每个可包括以如参照图19所述的接合方式接合的外围电路和单元阵列。例如，第一存储器结构4100可包括第一外围电路4110和形成在第一外围电路4110上的第一单元阵列4120。在这种情况下，第一外围电路4110和第一单元阵列4120可通过如参照图19所述的接合方式电互连。同样地，第二存储器结构4200至第四存储器结构4400可分别包括第二外围电路4210至第四外围电路4410；第二存储器结构4200至第四存储器结构4400还可分别包括分别接合到第二外围电路4210至第四外围电路4410的第二单元阵列4220至第四单元阵列4420。
如上所述，根据本公开的实施例的非易失性存储器装置可具有各种堆叠结构。非易失性存储器装置可根据非易失性存储器装置的操作状态来控制虚设位线。因此，具有改进的可靠性和改进的性能的非易失性存储器装置被提供。
图23是根据实施例的存储器系统5000的框图。参照图23，存储器系统5000可包括存储器装置5200和存储器控制器5100。存储器装置5200可包括第一引脚P11到第八引脚P18、存储器接口电路5210、控制逻辑电路5220和存储器单元阵列5230。存储器装置5200可以是参照图1至图22描述的非易失性存储器装置和存储器装置。
存储器接口电路5210可通过第一引脚P11从存储器控制器5100接收芯片使能信号nCE。存储器接口电路5210可响应于芯片使能信号nCE，通过第二引脚P12至第八引脚P18将信号发送到存储器控制器5100以及从存储器控制器5100接收信号。例如，当芯片使能信号nCE处于使能状态(例如，低电平)时，存储器接口电路5210可通过第二引脚P12至第八引脚P18将信号发送到存储器控制器5100以及从存储器控制器5100接收信号。
存储器接口电路5210可通过第二引脚P12至第四引脚P14，从存储器控制器5100接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路5210可通过第七引脚P17从存储器控制器5100接收数据信号DQ，或者将数据信号DQ发送到存储器控制器5100。可经由数据信号DQ发送命令CMD、地址ADDR和数据。例如，数据信号DQ可通过多条数据信号线被发送。在这种情况下，第七引脚P17可包括分别与多个数据信号DQ对应的多个引脚。
存储器接口电路5210可基于写入使能信号nWE的切换时间点，从在命令锁存使能信号CLE的使能区段(例如，高电平状态)中接收的数据信号DQ获得命令CMD。存储器接口电路5210可基于写入使能信号nWE的切换时间点，从在地址锁存使能信号ALE的使能区段(例如，高电平状态)中接收的数据信号DQ获得地址ADDR。
在一个示例实施例中，写入使能信号nWE可保持在静态状态(例如，高电平或低电平)且在高电平与低电平之间切换。例如，写入使能信号nWE可在命令CMD或地址ADDR被发送的区段中切换。因此，存储器接口电路5210可基于写入使能信号nWE的切换时间点来获得命令CMD或地址ADDR。
存储器接口电路5210可通过第五引脚P15从存储器控制器5100接收读使能信号nRE。存储器接口电路5210可通过第六引脚P16从存储器控制器5100接收数据选通信号DQS，或者将数据选通信号DQS发送到存储器控制器5100。
在存储器装置5200的数据(DATA)输出操作中，存储器接口电路5210可在输出数据DATA之前接收通过第五引脚P15切换的读取使能信号nRE。存储器接口电路5210可生成基于读取使能信号nRE的切换而切换的数据选通信号DQS。例如，存储器接口电路5210可基于读取使能信号nRE的切换开始时间，生成在预定延迟(例如，tDQSRE)之后开始切换的数据选通信号DQS。存储器接口电路5210可基于数据选通信号DQS的切换时间点，发送包括数据DATA的数据信号DQ。因此，数据DATA可与数据选通信号DQS的切换时间点对齐并被发送到存储器控制器5100。
在存储器装置5200的数据(DATA)输入操作中，当从存储器控制器5100接收包括数据DATA的数据信号DQ时，存储器接口电路5210可从存储器控制器5100接收切换的数据选通信号DQS以及数据DATA。存储器接口电路5210可基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。例如，存储器接口电路5210可在数据选通信号DQS的上升沿和下降沿对数据信号DQ进行采样并获得数据DATA。
存储器接口电路5210可通过第八引脚P18将就绪/忙碌输出信号nR/B发送到存储器控制器5100。存储器接口电路5210可通过就绪/忙碌输出信号nR/B将存储器装置5200的状态信息发送到存储器控制器5100。当存储器装置5200处于忙碌状态时(即，当正在存储器装置5200中执行操作时)，存储器接口电路5210可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到存储器控制器5100。当存储器装置5200处于就绪状态时(即，当在存储器装置5200中未执行或完成操作时)，存储器接口电路5210可将指示就绪状态的就绪/忙碌输出信号nR/B发送到存储器控制器5100。例如，当存储器装置5200正响应于页读取命令而从存储器单元阵列5230读取数据DATA时，存储器接口电路5210可将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nR/B发送到存储器控制器5100。例如，当存储器装置5200正响应于编程命令而将数据DATA编程到存储器单元阵列5230时，存储器接口电路5210可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到存储器控制器5100。
控制逻辑电路5220可控制存储器装置5200的所有操作。控制逻辑电路5220可接收从存储器接口电路5210获得的命令/地址CMD/ADDR。控制逻辑电路5220可响应于接收的命令/地址CMD/ADDR而生成用于控制存储器装置5200的其他组件的控制信号。例如，控制逻辑电路5220可生成用于将数据DATA编程到存储器单元阵列5230或从存储器单元阵列5230读取数据DATA的各种控制信号。
存储器单元阵列5230可经由控制逻辑电路5220的控制，存储从存储器接口电路5210获得的数据DATA。存储器单元阵列5230可经由控制逻辑电路5220的控制，将存储的数据DATA输出到存储器接口电路5210。
存储器单元阵列5230可包括多个存储器单元。例如，多个存储器单元可以是闪存单元。然而，公开不限于此，并且存储器单元可以是RRAM单元、FRAM单元、PRAM单元、晶闸管RAM(TRAM)单元或MRAM单元。在下文中，将主要描述存储器单元是NAND闪存单元的实施例。
存储器控制器5100可包括第一引脚P21至第八引脚P28和控制器接口电路5110。第一引脚P21至第八引脚P28可分别对应于存储器装置5200的第一引脚P11至第八引脚P18。
控制器接口电路5110可通过第一引脚P21将芯片使能信号nCE发送到存储器装置5200。控制器接口电路5110可通过第二引脚P22至第八引脚P28将信号发送到通过芯片使能信号nCE选择的存储器装置5200以及从通过芯片使能信号nCE选择的存储器装置5200接收信号。
控制器接口电路5110可通过第二引脚P22至第四引脚P24将命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE发送到存储器装置5200。控制器接口电路5110可通过第七引脚P27将数据信号DQ发送到存储器装置5200或从存储器装置5200接收数据信号DQ。
控制器接口电路5110可将包括命令CMD或地址ADDR的数据信号DQ以及切换的写入使能信号nWE一起发送到存储器装置5200。控制器接口电路5110可通过发送具有使能状态的命令锁存使能信号CLE，将包括命令CMD的数据信号DQ发送到存储器装置5200。此外，控制器接口电路5110可通过发送具有使能状态的地址锁存使能信号ALE，来将包括地址ADDR的数据信号DQ发送到存储器装置5200。
控制器接口电路5110可通过第五引脚P25将读取使能信号nRE发送到存储器装置5200。控制器接口电路5110可通过第六引脚P26从存储器装置5200接收数据选通信号DQS或将数据选通信号DQS发送到存储器装置5200。
在存储器装置5200的数据(DATA)输出操作中，控制器接口电路5110可生成切换的读取使能信号nRE，并且将读取使能信号nRE发送到存储器装置5200。例如，在输出数据DATA之前，控制器接口电路5110可生成从静态(例如，高电平或低电平)改变为切换状态的读取使能信号nRE。因此，存储器装置5200可基于读取使能信号nRE生成切换的数据选通信号DQS。控制器接口电路5110可从存储器装置5200接收包括数据DATA的数据信号DQ以及切换的数据选通信号DQS。控制器接口电路5110可基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。
在存储器装置5200的数据(DATA)输入操作中，控制器接口电路5110可生成切换的数据选通信号DQS。例如，在发送数据DATA之前，控制器接口电路5110可生成从静态(例如，高电平或低电平)改变为切换状态的数据选通信号DQS。控制器接口电路5110可基于数据选通信号DQS的切换时间点将包括数据DATA的数据信号DQ发送到存储器装置5200。
控制器接口电路5110可通过第八引脚P28从存储器装置5200接收就绪/忙碌输出信号nR/B。控制器接口电路5110可基于就绪/忙碌输出信号nR/B来确定存储器装置5200的状态信息。
根据本公开，非易失性存储器装置可控制与共源极线相邻的虚设位线的电压，从而防止由于共源极线的电流引起的噪声被引入位线，并且缩短了共源极线或位线在擦除操作中达到擦除电压所花费的时间。因此，具有改进的可靠性和改进的性能的非易失性存储器装置及其操作方法被提供。
作为领域的传统，可根据执行描述的一个或多个功能的块来描述和示出实施例。在此可被称为单元或模块等的这些块由模拟和/或数字电路(诸如，逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)在物理上实现，并且可以可选地由固件和/或软件驱动。例如，所述电路可在一个或多个半导体芯片中，或在诸如印刷电路板等的基底支撑件上实现。组成块的电路可由专用硬件实现、或由处理器(例如，一个或多个可编程微处理器和相关联的电路)、或由用于执行块的一些功能的专用硬件和用于执行块的其他功能的处理器的组合实现。在不脱离公开的范围的情况下，实施例的每个块可在物理上被分为两个或更多个交互和离散的块。同样地，在不脱离公开的范围的情况下，实施例的块可在物理上被组合成更复杂的块。实施例的方面可通过存储在非暂时性存储介质内并且由处理器执行的指令来实现。
虽然已经参照本公开的实施例描述本公开，但是对于本领域普通技术人员将清楚的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可对其进行各种改变和修改。

Claims (20)

1.一种非易失性存储器装置，包括：
多条位线，与多个单元串连接；
共源极线，与所述多个单元串连接；
至少一条虚设位线，设置在共源极线与所述多条位线之间；
控制逻辑电路，被配置为响应于来自外部装置的命令而生成至少一个虚设位线驱动信号；以及
虚设位线驱动器，被配置为响应于所述至少一个虚设位线驱动信号选择性地向所述至少一条虚设位线提供第一电压。
2.根据权利要求1所述的非易失性存储器装置，其中，虚设位线驱动器包括第一开关，第一开关连接在所述至少一条虚设位线与接收第一电压的第一端子之间，并且第一开关被配置为响应于所述至少一个虚设位线驱动信号中的第一虚设位线驱动信号而操作。
3.根据权利要求2所述的非易失性存储器装置，其中，控制逻辑电路被配置为：
响应于确定所述命令不是擦除命令，生成第一虚设位线驱动信号，使得第一开关被闭合；以及
响应于确定所述命令是擦除命令，生成第一虚设位线驱动信号，使得第一开关被断开。
4.根据权利要求1所述的非易失性存储器装置，其中，虚设位线驱动器包括：
第一开关，连接在所述至少一条虚设位线与接收第一电压的第一端子之间，并且被配置为响应于所述至少一个虚设位线驱动信号中的第一虚设位线驱动信号而操作；以及
第二开关，连接在所述至少一条虚设位线与共源极线之间，并且被配置为响应于所述至少一个虚设位线驱动信号中的第二虚设位线驱动信号而操作。
5.根据权利要求4所述的非易失性存储器装置，其中，控制逻辑电路被配置为：
响应于确定所述命令不是擦除命令，生成第一虚设位线驱动信号和第二虚设位线驱动信号，使得第一开关被闭合并且第二开关被断开；以及
响应于确定所述命令是擦除命令，生成第一虚设位线驱动信号和第二虚设位线驱动信号，使得第一开关被断开并且第二开关被闭合。
6.根据权利要求1所述的非易失性存储器装置，还包括：擦除电压生成器，被配置为在擦除操作中生成擦除电压并将擦除电压提供给共源极线、位线或者共源极线和位线二者。
7.根据权利要求6所述的非易失性存储器装置，其中，虚设位线驱动器包括：
第一开关，连接在所述至少一条虚设位线与接收第一电压的第一端子之间，并且被配置为响应于所述至少一个虚设位线驱动信号中的第一虚设位线驱动信号而操作；以及
第二开关，连接在所述至少一条虚设位线与擦除电压生成器之间，并且被配置为响应于所述至少一个虚设位线驱动信号中的第二虚设位线驱动信号而选择性地将擦除电压从擦除电压生成器提供给所述至少一条虚设位线。
8.根据权利要求1至7中的任一项所述的非易失性存储器装置，其中，第一电压是地电压。
9.根据权利要求8所述的非易失性存储器装置，其中：
当所述命令是读取命令时，虚设位线驱动器被配置为：
在对所述多条位线执行预充电操作时，将第二电压施加到所述至少一条虚设位线；以及
在对所述多条位线执行感测操作时，向所述至少一条虚设位线提供第一电压，以及
第二电压是所述多条位线的预充电电压。
10.根据权利要求1至7中的任一项所述的非易失性存储器装置，还包括：
页缓冲器电路，与所述多条位线电连接，其中：
页缓冲器电路和虚设位线驱动器形成在半导体基底上的外围电路区域中，并且
所述多个单元串、所述多条位线、共源极线和所述至少一条虚设位线形成在外围电路区域上的存储器单元区域中。
11.根据权利要求10所述的非易失性存储器装置，其中：
所述多条位线通过穿透存储器单元区域的多个第一贯穿塞分别与页缓冲器电路电连接，以及
所述至少一条虚设位线通过穿透存储器单元区域的至少一个第二贯穿塞与虚设位线驱动器连接。
12.根据权利要求11所述的非易失性存储器装置，其中：
第一贯穿塞和所述至少一个第二贯穿塞形成在页缓冲器电路被形成的平面上方，
所述多个第一贯穿塞沿着第一方向形成，以便彼此间隔开第一距离，并且
所述至少一个第二贯穿塞与所述多个第一贯穿塞之中在第一方向上与所述至少一个第二贯穿塞相邻的第一贯穿塞之间的距离是小于第一距离的第二距离。
13.一种非易失性存储器装置，包括：
外围电路，形成在半导体基底上；
存储器单元阵列，形成在外围电路上并且包括多个单元串；以及
金属层，形成在存储器单元阵列上，其中：
金属层包括：
多条位线，与所述多个单元串连接，
共源极线，与所述多个单元串连接，以及
至少一条虚设位线，设置在所述多条位线与共源极线之间，以及外围电路包括：
控制逻辑电路，被配置为响应于来自外部装置的命令而生成至少一个虚设位线驱动信号，以及
虚设位线驱动器，被配置为响应于所述至少一个虚设位线驱动信号选择性地向所述至少一条虚设位线提供第一电压。
14.根据权利要求13所述的非易失性存储器装置，其中，外围电路还包括与所述多条位线电连接的页缓冲器电路。
15.根据权利要求14所述的非易失性存储器装置，其中，存储器单元阵列还包括：
多个第一贯穿塞，被配置为电连接所述多条位线和页缓冲器电路，并且沿与半导体基底垂直的方向形成；以及
至少一个第二贯穿塞，被配置为电连接所述至少一条虚设位线和虚设位线驱动器，并且沿与半导体基底垂直的方向形成。
16.根据权利要求15所述的非易失性存储器装置，其中，所述多个第一贯穿塞和所述至少一个第二贯穿塞形成在位线接触区域中。
17.根据权利要求13至16中的任一项所述的非易失性存储器装置，其中，控制逻辑电路被配置为：
响应于确定所述命令不是擦除命令，生成所述至少一个虚设位线驱动信号，使得第一电压被提供给所述至少一条虚设位线；以及
响应于确定所述命令是擦除命令，生成所述至少一个虚设位线驱动信号，使得所述至少一条虚设位线被浮置，使得所述至少一条虚设位线与共源极线连接，或者使得擦除电压被施加到所述至少一条虚设位线。
18.一种非易失性存储器装置的操作方法，所述操作方法包括：
从外部装置接收读取命令；
响应于读取命令，将第一电压施加到存在于多条位线与共源极线之间的至少一条虚设位线；
响应于读取命令而执行读取操作；
从外部装置接收擦除命令；
响应于擦除命令，使所述至少一条虚设位线浮置，电连接所述至少一条虚设位线和共源极线，或者将擦除电压施加到所述至少一条虚设位线；以及
响应于擦除命令而执行擦除操作。
19.根据权利要求18所述的操作方法，其中，所述多条位线与页缓冲器电路连接，并且所述至少一条虚设位线与虚设位线驱动器连接。
20.根据权利要求18所述的操作方法，其中，擦除操作包括将擦除电压施加到共源极线、所述多条位线、或者共源极线和所述多条位线二者的操作。
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