CN116209274A - 非易失性存储器装置 - Google Patents

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Abstract

提供了一种非易失性存储器装置。所述非易失性存储器装置包括：第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的包含多个存储器单元的存储器单元区域以及设置在存储器单元区域上的第一金属垫；第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器以及键合到第一金属垫的第二金属垫；以及第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器和外围电路以及连接到外围电路的第三金属垫，其中，页缓冲器包括多个垂直晶体管，所述多个垂直晶体管包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域，并且第一半导体结构至第三半导体结构在第一方向上连接。

Description

非易失性存储器装置
本申请基于并要求于2022年2月3日在韩国知识产权局提交的第10-2022-0014358号韩国专利申请和于2021年11月30日在韩国知识产权局提交的第10-2021-0167872号韩国专利申请的优先权，这些韩国专利申请的公开内容通过引用全部包含于此。
技术领域
公开涉及一种非易失性存储器装置，更具体地涉及一种具有竖直地堆叠的晶体管的非易失性存储器装置。
背景技术
非易失性存储器装置可能需要高的速度以及高水平的集成度，以在较短的时间内处理更多的数据。为了提高非易失性存储器装置的集成度并提高非易失性存储器装置的存储容量，可以增加包括在非易失性存储器装置中的多个存储器块中的每个中所包括的沟道结构的数量。然而，随着包括存储器单元的沟道结构的数量增加，用于感测存储在存储器单元中的值的页缓冲器的数量也会增加。当页缓冲器的数量增加时，非易失性存储器装置的外围电路区域的尺寸会变大。
发明内容
提供了一种非易失性存储器装置，该非易失性存储器装置能够通过减少连接到每个页缓冲器的存储器单元串的数量来增大可以并行地在页缓冲器中同时读取和写入数据的存储器单元数量，并减少多个存储器单元的读取操作和写入操作时间。
附加特征将在下面的描述中部分地被阐述，并且部分地通过描述将是清楚的，或者可以通过对给出的实施例的实践而获知。
根据公开的一方面，一种非易失性存储器装置包括：第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的存储器单元区域以及设置在存储器单元区域上的第一金属垫，存储器单元区域包括多个存储器单元，所述多个存储器单元包括彼此间隔开地堆叠的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器以及键合到第一金属垫的第二金属垫；以及第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器和外围电路以及通过穿过第三半导体基底的第一连接结构连接到外围电路的第三金属垫，其中，第二半导体结构通过穿过第二半导体基底的第二连接结构连接到第三半导体结构，页缓冲器包括多个垂直晶体管，其中，所述多个垂直晶体管中的每个垂直晶体管包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域，其中，第一半导体结构、第二半导体结构和第三半导体结构在第一方向上连接。
根据公开的一方面，一种非易失性存储器装置包括：第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的存储器单元区域以及设置在存储器单元区域上的第一金属垫，存储器单元区域包括多个存储器单元，所述多个存储器单元包括彼此间隔开地堆叠的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器以及键合到第一金属垫的第二金属垫；以及第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器、设置在缓冲存储器上的外围电路以及通过穿过第三半导体基底的第一连接结构连接到外围电路的第三金属垫，第三半导体结构通过穿过第二半导体基底的第二连接结构连接到第二半导体结构，其中，外围电路包括连接到页缓冲器的行解码器和被配置为控制所述多个存储器单元的其他外围电路，其中，第三半导体结构包括多个垂直晶体管，其中，所述多个垂直晶体管中的每个垂直晶体管包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域，其中，第一半导体结构、第二半导体结构和第三半导体结构在第一方向上连接。
根据公开的一方面，一种非易失性存储器装置包括：第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的存储器单元区域以及设置在存储器单元区域上的第一金属垫，存储器单元区域包括多个存储器单元，所述多个存储器单元包括彼此间隔开地堆叠的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器以及键合到第一金属垫的第二金属垫；以及第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器、行解码器和其他外围电路以及通过穿过第三半导体基底的连接结构连接到其他外围电路的第三金属垫，其中，行解码器设置在第二半导体基底的中心并且被页缓冲器围绕，其中，所述多个存储器单元按照页缓冲器、行解码器和其他外围电路的顺序连接。
根据公开的一方面，一种非易失性存储器装置包括：第一半导体结构，包括第一半导体基底，其中，多个存储器单元设置在第一半导体基底上；第二半导体结构，包括第二半导体基底，其中，第二半导体结构在第一方向上连接到第一半导体结构；以及第三半导体结构，包括第三半导体基底，其中，第三半导体结构在第一方向上连接到第二半导体结构，其中，多个外围电路包括在第二半导体结构和第三半导体结构中，其中，所述多个外围电路包括设置在第二半导体基底上的至少一个页缓冲器以及设置在第三半导体基底上的至少一个缓冲存储器，其中，所述多个外围电路中的至少一个外围电路包括具有沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域的垂直晶体管。
附图说明
通过下面结合附图进行的描述，本公开的一些实施例的以上和其他方面、特征和优点将变得更加清楚，在附图中：
图1是示出根据实施例的非易失性存储器装置的结构的透视图；
图2和图3是示出根据实施例的非易失性存储器装置的图；
图4A和图4B是用于描述根据实施例的非易失性存储器装置中所包括的垂直晶体管的图；
图4C是用于描述根据实施例的非易失性存储器装置中的页缓冲器中所包括的垂直晶体管的图；
图5是示出根据实施例的包括存储器装置的存储器系统的框图；
图6是示出根据实施例的非易失性存储器装置的框图；
图7是根据实施例的非易失性存储器装置中所包括的存储器块的等效电路图；
图8是用于描述根据实施例的非易失性存储器装置中的晶圆键合方法的图；
图9至图12是示出根据实施例的非易失性存储器装置的图；
图13和图14是示出根据示例实施例的非易失性存储器装置的图；
图15和图16是示出根据实施例的非易失性存储器装置的图；
图17和图18是示出根据实施例的非易失性存储器装置的图；以及
图19A至图19E是用于描述根据实施例的制造非易失性存储器装置的工艺的图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性的示例实施例。
如在本领域中传统的，将按照功能的块、单元和/或模块来描述并在附图中示出实施例。本领域技术人员将领会的是，这些块、单元和/或模块通过电子(或光学)电路(诸如，逻辑电路、离散组件、微处理器、硬接线电路、存储器元件、布线连接等)来物理地实现，所述电子(或光学)电路可以使用基于半导体的制造技术或其他制造技术来形成。在块、单元和/或模块通过微处理器或类似物来实现的情况下，它们可以使用软件(例如，微代码)来编程以执行在此讨论的各种功能，并且可以可选地由固件和/或软件驱动。在实施例中，每个块、单元和/或模块可以通过专用硬件来实现，或者可以实现为用于执行一些功能的专用硬件和用于执行其他功能的处理器(例如，一个或更多个编程的微处理器以及关联电路)的组合。此外，在不脱离当前范围的情况下，实施例的每个块、单元和/或模块可以被物理地分离为两个或更多个交互且离散的块、单元和/或模块。此外，在不脱离当前范围的情况下，实施例的块、单元和/或模块可以被物理地组合为更复杂的块、单元和/或模块。
图1是示出非易失性存储器装置的结构的透视图。
参照图1，非易失性存储器装置可以具有外围上单元(COP)结构。例如，具有COP结构的非易失性存储器装置包括存储器单元区域(或称为“单元区域”)CELL和外围电路区域PERI，存储器单元区域CELL包括以3D结构形成的多个存储器单元，外围电路区域PERI包括用平面晶体管实现的外围电路。
外围电路区域PERI可以包括页缓冲器PB、行解码器XDEC和其他外围电路OC。行解码器XDEC可以设置在为了选择字线而在其中形成台阶的阶梯结构下方，页缓冲器PB和其他外围电路OC可以设置在行解码器XDEC之间。
近来，随着包括在非易失性存储器装置中的存储器单元的台阶的数量增加，并且每存储器单元将存储的位的数量增加，非易失性存储器装置的存储容量增大。因此，当使用现有的页缓冲器PB时，读取/写入操作所需要的时间可能增加，并且可能需要增大页缓冲器PB的尺寸以确保非易失性存储器装置的操作性能。
此外，包括非易失性存储器装置的存储装置的尺寸由于集成度而趋于变小。因此，可能需要充分地确保外围电路区域PERI中的空间。
根据本公开的示例实施例的非易失性存储器装置包括形成在单独的半导体结构中的页缓冲器PB以及其中堆叠有包含相同半导体结构的三个半导体结构的3堆叠结构，因此，可以充分地确保在其中设置页缓冲器的空间。此外，通过使用垂直晶体管来实现包括在页缓冲器PB中的锁存器结构，能够尽可能多地利用外围电路区域PERI的空间，并解决现有的空间短缺问题。
图2和图3是示出根据本公开的示例实施例的非易失性存储器装置的图。
参照图2和图3，根据本公开的示例实施例的非易失性存储器装置100可以包括第一半导体结构110、第二半导体结构120和第三半导体结构130，第一半导体结构110、第二半导体结构120和第三半导体结构130具有沿第一方向(例如，Z方向)堆叠的结构。
第一半导体结构110可以包括第一半导体基底111以及第一半导体基底的上区域。第一半导体基底的上区域可以包括存储器单元区域112和第一金属垫119，多个存储器单元设置在存储器单元区域112中，第一金属垫119设置在存储器单元区域112上方。
第一半导体基底111可以具有在第二方向(例如，X方向)和第三方向(例如，Y方向)上延伸的上表面。第一半导体基底111可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，第一半导体基底111可以包括硅(Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他合适的材料。在实施例中，第一半导体基底111可以设置为诸如多晶硅层的多晶半导体层或外延层。包括在非易失性存储器装置100中的第一半导体结构110、第二半导体结构120和第三半导体结构130中所包括的第一半导体基底111、第二半导体基底121和第三半导体基底131可以包括相同的材料。然而，这仅是示例，而实施例不限于此。
包括在存储器单元区域112中的多个存储器单元可以用彼此间隔开地堆叠在第一半导体基底111上的栅电极和穿过栅电极并连接到第一半导体基底111的沟道结构CH来实现。也就是说，多个存储器单元可以是包括在垂直NAND闪存(VNAND)中的存储器单元。
栅电极可以包括自第一半导体基底111起顺序地形成地选择晶体管、多个存储器单元和串选择晶体管的栅极的电极。包括在多个存储器单元中的栅电极的数量可以根据非易失性存储器装置100的容量来确定。在这种情况下，栅电极可以延伸至不同长度以形成呈台阶的形式的阶梯结构，栅电极可以通过暴露的端部连接到栅极接触件。在存储器单元区域112中，栅电极和栅极接触件可以覆盖有由绝缘材料形成的绝缘层。
栅电极可以包括金属材料，例如，钨(W)。根据示例实施例，栅电极可以包括多晶硅或金属硅化物材料。例如，栅电极还可以包括扩散阻挡层。例如，扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。在实施例中，设置在栅电极之间的层间绝缘层可以包括绝缘材料，诸如氧化硅或氮化硅。
沟道结构CH中的每个构成一个存储器单元串，并且可以设置为彼此间隔开，同时形成行和列。沟道结构CH可以设置为在X-Y平面中形成栅格图案，或者可以在一个方向上以之字形(zigzag)形状设置。沟道结构CH可以具有柱状形状，并且可以具有倾斜的侧表面，该倾斜的侧表面根据纵横比(aspect ratio，或“高宽比”)随着它们靠近第一半导体基底111而变窄。
在实施例中，根据本公开的示例实施例的非易失性存储器装置100可以应用于其中电荷存储层由绝缘膜形成的电荷捕获闪存CFT以及其中电荷存储层由导电浮置栅极形成的闪存装置。
第二半导体结构120可以包括第二半导体基底121以及第二半导体基底的上区域。第二半导体基底的上区域可以包括非易失性存储器装置100的页缓冲器122、行解码器123和第二金属垫129。
在根据本公开的示例实施例的非易失性存储器装置100中，页缓冲器122单独地设置在第二半导体结构120中，因此，当页缓冲器122的尺寸根据非易失性存储器装置100的存储容量的增大而增大时，可以使空间约束(space constraint)最小化。因此，非易失性存储器装置100可以缩短多个存储器单元的读取操作和写入操作。
参照图2，行解码器123可以设置在第二半导体基底121的中心以被页缓冲器122围绕，以加载(load，或“负载”)设置在行解码器123的两侧的页缓冲器122。然而，这仅是示例，而实施例不限于此。
第二金属垫129可以在第一方向上键合到第一金属垫119。第一金属垫119和第二金属垫129可以通过晶圆键合方法将第一半导体结构110和第二半导体结构120连接。
晶圆键合方法可以在第一半导体结构110与第二半导体结构120之间形成具有短的连接长度的直接连接路径。因此，晶圆键合方法可以提高数据和控制信号的输入/输出速度，同时消除由于芯片接口引起的延迟并降低功耗。
在实施例中，第一金属垫119和第二金属垫129可以包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物等。第一金属垫119和第二金属垫129中的每者可以在第二方向(例如，X方向)和/或第三方向(例如，Y方向)上通过相邻的层电分离。作为一个示例，所述层可以包括氧化硅、氮化硅、低k电介质等。
参照图3，根据本公开的示例实施例的非易失性存储器装置100还可以包括设置在第二半导体基底121的下表面上的垫出(pad-out)层。作为示例，垫出层可以包括介电材料，诸如氧化硅、氮化硅和低k电介质。
垫出层可以包括用于将存储器单元区域112和/或页缓冲器122与外部电路电连接的一个或更多个接触垫128。因为第一半导体结构110和第二半导体结构120通过晶圆键合方法来彼此电连接，所以施加到接触垫128的外部电路的电信号可以传输到包括在第一半导体结构110中的存储器单元区域112。也就是说，接触垫128可以在非易失性存储器装置100与外部电路之间传输电信号以用于垫出。
然而，这仅是示例，而实施例不限于此。例如，垫出层可以设置在第一半导体基底111的下表面上。在这种情况下，施加到包括在垫出层中的接触垫128的外部电路的电信号可以通过经由晶圆键合方法连接的第一金属垫119和第二金属垫129传输到第二半导体结构120。
第三半导体结构130可以包括第三半导体基底131以及第三半导体基底的上区域。第三半导体基底的上区域可以包括缓冲存储器132和其他外围电路134，并且第三半导体结构130可以包括第三金属垫139，第三金属垫139通过穿过第三半导体基底131的连接过孔138连接到其他外围电路134。
在实施例中，第二半导体结构120和第三半导体结构130可以通过穿过第二半导体基底121的连接结构140彼此电连接。参照图3，连接结构140可以完全穿过第二半导体基底121，并且可以连接在从第二半导体结构120的布线层延伸的接触件与第三半导体结构130的布线层之间。
与晶圆键合方法类似，连接结构140可以在第二半导体结构120与第三半导体结构130之间形成具有短的连接长度的直接连接路径。因此，连接结构140可以提高数据和控制信号的输入/输出速度，同时消除由于芯片接口引起的延迟并降低功耗。
例如，参照图2，其他外围电路134可以指除了诸如感测放大器133和复用器135的电路之外的外围电路，例如，写入驱动器、电荷泵等，但不限于此，而是如图3中所示，其他外围电路134可以指包括诸如感测放大器和复用器的电路的其他外围电路。其他外围电路134可以用包括设置在第三半导体基底131上的多个晶体管的任何期望的器件(例如，二极管、电阻器或电容器)以及布线来实现。
缓冲存储器132可以包括包含在存储器单元区域112中的多个存储器单元以及其他存储器单元。缓冲存储器132可以通过对将被存储在存储器单元区域112中或从存储器单元区域112读取的数据进行临时存储来调整非易失性存储器装置100与外部装置10之间的信号和数据传送速率。
参照图3，在根据本公开的示例实施例的非易失性存储器装置100中，缓冲存储器132可以包括动态随机存取存储器(DRAM)。因此，包括在缓冲存储器132中的存储器单元中的每个可以用选择晶体管和电容器来实现。
然而，这仅是示例实施例，而实施例不限于此，并且除了DRAM之外，缓冲存储器132可以包括按照不同原理进行操作的存储器器件(装置)，诸如静态随机存取存储器(SRAM)、磁阻式随机存取存储器(MRAM)和相变随机存取存储器(PRAM)。因此，包括在缓冲存储器132中的元件及其结构可以变化。
根据本公开的示例实施例的非易失性存储器装置100可以通过第三金属垫139与外部装置10交换命令CMD、地址ADDR和控制CTRL信号，并且可以通过连接结构140在多个存储器单元与外围电路之间交换信号。外部装置10可以基于与非易失性存储器装置100交换的信号来控制非易失性存储器装置100的整体操作。
在根据本公开的示例实施例的非易失性存储器装置100中，多个存储器单元可以按照页缓冲器122、行解码器123和其他外围电路134的顺序连接。在这种情况下，页缓冲器122可以设置在行解码器123的两侧。然而，这仅是示例，而实施例不限于此。
在实施例中，包括在非易失性存储器装置100中的电路中的至少一些可以包括由沿第一方向(例如，Z方向)顺序地堆叠的源极区域、沟道区域和漏极区域限定的多个垂直晶体管。
例如，根据本公开的示例实施例的非易失性存储器装置100中所包括的页缓冲器122和/或行解码器123可以用多个垂直晶体管来实现。由此，根据本公开的示例实施例的非易失性存储器装置100可以尽可能多地利用在其中实现页缓冲器122的空间。
图4A和图4B是用于描述根据本公开的示例实施例的非易失性存储器装置中所包括的垂直晶体管的图。图4C是用于描述根据本公开的示例实施例的非易失性存储器装置中的页缓冲器中所包括的垂直晶体管的图。
一起参照图2，根据本公开的示例实施例的非易失性存储器装置100的第二半导体结构120中所包括的电路中的至少一些可以用垂直晶体管来实现。例如，页缓冲器122可以包括对应于多个存储器单元的多个页缓冲器，多个页缓冲器中的每个可以包括用四个垂直晶体管来实现的锁存器结构。例如，多个页缓冲器可以与多个存储器单元一一对应。然而，这仅是示例，而实施例不限于此。
参照图4A和图4B，在垂直晶体管之中，可以如图4A中所示地实现NMOS晶体管，并且可以如图4B中所示地实现PMOS晶体管。
垂直晶体管可以由沿竖直方向堆叠的第一源极/漏极区域SD1、第一栅电极G1、第二栅电极G2和第三源极/漏极区域SD3实现。在实施例中，参照图4B，垂直晶体管可以实现为具有其中金属结构连接到第二源极/漏极区域SD2的结构。在垂直晶体管中，被第一栅电极G1和/或第二栅电极G2围绕的沟道区域可以由纳米线形成。
参照图4C，根据本公开的示例实施例的非易失性存储器装置100中所包括的第二半导体结构120可以包括由具有不同高度的多个层形成的布线结构M0、M1、M2、M3和M4。包括在半导体结构120和130中的电路可以通过将布线结构M0、M1、M2、M3和M4连接到其他器件来形成。
例如，包括在第二半导体结构120中的页缓冲器122中所包括的锁存器结构可以用四个垂直晶体管来实现。垂直晶体管可以在竖直方向上两两地(two by two)设置。例如，第一晶体管TR1和第二晶体管TR2可以是图4A中示出的NMOS晶体管，第三晶体管TR3和第四晶体管TR4可以是图4B中示出的PMOS晶体管。然而，这仅是示例，而实施例不限于此。
在实施例中，因为可以使用垂直晶体管来实现诸如反相器和缓冲器的结构，所以除了页缓冲器122之外，第三半导体结构130中所包括的其他外围电路134和行解码器123类似地由垂直晶体管形成。
图5是示出根据本公开的示例实施例的包括存储器装置的存储器系统的框图。
参照图5，存储器系统1可以包括存储器装置MEM和存储器控制器CTRL。存储器系统1可以支持多个通道CH1至CHm，存储器装置MEM和存储器控制器CTRL可以通过多个通道CH1至CHm连接。例如，存储器系统1可以实现为诸如固态驱动器(SSD)的存储装置。
存储器装置MEM可以包括多个非易失性存储器装置NVM11至NVMmn。非易失性存储器装置NVM11至NVMmn中的每个可以通过对应的连接(connection)而连接到多个通道CH1至CHm中的一个。例如，非易失性存储器装置NVM11至NVM1n可以通过连接W11至W1n连接到第一通道CH1，非易失性存储器装置NVM21至NVM2n可以通过连接W21至W2n连接到第二通道CH2，非易失性存储器装置NVMm1至NVMmn可以通过连接Wm1至Wmn连接到第m通道CHm。在示例性的示例实施例中，非易失性存储器装置NVM11至NVMmn中的每个可以实现为能够根据来自存储器控制器CTRL的单独的命令进行操作的任意存储器单元。例如，非易失性存储器装置NVM11至NVMmn中的每个可以实现为芯片或裸片，但本公开不限于此。
存储器控制器CTRL可以通过多个通道CH1至CHm将信号发送到存储器装置MEM/从存储器装置MEM接收信号。例如，通过通道CH1至CHm，存储器控制器CTRL可以将命令CMDa至CMDm、地址ADDRa至ADDRm和数据DATAa至DATAm发送到存储器装置MEM，或者从存储器装置MEM接收数据DATAa至DATAm。
存储器控制器CTRL可以通过每个通道选择非易失性存储器装置NVM11至NVMmn中的连接到对应通道的非易失性存储器装置，并且可以将信号发送到选择的非易失性存储器装置和从选择的非易失性存储器装置接收信号。例如，存储器控制器CTRL可以从连接到第一通道CH1的非易失性存储器装置NVM11至NVM1n中选择非易失性存储器装置NVM11。通过第一通道CH1，存储器控制器CTRL可以将命令CMDa、地址ADDRa和数据DATAa发送到选择的非易失性存储器装置NVM11，或者从选择的非易失性存储器装置NVM11接收数据DATAa。
存储器控制器CTRL可以通过不同的通道并行地将信号发送到存储器装置MEM和从存储器装置MEM接收信号。例如，存储器控制器CTRL可以在通过第一通道CH1将命令CMDa发送到存储器装置MEM的同时，通过第二通道CH2将命令CMDb发送到存储器装置MEM。例如，存储器控制器CTRL可以在通过第一通道CH1从存储器装置MEM接收数据DATAa的同时，通过第二通道CH2从存储器装置MEM接收数据DATAb。
存储器控制器CTRL可以控制存储器装置MEM的整体操作。存储器控制器CTRL可以将信号发送到通道CH1至CHm，以控制连接到通道CH1至CHm的非易失性存储器装置NVM11至NVMmn中的每个。例如，存储器控制器CTRL可以将命令CMDa和地址ADDRa发送到第一通道CH1，以控制非易失性存储器装置NVM11至NVM1n中的选择的非易失性存储器装置。
非易失性存储器装置NVM11至NVMmn中的每个可以在存储器控制器CTRL的控制下进行操作。例如，非易失性存储器装置NVM11可以根据提供到第一通道CH1的命令CMDa和地址ADDRa对数据DATAa进行编程。例如，非易失性存储器装置NVM21可以根据提供到第二通道CH2的命令CMDb和地址ADDRb来读取数据DATAb，并且将读取的数据DATAb发送到存储器控制器CTRL。
图5示出了存储器装置MEM通过m个通道与存储器控制器CTRL进行通信，并且存储器装置MEM与每个通道对应地包括n个非易失性存储器装置，但实施例不限于此，而是通道的数量和连接到一个通道的非易失性存储器装置的数量可以被不同地改变。
图6是示出根据本公开的示例实施例的非易失性存储器装置的框图。
参照图6，根据本公开的示例实施例的非易失性存储器装置100可以包括包含存储器单元阵列112的存储器单元区域和包含外围电路150的外围电路区域。
设置在非易失性存储器装置100的外围电路区域中的外围电路150可以包括行解码器123、页缓冲器122、输入/输出(I/O)缓冲器151、电压生成器152和控制逻辑电路153。在实施例中，非易失性存储器装置100还可以包括列逻辑、预解码器、温度传感器等。
控制逻辑电路153可以总体上控制非易失性存储器装置中的各种操作。控制逻辑电路153可以响应于从存储器控制器输入的命令CMD和/或地址ADDR而输出各种控制信号。例如，控制逻辑电路153可以输出电压控制信号CTRL_VOL、行地址X-ADDR和列地址Y-ADDR。
存储器单元阵列112可以包括多个存储器块，多个存储器块中的每个可以包括多个存储器单元。存储器单元阵列112可以通过位线BL连接到页缓冲器122，并且通过字线WL、串选择线SSL和地选择线GSL连接到行解码器123。
在根据本公开的示例实施例的非易失性存储器装置100中，存储器单元阵列112可以包括3D存储器单元阵列，3D存储器单元阵列可以包括多个NAND串。每个NAND串可以包括分别连接到竖直地堆叠在基底上的字线WL的多个存储器单元。第7,679,133号美国专利、第8,553,466号美国专利、第8,654,587号美国专利、第8,559,235号美国专利和第2011/0233648美国专利公开通过引用全部包含于此。例如，存储器单元阵列112可以包括二维(2D)存储器单元阵列，2D存储器单元阵列可以包括沿着行方向和列方向设置的多个NAND串。
页缓冲器122可以包括多个页缓冲器，多个页缓冲器可以通过多条位线BL分别连接到多个存储器单元。页缓冲器122可以响应于列地址Y-ADDR而选择位线BL中的至少一条。页缓冲器122可以根据操作模式而作为写入驱动器或感测放大器进行操作。例如，在写入操作期间，页缓冲器122可以将与将被写入的数据对应的位线电压施加到选择的位线。在读取操作期间，页缓冲器122可以通过感测选择的位线的电流或电压来感测存储在多个存储器单元中的数据。
电压生成器152可以基于电压控制信号CTRL_VOL生成用于执行写入操作、读取操作、写入验证操作和擦除操作的各种类型的电压。例如，电压生成器152可以生成写入电压、读取电压、写入验证电压、擦除电压等作为字线电压VWL。
行解码器123可以响应于行地址X-ADDR而选择多条字线WL中的一条，并且选择多条串选择线SSL中的一条。例如，行解码器123可以在写入操作期间将写入电压和写入验证电压施加到选择的字线，并且在读取操作期间将读取电压施加到选择的字线。
图7是根据本公开的示例实施例的非易失性存储器装置中所包括的存储器块的等效电路图。
图7中示出的存储器块BLKi代表以三维结构形成在半导体基底上的三维存储器块。例如，包括在存储器块BLKi中的多个存储器NAND串可以在与半导体基底垂直的方向上形成。
参照图7，存储器块BLKi可以包括连接在位线BL1、BL2和BL3与共源极线CSL之间的多个存储器NAND串NS11至NS33。多个存储器NAND串NS11到NS33中的每个可以包括串选择晶体管SST、多个存储器单元MC1、MC2、……、MC8以及地选择晶体管GST。图7示出了多个存储器NAND串NS11到NS33中的每个包括八个存储器单元MC1、MC2、……、MC8，但实施例不限于此。
串选择晶体管SST可以连接到对应的串选择线SSL1、SSL2和SSL3。多个存储器单元MC1、MC2、……、MC8可以分别连接到对应的栅极线GTL1、GTL2、……、GTL8。栅极线GTL1、GTL2、……、GTL8可以对应于字线，栅极线GTL1、GTL2、……、GTL8中的一些可以对应于虚设字线。地选择晶体管GST可以连接到对应的地选择线GSL1、GSL2和GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，地选择晶体管GST可以连接到共源极线CSL。
具有相同高度的字线(例如，GTL1)共同连接，地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可以各自彼此分离。图7示出了连接到八条栅极线GTL1、GTL2、……、GTL8和三条位线BL1、BL2和BL3的存储器块BLKi，但实施例不限于此。
图8是用于描述根据本公开的示例实施例的非易失性存储器装置中的晶圆键合方法的图。
参照图8，非易失性存储器装置1000可以具有芯片到芯片(C2C)结构。这里，C2C结构可以意味着在第一晶圆上制造包括单元区域CELL的上芯片，并在与第一晶圆不同的第二晶圆上制造包括外围电路区域PERI的下芯片，然后通过键合方法将上芯片和下芯片彼此连接。例如，键合方法可以指将形成在上芯片的最上面的金属层上的键合金属与形成在下芯片的最上面的金属层上的键合金属电连接的方法。例如，当键合金属由铜(Cu)形成时，键合方法可以是Cu到Cu键合方法，而键合金属也可以由铝(Al)或钨(W)形成。
一起参照图2和图3，非易失性存储器装置1000的包括(例如，形成)在第一半导体基底1810上的单元区域CELL可以对应于存储器单元区域112，并且可以包括在第一半导体结构110中。在实施例中，包括(例如，形成)在第二半导体基底1710上的外围电路区域PERI可以对应于外围电路，并且可以对应于第二半导体结构120和第三半导体结构130。此外，键合金属可以对应于第一金属垫119和第二金属垫129。
非易失性存储器装置1000的外围电路区域PERI和单元区域CELL中的每个可以包括外垫键合区域PA、字线键合区域WLBA和位线键合区域BLBA。
外围电路区域PERI可以包括第二半导体基底1710、层间绝缘层1715、形成在第二半导体基底1710上的多个电路元件1720a、1720b和1720c、分别连接到多个电路元件1720a、1720b和1720c的第一金属层1730a、1730b和1730c以及形成在第一金属层1730a、1730b和1730c上的第二金属层1740a、1740b和1740c。在示例实施例中，第一金属层1730a、1730b和1730c可以由具有相对高的比电阻(electrical specific resistance)的钨形成，第二金属层1740a、1740b和1740c可以由具有相对低的比电阻的铜形成。
在本说明书中，仅示出和描述了第一金属层1730a、1730b和1730c以及第二金属层1740a、1740b和1740c，但不限于此，而是可以在第二金属层1740a、1740b和1740c上进一步形成至少一个金属层。形成在第二金属层1740a、1740b和1740c上方的一个或更多个金属层中的至少一些可以由具有与形成第二金属层1740a、1740b和1740c的铜的比电阻不同的比电阻的铝等形成。
层间绝缘层1715可以设置在第二半导体基底1710上以覆盖多个电路元件1720a、1720b和1720c、第一金属层1730a、1730b和1730c以及第二金属层1740a、1740b和1740c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
下键合金属1771b和1772b可以形成在字线键合区域WLBA的第二金属层1740b上。在字线键合区域WLBA中，外围电路区域PERI的下键合金属1771b和1772b可以通过键合方法电连接到单元区域CELL的上键合金属1871b和1872b，下键合金属1771b和1772b以及上键合金属1871b和1872b可以由铝、铜、钨等形成。
单元区域CELL可以提供至少一个存储器块。单元区域CELL可以包括第一半导体基底1810和共源极线1820。可包括例如字线1831、字线1832、字线1833、字线1834、字线1835、字线1836、字线1837和字线1838的多条字线1830可以沿着与第一半导体基底1810的上表面垂直的方向(例如，Z方向)堆叠在第一半导体基底1810上。串选择线和地选择线可以分别设置在字线1830的上方和下方，多条字线1830可以设置在串选择线与地选择线之间。
在位线键合区域BLBA中，沟道结构CH可以在与第一半导体基底1810的上表面垂直的方向(例如，Z方向)上延伸，以穿过字线1830、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层，沟道层可以电连接到第一金属层1850c和第二金属层1860c。例如，第一金属层1850c可以是位线接触件，第二金属层1860c可以是位线。在示例实施例中，第二金属层1860c(其可以是位线)可以在与第一半导体基底1810的上表面平行的第三方向(例如，Y方向)上延伸。
在图8中示出的示例实施例中，其中设置有沟道结构CH、第二金属层1860c(其可以是位线)等的区域可以被定义为位线键合区域BLBA。第二金属层1860c(其可以是位线)可以在位线键合区域BLBA中电连接到在外围电路区域PERI中提供页缓冲器1893的电路元件1720c。例如，第二金属层1860c(其可以是位线)可以连接到单元区域CELL中的上键合金属1871c和1872c，上键合金属1871c和1872c可以连接到与页缓冲器1893的电路元件1720c连接的下键合金属1771c和1772c。
在字线键合区域WLBA中，字线1830可以沿着与第一半导体基底1810的上表面平行同时与第三方向垂直的第二方向(例如，X方向)延伸，并且可以连接到多个单元接触插塞1840，单元接触插塞1840可以包括单元接触插塞1841、单元接触插塞1842、单元接触插塞1843、单元接触插塞1844、单元接触插塞1845、单元接触插塞1846和单元接触插塞1847。字线1830和单元接触插塞1840可以通过由沿着第二方向以不同长度延伸的字线1830中的至少一些字线提供的垫彼此连接。第一金属层1850b和第二金属层1860b可以顺序地连接到与字线1830连接的单元接触插塞1840。在字线键合区域WLBA中，单元接触插塞1840可以通过单元区域CELL的上键合金属1871b和1872b以及外围电路区域PERI的下键合金属1771b和1772b连接到外围电路区域PERI。
单元接触插塞1840可以电连接到在外围电路区域PERI中形成行解码器1894的电路元件1720b。提供行解码器1894的电路元件1720b的操作电压可以与形成页缓冲器1893的电路元件1720c的操作电压不同。例如，形成页缓冲器1893的电路元件1720c的操作电压可以大于形成行解码器1894的电路元件1720b的操作电压。
共源极线接触插塞1880可以设置在外垫键合区域PA中。共源极线接触插塞1880可以由金属、金属化合物或诸如多晶硅的导电材料形成，并且可以电连接到共源极线1820。第一金属层1850a和第二金属层1860a可以顺序地堆叠在共源极线接触插塞1880上方。例如，其中设置有共源极线接触插塞1880、第一金属层1850a和第二金属层1860a的区域可以被定义为外垫键合区域PA。
在实施例中，第一输入/输出垫1805和第二输入/输出垫1705可以设置在外垫键合区域PA中。参照图8，覆盖第二半导体基底1710的下表面的下绝缘膜1701可以形成在第二半导体基底1710下方，第二输入/输出垫1705可以形成在下绝缘膜1701上。第二输入/输出垫1705可以通过第二输入/输出接触插塞1703连接到设置在外围电路区域PERI中的多个电路元件1720a、1720b和1720c中的至少一个，并且可以通过下绝缘膜1701与第二半导体基底1710分离。此外，因为侧绝缘膜可以设置在第二输入/输出接触插塞1703与第二半导体基底1710之间，所以第二输入/输出接触插塞1703和第二半导体基底1710可以彼此电分离。
参照图8，覆盖第一半导体基底1810的上表面的上绝缘膜1801可以形成在第一半导体基底1810上方，第一输入/输出垫1805可以设置在上绝缘膜1801上。第一输入/输出垫1805可以通过第一输入/输出接触插塞1803连接到设置在外围电路区域PERI中的多个电路元件1720a、1720b和1720c中的至少一个。在示例实施例中，第一输入/输出垫1805可以电连接到电路元件1720a。
在示例实施例中，第一半导体基底1810、共源极线1820等可以不设置在其中设置有第一输入/输出接触插塞1803的区域中。此外，第一输入/输出垫1805可以在第一方向(例如，Z方向)上不与字线1830叠置。参照图8，第一输入/输出接触插塞1803可以在与第一半导体基底1810的上表面平行的方向上与第一半导体基底1810分离，并且可以通过穿过单元区域CELL的层间绝缘层1815而连接到第一输入/输出垫1805。
在一些示例实施例中，可以选择性地形成第二输入/输出垫1705和第一输入/输出垫1805。例如，非易失性存储器装置1000可以仅包括设置在下绝缘膜1701上方的第二输入/输出垫1705，或者仅包括设置在上绝缘膜1801上方的第一输入/输出垫1805。在实施例中，非易失性存储器装置1000可以包括第二输入/输出垫1705和第一输入/输出垫1805两者。
在包括在单元区域CELL和外围电路区域PERI中的每个中的外垫键合区域PA和位线键合区域BLBA中的每个中，最上面的金属层的金属图案可以作为虚设图案存在，或者最上面的金属层可以是空的。
在非易失性存储器装置1000中，在外垫键合区域PA中，具有与单元区域CELL的上金属图案1872a的形状相同的形状的下金属图案1771a可以形成在外围电路区域PERI的最上面的金属层上，以与形成在单元区域CELL的最上面的金属层上的上金属图案1872a对应。形成在外围电路区域PERI的最上面的金属层上的下金属图案1771a可以不连接到外围电路区域PERI中的单独的接触件。接触件1871a可以设置在一些上金属图案1872a上。类似地，在外垫键合区域PA中，具有与外围电路区域PERI的下金属图案1773a的形状相同的形状的上金属图案1872a可以形成在单元区域CELL的最上面的金属层上，以与形成外围电路区域PERI的最上面的金属层上的下金属图案1773a对应。接触件1772a可以设置在下金属图案1773a上。
下键合金属1771b和1772b可以形成在字线键合区域WLBA的第二金属层1740b上。在字线键合区域WLBA中，外围电路区域PERI的下键合金属1771b和1772b可以通过键合方法电互连到单元区域CELL的上键合金属1871b和1872b。
此外，在位线键合区域BLBA中，具有与外围电路区域PERI的下金属图案1752的形状相同的形状的上金属图案1892可以与形成在外围电路区域PERI的最上面的金属层上的下金属图案1752对应地形成在单元区域CELL的最上面的金属层上。接触件可以不形成在形成于单元区域CELL的最上面的金属层上的上金属图案1892上。接触件1751可以形成在下金属图案1752上。
然而，图8中示出的非易失性存储器装置1000仅是用于描述晶圆键合方法的示例，而根据晶圆键合方法的非易失性存储器装置1000的结构可以不限于图8中示出的结构。
图9至图12是示出根据本公开的示例实施例的非易失性存储器装置的图。
根据本公开的示例实施例的图9至图12中示出的非易失性存储器装置200、300、400和500中的每个可以对应于图2中示出的非易失性存储器装置100。
在每个示例实施例中，页缓冲器可以包括由沿第一方向(例如，Z方向)顺序地堆叠的源极区域、沟道区域和漏极区域限定的多个垂直晶体管。因此，通过将页缓冲器布置为一一连接到存储器单元串，即使从页缓冲器输出数据的速度比将数据施加到页缓冲器的速度慢，也可以将数据连续地存储在空的页缓冲器中。然而，这仅是示例实施例，而实施例不限于此，并且页缓冲器和/或外围电路的结构和布置可以根据示例实施例而变化。
参照图9，非易失性存储器装置200可以包括第一半导体结构210、第二半导体结构220和第三半导体结构230，第一半导体结构210包括第一半导体基底211和存储器单元区域212，第二半导体结构220包括第二半导体基底221和页缓冲器222，第三半导体结构230包括第三半导体基底231、缓冲存储器232以及诸如行解码器223、感测放大器233、复用器235和其他外围电路234的外围电路。
在实施例中，页缓冲器222可以首先连接到存储器单元(CELL)的连接部，以感测存储器单元的值。也就是说，页缓冲器222与多个存储器单元之间的连接距离可以短于其他外围电路与多个存储器单元之间的连接距离。
在根据本公开的示例实施例的非易失性存储器装置200中，页缓冲器222可以包括直接连接到多个存储器单元的感测页缓冲器222a以及与感测页缓冲器222a串联连接的至少一个通用页缓冲器222b。
与多个存储器单元中的每个对应的感测页缓冲器222a和至少一个通用页缓冲器222b可以在第一方向(例如，Z方向)上并排(side by side)设置。在这种情况下，至少一个通用页缓冲器222b之中的最远连接到感测页缓冲器222a的通用页缓冲器222b可以连接到位线BL。
通过输入/输出接口从外部装置10输入的数据可以存储在缓冲存储器232中，然后通过页缓冲器222编程到多个存储器单元中。然而，复用器235可以基于输入的数据的特性来确定是否使数据经过(pass through)缓冲存储器232。
例如，当数据存储于包括在缓冲存储器232中的所有存储器单元中时(例如，基于缓冲存储器232充满数据)，复用器235可以进行操作，以将从外部装置10输入的数据存储到多个存储器单元而不经过缓冲存储器232。然而，这仅是示例实施例，而实施例不限于此，并且复用器235的操作可以根据诸如数据容量和访问周期(access period)的特性而变化。此外，复用器235可以包括用于即使在读取操作中也以类似的方式设置数据处理路径的解复用器。
参照图10和图11，非易失性存储器装置300可以包括第一半导体结构310、第二半导体结构320和第三半导体结构330，第一半导体结构310包括第一半导体基底311和存储器单元区域312，第二半导体结构320包括第二半导体基底321和页缓冲器322，第三半导体结构330包括第三半导体基底331、缓冲存储器332以及诸如行解码器323、感测放大器333、复用器335和其他外围电路334的外围电路，并且非易失性存储器装置400可以包括第一半导体结构410、第二半导体结构420和第三半导体结构430，第一半导体结构410包括第一半导体基底411和存储器单元区域412，第二半导体结构420包括第二半导体基底421和页缓冲器422，第三半导体结构430包括第三半导体基底431、缓冲存储器432以及诸如行解码器423、感测放大器433、复用器435和其他外围电路434的外围电路。
在根据本公开的示例实施例的非易失性存储器装置300和400中，页缓冲器322可以包括连接在多个存储器单元(CELL)与位线BL之间的感测页缓冲器322a，并且页缓冲器422可以包括连接在多个存储器单元(CELL)与位线BL之间的感测页缓冲器422a。在实施例中，页缓冲器322还可以包括连接到感测页缓冲器322a的通用页缓冲器322b，并且页缓冲器422还可以包括连接到感测页缓冲器422a的通用页缓冲器422b。
参照图10，非易失性存储器装置300的通用页缓冲器322b可以包括在第二半导体结构320中。在这种情况下，可以将多个存储器单元和缓冲存储器332的输入/输出接口共享。
参照图11，非易失性存储器装置400的通用页缓冲器422b可以包括在第三半导体结构430中。在这种情况下，可以单独地设置多个存储器单元和缓冲存储器432的输入/输出接口。
参照图12，非易失性存储器装置500可以包括第一半导体结构510、第二半导体结构520和第三半导体结构530，第一半导体结构510包括第一半导体基底511和存储器单元区域512，第二半导体结构520包括第二半导体基底521和页缓冲器522，第三半导体结构530包括第三半导体基底531、缓冲存储器532以及诸如行解码器523、感测放大器533、复用器535和其他外围电路534的外围电路。
在根据本公开的示例实施例的非易失性存储器装置500中，页缓冲器522可以包括直接连接到多个存储器单元的感测页缓冲器522a以及在第一方向(例如，Z方向)上与感测页缓冲器522a串联连接的至少一个通用页缓冲器522b。
在实施例中，非易失性存储器装置500的页缓冲器522可以连接到缓冲存储器532的存储器单元以交换数据。数据传输可以由其上形成有页缓冲器522的第二半导体基底521的外围电路控制。因此，至少一个通用页缓冲器522b之中的最远连接到感测页缓冲器522a的通用页缓冲器522b可以连接到用于控制数据传输的控制线CL。在这种情况下，缓冲存储器532可以连接在控制线CL与位线BL之间。
例如，包括缓冲存储器532、行解码器523和其他外围电路534的逻辑电路可以包括由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定的多个垂直晶体管。然而，这仅是示例，而实施例不限于此。
图13和图14是示出根据本公开的示例实施例的非易失性存储器装置的图。图15和图16是示出根据本公开的示例实施例的非易失性存储器装置的图。图17和图18是示出根据本公开的示例实施例的非易失性存储器装置的图。
参照图13至图18，根据示例实施例的非易失性存储器装置600、700和800中的每个可以对应于图9中示出的非易失性存储器装置200。
在实施例中，包括第一半导体基底611和存储器单元区域612的第一半导体结构610的结构及第一半导体结构610、第二半导体结构620和第三半导体结构630之间的连接关系、包括第一半导体基底711和存储器单元区域712的第一半导体结构710的结构及第一半导体结构710、第二半导体结构720和第三半导体结构730之间的连接关系、以及包括第一半导体基底811和存储器单元区域812的第一半导体结构810的结构及第一半导体结构810、第二半导体结构820和第三半导体结构830之间的连接关系可以对应于图3中示出的非易失性存储器装置100。在实施例中，对应的附图标记可以表示对应的元件。例如，包括第一半导体基底611和存储器单元区域612的第一半导体结构610、包括第一半导体基底711和存储器单元区域712的第一半导体结构710以及包括第一半导体基底811和存储器单元区域812的第一半导体结构810可以对应于包括第一半导体基底111和存储器单元区域112的第一半导体结构110。此外，第二半导体结构620、720和820可以对应于第二半导体结构120，第三半导体结构630、730和830可以对应于第三半导体结构130。此外，在实施例中，第一金属垫619、719和819可以对应于第一金属垫119，第二金属垫629、729和829可以对应于第二金属垫129，并以此类推。为了简化描述，可以省略对一些重复元件的进一步解释。
图13和图14中示出的非易失性存储器装置600中所包括的第三半导体结构630、图15和图16中示出的非易失性存储器装置700中所包括的第三半导体结构730以及图17和图18中示出的非易失性存储器装置800中所包括的第三半导体结构830可以包括由沿第一方向(例如，Z方向)顺序地堆叠的源极区域、沟道区域和漏极区域限定的多个垂直晶体管。
参照图13和图14，在根据本公开的示例实施例的非易失性存储器装置600中，行解码器623和其他外围电路634可以设置在其上设置有页缓冲器622的第二半导体基底621下方。在这种情况下，与页缓冲器622类似，行解码器623和其他外围电路634可以包括由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定的垂直晶体管。其他外围电路634可以接收命令CMD、地址ADDR和控制CTRL信号，以与外部主机(例如，外部装置10)交换数据。
由于页缓冲器622的尺寸受非易失性存储器装置600的存储容量的增大的影响最大，因此页缓冲器622可以设置在最宽的区域中。因此，在根据本公开的示例实施例的非易失性存储器装置600中，页缓冲器622可以形成在第二半导体基底621的宽的区域中，行解码器623和其他外围电路634可以设置在第二半导体基底621下方，从而使页缓冲器622的空间利用率最大化。
在实施例中，因为行解码器623和其他外围电路634形成在同一层上，所以可以使非易失性存储器装置600的在第一方向上的长度的增大最小化。
参照图15和图16，在根据本公开的示例实施例的非易失性存储器装置700中，行解码器723和其他外围电路734可以设置在其上设置有页缓冲器722的第二半导体基底721下方，附加电路736可以设置在第二半导体基底721下方。也就是说，第二半导体结构720还可以包括设置在外围电路与缓冲存储器732之间的附加电路736。
在这种情况下，与页缓冲器722类似，行解码器723、其他外围电路734和附加电路736可以包括由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定的垂直晶体管。
作为示例，附加电路736可以包括对存储在页缓冲器722中的值执行乘法与累加(MAC)运算的人工智能(AI)功能电路和/或对存储在页缓冲器722中的值执行纠错码(ECC)运算的纠错码(ECC)功能电路等。然而，这仅是示例实施例而不受限制，并且附加电路736可以被设计为执行各种功能。
在根据本公开的示例实施例的非易失性存储器装置700中，通过将包括垂直晶体管的附加电路736布置在与其他电路分离的层上，可以自由地添加新功能，而不受面积限制。具体地，当通过非易失性存储器装置700来执行由存储控制器执行的功能时，能够提高非易失性存储器装置700自身的性能。
例如，当附加电路736是纠错码(ECC)功能电路时，附加电路736可以设置为比页缓冲器722靠近输入/输出接口，以执行针对读取数据的错误检测和纠正功能。更具体地，附加电路736可以针对将被写入非易失性存储器装置700中的写入数据生成奇偶校验位，如此生成的奇偶校验位可以与写入数据一起存储在非易失性存储器装置700中。在非易失性存储器装置700中，在数据读取操作期间，附加电路736可以使用与读取数据一起读取的奇偶校验位来纠正读取数据中的错误，并且输出错误纠正后的读取数据。
例如，当附加电路736是人工智能(AI)功能电路时，附加电路736直接对从页缓冲器722输出的值进行计算，并且因此可以设置为靠近页缓冲器722。然而，这仅是示例，而实施例不限于此。
参照图17和图18，在根据本公开的示例实施例的非易失性存储器装置800中，行解码器823可以设置在其上设置有页缓冲器822的第二半导体基底821下方，其他外围电路834可以设置在第二半导体基底821下方。也就是说，行解码器823可以设置在位于其他外围电路834上方的单独的层上。
图19A至图19E是用于描述根据本公开的示例实施例的制造非易失性存储器装置的工艺的图。
图19A至图19E是示出制造图2和图3中示出的非易失性存储器装置100的工艺的图。图19A至图19E的制造工艺可以类似地应用于根据其他示例实施例的非易失性存储器装置200、300、400、500、600、700和800。然而，这仅是示例，而实施例不限于此。例如，可以独立地制造包括在非易失性存储器装置100中的第一半导体结构110、第二半导体结构120和第三半导体结构130，而与顺序无关。
参照图19A，在第一半导体结构110中，可以在第一半导体基底111上形成包括栅电极和沟道结构CH的存储器单元区域112。在这种情况下，可以在存储器单元区域112上方形成用于将第一半导体结构110键合到其他结构的第一金属垫119。
参照图19B，在第二半导体结构120中，可以在第二半导体基底121上形成包括页缓冲器122和行解码器123的外围电路区域。在这种情况下，可以在外围电路区域上方形成用于将第二半导体结构120键合到第一半导体结构110的第二金属垫129。例如，第二金属垫129的位置可以对应于第一金属垫119的位置。
如上所述，可以在第二半导体基底121下方设置用于将页缓冲器122和/或行解码器123电连接到外部电路的接触垫128。然而，这仅是示例性的示例实施例而不受限制，并且可以在第一半导体基底111的下表面上设置接触垫128。
参照图19C，可以在第二半导体结构120中形成穿过第二半导体基底121的连接结构140a。例如，可以将连接结构140a电连接到第二半导体结构120的行解码器123。然而，这仅是示例实施例，而实施例不限于此，并且可以将连接结构140a连接到第二半导体结构120的页缓冲器122。
参照图19D，在第三半导体结构130中，可以在第三半导体基底131上形成通过穿过第三半导体基底131的连接过孔138连接到第三金属垫139的其他外围电路134。在这种情况下，可以在其他外围电路134的一侧设置缓冲存储器132。可以在第三半导体结构130中形成用于将第三半导体结构130键合到第二半导体结构120的连接结构140b。例如，包括在第三半导体结构130中的连接结构140b的位置可以对应于包括在第二半导体结构120中的连接结构140a的位置。
参照图19E，可以将通过图19A至图19D中示出的工艺制造的第一半导体结构110、第二半导体结构120和第三半导体结构130键合为沿第一方向(例如，Z方向)上堆叠。例如，可以通过第一金属垫119和第二金属垫129的键合而将第一半导体结构110键合到第二半导体结构120。此外，可以通过连接结构140a和140b的键合而将第二半导体结构120键合到第三半导体结构130。
根据本公开的示例实施例，非易失性存储器装置以包括存储器单元区域的第一半导体结构、包括页缓冲器的第二半导体结构及包括缓冲存储器和外围电路的第三半导体结构在其中堆叠的结构被实现，因此，能够确保布置页缓冲器所需要的空间。
根据本公开的示例实施例，非易失性存储器装置可以通过使用垂直晶体管实现页缓冲器来尽可能多地利用空间。
根据本公开的示例实施例，非易失性存储器装置可以通过使用垂直晶体管实现缓冲存储器和/或外围电路来尽可能多地利用空间。
本公开的各种且有益的优点和效果不限于以上描述的内容，并且可以在描述本公开的示例性的示例实施例的过程中被更容易地理解。
尽管已经结合示例实施例示出和描述了本公开，但对本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的公开的精神和范围的情况下，可以做出修改和变化。因此，在不脱离权利要求中所描述的本发明构思的情况下，各种类型的替换、修改和改变对本领域普通技术人员而言将是可行的，并且属于本发明构思的范围。

Claims (20)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：
第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的存储器单元区域以及设置在存储器单元区域上的第一金属垫，存储器单元区域包括多个存储器单元，所述多个存储器单元包括彼此间隔开地堆叠的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；
第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器以及键合到第一金属垫的第二金属垫；以及
第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器和外围电路以及通过穿过第三半导体基底的第一连接结构连接到外围电路的第三金属垫，
其中，第二半导体结构通过穿过第二半导体基底的第二连接结构连接到第三半导体结构，页缓冲器包括多个垂直晶体管，
其中，所述多个垂直晶体管中的每个垂直晶体管包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域，并且
其中，第一半导体结构、第二半导体结构和第三半导体结构在第一方向上连接。
2.根据权利要求1所述的非易失性存储器装置，其中，第二半导体结构还包括行解码器，并且
其中，页缓冲器设置在行解码器的两侧。
3.根据权利要求2所述的非易失性存储器装置，其中，行解码器包括各自包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域的多个垂直晶体管。
4.根据权利要求1所述的非易失性存储器装置，其中，页缓冲器包括直接连接到所述多个存储器单元的感测页缓冲器以及与感测页缓冲器串联连接的至少一个通用页缓冲器。
5.根据权利要求4所述的非易失性存储器装置，其中，感测页缓冲器和所述至少一个通用页缓冲器对应于所述多个存储器单元中的每个存储器单元，并且
其中，感测页缓冲器在第一方向上设置在所述至少一个通用页缓冲器旁边。
6.根据权利要求5所述的非易失性存储器装置，其中，所述至少一个通用页缓冲器之中的距感测页缓冲器最远的通用页缓冲器连接到位线。
7.根据权利要求5所述的非易失性存储器装置，其中，所述至少一个通用页缓冲器之中的距感测页缓冲器最远的通用页缓冲器连接到用于控制数据传输的控制线，并且
其中，包括在第三半导体结构中的缓冲存储器连接在控制线与位线之间。
8.根据权利要求7所述的非易失性存储器装置，其中，缓冲存储器包括各自包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域的多个垂直晶体管。
9.根据权利要求1所述的非易失性存储器装置，其中，从所述非易失性存储器装置的外部接收的数据存储在缓冲存储器中，然后通过页缓冲器编程到所述多个存储器单元中的至少一个存储器单元中，并且
其中，所述非易失性存储器装置被配置为根据所述数据的特性来确定是否使所述数据经过缓冲存储器。
10.根据权利要求9所述的非易失性存储器装置，其中，基于缓冲存储器充满数据，从所述非易失性存储器装置的外部接收的所述数据在不经过缓冲存储器的情况下存储在所述多个存储器单元中的所述至少一个存储器单元中。
11.根据权利要求1所述的非易失性存储器装置，其中，页缓冲器包括连接在所述多个存储器单元与位线之间的感测页缓冲器。
12.根据权利要求11所述的非易失性存储器装置，其中，第三半导体结构还包括连接到感测页缓冲器的至少一个通用页缓冲器。
13.根据权利要求1所述的非易失性存储器装置，其中，用于将页缓冲器电连接到外部电路的接触垫设置在第一半导体基底的一侧上或第二半导体基底的一侧上。
14.根据权利要求1所述的非易失性存储器装置，其中，沟道区域包括纳米线，并且
其中，所述多个垂直晶体管中的每个垂直晶体管包括围绕沟道区域的栅电极。
15.一种非易失性存储器装置，所述非易失性存储器装置包括：
第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的存储器单元区域以及设置在存储器单元区域上的第一金属垫，存储器单元区域包括多个存储器单元，所述多个存储器单元包括彼此间隔开地堆叠的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；
第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器以及键合到第一金属垫的第二金属垫；以及
第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器、设置在缓冲存储器上的外围电路以及通过穿过第三半导体基底的第一连接结构连接到外围电路的第三金属垫，第三半导体结构通过穿过第二半导体基底的第二连接结构连接到第二半导体结构，
其中，外围电路包括连接到页缓冲器的行解码器和被配置为控制所述多个存储器单元的其他外围电路，
其中，第三半导体结构包括多个垂直晶体管，
其中，所述多个垂直晶体管中的每个垂直晶体管包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域，并且
其中，第一半导体结构、第二半导体结构和第三半导体结构在第一方向上连接。
16.根据权利要求15所述的非易失性存储器装置，其中，第三半导体结构包括设置在外围电路与缓冲存储器之间的附加电路。
17.根据权利要求16所述的非易失性存储器装置，其中，附加电路包括被配置为对存储在页缓冲器中的值执行纠错码运算的电路和/或被配置为对存储在页缓冲器中的值执行乘法与累加运算的电路。
18.根据权利要求15所述的非易失性存储器装置，其中，行解码器设置在其他外围电路上。
19.根据权利要求15所述的非易失性存储器装置，其中，页缓冲器包括所述多个垂直晶体管中的至少一部分垂直晶体管。
20.一种非易失性存储器装置，所述非易失性存储器装置包括：
第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的存储器单元区域以及设置在存储器单元区域上的第一金属垫，存储器单元区域包括多个存储器单元，所述多个存储器单元包括彼此间隔开地堆叠的栅电极以及穿过栅电极并连接到第一半导体基底的沟道结构；
第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器和行解码器以及键合到第一金属垫的第二金属垫；以及
第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器和其他外围电路以及通过穿过第三半导体基底的连接结构连接到其他外围电路的第三金属垫，
其中，行解码器设置在第二半导体基底的中心并且被页缓冲器围绕，并且
其中，所述多个存储器单元按照页缓冲器、行解码器和其他外围电路的顺序连接。
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