TWI836805B - 半導體記憶裝置 - Google Patents

Abstract

若依據實施形態，則半導體記憶裝置，係包含有第1記憶體胞陣列(11_1)、和第2記憶體胞陣列(11_2)。第1記憶體胞陣列，係包含有第1記憶體胞(MC)、第1選擇電晶體(ST1)、第2選擇電晶體(ST2)、第1字元線(WL)、第1選擇閘極線(SGD_1)、以及第2選擇閘極線(SGS_1)。第2記憶體胞陣列，係包含有第2記憶體胞(MC)、第3選擇電晶體(ST1)、第4選擇電晶體(ST2)、第2字元線(WL)、第3選擇閘極線(SGD_2)、以及第4選擇閘極線(SGS_2)。第1字元線與第2字元線係被與行解碼器(24)作共通連接。第1選擇閘極線和第2選擇閘極線和第3選擇閘極線以及第4選擇閘極線係各別被與行解碼器作連接。

Description

半導體記憶裝置

本發明之實施形態，係有關於半導體記憶裝置。 [關連申請案之引用] 本申請，係以於2022年6月3日所申請之日本專利申請第2022-90970號的優先權之利益作為基礎，並且謀求其之利益，而將其之內容全體藉由引用而包含於本發明中。

作為半導體記憶裝置，NAND型快閃記憶體係為周知。

在本發明之其中一個實施形態中，係提供一種能夠對於晶片面積之增加作抑制之半導體記憶裝置。

實施形態之半導體記憶裝置，係包含有第1記憶體胞陣列、和在第1方向上而被配置於前述第1記憶體胞陣列之上方處之第2記憶體胞陣列、以及行解碼器。前述第1記憶體胞陣列，係包含有：沿著前述第1方向而被作配置並且被串聯地作了連接的第1選擇電晶體、第1記憶體胞以及第2選擇電晶體；和朝向與前述第1方向相交叉之第2方向延伸並且被與前述第1記憶體胞作連接之第1字元線；和朝向前述第2方向延伸並且被與前述第1選擇電晶體作連接之第1選擇閘極線；和朝向前述第2方向延伸並且被與前述第2選擇電晶體作連接之第2選擇閘極線。前述第2記憶體胞陣列，係包含有：沿著前述第1方向而被作配置並且被串聯地作了連接的第3選擇電晶體、第2記憶體胞以及第4選擇電晶體；和朝向前述第2方向延伸並且被與前述第2記憶體胞作連接之第2字元線；和朝向前述第2方向延伸並且被與前述第3選擇電晶體作連接之第3選擇閘極線；和朝向前述第2方向延伸並且被與前述第4選擇電晶體作連接之第4選擇閘極線。前述第1字元線與前述第2字元線，係被與前述行解碼器作共通連接。前述第1選擇閘極線和前述第2選擇閘極線和前述第3選擇閘極線以及前述第4選擇閘極線，係各別地被與前述行解碼器作連接。

若依據上述之構成，則係可提供一種能夠對於晶片面積之增加作抑制的半導體記憶裝置。

以下，參照圖面，針對實施形態作說明。另外，在以下之說明中，針對具有略相同之功能以及構成的構成要素，係附加相同之元件符號。當並不需要進行重複說明的情況時，係會有將該些作省略的情況。又，在以下所示之各實施形態，係為對於用以將此實施形態之技術性思想具體化的裝置和方法作例示者。實施形態之技術性思想，係並非為將構成零件之材質、形狀、構造、配置等特定為下述之構成者。實施形態之技術性思想，在不脫離發明之要旨的範圍內，係可追加各種之變更。此些之實施形態或其變形，係亦被包含於申請專利範圍中所記載的發明及其均等範圍內。

1. 第1實施形態 針對第1實施形態之半導體記憶裝置作說明。

1.1 半導體記憶裝置之全體構成 首先，參照第1圖，針對半導體記憶裝置1之全體構成之其中一例作說明。第1圖，係為對於半導體記憶裝置1的全體構成作展示之區塊圖的其中一例。另外，在第1圖中，雖係將各區塊之連接的一部分藉由箭頭線來作標示，但是，區塊間之連接係並不被此些所限定。

半導體記憶裝置1，例如，係為3維層積型NAND型快閃記憶體。3維層積型NAND型快閃記憶體，係包含有於半導體基板上方而被3維性地作了配置的複數之非揮發性之記憶體胞電晶體。

如同在第1圖中所示一般，半導體記憶裝置1，係包含有複數之陣列晶片10、和電路晶片20。陣列晶片10，係為被設置有非揮發性之記憶體胞電晶體之陣列的晶片。電路晶片20，係為被設置有對於陣列晶片10作控制之電路的晶片。本實施形態之半導體記憶裝置1，係將複數之陣列晶片10與電路晶片20作貼合，而被形成。以下，當並不對於陣列晶片10與電路晶片20之任一者作限定的情況時，係僅單純標記為「晶片」。

在第1圖所示之例中，半導體記憶裝置1，係包含有2個的陣列晶片10_1以及10_2。另外，陣列晶片10之個數，係亦可為3個以上。

陣列晶片10，係包含有記憶體胞陣列11。記憶體胞陣列11，係為使非揮發之記憶體胞電晶體被3維性地作了配列之區域。以下，當對於陣列晶片10_1之記憶體胞陣列11作限定的情況時，係標記為記憶體胞陣列11_1。當對於陣列晶片10_2之記憶體胞陣列11作限定的情況時，係標記為記憶體胞陣列11_2。

記憶體胞陣列11，係具備有複數之區塊BLK。區塊BLK，例如，係為整批地而使資料被作刪除之複數之記憶體胞電晶體的集合。區塊BLK內之複數之記憶體胞電晶體，係被與行(row)以及列(column)相互附加有對應關係。在第1圖所示之例中，記憶體胞陣列11，係包含有BLK0、BLK1以及BLK2。以下，當對於記憶體胞陣列11_1之區塊BLK作限定的情況時，係標記為區塊BLK0_1、BLK1_1以及BLK2_1。當對於記憶體胞陣列11_2之區塊BLK作限定的情況時，係標記為區塊BLK0_2、BLK1_2以及BLK2_2。又，當對於記憶體胞陣列11_1之任一之區塊BLK作限定的情況時，係標記為區塊BLK_1。當對於記憶體胞陣列11_2之任一之區塊BLK作限定的情況時，係標記為區塊BLK_2。

區塊BLK，係包含有複數之字串單元SU。字串單元SU，例如，係為在寫入動作或者是讀出動作中，而被整批地作選擇之複數之NAND字串NS之集合。在第1圖所示之例中，區塊BLK，係包含有4個的字串單元SU0、SU1、SU2以及SU3。

字串單元SU，係包含有複數之NAND字串NS。NAND字串NS，係包含有被串聯地作了連接的複數之記憶體胞電晶體。

另外，記憶體胞陣列11內之區塊BLK之個數以及區塊BLK內之字串單元SU之個數，係為任意。關於記憶體胞陣列11之電路構成，係於後再述。

接著，針對電路晶片20作說明。電路晶片20，係包含有序列器21、電壓產生電路22、行驅動器23、行解碼器24以及感測放大器25。

序列器21，係為進行半導體記憶裝置1之控制之電路。序列器21，係被與電壓產生電路22、行驅動器23、行解碼器24以及感測放大器25作連接。而，序列器21，係對於電壓產生電路22、行驅動器23、行解碼器24以及感測放大器25進行控制。又，序列器21，係基於外部控制器之控制，而對於半導體記憶裝置1之全體之動作進行控制。更具體而言，序列器21，係實行寫入動作、讀出動作以及刪除動作等。

電壓產生電路22，係為產生在寫入動作、讀出動作以及刪除動作等中所被使用的電壓之電路。電壓產生電路22，係被與行驅動器23以及感測放大器25等作連接。電壓產生電路22，係將所產生了的電壓供給至行驅動器23以及感測放大器25等處。

行驅動器23，係為對於行解碼器24而供給電壓之驅動器。行驅動器23，係被與行解碼器24作連接。行驅動器23，例如係基於行位址(頁面位址等)，來將從電壓產生電路22所被施加之電壓供給至行解碼器24處。行位址，係為對於記憶體胞陣列11之行方向之配線作指定的位址訊號。頁面位址，係為對於後述之頁面作指定的位址訊號。位址訊號，係從外部控制器而被作供給。

行解碼器24，係為進行行位址之解碼之電路。行解碼器24，係基於行位址(區塊位址等)之解碼結果，而選擇記憶體胞陣列11內之任一之區塊BLK。區塊位址，係為對於區塊BLK作指定的位址訊號。

更具體而言，行解碼器24，係經由複數之字元線WL和複數之選擇閘極線SGD以及SGS，而被與記憶體胞陣列11作連接。字元線WL，係為在記憶體胞電晶體之控制中而被使用之配線。選擇閘極線SGD以及SGS，係為在字串單元SU之選擇中而被使用之配線。行解碼器24，係對於與所選擇了的區塊BLK相對應之字元線WL以及選擇閘極線SGD與SGS，而施加從行驅動器23所供給之電壓。

在本實施形態中，記憶體胞陣列11_1之字元線WL與記憶體胞陣列11_2之字元線WL，係被與行解碼器24作共通連接。又，記憶體胞陣列11_1之選擇閘極線SGD與記憶體胞陣列11_2之選擇閘極線SGD，係分別獨立地而被與行解碼器24作連接。同樣的，記憶體胞陣列11_1之選擇閘極線SGS與記憶體胞陣列11_2之選擇閘極線SGS，係分別獨立地而被與行解碼器24作連接。亦即是，記憶體胞陣列11_1之選擇閘極線SGD與記憶體胞陣列11_2之選擇閘極線SGD，係並未被作電性連接。同樣的，記憶體胞陣列11_1之選擇閘極線SGS與記憶體胞陣列11_2之選擇閘極線SGS，係並未被作電性連接。換言之，記憶體胞陣列11_1與記憶體胞陣列11_2，係將字元線WL作共有。又，記憶體胞陣列11_1與記憶體胞陣列11_2，係並不將選擇閘極線SGD以及SGS作共有。

感測放大器25，係為進行資料之寫入以及讀出之電路。感測放大器25，在讀出動作時，係對於從其中一個的區塊BLK之其中一個的字串單元SU所被讀出的資料作感測。又，感測放大器25，在寫入動作時，係對於記憶體胞陣列11而供給與寫入資料相對應之電壓。

感測放大器25，係經由複數之位元線BL，而被與記憶體胞陣列11作連接。位元線BL，係被與記憶體胞陣列11內之各字串單元SU之1個的NAND字串NS共通地作連接。在本實施形態中，記憶體胞陣列11_1以及11_2之位元線BL，係被與感測放大器25作共通連接。亦即是，記憶體胞陣列11_1與記憶體胞陣列11_2，係將位元線BL作共有。

1.2 記憶體胞陣列之電路構成 接著，參照第2圖，針對記憶體胞陣列11_1以及11_2之電路構成之其中一例作說明。第2圖，係為記憶體胞陣列11_1以及11_2之電路圖。

如同在第2圖中所示一般，記憶體胞陣列11_1以及11_2之各字串單元SU，係包含有複數之NAND字串NS。

NAND字串NS，係包含有複數之記憶體胞電晶體MC以及選擇電晶體ST1和ST2。在第2圖所示之例中，NAND字串NS，係包含有5個的記憶體胞電晶體MC0～MC4。另外，記憶體胞電晶體MC之個數係為任意。

記憶體胞電晶體MC，係將資料非揮發性地作保持。記憶體胞電晶體MC，係包含有控制閘極和電荷積蓄層。記憶體胞電晶體MC，係可為MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型，亦可為FG(Floating Gate)型。MONOS型，係在電荷積蓄層中使用有絕緣體。FG型，係在電荷積蓄層中使用有導電體。以下，係針對記憶體胞電晶體MC乃身為MONOS型的情況來進行說明。

選擇電晶體ST1以及ST2，係在各種動作時之字串單元SU之選擇中被作使用。選擇電晶體ST1以及ST2之個數係為任意。選擇電晶體ST1以及ST2，係只要在NAND字串NS處而各別被包含有1個以上即可。

各NAND字串NS內之記憶體胞電晶體MC以及選擇電晶體ST1和ST2之電流路徑，係被串聯地作連接。在第2圖所示之例中，從紙面下側起朝向上側地，以選擇電晶體ST2、記憶體胞電晶體MC0、MC1、MC2、MC3以及MC4、選擇電晶體ST1之順序，各個的電流路徑係被串聯地作連接。選擇電晶體ST1之汲極，係被與其中一個的位元線BL作連接。選擇電晶體ST2之源極，係被與源極線SL作連接。

字串單元SU內之複數之選擇電晶體ST1之汲極，係分別被與相異之位元線BL作連接。在第2圖所示之例中，字串單元SU內之n＋1個(n為0以上之整數)的選擇電晶體ST1之汲極，係分別被與n＋1根的位元線BL0～BLn作連接。又，記憶體胞陣列11_1以及11_2之各字串單元SU內之1個的選擇電晶體ST1之汲極，係共通地被與1個的位元線BL作連接。亦即是，記憶體胞陣列11_1以及11_2，係將位元線BL作共有。

在記憶體胞陣列11_1之1個的區塊BLK_1以及記憶體胞陣列11_2之1個的區塊BLK_2中所包含之複數之記憶體胞電晶體MC0～MC4之控制閘極，係分別被與字元線WL0～WL4共通地作連接。更具體而言，記憶體胞陣列11_1之區塊BLK0_1，係包含有複數之記憶體胞電晶體MC0。同樣的，記憶體胞陣列11_2之區塊BLK0_2，係包含有複數之記憶體胞電晶體MC0。區塊BLK0_1以及BLK0_2內之此些之複數之記憶體胞電晶體MC0的控制閘極，係被與1個的字元線WL0共通地作連接。記憶體胞電晶體MC1～MC4，亦係同樣的分別被與字元線WL1～WL4作連接。亦即是，區塊BLK0_1與BLK0_2，係將字元線WL作共有。

字串單元SU內之複數之選擇電晶體ST1之閘極，係被與1個的選擇閘極線SGD共通地作連接。更具體而言，記憶體胞陣列11_1之區塊BLK0_1內的字串單元SU0，係包含有複數之選擇電晶體ST1。字串單元SU0內之複數之選擇電晶體ST1之閘極，係被與選擇閘極線SGD0_1共通地作連接。同樣的，字串單元SU1內之複數之選擇電晶體ST1之閘極，係被與選擇閘極線SGD1_1共通地作連接。字串單元SU2內之複數之選擇電晶體ST1之閘極，係被與選擇閘極線SGD2_1共通地作連接。其他之區塊BLK_1亦為相同。以下，當對於記憶體胞陣列11_1之任一之選擇閘極線SGD作限定的情況時，係標記為選擇閘極線SGD_1。

記憶體胞陣列11_2之區塊BLK0_2內的字串單元SU0，係包含有複數之選擇電晶體ST1。字串單元SU0內之複數之選擇電晶體ST1之閘極，係被與選擇閘極線SGD0_2共通地作連接。同樣的，字串單元SU1內之複數之選擇電晶體ST1之閘極，係被與選擇閘極線SGD1_2共通地作連接。字串單元SU2內之複數之選擇電晶體ST1之閘極，係被與選擇閘極線SGD2_2共通地作連接。其他之區塊BLK_2亦為相同。以下，當對於記憶體胞陣列11_2之任一之選擇閘極線SGD作限定的情況時，係標記為選擇閘極線SGD_2。

字串單元SU內之複數之選擇電晶體ST2之閘極，係被與1個的選擇閘極線SGS共通地作連接。更具體而言，記憶體胞陣列11_1之區塊BLK0_1內的字串單元SU0，係包含有複數之選擇電晶體ST2。字串單元SU0內之複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGS0_1共通地作連接。同樣的，字串單元SU1內之複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGS1_1共通地作連接。字串單元SU2內之複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGS2_1共通地作連接。其他之區塊BLK_1亦為相同。以下，當對於記憶體胞陣列11_1之任一之選擇閘極線SGS作限定的情況時，係標記為選擇閘極線SGS_1。

記憶體胞陣列11_2之區塊BLK0_2內的字串單元SU0，係包含有複數之選擇電晶體ST2。字串單元SU0內之複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGS0_2共通地作連接。同樣的，字串單元SU1內之複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGS1_2共通地作連接。字串單元SU2內之複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGD2_2共通地作連接。其他之區塊BLK_2亦為相同。以下，當對於記憶體胞陣列11_2之任一之選擇閘極線SGS作限定的情況時，係標記為選擇閘極線SGS_2。

字元線WL0～WL4、選擇閘極線SGD0_1～SGD2_1及SGD0_2～SGD2_2、以及選擇閘極線SGS0_1～SGS2_1及SGS0_2～SGS2_2，係分別被與行解碼器24作連接。

位元線BL，係被與感測放大器25作連接。

源極線SL，例如，係在記憶體胞陣列11_1以及11_2之複數之區塊BLK間而被作共有。

以下，在1個的字串單元SU內而被與1個的字元線WL作了連接的複數之記憶體胞電晶體MC之集合，係標記為「胞單元CU」。例如，當記憶體胞電晶體MC為記憶1位元資料的情況，胞單元CU的記憶容量，係被定義為"1個頁面的資料"。基於記憶體胞電晶體MC所記憶的資料之位元數，胞單元CU，係能夠具有2個頁面的資料以上之記憶容量。

1.3 在晶片間之各種配線之連接 接著，參照第3圖以及第4圖，針對在晶片間之各種配線之連接的其中一例作說明。第3圖，係為對於記憶體胞陣列11_1及11_2以及電路晶片20之配置作展示之概念圖。第4圖，係為對於記憶體胞陣列11_1及11_2以及電路晶片20之配置作展示之剖面圖。在第4圖中，為了將說明簡略化，在1個的記憶體胞陣列11處，係展示有1個的字元線WL。在以下之說明中，X方向，係對應於字元線WL之延伸方向。Y方向，係與X方向相交叉。Y方向，係對應於位元線BL之延伸方向。Z方向，係對應於與X方向以及Y方向相交叉之方向。亦即是，Z方向，係對應於晶片之層積方向。

如同在第3圖以及第4圖中所示一般，在電路晶片20之上，係被配置有記憶體胞陣列11_1。又，在記憶體胞陣列11_1之上，係被配置有記憶體胞陣列11_2。換言之，在電路晶片20之上，係被層積有陣列晶片10_1以及10_2。

記憶體胞陣列11_1以及11_2，係包含有胞部以及插塞連接部。胞部，係為記憶體胞電晶體所被作配置之區域。更具體而言，如同在第4圖中所示一般，在胞部處，係被設置有複數之記憶體柱MP。1個的記憶體柱MP，係對應於1個的NAND字串NS。關於記憶體柱MP之構成，係於後再述。在字元線WL與記憶體柱MP所相互交叉之位置處，係被設置有記憶體胞電晶體MC。在選擇閘極線SGD與記憶體柱MP所相互交叉之位置處，係被設置有選擇電晶體ST1。在選擇閘極線SGS與記憶體柱MP所相互交叉之位置處，係被設置有選擇電晶體ST。記憶體柱MP之其中一端，係被與源極線SL作共通連接。記憶體柱MP之另外一端，係被與位元線BL作連接。

被配置在記憶體胞陣列11_1以及11_2之胞部處的位元線BL，係被與電路晶片20之感測放大器25作共通連接。

插塞連接部，係為分別被與字元線WL以及選擇閘極線SGD與SGS作了連接的複數之接觸插塞所被作設置之區域。

記憶體胞陣列11_1以及11_2之字元線WL，係被與電路晶片20之行解碼器24作共通連接。

記憶體胞陣列11_1之選擇閘極線SGD_1，係被與電路晶片20之行解碼器24作連接。記憶體胞陣列11_2之選擇閘極線SGD_2，係被與電路晶片20之行解碼器24作連接。記憶體胞陣列11_1之選擇閘極線SGD_1與記憶體胞陣列11_2之選擇閘極線SGD_2，係並未被作電性連接。

同樣的，記憶體胞陣列11_1之選擇閘極線SGS_1，係被與電路晶片20之行解碼器24作連接。記憶體胞陣列11_2之選擇閘極線SGS_2，係被與電路晶片20之行解碼器24作連接。記憶體胞陣列11_1之選擇閘極線SGS_1與記憶體胞陣列11_2之選擇閘極線SGS_2，係並未被作電性連接。

1.4 插塞連接部之構成 接著，參照第5圖，針對插塞連接部之構成之其中一例作說明。第5圖，係為對於陣列晶片10_1以及10_2之插塞連接部之構成作展示的立體圖。在第5圖中，為了將說明簡略化，係將胞部作省略。又，在第5圖中，為了將說明簡略化，在1個的記憶體胞陣列11處，係展示有1個的字元線WL。在以下之說明中，當對於從陣列晶片10起而朝向電路晶片20之Z方向作限定的情況時，係標記為Z1方向。當對於從電路晶片20起而朝向陣列晶片10之Z方向作限定的情況時，係標記為Z2方向。

如同在第5圖中所示一般，在記憶體胞陣列11之各區塊BLK中，於插塞連接部處，字元線WL以及選擇閘極線SGD與SGS之於X方向上而延伸的兩端，係被以階梯狀來作拉出。以下，將被以階梯狀來作了拉出的區域，標記為「梯階(terrace)」。

首先，針對陣列晶片10_2作說明。例如，在記憶體胞陣列11_2之紙面右側之插塞連接部處，於字元線WL、選擇閘極線SGD_2以及選擇閘極線SGS_2之各梯階之上，係被設置有接觸插塞CP1_2。接觸插塞CP1_2，係於Z方向上延伸。於朝向Z1方向之接觸插塞CP1_2之上，係被設置有配線層IL_2。配線層IL_2，係於Y方向上延伸。於朝向Z1方向之配線層IL_2之上，係被設置有接觸插塞CP3_2。接觸插塞CP3_2，係於Z方向上延伸。於朝向Z1方向之接觸插塞CP3_2之上，係被設置有電極墊片PD。電極墊片PD，係被使用於與其他之晶片之間之電性連接中。電極墊片PD，係被設置在與其他之晶片之間之貼合面處。

接著，針對陣列晶片10_1作說明。在陣列晶片10_1與陣列晶片10_2之間之貼合面處，於與陣列晶片10_2之電極墊片PD相對向的位置處，係被配置有陣列晶片10_1之電極墊片PD。於朝向Z1方向之電極墊片PD之上，係被設置有接觸插塞CP2。接觸插塞CP2，係於Z方向上延伸。接觸插塞CP2，係貫通(通過)記憶體胞陣列11_1之字元線WL以及選擇閘極線SGD_1及SGS_1。接觸插塞CP2，係並不被與字元線WL以及選擇閘極線SGD_1及SGS_1作電性連接。例如，在記憶體胞陣列11_1之紙面右側之插塞連接部處，於字元線WL、選擇閘極線SGD_1以及選擇閘極線SGS_1之各梯階之上，係被設置有接觸插塞CP1_1。接觸插塞CP1_1，係於Z方向上延伸。以下，當並不對於接觸插塞CP1_1以及CP1_2之其中一者作限定的情況時，係標記為「接觸插塞CP1」。

於朝向Z1方向之接觸插塞CP1_1以及CP2之上，係被設置有配線層IL_1。配線層IL_1，係於Y方向上延伸。更具體而言，被與記憶體胞陣列11_1之字元線WL作了連接的接觸插塞CP1_1、和被與記憶體胞陣列11_2之字元線WL作電性連接的接觸插塞CP2，係被與1個的配線層IL_1作共通連接。被與記憶體胞陣列11_1之選擇閘極線SGD_1作了連接的接觸插塞CP1_1、和被與記憶體胞陣列11_2之選擇閘極線SGD_2作電性連接的接觸插塞CP2，係分別被與相異之配線層IL_1作連接。同樣的，被與記憶體胞陣列11_1之選擇閘極線SGS_1作了連接的接觸插塞CP1_1、和被與記憶體胞陣列11_2之選擇閘極線SGS_2作電性連接的接觸插塞CP2，係分別被與相異之配線層IL_1作連接。於朝向Z1方向之配線層IL_1之上，係被設置有接觸插塞CP3_1。接觸插塞CP3_1，係於Z方向上延伸。以下，當並不對於配線層IL_1以及IL_2之其中一者作限定的情況時，係標記為「配線層IL」。又，當並不對於接觸插塞CP3_1以及CP3_2之其中一者作限定的情況時，係標記為「接觸插塞CP3」。

1.5 記憶體胞陣列之平面構成 接著，參照第6圖以及第7圖，針對記憶體胞陣列11之平面構成之其中一例作說明。第6圖，係為記憶體胞陣列11_2之平面圖。第7圖，係為記憶體胞陣列11_1之平面圖。另外，在第6圖以及第7圖所示之例中，為了將說明簡略化，係針對各區塊BLK為包含有1個的字串單元SU的情況來作說明。又，在第6圖以及第7圖所示之例中，係將絕緣層作省略。

首先，針對記憶體胞陣列11_2之平面構成作說明。

如同在第6圖中所示一般，例如，區塊BLK0_2以及BLK1_2，係從紙面上側起朝向下側地，而在Y方向並排地被作配置。區塊BLK，係包含有胞部以及插塞連接部。在區塊BLK之中央部處，係被設置有胞部。在區塊BLK之2個的端部處，係被設置有插塞連接部。

在各區塊BLK處，複數之配線層102，係在Z方向上相互分離地而被作層積。例如，作為選擇閘極線SGS、字元線WL0～WL4以及選擇閘極線SGD而分別起作用之7層的配線層102，係被依序作層積。例如，7層的配線層102，係在插塞連接部處，被以於X方向上延伸之階梯狀來作拉出。在各配線層102之朝向Y方向之2個的側面處，係分別被設置有細縫SLT。細縫SLT，係於X方向以及Z方向上而延伸。細縫SLT，係將配線層102在各區塊BLK之每一者處而作分離。

在胞部處，係被設置有複數之記憶體柱MP。記憶體柱MP，係為對應於NAND字串NS之柱。關於記憶體柱MP之構造的詳細內容，係於後再述。記憶體柱MP，係於Z方向上延伸。記憶體柱MP，係貫通(通過)於Z方向上而被作了層積的複數之配線層102。

在第6圖所示之例中，區塊BLK內之複數之記憶體柱MP，係朝向X方向而被作交錯配置。另外，記憶體柱MP之配列，係可任意作設計。記憶體柱MP之配列，例如，係亦可為8列之交錯配置。又，記憶體柱MP之配列，係亦可並非為交錯配置。

於記憶體柱MP之上方處，複數之位元線BL係在X方向上並排地被作配置。位元線BL，係於Y方向上延伸。記憶體柱MP，係被與其中一個的位元線BL作電性連接。

記憶體胞陣列11_2之插塞連接部，係包含有CP1區域。在第6圖所示之例中，於紙面右側之插塞連接部處係被設置有CP1區域，於紙面左側之插塞連接部處係並未被設置有CP1區域。

CP1區域，係為複數之接觸插塞CP1所被作設置之區域。接觸插塞CP1之其中一端，係被與其中1個的配線層102之梯階作連接。而，接觸插塞CP1，係並未被與其他之配線層102作電性連接。在第6圖所示之例中，於1個的CP1區域內，係被設置有7個的接觸插塞CP1。7個的接觸插塞CP1之其中一端，係分別被與7層的配線層102之梯階作連接。以下，當對於分別被與字元線WL0、WL1、WL2、WL3以及WL4作連接之接觸插塞CP1作限定的情況時，係標記為接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3以及CP1_w4。當對於分別被與選擇閘極線SGD以及SGS作連接之接觸插塞CP1作限定的情況時，係標記為接觸插塞CP1_d以及CP1_s。在第6圖所示之例中，從記憶體胞陣列11_2之X方向之端部起朝向胞部地，接觸插塞CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_d係並排為1列地而被作配置。

於接觸插塞CP1之上，係被設置有配線層111。記憶體胞陣列11_2之配線層111，係作為配線層IL_2而起作用。配線層111，係於Y方向上延伸。

接著，針對記憶體胞陣列11_1之平面構成作說明。以下，係以與記憶體胞陣列11_2之平面構成相異之處為中心來進行說明。

如同在第7圖中所示一般，胞部之構成，係與記憶體胞陣列11_2相同。

記憶體胞陣列11_1之插塞連接部，係包含有CP1區域以及CP2區域。在第7圖所示之例中，於紙面右側之插塞連接部處係被設置有CP1區域以及CP2區域，於紙面左側之插塞連接部處係並未被設置有CP1區域以及CP2區域。

CP1區域之構成，係與記憶體胞陣列11_2相同。

CP2區域，係為複數之接觸插塞CP2所被作設置之區域。接觸插塞CP2，係於Z方向上延伸。接觸插塞CP2，係貫通記憶體胞陣列11_1。接觸插塞CP2，係並未被與記憶體胞陣列11_1之配線層102作電性連接。接觸插塞CP2，係經由在第6圖中所作了說明的陣列晶片10_2之配線層111，而被與記憶體胞陣列11_2之接觸插塞CP1作電性連接。

在第7圖所示之例中，於1個的CP2區域內，係被設置有7個的接觸插塞CP2。7個的接觸插塞CP2，係分別對應於記憶體胞陣列11_2之7個的接觸插塞CP1。以下，將分別被與記憶體胞陣列11_2之接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3以及CP1_w4作連接的接觸插塞CP2，標記為接觸插塞CP2_w0、CP2_w1、CP2_w2、CP2_w3、CP2_w4。將分別被與記憶體胞陣列11_2之接觸插塞CP1_d以及CP1_s作連接的接觸插塞CP2，標記為接觸插塞CP2_d以及CP2_s。

於記憶體胞陣列11_1之接觸插塞CP1以及CP2之上，係被設置有配線層111。記憶體胞陣列11_1之配線層111，係作為配線層IL_1而起作用。接觸插塞CP1_w0～CP1_w4，係經由配線層111而分別被與接觸插塞CP2_w0～CP2_w4作連接。又，在接觸插塞CP1_d與接觸插塞CP2_d之上，係分別被設置有相異之配線層111。亦即是，接觸插塞CP1_d與接觸插塞CP2_d，係並未被作電性連接。同樣的，在接觸插塞CP1_s與接觸插塞CP2_s之上，係分別被設置有相異之配線層111。亦即是，接觸插塞CP1_s與接觸插塞CP2_s，係並未被作電性連接。

亦即是，記憶體胞陣列11_1之區塊BLK0_1之字元線WL0～WL4，係分別被與記憶體胞陣列11_2之區塊BLK0_2之字元線WL0～WL4作電性連接。而，記憶體胞陣列11_1之區塊BLK0_1之選擇閘極線SGD，係並不被與記憶體胞陣列11_2之區塊BLK0_2之選擇閘極線SGD作電性連接。記憶體胞陣列11_1之區塊BLK0_1之選擇閘極線SGS，係並不被與記憶體胞陣列11_2之區塊BLK0_2之選擇閘極線SGS作電性連接。其他之區塊BLK亦為相同。

1.6 半導體記憶裝置之剖面構成 接著，針對半導體記憶裝置1之剖面構成作說明。

1.6.1 A1-A2剖面之構成 首先，參照第8圖，針對半導體記憶裝置1之A1-A2剖面之構成之其中一例作說明。第8圖，係為沿著第6圖以及第7圖的A1-A2線之剖面圖。

如同在第8圖中所示一般，半導體記憶裝置1，係具有使陣列晶片10_1以及10_2與電路晶片20被作了貼合之構成。各個的晶片，係經由被設置在各個的晶片處之電極墊片PD，而彼此被作電性連接。

首先，針對陣列晶片10_1之內部構成作說明。

陣列晶片10_1，係包含有記憶體胞陣列11_1以及各種配線層。各種配線層，係被使用在記憶體胞陣列11_1與陣列晶片10_2以及電路晶片20之間之連接中。

陣列晶片10_1，係包含有絕緣層101、105、110、112以及114、配線層102、103、104以及111、和導電體106、107、108、109、113以及115。

在記憶體胞陣列11_1內，複數之絕緣層101與複數之配線層102係被1層1層地交互層積。在第8圖中所示之例，係為字元線WL4之梯階之剖面。因此，作為選擇閘極線SGS以及字元線WL0～WL4而起作用之6層的配線層102，係朝向Z1方向而被依序作層積。以下，當對於分別作為字元線WL0、WL1、WL2、WL3以及WL4而起作用之配線層102作限定的情況時，係標記為配線層102_w0、102_w1、102_w2、102_w3以及102_w4。當對於分別作為選擇閘極線SGD以及SGS而起作用之配線層102作限定的情況時，係標記為配線層102_d以及102_s。

在絕緣層101處，例如係使用有包含矽與氧之氧化矽(SiO)。配線層102，係包含導電性材料。在導電性材料中，例如，係使用有金屬材料、n型半導體或者是p型半導體。例如，作為配線層102之導電性材料，係使用有氮化鈦(TiN)/鎢(W)之層積構造。於此情況，TiN係以覆蓋W的方式而被形成。另外，配線層102，係亦可包含有包含氧與鋁之氧化鋁(AlO)等之高介電率材料。於此情況，高介電率材料，係以覆蓋導電性材料的方式而被形成。

複數之配線層102，係藉由於X方向上而延伸之細縫SLT，而在區塊BLK之每一者處被作分離。細縫SLT內，係藉由絕緣層105而被作填埋。在絕緣層105處，例如係使用有SiO。

在Z2方向上，於配線層102_s之上方處，係被設置有配線層103。在配線層102與配線層103之間，係被設置有絕緣層101。配線層103，係作為源極線SL而起作用。在Z2方向上，於配線層103之上，係被設置有配線層104。配線層104，係作為用以將配線層103與電路晶片20作電性連接之配線層而被作使用。配線層103以及104，係包含導電性材料。在導電性材料中，例如，係使用有金屬材料、n型半導體或者是p型半導體。

於Z1方向上，係在各配線層102之上設置有接觸插塞CP1。接觸插塞CP1，例如係具有圓柱形狀。接觸插塞CP1，係包含導電體106。導電體106，例如係具有圓柱形狀。導電體106之其中一端，係與配線層102相接。在導電體106處，例如係使用有包含鎢(W)以及氮化鈦(TiN)等之金屬材料。於此情況，TiN係作為阻障金屬而起作用，並以覆蓋W的方式而被形成。在第8圖所示之例中，於作為字元線WL4而起作用的配線層102之上，係被設置有接觸插塞CP1_w4。

被設置有貫通複數之配線層102之接觸插塞CP2。接觸插塞CP2，例如係具有圓柱形狀。接觸插塞CP2，係包含導電體109以及絕緣層110。導電體109，例如係具有圓柱形狀。在導電體109處，例如係使用有包含鎢(W)以及氮化鈦(TiN)等之金屬材料。絕緣層110，係以覆蓋導電體109之側面(外周)的方式而被作設置。絕緣層110，例如係具有圓筒形狀。藉由絕緣層110，導電體109係並不被與配線層102作電性連接。在絕緣層110處，例如係使用有SiO。

於接觸插塞CP2所被作設置之CP2區域處，係並未被設置有配線層103以及配線層104。而，在Z2方向上，於配線層102之上方處，係被設置有導電體108。在配線層102與導電體108之間，係被設置有絕緣層101。導電體108，係與接觸插塞CP2之其中一端相接。

在Z1方向上，於配線層102之上方處，係被設置有配線層111。配線層111，係於Y方向上延伸。在配線層102與配線層111之間，係被設置有絕緣層101。配線層111，係包含導電性材料。在導電性材料中，例如，係使用有包含Cu或Al等之金屬材料。

使其中一端被與作為字元線WL而起作用的配線層102作了連接之接觸插塞CP1之另外一端，係經由配線層111而被與接觸插塞CP2之另外一端作電性連接。被與配線層111作連接之接觸插塞CP1以及CP2，係沿著Y方向而被並排地作配置。在第8圖所示之例中，接觸插塞CP1_w4與接觸插塞CP2_w4係被作連接。

於Z1方向上，係在各配線層111之上設置有接觸插塞CP3。接觸插塞CP3，例如係具有圓柱形狀。接觸插塞CP3，係包含導電體107。導電體107，例如係具有圓柱形狀。導電體107之其中一端，係與配線層111相接。在導電體107處，例如，係使用有包含Cu(銅)或Al(鋁)等之金屬材料。

於Z1方向上，係在接觸插塞CP3以及絕緣層101之上，被設置有絕緣層112。在絕緣層112處，例如係使用有SiO。

在絕緣層112內，係被設置有複數之導電體113。導電體113，係作為電極墊片PD而起作用。例如，在1個的接觸插塞CP3之上，係被設置有1個的導電體113。在導電體113處，例如，係使用有包含Cu之金屬材料。

在Z2方向上，於配線層104、絕緣層101以及導電體108之上，係被設置有絕緣層114。在絕緣層114處，例如係使用有SiO。

在絕緣層114內，係被設置有複數之導電體115。導電體115，係作為電極墊片PD而起作用。例如，在1個的導電體108之上，係被設置有1個的導電體115。在導電體115處，例如，係使用有包含Cu之金屬材料。

接著，針對陣列晶片10_2之內部構成作說明。以下，係以與陣列晶片10_1相異之處為中心來進行說明。

在陣列晶片10_2處，於陣列晶片10_1之構成中所作了說明的接觸插塞CP2、導電體108、絕緣層114以及導電體115係被廢除。其他之構成，係與陣列晶片10_1相同。陣列晶片10_2之導電體113，係被與陣列晶片10_1之導電體115作連接。

例如，陣列晶片10_2之配線層102，係經由陣列晶片10_2之接觸插塞CP1(CP1_2)、陣列晶片10_2之配線層111(IL_2)、陣列晶片10_2之接觸插塞CP3(CP3_2)、陣列晶片10_2之導電體113(PD)、陣列晶片10_1之導電體115(PD)以及陣列晶片10_1之導電體108，而被與陣列晶片10_1之接觸插塞CP2作電性連接。

在第8圖所示之例中，陣列晶片10_2之區塊BLK0_2之配線層102_w4與陣列晶片10_1之區塊BLK0_1之配線層102_w4，係被作電性連接。換言之，記憶體胞陣列11_2之字元線WL4與在Z1方向上而被配置於上方處的記憶體胞陣列11_1之字元線WL4，係被作電性連接。此時，記憶體胞陣列11_2之接觸插塞CP1_w4與在Z1方向上而被配置於上方處的記憶體胞陣列11_1之接觸插塞CP1_w4，係被作電性連接。其他之字元線WL亦為相同。另外，於記憶體胞陣列11_2內，係亦可被設置有接觸插塞CP2以及導電體108。

接著，針對電路晶片20作說明。

電路晶片20，係包含有複數之電晶體Tr以及各種配線層。複數之電晶體Tr，係被使用於序列器21、電壓產生電路22、行驅動器23、行解碼器24以及感測放大器25等之中。

更具體而言，電路晶片20，係包含有半導體基板200、絕緣層201、202以及209、閘極電極203、導電體204、206、208以及210、和配線層205以及207。

在半導體基板200之表面近旁處，係被設置有元件分離區域。元件分離區域，例如，係將被設置在半導體基板200之表面近旁處的n型井區域與p型井區域作電性分離。元件分離區域內，係藉由絕緣層201而被作填埋。在絕緣層201處，例如係使用有SiO。

在半導體基板200之上，係被設置有絕緣層202。在絕緣層202處，例如係使用有SiO。

電晶體Tr，係包含有被設置在半導體基板200上之未圖示之閘極絕緣膜、被設置在閘極絕緣膜上之閘極電極203、被形成於半導體基板200處之未圖示之源極以及汲極。源極以及汲極，係經由導電體204，而分別被與配線層205作電性連接。導電體204，係於Z2方向上而延伸。導電體204，係作為接觸插塞而起作用。在配線層205上，係被設置有導電體206。導電體206，係於Z2方向上而延伸。導電體206，係作為接觸插塞而起作用。在導電體206之上，係被設置有配線層207。在配線層207之上，係被設置有導電體208。導電體208，係於Z2方向上而延伸。另外，被設置在電路晶片20處之配線層的層數，係為任意。導電體208，係作為接觸插塞而起作用。配線層205以及207，係藉由導電性材料而被構成。在導電體204、206及208以及配線層205及207處，例如，係使用有金屬材料、p型半導體或者是n型半導體。

在Z2方向上，於絕緣層202之上，係被設置有絕緣層209。在絕緣層209處，例如係使用有SiO。

在絕緣層209內，係被設置有複數之導電體210。導電體210，係作為電極墊片PD而起作用。例如，在1個的導電體208之上，係被設置有1個的導電體210。在導電體210處，例如，係使用有包含Cu之金屬材料。電路晶片20之導電體210，係被與陣列晶片10_1之導電體113作連接。

1.6.2 B1-B2剖面之構成 接著，參照第9圖，針對半導體記憶裝置1之B1-B2剖面之構成之其中一例作說明。第9圖，係為沿著第6圖以及第7圖的B1-B2線之剖面圖。以下，係注目於與第8圖相異之處來進行說明。

針對陣列晶片10_1之內部構成作說明。在第9圖中所示之例，係為選擇閘極線SGD之梯階之剖面。因此，作為選擇閘極線SGS、字元線WL0～WL4以及選擇閘極線SGD而起作用之7層的配線層102，係朝向Z1方向而被依序作層積。於作為選擇閘極線SGD而起作用的配線層102_d之上，係被設置有接觸插塞CP1_d。

被與作為選擇閘極線SGD以及SGS而起作用的配線層102作了連接之接觸插塞CP1，係並未被與接觸插塞CP2作電性連接。在第9圖所示之例中，接觸插塞CP1_d，係並未被與在Y方向上而相鄰之接觸插塞CP2_d作電性連接。接觸插塞CP1_d與接觸插塞CP2_d，係分別被與相異之配線層111作連接。配線層111，係分別被與相異之接觸插塞CP3作連接。同樣的，接觸插塞CP1_s，係並未被與在Y方向上而相鄰之接觸插塞CP2_s作電性連接。

1.6.3 C1-C2剖面之構成 接著，參照第10圖，針對半導體記憶裝置1之C1-C2剖面之構成之其中一例作說明。第10圖，係為沿著第6圖以及第7圖的C1-C2線之剖面圖。以下，係注目於接觸插塞CP1來進行說明。

如同在第10圖中所示一般，在陣列晶片10_1以及10_2之插塞連接部處，複數之配線層102係沿著X方向而被以階梯狀來作拉出。於各配線層102之梯階的朝向Z1方向之面上，係分別被設置有接觸插塞CP1。在第10圖所示之例中，於配線層102_s之梯階上，係被設置有接觸插塞CP1_s。於配線層102_w0之梯階上，係被設置有接觸插塞CP1_w0。於配線層102_w1之梯階上，係被設置有接觸插塞CP1_w1。於配線層102_w2之梯階上，係被設置有接觸插塞CP1_w2。於配線層102_w3之梯階上，係被設置有接觸插塞CP1_w3。於配線層102_w4之梯階上，係被設置有接觸插塞CP1_w4。於配線層102_d之梯階上，係被設置有接觸插塞CP1_d。接觸插塞CP1_s、CP1_w0～CP1_w4以及CP1_d之Z方向之長度，係互為相異。於接觸插塞CP1_s、CP1_w0～CP1_w4以及CP1_d之上，係分別被設置有配線層111。

1.6.4 D1-D2剖面之構成 接著，參照第11圖，針對半導體記憶裝置1之D1-D2剖面之構成之其中一例作說明。第11圖，係為沿著第6圖以及第7圖的D1-D2線之剖面圖。以下，係注目於接觸插塞CP2來進行說明。

如同在第11圖中所示一般，在陣列晶片10_1之插塞連接部處，係被設置有接觸插塞CP2_s、CP2_w0～CP2_w4以及CP2_d。在第11圖所示之例中，從紙面右側起朝向左側，接觸插塞CP2_s、CP2_w0～CP2_w4以及CP2_d係被依序作配置。接觸插塞CP2_s、CP2_w0～CP2_w4以及CP2_d，係具有概略相同之形狀(相同長度)。接觸插塞CP2_s、CP2_w0～CP2_w4以及CP2_d，係並未被與7層之配線層102_s、102_w0～102_w4以及102_d作電性連接。例如，接觸插塞CP2_s，係貫通配線層102_s。接觸插塞CP2_w0，係貫通配線層102_s以及102_w0。接觸插塞CP2_w1，係貫通配線層102_s、102_w0以及102_w1。接觸插塞CP2_w2，係貫通配線層102_s以及102_w0～102_w2。接觸插塞CP2_w3，係貫通配線層102_s以及102_w0～102_w3。接觸插塞CP2_w4，係貫通配線層102_s以及102_w0～102_w4。接觸插塞CP2_d，係貫通配線層102_s、102_w0～102_w4以及102_d。接觸插塞CP2_s、CP2_w0～CP2_w4以及CP2_d之其中一端，係分別被與相異之導電體108作連接。接觸插塞CP2_s、CP2_w0～CP2_w4以及CP2_d之另外一端，係分別被與相異之配線層111作連接。

1.6.5 E1-E2剖面之構成 接著，參照第12圖，針對半導體記憶裝置1之E1-E2剖面之構成之其中一例作說明。第12圖，係為沿著第6圖以及第7圖的E1-E2線之剖面圖。以下，係注目於記憶體柱MP以及位元線BL來進行說明。

如同在第12圖中所示一般，在陣列晶片10_1以及10_2之胞部處，係分別被設置有複數之記憶體柱MP。

記憶體柱MP，係貫通複數之配線層102。記憶體柱MP，係於Z方向上延伸。記憶體柱MP之其中一端，係與配線層103相接。在Z1方向上，於記憶體柱MP之另外一端之上，係被設置有導電體126。導電體126，係作為接觸插塞CP4而起作用。在導電體126之上，係被設置有導電體127。導電體127，係作為接觸插塞CP5而起作用。在Z1方向上，於記憶體柱MP之上方處，係被設置有複數之配線層128。複數之配線層128，係在X方向上而被並排配置。配線層128，係於Y方向上延伸。配線層128，係作為位元線BL而起作用。配線層128，係經由接觸插塞CP4以及CP5，而被與其中一個的記憶體柱MP作連接。

在陣列晶片10_1處，配線層128之其中一端，係經由導電體130而被與導電體115作連接。進而，配線層128之其中一端，係經由導電體131而被與導電體113作連接。導電體130以及131，係於Y方向上而分別作延伸。導電體130以及131，係作為接觸插塞CP6以及CP7而起作用。

在陣列晶片10_2處，配線層128之其中一端，係經由導電體131而被與導電體113作連接。故而，「記憶體胞陣列11_2之配線層128」與於Z1方向上而被配置在上方處之「記憶體胞陣列11_1之配線層128」，係被作電性連接。換言之，在1個的位元線BL處，記憶體胞陣列11_2之記憶體柱MP與於Z1方向上而被配置在上方處的記憶體胞陣列11_1之記憶體柱MP，係被作電性連接。

在導電體126、127、130及131以及配線層128處，例如，係使用有W、Al或Cu等之金屬材料。

接著，針對記憶體柱MP之內部構成進行說明。

記憶體柱MP，係包含有阻隔絕緣膜120、電荷積蓄層121、穿隧絕緣膜122、半導體層123、芯層124以及間隙層125。

更具體而言，係被設置有貫通複數之配線層102之洞MH。洞MH，係與記憶體柱MP相對應。洞MH之Z2方向之端部，係到達配線層103處。在洞MH之側面處，係從外側起而依序被層積有阻隔絕緣膜120、電荷積蓄層121以及穿隧絕緣膜122。例如，當洞MH係為圓筒形狀的情況時，阻隔絕緣膜120、電荷積蓄層121以及穿隧絕緣膜122，係分別具有圓筒形狀。以與穿隧絕緣膜122之側面相接的方式，而被設置有半導體層123。半導體層123之Z2方向之端部，係與配線層103相接。半導體層123，係為記憶體胞電晶體MC和選擇電晶體ST1以及ST2之通道所被形成之區域。故而，半導體層123，係作為將選擇電晶體ST2、記憶體胞電晶體MC0～MC4以及選擇電晶體ST1之電流路徑作連接的訊號線而起作用。半導體層123之內部，係藉由芯層124而被作填埋。在半導體層123以及芯層124之Z1方向之端部之上，係被設置有使側面與穿隧絕緣膜122相接之間隙層125。亦即是，記憶體柱MP，係通過複數之配線層102之內部，並包含有於Z方向上而延伸之半導體層123。另外，間隙層125，係亦可被廢除。

在阻隔絕緣膜120、穿隧絕緣膜122以及芯層124處，例如係使用有SiO。在電荷積蓄層121處，例如係使用有氮化矽(SiN)。在半導體層123以及間隙層125處，例如係使用有多晶矽。

藉由使記憶體柱MP與配線層102_w0～102_w4分別被作組合，記憶體胞電晶體MC0～MC4係分別被構成。同樣的，藉由使記憶體柱MP與配線層102_d被作組合，選擇電晶體ST1係被構成。藉由使記憶體柱MP與配線層102_s被作組合，選擇電晶體ST2係被構成。

1.7 讀出動作 1.7.1 在讀出動作中之各配線之電壓 接著，參照第13圖，針對在讀出動作中之各配線之電壓的其中一例作說明。第13圖，係為對於在讀出動作中的各配線之電壓作展示之時序圖。於以下之說明中，係將作為讀出動作之對象而被選擇了的區塊BLK，標記為「選擇區塊BLK」。將與選擇區塊BLK一同共有字元線WL之非選擇區塊BLK，標記為「非選擇區塊BLK(WL共有)」。選擇區塊BLK與非選擇區塊BLK(WL共有)，係在Z方向上被作層積。又，係將並未與選擇區塊BLK一同共有字元線WL之非選擇區塊BLK，標記為「非選擇區塊BLK(WL非共有)」。例如，當記憶體胞陣列11_1之區塊BLK0_1被作選擇的情況時，記憶體胞陣列11_2之區塊BLK0_2，係為非選擇區塊BLK(WL共有)，其他之區塊BLK，係為非選擇區塊BLK(WL非共有)。

如同在第13圖中所示一般，首先，在時刻t0處，行解碼器24，係對於選擇區塊BLK以及與選擇區塊BLK一同共有字元線WL之非選擇區塊BLK(WL共有)的被作了選擇之字元線WL(以下，標記為「選擇字元線WL」)，而施加讀出電壓VCGRV。電壓VCGRV，係為基於讀出資料而被作設定之電壓。記憶體胞電晶體MC，當記憶體胞電晶體MC之臨限值電壓係為電壓VCGRV以上的情況時，係被設為OFF狀態。又，記憶體胞電晶體MC，當記憶體胞電晶體MC之臨限值電壓係為未滿電壓VCGRV的情況時，係被設為ON狀態。

行解碼器24，係對於選擇區塊BLK以及非選擇區塊BLK(WL共有)的並未被作選擇之字元線WL(以下，標記為「非選擇字元線WL」)，而施加電壓VREAD。電壓VREAD，係身為無關於記憶體胞電晶體MC之臨限值電壓地而將記憶體胞電晶體MC設為ON狀態之電壓。電壓VREAD，係為較電壓VCGRV而更高之電壓。

行解碼器24，係對於非選擇區塊BLK(WL非共有)的字元線WL，而施加接地電壓VSS。

在時刻t1處，行解碼器24，係對於與選擇區塊BLK之所被選擇了的字串單元SU(以下，標記為「選擇字串單元SU」)相對應的選擇閘極線SGD(選擇SGD)以及選擇閘極線SGS(選擇SGS)，而施加電壓VSG。電壓VSG，係為將選擇電晶體ST1以及ST2設為ON狀態之電壓。又，行解碼器24，係對於與選擇區塊BLK之並未被選擇的字串單元SU(以下，標記為「非選擇字串單元SU」)相對應的選擇閘極線SGD(非選擇SGD)以及選擇閘極線SGS(非選擇SGS)，而施加負電壓VBB。負電壓VBB，係為將選擇電晶體ST1以及ST2設為OFF狀態之電壓。負電壓VBB，係為較電壓VSS而更低之電壓。例如，當記憶體胞陣列11_1之區塊BLK0_1之字串單元SU0正被選擇的情況時，在與區塊BLK0_1之字串單元SU0相對應的選擇閘極線SGD0_1以及SGS0_1處，係被施加有電壓VSG，在與區塊BLK0_1之其他之字串單元SU(例如SU1、SU2以及SU3)相對應的選擇閘極線SGD以及SGS(例如SGD1_1～SGD3_1以及SGS1_1～SGS3_1)處，係被施加有電壓VSS。

行解碼器24，係對於與非選擇區塊BLK(WL共有)以及非選擇區塊BLK(WL非共有)之非選擇字串單元SU相對應的選擇閘極線SGD(非選擇SGD)以及選擇閘極線SGS(非選擇SGS)，而施加負電壓VBB。

感測放大器25，係對於位元線BL而施加電壓VBL。電壓VBL，係為在讀出動作時而被施加於位元線BL處之電壓。電壓VBL，係為較電壓VSG而更低之電壓。又，在源極線SL處，係被施加有電壓VSS。

在時刻t1～t2之期間中，感測放大器25，係將記憶體胞電晶體MC之資料讀出。

在時刻t2處，行解碼器24，係對於選擇區塊BLK以及非選擇區塊BLK(WL共有)的選擇字元線WL而施加電壓VSS。

在時刻t3處，行解碼器24，係對於選擇區塊BLK以及非選擇區塊BLK(WL共有)的非選擇字元線WL而施加電壓VSS。

在時刻t4處，行解碼器24，係對於選擇閘極線SGD以及SGS，而施加電壓VSS。感測放大器25，係對於位元線BL而施加電壓VSS。藉由此，序列器21，係使讀出動作結束。

1.7.2 在讀出動作中之選擇電晶體ST1以及ST2之動作的具體例 接著，參照第14圖，針對在讀出動作中之選擇電晶體ST1以及ST2之動作的具體例進行說明。第14圖，係為對於在讀出動作中的選擇電晶體ST1以及ST2之狀態之其中一例作展示的記憶體胞陣列11_1及11_2以及電路晶片20之剖面圖。第14圖，係對於在讀出動作中，記憶體胞陣列11_1之區塊BLK_1被作選擇而記憶體胞陣列11_2之區塊BLK_2並未被作選擇的狀態作展示。另外，在第14圖中，為了將說明簡略化，在1個的記憶體胞陣列11處，係展示有1個的字元線WL。

如同在第14圖中所示一般，在記憶體胞陣列11_1之選擇字串單元SU處，被設置在選擇閘極線SGD_1(選擇SGD)與記憶體柱MP之相交叉之位置處的選擇電晶體ST1，係被設為ON狀態。同樣的，在被設置於選擇閘極線SGS_1(選擇SGS)與記憶體柱MP之相交叉之位置處的選擇電晶體ST2，係被設為ON狀態。另一方面，在與記憶體胞陣列11_1之選擇字串單元SU一同共有字元線WL的記憶體胞陣列11_2之非選擇字串單元SU處，被設置在選擇閘極線SGD_2(非選擇SGD)與記憶體柱MP之相交叉之位置處的選擇電晶體ST1，係被設為OFF狀態。同樣的，在被設置於選擇閘極線SGS_2(非選擇SGS)與記憶體柱MP之相交叉之位置處的選擇電晶體ST2，係被設為OFF狀態。在記憶體胞陣列11_2之非選擇字串單元SU處，由於選擇電晶體ST1以及ST2係為OFF狀態，因此，記憶體柱MP(半導體層123)，係被設為浮動狀態。

在此狀態下，行解碼器24，係進行字元線WL之充電或者是放電。在非選擇之記憶體胞陣列11_2處，由於記憶體柱MP係為浮動狀態，因此，字元線WL與記憶體柱MP之間之配線間電容係被作抑制。因此，相較於記憶體柱MP並非為浮動狀態的情況，字元線WL之充放電時間係被縮短。

另外，在寫入動作的情況時，亦同樣的，藉由將對於字元線WL作共有的非選擇字串單元SU之選擇電晶體ST1以及ST2設為OFF狀態，係能夠對於字元線WL之充放電時間的增加作抑制。

1.7 本實施形態之效果 若是為本實施形態之構成，則係可提供一種能夠對於晶片面積之增加作抑制的半導體記憶裝置。針對本效果進行詳細敘述。

例如，為了將半導體記憶裝置作高積體化，係周知有將複數之陣列晶片作層積的方法。若是使各陣列晶片之字元線WL分別與電路晶片作連接，則被與行解碼器作連接之字元線WL之根數係會增加。因此，行解碼器之電路規模，係會因應於陣列晶片之個數而變大。換言之，電路晶片之面積係會增加。

相對於此，若是為本實施形態之構成，則在複數之陣列晶片處，係能夠將字元線WL作共有。故而，就算是陣列晶片之個數增加，亦即是就算是被作層積之字元線WL之層數增加，也能夠對於被與行解碼器作連接之字元線WL之根數的增加作抑制。藉由此，係能夠對於電路晶片之面積增加作抑制。

進而，若是為本實施形態之構成，則在複數之陣列晶片處，係能夠將位元線BL共通地作連接。故而，就算是陣列晶片之個數增加，也能夠對於被與感測放大器作連接之位元線BL之根數的增加作抑制。藉由此，係能夠對於電路晶片之面積增加作抑制。

進而，若是為本實施形態之構成，則在複數之陣列晶片處，係能夠對於選擇閘極線SGD以及SGS獨立地作控制。故而，係能夠對於複數之陣列晶片之相異的字串單元SU獨立地作控制。

進而，若是為本實施形態之構成，則由於係能夠對於選擇閘極線SGD以及SGS獨立地作控制，因此，在對於字元線WL作共有的非選擇字串單元SU處，係能夠將選擇電晶體ST1以及ST2設為OFF狀態。亦即是，在讀出動作或者是寫入動作中，係能夠將非選擇字串單元SU之記憶體柱MP設為浮動狀態。藉由此，在非選擇字串單元SU處，係能夠將字元線WL與記憶體柱MP之間之配線間電容降低。故而，係能夠對於字元線WL之充放電時間之增加作抑制。

2. 第2實施形態 接著，針對第2實施形態作說明。在第2實施形態中，係針對與第1實施形態相異之記憶體胞陣列11之構造作說明。以下，係以與第1實施形態相異之部分作為中心來進行說明。

2.1 記憶體胞陣列之電路構成 首先，參照第15圖，針對記憶體胞陣列11_1以及11_2之電路構成之其中一例作說明。

如同在第15圖中所示一般，記憶體胞陣列11_1以及11_2之字元線WL0～WL4的其中一端，係被與行解碼器24作共通連接。又，記憶體胞陣列11_1之字元線WL0～WL4之另外一端，係分別被與記憶體胞陣列11_2之字元線WL0～WL4之另外一端作連接。其他之構成，係與第1實施形態之第2圖相同。 2.2 在晶片間之各種配線之連接 接著，參照第16圖，針對在晶片間之各種配線之連接的其中一例作說明。第16圖，係為對於記憶體胞陣列11_1及11_2以及電路晶片20之配置作展示之剖面圖。在第16圖中，為了將說明簡略化，在1個的記憶體胞陣列11處，係展示有1個的字元線WL。

如同在第16圖中所示一般，記憶體胞陣列11_1以及11_2之字元線WL的其中一端，係在紙面左側之插塞連接部處，被與電路晶片20之行解碼器24作共通連接。又，記憶體胞陣列11_1以及11_2之字元線WL的另外一端，係在紙面右側之插塞連接部處而被彼此作連接。其他之構成，係與第1實施形態之第4圖相同。

2.3 插塞連接部之構成 接著，參照第17圖，針對插塞連接部之構成之其中一例作說明。第17圖，係為對於陣列晶片10_1以及10_2之插塞連接部之構成作展示的立體圖。在第17圖中，為了將說明簡略化，係將胞部作省略。又，在第17圖中，為了將說明簡略化，在1個的記憶體胞陣列11處，係展示有1個的字元線WL。

如同在第17圖中所示一般，紙面右側之插塞連接部之構成，係與第1實施形態之第5圖相同。

在記憶體胞陣列11_2之紙面左側之插塞連接部處，於字元線WL之梯階之上，係被設置有接觸插塞CP1_2。於接觸插塞CP1_2之上，係被設置有配線層IL_2。於配線層IL_2之上，係被設置有接觸插塞CP3_2。於接觸插塞CP3_2之上，係被設置有電極墊片PD。

在陣列晶片10_1與陣列晶片10_2之間之貼合面處，於與陣列晶片10_2之電極墊片PD相對向的位置處，係被設置有陣列晶片10_1之電極墊片PD。於電極墊片PD之上，係被設置有接觸插塞CP2。接觸插塞CP2，係貫通(通過)記憶體胞陣列11_1之字元線WL以及選擇閘極線SGS_1。在記憶體胞陣列11_1之紙面左側之插塞連接部處，於字元線WL之梯階之上，係被設置有接觸插塞CP1_1。於接觸插塞CP1_1以及CP2之上，係被設置有配線層IL_1。更具體而言，被與記憶體胞陣列11_1之字元線WL作了連接的接觸插塞CP1_1、和被與記憶體胞陣列11_2之字元線WL作電性連接的接觸插塞CP2、係被與1個的配線層IL_1作共通連接。在紙面左側之插塞連接部處，於配線層IL_1之上，係並未被設置有接觸插塞CP3_1。

2.4 記憶體胞陣列之平面構成 接著，參照第18圖以及第19圖，針對記憶體胞陣列11之平面構成之其中一例作說明。第18圖，係為記憶體胞陣列11_2之平面圖。第19圖，係為記憶體胞陣列11_1之平面圖。另外，在第18圖以及第19圖所示之例中，為了將說明簡略化，係針對各區塊BLK為包含有1個的字串單元SU的情況來作說明。又，在第18圖以及第19圖所示之例中，係將絕緣層作省略。

首先，針對記憶體胞陣列11_2之平面構成作說明。

如同在第18圖中所示一般，被設置在紙面右側之插塞連接部處的CP1區域之構成，係與第1實施形態之第6圖相同。從記憶體胞陣列11_2之X方向之端部起朝向胞部地，接觸插塞CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4以及CP1_d係並排為1列地而被作配置。於各接觸插塞CP1之上，係被設置有配線層111(IL_2)。

在本實施形態中，於紙面左側之插塞連接部處亦係被設置有CP1區域。更具體而言，於字元線WL0～WL4之上，係分別被設置有接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3以及CP1_w4。從記憶體胞陣列11_2之X方向之端部起朝向胞部地，接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3以及CP1_w4係並排為1列地而被作配置。在接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3以及CP1_w4之上，係分別被設置有配線層111(IL_2)。

胞部之構成，係與第1實施形態之第6圖相同。

接著，針對記憶體胞陣列11_1之平面構成作說明。以下，係以與記憶體胞陣列11_2之平面構成相異之處為中心來進行說明。

如同在第19圖中所示一般，被設置在紙面右側之插塞連接部處的CP1區域以及CP2區域之構成，係與第1實施形態之第6圖相同。

在本實施形態中，於紙面左側之插塞連接部處亦係被設置有CP1區域以及CP2區域。在紙面左側之插塞連接部處的CP1區域之構成，係與使用第18圖所作了說明的記憶體胞陣列11_2相同。

在紙面左側之插塞連接部處的CP2區域中，係被設置有接觸插塞CP2_w0、CP2_w1、CP2_w2、CP2_w3、CP2_w4。於接觸插塞CP1以及CP2之上，係被設置有配線層111(IL_1)。接觸插塞CP1_w0～CP1_w4，係經由配線層111而分別被與CP2_w0～CP2_w4作連接。亦即是，在紙面左側之插塞連接部處，記憶體胞陣列11_1之區塊BLK0_1之字元線WL0～WL4，係分別被與記憶體胞陣列11_2之區塊BLK0_2之字元線WL0～WL4作電性連接。

2.5 半導體記憶裝置之剖面構成 接著，針對半導體記憶裝置1之剖面構成作說明。

2.5.1 F1-F2剖面之構成 接著，參照第20圖，針對半導體記憶裝置1之F1-F2剖面之構成之其中一例作說明。第20圖，係為沿著第18圖以及第19圖的F1-F2線之剖面圖。以下，係注目於接觸插塞CP1來進行說明。

如同在第20圖中所示一般，於配線層102_w0之梯階上，係被設置有接觸插塞CP1_w0。於配線層102_w1之梯階上，係被設置有接觸插塞CP1_w1。於配線層102_w2之梯階上，係被設置有接觸插塞CP1_w2。於配線層102_w3之梯階上，係被設置有接觸插塞CP1_w3。於配線層102_w4之梯階上，係被設置有接觸插塞CP1_w4。於接觸插塞CP1_w0～CP1_w4之上，係分別被設置有配線層111。

2.5.2 G1-G2剖面之構成 接著，參照第21圖，針對半導體記憶裝置1之G1-G2剖面之構成之其中一例作說明。第21圖，係為沿著第18圖以及第19圖的G1-G2線之剖面圖。以下，係注目於接觸插塞CP2來進行說明。

如同在第21圖中所示一般，在陣列晶片10_1之插塞連接部處，係被設置有接觸插塞CP2_w0～CP2_w4。在第21圖所示之例中，從紙面左側起朝向右側，接觸插塞CP2_w0～CP2_w4係被依序作配置。接觸插塞CP2_w0～CP2_w4之其中一端，係分別被與導電體108作連接。接觸插塞CP2_w0～CP2_w4之另外一端，係分別被與配線層111作連接。於配線層111之上，係並未被設置有接觸插塞CP3。

2.6 在讀出動作中之選擇電晶體ST1以及ST2之動作的具體例 接著，參照第22圖，針對在讀出動作中之選擇電晶體ST1以及ST2之動作的具體例進行說明。第22圖，係為對於在讀出動作中的選擇電晶體ST1以及ST2之狀態之其中一例作展示的記憶體胞陣列11_1及11_2以及電路晶片20之剖面圖。第22圖，係對於在讀出動作中，記憶體胞陣列11_1之區塊BLK_1被作選擇而記憶體胞陣列11_2之區塊BLK_2並未被作選擇的狀態作展示。另外，在第22圖中，為了將說明簡略化，在1個的記憶體胞陣列11處，係展示有1個的字元線WL。

如同在第22圖中所示一般，與第1實施形態之第13圖相同的，記憶體胞陣列11_1之選擇字串單元SU之選擇電晶體ST1以及ST2，係被設為ON狀態。另一方面，記憶體胞陣列11_2之非選擇字串單元SU之選擇電晶體ST1以及ST2，係被設為OFF狀態。在記憶體胞陣列11_2之非選擇字串單元SU處，由於選擇電晶體ST1以及ST2係為OFF狀態，因此，記憶體柱MP(半導體層123)，係被設為浮動狀態。

在此狀態下，行解碼器24，係進行字元線WL之充電或者是放電。在本實施形態中，記憶體胞陣列11_1以及11_2之字元線WL的其中一端，係被與行解碼器24作共通連接。又，記憶體胞陣列11_1以及11_2之字元線WL的另外一端，係被彼此作連接。因此，選擇字串單元SU之字元線WL，係從被與行解碼器24作了連接的其中一端側以及被與非選擇字串單元SU作了連接的另外一端側而進行充放電。故而，相較於字元線WL之另外一端並未被彼此作連接的情況，字元線WL之充放電時間係被縮短。

另外，在寫入動作的情況時，亦為相同。

2.7 本實施形態之效果 若是身為本實施形態之構成，則係能夠得到與第1實施形態相同的效果。

進而，若是為本實施形態之構成，則在複數之陣列晶片處，字元線WL之其中一端係被與行解碼器24作共通連接，另外一端係被彼此作連接。藉由此，在進行字元線WL之充放電時，係能夠從被與行解碼器24作了連接的其中一端側以及被與非選擇字串單元SU作了連接的另外一端側來實行充放電。故而，係能夠對於字元線WL之充放電時間之增加作抑制。

3. 變形例等 上述實施形態之半導體記憶裝置，係包含有第1記憶體胞陣列(11_1)、和在第1方向(Z方向)上而被配置於前述第1記憶體胞陣列之上方處之第2記憶體胞陣列(11_2)、以及行解碼器(24)。前述第1記憶體胞陣列，係包含有：沿著前述第1方向而被作配置並且被串聯地作了連接的第1選擇電晶體(ST1)、第1記憶體胞(MC)以及第2選擇電晶體(ST2)；和在與前述第1方向相交叉之第2方向(X方向)上延伸並且被與前述第1記憶體胞作了連接的第1字元線(WL)；和在前述第2方向上延伸並且被與前述第1選擇電晶體作了連接的第1選擇閘極線(SGD_1)、以及在前述第2方向上延伸並且被與前述第2選擇電晶體作了連接的第2選擇閘極線(SGS_1)。前述第2記憶體胞陣列，係包含有：沿著前述第1方向而被作配置並且被串聯地作了連接的第3選擇電晶體(ST1)、第2記憶體胞(MC)以及第4選擇電晶體(ST2)；和在前述第2方向上延伸並且被與前述第2記憶體胞作了連接的第2字元線(WL)；和在前述第2方向上延伸並且被與前述第3選擇電晶體作了連接的第3選擇閘極線(SGD_2)、以及在前述第2方向上延伸並且被與前述第4選擇電晶體作了連接的第4選擇閘極線(SGS_2)。前述第1字元線與前述第2字元線，係被與前述行解碼器作共通連接。前述第1選擇閘極線和前述第2選擇閘極線和前述第3選擇閘極線以及前述第4選擇閘極線，係各別地被與前述行解碼器作連接。

藉由適用上述實施形態，係可提供一種能夠對於晶片面積之增加作抑制的半導體記憶裝置。

另外，實施形態係並不被限定於上述所說明之形態，而可作各種之變形。

例如，在上述實施形態中，雖係針對將電路晶片20與2個的陣列晶片10_1以及10_2作了貼合的情況來進行了說明，但是，係亦可使此些之構成被形成於1個的半導體基板上。

例如，在上述實施形態中，複數之配線層102，係亦可在插塞連接部處而並未被以階梯狀來作拉出。

例如，在上述第2實施形態中，係亦可使字元線WL之其中一端以及另外一端被與行解碼器24作連接。

例如，在上述實施形態中，記憶體胞陣列11_1之位元線BL與記憶體胞陣列11_2之位元線BL，係亦可個別地被與感測放大器25作連接。或者是，記憶體胞陣列11_1之位元線BL與記憶體胞陣列11_2之位元線BL，係亦可經由對於記憶體胞陣列11_1之位元線BL與記憶體胞陣列11_2之位元線BL之中之1個作選擇的選擇電路，來被與感測放大器25作連接。

進而，在上述實施形態中之所謂「連接」，係亦可包含有於兩者間中介存在有例如電晶體或電阻等之其他的某些構件而被間接性地作連接之狀態。

實施形態，係僅為例示，發明之範圍係並不被該些實施形態所限定。

BL:位元線 BL0:位元線 BL1:位元線 BLn:位元線 BLK_1:區塊 BLK_2:區塊 BLK0_1:區塊 BLK0_2:區塊 BLK1_1:區塊 BLK1_2:區塊 BLK2_1:區塊 BLK2_2:區塊 CP1:接觸插塞 CP1_d:接觸插塞 CP1_s:接觸插塞 CP1­_1:接觸插塞 CP1_2:接觸插塞 CP1_w0:接觸插塞 CP1_w1:接觸插塞 CP1_w2:接觸插塞 CP1_w3:接觸插塞 CP1_w4:接觸插塞 CP2:接觸插塞 CP2_d:接觸插塞 CP2_s:接觸插塞 CP2_w0:接觸插塞 CP2_w1:接觸插塞 CP2_w2:接觸插塞 CP2_w3:接觸插塞 CP2_w4:接觸插塞 CP3:接觸插塞 CP3_1:接觸插塞 CP3_­2:接觸插塞 CP4:接觸插塞 CP5:接觸插塞 CP6:接觸插塞 CP7:接觸插塞 CU:胞單元 IL:配線層 IL_1:配線層 IL_2:配線層 MC0:記憶體胞電晶體 MC1:記憶體胞電晶體 MC2:記憶體胞電晶體 MC3:記憶體胞電晶體 MC4:記憶體胞電晶體 MH:洞 MP:記憶體柱 NS:NAND字串 PD:電極墊片 SGD:選擇閘極線 SGD_1:第1選擇閘極線 SGD_2:第3選擇閘極線 SGD0_1:選擇閘極線 SGD0_2:選擇閘極線 SGD1_1:選擇閘極線 SGD1_2:選擇閘極線 SGD2_1:選擇閘極線 SGD2_2:選擇閘極線 SGS:選擇閘極線 SGS_1:第2選擇閘極線 SGS_2:第4選擇閘極線 SGS0_1:選擇閘極線 SGS0_2:選擇閘極線 SGS1_1:選擇閘極線 SGS1_2:選擇閘極線 SGS2_1:選擇閘極線 SGS2_2:選擇閘極線 SL:源極線 SLT:細縫 ST1:選擇電晶體 ST2:選擇電晶體 SU0:字串單元 SU1:字串單元 SU2:字串單元 SU3:字串單元 Tr:電晶體 VBB:負電壓 VBL:電壓 VCGRV:電壓 VREAD:電壓 VSG:電壓 VSS:接地電壓 WL:字元線 WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 1:半導體記憶裝置 10_1:陣列晶片 10_2:陣列晶片 11_1:記憶體胞陣列 11_2:記憶體胞陣列 20:電路晶片 21:序列器 22:電壓產生電路 23:行驅動器 24:行解碼器 25:感測放大器 101:絕緣層 102:配線層 102_d:配線層 102_s:配線層 102_w0:配線層 102_w1:配線層 102_w2:配線層 102_w3:配線層 102_w4:配線層 103:配線層 104:配線層 105:絕緣層 106:導電體 107:導電體 108:導電體 109:導電體 110:絕緣層 111:配線層 112:絕緣層 113:導電體 114:絕緣層 115:導電體 120:阻隔絕緣膜 121:電荷積蓄層 122:穿隧絕緣膜 123:半導體層 124:芯層 125:間隙層 126:導電體 127:導電體 128:配線層 130:導電體 131:導電體 200:半導體基板 201:絕緣層 202:絕緣層 203:閘極電極 204:導電體 205:配線層 206:導電體 207:配線層 208:導電體 209:絕緣層 210:導電體

[第1圖]係為對於第1實施形態之半導體記憶裝置作展示之區塊圖。 [第2圖]係為在第1實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_1以及11_2之電路圖。 [第3圖]係為對於在第1實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_1及11_2以及電路晶片20之配置作展示之概念圖。 [第4圖]係為對於在第1實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_1及11_2以及電路晶片20之配置作展示之剖面圖。 [第5圖]係為對於在第1實施形態之半導體記憶裝置中所包含的陣列晶片10_1以及10_2之插塞連接部之構成作展示的立體圖。 [第6圖]係為在第1實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_2之平面圖。 [第7圖]係為在第1實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_1之平面圖。 [第8圖]係為沿著第6圖以及第7圖的A1-A2線之剖面圖。 [第9圖]係為沿著第6圖以及第7圖的B1-B2線之剖面圖。 [第10圖]係為沿著第6圖以及第7圖的C1-C2線之剖面圖。 [第11圖]係為沿著第6圖以及第7圖的D1-D2線之剖面圖。 [第12圖]係為沿著第6圖以及第7圖的E1-E2線之剖面圖。 [第13圖]係為對於在第1實施形態之半導體記憶裝置之讀出動作中的各配線之電壓作展示之時序圖。 [第14圖]係為對於在第1實施形態之半導體記憶裝置之讀出動作中的選擇電晶體ST1以及ST2之狀態之其中一例作展示的記憶體胞陣列11_1及11_2以及電路晶片20之剖面圖。 [第15圖]係為在第2實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_1以及11_2之電路圖。 [第16圖]係為對於在第2實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_1及11_2以及電路晶片20之配置作展示之剖面圖。 [第17圖]係為對於在第2實施形態之半導體記憶裝置中所包含的陣列晶片10_1以及10_2之插塞連接部之構成作展示的立體圖。 [第18圖]係為在第2實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_2之平面圖。 [第19圖]係為在第2實施形態之半導體記憶裝置中所包含的記憶體胞陣列11_1之平面圖。 [第20圖]係為沿著第18圖以及第19圖的F1-F2線之剖面圖。 [第21圖]係為沿著第18圖以及第19圖的G1-G2線之剖面圖。 [第22圖]係為對於在第2實施形態之半導體記憶裝置之讀出動作中的選擇電晶體ST1以及ST2之狀態之其中一例作展示的記憶體胞陣列11_1及11_2以及電路晶片20之剖面圖。

10_1:陣列晶片 10_2:陣列晶片 20:電路晶片 24:行解碼器 BL:位元線 MP:記憶體柱 SGD_1:第1選擇閘極線 SGD_2:第3選擇閘極線 SGS_1:第2選擇閘極線 SGS_2:第4選擇閘極線 SL:源極線 WL:字元線

Claims (9)

1. 一種半導體記憶裝置，係具備有： 第1記憶體胞陣列；和 第2記憶體胞陣列，係在第1方向上，而被配置於前述第1記憶體胞陣列之上方處；和 行解碼器， 前述第1記憶體胞陣列，係包含有： 沿著前述第1方向而被作配置並且被串聯地作了連接的第1選擇電晶體、第1記憶體胞以及第2選擇電晶體；和 朝向與前述第1方向相交叉之第2方向延伸並且被與前述第1記憶體胞作連接之第1字元線；和 朝向前述第2方向延伸並且被與前述第1選擇電晶體作連接之第1選擇閘極線；和 朝向前述第2方向延伸並且被與前述第2選擇電晶體作連接之第2選擇閘極線， 前述第2記憶體胞陣列，係包含有： 沿著前述第1方向而被作配置並且被串聯地作了連接的第3選擇電晶體、第2記憶體胞以及第4選擇電晶體；和 朝向前述第2方向延伸並且被與前述第2記憶體胞作連接之第2字元線；和 朝向前述第2方向延伸並且被與前述第3選擇電晶體作連接之第3選擇閘極線；和 朝向前述第2方向延伸並且被與前述第4選擇電晶體作連接之第4選擇閘極線， 前述第1字元線與前述第2字元線，係被與前述行解碼器作共通連接， 前述第1選擇閘極線和前述第2選擇閘極線和前述第3選擇閘極線以及前述第4選擇閘極線，係各別地被與前述行解碼器作連接。
2. 如請求項1所記載之半導體記憶裝置，其中， 前述第1字元線之其中一端與前述第2字元線之其中一端，係被與前述行解碼器作共通連接，前述第1字元線之另外一端與前述第2字元線之另外一端，係被彼此作連接。
3. 如請求項1或2所記載之半導體記憶裝置，其中， 在前述第1記憶體胞之讀出動作中，前述第1選擇電晶體以及前述第2選擇電晶體係被設為ON狀態，前述第3選擇電晶體以及前述第4選擇電晶體係被設為OFF狀態。
4. 如請求項1所記載之半導體記憶裝置，其中， 前述第1記憶體胞陣列，係更進而包含有：被與前述第1選擇電晶體作連接之第1位元線、和被與前述第2選擇電晶體作連接之第1源極線， 前述第2記憶體胞陣列，係更進而包含有：被與前述第3選擇電晶體作連接之第2位元線、和被與前述第4選擇電晶體作連接之第2源極線， 前述第1位元線與前述第2位元線係被作電性連接，前述第1源極線與前述第2源極線係被作電性連接。
5. 如請求項1所記載之半導體記憶裝置，其中， 前述第1記憶體胞陣列，係更進而包含有： 朝向前述第1方向延伸並且被設置在前述第1字元線之上之第1接觸插塞；和 通過前述第1字元線、前述第1選擇閘極線以及前述第2選擇閘極線並且並未被與前述第1字元線、前述第1選擇閘極線以及前述第2選擇閘極線作電性連接之第2接觸插塞， 前述第2記憶體胞陣列，係更進而包含有： 朝向前述第1方向延伸並且被設置在前述第2字元線之上之第3接觸插塞， 前述第1字元線，係經由前述第1接觸插塞、前述第2接觸插塞以及前述第3接觸插塞而被與前述第2字元線作電性連接。
6. 如請求項1所記載之半導體記憶裝置，其中， 前述第1選擇閘極線、前述第1字元線、前述第2選擇閘極線，係在前述第1方向上相分離地而被作層積，各別之端部，係在前述第2方向上被配置為階梯狀。
7. 如請求項1所記載之半導體記憶裝置，其中， 前述第1記憶體胞陣列，係更進而包含有： 通過前述第1字元線、前述第1選擇閘極線以及前述第2選擇閘極線並且於前述第1方向上延伸之記憶體柱， 藉由前述第1字元線與前述記憶體柱之組合，前述第1記憶體胞係被構成， 藉由前述第1選擇閘極線與前述記憶體柱之組合，前述第1選擇電晶體係被構成， 藉由前述第2選擇閘極線與前述記憶體柱之組合，前述第2選擇電晶體係被構成。
8. 如請求項7所記載之半導體記憶裝置，其中， 前述記憶體柱，係包含有半導體層以及電荷積蓄層。
9. 如請求項1所記載之半導體記憶裝置，其中， 在前述第1方向上，前述第1記憶體胞陣列，係被配置在前述行解碼器與前述第2記憶體胞陣列之間。