KR20190051694A - 3차원 비휘발성 메모리 소자 - Google Patents

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Abstract

3차원 비휘발성 메모리가 제공된다. 이 3차원 비휘발성 메모리는 복수의 층간 절연층에 의해 서로 이격된 복수의 전도층이 적층된 적층 구조체를 포함할 수 있다. 상기 적층 구조체는 제1 셀 영역, 상기 제1 셀 영역으로부터 이격된 제2 셀 영역 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 연결 영역을 포함할 수 있다. 상기 연결 영역은 상기 제1 셀 영역과 접하고 상기 제2 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제1 계단부, 상기 제2 셀 영역과 접하고 상기 제1 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제2 계단부 및 상기 제1 셀 영역과 상기 제2 셀 영역을 연결하는 연결부를 포함할 수 있다.

Description

3차원 비휘발성 메모리 소자 {3D nonvolatile memory device}
본 발명의 기술적 사상은 비휘발성 메모리 소자에 관한 것이다. 보다 구체적으로는 수직 채널 구조체를 포함하는 3차원 비휘발성 메모리 소자에 관한 것이다.
메모리 소자의 집적도 향상 및 소형화를 위한 방법들 중 하나로, 기존의 2차원 구조체 대신 수직 채널 구조체를 포함하는 3차원 비휘발성 메모리 소자가 개발되고 있다. 3차원 비휘발성 메모리 소자의 집적도 향상 및 소형화로 인하여 3차원 비휘발성 메모리 소자 내에 포함되는 배선들의 연결이 복잡해지고 있으며 배선들로 인한 RC 지연(RC delay) 문제가 중요해지고 있다. 이에 따라, 좁은 공간 내에 배선들이 배치되면서도 배선들로 인한 RC 지연이 감소된 3차원 비휘발성 메모리 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 집적도가 높고 RC 지연이 감소된 3차원 비휘발성 메모리 소자를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 3차원 비휘발성 메모리 소자는 복수의 층간 절연층에 의해 서로 이격된 복수의 전도층이 적층된 적층 구조체를 포함할 수 있다. 상기 적층 구조체는 제1 셀 영역, 상기 제1 셀 영역으로부터 이격된 제2 셀 영역 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 연결 영역을 포함할 수 있다. 상기 연결 영역은 상기 제1 셀 영역과 접하고 상기 제2 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제1 계단부, 상기 제2 셀 영역과 접하고 상기 제1 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제2 계단부 및 상기 제1 셀 영역과 상기 제2 셀 영역을 연결하는 연결부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 비휘발성 메모리 소자는 하부 기판 및 상기 하부 기판 상에 위치하는 주변 회로를 포함하는 하부 영역, 상기 하부 영역 상에 위치하며 복수의 층간 절연층에 의해 서로 이격된 복수의 전도층이 적층된 적층 구조체를 포함할 수 있다. 상기 적층 구조체는 제1 셀 영역, 상기 제1 셀 영역으로부터 이격된 제2 셀 영역 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 연결 영역을 포함할 수 있다. 상기 적층 구조체의 상기 연결 영역은 상기 연결 영역의 둘레에서 연결 영역의 중심을 향하는 방향으로 내려가는 계단 형상의 계단부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 비휘발성 메모리 소자는 하부 기판 및 상기 하부 기판 상에 위치하며 주변 회로를 포함하는 하부 영역, 상기 하부 영역 상에 위치하는 상부 기판, 상기 상부 기판 상에 위치하며 복수의 층간 절연층에 의해 서로 이격된 복수의 전도층이 적층된 적층 구조체, 및 상기 복수의 전도층 각각을 상기 주변 회로에 전기적으로 연결하는 복수의 컨택을 포함하고, 상기 적층 구조체는 제1 셀 영역, 상기 제1 셀 영역으로부터 이격된 제2 셀 영역 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 연결 영역을 포함하고, 상기 연결 영역은 상기 제1 셀 영역과 접하고 상기 제2 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제1 계단부, 상기 제1 계단부와 상기 제2 셀 영역 사이를 연결하는 연결부를 포함하고, 상기 복수의 컨택은 상기 제1 계단부에 위치할 수 있다.
본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자에 따르면, 적층 구조체에 포함된 전도층들은 연결 영역을 통해 제1 셀 영역으로부터 제2 셀 영역까지 연장된다. 이에 따라 추가적인 하부 도전 라인들의 사용 없이 제1 셀 영역에 위치하는 전도층의 제1 부분과 제2 셀 영역에 위치하는 전도층의 제2 부분에 동일한 전압이 인가될 수 있다. 비저항이 금속보다 큰 실리콘을 포함하는 하부 도전 라인들이 3차원 비휘발성 메모리 소자에 추가적으로 포함되는 경우, 3차원 비휘발성 메모리 소자의 RC 지연이 증가될 수 있다. 그러나, 본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자에 따르면, 상기 제1 부분과 상기 제2 부분을 서로 연결하기 위한 추가적인 하부 도전 라인들이 필요하지 않으므로, RC 지연 발생 증가가 억제될 수 있다. 또한 전도층들에 전압을 인가하기 위한 배선들이 차지하는 공간이 감소될 수 있다. 따라서 전기적 특성이 우수하고 크기가 작은 3차원 비휘발성 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 나타내는 블록도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 포함되는 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록의 등가회로를 나타내는 회로도이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다.
도 3b는 도 3a의 연결부를 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 4는 도 3a 및 도 3b에 도시된 복수의 전도층 중 하나를 개략적으로 나타낸 사시도이다.
도 5a는 도 3a 및 도 3b에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다.
도 5b는 도 5a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 6은 도 5a 및 도 5b의 수직 채널 구조체를 개략적으로 나타낸 단면도이다.
도 7은 도 6의 A 영역의 다양한 변형 예들을 나타내는 확대도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다.
도 9는 도 8에 도시된 제1 계단부 및 제2 계단부를 나타낸 사시도들이다.
도 10a 및 도 10b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도 및 평면도이다.
도 10c는 도 10a의 연결부를 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 11a는 도 10a의 계단부의 계단들 중 하나를 개략적으로 나타낸 사시도이다.
도 11b는 도 11a의 계단의 변형 예를 개략적으로 나타낸 사시도이다.
도 12a 및 도 12b는 도 10a 내지 도 10c에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도들이다.
도 13a 및 도 13b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도 및 평면도이다.
도 14는 도 13a 및 도 13b에 도시된 복수의 전도층들 중 두 전도층을 개략적으로 나타낸 사시도이다.
도 15a는 도 13a 및 도 13b에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다.
도 15b는 도 15a의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 15c는 도 15a의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다.
도 16b는 도 16a의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도 17은 도 16a에 도시된 복수의 전도층 중 하나를 나타낸 사시도이다.
도 18a는 도 16a 및 도 16b에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다.
도 20a는 도 19에 도시된 계단부의 계단들 중 하나를 나타낸 사시도이다.
도 20b는 도 20a의 계단의 변형 예를 개략적으로 나타낸 사시도이다.
도 21은 도 19에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 나타내는 블록도이다.
도 1을 참조하면, 3차원 비휘발성 메모리 소자(100)는 메모리 셀 어레이(110) 및 주변 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있으며, 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(130)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(133)에 연결될 수 있다. 또한 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(135)에 연결될 수 있다.
주변 회로(130)는 3차원 비휘발성 메모리 소자(100)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 3차원 비휘발성 메모리 소자(100)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(130)는 제어 로직(137), 로우 디코더(133) 및 페이지 버퍼(135)를 포함할 수 있다. 도시되지는 않았으나, 주변 회로(130)는 입출력 회로, 3차원 비휘발성 메모리 소자(100)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(110)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(137)은 로우 디코더(133), 상기 전압 발생기 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(137)은 3차원 비휘발성 메모리 소자(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(137)은 제어 신호(CTRL)에 응답하여 3차원 비휘발성 메모리 소자(100) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다. 예를 들어, 제어 로직(137)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(133)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(133)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(135)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(135)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 시, 페이지 버퍼(135)는 기입 드라이버로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(135)는 감지 증폭기로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 포함되는 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록의 등가회로를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 블록(BLK)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 1에 도시된 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 각각은 도 2와 같이 구현될 수 있다. 메모리 셀 블록(BLK)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL7), 복수의 비트 라인들(BL1 내지 BL3), 적어도 하나의 접지 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들(NS11 내지 NS33)의 개수, 워드 라인들(WL1 내지 WL7)의 개수, 비트 라인들(BL1 내지 BL3)의 개수, 접지 선택 라인(GSL)의 개수 및 스트링 선택 라인들(SSL1 내지 SSL3)의 개수는 다양하게 변경될 수 있다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 낸드 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 낸드 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 낸드 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 스트링들은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
각 낸드 스트링(NS11 내지 NS33)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC7) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 2에 도시되지 않았으나, 일부 실시예들에서, 스트링 선택 트랜지스터(SST)와 최상단 메모리 셀, 예컨대 제7 메모리 셀(MC7) 사이 및/또는 접지 선택 트랜지스터(GST)와 최하단 메모리 셀, 예컨대 제1 메모리 셀(MC1) 사이에는 적어도 하나의 더미 셀이 포함될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3) 및 대응하는 비트 라인(BL1 내지 BL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1 내지 MC7)은 각각 대응하는 워드 라인(WL1 내지 WL7)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)에 연결될 수 있다.
도 2에서, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 접지 선택 라인들(GSL)은 서로 연결되어 있고, 동일한 레벨의 워드 라인들(WL1 내지 WL7)은 서로 연결되어 있다. 하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서, 접지 선택 라인들(GSL)은 스트링 선택 라인들(SSL1 내지 SSL3)처럼 서로 분리되어 있을 수 있다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다. 도 3b는 도 3a의 연결부를 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 설명의 편의를 위해 도 3b에는 연결부만 나타내었다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(100)는 하부 영역(LR) 및 상부 영역(UR)을 포함할 수 있다. 도 1에 도시된 주변 회로(130)(도 1참조)는 하부 영역(LR)에, 도 1에 도시된 메모리 셀 어레이(110)(도 1참조)는 상부 영역(UR)에 위치할 수 있다. 즉, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(100)는 COP(cell-on-peri 또는 cell-over-peri) 타입일 수 있다. 주변 회로(130)(도 1 참조)가 메모리 셀 어레이(110)(도 1 참조) 아래에 배치되므로, 3차원 비휘발성 메모리 소자(100)가 차지하는 평면적이 감소되어 3차원 비휘발성 메모리 소자(100)의 집적도가 증가될 수 있다.
상부 영역(UR)에 배치되는 메모리 셀 어레이(110)(도 1 참조)는 적층 구조체(SS)를 포함할 수 있다. 적층 구조체(SS)는 복수의 층간 절연층(160) 및 복수의 전도층(150)을 포함할 수 있다. 예를 들어, 적층 구조체(SS)는 제1 층간 절연층 내지 제9 층간 절연층(161 내지 169) 및 제1 전도층 내지 제9 전도층(151 내지 159)을 포함할 수 있다. 복수의 층간 절연층(160) 각각과 복수의 전도층(150) 각각은 교대로 일 방향, 예컨대 Z 방향으로 적층될 수 있다. 예를 들어, 바닥부터 제1 전도층(151), 제1 층간 절연층(161), 제2 전도층(152), 제2 층간 절연층(162), 제3 전도층(153), 제3 층간 절연층(163) 등이 차례로 배치될 수 있다. 즉, 복수의 전도층(150)은 복수의 층간 절연층(160)에 의해 서로 이격될 수 있다. 복수의 층간 절연층(160) 각각은 예를 들어 실리콘 산화물 또는 저유전(low-k) 물질과 같은 절연 물질을 포함할 수 있다. 복수의 전도층(150) 각각은 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 금(Au)과 같은 금속 물질, 도핑된 실리콘, 금속 질화물, 금속 규화물 중 적어도 하나를 포함할 수 있다.
본 명세서에서 Z 방향은 복수의 전도층(150) 및 복수의 층간 절연층(160)이 적층된 방향이며 하부 영역(LR)으로부터 멀어지는 방향이다. 본 명세서에서 두 물체 또는 두 구성 요소가 동일한 레벨에 위치한다는 것은 임의의 원점에 대하여 각각의 물체의 중심 또는 각각의 구성 요소의 중심의 Z 방향 좌표가 서로 동일한 것을 의미한다. 또한, 본 명세서에서 어떤 물체 또는 구성 요소가 다른 물체 또는 구성 요소보다 높은 레벨에 위치한다는 것은 임의의 원점으로부터 상기 어떤 물체 또는 구성 요소의 Z 방향 좌표가 상기 원점으로부터 상기 다른 물체 또는 구성 요소의 Z 방향 좌표보다 크다는 것을 의미한다. 마찬가지로, 본 명세서에서 어떤 물체 또는 구성 요소가 다른 물체 또는 구성 요소보다 낮은 레벨에 위치한다는 것은 임의의 원점으로부터 상기 어떤 물체 또는 구성 요소의 Z 방향 좌표가 상기 원점으로부터 상기 다른 물체 또는 구성 요소의 Z 방향 좌표보다 작다는 것을 의미한다.
적층 구조체(SS)의 최상부는 복수의 스트링 선택 라인 컷(SLC)에 의해 서로 분리되는 복수의 부분들로 나뉘어져 있을 수 있다. 따라서 복수의 전도층(150) 중 적층 구조체(SS)의 최상단에 위치하는 전도층, 예컨대 제 9 전도층(159)은 스트링 선택 라인 컷(SLC)에 의해 서로 분리되는 복수의 부분들로 구성될 수 있다.
적층 구조체(SS)는 제1 셀 영역(Cell1), 제2 셀 영역(Cell2) 및 연결 영역(CR)을 포함할 수 있다. 제1 셀 영역(Cell1)과 제2 셀 영역(Cell2)은 서로 이격될 수 있다. 연결 영역(CR)은 제1 셀 영역(Cell1)과 제2 셀 영역(Cell2) 사이에 위치할 수 있다. 연결 영역(CR)은 제1 계단부(SP1), 제2 계단부(SP2) 및 연결부(CP)를 포함할 수 있다. 제1 계단부(SP1)는 제1 셀 영역(Cell1)과 접하고 제2 셀 영역(Cell2)과 가까워지는 방향, 예컨대 Y 방향으로 내려가는 계단 형상을 가질 수 있다. 제2 계단부(SP2)는 제2 셀 영역(Cell2)과 접하고 제1 셀 영역(Cell1)과 가까워지는 방향, 예컨대 -Y 방향으로 내려가는 계단 형상을 가질 수 있다. 제1 계단부(SP1) 및 제2 계단부(SP2) 각각은 복수의 계단들(ST)을 포함할 수 있다. 제1 계단부(SP1)의 계단들(ST) 중 적어도 하나는 상기 제2 계단부(SP2)의 계단들(ST) 중 하나와 동일한 레벨에 위치할 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 제1 계단부(SP1)의 각각의 계단들(ST)은 상기 제2 계단부(SP2)의 각각의 계단들(ST)과 하나씩 동일한 레벨에 위치할 수 있다. 그러나 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 연결부(CP)는 제1 셀 영역(Cell1)과 제2 셀 영역(Cell2) 사이를 연결할 수 있다. 연결부(CP)는 제1 계단부(SP1) 및 제2 계단부(SP2)와도 접할 수 있다. 연결부(CP)의 일 측벽은 제1 셀 영역(Cell1)의 일 측벽 및 제2 셀 영역(Cell2)의 일 측벽과 일 방향으로, 예컨대 Y 방향으로 정렬될 수 있다.
도 3a 및 도 3b를 함께 참조하면, 적층 구조체(SS)의 연결부(CP)는 제1 연결부(CP1) 및 제2 연결부(CP2)를 포함할 수 있다. 제1 연결부(CP1) 및 제2 연결부(CP2)는 일 이격 방향, 예컨대 X 방향으로 서로 이격될 수 있다. 상기 이격 방향, 예컨대 X방향으로 제1 연결부(CP1)의 폭(W1) 및 제2 연결부(CP2)의 폭(W2)은 Z 방향 높이에 상관 없이 일정할 수 있다. 또한, 제1 연결부(CP1) 및 제2 연결부(CP2) 사이 X 방향 거리(D12)는 수직 방향, 예컨대 Z 방향 높이에 상관 없이 일정할 수 있다.
도 4는 도 3a 및 도 3b에 도시된 복수의 전도층 중 하나를 개략적으로 나타낸 사시도이다.
도 4 및 도 3a를 함께 참조하면, 전도층(150)은 제1 셀 영역(Cell1), 제1 계단부(SP1), 연결부(CP), 제2 계단부(SP2) 및 제2 셀 영역(Cell2)에 걸쳐 연장될 수 있다. 전도층(150)은 제1 셀 영역(Cell1)에 위치하는 제1 부분(150a), 제2 셀 영역(Cell2)에 위치하는 제2 부분(150b) 및 연결 영역(CR)에 위치하는 제3 부분(150c)을 포함할 수 있다. 제3 부분(150c)은 연결부(CP), 제1 계단부(SP1) 및 제2 계단부(SP2)에 걸쳐 연장될 수 있다. 제3 부분(150c)은 제1 부분(150a)과 제2 부분(150b)을 연결할 수 있다.
도 5a는 도 3a 및 도 3b에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다. 도 5b는 도 5a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 도 6은 도 5a 및 도 5b의 수직 채널 구조체를 개략적으로 나타낸 단면도이다. 도 7은 도 6의 A 영역의 다양한 변형 예들을 나타내는 확대도이다.
도 5b를 먼저 참조하면, 하부 영역(LR)은 하부 기판(190), 주변 회로(130), 및 하부 도전 라인들(120)을 포함할 수 있다. 하부 기판(190)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함할 수 있으며, 벌크 웨이퍼 또는 에피택셜층일 수 있다. 주변 회로(130)에 대한 자세한 설명은 도 1을 참조하여 설명한 바와 같다. 도 5b에는 주변 회로(130)의 로우 디코더(133)(도 1 참조)를 구성하는 트랜지스터들 중 하나가 예시적으로 도시되었다. 각각의 하부 도전 라인들(120)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 각각의 하부 도전 라인들(120)을 구성하는 물질은 텅스텐, 알루미늄, 또는 구리와 같은 금속 물질보다 비저항이 높을 수 있다. 하부 도전 라인들(120)은 복수 레벨의 라인들을 포함할 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 하부 도전 라인들(120)은 제1 하부 도전 라인(121) 및 제2 하부 도전 라인(122)을 포함할 수 있다. 그러나, 하부 도전 라인(120)의 층 수가 두 개로 제한되는 것은 아니며 다양하게 변경될 수 있다.
상부 영역(UR)은 상부 기판(180), 버퍼 절연층(140), 적층 구조체(SS), 및 수직 채널 구조체(VS)를 포함할 수 있다. 상부 기판(180)은 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다. 상부 기판(180)은 n타입 또는 p타입 도핑된 웰 영역(182)을 포함할 수 있다. 버퍼 절연층(140)은 적층 구조체(SS)와 상부 기판(180) 사이에 위치할 수 있다. 버퍼 절연층(140)은 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 도 5b에는 하나의 적층 구조체(SS) 아래에 서로 분리된 두 개의 상부 기판(180)들이 위치하는 것으로 도시되었으나, 이와 달리 일부 실시예에서 하나의 적층 구조체(SS) 아래에 통합된 하나의 상부 기판(180)이 위치할 수 있다. 수직 채널 구조체(VS)는 적층 구조체(SS)의 제1 셀 영역(Cell1) 및 제2 셀 영역(Cell2)에 위치할 수 있다.
도 6을 참조하면, 수직 채널 구조체(VS)는 상부 기판(180)과 수직한 방향, 예컨대 Z 방향으로 연장될 수 있다. 수직 채널 구조체(VS)는 복수의 전도층(150)과 복수의 층간 절연층(160)이 적층된 적층 구조체(SS)를 관통할 수 있다. 수직 채널 구조체(VS)는 또한 버퍼 절연층(140)도 관통하여 상부 기판(180)의 웰 영역(182)과 접할 수 있다.
수직 채널 구조체(VS)는 채널 패턴(171), 매립 절연 패턴(172) 및 패드 패턴(174)을 포함할 수 있다. 채널 패턴(171)은 상부 기판(180)에 수직한 방향, 예컨대 Z 방향으로 연장될 수 있다. 채널 패턴(171)은 컵 형상(또는 바닥이 막히고 속이 빈(hollow) 실린더 형상)일 수 있다. 채널 패턴(171)은 예를 들어 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 채널 패턴(171)의 내측벽 상, 즉 채널 패턴(171)에 의해 정의되는 공동(hollow)(H) 내에는 매립 절연 패턴(172)이 채워질 수 있다. 매립 절연 패턴(172)은 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 도 6에 도시된 바와 달리, 일부 실시예에서, 채널 패턴(171)은 실린더 혹은 원형 기둥(circular column) 형상일 수 있다. 이 경우 채널 패턴(171)에 의해 공동(H)이 형성되지 않으므로 수직 채널 구조체(VS)는 매립 절연 패턴(172)을 포함하지 않을 수 있다. 패드 패턴(174)은 매립 절연 패턴(172)의 상단 및 채널 패턴(171)의 상단을 덮을 수 있다. 패드 패턴(174)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 패드 패턴(174)은 수직 채널 구조체(VS)를 비트 라인(BL)에 연결하기 위한 비트 라인 컨택(BLC)과 연결될 수 있다.
수직 채널 구조체(VS)의 채널 패턴(171)과 적층 구조체(SS)의 각각의 전도층들(150) 사이에는 정보 저장층(173)이 제공될 수 있다. 정보 저장층(173)은 전도층들(150)과 채널 패턴(171) 사이뿐만 아니라 전도층들(150)과 층간 절연층들(160) 사이까지 연장될 수 있다. 정보 저장층(173)에 대해 좀 더 자세히 살펴보기 위해 도 7의 (a)를 참조하면, 정보 저장층(173)은 블로킹 절연층(173c), 전하 저장층(173b) 및 터널 절연층(173a)을 포함할 수 있다. 블로킹 절연층(173c)은 전도층들(150)에 인접하게 배치되고, 터널 절연층(173a)은 채널 패턴(171)에 인접하게 배치되며, 전하 저장층(173b)은 블로킹 절연층(173c)과 터널 절연층(173a) 사이에 배치될 수 있다. 블로킹 절연층(173c)은 알루미늄 산화물 또는 하프늄 산화물과 같은 고유전 물질을 포함할 수 있다. 전하 저장층(173b)은 트랩 타입일 수 있다. 예를 들어, 전하 저장층(173b)은 양자 도트 또는 나노 크리스탈을 포함할 수 있다. 여기서, 양자 도트 또는 나노크리스탈은 도전성 물질의 미세 입자들을 포함할 수 있다. 전하 저장층(173b)은 예를 들어 실리콘 질화물을 포함할 수 있다. 터널 절연층(173a)은 예를들어 실리콘 산화물을 포함할 수 있다.
도 7의 (b) 내지 (d)에 도시된 바와 같이, 정보 저장층(173)의 배치 및 형상은 다양하게 변형될 수 있다. 일부 실시예에 따르면, 도 7의 (b)에 도시된 바와 같이 터널 절연층(173a)은 채널 패턴(171)이 연장되는 방향, 예컨대 Z 방향으로 연장되며, 전도층(150)과 층간 절연층(160) 사이로 연장되지 않을 수 있다. 일부 실시예에 따르면, 도 7의 (c)에 도시된 바와 같이 터널 절연층(173a) 및 전하 저장층(173b)은 채널 패턴(171)이 연장되는 방향, 예컨대 Z 방향으로 연장되며, 전도층(150)과 층간 절연층(160) 사이로 연장되지 않을 수 있다. 일부 실시예에 따르면, 도 7의 (d)에 도시된 바와 같이 정보 저장층(173)을 구성하는 모든 층, 즉 터널 절연층(173a), 전하 저장층(173b), 및 블로킹 절연층(173c)은 채널 패턴(171)이 연장되는 방향, 예컨대 Z 방향으로 연장되며, 전도층(150)과 층간 절연층(160) 사이로 연장되지 않을 수 있다.
도 6 및 도 2를 함께 참조하면, 한 개의 수직 채널 구조체(VS)와 복수의 전도층들(150) 및 복수의 정보 저장층(173)들은 도 2에 도시된 복수의 낸드 스트링들(NS11 내지 NS33) 중 하나를 구성할 수 있다. 즉, 복수의 전도층들(150) 중 하나와 하나의 수직 채널 구조체(VS) 및 하나의 정보 저장층(173)은 하나의 트랜지스터를 구성할 수 있다. 예를 들어, 제1 전도층(151)은 접지 선택 트랜지스터(GST)의 게이트 전극에 해당할 수 있다. 제2 전도층(152) 내지 제8 전도층(158)은 제1 메모리 셀 내지 제7 메모리 셀(MC1 내지 MC7)의 게이트 전극에 각각 해당할 수 있다. 제9 전도층(159)은 스트링 선택 트랜지스터(SST)의 게이트 전극에 해당할 수 있다. 복수의 낸드 스트링들(NS11 내지 NS33) 각각의 드레인 영역은 수직 채널 구조체(VS)의 패드 패턴(174)에 형성될 수 있고, 복수의 낸드 스트링들(NS11 내지 NS33)을 위한 공통 소스 영역은 상부 기판(180)에 형성될 수 있다. 도 6에서 적층 구조체(SS)는 9개의 전도층(151 내지 159)을 포함하는 것으로 도시되었으나, 적층 구조체(SS)를 구성하는 전도층(150)의 수는 복수의 낸드 스트링들(NS11 내지 NS33) 각각에 포함되는 접지 선택 트랜지스터(GST)의 수, 메모리 셀들(MC1 내지 MC7)의 수, 스트링 선택 트랜지스터(SST)의 수, 및 더미 셀(미도시)의 수에 따라 다양하게 변경될 수 있다.
도 5a 및 도 5b를 참조하면, 적층 구조체(SS)와 상부 도전 라인들 사이의 연결이 도시된다. 본 명세서에서 상부 도전 라인이란, 적층 구조체보다 높은 레벨에 위치하는 도전 라인들을 포괄적으로 지칭한다. 따라서 상부 도전 라인은 비트 라인들(BL), 스트링 선택 라인들(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL1 내지 WL7)을 포함할 수 있다. 비트 라인들(BL), 스트링 선택 라인들(SSL), 접지 선택 라인(GSL), 워드 라인들(WL1 내지 WL7), 비트 라인 컨택들(BLC), 스트링 선택 라인 컨택들 (SSLC), 접지 선택 라인 컨택(GSLC), 워드 라인 컨택들(WLC1 내지 WLC7) 각각은 예를 들어 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상부 도전 라인들이 금속 물질을 포함하는 경우, 실리콘과 같은 반도체 물질을 포함하는 하부 도전 라인들(120) 보다 상부 도전 라인들의 저항이 작을 수 있다. 도 5b에는 비트 라인(BL)과 제4 워드 라인(WL4)이 동일한 레벨에 위치하여 상부 도전 라인들이 하나의 레벨에 위치하는 것으로 도시되었다. 그러나, 도 5b와 달리, 일부 실시예들에서, 상부 도전 라인들은 서로 다른 레벨의 도전 라인들을 포함할 수 있다.
각각의 비트 라인들(BL)은 일 방향, 예컨대 X 방향으로 연장될 수 있다. 각각의 비트 라인들(BL)은 비트 라인 컨택(BLC)을 통하여 제1 셀 영역(Cell1) 및 제2 셀 영역(Cell2)의 수직 채널 구조체(VS)들 각각에 연결될 수 있다.
스트링 선택 라인들(SSL)은 스트링 선택 라인 컨택(SSLC)을 통해 적층 구조체(SS)의 복수의 전도층들(151 내지 159) 중 가장 높은 레벨에 위치하는 층, 예컨대 제9 전도층(159)에 연결될 수 있다.
접지 선택 라인(GSL)은 접지 선택 라인 컨택(GSLC)을 통해 적층 구조체(SS)의 복수의 전도층들(151 내지 159) 중 가장 낮은 레벨에 위치하는 층, 예컨대 제1 전도층(151)에 연결될 수 있다. 접지 선택 라인 컨택(GSLC)은 제1 계단부(SP1)의 가장 낮은 레벨의 계단(ST1) 및 제2 계단부(SP2)의 가장 낮은 레벨의 계단(ST1) 중 어느 하나에 위치할 수 있다. 예를 들어, 도 5a에서 접지 선택 라인 컨택(GSLC)은 제1 계단부(SP1)의 가장 낮은 레벨의 계단(ST1)에 위치한다.
워드 라인들(WL1 내지 WL7)은 워드 라인 컨택들(WLC1 내지 WLC7)을 통하여 나머지 층들, 예컨대 제2 전도층(152) 내지 제8 전도층(158)에 연결될 수 있다. 예를 들어, 제4 워드 라인(WL4)은 제5 전도층(155)에 연결될 수 있다. 워드 라인 컨택들(WLC1 내지 WLC7)은 제1 계단부(SP1) 및 제2 계단부(SP2)에 위치할 수 있다. 예를 들어, 제1 워드 라인(WL1)과 연결되는 워드 라인 컨택(WLC1)은 제1 계단부(SP1)의 두 번째로 낮은 레벨의 계단(ST2) 및 제2 계단부(SP2)의 두 번째로 낮은 레벨의 계단(ST2) 중 어느 하나에 위치할 수 있다. 제2 워드 라인(WL2)과 연결되는 워드 라인 컨택(WLC2)은 제1 계단부(SP1)의 세 번째로 낮은 레벨의 계단(ST3) 및 제2 계단부(SP2)의 세 번째로 낮은 레벨의 계단(ST3) 중 어느 하나에 위치할 수 있다. 도 5a에서는, 워드 라인 컨택들(WLC1 내지 WLC7)이 제2 계단부(SP2)와 제1 계단부(SP1)에 교대로 배치되는 것으로 도시되었다. 즉, 제1 워드 라인(WL1)과 연결되는 워드 라인 컨택(WLC1), 제3 워드 라인(WL3)과 연결되는 워드 라인 컨택(WLC3), 제5 워드 라인(WL5)과 연결되는 워드 라인 컨택(WLC5) 및 제7 워드 라인(WL7)과 연결되는 워드 라인 컨택(WLC7)은 제2 계단부(SP2)에, 제2 워드 라인(WL2)과 연결되는 워드 라인 컨택(WLC2), 제4 워드 라인(WL4)과 연결되는 워드 라인 컨택(WLC4) 및 제6 워드 라인(WL6)과 연결되는 워드 라인 컨택(WLC6)은 제1 계단부(SP1)에 위치할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며 워드 라인 컨택들(WLC1 내지 SLC7)의 배치는 다양하게 변형될 수 있다.
비트 라인들(BL), 워드 라인들(WL1 내지 WL7), 스트링 선택 라인들(SSL) 및 접지 선택 라인(GSL)은 하부 도전 라인들(120)을 통하여 하부 영역(LR)의 주변 회로(130)에 연결될 수 있다. 구체적으로, 비트 라인들(BL)은 주변 회로(130)의 페이지 버퍼(135)(도 1 참조)에 연결될 수 있으며, 워드 라인들(WL1 내지 WL7), 스트링 선택 라인들(SSL) 및 접지 선택 라인(GSL)은 주변 회로(130)의 로우 디코더(133)(도 1 참조)에 연결될 수 있다. 도 5b에서는 제4 워드 라인(WL4)이 주변 회로(130)의 로우 디코더(133)(도 1 참조)를 구성하는 트랜지스터에 연결되는 것을 예시적으로 보여준다.
본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자(100)에 따르면, 적층 구조체(SS)에 포함된 전도층들(150)은 연결 영역(CR)을 통해 제1 셀 영역(Cell1)으로부터 제2 셀 영역(Cell2)까지 연장된다. 이에 따라 추가적인 하부 도전 라인들(120)의 사용 없이 전도층(150)의 제1 셀 영역(Cell1)에 위치하는 제1 부분(150a)(도 4 참조)과 전도층(150)의 제2 셀 영역(Cell2)에 위치하는 제2 부분(150b)(도 4 참조)에 동일한 전압이 인가될 수 있다. 비저항이 금속보다 큰 실리콘을 포함하는 하부 도전 라인들(120)이 3차원 비휘발성 메모리 소자(100)에 추가적으로 포함되는 경우, 3차원 비휘발성 메모리 소자(100)의 RC 지연이 증가될 수 있다. 그러나, 본 발명의 기술적 사상에 의한 3차원 비휘발성 메모리 소자(100)에 따르면, 전도층(150)의 제1 부분(150a)(도 4 참조)과 제2 부분(150b)(도 4 참조)을 연결하기 위한 추가적인 하부 도전 라인들(120)이 필요하지 않으므로, RC 지연 증가가 억제될 수 있다. 또한 전도층들(150)에 전압을 인가하기 위한 배선들이 차지하는 공간이 감소될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다. 도 9는 도 8에 도시된 제1 계단부 및 제2 계단부를 나타낸 사시도들이다. 이하에서는 도 3a에 도시된 실시예와의 차이점을 중심으로 본 실시예에 따른 3차원 비휘발성 메모리 소자가 설명될 것이다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 소자(200)의 제1 계단부(SP1) 및 제2 계단부(SP2)의 계단들(ST) 중 적어도 하나는 서브 계단들(SST1, SST2)을 가질 수 있다. 도 8 및 도 9에서는, 제1 계단부(SP1) 및 제2 계단부(SP2)의 모든 계단들(ST)이 각각 두 개의 서브 계단들(SST1, SST2)을 갖는 것으로 도시되어 있다. 그러나, 반드시 모든 계단들(ST)이 서브 계단들(SST1, SST2)을 가질 필요는 없으며, 하나의 계단(ST)을 구성하는 서브 계단들의 수는 2개로 제한되지 않는다. 제1 서브 계단(SST1)의 일 방향 폭과 제2 서브 계단(SST2)의 상기 방향 폭은 다를 수 있다. 예를 들어, 제1 서브 계단(SST1)의 X 방향 폭(WX1)은 제2 서브 계단(SST2)의 X 방향 폭(WX2)보다 클 수 있다. 제1 서브 계단(SST1)의 다른 일 방향 폭과 제2 서브 계단(SST2)의 상기 다른 일 방향 폭은 동일할 수 있다. 예를 들어, 제1 서브 계단(SST1)의 Y 방향 폭과 제2 서브 계단(SST2)의 Y 방향 폭은 WY로 동일할 수 있다. 서브 계단들(SST1, SST2)에는 전도층들(150)을 워드 라인들(WL1 내지 WL7)(도 5a 참조)에 연결시키기 위한 워드 라인 컨택들(WLC1 내지 WLC7)(도 5a 참조)이 위치할 수 있다. 계단(ST)이 서브 계단들(SST1, SST2)을 포함하는 구조로 인하여 워드 라인 컨택들(WLC1 내지 WLC7)(도 5a 참조)을 형성하기 위한 공간을 충분히 확보할 수 있다. 또한 연결 영역(CR)의 평면적이 감소될 수 있어 3차원 비휘발성 메모리 소자(200)의 전체 크기가 감소될 수 있다.
도 10a 및 도 10b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도 및 평면도이다. 도 10c는 도 10a의 연결부를 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 도 11a는 도 10a의 계단부의 계단들 중 하나를 개략적으로 나타낸 사시도이다. 도 11b는 도 11a의 계단의 변형 예를 개략적으로 나타낸 사시도이다. 이하에서는 도 3a에 도시된 실시예와의 차이점을 중심으로 본 실시예에 따른 3차원 비휘발성 메모리 소자가 설명될 것이다.
도 10a 내지 도 10c를 참조하면, 적층 구조체(SS)의 연결 영역(CR)의 연결부(CP)는 제3 계단부(SP3) 및 제4 계단부(SP4)를 포함할 수 있다. 제3 계단부(SP3)는 제1 계단부(SP1)와 제2 계단부(SP2)를 연결할 수 있다. 제4 계단부(SP4) 또한 제1 계단부(SP1)와 제2 계단부(SP2)를 연결할 수 있다. 제3 계단부(SP3)와 제4 계단부(SP4)는 서로 마주보는 방향으로 내려가는 계단 형상을 각각 가질 수 있다. 예를 들어, 제3 계단부(SP3)는 X 방향으로 내려가는 계단 형상을 가지며, 제4 계단부(SP4)는 -X 방향으로 내려가는 계단 형상을 가질 수 있다. 제3 계단부(SP3)와 제4 계단부(SP4)는 X방향으로 서로 이격될 수 있다. 도 10c에 도시된 바와 같이, 제3 계단부(SP3)의 X방향 폭(W3) 및 제4 계단부(SP4)의 X방향 폭(W4)은 하부 영역(LR)과 가까워질수록 증가할 수 있다. 상기 제3 계단부(SP3)와 상기 제4 계단부(SP4) 사이의 X방향 거리(D)는 하부 영역(LR)과 가까워질수록 감소할 수 있다.
다시 말하면, 적층 구조체(SS)의 연결 영역(CR)은 제1 계단부(SP1), 제2 계단부(SP2), 제3 계단부(SP3) 및 제4 계단부(SP4)를 포함하는 계단부(SP)를 포함할 수 있다. 계단부(SP)는 연결 영역(CR)의 둘레에서 연결 영역(CR)의 중심을 향하는 방향으로 내려가는 계단 형상을 가질 수 있다.
도 11a에 도시된 바와 같이, 도 10a의 계단부(SP)의 각각의 계단(ST)은 사각 루프 형상일 수 있다. 일부 실시예에 따르면, 도 11b에 도시된 바와 같이, 도 10a의 계단부(SP)의 각각의 계단(ST)은 서브 계단들(SST1 내지 SST4)을 포함할 수 있다. 서브 계단들의 수는 4개로 제한되지 않으며 다양하게 변형될 수 있다.
도 12a 및 도 12b는 도 10a 내지 도 10c에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도들이다. 이하에서는 워드 라인 컨택들의 배치의 관점에서 도 5a에 도시된 실시예와의 차이점을 중심으로 실시예들이 설명될 것이다.
도 12a를 참조하면, 본 실시예에 따르면, 워드 라인 컨택들(WLC1 내지 WLC7)이 제1 계단부(SP1) 및 제2 계단부(SP2)뿐만 아니라 제3 계단부(SP3) 및 제4 계단부(SP4)에도 위치할 수 있다. 예를 들어, 제1 계단부(SP1)에는 제2 워드 라인(WL2)에 연결되는 워드 라인 컨택(WLC2) 및 제 6 워드 라인(WL6)에 연결되는 워드 라인 컨택(WLC6)이 위치할 수 있고, 제2 계단부(SP2)에는 제4 워드 라인(WL4)에 연결되는 워드 라인 컨택(WLC4) 및 제7 워드 라인(WL7)에 연결되는 워드 라인 컨택(WLC7)이 위치할 수 있고, 제3 계단부(SP3)에는 제1 워드 라인(WL1)에 연결되는 워드 라인 컨택(WLC1) 및 제5 워드 라인(WL5)에 연결되는 워드 라인 컨택(WLC5)이 위치할 수 있고, 제4 계단부(SP4)에는 제3 워드 라인(WL3)에 연결되는 워드 라인 컨택(WLC3)이 위치할 수 있다. 본 실시예에 따른 3차원 비활성 메모리 소자(300a)에 따르면, 제3 계단부(SP3) 및 제4 계단부(SP4)에도 워드 라인 컨택들(WLC1 내지 WLC7) 중 적어도 일부가 배치됨으로써 워드 라인 컨택들(WLC1 내지 WLC7)을 배치하기 위한 충분한 공간이 확보될 수 있다.
도 12b에 도시된 실시예에 따르면, 워드 라인 컨택들(WLC1 내지 WLC7)은 제1 계단부(SP1) 및 제2 계단부(SP2)에만 위치하며 제3 계단부(SP3) 및 제4 계단부(SP4)에는 워드 라인 컨택들(WLC1 내지 WLC7)이 위치하지 않을 수 있다.
도 13a 및 도 13b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도 및 평면도이다. 이하에서는 도 10a 내지 도 10c에 도시된 실시예와의 차이점을 중심으로 본 실시예가 설명될 것이다.
도 13a 및 도 13b를 참조하면, 연결부(CP)는 제1 계단부(SP1)의 하부(SP1_L)와 제2 계단부(SP2)의 하부(SP2_L)를 연결하지만, 연결부(CP)는 제1 계단부(SP1)의 상부(SP1_U)와 제2 계단부(SP2)의 상부(SP2_U)를 연결하지 않을 수 있다.
도 14는 도 13a 및 도 13b에 도시된 복수의 전도층들 중 두 전도층을 개략적으로 나타낸 사시도이다.
도 14를 참조하면, 도 13a에 도시된 복수의 전도층(150) 중 적층 구조체(SS)의 상부에 위치하는 층, 예컨대, 제5 전도층(155)은 제1 셀 영역(Cell1), 제1 계단부(SP1), 제2 계단부(SP2), 제2 셀 영역(Cell2)에 걸쳐 연장될 수 있다. 또한 제5 전도층(155)은 제1 부분(155a) 및 제2 부분(155b)을 포함할 수 있다. 제5 전도층(155)의 제1 부분(155a)은 제1 셀 영역(Cell1) 및 제1 계단부(SP1)에 걸쳐 연장될 수 있다. 제5 전도층(155)의 제2 부분(155b)은 제2 셀 영역(Cell2) 및 제2 계단부(SP2)에 걸쳐 연장될 수 있다. 반면, 도 13a 및 도 13b에 도시된 복수의 전도층(150) 중 적층 구조체(SS)의 하부에 위치하는 층, 예컨대, 제4 전도층(154)은 제1 셀 영역(Cell1), 제1 계단부(SP1), 연결부(CP), 제2 계단부(SP2) 및 제2 셀 영역(Cell2)에 걸쳐 연장될 수 있다. 또한 제4 전도층(154)은 제1 셀 영역(Cell1)에 위치하는 제1 부분(154a), 제2 셀 영역(Cell2)에 위치하는 제2 부분(154b) 및 연결 영역(CR)에 위치하는 제3 부분(154c)을 포함할 수 있다. 제3 부분(154c)은 제1 계단부(SP1), 연결부(CP) 및 제2 계단부(SP2)에 걸쳐 연장될 수 있다. 제3 부분(154c)은 제1 부분(154a)과 제2 부분(154b)을 연결할 수 있다.
도 15a는 도 13a 및 도 13b에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다. 도 15b는 도 15a의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다. 도 15c는 도 15a의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 15a 및 도 15b를 참조하면, 복수의 전도층(150) 중 적층 구조체(SS)의 하부에 위치하는 층, 예컨대 제4 전도층(154)을 워드 라인, 예컨대 제3 워드 라인(WL3)에 연결하기 위한 워드 라인 컨택(WLC3)은 제1 계단부(SP1) 및 제2 계단부(SP2) 중 어느 하나에 위치할 수 있다. 도 14에 도시된 바와 같이, 제4 전도층(154)의 제3 부분(154c)이 제1 부분(154a)과 제2 부분(154b)을 연결하므로 제1 부분(154a) 및 제2 부분(154b) 중 어느 하나에만 하나의 워드 라인 컨택(WLC3)이 연결되면 충분할 수 있다.
한편, 도 15a 및 도 15c를 참조하면, 복수의 전도층(150) 중 적층 구조체(SS)의 상부에 위치하는 층, 예컨대 제5 전도층(155)을 워드 라인, 예컨대 제4 워드 라인(WL4)에 연결하기 위해 두 개의 워드 라인 컨택들(WLC4a, WLC4b)이 각각 제1 계단부(SP1) 및 제2 계단부(SP2)에 필요할 수 있다. 제5 전도층(155)은 도 14에 도시된 바와 같이 서로 분리된 제1 부분(155a) 및 제2 부분(155b)을 포함할 수 있으며, 두 개의 워드 라인 컨택들(WLC4a, WLC4b)은 각각 제1 부분(155a) 및 제2 부분(155b)과 연결될 수 있다. 두 개의 워드 라인 컨택들(WLC4a, WLC4b)은 상부 배선, 예컨대 제4 워드 라인(WL4)에 연결될 수 있다. 즉, 제1 부분(155a)과 제2 부분(155b)은 적층 구조체(SS)보다 높은 레벨에 위치하는 상부 도전 라인을 통해 서로 연결될 수 있다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다. 도 16b는 도 16a의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다. 이하에서는 도 3a 및 도 3b에 도시된 실시예와의 차이점을 중심으로 본 실시예에 따른 3차원 비휘발성 메모리 소자가 설명 될 것이다.
도 16a 및 도 16b를 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 소자(600)의 적층 구조체(SS)의 연결 영역(CR)은 제1 계단부(SP1) 및 연결부(CP)를 포함하며 제2 계단부(SP2)(도 3a 참조)를 포함하지 않을 수 있다. 즉, 제2 셀 영역(Cell2)의 상기 제1 셀 영역(Cell1)을 향하는 측벽은 평평한 표면일 수 있다.
도 17은 도 16a에 도시된 복수의 전도층 중 하나를 나타낸 사시도이다.
도 17을 참조하면, 전도층(150)은 제1 셀 영역(Cell1), 제1 계단부(SP1), 연결부(CP) 및 제2 셀 영역(Cell2)에 걸쳐 연장될 수 있다. 전도층(150)은 제1 셀 영역(Cell1)에 위치하는 제1 부분(150a), 제2 셀 영역(Cell2)에 위치하는 제2 부분(150b) 및 연결 영역(CR)에 위치하는 제3 부분(150c)을 포함할 수 있다. 제3 부분은 연결부(CP) 및 제1 계단부(SP1)에 걸쳐 연장될 수 있다. 제3 부분(150c)은 제1 부분(150a)과 제2 부분(150b)을 연결할 수 있다.
도 18a는 도 16a 및 도 16b에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다. 도 18b는 도 18a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 이하에서는 도 5a 및 도 5b에 도시된 실시예와의 차이점을 중심으로 본 실시예가 설명될 것이다.
도 18a 및 도 18b를 참조하면, 하나의 적층 구조체(SS) 아래에 통합된 하나의 상부 기판(180)이 위치할 수 있다. 또한, 적층 구조체(SS)의 연결 영역(CR)의 제1 계단부(SP1)에 워드 라인 컨택들(WLC1 내지 WLC7)이 연결될 수 있다. 예를 들어, 도 18b에는 제5 전도층(155)을 제4 워드 라인(WL4)에 연결하기 위한 워드 라인 컨택(WLC4)이 제1 계단부(SP1)에 위치하는 것을 도시한다. 모든 워드 라인, 예컨대 제1 워드 라인 내지 제7 워드 라인(WL1 내지 WL7)에 각각 연결되는 워드 라인 컨택들(WLC1 내지 WLC7) 모두는 제1 계단부(SP1)에 위치할 수 있다. 제2 계단부(SP2)가 생략됨으로 인하여 연결 영역(CR)의 Y 방향 길이가 감소될 수 있다. 이에 따라 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자(700)의 크기가 감소될 수 있다.
일부 실시예에 따르면, 도 9에 도시된 바와 같이 제1 계단부(SP1)의 계단들(ST) 중 적어도 하나는 서브 계단들(SST1, SST2)을 포함할 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 개략적으로 나타낸 사시도이다. 도 20a는 도 19에 도시된 계단부의 계단들 중 하나를 나타낸 사시도이다. 도 20b는 도 20a의 계단의 변형 예를 개략적으로 나타낸 사시도이다. 이하에서는 도 16a에 도시된 실시예와의 차이점을 중심으로 본 실시예에 따른 3차원 비휘발성 메모리 소자가 설명될 것이다.
본 실시예에 따른 3차원 비휘발성 메모리 소자(800)에 따르면, 적층 구조체(SS)의 연결부(CP)는 제3 계단부(SP3) 및 제4 계단부(SP4)를 포함할 수 있다. 제3 계단부(SP3)는 제1 계단부(SP1)와 제2 셀 영역(Cell2)을 연결할 수 있다. 제4 계단부(SP4) 또한 제1 계단부(SP1)와 제2 셀 영역(Cell2)을 연결할 수 있다. 제3 계단부(SP3)와 제4 계단부(SP4)는 서로 마주보는 방향으로 내려가는 계단 형상을 각각 가질 수 있다. Ⅰ-Ⅰ'선을 따라 자른 연결부(CP)의 단면은 도 10c와 동일할 수 있다. 제2 셀 영역(Cell2)의 제1 계단부(SP1)를 향하는 측벽 전체는 평평한 면일 수 있다. 도 10c에 도시된 바와 같이, 제3 계단부(SP3)와 제4 계단부(SP4)는 X방향으로 서로 이격될 수 있다. 제3 계단부(SP3)의 X방향 폭(W3) 및 제4 계단부(SP4)의 X방향 폭(W4)은 하부 영역(LR)과 가까워질수록 증가할 수 있다. 제3 계단부(SP3)와 제4 계단부(SP4) 사이의 X방향 거리(D)는 하부 영역(LR)과 가까워질수록 감소할 수 있다.
다시 말하면, 적층 구조체(SS)의 연결 영역(CR)은 계단부(SP)를 포함할 수 있고, 계단부(SP)는 제1 계단부(SP1), 제3 계단부(SP3) 및 제4 계단부(SP4)를 포함할 수 있다. 도 20a를 참조하면, 계단부(SP)의 각 계단(ST)은 직각 U자 형상 또는 네 변 중 한 변이 없는 사각 루프 형상일 수 있다. 도 20b를 참조하면, 일부 실시예에 따르면, 계단부(SP)의 각 계단(ST)은 서브 계단들(SST1 내지 SST3)을 포함할 수 있다.
일부 실시예에 따르면, 도 13a 및 도 13b에 도시된 실시예와 마찬가지로 제3 계단부(SP3) 및 제4 계단부(SP4)는 제1 계단부(SP1)의 하부와 제2 셀 영역(Cell2)의 하부만을 연결하고, 제1 계단부(SP1)의 상부와 제2 셀 영역(Cell2)의 상부를 연결하지 않을 수 있다.
도 21은 도 19에 도시된 3차원 비휘발성 메모리 소자를 좀 더 자세히 나타낸 평면도이다. 이하에서는 도 18a에 도시된 실시예와의 차이점을 중심으로 본 실시예에 따른 3차원 비휘발성 메모리 소자가 설명될 것이다.
도 21을 참조하면, 본 실시예에 따르면, 적층 구조체(SS)의 연결 영역(CR)의 제1 계단부(SP1)뿐만 아니라 제3 계단부(SP3) 및 제4 계단부(SP4)에도 워드 라인 컨택들(WLC1 내지 WLC7) 중 적어도 일부가 연결될 수 있다. 예를 들어, 제1 계단부(SP1)에는 제1 워드 라인(WL1)에 연결되는 워드 라인 컨택(WLC1), 제4 워드 라인(WL4)에 연결되는 워드 라인 컨택(WLC4) 및 제7 워드 라인(WL7)에 연결되는 워드 라인 컨택(WLC7)이 위치할 수 있고, 제3 계단부(SP3)에는 제2 워드 라인(WL2)에 연결되는 워드 라인 컨택(WLC2) 및 제5 워드 라인(WL5)에 연결되는 워드 라인 컨택(WLC5)이 위치할 수 있고, 제4 계단부(SP4)에는 제3 워드 라인(WL3)에 연결되는 워드 라인 컨택(WLC3) 및 제6 워드 라인(WL6)에 연결되는 워드 라인 컨택(WLC6)이 위치할 수 있다. 제3 계단부(SP3) 및 제4 계단부(SP4)에도 워드 라인 컨택들(WLC1 내지 WLC7) 중 적어도 일부가 배치됨으로써 워드 라인 컨택들(WLC1 내지 WLC7)을 배치하기 위한 충분한 공간이 확보될 수 있다.
다른 실시예에 따르면, 워드 라인 컨택들(WLC1 내지 WLC7)은 제1 계단부(SP1)에만 위치하며 제3 계단부(SP3) 및 제4 계단부(SP4)에는 위치하지 않을 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 내지 800: 3차원 비휘발성 메모리 소자, 110: 메모리 셀 어레이, 120: 하부 도전 라인, 130: 주변 회로, 133: 로우 디코더, 135: 페이지 버퍼, 137: 제어 로직, 140: 버퍼 절연층, 150, 151 내지 159: 전도층, 160, 161 내지 169: 층간 절연층, 171: 채널 패턴, 172: 매립 절연 패턴, 173: 정보 저장층, 173a: 터널 절연층, 173b: 전하 저장층, 173c: 블로킹 절연층, 174: 패드 패턴, 180: 상부 기판, 182: 웰 영역, 190: 하부 기판, BLK1 내지 BLKn: 메모리 셀 블록, WL, WL1 내지 WL7: 워드 라인, WLC, WLC1 내지 WLC7: 워드 라인 컨택, SSL: 스트링 선택 라인, SSLC: 스트링 선택 라인 컨택, GSL: 접지 선택 라인, GSLC: 접지 선택 라인 컨택, BL: 비트 라인, BLC: 비트 라인 컨택, ADDR: 어드레스, CMD: 커맨드, CTRL: 제어 신호, DATA: 데이터, NS11 내지 NS33: 낸드 스트링, SST: 스트링 선택 트랜지스터, GST: 접지 선택 트랜지스터, MC1 내지 MC7: 메모리 셀, UR: 상부 영역, LR: 하부 영역, SS: 적층 구조체, SLC: 스트링 선택 라인 컷, Cell1: 제1 셀 영역, Cell2: 제2 셀 영역, CR: 연결 영역, SP: 계단부, SP1: 제1 계단부, SP2: 제2 계단부, SP3: 제3 계단부, SP4: 제4 계단부, CP: 연결부, CP1: 제1 연결부, CP2: 제2 연결부, VS: 수직 채널 구조체, H: 공동(hollow), ST: 계단, SST1 내지 SST4: 서브 계단

Claims (10)

  1. 복수의 층간 절연층에 의해 서로 이격된 복수의 전도층이 적층된 적층 구조체를 포함하고,
    상기 적층 구조체는 제1 셀 영역, 상기 제1 셀 영역으로부터 이격된 제2 셀 영역 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 연결 영역을 포함하고,
    상기 연결 영역은 상기 제1 셀 영역과 접하고 상기 제2 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제1 계단부, 상기 제2 셀 영역과 접하고 상기 제1 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제2 계단부 및 상기 제1 셀 영역과 상기 제2 셀 영역을 연결하는 연결부를 포함하는 것을 특징으로 하는 3차원 비활성 메모리.
  2. 제1 항에 있어서,
    상기 제1 계단부의 계단들 중 적어도 하나는 상기 제2 계단부의 계단들 중 하나와 동일한 레벨에 위치하는 것을 특징으로 하는 3차원 비활성 메모리.
  3. 제1 항에 있어서,
    상기 적층 구조체 아래에 위치하며 주변 회로를 포함하는 하부 영역을 더 포함하고, 상기 복수의 전도층 중 상기 제1 셀 영역에 위치하는 부분들과 상기 복수의 전도층 중 상기 제2 셀 영역에 위치하는 부분들은 상기 주변 회로에 전기적으로 연결되는 것을 특징으로 하는 3차원 비활성 메모리.
  4. 제1 항에 있어서,
    상기 제1 계단부 및 상기 제2 계단부의 계단들 중 적어도 하나는 일 방향 폭이 서로 다른 복수의 서브 계단들을 갖는 것을 특징으로 하는 3차원 비활성 메모리.
  5. 하부 기판 및 상기 하부 기판 상에 위치하는 주변 회로를 포함하는 하부 영역;
    상기 하부 영역 상에 위치하며 복수의 층간 절연층에 의해 서로 이격된 복수의 전도층이 적층된 적층 구조체를 포함하고,
    상기 적층 구조체는 제1 셀 영역, 상기 제1 셀 영역으로부터 이격된 제2 셀 영역 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 연결 영역을 포함하고,
    상기 적층 구조체의 상기 연결 영역은 상기 연결 영역의 둘레에서 연결 영역의 중심을 향하는 방향으로 내려가는 계단 형상의 계단부를 포함하는 것을 특징으로 하는 3차원 비활성 메모리.
  6. 제5 항에 있어서,
    상기 복수의 전도층 중 상기 적층 구조체의 하부에 위치하는 전도층은 상기 제1 셀 영역에 위치하는 제1 부분, 상기 제2 셀 영역에 위치하는 제2 부분 및 상기 연결 영역에 위치하며 상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분을 포함하는 것을 특징으로 하는 3차원 비활성 메모리.
  7. 제5 항에 있어서,
    상기 복수의 전도층 중 상기 적층 구조체의 상부에 위치하는 전도층은 서로 이격된 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 상기 적층 구조체보다 높은 레벨에 위치하는 상부 도전 라인을 통해 서로 연결되는 것을 특징으로 하는 3차원 비활성 메모리.
  8. 제5 항에 있어서,
    상기 계단부는 제1 계단부, 제2 계단부, 제3 계단부 및 제4 계단부를 포함하고, 상기 제1 계단부는 상기 제1 셀 영역과 접하며 상기 제2 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 가지며, 상기 제2 계단부는 상기 제2 셀 영역과 접하며 상기 제1 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 가지며, 상기 제3 계단부 및 상기 제4 계단부는 각각 상기 제1 계단부와 상기 제2 계단부를 연결하며 서로 마주보는 방향으로 내려가는 계단 형상을 갖는 것을 특징으로 하는 3차원 비활성 메모리.
  9. 하부 기판 및 상기 하부 기판 상에 위치하며 주변 회로를 포함하는 하부 영역;
    상기 하부 영역 상에 위치하는 상부 기판;
    상기 상부 기판 상에 위치하며 복수의 층간 절연층에 의해 서로 이격된 복수의 전도층이 적층된 적층 구조체; 및
    상기 복수의 전도층 각각을 상기 주변 회로에 전기적으로 연결하는 복수의 컨택을 포함하고,
    상기 적층 구조체는 제1 셀 영역, 상기 제1 셀 영역으로부터 이격된 제2 셀 영역 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 연결 영역을 포함하고,
    상기 연결 영역은 상기 제1 셀 영역과 접하고 상기 제2 셀 영역과 가까워지는 방향으로 내려가는 계단 형상을 갖는 제1 계단부, 상기 제1 계단부와 상기 제2 셀 영역 사이를 연결하는 연결부를 포함하고,
    상기 복수의 컨택은 상기 제1 계단부에 위치하는 것을 특징으로 하는 3차원 비활성 메모리.
  10. 제9 항에 있어서,
    상기 제2 셀 영역의 상기 제1 셀 영역을 향하는 측벽 전체는 평평한 면인 것을 특징으로 하는 3차원 비활성 메모리.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190091109A (ko) * 2018-01-26 2019-08-05 삼성전자주식회사 3차원 반도체 메모리 소자
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
KR20210141563A (ko) * 2020-03-23 2021-11-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
KR20210145437A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 공통 소스 라인을 포함하는 cop 구조가 적용된 3차원 플래시 메모리
WO2021241903A1 (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
KR20210145436A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211403B2 (en) 2017-11-27 2021-12-28 Samsung Electronics Co., Ltd. Nonvolatile memory device having a vertical structure and a memory system including the same
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US10804284B2 (en) * 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
KR102688512B1 (ko) * 2018-07-12 2024-07-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
JP2021048371A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210043101A (ko) 2019-10-11 2021-04-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
WO2021127974A1 (en) 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. 3d nand memory device and method of forming the same
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
JP7302023B2 (ja) * 2020-02-25 2023-07-03 長江存儲科技有限責任公司 ３ｄ型ｎａｎｄメモリデバイス、および３ｄ型ｎａｎｄメモリデバイスを形成するための方法
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN114586153A (zh) * 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
WO2021243703A1 (en) * 2020-06-05 2021-12-09 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111819690B (zh) 2020-06-05 2021-05-14 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
WO2022021022A1 (en) * 2020-07-27 2022-02-03 Yangtze Memory Technologies Co., Ltd. Staircase structures for word line contacts in three-dimensional memory
CN111968986B (zh) * 2020-08-11 2024-06-21 长江存储科技有限责任公司 三维存储器及其制造方法
CN112071843A (zh) * 2020-09-18 2020-12-11 长江存储科技有限责任公司 半导体结构及其制造方法
CN112470275B (zh) * 2020-10-29 2024-01-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
CN112563284B (zh) * 2020-11-02 2022-05-17 长江存储科技有限责任公司 三维存储器结构及其制备方法
WO2022094796A1 (en) * 2020-11-04 2022-05-12 Yangtze Memory Technologies Co., Ltd. Bottom select gate contacts for center staircase structures in three-dimensional memory devices
CN113192964B (zh) * 2021-04-25 2022-04-22 长江存储科技有限责任公司 3d存储器件及其制造方法
US11901287B2 (en) 2021-09-02 2024-02-13 Micron Technology, Inc. Microelectronic devices with multiple step contacts extending to stepped tiers, and related systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120124838A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP2014027104A (ja) * 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
US20150279852A1 (en) * 2014-03-26 2015-10-01 Sandisk Technologies Inc. Vertical nand device with shared word line steps
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR20170022178A (ko) * 2015-08-19 2017-03-02 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5269022B2 (ja) * 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR101843580B1 (ko) * 2011-08-16 2018-03-30 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
KR102120725B1 (ko) * 2014-01-14 2020-06-10 에스케이하이닉스 주식회사 반도체 장치
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
KR20150139357A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
KR20160045340A (ko) * 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
KR102275543B1 (ko) * 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR102259943B1 (ko) * 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
US10211150B2 (en) * 2015-09-04 2019-02-19 Macronix International Co., Ltd. Memory structure
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120124838A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP2014027104A (ja) * 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
US20150279852A1 (en) * 2014-03-26 2015-10-01 Sandisk Technologies Inc. Vertical nand device with shared word line steps
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR20170022178A (ko) * 2015-08-19 2017-03-02 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190091109A (ko) * 2018-01-26 2019-08-05 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210141563A (ko) * 2020-03-23 2021-11-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
WO2021194532A1 (en) * 2020-03-24 2021-09-30 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
KR20210145437A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 공통 소스 라인을 포함하는 cop 구조가 적용된 3차원 플래시 메모리
WO2021241903A1 (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
KR20210145436A (ko) * 2020-05-25 2021-12-02 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법

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KR102403732B1 (ko) 2022-05-30
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US10446575B2 (en) 2019-10-15
US20190139978A1 (en) 2019-05-09

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