JP2011142276A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Abstract

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、メモリ柱状半導体層３６と、メモリ柱状半導体層３６の側面を取り囲むように形成された電荷蓄積層を含むメモリゲート絶縁層３５と、メモリゲート絶縁層３５を取り囲むように形成された４層のワード線導電層３１ａ〜３１ｄと、ワード線導電層３１ａ〜３１ｄの上部を保護する２層の保護層３３ａ、３３ｂとを備える。ワード線導電層３１ａ〜３１ｄは、その端部の位置が異なるように階段状に形成された階段部ＳＴを構成する。下から２段目のステップＳＴ２は、その上面を２層の保護層３３ａ、３３ｂにて覆われ、下から１段目のステップＳＴ１は、その上面を１層の保護層３３ａにて覆われている。
【選択図】図４

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
例えば、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタは、柱状の柱状半導体層、メモリゲート絶縁層、及びゲート電極となる多層に積層された導電層を有する。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。メモリゲート絶縁層は、柱状半導体層の周りに形成され、電荷を蓄積可能に構成される。導電層は、メモリゲート絶縁層を介して柱状半導体層を取り囲むように形成される。このような３次元構造は、微細化ではなく多層化により大容量化可能であり、従来技術の延長線上の技術でプロセス構築が可能である。
上記円柱構造のトランジスタの製造工程においては、上部に設けられた配線に導電層を電気的に接続するため、積層された導電層（ゲート電極）の各々に接するようにコンタクト層が形成される。しかしながら、各導電層に適した高さでコンタクト層を形成する必要があり、その形成は容易ではない。コンタクト層が正確に形成されなければ、トランジスタのゲートが的確に制御されず、不揮発性半導体記憶装置の動作の安定性が損なわれる。
特開２００７−２６６１４３号公報
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の導電層と、複数の前記導電層の上部を保護するよう積層された複数層の保護層とを備え、複数の前記導電層は、その端部の位置が異なるように階段状に形成された階段部を構成すると共に、各々の前記導電層は、前記階段部の段を構成し、前記階段部の第１の部分は、その上面を第１の数の前記保護層にて覆われ、前記第１の部分より下層に位置する前記階段部の第２の部分は、その上面を前記第１の数より少ない第２の数の前記保護層にて覆われていることを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、複数の導電層を積層させる工程と、前記複数の導電層を貫通させて貫通孔を形成する工程と、前記貫通孔の側面に電荷蓄積層を形成する工程と、前記貫通孔を埋めるように半導体層を形成する工程と、前記複数の導電層の端部の位置が異なるように、最上層の前記導電層から第１の数だけ下層の前記導電層までを加工して第１階段部を形成する工程と、前記第１階段部を覆うように第１保護層を形成する工程と、前記第１保護層を分断し、且つ前記複数の導電層の端部の位置が異なるように、最上層から前記第１の数だけ下層の前記導電層よりも下層の前記導電層を加工して第２階段部を形成する工程と、前記第１保護層及び前記第２階段部を覆うように第２保護層を形成する工程とを備えることを特徴とする。
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。 第１実施形態に係る不揮発性半導体記憶装置の概略斜視図である。 図２に示すメモリセルアレイ１１の回路図である。 第１実施形態に係る不揮発性半導体記憶装置の断面図である。 図４の拡大図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態及び比較例に係る不揮発性半導体記憶装置を示す概略図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置を示す概略斜視図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の断面図である。 本発明の他の実施形態に係る不揮発性半導体記憶装置の断面図である。 第１実施形態におけるステップＳＴ３のロウ方向の長さＬ０を示す図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
［構成］
先ず、図１及び図２を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図であり、図２は、不揮発性半導体記憶装置の概略斜視図である。
実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、公知のＮＡＮＤストリング（メモリストリング）ＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒが接続される。このＮＡＮＤストリングＭＳは、積層方向を長手方向として配列される。
ロウデコーダ１２、１３は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りマトリクス状に設けられている。なお、メモリストリングＭＳは、４つ以上のメモリトランジスタにて構成してもよい。
図３に示すように、メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２〜ＭＴｒ４の制御ゲートは、各々、ワード線ＷＬ２〜ＷＬ４に共通接続されている。
図３に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢの中においてカラム方向に所定ピッチで複数本設けられている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでカラム方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に複数本設けられている。
図３に示すように、１つのメモリブロックＭＢにおいて、全てのソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、ソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
上記のような不揮発性半導体記憶装置の回路構成は、図４に示す積層構造により実現されている。図４は、第１実施形態に係る不揮発性半導体記憶装置の断面図である。
第１実施形態に係る不揮発性半導体記憶装置は、図４に示すように、半導体基板Ｂａ上のメモリ領域ＡＲ１、及び周辺領域ＡＲ２に積層されている。メモリ領域ＡＲ１は、メモリセルアレイ１１として機能する。周辺領域ＡＲ２は、メモリ領域ＡＲ１の周辺に設けられ、各種制御回路（１２〜１６）として機能する。
先ず、図４を参照して、メモリ領域ＡＲ１について説明する。メモリ領域ＡＲ１は、図４に示すように、各メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
メモリ領域ＡＲ１における半導体基板Ｂａは、ソース線ＳＬとして機能する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ビット線ＢＬ、及びその他の各種配線として機能する。
半導体基板Ｂａは、その上面に拡散層Ｂａ１を有する。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
ソース側選択トランジスタ層２０は、図４に示すように、半導体基板Ｂａ上に順次積層された絶縁層２１、ソース側導電層２２、及び絶縁層２３を有する。ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒのゲート、及びソース側選択ゲート線ＳＧＳとして機能する。ソース側導電層２２は、１つのメモリブロックＭＢの全体に亘って、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
絶縁層２１、２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２４を有する。ソース側ホール２４は、絶縁層２１、ソース側導電層２２、及び絶縁層２３を貫通するように形成されている。ソース側ホール２４は、ロウ方向及びカラム方向にマトリクス状に形成されている。
さらに、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ゲート絶縁層２５、及びソース側柱状半導体層２６を有する。ソース側柱状半導体層２６は、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。
ソース側ゲート絶縁層２５は、ソース側ホール２４に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２６は、ソース側ゲート絶縁層２５の側面に接し、ソース側ホール２４を埋めるように形成されている。ソース側柱状半導体層２６は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２６は、半導体基板Ｂａ上の拡散層Ｂａ１上に形成されている。
ソース側ゲート絶縁層２５は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２６は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記ソース側選択トランジスタ層２０の構成を換言すると、ソース側ゲート絶縁層２５は、ソース側柱状半導体層２６を取り囲むように形成されている。ソース側導電層２２は、ソース側ゲート絶縁層２５を介してソース側柱状半導体層２６を取り囲むように形成されている。
メモリトランジスタ層３０は、図４に示すように、ソース側選択トランジスタ層２０上に順次積層されたワード線導電層３１ａ〜３１ｄ、絶縁層３２ａ〜３２ｄ、及び保護層３３ａ、３３ｂを有する。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。後述するように、不揮発性半導体記憶装置の製造工程においては、上層からワード線導電層３１ａ〜３１ｄの上面に達するホール５５ａ〜５５ｄが形成される。この際、保護層３３ａ、３３ｂは、ワード線導電層３１ａ〜３１ｄを保護し、ホール５５ａ〜５５ｄが所定深さ以上に達することを防止する。
ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄは、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
また、ワード線導電層３１ａ〜３１ｄ及び絶縁層３２ａ〜３２ｄは、図４に示すように、周辺領域ＡＲ２に対向するそのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄのロウ方向の端部は、階段状に形成された階段部ＳＴを構成する。階段部ＳＴは、周辺領域ＡＲ２へと、ロウ方向に下るように形成されている。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ１〜ＳＴ４を有する。ステップＳＴ１〜ＳＴ４は、各々、図４に示すように、１つのワード線導電層３１ａ〜３１ｄの端部と１つの絶縁層３２ａ〜３２ｄの端部にて構成されている。
保護層３３ａは、ステップＳＴ３、ＳＴ４（ワード線導電層３１ｃ、３１ｄ、及び絶縁層３２ｃ、３２ｄ）のロウ方向の端部側面を覆う。また、保護層３３ａは、ステップＳＴ２〜ＳＴ４（絶縁層３２ｂ〜３２ｄ）の上面を覆う。保護層３３ｂは、保護層３３ａを覆う。また、保護層３３ｂは、ステップＳＴ１、ＳＴ２（ワード線導電層３１ａ、３１ｂ、及び絶縁層３２ａ、３２ｂ）のロウ方向の端部側面を覆う。また、保護層３３ｂは、ステップＳＴ１（絶縁層３２ａ）の上面を覆う。すなわち、下から２段目より上のステップＳＴ２〜ＳＴ４（第１の部分）は、その上面を２層の保護層３３ａ、３３ｂにて覆われている。また、下から１段目のステップＳＴ１（第１の部分より下層に位置する第２の部分）は、その上面を１層の保護層３３ｂにて覆われている。なお、換言すると、保護層３３ａは、ステップＳＴ１の上面には形成されていない。
ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。絶縁層３２ａ〜３２ｄは、酸化シリコン（ＳｉＯ２）にて構成されている。保護層３３ａと、保護層３３ｂとは、同一の材料にて構成され、たとえば、窒化シリコン（ＳｉＮ）にて構成されている。
また、メモリトランジスタ層３０は、図４に示すように、メモリホール３４を有する。メモリホール３４は、ワード線導電層３１ａ〜３１ｄ、及び絶縁層３２ａ〜３２ｄを貫通するように形成されている。メモリホール３４は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３４は、ソース側ホール２４と整合する位置に形成されている。
また、メモリトランジスタ層３０は、図４に示すように、メモリゲート絶縁層３５、及びメモリ柱状半導体層３６を有する。メモリ柱状半導体層３６は、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディ（チャネル）として機能する。
メモリゲート絶縁層３５は、メモリホール３４に面する側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３６は、メモリゲート絶縁層３５の側面に接し、メモリホール３４を埋めるように形成されている。メモリ柱状半導体層３６は、積層方向に延びる柱状に形成されている。メモリ側柱状半導体層３６の下面は、ソース柱状半導体層２６の上面に接するように形成されている。
ここで、図５を参照して、メモリゲート絶縁層３５の構成について詳しく説明する。図５は、図４の拡大図である。メモリゲート絶縁層３５は、メモリホール３４の側面側からメモリ柱状半導体層３６側へと、ブロック絶縁層３５ａ、電荷蓄積層３５ｂ、及びトンネル絶縁層３５ｃを有する。電荷蓄積層３５ｂは、電荷を蓄積可能に構成されている。
ブロック絶縁層３５ａは、図５に示すように、メモリホール３４に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３５ｂは、ブロック絶縁層３５ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３５ｃは、電荷蓄積層３５ｂの側壁に所定の厚みをもって形成されている。
ブロック絶縁層３５ａ、及びトンネル絶縁層３５ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３５ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３６は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３５ｃは、メモリ柱状半導体層３６を取り囲むように形成されている。電荷蓄積層３５ｂは、トンネル絶縁層３５ｃを取り囲むように形成されている。ブロック絶縁層３５ａは、電荷蓄積層３５ｂを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、ブロック絶縁層３５ａを取り囲むように形成されている。
ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側導電層４１、及び保護層４２ａ、４２ｂを有する。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒのゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
ドレイン側導電層４１は、メモリトランジスタ層３０の上に積層されている。ドレイン側導電層４１は、メモリ柱状半導体層３６が形成された直上に形成されている。ドレイン側導電層４１は、ロウ方向に延び、カラム方向に所定ピッチをもってストライプ状に形成されている。また、ドレイン側導電層４１のロウ方向の端部の位置は、ワード線導電層３１ｄのロウ方向の端部の位置と異なるように形成され、ステップＳＴ５を構成する。
保護層４２ａは、ドレイン側導電層４１を覆うように形成され、保護層３３ａと連続して一体に形成されている。保護層４２ｂは、保護層４２ａを覆うように形成され、保護層３３ｂと連続して一体に形成されている。
ドレイン側導電層４１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。保護層４２ａ、４２ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４３を有する。ドレイン側ホール４３は、ドレイン側導電層４１、及び保護層４２ａ、４２ｂを貫通するように形成されている。ドレイン側ホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４３は、メモリホール３４に整合する位置に形成されている。
さらに、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ゲート絶縁層４４、及びドレイン側柱状半導体層４５を有する。ドレイン側柱状半導体層４５は、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
ドレイン側ゲート絶縁層４４は、ドレイン側ホール４３に面する側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４５は、ドレイン側ゲート絶縁層４４に接し、ドレイン側ホール４３を埋めるように形成されている。ドレイン側柱状半導体層４５は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４５の下面は、メモリ柱状半導体層３６の上面に接するように形成されている。
ドレイン側ゲート絶縁層４４は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記ドレイン側選択トランジスタ層４０の構成を換言すると、ドレイン側ゲート絶縁層４４は、ドレイン側柱状半導体層４５を取り囲むように形成されている。ドレイン側導電層４１は、ドレイン側ゲート絶縁層４４を介してドレイン側柱状半導体層４５を取り囲むように形成されている。
配線層５０は、図４に示すように、第１配線層５１、第２配線層５２、及びコンタクトプラグ層５３ａ〜５３ｄを有する。第１配線層５１は、ビット線ＢＬとして機能する。第２配線層５２は、ワード線ＷＬ１〜ＷＬ４に接続される各種配線として機能する。
第１配線層５１、及び第２配線層５２は、ドレイン側選択トランジスタ層４０の上層に設けられている。第１配線層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。第１配線層５１は、カラム方向に延びるようにロウ方向に所定ピッチをもって形成されている。第２配線層５２は、ロウ方向に延びるようにカラム方向に所定ピッチをもって形成されている。コンタクトプラグ層５３ａ〜５３ｄは、第２配線層５２の下面と各々のワード線導電層３１ａ〜３１ｄの上面とを接続するように形成されている。第１配線層５１、第２配線層５２、及びコンタクトプラグ層５３は、タングステン（Ｗ）にて構成されている。
コンタクトプラグ層５３ａ〜５３ｄについてより詳しく記載する。コンタクトプラグ層５３ａ〜５３ｄは、ホール５５ａ〜５５ｄ内に形成されている。ホール５５ａ〜５５ｄは、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を覆う層間絶縁層５６を貫通するように形成されている。また、ホール５５ａ〜５５ｄは、保護層３３ａ、３３ｂ、及び各々の絶縁層３２ａ〜３２ｄを貫通するように形成されている。
続いて、図４を参照して、周辺領域ＡＲ２について説明する。周辺領域ＡＲ２は、図４に示すように、半導体基板Ｂａ上に順次積層された、周辺配線層６０、第１ダミー層７０、第２ダミー層８０、及び配線層５０を有する。
周辺領域ＡＲ２における半導体基板Ｂａは、各種トランジスタのソース／ドレインとして機能する。周辺配線層６０は、ローデコーダ１２などを構成するトランジスタ、及びその他の配線として機能する。第１ダミー層７０、及び第２ダミー層８０は、それらの上層から周辺配線層６０又は半導体基板Ｂａまで延びるコンタクトプラグ層が形成される層であり、各種配線としては機能しない。
半導体基板Ｂａは、その表面に拡散層Ｂａ２を有する。拡散層Ｂａ２は、ローデコーダ１２などを構成するトランジスタのソース／ドレインとして機能する。
周辺配線層６０は、図４に示すように、ソース側選択トランジスタ層２０と同層に形成されている。第１ダミー層７０は、メモリトランジスタ層３０と同層に形成されている。第２ダミー層８０は、ドレイン側選択トランジスタ層４０と同層に形成されている。後述するように、周辺配線層６０、第１ダミー層７０、及び第２ダミー層８０は、形成過程においてはそれぞれソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０と同一の層であったものをエッチングにより分断して形成された層である。なお、配線層５０は、第１領域ＡＲ１と第２領域ＡＲ２において共通の構成である。
周辺配線層６０は、半導体基板Ｂａ上に順次積層された絶縁層６１、導電層６２、及び絶縁層６３を有する。導電層６２は、ローデコーダ１２を構成するトランジスタのゲート、及びその他の配線として機能する。絶縁層６１は、絶縁層２１と同層に形成されている。導電層６２は、ソース側導電層２２と同層に形成されている。絶縁層６３は、絶縁層２３と同層に形成されている。
また、周辺配線層６０は、貫通孔６４、及び層間絶縁層６５を有する。貫通孔６４は、絶縁層６１、導電層６２、及び絶縁層６３を貫通するように形成されている。貫通孔６４は、拡散層Ｂａ２と整合する位置に形成されている。層間絶縁層６５は、貫通孔６４を埋めるように形成されている。
第１ダミー層７０は、図４に示すように、周辺配線層６０上に順次積層された導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄ、及び保護層７３ａ、７３ｂを有する。
導電層７１ａ〜７１ｄは、ワード線導電層３１ａ〜３１ｄと同層に形成されている。絶縁層７２ａ〜７２ｄは、絶縁層３２ａ〜３２ｄと同層に形成されている。また、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄは、メモリ領域ＡＲ１に対向するそのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄのロウ方向の端部は、階段状に形成された階段部ＳＴａを構成する。階段部ＳＴａは、メモリ領域ＡＲ１へと、ロウ方向に下るように形成されている。階段部ＳＴａは、ロウ方向に１列に並ぶステップ（段）ＳＴ１ａ〜ＳＴ４ａを有する。ステップＳＴ１ａ〜ＳＴ４ａは、図４に示すように、各々、１つの導電層７１ａ〜７１ｄの端部と１つの絶縁層７２ａ〜７２ｄの端部にて構成されている。
保護層７３ａは、ステップＳＴ３ａ、ＳＴ４ａ（導電層７１ｃ、７１ｄ、及び絶縁層７２ｃ、７２ｄ）のロウ方向の端部側面を覆う。保護層７３ａは、ステップＳＴ２ａ〜ＳＴ４ａ（絶縁層７２ａ〜７２ｄ）の上面を覆う。保護層７３ｂは、保護層７３ａを覆うように形成されている。保護層７３ｂは、ステップＳＴ１ａ、ＳＴ２ａ（導電層７１ａ、７１ｂ、及び絶縁層７１ａ、７２ｂ）のロウ方向の端部側面を覆う。保護層７３ｂは、ステップＳＴ１ａ（絶縁層７２ａ）の上面を覆う。また、保護層７３ｂは、保護層３３ｂと連続して一体に形成されている。すなわち、下から２段目より上のステップＳＴ２ａ〜ＳＴａ４（第１の部分）は、その上面を２層の保護層７３ａ、７３ｂにて覆われている。また、下から１段目のステップＳＴ１ａ（第１の部分より下層に位置する第２の部分）は、その上面を１層の保護層７３ｂにて覆われている。なお、換言すると、保護層７３ａは、ステップＳＴ１ａの上面には形成されていない。
また、第１ダミー層７０は、貫通孔７４、及び層間絶縁層７５を有する。貫通孔７４は、導電層７１ａ〜７１ｄ、及び絶縁層７２ａ〜７２ｄを貫通するように形成されている。貫通孔７４は、貫通孔６４に整合する位置に形成されている。層間絶縁層７５は、貫通孔７４を埋めるように形成されている。
第２ダミー層８０は、図４に示すように、第１ダミー層７０上に積層された導電層８１、及び保護層８２ａ、８２ｂを有する。
導電層８１は、ドレイン側導電層４１と同層に形成されている。ドレイン側導電層８１のロウ方向の端部の位置は、ワード線導電層３１ｄのロウ方向の端部の位置と異なるように形成され、ステップＳＴ５ａを構成する。
保護層８２ａは、導電層８１を覆うように形成され、保護層７３ａと連続して一体に形成されている。保護層８２ｂは、保護層８２ａを覆うように形成され、保護層７３ｂと連続して一体に形成されている。
また、第２ダミー層８０は、貫通孔８３、及び層間絶縁層８４を有する。貫通孔８３は、導電層８１を貫通するように形成されている。貫通孔８３は、貫通孔７４に整合する位置に形成されている。層間絶縁層８４は、貫通孔８３を埋めるように形成されている。
配線層５０は、第２配線層５２、及びコンタクトプラグ層５４ａ、５４ｂを有する。コンタクトプラグ層５４ａは、層間絶縁層６５、７５、８４を貫通して下方に延び、第２配線層５２と拡散層Ｂａ２を電気的に接続する。コンタクトプラグ層５４ｂは、層間絶縁７５、８４を貫通して下方に延び、第２配線層５２と導電層６２を電気的に接続する。
[製造方法]
次に、図６〜図２０を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図６〜図２０は、第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。なお、以下に示す工程は、ソース側選択トランジスタ層２０（周辺配線層６０）を形成した後の工程を示す。
先ず、図６に示すように、ソース側選択トランジスタ層２０（周辺配線層６０）の上層に、交互にポリシリコン（ｐｏｌｙ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を堆積させ、層３１Ａａ〜３１Ａｄ、層３２Ａａ〜３２Ａｄ、及び層４１Ａを形成する。層３１Ａａ〜３１Ａｄは、後に、ワード線導電層３１ａ〜３１ｄ、及び導電層７１ａ〜７１ｄに加工される。層３２Ａａ〜３２Ａｄは、後に、絶縁層３２ａ〜３２ｄ、及び絶縁層７２ａ〜７２ｄに加工される。層４１Ａは、後に、ドレイン側導電層４１、及び導電層８１に加工される。
次に、図７に示すように、パターンエッチングして、層４１Ａに溝９０を形成する。溝９０は、層４１Ａを貫通するように形成されている。溝９０は、メモリ領域ＡＲ１と周辺領域ＡＲ２の境界Ａを中心として、ロウ方向に長さＤの幅を有する。
続いて、図８〜図１１に示すように、層３１Ａｄ、３１Ａｃの端部の位置が異なるように、最上層の層３１Ａｄから下層に１層目までの層３１Ａｄ、３１Ａｃを加工して第１階段部ＳＴ（１）を形成する。すなわち、先ず、図８に示すように、層４１Ａを覆うようにレジスト層９１Ａａを形成する。ここで、レジスト層９１Ａａは、カラム方向に延びる溝９２Ａａを有する。溝９２Ａａは、レジスト層９１Ａａを貫通するように形成されている。溝９２Ａａは、境界Ａを中心として、ロウ方向に長さＤ１（Ｄ１＜Ｄ）の幅を有する。
続いて、図９に示すように、レジスト層９１Ａａをマスクとして、エッチングを行って、層３１Ａｄ及び層３２Ａｄを貫通する溝９３ａを形成する。溝９３ａは、境界Ａを中心として、ロウ方向に長さＤ１の幅を有する。
次に、図１０に示すように、レジスト層９１Ａａをロウ方向にスリミングする。この工程により、レジスト層９１Ａａは、溝９２Ａｂを有するものとなる。溝９２Ａｂは、境界Ａを中心として、ロウ方向に長さＤ２（Ｄ１＜Ｄ２＜Ｄ）の幅を有する。
続いて、図１１に示すように、レジスト層９１Ａａをマスクとしてエッチングを行って、層３１Ａｄ、層３２Ａｄを貫通する溝９３ｂ、及び層３１Ａｃ、３２Ａｃを貫通する溝９３ｃを形成する。溝９３ｂ、９３ｃは、境界Ａを中心として形成される。溝９３ｂは、ロウ方向に長さＤ２の幅を有し、溝９３ｃは、ロウ方向に長さＤ１の幅を有する。以上の工程により、層３１Ａｄ、３１Ａｃは、その端部の位置が異なるように形成された階段部ＳＴ（１）を構成するように加工される。
次に、図１２に示すように、レジスト層９１Ａａを除去し、窒化シリコンを堆積させて、保護層９４ａを形成する。保護層９４ａは、後に、保護層３３ａ、４２ａ、７３ａ、８２ａに加工される。保護層９４ａは、階段部ＳＴ（１）（層３１Ａｄ、３２Ａｄ、３１Ａｃ、３２Ａｃ、３２Ａｂ）を覆うように形成される。
続いて、上記工程と同様にレジスト層をマスクとするエッチング、及びレジスト層のスリミングを交互に繰り返す。これにより、保護層９４ａは分断される。また、層３１Ａｂ、３１Ａａの端部の位置が異なるように、最上層から下層に２層目の層３１Ａｂから下層に１層目までの層３１Ａｂ、３１Ａａを加工して階段部ＳＴ（２）が形成される。
すなわち、図１３に示すように、保護層９４ａ上にレジスト層９１Ａｂを形成する。ここで、レジスト層９１Ａｂは、カラム方向に延びる溝９２Ａｃを有する。溝９２Ａｃは、レジスト層９１Ａｂを貫通するように形成されている。溝９２Ａｃは、境界Ａを中心として、ロウ方向に長さＤ３（Ｄ３＜Ｄ１）の幅を有する。
次に、図１４に示すように、レジスト層９１Ａｂをマスクとしてエッチングを行って、層３１Ａｂ、層３２Ａｂ、及び保護層９３ａを貫通する溝９３ｄを形成する。溝９３ｄは、境界Ａを中心として、ロウ方向に長さＤ３の幅を有する。
続いて、図１５に示すように、レジスト層９１Ａｂをロウ方向にスリミングする。この工程により、レジスト層９１Ａｂは、溝９２Ａｄを有するものとなる。幅９２Ａｄは、境界Ａを中心として、ロウ方向に長さＤ４（Ｄ３＜Ｄ４＜Ｄ１）の幅を有する。
次に、図１６に示すように、レジスト層９１Ａｂをマスクとしてエッチングを行って、溝９３ｅ、及び溝９３ｆを形成する。溝９３ｅは、層３１Ａｂ、層３２Ａｂ、及び保護層９４ａを貫通するように形成され、溝９３ｆは、層３１Ａａ、層３２Ａａを貫通するように形成される。溝９３ｅ、９３ｆは、境界Ａを中心として形成される。溝９３ｅは、ロウ方向に長さＤ４の幅を有する。溝９３ｆは、ロウ方向に長さＤ３の幅を有する。
次に、図１７に示すように、レジスト層９１Ａｂを除去する。以上の工程により、層３１Ａｂ、３１Ａａは、その端部の位置が異なるように形成された階段部ＳＴ（２）を構成するように加工される。
続いて、図１８に示すように、窒化シリコンを堆積させて、保護層９４ａ上に保護層９４ｂを形成する。保護層９４ｂは、後に、保護層３３ｂ、４２ｂ、７３ｂ、８２ｂに加工される。保護層９４ｂは、第２階段部ＳＴ（２）（層３１Ａｂ、３１Ａａ）、及び保護層９４ａを覆うように形成される。
続いて、図１９に示すように、酸化シリコンを堆積させて、層間絶縁層５６を形成する。なお、層間絶縁層５６の上面は、ＣＭＰにより平坦化される。
次に、図２０に示すように、層間絶縁層５６を貫通するホール５５ａ〜５５ｄを形成し、そのホール５５ａ〜５５ｄを埋めるようにタングステンを堆積させ、コンタクトプラグ層５３ａ〜５３ｄを形成する。ここで、ホール５５ａ〜５５ｄの形成には、保護層９３ａ、９３ｂの選択比が高い加工条件で、反応性イオンエッチングが用いられる。これにより、積層方向の高さが異なるコンタクトプラグ層５３ａ〜５３ｄを一度に形成することができる。
［効果］
次に、図２１を参照して、比較例と共に第１実施形態を示し、その第１実施形態の効果を説明する。ここで、第１実施形態において、メモリトランジスタ層３０は、図２１の（ａ）に示すように、各々、形成された領域の異なる２層の保護層３３ａ、３３ｂを有する。一方、比較例において、メモリトランジスタ層３０は、図２１の（ｂ）に示すように、１層の保護層３３のみしか有していないものとする。
ここで、ホール５５ａ〜５５ｄの積層方向の長さが短いほど、ホール５５ａ〜５５ｄを形成する際に保護層３３（３３ａ、３３ｂ）は、より多くエッチングされる。このため、比較例においては、図２１の（ｂ）の符号“Ｘ”に示すように、最上層のワード線導電層３１ｄを掘り込むように、ホール５５ｄが形成される。即ち、比較例では、ワード線導電層３１ｄに欠陥が生じる。
これに対して、図２１の（ａ）に示すように、第１実施形態において、長いホール５５ａが形成されるワード線導電層３１ａ上には、１層の保護層３３ａが形成され、短いホール５５ｄが形成されるワード線導電層３１ｄ上には、２層の保護層３３ａ、３３ｂが形成される。よって、ホール５５ａ〜５５ｄの長さに対応して、保護層３３ａ、３３ｂの積層数（厚み）が決定されており、比較例のようにワード線導電層３１ｄに欠陥が生じることはない。すなわち、第１実施形態は、安定した動作を実行することができる。
ここで、保護層３３ａと保護層３３ｂとが異なる材料から構成された場合、保護層３３ａと保護層３３ｂとの界面で加工条件が変わる。従って、加工時に、その界面でホール５５ａ〜５５ｄのテーパ形状が変化し、コンタクトプラグ層５３ａ〜５３ｄの形状に歪みが発生する。
これに対して、第１実施形態において、保護層３３ａと保護層３３ｂとは、同一の材料から構成され、同一のエッチングレートを持つ。従って、保護層３３ａ、３３ｂは、同一の加工条件で加工されるため、保護層３３ａ、３３ｂの界面でホール５５ａ〜５５ｄのテーパ形状は変化せず、コンタクトプラグ層５３ａ〜５３ｄの形状に歪みは生じない。
[第２実施形態]
［構成］
次に、図２２を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２２の（ａ）は、第２実施形態に係る不揮発性半導体記憶装置の階段部ＳＴｂを示す斜視図である。図２２の（ｂ）は、図２２の（ａ）から保護層３３ｄを剥離した状態を示す斜視図である。図２２の（ｃ）は、図２２の（ｂ）から保護層３３ｃを剥離した状態を示す斜視図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付しその説明を省略する。
第２実施形態の不揮発性半導体記憶装置において、その全体構成は、第１実施形態（図１〜図５）と同様である。詳細は後述するが、第２実施形態に係る不揮発性半導体記憶装置は、図２２に示すように、ロウ方向、及びカラム方向にマトリクス状に並ぶステップＳＴｂ１〜ＳＴｂ８（階段部ＳＴｂ）、及びそれらステップＳＴｂ１〜ＳＴｂ８を覆う保護層３３ｃ、３３ｄを備える。この点で、第２実施形態は、第１実施形態と異なる。
メモリトランジスタ層３０は、図２２に示すように、交互に積層されたワード線導電層３１Ｂａ〜３１Ｂｈ、絶縁層３２Ｂａ〜３２Ｂｈを有する。ワード線導電層３１Ｂａ〜３１Ｂｈ、絶縁層３２Ｂａ〜３２Ｂｈは、第１実施形態と同様に、メモリブロックＭＢ毎に設けられ、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。
図２２に示すように、メモリ領域ＡＲ１のロウ方向の端部近傍にて、ワード線導電層３１Ｂａ〜３１Ｂｈ、及び絶縁層３２Ｂａ〜３２Ｂｈは、そのロウ方向及びカラム方向の端部の位置が異なるように階段状に形成されている。すなわち、ワード線導電層３１Ｂａ〜３１Ｂｈ、及び絶縁層３２Ｂａ〜３２Ｂｈのロウ方向及びカラム方向の端部は、階段状に形成された階段部ＳＴｂを構成する。階段部ＳＴｂは、ロウ方向及びカラム方向にマトリクス状に並ぶステップ（段）ＳＴｂ１〜ＳＴｂ８を有する。
ステップＳＴｂ１〜ＳＴｂ８は、図２２の（ｃ）に示すように、ロウ方向に３行、カラム方向に３列のマトリクス状に位置する。ステップＳＴｂ１は、ロウ方向に２行目、カラム方向に１列目の位置に配置されている。ステップＳＴｂ２は、ロウ方向に３行目、カラム方向に１列目の位置に配置されている。ステップＳＴｂ３は、ロウ方向に１行目、カラム方向に２列目の位置に配置されている。ステップＳＴｂ４は、ロウ方向に２行目、カラム方向に２列目の位置に配置されている。ステップＳＴｂ５は、ロウ方向に３行目、カラム方向に２列目の位置に配置されている。ステップＳＴｂ６は、ロウ方向に１行目、カラム方向に３列目の位置に配置されている。ステップＳＴｂ７は、ロウ方向に２行目、カラム方向に３列目の位置に配置されている。ステップＳＴｂ８は、ロウ方向に３行目、カラム方向に３列目の位置に配置されている。ステップＳＴｂ１〜ＳＴｂ８は、順次、下層から上層に位置する。ステップＳＴｂ１〜ＳＴｂ８は、各々、１つのワード線導電層３１Ｂａ〜３１Ｂｈ、及び１つの絶縁層３２Ｂａ〜３２Ｂｈの積層構造にて構成されている。
また、メモリトランジスタ層３０は、図２２の（ａ）及び（ｂ）に示すように、ワード線導電層３１Ｂａ〜３１Ｂｈ、及び絶縁層３２Ｂａ〜３２Ｂｈを覆う保護層３３ｃ、３３ｄを有する。
保護層３３ｃは、ステップＳＴｂ６〜ＳＴｂ８のカラム方向及びロウ方向の端部側面を覆う。保護層３３ｃは、ステップＳＴｂ３〜ＳＴｂ５のロウ方向の端部側面を覆う。また、保護層３３ｃは、ステップＳＴｂ３〜ＳＴｂ８の上面を覆う。保護層３３ｄは、保護層３３ｃを覆う。保護層３３ｄは、ステップＳＴｂ１〜ＳＴｂ５のカラム方向の端部側面を覆う。保護層３３ｄは、ステップＳＴｂ１、ＳＴｂ２のロウ方向の端部側面を覆う。また、保護層３３ｄは、ステップＳＴｂ１、ＳＴｂ２の上面を覆う。すなわち、カラム方向の２列目、３列目に位置する複数のステップＳＴｂ３〜ＳＴｂ８（第１の部分）は、２層の保護層３３ｃ、３３ｄにて覆われ、カラム方向の１列目に位置する複数のステップＳＴｂ１、ＳＴｂ２（第１の部分よりも下層に位置する第２の部分）は、１層の保護層３３ｄにて覆われている。なお、換言すると、保護層３３ｃは、ステップＳＴｂ１、ＳＴｂ２の上面には形成されていない。
なお、図２２においては省略するが、ステップＳＴｂ１〜ＳＴｂ８における各々のワード線導電層３１Ｂａ〜３１Ｂｈの上面には、第１実施形態と同様に、コンタクトプラグ層が形成されている。
［製造方法］
次に、図２２〜図２８を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２３〜図２８は、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略斜視図である。
先ず、図２３に示すように、ポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を交互に堆積させ、層３１Ｃａ〜３１Ｃｈ、及び層３２Ｃａ〜３２Ｃｈを形成する。層３１Ｃａ〜３１Ｃｈは、後にワード線導電層３１Ｂａ〜３１Ｂｈに加工される。層３２Ｃａ〜３２Ｃｈは、後に絶縁層３２Ｂａ〜３２Ｂｈに加工される。
次に、レジスト層９１Ｂａを形成する。そして、図２４に示すように、レジスト層９１Ｂａに対してロウ方向へのスリミング及びエッチングを繰り返し実行する。これにより、ロウ方向に等間隔に３行のステップＳＴｃ１〜ＳＴｃ３が形成される。ステップＳＴｃ１は、層３１Ｃａ〜３１Ｃｆ及び層３２Ｃａ〜３２Ｃｆのロウ方向の端部により構成される。ステップＳＴｃ２は、層３１Ｃｇ及び層３２Ｃｇのロウ方向の端部により構成される。ステップＳＴｃ３は、層３１Ｃｈ及び層３２Ｃｈのロウ方向の端部により構成される。
続いて、レジスト層９１Ｂａを除去して、新たにレジスト層９１Ｂｂを形成する。そして、図２５に示すように、レジスト層９１Ｂｂに対してカラム方向へのスリミング及びエッチングを繰り返し実行する。これにより、カラム方向に２列のステップＳＴｄ１、ＳＴｄ２が形成される。下層のステップＳＴｄ１は、上層のステップＳＴｄ２よりもカラム方向に幅をもつように形成される。ステップＳＴｄ１は、層３１Ｃａ〜３１Ｃｅ及び層３２Ｃａ〜３２Ｃｅのカラム方向の端部により構成される。ステップＳＴｄ２は、層３１Ｃｄ〜３１Ｃｈ及び層３２Ｃｄ〜３２Ｃｈのカラム方向の端部により構成される。
次に、図２６に示すように、レジスト層９１Ｂｂを除去した後に、窒化シリコンを堆積させて、保護層３３ｃを形成する。続いて、図２７に示すように、レジスト層９１Ｂｃを形成する。レジスト層９１Ｂｃは、ステップＳＴｄ２上の保護層３３ｃ、及びステップＳＴｄ１の一部の領域上の保護層３３ｃを覆うように形成する。
次に、図２８に示すように、レジスト層９１Ｂｃをマスクとして、エッチングを行い、ステップＳＴｅを形成する。ステップＳＴｅは、層３１Ｃａ、３１Ｃｂ、及び層３２Ｃａ、３２Ｃｂのカラム方向の端部により構成される。また、保護層３３ｃは、カラム方向のステップＳＴｅとステップＳＴｄ１の境界で分断される。
この後、図２２の（ｂ）に示すように、レジスト層９１Ｂｃを除去し、図２２の（ａ）に示すように、保護層３３ｄを形成する。そして、保護層３３ｄの上に層間絶縁層が形成され、その層間絶縁層を貫通するようにコンタクトプラグ層が形成される。
［効果］
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、第１実施形態と同様の効果を奏する。さらに、第２実施形態は、マトリクス状に並ぶステップＳＴｂ１〜ＳＴｂ８を有する。したがって、第２実施形態は、第１実施形態よりもコンタクトプラグ層の占有面積を縮小化することができる。
［第３実施形態］
［構成］
次に、図２９を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２９は、第３実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第３実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
ここで、上記第１実施形態において、メモリ柱状半導体層３６は、ロウ方向からみて積層方向に延びるＩ字状に形成されている。これに対して、第３実施形態に係るメモリ柱状半導体層３６Ｄは、図２９に示すように、ロウ方向からみてＵ字状に形成されている。すなわち、メモリ柱状半導体層３６Ｄは、積層方向に延びる一対の柱状部３６Ｄａと、それら一対の柱状部３６Ｄａの下端を連結する連結部３６Ｄｂを有する。ワード線導電層３１Ｄａ〜３１Ｄｄ、及び絶縁層３２Ｄａ〜３２Ｄｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成され、メモリゲート絶縁層３５Ｄを介して柱状部３６Ｄａを取り囲むように形成されている。
また、第３実施形態は、メモリゲート絶縁層３５Ｄを介して連結部３６Ｄｂを取り囲むように形成されたバックゲート導電層３７Ｄを有する。バックゲート導電層３７Ｄは、ポリシリコンにて構成されている。
また、第３実施形態において、ソース側柱状半導体層２６Ｄは、一対の柱状部３６Ｄａの内の一方の柱状部３６Ｄａの上面から積層方向に延びるように形成され、ドレイン側柱状半導体層４５Ｄは、他方の柱状部３６Ｄａの上面から積層方向に延びるように形成されている。ソース側導電層２２Ｄ、及びドレイン側導電層４１Ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層２２Ｄは、ソース側ゲート絶縁層２５Ｄを介してソース側柱状半導体層２６Ｄを取り囲むように形成され、ドレイン側導電層４１Ｄは、ドレイン側ゲート絶縁層４４Ｄを介してドレイン側柱状半導体層４５Ｄを取り囲むように形成されている。
ソース側柱状半導体層２６Ｄの上面は、第３配線層５７Ｄに接続されている。第３配線層５７Ｄは、ソース線ＳＬとして機能する。ドレイン側柱状半導体層４５Ｄの上面は、プラグ層５８Ｄを介して、第１配線層５１Ｄ（ビット線ＢＬ）に接続されている。
なお、第３実施形態において図示は省略するが、ワード線導電層３１Ｄａ〜３１Ｄｄ、及び絶縁層３２Ｄａ〜３２Ｄｄは、第１実施形態と同様に、ロウ方向の端部において階段部ＳＴ（ステップＳＴ１〜ＳＴ４）を構成する。ソース側導電層２２Ｄ、及びドレイン側導電層４１Ｄは、第１実施形態と同様に、ロウ方向の端部においてステップＳＴ５を構成する。また、ステップＳＴ１〜ＳＴ５には、第１実施形態と同様に、保護層３３ａ、３３ｂ、４２ａ、４２ｂが形成されている。
［効果］
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、第１実施形態と同様の効果を奏する。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記第１〜第３実施形態においては、階段部を覆う保護層は、２層のみであったが、本発明は、このような構成に限定されるものではない。図３０に示すように、本発明に係る不揮発性半導体記憶装置は、ｎ層（ｎは２以上の自然数）のワード線導電層３１（１）〜３１（ｎ）と、ｍ層（ｍは２以上の自然数）の保護層３３（１）〜３３（ｍ）とを備えるものであってもよい。すなわち、階段部ＳＴｆは、ｎ段のステップＳＴｆ（１）〜ＳＴｆ（ｎ）を有するものとしても良い。
上記構成においては、下からｈ段目より上（ｈは２以上、ｎ以下の自然数）のステップＳＴｆ（ｈ）〜ＳＴｆ（ｎ）は、その上面をｍ層の保護層３３（１）〜３３（ｍ）にて覆われている。また、下からｈ―１段目より下のステップＳＴｆ（１）〜ＳＴｆ（ｈ−１）は、その上面をｍ’層（ｍ’は、ｍよりも少ない自然数）の保護層３３（１）〜３３（ｍ’）にて覆われている。
上記図３０に示す構成とする場合、その製造工程は、以下のようになる。すなわち、先ず、ｎ層の導電層（ワード線導電層３１（１）〜３１（ｎ））を積層させる。次に、導電層を貫通させてメモリホール３３を形成し、そのメモリホール３３内にメモリゲート絶縁層３５、及びメモリ柱状半導体層３６を形成する。続いて、導電層の端部の位置が異なるように、最上層の導電層から下層にｎ−ｈ＋１層目までの導電層を加工して第１階段部を形成する。続いて、第１階段部を覆うように保護層３３（１）〜３３（ｍ’）を形成する。次に、保護層３３（１）〜３３（ｍ’）を分断し、且つ複数の導電層の端部の位置が異なるように、最上層から下層にｎ−ｈ＋１層目の導電層より下層の導電層を加工して第２階段部を形成する。そして、第１保護層及び第２階段部を覆うように保護層３３（ｍ−ｍ’）〜３３（ｍ）を形成する。
ここで、例えば、第１実施形態におけるステップＳＴ３のロウ方向の長さＬ０は、図３１に示すように、長さＬ１〜Ｌ４によって決定される。長さＬ１は、ステップＳＴ４側面の２つの保護層３３ａ、３３ｂを合わせた厚みに相当する。長さＬ２は、ステップＳＴ４の側面の保護層３３ｂからコンタクトプラグ層５３ｃの側面までの長さである。長さＬ２は、コンタクトプラグ層５３ｃを保護層３３ａ、３３ｂに接触させないために必要とされる。長さＬ３は、コンタクトプラグ層５３ｃの下端の直径に相当する。長さＬ４は、コンタクトプラグ層５３ｃの側面からステップＳＴ３の端部までの長さである。長さＬ４は、コンタクトプラグ層５３ｃをステップＳＴ２に落とさないようにするために必要とされる。長さＬ４は、加工時のステップＳＴ３の端部位置のばらつきを考慮して定める必要がある。
上記実施形態において、保護層３３ａ、３３ｂ、保護層４２ａ、４２ｂ、及び保護層３３ｃ、３３ｄは、全て窒化シリコンにて構成されている。しかしながら、本発明において、保護層３３ａ、４２ａ、３３ｃは窒化シリコンにて構成され、保護層３３ｂ、４２ｂ、３３ｄは、アルミナによって構成されていてもよい。アルミナは窒化シリコンよりも保護性が高いので、窒化シリコンの保護層３３ａ及びアルミナの保護層３３ｂを合わせた総膜厚は、窒化シリコンの保護層３３ａ及び窒化シリコンの保護層３３ｂを合わせた総膜厚よりも薄くすることができる。すなわち、上記変形例によれば、図３１に示す長さＬ１を短くすることができるので、これにより、ステップの長さＬ０も短縮化され、もって不揮発性半導体記憶装置の専有面積を縮小化することができる。
また、本発明において、保護層３３ａ、４２ａ、３３ｃはアルミナにて構成され、保護層３３ｂ、４２ｂ、３３ｄは窒化シリコンによって構成されていてもよい。
１００…不揮発性半導体記憶装置、 ２０…ソース側選択トランジスタ層、 ３０…メモリトランジスタ層、 ４０…ドレイン側選択トランジスタ層、 ６０…周辺配線層、７０…第１ダミー層、 ８０…第２ダミー層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
    前記メモリストリングは、
    基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
    前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
    前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数層の導電層と、
    複数の前記導電層の上部を保護するよう積層された複数層の保護層とを備え、
    複数の前記導電層は、その端部の位置が異なるように階段状に形成された階段部を構成すると共に、各々の前記導電層は、前記階段部の段を構成し、
    前記階段部の第１の部分は、その上面を第１の数の前記保護層にて覆われ、
    前記第１の部分より下層に位置する前記階段部の第２の部分は、その上面を前記第１の数より少ない第２の数の前記保護層にて覆われている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記複数層の保護層は，それぞれ、同じ材料から構成される
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 複数の前記段は、前記基板と平行な所定方向に一列に並ぶ
    ことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
  4. 複数の前記段は、前記基板と平行な第１方向、及び第２方向にマトリクス状に並び、
    前記第１方向の第１の位置に前記第２方向に並ぶ複数の前記段は、その上面を前記第１の数の前記保護層にて覆われ、
    前記第１の位置に隣接する前記第１方向の第２の位置に前記第２方向に並ぶ複数の前記段は、その上面を前記第２の数の前記保護層にて覆われている
    ことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
  5. 電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、
    複数の導電層を積層させる工程と、
    前記複数の導電層を貫通させて貫通孔を形成する工程と、
    前記貫通孔の側面に電荷蓄積層を形成する工程と、
    前記貫通孔を埋めるように半導体層を形成する工程と、
    前記複数の導電層の端部の位置が異なるように、最上層の前記導電層から第１の数だけ下層の前記導電層までを加工して第１階段部を形成する工程と、
    前記第１階段部を覆うように第１保護層を形成する工程と、
    前記第１保護層を分断し、且つ前記複数の導電層の端部の位置が異なるように、最上層から前記第１の数だけ下層の前記導電層よりも下層の前記導電層を加工して第２階段部を形成する工程と、
    前記第１保護層及び前記第２階段部を覆うように第２保護層を形成する工程と
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013153127A (ja) * 2012-01-24 2013-08-08 Toshiba Corp 記憶装置
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
US8912593B2 (en) 2012-06-14 2014-12-16 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
KR20150019097A (ko) * 2013-08-12 2015-02-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20150079495A (ko) * 2012-05-23 2015-07-08 샌디스크 테크놀로지스, 인코포레이티드 3d 메모리 어레이에의 복수-레벨 콘택 및 제조 방법
JP2016025141A (ja) * 2014-07-17 2016-02-08 株式会社東芝 半導体装置及びその製造方法
JP2016082211A (ja) * 2014-10-16 2016-05-16 旺宏電子股▲ふん▼有限公司 コンタクト開口部のエッチングウインドウのためのｌｃモジュールレイアウト構成
JP5960369B1 (ja) * 2013-07-01 2016-08-02 マイクロン テクノロジー， インク． 階段構造を含む半導体デバイスおよびこれに関連する方法
US9887093B1 (en) 2016-09-23 2018-02-06 Toshiba Memory Corporation Semiconductor device manufacturing method
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
CN108076933A (zh) * 2018-01-25 2018-05-29 成都九系机器人科技有限公司 一种自动套袋机
US9997526B2 (en) 2016-01-21 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018160531A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10319735B2 (en) 2015-09-10 2019-06-11 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US10381361B2 (en) 2015-09-10 2019-08-13 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US10672782B2 (en) 2016-08-12 2020-06-02 Toshiba Memory Corporation Semiconductor memory device
JP2021509225A (ja) * 2017-12-29 2021-03-18 マイクロン テクノロジー，インク． 階段構造を形成する方法、ならびに関連した階段構造、および半導体デバイス構造
JP2022508779A (ja) * 2018-10-18 2022-01-19 長江存儲科技有限責任公司 三次元メモリデバイスの多分割階段構造を形成するための方法、及び三次元メモリデバイス

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
KR102003529B1 (ko) 2012-08-22 2019-07-25 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102054226B1 (ko) 2013-03-14 2019-12-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140148070A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 제조 방법
JP2015028966A (ja) * 2013-07-30 2015-02-12 株式会社東芝 半導体記憶装置及びその製造方法
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
CN104766862A (zh) * 2014-01-06 2015-07-08 旺宏电子股份有限公司 三维存储器结构及其制造方法
US9230905B2 (en) 2014-01-08 2016-01-05 Sandisk 3D Llc Trench multilevel contact to a 3D memory array and method of making thereof
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
JP6129756B2 (ja) * 2014-01-24 2017-05-17 株式会社東芝 半導体装置及びその製造方法
KR102183713B1 (ko) 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9343507B2 (en) 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US9331088B2 (en) 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
KR20150139255A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9583539B2 (en) 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9356034B1 (en) 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
US9419058B1 (en) 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
US9583615B2 (en) 2015-02-17 2017-02-28 Sandisk Technologies Llc Vertical transistor and local interconnect structure
US9698202B2 (en) 2015-03-02 2017-07-04 Sandisk Technologies Llc Parallel bit line three-dimensional resistive random access memory
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9666281B2 (en) 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US9356043B1 (en) 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
TWI570849B (zh) * 2015-09-04 2017-02-11 旺宏電子股份有限公司 記憶體結構
US9786680B2 (en) * 2015-09-10 2017-10-10 Toshiba Memory Corporation Semiconductor device
US9646989B1 (en) * 2015-11-18 2017-05-09 Kabushiki Kaisha Toshiba Three-dimensional memory device
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US9748266B1 (en) 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US10032908B1 (en) 2017-01-06 2018-07-24 Sandisk Technologies Llc Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
JP6674406B2 (ja) * 2017-03-23 2020-04-01 キオクシア株式会社 半導体装置及びその製造方法
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
KR101985590B1 (ko) * 2017-07-28 2019-06-03 한양대학교 산학협력단 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법
CN107611137B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器件的制造方法及其器件结构
CN107658309B (zh) 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
US10943916B2 (en) * 2017-11-23 2021-03-09 Yangtze Memory Technologies Co., Ltd. Method for manufacturing three-dimensional memory structure
US10269625B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures
JP2019161094A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体メモリ
JP2019169489A (ja) * 2018-03-21 2019-10-03 東芝メモリ株式会社 記憶装置及びその製造方法
KR102612406B1 (ko) * 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR102563689B1 (ko) 2018-05-18 2023-08-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자에서의 계단 형성
KR102452827B1 (ko) * 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
TWI757635B (zh) * 2018-09-20 2022-03-11 美商森恩萊斯記憶體公司 記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法
KR102612408B1 (ko) 2018-11-02 2023-12-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US11127691B2 (en) * 2018-12-28 2021-09-21 Micron Technology, Inc. Methods of forming a semiconductor device
JP2022519537A (ja) 2019-02-11 2022-03-24 サンライズ メモリー コーポレイション 垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法
JP2020150214A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
CN110223983B (zh) * 2019-05-08 2020-06-23 长江存储科技有限责任公司 台阶结构的制作方法
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
CN113611706B (zh) * 2020-03-23 2024-04-23 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111430352A (zh) * 2020-04-08 2020-07-17 长江存储科技有限责任公司 一种三维存储器及其制造方法
KR20220043315A (ko) 2020-09-29 2022-04-05 삼성전자주식회사 메모리 소자
CN112331662B (zh) * 2020-11-11 2021-07-20 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258458A (ja) * 2007-04-06 2008-10-23 Toshiba Corp 半導体記憶装置及びその製造方法
JP2009224612A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003292827A1 (en) 2002-12-27 2004-07-29 Fujitsu Limited Semiconductor device, dram integrated circuit device, and its manufacturing method
KR100673196B1 (ko) 2005-07-14 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008166326A (ja) 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置の製造方法
JP2008192708A (ja) 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2009135219A (ja) 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP4649487B2 (ja) * 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258458A (ja) * 2007-04-06 2008-10-23 Toshiba Corp 半導体記憶装置及びその製造方法
JP2009224612A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011580B2 (en) 2012-01-24 2021-05-18 Toshiba Memory Corporation Memory device
US10026781B2 (en) 2012-01-24 2018-07-17 Toshiba Memory Corporation Memory device
JP2013153127A (ja) * 2012-01-24 2013-08-08 Toshiba Corp 記憶装置
US9673389B2 (en) 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
KR20150079495A (ko) * 2012-05-23 2015-07-08 샌디스크 테크놀로지스, 인코포레이티드 3d 메모리 어레이에의 복수-레벨 콘택 및 제조 방법
KR101941329B1 (ko) * 2012-05-23 2019-01-22 샌디스크 테크놀로지스 엘엘씨 3d 메모리 어레이에의 복수-레벨 콘택 및 제조 방법
US8912593B2 (en) 2012-06-14 2014-12-16 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP5960369B1 (ja) * 2013-07-01 2016-08-02 マイクロン テクノロジー， インク． 階段構造を含む半導体デバイスおよびこれに関連する方法
JP2016526782A (ja) * 2013-07-01 2016-09-05 マイクロン テクノロジー， インク． 階段構造を含む半導体デバイスおよびこれに関連する方法
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
KR102083483B1 (ko) * 2013-08-12 2020-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20150019097A (ko) * 2013-08-12 2015-02-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
JP2016025141A (ja) * 2014-07-17 2016-02-08 株式会社東芝 半導体装置及びその製造方法
CN105826317A (zh) * 2014-10-16 2016-08-03 旺宏电子股份有限公司 三维半导体存储器结构及相应的方法与装置
JP2016082211A (ja) * 2014-10-16 2016-05-16 旺宏電子股▲ふん▼有限公司 コンタクト開口部のエッチングウインドウのためのｌｃモジュールレイアウト構成
US10319735B2 (en) 2015-09-10 2019-06-11 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US10381361B2 (en) 2015-09-10 2019-08-13 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US9997526B2 (en) 2016-01-21 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10672782B2 (en) 2016-08-12 2020-06-02 Toshiba Memory Corporation Semiconductor memory device
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
US11081492B2 (en) 2016-08-12 2021-08-03 Toshiba Memory Corporation Semiconductor memory device
US11903210B2 (en) 2016-08-12 2024-02-13 Kioxia Corporation Semiconductor memory device
US9887093B1 (en) 2016-09-23 2018-02-06 Toshiba Memory Corporation Semiconductor device manufacturing method
JP2018160531A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2021509225A (ja) * 2017-12-29 2021-03-18 マイクロン テクノロジー，インク． 階段構造を形成する方法、ならびに関連した階段構造、および半導体デバイス構造
US11189526B2 (en) 2017-12-29 2021-11-30 Micron Technology, Inc. Apparatus comprising staircase structures
JP7175984B2 (ja) 2017-12-29 2022-11-21 マイクロン テクノロジー，インク． 階段構造を形成する方法、ならびに関連した階段構造、および半導体デバイス構造
CN108076933B (zh) * 2018-01-25 2024-03-26 成都九系机器人科技有限公司 一种自动套袋机
CN108076933A (zh) * 2018-01-25 2018-05-29 成都九系机器人科技有限公司 一种自动套袋机
JP7246500B2 (ja) 2018-10-18 2023-03-27 長江存儲科技有限責任公司 三次元メモリデバイスの多分割階段構造を形成するための方法
JP2022508779A (ja) * 2018-10-18 2022-01-19 長江存儲科技有限責任公司 三次元メモリデバイスの多分割階段構造を形成するための方法、及び三次元メモリデバイス

Also Published As

Publication number Publication date
US20110169071A1 (en) 2011-07-14
US8581323B2 (en) 2013-11-12

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