KR102128469B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 기판 상에 형성된 주변 회로; 상기 주변 회로 상에 형성된 폴리실리콘층; 상기 폴리실리콘층 상에서 상기 주변 회로와 오버랩되게 배치되는 메모리 셀 어레이; 및 상기 메모리 셀 어레이 상부에 형성되며, 상기 메모리 셀 어레이 및 폴리실리콘층을 관통하는 수직 콘택을 통해 상기 주변 회로와 연결되는 상부 배선층;을 포함하며, 상기 주변 회로는 상기 메모리 셀 어레이 하부에 배치된다.

Description

반도체 장치{Semiconductor devices}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, NAND 셀 어레이를 갖는 반도체 장치에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 우수하고 집적도가 높은 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 형성된 주변회로 게이트 구조물; 상기 주변회로 게이트 구조물 상에 형성된 제1 반도체층; 및 주변회로 배선 구조물을 포함하고, 상기 주변회로 배선 구조물은, 상기 제1 반도체층 상에 형성된 메모리 셀 어레이; 및 상기 메모리 셀 어레이 및 상기 제1 반도체층을 관통하여 상기 주변회로 게이트 구조물에 전기적으로 연결되는 수직 콘택, 및 상기 메모리 셀 어레이 상에 형성되며 상기 수직 콘택에 전기적으로 연결되는 상부 배선층을 포함한다.
예시적인 실시예들에 있어서, 상기 주변회로 게이트 구조물은 상기 메모리 셀 어레이와 수직 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 주변회로 배선 구조물은, 상기 메모리 셀 어레이의 비트 라인과 동일한 레벨 상에 형성되는 더미 비트 라인을 더 포함하고, 상기 수직 콘택과 상기 상부 배선층은 상기 더미 비트 라인을 통해 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 주변회로 배선 구조물은, 상기 메모리 셀 어레이의 하부에서 상기 주변 회로 게이트 구조물에 연결되는 하부 배선층을 더 포함하고, 상기 상부 배선층은 상기 하부 배선층보다 면 저항이 낮은 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 제1 반도체 층 상에서 수직 방향으로 연장하는 채널층; 및 상기 채널층 측벽을 따라 상기 수직 방향으로 이격된 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인;을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층은 적어도 하나의 공통 소스 영역을 포함하고, 상기 적어도 하나의 공통 소스 영역이 제1 매립 콘택(buried contact)을 통해 상기 기판에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 공통 소스 영역은 제1 불순물을 포함하며, 상기 공통 소스 영역 내의 상기 제1 불순물의 농도가 수직 방향을 따라 상기 기판에 가까워질수록 증가할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 콘택은 상기 적어도 하나의 공통 소스 영역이 연장하는 방향을 따라 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층은 적어도 하나의 p+ 웰을 포함하고, 상기 적어도 하나의 p+ 웰이 제2 매립 콘택을 통해 상기 기판에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층과 상기 주변회로 게이트 구조물 사이에 형성된 배리어 금속층(barrier metal layer)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 셀 어레이는, 상기 제1 반도체 층 상에서 상기 기판의 주면에 평행한 제1 방향으로 이격된 복수의 워드 라인들; 및 상기 복수의 워드 라인들 양 측에 각각 형성된 그라운드 선택 라인 및 스트링 선택 라인을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치는, 기판 상에 형성된 주변 회로; 상기 주변 회로 상에 형성된 폴리실리콘층; 상기 폴리실리콘층 상에서 상기 주변 회로와 오버랩되게 배치되는 메모리 셀 어레이; 상기 메모리 셀 어레이 상부에 형성되며, 상기 메모리 셀 어레이 및 폴리실리콘층을 관통하는 수직 콘택을 통해 상기 주변 회로와 연결되는 상부 배선층;을 포함하고, 상기 주변 회로는 상기 메모리 셀 어레이 하부에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 주변 회로는 입력 또는 출력되는 데이터를 고속으로 처리할 수 있는 주변 회로를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 주변 회로는 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 배선층은 구리, 알루미늄, 은 또는 금을 포함할 수 있다.
본 발명에 따르면, 주변 회로와 메모리 셀 어레이가 수직 방향으로 배열되고, 메모리 셀 어레이를 관통하는 주변회로 배선 구조물을 구비함에 따라, 전기적 특성이 우수하고 집적도가 향상된 반도체 장치를 구현할 수 있다.
도 1a는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이고, 도 1b 및 도 1c는 상기 반도체 장치를 나타내는 단면도들이다.
도 2a는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이고, 도 2b는 도 2a의 2B-2B' 선을 따라 자른 단면도이다.
도 3a는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이고, 도 3b는 도 3a의 3B-3B' 선을 따라 자른 단면도이다.
도 4a 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1a는 예시적인 실시예들에 따른 반도체 장치(1000)의 레이아웃도이고, 도 1b 및 도 1c는 상기 반도체 장치(1000)를 나타내는 단면도들이다. 도 1b는 도 1a의 1B-1B' 선을 따라 취한 단면도이며, 도 1c는 도 1a의 1C-1C' 선을 따라 취한 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 장치(1000)의 기판(110)은 메모리 셀 어레이 영역(I), 제1 주변 회로 영역(II), 제2 주변 회로 영역(III) 및 본딩 패드 영역(IV)을 포함할 수 있다.
메모리 셀 어레이 영역(I)은 수직형 메모리 셀들이 배치되는 영역일 수 있다.
제1 및 제2 주변 회로 영역들(II, III)은 수직형 메모리 셀들을 구동하기 위한 주변 회로들이 배치되는 영역들일 수 있다.
제1 주변 회로 영역(II)은 메모리 셀 어레이 영역(I)의 하부에 배치되어 메모리 셀 어레이 영역(I)과 수직 방향으로 오버랩될 수 있다. 제1 주변 회로 영역(II) 내에 배치되는 주변 회로들은 메모리 셀 어레이 영역(I)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들어 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
제2 주변 회로 영역(III)은 메모리 셀 어레이 영역(I)의 일측 상에 배치될 수 있고, 메모리 셀 어레이 영역(I) 및/또는 제1 주변 회로 영역(II)과 오버랩되지 않도록 배치될 수 있다. 제2 주변 회로 영역(III)에 형성되는 주변 회로들은 예를 들어 로우 디코더(row decoder)일 수 있다. 한편, 도 1a에서는 제2 주변 회로 영역(III)에 배치되는 주변 회로들은 메모리 셀 어레이 영역(I)과 오버랩되지 않도록 배치된 것으로 도시되었으나, 제2 주변 회로 영역(III)의 레이아웃이 이에 한정되는 것은 아니며 설계에 따라 제2 주변 회로 영역(III)에 배치되는 주변 회로들이 메모리 셀 어레이 영역(I) 하부에 형성되는 것도 가능하다.
본딩 패드 영역(IV)은 메모리 셀 어레이 영역(I)의 타측 상에 형성될 수 있다. 본딩 패드 영역(IV)은 메모리 셀 어레이 영역(I)의 수직형 메모리 셀들 각각의 워드 라인들로부터 연결되는 배선이 형성되는 영역일 수 있다.
기판(110)의 제1 주변회로 영역(II)에는 소자 분리막(112)에 의해 액티브 영역이 정의될 수 있다. 상기 액티브 영역에는 주변회로 p 웰(114p) 및 주변회로 n 웰(114n)이 형성될 수 있다. 주변회로 p 웰(114p) 상에는 NMOS 트랜지스터가 형성될 수 있고, 주변회로 n 웰(114n) 상에는 PMOS 트랜지스터가 형성될 수 있다.
주변회로 게이트 구조물(120)은 기판(110)의 상기 액티브 영역 상에 형성될 수 있다. 주변회로 게이트 구조물(120)은 주변회로 게이트 절연막(122), 주변회로 게이트 전극(124), 주변회로 스페이서(126) 및 소스/드레인 영역(128)을 포함할 수 있다.
더미 게이트 구조물(130)은 기판(110)의 필드 영역, 즉 소자 분리막(112) 상부에 형성될 수 있다. 더미 게이트 구조물(130)은 메모리 셀 어레이 영역(I)과 오버랩되게 배치될 수도 있고, 메모리 셀 어레이 영역(I)의 외곽을 따라 배치될 수도 있다. 더미 게이트 구조물(130)은 더미 게이트 절연막(132), 더미 게이트 전극(134) 및 더미 스페이서(136)를 포함할 수 있다.
제1 식각 정지막(140)은 기판(110) 상에서 주변회로 게이트 구조물(120) 및 더미 게이트 구조물(130)을 커버할 수 있다. 제1 식각 정지막(140)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함하며, 주변회로 게이트 구조물(120) 및 더미 게이트 구조물(130)을 컨포말하게 커버하도록 소정의 두께로 형성될 수 있다.
제1 식각 정지막(140) 상에 제1 내지 제3 층간 절연막들(142, 144, 146)이 순차적으로 적층될 수 있다. 제1 내지 제3 층간 절연막들(142, 144, 146)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
하부 배선 구조물(150)은 제1 내지 제3 층간 절연막들(142, 144, 146) 내부에 형성되며, 주변회로 게이트 구조물(120)에 연결될 수 있다. 하부 배선 구조물(150)은 제1 배선 콘택(152), 제1 하부 배선층(154), 제2 배선 콘택(156) 및 제2 하부 배선층(158)을 포함할 수 있다. 제1 하부 배선층(154)은 제1 층간 절연막(142) 상에 형성되며, 제1 배선 콘택(152)을 통해 주변회로 게이트 구조물(120)에 전기적으로 연결될 수 있다. 제2 하부 배선층(158)은 제2 층간 절연막(144) 상에 형성될 수 있고, 제2 배선 콘택(156)을 통해 제1 하부 배선층(154)에 연결될 수 있다. 제1 및 제2 하부 배선층들(154, 158)은 융점이 높은 금속 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 하부 배선층(154, 158)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등의 도전 물질을 포함할 수 있다.
한편, 도 1(b) 및 도 1(c)에서는 하부 배선 구조물(150)은 두 개의 하부 배선층들(154, 158)이 두 개의 배선 콘택들(152, 156)에 의해 연결되는 구조를 갖는 것으로 도시하였지만, 제1 주변회로 영역(II)의 레이아웃, 주변회로 게이트 구조물(120)의 종류 및 배열에 따라 하부 배선 구조물(150)은 세 개 이상의 하부 배선층들이 세 개 이상의 배선 콘택들에 의해 연결되는 구조를 가질 수도 있다.
더미 배선 구조물(160)은 제1 내지 제3 층간 절연막들(142, 144, 146) 내부에서 더미 게이트 구조물(130)에 연결될 수 있다. 더미 배선 구조물(160)은 제1 더미 배선 콘택(162), 제1 더미 배선층(164), 제2 더미 배선 콘택(166) 및 제2 더미 배선층(168)을 포함할 수 있다.
제1 반도체층(170)은 제3 층간 절연막(146) 상에 형성될 수 있다. 제1 반도체층(170)은 메모리 셀 어레이 영역(I) 및 본딩 패드 영역(IV)과 오버랩되게 형성될 수 있으며, 제2 주변 회로 영역(III) 일부에는 제1 반도체층(170)이 형성되지 않을 수도 있다. 제1 반도체층(170)은 그 상부에 수직형 메모리 셀들이 형성될 기판으로 기능할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체층(170)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 제1 반도체층(170)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또한, 제1 반도체층(170)은 약 20 내지 500 nm의 높이로 형성될 수 있으나, 제1 반도체층(170)의 높이가 이에 한정되는 것은 아니다.
메모리 셀 어레이 영역(I)의 제1 반도체층(170) 부분에 기판(110)의 주면에 평행한 제1 방향(도 1c의 x 방향)으로 연장하는 공통 소스 영역(172)이 형성될 수 있다. 공통 소스 영역(172)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있고, 공통 소스 영역(172)과 제1 반도체층(170) 내부의 p 웰(도시되지 않음)은 p-n 접합 다이오드를 형성할 수 있다. 공통 소스 영역(172)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 공통 소스 영역(172)은 제1 반도체층(170)의 상면으로부터 수직 방향을 따라 아래로 갈수록 n형 불순물의 도핑 농도가 높아지는 농도 프로파일을 가질 수 있다.
메모리 셀 어레이 영역(I) 외곽의 제1 반도체층(170) 부분에 P+ 웰(174)이 형성될 수 있다. P+ 웰(174)은 제1 반도체층(170)의 가장자리 부분에서 기판(110)의 주면에 평행한 제2 방향(도 1a의 y 방향)을 따라 이격되어 복수 개로 배열될 수 있다. P+ 웰(174)은 p형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. P+ 웰(174)은 제1 반도체층(170) 내에 형성되는 상기 p 웰 내부로 전류를 공급하여 메모리 셀 어레이가 높은 응답 속도를 구현할 수 있도록 할 수 있다. P+ 웰(174)은 제1 반도체층(170)의 상면으로부터 수직 방향을 따라 아래로 갈수록 p형 불순물의 도핑 농도가 높아지는 농도 프로파일을 가질 수 있다.
선택적으로, 제1 반도체층(170)과 제3 층간 절연막(146) 사이에는 배리어 금속층(178)이 개재될 수 있다. 예시적인 실시예들에 있어서, 배리어 금속층(178)은 티타늄, 탄탈륨, 티타늄 질화물, 티타늄 질화물 등을 포함할 수 있다. 배리어 금속층(178)은 제1 반도체층(170)과 오믹 콘택을 형성하여, 배리어 금속층(178) 하부에 형성되는 제1 및 제2 매립 콘택들(182, 184)과 제1 반도체층(170) 사이의 저항을 감소시킬 수 있다. 그러나, 제1 및 제2 매립 콘택들(182, 184)로 사용되는 금속 물질의 종류 및 제1 반도체층(170)의 도핑 농도에 따라 배리어 금속층(178)이 불필요한 경우에는 배리어 금속층(178)이 형성되지 않을 수도 있다.
공통 소스 영역(172) 하부의 배리어 금속층(178) 부분 및 더미 배선 구조물(160) 사이에는 제1 매립 콘택(182)이 형성될 수 있다. 이에 따라, 공통 소스 영역(172)은 제1 매립 콘택(182) 및 더미 배선 구조물(160)을 통해 더미 게이트 구조물(130)에 전기적으로 연결될 수 있다. 제1 매립 콘택(182)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등의 금속 물질을 포함할 수 있다. 제1 매립 콘택(182)은 공통 소스 영역(172)을 기판(110) 상의 더미 게이트 구조물(130)로 전기적으로 연결시킴에 따라 수직형 메모리 소자의 오작동을 방지할 수 있다. 일반적으로, 공통 소스 영역(172)에 연결되는 배선 라인이 메모리 셀 어레이의 상부에 형성되는 경우, 메모리 셀 어레이 상부의 제한된 면적에 의해 다른 배선 라인을 형성할 수 있는 면적이 감소될 수 있다. 그러나, 공통 소스 영역(172)이 제1 매립 콘택(182)을 통해 기판(110) 상의 더미 게이트 구조물(130)로 연결되는 경우, 상기 다른 배선 라인들에 의한 면적의 제한 없이 다수의 제1 매립 콘택(182)이 형성될 수 있고, 반도체 장치(1000)의 오작동을 효과적으로 방지할 수 있다.
P+ 웰(174) 하부의 배리어 금속층(178) 부분 및 더미 배선 구조물(160) 사이에는 제2 매립 콘택(184)이 형성될 수 있다. 이에 따라, P+ 웰(174)은 제2 매립 콘택(184) 및 더미 배선 구조물(160)을 통해 더미 게이트 구조물(130)에 전기적으로 연결될 수 있다. P+ 웰(174)을 기판(110) 상의 더미 게이트 구조물(130)로 전기적으로 연결시킴에 따라 수직형 메모리 소자의 오작동을 방지할 수 있다.
제1 반도체층(170) 상에는 제1 절연층(191), 그라운드 선택 라인(192), 제2 절연층(193), 제1 워드 라인(194), 제3 절연층(195), 제2 워드 라인(196), 제4 절연층(197), 스트링 선택 라인(198) 및 제5 절연층(199)이 순차적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)은 텅스텐, 니켈, 코발트, 탄탈륨 등의 금속, 불순물이 도핑된 폴리실리콘, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등의 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 제1 내지 제5 절연층들(191, 193, 195, 197, 199)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
한편, 도 1a 내지 도 1c에는 2 개의 워드 라인들이 형성된 것으로 간략하게 도시하였지만, 이와는 달리 그라운드 선택 라인(192)과 스트링 선택 라인(198) 사이에 4 개, 8 개, 16 개, 32 개, 또는 64 개의 워드 라인들이 수직 방향으로 적층되고 상기 인접한 워드 라인들 사이에 각각 절연층들이 개재된 구조물이 형성될 수 있다. 또한, 워드 라인의 적층 개수는 이에 한정되는 것은 아니다. 또한, 그라운드 선택 라인(192) 및 스트링 선택 라인(198) 역시 각각 두 개 이상이 수직 방향으로 적층된 구조로 형성될 수 있다.
도시되지는 않았지만, 그라운드 선택 라인(192)과 제1 워드 라인(194) 사이 및/또는 제2 워드 라인(196)과 스트링 선택 라인(198) 사이에는 적어도 하나의 더미 워드 라인(도시되지 않음)이 형성될 수 있다. 상기 더미 워드 라인은 수직 방향으로 메모리 셀들 사이의 간격(즉, 상기 라인들 사이의 간격)이 좁아지면서 발생할 수 있는 최하부의 워드 라인(194)과 그라운드 선택 라인(192) 사이 및/또는 최상부의 워드 라인(196)과 스트링 선택 라인(198) 사이의 셀간 간섭을 방지할 수 있다.
채널층(200)은 그라운드 선택 라인(192), 워드 라인들(194, 196), 스트링 선택 라인(198) 및 제1 내지 제5 절연층들(191, 193, 195, 197, 199)을 관통하여 기판(110) 상면에 수직한 제3 방향(도 1b의 z 방향)으로 연장할 수 있고, 채널층(200) 바닥면이 제1 반도체층(170)의 상면에 접촉할 수 있다. 채널층(200)은 상기 제1 방향 및 상기 제2 방향을 따라 소정의 간격으로 이격되어 배열될 수 있다.
예시적인 실시예들에 있어서, 채널층(200)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 이와는 달리 불순물이 도핑되지 않은 폴리실리콘을 포함할 수도 있다. 채널층(200)은 수직 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있고, 채널층(200)의 내측벽 상에 매립 절연막(202)이 채워질 수 있다. 매립 절연막(202)의 상면은 채널층(200)의 상면과 동일한 레벨 상에 위치할 수 있다. 이와는 달리, 채널층(200)은 필라 형상으로 형성될 수 있고, 이러한 경우에 매립 절연막(202)이 형성되지 않을 수 있다.
채널층(200)과 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198) 사이에 게이트 절연막(204)이 개재될 수 있다. 게이트 절연막(204)은 순차적으로 적층된 터널 절연막(도 8의 204a 참조), 전하 저장막(도 8의 204b 참조) 및 블로킹 절연막(도 8의 204c)을 포함할 수 있다. 선택적으로, 게이트 절연막(204)과 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198) 사이에는 배리어 금속층(도시되지 않음)이 더 형성될 수도 있다. 터널 절연막(204a)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(204b)은 채널층(200)으로부터 터널링한 전자들이 저장되는 영역일 수 있고, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 절연막(204c)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 그러나, 블로킹 절연막(204c)의 물질이 이에 한정되는 것은 아니고, 고유전상수를 갖는 유전 물질(dielectric material)을 포함할 수 있다.
그라운드 선택 라인(192)과 그라운드 선택 라인(192)에 인접한 채널 구조물(200) 부분 및 게이트 절연막(204) 부분이 함께 그라운드 선택 트랜지스터를 구성할 수 있다. 또한, 워드 라인들(194, 196)과 워드 라인들(194, 196)에 인접한 채널 구조물(200) 부분 및 게이트 절연막(204) 부분이 함께 메모리 셀 트랜지스터들을 구성할 수 있다. 스트링 선택 라인들(198)과 스트링 선택 라인들(198)에 인접한 채널 구조물(200) 부분 및 게이트 절연막(204) 부분이 함께 스트링 선택 트랜지스터들을 구성할 수 있다.
채널층(200) 및 매립 절연막(202) 상에 드레인 영역(206)이 형성될 수 있다. 예시적인 실시예들에 있어서, 드레인 영역(206)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제5 절연층(199) 및 드레인 영역(206)의 측벽 상에는 제2 식각 정지막(210)이 형성될 수 있다. 제2 식각 정지막(210)의 상면은 드레인 영역(206)의 상면과 동일한 레벨 상에 형성될 수 있다. 제2 식각 정지막(210)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
제2 식각 정지막(210) 상에 제4 층간 절연막(212)이 형성될 수 있다. 제4 층간절연막(212)은 노출된 스트링 선택 라인(198), 워드 라인들(194, 196) 및 그라운드 선택 라인(192)의 측면들을 커버할 수 있다. 제4 층간 절연막(212)의 상면은 드레인 영역(206)의 상면과 동일한 레벨 상에 형성될 수 있다.
제4 층간 절연막(212)을 관통하여 드레인 영역(206)에 연결되는 비트 라인 콘택(214)이 형성되고, 비트 라인 콘택(214) 상에 비트 라인(216)이 형성될 수 있다. 비트 라인(216)은 상기 제2 방향을 따라 연장될 수 있고, 제2 방향을 따라 배열된 복수 개의 채널층들(200)은 비트 라인(216)에 전기적으로 연결될 수 있다.
제4 층간 절연막(212) 상에 비트 라인(216)을 커버하는 제5 층간 절연막(218)이 형성될 수 있다.
한편, 공통 소스 영역(172) 상부에는 상기 제1 방향으로 연장하는 공통 소스 라인(222)이 형성될 수 있다. 공통 소스 라인(222) 양 측벽에 절연 물질을 포함하는 공통 소스 라인 스페이서(224)이 형성되어, 공통 소스 라인(222)과 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198) 사이의 전기적 연결을 방지할 수 있다. 공통 소스 라인(222)의 상면은 제2 식각 정지막(210)의 상면과 동일한 레벨 상에 형성될 수 있다.
주변회로 배선 구조물(230)은 수직 콘택(232), 더미 비트 라인(234), 상부 배선층(236), 제3 배선 콘택(238) 및 더미 비트 라인 콘택(242)을 포함할 수 있다. 주변회로 배선 구조물(230)은 메모리 셀 어레이 영역(I) 내에 배치될 수 있고, 그라운드 선택 라인(192), 워드 라인들(194, 196), 스트링 선택 라인(198) 및 제1 반도체층(170)을 관통하여 주변회로 게이트 구조물(120)과 전기적으로 연결될 수 있다.
수직 콘택(232)은 제4 층간 절연막(212), 제2 식각 정지막(210), 스트링 선택 라인(198), 워드 라인들(194, 196), 그라운드 선택 라인(192), 제1 반도체층(170) 및 배리어 금속층(178)을 관통하여 하부 배선 구조물(150)에 연결될 수 있다. 수직 콘택(232)의 바닥면은 제2 하부 배선층(158)의 상면과 접촉할 수 있다. 예시적인 실시예들에 있어서, 수직 콘택(232)은 텅스텐, 니켈, 탄탈륨, 코발트, 알루미늄, 구리, 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 불순물이 도핑된 폴리실리콘 등의 도전 물질을 포함할 수 있다. 수직 콘택(232)의 수평 단면은 원형, 타원형, 직사각형, 또는 정사각형일 수 있으나, 수직 콘택(232)의 수평 단면이 이에 한정되는 것은 아니다.
한편, 수직 콘택(232)의 측벽 상에는 절연 물질을 포함하는 수직 콘택 스페이서(240)가 형성되어 수직 콘택(232)과 스트링 선택 라인(198), 워드 라인들(194, 196), 그라운드 선택 라인(192) 및 제1 반도체층(170) 사이의 전기적 연결을 방지할 수 있다.
또한, 수직 콘택(232) 상부에 더미 비트 라인 콘택(242)이 형성될 수 있다. 더미 비트 라인 콘택(242)은 비트 라인 콘택(214)과 동일한 레벨 상에 형성될 수 있다.
더미 비트 라인(234)은 더미 비트 라인 콘택(242) 및 제4 층간 절연막(212) 상에 형성될 수 있다. 더미 비트 라인(234)은 비트 라인(216)과 소정의 간격으로 이격되어 y 방향으로 연장되도록 형성될 수 있다. 더미 비트 라인(234)의 상면은 비트 라인(216)의 상면과 동일한 레벨 상에 형성될 수 있다. 더미 비트 라인(234) 하부에는 채널층(200)이 배열되지 않을 수 있다. 더미 비트 라인(234)은 하부에 제1 주변 회로 영역(II)이 형성된 메모리 셀 어레이 영역(I) 부분(즉, 메모리 셀 어레이 영역(I)과 제1 주변 회로 영역(II)이 오버랩되는 위치)에 형성될 수 있고, 주변회로 게이트 구조물(120)과 상부 배선층(236) 사이의 전기적 연결 기능을 제공한다.
상부 배선층(236)은 제5 층간 절연막(218) 상에 형성되며, 제3 배선 콘택(238)을 통해 더미 비트 라인(234)에 연결될 수 있다. 예시적인 실시예들에 있어서, 상부 배선층(236)은 면저항(sheet resistance)이 낮은 도전 물질을 포함할 수 있다. 또한, 상부 배선층(236)은 제1 및 제2 하부 배선층들(154, 158)의 면저항보다 낮은 면저항을 가질 수 있다. 예를 들어, 상부 배선층(236)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au) 등의 금속을 포함할 수 있다. 예를 들어, 상부 배선층(236)의 면저항은 약 1.0 내지 5.0 μΩcm일 수 있다.
상부 배선층(236)이 면저항이 낮은 물질을 포함할 때, 제1 주변회로 영역(II) 내의 주변회로 게이트 구조물(120)과 메모리 셀 어레이 영역(II) 내의 메모리 셀들까지의 저항을 감소시킬 수 있고, 이에 따라 메모리 셀들의 집적화에 의한 응답 속도 지연 등을 방지할 수 있다. 또한, 상부 배선층(236)을 메모리 셀 어레이 영역(II)을 관통하는 수직 콘택(232)에 의해 주변회로 게이트 구조물(120)에 전기적으로 연결시킴에 따라 상부 배선층(236)과 주변회로 게이트 구조물(120) 사이의 거리를 최소화할 수 있다. 따라서, 주변회로 게이트 구조물(120)과 메모리 셀들 사이의 배선 저항을 감소시킬 수 있고, 이에 따른 셀 전류 감소 등을 방지하여 반도체 장치(1000)의 전기적 특성이 향상될 수 있다. 또한, 기판(110)에서 수직 방향으로 오버랩되도록 메모리 셀 어레이 영역(I)과 제1 주변 회로영역(II)을 배열함에 따라, 기판(110)에 형성되는 셀 어레이 영역(I)의 면적을 효율적으로 증가시킬 수 있고, 반도체 장치(1000)는 집적도가 향상될 수 있다.
또한, 공통 소스 영역(172) 및 P+ 웰(174) 영역으로부터 연결되는 배선 라인을 제1 및 제2 매립 콘택들(182, 184)을 통해 메모리 셀 어레이 영역(I) 하부에 배치함으로써 메모리 셀 어레이 영역(I) 상부에 상기 배선 라인이 형성되지 않을 수 있고, 상부 배선층(236)이 형성될 수 있는 면적을 확보할 수 있어, 반도체 장치(1000)의 전기적 특성이 향상될 수 있다.
기판(110)의 제2 주변회로 영역(III)에는 주변회로 게이트 구조물(120)이 형성될 수 있다. 주변회로 게이트 구조물(120) 상부에 제1 식각 정지막(140), 제1 내지 제3 층간 절연막들(142, 144, 146)을 관통하는 하부 배선 구조물(150)이 형성될 수 있다. 제4 배선 콘택(242)은 제4 층간 절연막(212)을 관통하여 하부 배선 구조물(150)에 연결될 수 있다. 제4 배선 콘택(242) 및 제4 층간 절연막(212) 상에는 주변회로 배선(244)이 형성될 수 있다. 제2 주변회로 영역(III)에 형성된 주변회로 게이트 구조물(120)은 메모리 셀 어레이 영역(I) 외부에서 형성된 제4 배선 콘택(242) 및 주변회로 배선(244)을 통해 메모리 셀들에 전기적 신호를 제공할 수 있다. 도 1c에 도시된 제2 주변회로 영역(III)에 형성된 주변회로 게이트 구조물(120)의 경우 편의상 소스/드레인 영역(128) 사이의 채널 영역이 제2 방향을 따라 형성되는 것으로 도시하였으나, 도 1c에 도시된 것과는 달리 상기 채널 영역은 제1 방향을 따라 형성될 수도 있다.
본딩 패드 영역(IV)의 제4 층간 절연막(212) 내부에 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)가 배치될 수 있다. 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)는 제2 식각 정지막(210)을 관통하여 그라운드 선택 라인(192), 제1 및 제2 워드 라인들(194, 196) 및 스트링 선택 라인(198)에 각각 연결될 수 있다. 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)의 상부면들은 동일한 레벨 상에 형성될 수 있다.
제4 층간 절연막(212) 상에 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)와 각각 전기적으로 접촉하는 그라운드 선택 라인 패드(GSLP), 워드 라인 패드들(WLP1, WLP2) 및 스트링 선택 라인 패드(SSLP)이 형성될 수 있다. 도시되지는 않았지만, 그라운드 선택 라인 패드(GSLP), 워드 라인 패드들(WLP1, WLP2) 및 스트링 선택 라인 패드(SSLP)는 상부 배선(도시되지 않음)을 통해 주변회로와 전기적으로 연결될 수 있다.
도 2a는 본 발명의 예시적인 실시예들에 따른 반도체 장치(1000a)를 나타내는 레이아웃도이고, 도 2b는 도 2a의 2B-2B' 선을 따라 자른 단면도이다. 도 2a 및 도 2b에 따른 반도체 장치는 제1 매립 콘택(182a)의 형상을 제외하면 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(1000)와 유사하므로, 차이점을 중심으로 설명한다. 도 2a 및 도 2b에서, 도 1a 내지 도 1c에서와 동일한 참조부호는 동일한 구성요소를 의미하도록 사용된다.
도 2a 및 도 2b를 참조하면, 제1 매립 콘택(182a)은 공통 소스 영역(172) 하부에서 제1 방향(즉, 도 2b의 x 방향)으로 연장할 수 있다.
제1 매립 콘택(182a) 상부의 공통 소스 영역(172)은 메모리 셀 어레이 영역(I) 내에서 공통 소스 라인(222) 하부에 형성될 수 있다. 이때, 공통 소스 영역(172) 하부의 영역 중 제1 주변 회로 영역(II)과 오버랩되지 않는 부분에 제1 매립 콘택(182a)이 연장되는 라인 형상으로 형성될 수 있다. 또한, 제2 하부 배선층(168a) 또한 상기 제1 방향으로 연장하여 제2 하부 배선층(168a)의 상면이 제1 매립 콘택(182a)과 접촉하도록 형성될 수 있다. 복수 개의 더미 게이트 구조물들(120)이 제1 매립 콘택(182a) 하부에 전기적으로 연결될 수 있다.
도 3a는 본 발명의 예시적인 실시예들에 따른 반도체 장치(1000b)를 나타내는 레이아웃도이고, 도 3b는 도 3a의 3B-3B' 선을 따라 자른 단면도이다. 상기 반도체 장치(1000b)는 평판형 불휘발성 메모리 소자인 것을 제외하면, 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(1000)와 유사하므로 차이점을 중심으로 설명한다. 도 3a 및 도 3b에서, 동일한 참조부호는 동일한 구성요소를 의미하도록 사용된다.
도 3a 및 도 3b를 참조하면, 기판(110)은 메모리 셀 어레이 영역(V), 제1 주변회로 영역(VI) 및 제2 주변회로 영역(VII)을 포함할 수 있다. 메모리 셀 어레이 영역(V)에는 평판형 불휘발성 메모리 소자들이 배치될 수 있다.
제1 반도체층(320) 상에 제1 방향을 따라 이격되며 제2 방향을 따라 연장하는 복수 개의 소자 분리 트렌치들(도시되지 않음)이 형성되어 제1 반도체층(320)에 액티브 영역이 정의될 수 있다.
제1 반도체층(320)에 제1 방향을 따라 연장되는 공통 소스 영역(332)이 형성될 수 있고, 제1 반도체층(320)의 외곽 부분에는 P+ 웰(334)이 이격되어 형성될 수 있다.
제1 반도체층(320) 상에는 복수 개의 터널 절연막 패턴들(342)이 상기 제1 방향 및 상기 제2 방향을 따라 이격되어 배열될 수 있다. 복수 개의 터널 절연막 패턴들(342) 상에 복수 개의 전하 저장막 패턴들(344)이 형성될 수 있다. 이에 따라, 복수 개의 전하 저장막 패턴들(344) 또한 상기 제1 방향 및 상기 제2 방향을 따라 이격되어 배치될 수 있다. 제1 방향으로 연장하고, 제2 방향을 따라 이격되는 복수 개의 블로킹 절연막(346)이 복수 개의 터널 절연막 패턴들(342) 상에 형성될 수 있다.
복수 개의 터널 절연막 패턴들(342) 상에 복수 개의 게이트 전극들(348)이 형성될 수 있다. 복수 개의 게이트 전극들(348) 각각은 제1 방향으로 연장하며, 제2 방향을 따라 이격될 수 있다. 제2 방향을 따라 순차적으로 배열된 상기 복수 개의 게이트 전극들(348)은 그라운드 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL1, WL2, WL3, WL4) 및 스트링 선택 라인(SSL)일 수 있다.
제1 반도체층(320) 상에서 복수 개의 게이트 전극들(348)을 커버하는 제1 절연층(350)이 형성될 수 있다. 한편, 도시되지는 않았지만, 인접한 게이트 전극들(348) 사이의 제1 절연층(350) 내에는 에어갭(air-gap)이 형성될 수도 있다.
주변회로 배선 구조물(230a)은 수직 콘택(354), 더미 비트 라인(234), 상부 배선층(236), 제3 배선 콘택(238) 및 더미 비트 라인 콘택(242)을 포함할 수 있다.
수직 콘택(354)은 제1 및 제2 워드 라인들(WL1, WL2) 사이에서 제1 절연층(350), 제1 반도체층(320), 배리어 금속층(178) 및 제3 층간 절연막(146)을 관통하여 하부 배선 구조물(150)에 연결될 수 있다.
제1 절연층(350) 및 수직 콘택(354) 상에 제2 절연층(360)이 형성되고, 제2 절연층(360) 내에 수직 콘택(354)에 연결되는 더미 비트 라인 콘택(234)이 형성될 수 있다. 제2 절연층(360) 상에 더미 비트 라인(234) 및 비트 라인(216)이 형성되며, 제2 절연층(360) 상에 더미 비트 라인(234) 및 비트 라인(216)을 덮는 제3 절연층(362)이 형성될 수 있다. 제3 절연층(362) 상에 형성된 상부 배선층(236)이 제3 배선 콘택(238)을 통해 더미 비트 라인(234)에 연결될 수 있다.
도 4a 내지 도 13은 예시적인 실시예들에 따른 반도체 장치(1000)의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 1a 내지 도 1c를 참조로 설명한 반도체 장치(1000)의 제조 방법일 수 있고, 특히, 도 4a, 5a, 6a, 7, 8, 9a, 10, 11a, 12a 및 13는 도 1a의 1B-1B' 선을 따라 자른 단면도들이며, 도 4b, 5b, 6b, 9b, 11b 및 12b는 도 1a의 1C-1C' 선을 따라 자른 단면도들이다. 도 4b, 5b, 6b, 9b, 11b 및 12b에 도시된 주변회로 게이트 구조물(120)의 경우 편의상 소스/드레인 영역(128) 사이의 채널 영역이 제2 방향(도 4b의 y 방향)을 따라 형성되는 것으로 도시하였으나, 이와는 달리 상기 채널 영역은 제1 방향을 따라 형성될 수도 있다.
도 4a 및 도 4b를 참조하면, 기판(110) 상에 버퍼 산화막(도시되지 않음) 및 실리콘 질화막(도시되지 않음)을 형성한 후, 상기 실리콘 질화막, 상기 버퍼 산화막 및 기판을 연속적으로 패터닝하여 버퍼 산화막 패턴(도시되지 않음) 및 실리콘 질화막 패턴(도시되지 않음) 및 트렌치(도시되지 않음)를 형성할 수 있다. 상기 트렌치 내에 실리콘 산화물 등의 절연 물질을 매립함으로써 소자 분리막(112)이 형성될 수 있다. 상기 실리콘 질화막 패턴의 상면이 노출될 때까지 소자 분리막(112)을 평탄화한 후, 상기 실리콘 질화막 패턴 및 상기 버퍼 산화막 패턴이 제거될 수 있다.
기판(110) 상에 희생 산화막(도시되지 않음)을 형성한 후, 포토레지스트를 이용하여 패터닝하고 제1 이온 주입 공정을 수행하여 기판(110)에 주변회로 p 웰(114p)을 형성할 수 있다. 또한, 포토레지스트를 이용한 패터닝 및 제2 이온 주입 공정을 수행하여 기판(110)에 주변회로 n 웰(114n)을 형성할 수 있다. 주변회로 p 웰(114p)은 NMOS 트랜지스터 형성 영역일 수 있고, 주변회로 n 웰(114n)은 PMOS 트랜지스터 형성 영역일 수 있다.
기판(110) 상에 주변회로 게이트 절연막(122)이 형성될 수 있다. 주변회로 게이트 절연막(122)은 순차적으로 적층된 제1 게이트 절연막(도시되지 않음) 및 제2 게이트 절연막(도시되지 않음)을 포함하도록 형성될 수 있다. 상기 제1 및 제2 게이트 절연막들은 각각 저전압용 게이트 절연막 및 고전압용 게이트 절연막일 수 있다.
주변회로 게이트 절연막(122) 상에 주변회로 게이트 도전막(도시되지 않음)이 형성되고, 상기 주변회로 게이트 도전막을 패터닝하여 주변회로 게이트 전극(124)이 형성될 수 있다. 주변회로 게이트 전극(124)은 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 또한, 주변회로 게이트 전극(124)은 폴리실리콘층 및 금속층을 포함하는 다층 구조 또는 폴리실리콘층 및 금속 실리사이드층을 포함하는 다층 구조로 형성될 수 있다.
주변회로 게이트 전극(124)의 측벽에 주변회로 스페이서(126)가 형성될 수 있다. 예를 들어, 주변회로 스페이서(126)는 주변회로 게이트 전극(124) 상에 실리콘 질화막을 형성한 후 상기 실리콘 질화막에 이방성 식각 공정을 수행함으로써 형성될 수 있다. 주변회로 게이트 전극(124)의 양측 상에 배치된 기판(110) 부분에 소스/드레인 영역(128)이 형성될 수 있다. NMOS 트랜지스터의 경우에 소스/드레인 영역(128)은 n형 불순물로 도핑될 수 있고, PMOS 트랜지스터의 경우에 소스/드레인 영역(128)은 p형 불순물로 도핑될 수 있다. 소스/드레인 영역(128)은 LDD(lightly doped drain) 구조를 가질 수 있다.
이에 따라, 주변회로 게이트 절연막(122), 주변회로 게이트 전극(124), 주변회로 스페이서(126), 소스/드레인 영역(128)을 포함하는 주변회로 게이트 구조물(120)이 완성될 수 있다. 주변회로 게이트 구조물(120) 상에 제1 식각 정지막(140)이 형성될 수 있다. 제1 식각 정지막(140)은 예를 들어 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산화물 등의 절연 물질을 사용하여 형성될 수 있다.
한편, 소자 분리막(112) 상에, 즉 필드 영역 상에 더미 게이트 구조물(130)을 형성할 수 있다. 더미 게이트 구조물(130)은 기판(110)의 가장자리 부분에 형성될 수 있고, 또한 후속 공정에서 상부에 메모리 셀 어레이가 배치될 기판(110) 부분에 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 식각 정지막(140) 상에 제1 층간 절연막(142)이 형성될 수 있다. 이후, 제1 층간 절연막(142) 및 제1 식각 정지막(140)을 관통하는 제1 배선 콘택홀(250)이 형성될 수 있다. 제1 배선 콘택홀(250)은 주변회로 게이트 전극(124) 또는 소스/드레인 영역(128) 상부를 노출하도록 형성될 수 있다. 이후, 제1 배선 콘택홀(250)에 도전 물질(도시되지 않음)을 매립한 후, 제1 층간 절연막(142) 상면이 노출될 때까지 상기 도전 물질을 평탄화하여 제1 배선 콘택홀(250) 내에 제1 배선 콘택(152)을 형성할 수 있다.
제1 층간 절연막(142) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을패터닝하여 제1 배선 콘택(152)에 전기적으로 연결되는 제1 하부 배선층(154)을 형성할 수 있다. 제1 하부 배선층(154) 및 제1 층간 절연막(142) 상에 제2 층간 절연막(144)이 형성될 수 있다. 제2 층간 절연막(144)을 관통하여 제1 하부 배선층(154) 상면을 노출하는 제2 배선 콘택홀(252)이 형성될 수 있다. 이후, 제2 배선 콘택홀(252)에 도전 물질(도시되지 않음)을 매립한 후, 제2 층간 절연막(144) 상면이 노출될 때까지 상기 도전 물질을 평탄화하여 제2 배선 콘택홀(252) 내에 제2 배선 콘택(156)을 형성할 수 있다.
제2 층간 절연막(144) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을패터닝하여 제2 배선 콘택(156)에 전기적으로 연결되는 제2 하부 배선층(158)을 형성할 수 있다. 제2 하부 배선층(158) 및 제2 층간 절연막(144) 상에 제3 층간 절연막(146)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 층간 절연막들(142, 144, 146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다. 하부 배선층들(154, 158) 및 배선 콘택들(152, 156)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등의 도전 물질을 사용하여 형성될 수 있다. 전술한 공정을 수행하여, 하부 배선 구조물(150)이 형성될 수 있다.
한편, 더미 게이트 구조물(130) 상에도 하부 배선층들(154, 158) 및 배선 콘택들(152, 156)의 형성 공정과 유사한 공정들을 사용하여 제1 및 제2 더미 배선 콘택들(162, 166) 및 제1 및 제2 더미 배선층들(164, 168)이 형성될 수 있다. 이에 따라, 더미 배선 구조물(160)이 형성될 수 있다.
제3 층간 절연막(146)에 제2 더미 배선층(168)의 상면을 노출하는 제1 및 제2 매립 콘택홀들(도시되지 않음)을 형성하고, 상기 매립 콘택홀들 내부를 도전 물질로 매립한 후, 제3 층간 절연막(146)을 채움으로써 제2 더미 배선층(168)과 접촉하는 제1 및 제2 매립 콘택들(182, 184)을 형성한다.
도 6a 및 도 6b를 참조하면, 제3 층간 절연막(146) 및 제1 및 제2 매립 콘택들 (182, 184)상에 배리어 금속층(178)을 형성한다. 예를 들어, 배리어 금속층(178)은 티타늄, 탄탈륨, 티타늄 질화물 등의 물질을 사용하여 형성할 수 있다.
배리어 금속층(178) 상에 제1 반도체층(170)을 형성할 수 있다. 제1 반도체층(170)은 제1 불순물이 도핑된 폴리실리콘을 사용하여 화학기상증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 등을 사용하여 형성할 수 있다. 제1 반도체층(170)은 약 20 내지 500 nm의 두께로 형성될 수 있으나, 제1 반도체층의 두께가 이에 한정되는 것은 아니다. 제1 반도체층(170)을 형성하는 공정에서 상기 제1 불순물이 인시츄 도핑될 수 있고, 이와는 달리 제1 반도체층(170)을 형성한 이후에 상기 제1 불순물이 이온 주입 공정에 의해 도핑될 수도 있다. 상기 제1 불순물은 등의 p 형 불순물일 수 있다.
제1 반도체층(170)에 제1 이온주입 마스크(도시되지 않음)를 사용하여 제2 불순물을 도핑함으로써 제1 반도체층(170)에 공통 소스 영역(172)이 형성될 수 있다. 상기 제2 불순물은 n형 불순물일 수 있다. 공통 소스 영역(172)은 제1 방향을 따라 연장하도록 형성될 수 있고, 공통 소스 영역(172) 하부에 제1 매립 콘택(182)이 위치할 수 있다. 이후, 상기 제1 이온주입 마스크는 제거될 수 있다.
제1 반도체층(170)의 가장자리 부분에 제2 이온주입 마스크(도시되지 않음)를 사용하여 제3 불순물을 도핑함으로써 제1 반도체층(170)에 P+ 웰(174)이 형성될 수 있다. 상기 제3 불순물은 p형 불순물일 수 있다. 복수의 P+ 웰들(174)이 제2 방향을 따라 서로 이격될 수 있고, 복수의 P+ 웰들(174) 중 적어도 하나의 하부에 제2 매립 콘택(184)이 위치할 수 있다. 이후, 상기 제2 이온주입 마스크는 제거될 수 있다.
한편, 상기 제2 불순물 및 제3 불순물을 주입하기 위한 공정에서, 공통 소스 영역(172) 및 P+ 웰(174) 영역 내에 도핑되는 상기 제2 불순물 및 제3 불순물의 농도는 제1 반도체층(170)의 수직 방향을 따라 아래로 갈수록 점점 증가하는 프로파일을 가지도록 형성할 수 있다. 이에 따라, 배리어 금속층(178)과 접촉하는 공통 소스 영역(172) 및 P+ 웰(174) 부분들에서 가장 높은 제2 불순물 농도 및 제3 불순물 농도를 가질 수 있고, 공통 소스 영역(172) 및 p+ 웰(174)은 하부에 형성된 배리어 금속층(178)과의 오믹 콘택을 형성할 수 있다. 따라서, 공통 소스 영역(172)과 제1 매립 콘택(182) 사이의, 그리고 p+ 웰(174)과 제2 매립 콘택(184) 사이의 전기적 저항을 감소시킬 수 있다.
도 7을 참조하면, 제1 반도체층(170) 상에 제1 내지 제5 절연층들(191, 193, 195, 197, 199) 및 제1 내지 제4 예비 게이트층들(192a, 194a, 196a, 198a)을 교대로 적층한 예비 게이트 적층 구조물(190)을 형성할 수 있다. 예를 들어, 절연층들(191, 193, 195, 197, 199)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 사용하여 소정의 높이로 형성될 수 있다. 또한, 예비 게이트층들(192a, 194a, 196a, 198a)은 실리콘 질화물, 실리콘 카바이드, 폴리실리콘을 사용하여 소정의 높이로 형성될 수 있다. 예비 게이트층들(192a, 194a, 196a, 198a)은 각각 후속 공정에서 그라운드 선택 라인(도 11a의 192), 복수의 워드 라인들(도 11a의 194, 196) 및 스트링 선택 라인(도 11a의 198)을 형성하기 위한 예비막이거나 희생층들일 수 있다. 예비 게이트층들(192a, 194a, 196a, 198a)의 개수는 상기 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인의 개수에 따라 적절히 선택될 수 있다.
도 8을 참조하면, 예비 게이트 적층 구조물(190)을 관통하며 기판(110)의 주면에 수직한 제3 방향으로 연장되는 채널 홀(260)이 형성될 수 있다. 채널 홀(260)은 상기 제1 방향 및 제2 방향으로 서로 이격되어 복수 개로 형성될 수 있고, 채널 홀(260)의 바닥부에 제1 반도체층(170) 상면이 노출될 수 있다.
도 8에는 채널 홀(260) 바닥부에 노출된 제1 반도체층(170) 부분이 편평한 형상으로 형성된 것이 도시되었으나, 이와는 달리 채널 홀(260) 바닥부의 제1 반도체층(170) 부분이 오버에칭되어 제1 반도체층(170) 상면 부분에 리세스(도시되지 않음)가 형성될 수도 있다.
채널 홀(260) 측벽, 채널 홀(260) 바닥부에 노출된 제1 반도체층(170) 상면 및 예비 게이트 적층 구조물(190) 상에 예비 게이트 절연막(도시되지 않음)이 형성되고, 이후 상기 예비 게이트 절연막에 이방성 식각 공정을 수행하여 채널 홀(260) 바닥부 및 예비 게이트 적층 구조물(190) 상에 형성된 상기 예비 게이트 절연막 부분을 제거함으로써 채널 홀(260) 측벽에 게이트 절연막(204)이 형성될 수 있다. 이에 따라, 채널 홀(260) 바닥부에 다시 제1 반도체층(170) 상면이 노출될 수 있다. 게이트 절연막(204)은 채널 홀(260) 측벽 상에 블로킹 절연막(204c), 전하 저장막(204b) 및 터널 절연막(204a)이 순차적으로 적층된 구조로 형성될 수 있다. 선택적으로, 블로킹 절연막(204c)이 형성되기 이전에 채널 홀(260) 측벽 상에 배리어 금속층(도시되지 않음)을 더 형성할 수도 있다.
게이트 절연막(204)은 채널 홀(260) 측벽 상에 소정의 두께로 컨포말하게 형성되어 채널 홀(260) 내부를 완전히 매립하지 않을 수 있다.
이후, 채널 홀(260) 내벽 및 예비 게이트 적층 구조물(190) 상에 도전층(도시되지 않음) 및 절연층(도시되지 않음)을 순차적으로 형성한 후, 예비 게이트 적층 구조물(190) 상면이 노출될 때까지 상기 도전층 및 상기 절연층 상부를 평탄화하여, 채널 홀(260) 내벽 상에 채널층(200) 및 매립 절연막(202)을 형성할 수 있다. 채널층(200)의 바닥면은 채널 홀(260) 바닥부에 노출된 제1 반도체층(170) 상면과 접촉하며, 채널층(200)의 외측면은 게이트 절연막(204)과 접촉하도록 형성될 수 있다. 채널층(200)은 불순물이 도핑된 폴리실리콘을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있으나, 이와는 달리 채널층(200)은 불순물이 도핑되지 않은 폴리실리콘을 사용하여 형성될 수도 있다. 매립 절연막(202)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있다.
이후, 예비 게이트 적층 구조물(190) 상에 채널층(200), 매립 절연막(202) 및 게이트 절연막(204)의 상면들을 커버하는 제2 식각 정지막(210)을 형성할 수 있다. 제2 식각 정지막(210)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 사용하여 형성될 수 있다.
제2 식각 정지막(210)에 채널층(200) 및 매립 절연막(202) 상면을 노출하는 드레인 홀(262)을 형성한 후, 드레인 홀(262)을 채우는 도전층(도시되지 않음)을 형성하고, 상기 도전층 상부를 평탄화하여 드레인 영역(206)을 형성할 수 있다. 드레인 영역(206)의 상면은 제2 식각 정지막(210)의 상면과 동일한 레벨 상에 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 식각 정지막(210) 및 예비 게이트 적층 구조물(190)에 제1 개구(264) 및 예비 수직 콘택홀(266)을 형성할 수 있다. 제1 개구(264)는 y 방향으로 연장하며 공통 소스 영역(172)의 상면을 노출시킬 수 있고, 수직 콘택홀(266)은 제1 반도체층(170)의 상면을 노출시킬 수 있다. 수직 콘택홀(266)은 채널층(200)으로부터 제1 방향을 따라 소정의 거리만큼 이격되어 형성될 수 있다.
도 10을 참조하면, 예비 수직 콘택홀(도 9a의 266) 바닥부에 노출된 제1 반도체층(170) 부분, 배리어 금속층(178) 부분 및 제3 층간 절연막(146) 부분을 순차적으로 제거하여 예비 수직 콘택홀(266)이 아래 방향으로 확장된 수직 콘택홀(266a)을 형성할 수 있다. 수직 콘택홀(266a)의 바닥부에 제2 하부 배선층(158)의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 수직 콘택홀(266a)을 형성하기 위한 공정에서 등방성 식각 공정 및/또는 이방성 식각 공정이 사용될 수도 있다. 종횡비(aspect ratio)가 큰 콘택홀을 1회에 식각하는 경우에, 콘택홀 측벽의 기울기에 의해 콘택홀의 바닥부 폭이 좁아지는 문제가 발생할 수 있다 확장된 수직 콘택홀(266a)을 2회에 걸쳐 식각하는 공정에서, 제1 반도체층(170) 부분을 제거하는 공정에서 등방성 식각 특성을 이용하여 수직 콘택홀(266a)을 측방향으로 확장시킬 수 있고, 수직 콘택홀(266a)의 종횡비가 크더라도 수직 콘택홀(266a) 바닥부의 폭을 확장시킬 수 있다. 이러한 경우에, 제1 반도체층(170)의 상면과 동일한 레벨 상에 형성되는 수직 콘택홀(266a)의 측벽에 단차부(S1)가 형성될 수 있다.
한편, 도 9a 내지 도 10에 도시된 것과는 달리, 제1 개구(264)를 형성한 이후에 수직 콘택홀(266)을 형성할 수도 있다. 이러한 경우에, 제1 개구(264)를 형성한 이후, 제2 식각 정지막(210), 예비 게이트 적층 구조물(190), 제1 반도체층(170), 배리어 금속층(178) 및 제3 층간 절연막(146)을 순차적으로 식각함으로써 수직 콘택홀(266a)을 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 예비 게이트 적층 구조물(190)에 실리사이드화 공정을 수행하여 제1 내지 제4 예비 게이트층들(192a, 194a, 196a, 198a)을 각각 그라운드 선택 라인(192), 제1 워드 라인(194), 제2 워드 라인(196) 및 스트링 선택 라인(198)로 변환시킬 수 있다. 이때, 그라운드 선택 라인(192), 제1 워드 라인(194), 제2 워드 라인(196) 및 스트링 선택 라인(198)은 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 금속 실리사이드 물질을 포함할 수 있다.
이와는 달리, 제1 개구(264)에 의해 노출된 게이트층들(192a, 194a, 196a, 198a)만을 선택적으로 제거하고, 절연층들(191, 193, 195, 197, 199) 사이의 공간에 도전 물질을 매립함으로써 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)을 형성할 수도 있다. 이때, 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다. 선택적으로, 상기 도전 물질을 매립하기 위한 공정 이전에, 절연층들(191, 193, 195, 197, 199) 사이의 공간에 노출된 게이트 절연막(204) 상에 배리어 금속층(도시되지 않음)을 더 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 개구(264) 및 수직 콘택홀(266a)의 내벽 및 제2 식각 정지막(210) 상에 절연층(도시되지 않음)을 형성한 후, 상기 절연층을 이방성 식각하여 제1 개구(264)의 양 측벽들 및 수직 콘택홀(266a)의 측벽 상에 각각 공통 소스 라인 스페이서(224) 및 수직 콘택 스페이서(240)를 형성할 수 있다. 공통 소스 라인 스페이서(224) 및 수직 콘택 스페이서(240)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다.
이후, 제1 개구(264) 및 수직 콘택홀(266a)을 매립하는 도전층(도시되지 않음)을 형성하고, 제2 식각 정지막(210) 상면이 노출될 때까지 상기 도전층 상부를 평탄화하여 제1 개구(264) 및 수직 콘택홀(266a) 내벽 상에 각각 공통 소스 라인(222) 및 수직 콘택(232)을 형성할 수 있다.
도 13을 참조하면, 마스크(도시되지 않음)를 이용한 복수의 패터닝 공정들을 사용하여 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)을 패터닝할 수 있다.
이때, 제5 절연층(199) 및 제4 절연층(197)의 측면들은 스트링 선택 라인(198)의 측면과 서로 정렬되게 패터닝될 수 있고, 제3 절연층(195) 및 제2 절연층(193)의 측면들은 각각 제2 워드 라인(196) 및 제1 워드 라인(194)의 측면과 서로 정렬되게 패터닝될 수 있다. 또한, 제1 절연층(191)의 측면은 그라운드 선택 라인(192)의 측면과 서로 정렬되게 패터닝될 수 있다.
이후, 제2 식각 정지막(210) 및 패터닝된 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)의 측면들을 커버하는 제4 층간 절연막(212)이 형성될 수 있다.
제4 층간 절연막(212)에 수직 콘택(232) 및 드레인 영역(206)의 상면들을 노출하는 더미 비트라인 콘택홀(도시되지 않음) 및 비트라인 콘택홀(도시되지 않음)을 형성하고, 상기 더미 비트라인 콘택홀 및 상기 비트라인 콘택홀에 도전 물질을 매립하고, 제4 층간 절연막(212) 상면이 노출될 때까지 상기 도전 물질 상부를 평탄화하여 더미 비트 라인 콘택(242) 및 비트라인 콘택(214)이 형성될 수 있다.
본딩 패드 영역(IV)의 평탄화된 제4 층간 절연막(212)에 스트링 선택 라인(198)을 노출하는 스트링 선택 라인 콘택홀(도시되지 않음), 워드 라인들(194, 196)을 노출하는 워드 라인 콘택홀들(도시되지 않음) 및 그라운드 선택 라인(192)을 노출하는 그라운드 선택 라인 콘택홀(도시되지 않음)을 형성할 수 있다. 또한, 제2 주변회로 영역(III)에서 제2 하부 배선층(158)을 노출하는 주변회로 콘택홀(도시되지 않음)을 형성할 수 있다. 상기 스트링 선택 라인 콘택홀들, 상기 워드 라인 콘택홀들, 상기 그라운드 선택 라인 콘택홀 및 상기 주변회로 콘택홀에 도전 물질을 매립한 후, 제4 층간 절연막(212) 상면이 노출될 때까지 상기 도전 물질 상부가 평탄화되어 각각 스트링 선택 라인 콘택(SSLC), 워드 라인 콘택들(WLC1, WLC2), 그라운드 선택 라인 콘택(GSLC) 및 주변회로 콘택(242)이 형성될 수 있다.
제4 층간 절연막(212) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 비트라인 콘택(214), 더미 비트 라인 콘택(242), 스트링 선택 라인 콘택(SSLC), 워드 라인 콘택들(WLC1, WLC2), 그라운드 선택 라인 콘택(GSLC) 및 주변회로 콘택(242)에 각각 연결되는 비트 라인(216), 더미 비트 라인(234), 스트링 선택 라인 패드(SLP), 워드 라인 패드들(WLP1, WLP2), 그라운드 선택 라인 패드(GSLP) 및 주변회로 배선(244)을 형성할 수 있다.
다시 도 1b 및 도 1c를 참조하면, 제4 층간 절연막(212) 상에 비트 라인(216), 더미 비트 라인(234), 스트링 선택 라인 패드(SLP), 워드 라인 패드들(WLP1, WLP2), 그라운드 선택 라인 패드(GSLP) 및 주변회로 배선(244)을 커버하는 제5 층간 절연막(218)을 형성할 수 있다.
제5 층간 절연막(218)에 더미 비트 라인(234)의 상면을 노출하는 제3 배선 콘택홀(도시되지 않음)을 형성한 후, 상기 제3 배선 콘택홀에 도전 물질을 매립하여 제3 배선 콘택(238)을 형성할 수 있다.
제5 층간 절연막(218) 상에 제3 배선 콘택(238)에 전기적으로 연결되는 상부 배선층(236)을 형성할 수 있다. 상부 배선층(236)은 면저항이 낮은 물질을 사용하여 형성될 수 있다. 예를 들어, 상부 배선층(236)은 하부 배선층들(154, 158)의 면저항보다 낮은 면저항을 갖는 물질을 사용하여 형성될 수 있다. 상부 배선층(236)은 예를 들어, 알루미늄 구리 또는 니켈 등의 금속을 사용하여 형성될 수 있다.
다른 실시예들에 있어서, 제6 층간 절연막(도시되지 않음)을 형성하고 상기 제6 층간 절연막을 패터닝하여 제2 개구(도시되지 않음)를 형성한 후에, 상기 제2 개구 내벽 상에 배리어 금속층(도시되지 않음)을 소정의 두께로 형성할 수 있다. 이후, 배리어 금속층 상에 제2 개구를 매립하는 도전층(도시되지 않음)을 형성하고, 상기 제6 층간 절연막의 상면이 노출될 때까지 상기 도전층 상부를 평탄화함으로써 상부 배선층(236)이 형성될 수도 있다. 이러한 경우에, 상부 배선층(236)의 측면과 바닥면이 상기 배리어 금속층과 접촉함으로써 제5 층간 절연막(218) 또는 상기 제6 층간 절연막 내부로 상부 배선층(236)으로부터 불순물 원자들이 침투하는 것을 방지할 수 있다.
상부 배선층(236)은 면저항이 낮은 물질을 사용하여 제1 주변회로 영역(II)에 형성되는 주변회로 게이트 구조물(120)과 메모리 셀 어레이 영역(I) 내의 메모리 셀들을 전기적으로 연결시킬 수 있다. 일반적으로 상부 배선층(236)이 면저항이 낮은 물질을 포함하는 경우에 상부 배선층(236)의 융점이 낮을 수 있고, 고온에서 수행되는 메모리 셀 어레이를 형성하기 위한 공정들에서 상부 배선층(236)이 열화되거나 손상될 수 있다. 그러나, 본 발명에 따르면, 메모리 셀 어레이를 형성한 이후에 상부 배선층(236)을 형성하므로 상부 배선층(236)이 고온에 노출되는 것을 방지할 수 있고, 상부 배선층(236)을 포함하는 주변회로 배선 구조물(230)의 저항을 효율적으로 감소시킬 수 있다.
전술한 공정들에 의해 상기 반도체 장치(1000)가 형성될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 기판 120: 주변회로 게이트 구조물
130: 더미 게이트 구조물 150: 하부 배선 구조물
160: 더미 배선 구조물 170: 제1 반도체층
172: 공통 소스 영역 174: p+ 웰
178: 배리어 금속층 182, 184: 매립 콘택
192: 그라운드 선택 라인 194, 196: 워드 라인
198: 스트링 선택 라인 200: 채널층
204: 게이트 절연막 214: 비트 라인 콘택
216: 비트 라인 222: 공통 소스 라인
224: 공통 소스 라인 스페이서 230: 주변회로 배선 구조물
232: 수직 콘택 234: 더미 비트 라인
236: 상부 배선층 238: 제3 배선 콘택
240: 수직 콘택 스페이서 242: 주변회로 콘택
244: 주변회로 배선

Claims (10)

  1. 기판 상에 형성된 주변 회로;
    상기 주변 회로 상에 형성된 폴리실리콘층;
    상기 폴리실리콘층 상에서 상기 주변 회로와 오버랩되게 배치되는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이 상부에 형성되며, 상기 메모리 셀 어레이 및 폴리실리콘층을 관통하는 수직 콘택을 통해 상기 주변 회로와 연결되는 상부 배선층;을 포함하며,
    상기 주변 회로는 상기 메모리 셀 어레이 하부에 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 주변 회로는 입력 또는 출력되는 데이터를 고속으로 처리할 수 있는 주변 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 주변 회로는 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit)을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 상부 배선층은 구리, 알루미늄, 은 또는 금을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 기판 상에 형성된 주변회로 게이트 구조물;
    상기 주변회로 게이트 구조물 상에 형성된 제1 반도체층;
    상기 제1 반도체층 상에 형성된 메모리 셀 어레이; 및
    상기 메모리 셀 어레이 및 상기 제1 반도체층을 관통하여 상기 주변회로 게이트 구조물에 전기적으로 연결되는 수직 콘택, 및
    상기 메모리 셀 어레이 상에 형성되며 상기 수직 콘택에 전기적으로 연결되는 상부 배선층을 포함하는 주변회로 배선 구조물;을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 주변회로 게이트 구조물은 상기 메모리 셀 어레이와 수직 방향으로 오버랩되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 주변회로 배선 구조물은,
    상기 메모리 셀 어레이의 비트 라인과 동일한 레벨 상에 형성되는 더미 비트 라인을 더 포함하고,
    상기 수직 콘택과 상기 상부 배선층은 상기 더미 비트 라인을 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 주변회로 배선 구조물은,
    상기 메모리 셀 어레이의 하부에서 상기 주변 회로 게이트 구조물에 연결되는 하부 배선층을 더 포함하고,
    상기 상부 배선층은 상기 하부 배선층의 면저항보다 낮은 면저항을 갖는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서,
    상기 메모리 셀 어레이는,
    상기 제1 반도체 층 상에서 수직 방향으로 연장하는 채널층; 및
    상기 채널층 측벽을 따라 상기 수직 방향으로 이격된 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인;을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 제1 반도체층은 적어도 하나의 공통 소스 영역을 포함하고,
    상기 적어도 하나의 공통 소스 영역이 제1 매립 콘택(buried contact)을 통해 상기 기판에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
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