CN113314503B - 相变存储器及其制备方法 - Google Patents

相变存储器及其制备方法 Download PDF

Info

Publication number
CN113314503B
CN113314503B CN202110591332.1A CN202110591332A CN113314503B CN 113314503 B CN113314503 B CN 113314503B CN 202110591332 A CN202110591332 A CN 202110591332A CN 113314503 B CN113314503 B CN 113314503B
Authority
CN
China
Prior art keywords
layer
auxiliary
bit line
contact hole
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110591332.1A
Other languages
English (en)
Other versions
CN113314503A (zh
Inventor
张曙
王晓娟
雷威锋
刘峻
张恒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Original Assignee
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze River Advanced Storage Industry Innovation Center Co Ltd filed Critical Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority to CN202110591332.1A priority Critical patent/CN113314503B/zh
Publication of CN113314503A publication Critical patent/CN113314503A/zh
Application granted granted Critical
Publication of CN113314503B publication Critical patent/CN113314503B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种相变存储器及其制备方法。该相变存储器包括依次贯穿辅助字线层和辅助位线层的第一接触插塞，该第一接触插塞的外侧壁具有隔离层，从而可避免第一接触插塞中的导电材料层与辅助字线/辅助位线相互干扰。如此，即有利于灵活设置辅助位线、辅助字线和第一接触插塞，防止对应的位线层和字线层中存在图形密度过低的区域，有利于提高所制备出的位线层和字线层的膜层品质，并且可提高第一接触插塞的数量。此外，由于辅助位线、辅助字线和第一接触插塞的排布区域可允许空间重叠，因此还可实现器件尺寸的有效缩减。

Description

相变存储器及其制备方法
技术领域
本发明涉及半导体技术领域，特别涉及一种相变存储器及其制备方法。
背景技术
信息技术的飞速发展需要大量的高性能存储器件，低压、低功耗、高速与高密度是存储技术的必然发展趋势。相变存储器PCM是在CMOS集成电路基础上发展起来的新一代非挥发固态半导体存储器，其相比于当今主流产品具有多种优势。例如，在存储密度方面，目前主流存储器在20多纳米的技术节点上出现极限，无法进一步紧凑集成；而相变存储器可达5纳米量级。以及，在存储速度方面，相变存储器的相变电阻比闪存快100倍，使用寿命也达百倍以上。作为下一代的主流存储器，相变存储器的进一步优化仍是本领域的重要研究主题，包括如何进一步缩减存储器的尺寸、提高存储器中重要膜层的品质等。
发明内容
本发明的目的在于提供一种相变存储器，以解决现有的相变存储器膜层品质低的问题。
为解决上述技术问题，本发明提供一种相变存储器，包括：位于第一平面的辅助位线层、位于第二平面的辅助字线层和多个第一接触插塞，所述第一平面与所述第二平面相互平行。所述第一接触插塞包括：贯穿所述辅助位线层和所述辅助字线层的第一接触孔、覆盖所述第一接触孔的侧壁的隔离层以及填充所述第一接触孔的导电材料层。
可选的，所述第一接触孔沿着垂直于所述第一平面方向的截面形状为矩形或上宽下窄的梯形。以及，所述第一接触孔沿所述第一平面方向的截面形状例如为圆形、矩形或多边形。
可选的，所述隔离层的材料包括氧化硅和氮化硅中的一种或多种。以及，所述隔离层的厚度例如为
Figure BDA0003089675130000021
可选的，所述辅助字线层包括多条沿第一方向延伸的辅助字线和设置在相邻两条所述辅助字线之间的第一介质层；所述辅助位线层包括多条沿第二方向延伸的辅助位线和设置在相邻两条所述辅助位线之间的第二介质层；所述第一接触孔贯穿所述辅助字线或所述第一介质层；所述第一接触孔贯穿所述辅助位线或所述第二介质层；其中，所述第一方向与所述第二方向位于同一平面且相互垂直。
可选的，所述相变存储器还包括上层互连层和下层互连层，所述下层互连层、所述辅助字线层、所述辅助位线层和所述上层互连层沿第三方向依次设置；所述第一接触插塞的底部至所述下层互连层的上表面、顶部至所述上层互连层的下表面；其中所述第三方向垂直于所述第一平面。
本发明的又一目的在于提供一种相变存储器的制备方法，包括：在相互平行的两个平面内分别形成辅助位线层和辅助字线层；刻蚀所述辅助位线层和所述辅助字线层以形成第一接触孔；在所述第一接触孔的侧壁上形成隔离层，在所述第一接触孔内填充导电材料层，以形成第一接触插塞。
可选的，所述隔离层的形成方法包括：执行沉积工艺形成隔离材料层，以使所述隔离材料层覆盖所述第一接触孔的底部和侧壁；以及，执行回刻蚀工艺，以去除所述隔离材料层位于第一接触孔底部的部分，并保留所述隔离材料层覆盖第一接触孔侧壁的部分而构成所述隔离层。
可选的，所述第一接触孔沿着高度方向的截面形状为矩形或上宽下窄的梯形。以及，所述第一接触孔垂直于高度方向的截面形状例如为圆形、矩形或多边形。
可选的，所述隔离层的材料包括氧化硅和氮化硅中的一种或多种。
可选的，刻蚀所述辅助位线层和所述辅助字线层以形成第一接触孔包括：刻蚀所述辅助位线层中的辅助位线或相邻两条辅助位线之间的介质层；刻蚀所述辅助字线层中的辅助字线或相邻两条辅助字线之间的介质层。
可选的，所述相变存储器的形成方法还包括：形成辅助位线层和辅助字线层之前形成下层互连层，以使在形成所述第一接触孔时刻蚀至所述下层互连层的上表面；以及在所述第一接触插塞的顶部形成覆盖所述第一接触插塞的上层互连层。
在本发明提供的相变存储器中，依次贯穿辅助字线层和辅助位线层的第一接触插塞其外侧壁具有隔离层，从而可利用所述隔离层使第一接触插塞中的导电材料层和辅助位线层/辅助字线层相互隔离，避免了第一接触插塞与辅助字线层中的辅助字线、辅助位线层中的辅助位线相互干扰的问题。即，所述辅助位线、所述辅助字线和所述第一接触插塞即使排布区域空间重叠，然而三者仍然保持相互绝缘隔离而不会相互干扰，基于此，即有利于灵活调整所述辅助位线和所述辅助字线的排布位置，以至少满足辅助位线层和辅助字线层的图形密度均匀性的需求，提高辅助位线层和辅助字线层的膜层品质。同样的，第一接触插塞的设置也不会受到辅助位线/辅助字线的限制，提高了第一接触插塞的排布灵活性，有利于增加第一接触插塞的数量，从而可提高互连结构的电迁移率(Electricity Migration，EM)。此外，由于辅助位线、辅助字线和第一接触插塞的排布区域可允许空间重叠，而并不需要再额外预留间距，因此还可以实现器件尺寸的有效缩减。
附图说明
图1为一种相变存储器其主要示意出辅助字线和辅助位线的版图。
图2为本发明一实施例中的相变存储器其主要示意出辅助字线和辅助位线的版图。
图3为本发明一实施例中的相变存储器其外围区和阵列区的结构示意图。
图4a为本发明一实施例中的相变存储器的制备方法的流程示意图。
图4b为本发明另一实施例中的相变存储器的制备方法的流程示意图。
图5～图7为本发明一实施例中的相变存储器其重点示意出在制备第一接触插塞时的结构示意图。
其中，附图标记如下：
100-衬底；
100A-阵列区；
100B-外围区；
BL-位线；
BL dummy-辅助位线；
WL-字线；
WL dummy-辅助字线；
PCM-存储元件；
M1-第一金属互连线；
M2-第二金属互连线；
M3-第三金属互连线；
M4-第四金属互连线；
TM-第五金属互连线；
CT1-第一接触插塞；
CT2-第二接触插塞；
200-第一接触孔；
210-导电材料层；
220-隔离层。
具体实施方式
承如背景技术所述，相变存储器的膜层品质如何进一步提高以及如何缩减器件尺寸，这仍然是本领域的重要研究方向。对此，本发明提供的技术思路在于：通过对外围区中的第一接触插塞进行改进，不仅可以实现膜层品质的提升以及器件尺寸的进一步缩减，并且还使得第一接触插塞的设置也更加灵活。
具体而言，在相变存储器的版图设计中，为了平衡膜层中的图形密度，通常会设置一些辅助结构(dummy)，以使整个膜层具备较高的图形均匀性，提高所制备出的膜层品质。例如参考图1所示，在阵列区100A中设置有功能性的位线(图中未示出)，除此之外，通常还会设置有非功能性的辅助位线BL dummy；以及，除了在阵列区100A中设置有功能性的字线(图中未示出)之外，也还会设置有非功能性的辅助字线WL dummy。
然而，在设计所述辅助位线BL dummy和所述辅助字线WL dummy的排布位置时，通常需要规避互连结构中贯穿辅助位线层和辅助字线层的第一接触插塞CT1，并且辅助位线BL dummy/辅助字线WL dummy和第一接触插塞CT1之间还需要预留有较大的间隔S。此时，必然会使得对应于第一接触插塞CT1的区域其图形密度较低，尤其是在第一接触插塞CT1的数量较多时，更容易引起大面积的图形密度过低，影响所制备出的位线层和字线层的膜层品质。因此，在设计第一接触插塞CT1时也不得不尽量的减少第一接触插塞CT1的数量，然而这还会进一步导致互连结构的电迁移率较低的问题。
可见，图1所示的设计中需要使辅助位线BL dummy/辅助字线WL dummy和第一接触插塞CT1的排布位置相互错开，这不仅影响了辅助位线BL dummy/辅助字线WL dummy的排布密度而使得膜层品质不佳，并且还限制了第一接触插塞CT1的数量，同时也不利于器件尺寸的进一步缩减。
本发明的发明人正是发现了以上现象后，提出了一种改进的相变存储器，其具体是对外围区中的第一接触插塞进行优化，从而克服了辅助位线/辅助字线和第一接触插塞相互制约的问题。
以下结合图2～图3和具体实施例对本发明提出的相变存储器及其形成方法作进一步详细说明。其中，图2为本发明一实施例中的相变存储器其主要示意出辅助字线和辅助位线的版图，图3为本发明一实施例中的相变存储器其外围区和阵列区的结构示意图。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当认识到，附图中所示的诸如“上方”，“下方”，“顶部”，“底部”，“上方”和“下方”之类的相对术语可用于描述彼此之间的各种元件的关系。这些相对术语旨在涵盖除附图中描绘的取向之外的元件的不同取向。例如，如果装置相对于附图中的视图是倒置的，则例如描述为在另一元件“上方”的元件现在将在该元件下方。
结合图2和图3所示，所述相变存储器具有阵列区100A和外围区100B。具体而言，所述相变存储器包括位于阵列区100A中的存储单元阵列(Array)和至少部分位于外围区100B中的外围电路(包括CMOS电路)。实际应用中，所述存储单元阵列与所述外围电路可以形成堆叠的结构，例如，存储单元阵列可以形成在部分外围电路的上方以减小芯片尺寸。
其中，所述外围电路可包括用于对相变存储器进行操作控制的任何合适的数字、模拟和/或混合信号电路等。例如，外围电路可以包括控制逻辑、数据缓冲器、字线/位线解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，字线/位线解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的字线/位线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
本实施例中，所述外围电路和所述存储单元阵列之间可利用互连结构进行信息交互，当然所述互连结构还用于实现所述外围电路与外部电路之间的数据交互。下面将对所述相变存储器中的各个组件进行详细说明。
具体的，所述相变存储器包括辅助位线层。如图3所示，所述辅助位线层中设置有多条辅助位线BL dummy，多条所述辅助位线BL dummy在第一平面内沿着第二方向平行延伸，所述多条辅助位线BL dummy至少部分位于所述外围区100B中。以及，与所述辅助位线层同层设置的还有多条位线BL，所述位线BL也沿着第二方向平行延伸，并且所述多条位线BL位于所述阵列区100A中。
通过设置所述辅助位线BL dummy以至少使外围区100B的图形密集度增大(具体可使外围区100B的图形密度增大到与阵列区100A的图形密度相同或相近的程度)，从而有效平衡整个位线层的图形排布均匀性，进而有利于提高所制备出的位线层的品质。例如，在利用化学机械研磨工艺制备所述位线层时，若部分区域的图形密度相对过低，即会影响研磨工艺的均匀性而导致所对应的局部区域出现塌陷等问题；而本实施例中利用所述辅助位线BL dummy平衡整个膜层的图形密度，即可以有效改善研磨不均匀的问题，有效提高膜层品质。
需要说明的是，图2中示例性的示出了外围区100B中的辅助位线BL dummy，但应当认识到，这并不限定为仅在外围区100B中设置有所述辅助位线BL dummy。例如，可以在所述外围区100B和所述阵列区100A中均设置有所述辅助位线，而位于阵列区100A中的辅助位线则可以设置在相邻的位线BL之间。当然，也可以仅在外围区100B中设置有所述辅助位线BLdummy，例如，还可使外围区100B中的辅助位线BL dummy的排布密度与阵列区100A中的位线BL的排布密度相同。
继续参考图2和图3所示，所述存储器还包括辅助字线层。本实施例中，以所述辅助字线层设置在所述辅助位线层的上方为例；然而应当认识到，其他实施例中也可以将所述辅助位线层设置在所述辅助字线层的上方。以及，所述辅助字线层中设置有多条辅助字线WL dummy，多条所述辅助字线WL dummy在第二平面内沿着第第一方向平行延伸，并且所述多条辅助字线WL dummy至少部分位于所述外围区100B中(例如，可使部分辅助字线WLdummy位于所述外围区100B中，而另一部分辅助字线位于阵列区100A中；或者，也可仅在外围区100B中设置有辅助字线WL dummy)。以及，与所述辅助字线层同层设置的还有多条字线WL，多条所述字线WL也沿着第一方向平行延伸，并且所述多条字线WL位于所述阵列区100A中。所述字线/辅助字线的延伸方向(即，第一方向)和所述位线/辅助位线的延伸方向(即，第二方向)在同一平面内相互垂直。
与辅助位线层类似的，在所述辅助字线层中通过设置所述辅助字线WL dummy以至少使外围区100B的图形密集度增大(具体可使外围区100B的图形密度增大到与阵列区100A的图形密度相同或相近的程度)，从而有效平衡整个字线层的图形排布均匀性，进而有利于提高所制备出的字线层的品质。同样的，在图2中示例性的示出了外围区100B中的辅助字线WL dummy，但在实际应用中，并不限定为仅在外围区100B中设置有所述辅助字线WL dummy。例如，可以在所述外围区100B和所述阵列区100A中均设置有所述辅助字线，而位于阵列区100A中的辅助字线可以设置在相邻的字线WL之间。当然，也可以仅在外围区100B中设置有所述辅助字线WL dummy，例如，还可使外围区100B中的辅助字线WL dummy的排布密度与阵列区100A中的字线WL的排布密度相同。
重点参考图3所示，在所述阵列区100A中还设置有存储单元阵列(Array)，所述存储单元阵列即包括多个存储元件PCM。以及，所述位线BL和所述字线WL相交的交叠区域中即夹持有所述存储元件PCM，以利用所述位线BL和所述字线WL控制其夹持的存储元件200的存储状态。
进一步的，所述存储元件PCM可包括相变材料层，所述相变材料层可基于电热方式(例如施加电流)实现对相变材料的加热和淬火，以使得相变材料在非晶相和晶相之间相互转换，从而呈现出不同导电性能，如此以实现数据存储。其中，所述相变材料具体可采用硫系化合物，例如含锗(Ge)、锑(Sb)、碲(Te)的合成材料GST等。
继续参考图3所示，所述相变存储器还包括互连结构，所述互连结构可用于实现阵列区100A中的存储单元和外围电路之间的信息交互，以及还可用于实现存储器中的电路与外部电路之间的数据交互等。
具体的，所述互连结构包括下层互连层、上层互连层和多个接触插塞。所述下层互连层位于所述辅助位线层的下方，所述上层互连层位于所述辅助字线层的上方。即，所述上层互连层和邻近的下层互连层之间夹持有所述辅助位线层和所述辅助字线层。
需要说明的是，在具体应用中所述下层互连层、所述辅助位线层、所述辅助字线层和所述上层互连层可依次形成在一衬底100上。以及，所述互连结构可包括一层或多层下层互连层，图3中仅示例性的示出了依次堆叠设置的4层下层互连层(对应于M1、M2、M3和M4)，而在实际应用中，则可根据需求对应调整下层互连层的数量，例如可设置2层、3层或5层等下层互连层。
进一步的，每一所述下层互连层中可均设置有一个或多个金属互连线，图3中仅示例性的示出了每个互连层中的两个金属互连线。为了便于说明，可将第一层下层互连层中的金属互连线定义为第一金属互连线M1，第二层下层互连层中的金属互连线定义为第二金属互连线M2，第三层下层互连层中的金属互连线定义为第三金属互连线M3，以及第四层下层互连层中的金属互连线定义为第四金属互连线M4。
此外，相邻的金属互连线之间填充有介质层，包括：同一互连层中相邻的金属互连线之间填充有介质层，以及相邻的互连层之间也设置有介质层。
本实施例中，所述多层下层互连层中相邻的下层互连层之间利用第二接触插塞CT2电性连接。具体是，利用所述第二接触插塞CT2连接相邻的下层互连层中的金属互连线，例如，第一层下层互连层中的第一金属互连线M1和第二层下层互连层中的第二金属互连线M2之间、第二层下层互连层中的第二金属互连线M2和第三层下层互连层中的第三金属互连线M3之间、以及第三层下层互连层中的第三金属互连线M3和第四层下层互连层中的第四金属互连线M4之间均利用所述第二接触插塞CT2相互连接。
以及，利用各个下层互连层中的多个金属互连线和第二接触插塞CT2逐层相互连接可进一步构成多组互连，每组互连用于实现对应部件与外围电路之间的信息交互。以图3为例，图3中仅示意出了两组互连，其中一组互连(即，位线互连)其顶部连接至所述位线BL，其底部连接至衬底上的电路。具体的，所述位线互连可以利用第四金属互连线M4上的第二接触插塞CT2电性连接至所述位线BL，以及所述位线互连可以利用第一金属互连线M1下方的第二接触插塞CT2电性连接至衬底上的电路。应当认识到，在所构成的多组互连中还可包括字线互连(图中未示出)，所述字线互连其顶部连接至所述字线WL，其底部连接至衬底上的电路。同样的，所述字线互连也可以利用第四金属互连线M4上的第二接触插塞CT2电性连接至所述字线WL，以及所述字线互连可以利用第一金属互连线M1下方的第二接触插塞CT2电性连接至衬底上的电路。
此外，图3中还示意出了位于外围区100B中的另一组互连，所述另一组互连其底部连接至衬底上的电路，其顶部连接至所述上层互连层(具体为连接至第五金属互连线TM)。位于外围区100B中的该另一组互连例如为外部互连，以用于实现器件中的电路与外部电路之间的信息交互。本实施例中，所述外部互连则是利用第四金属互连线M4通过第一接触插塞CT1而电性连接至所述上层互连层，以及所述外部互连同样可以利用第一金属互连线M1下方的第二接触插塞CT2电性连接至衬底上的电路。
应当认识到，实际应用中是可以根据需求对应调整互连层的层数，以及每一层互连层中的金属互连线的数量，此处不做限制。
继续参考图3所述，所述上层互连层中也可设置有一个或多个金属互连线，本实施例中，将上层互连层中的金属互连线定义为第五金属互连线TM。以及，所述上层互连层中的第五金属互连线TM与邻近的下层互连层中的第四金属互连线M4之间也利用接触插塞(即，图3所示的第一接触插塞CT1)电性连接。
具体而言，所述多个接触插塞中具有设置在所述上层互连层和与其邻近的下层互连层之间的第一接触插塞CT1，以及还具有设置在相邻的下层互连层之间的第二接触插塞CT2。
其中，所述第一接触插塞CT1具体可包括：依次贯穿所述辅助字线层和所述辅助位线层至邻近的下层互连层的第一接触孔；覆盖所述第一接触孔的侧壁的隔离层220；以及，填充所述第一接触孔的导电材料层210。具体的，所述隔离层220的厚度为
Figure BDA0003089675130000101
即，所述第一接触插塞CT1中其导电材料层210的外侧壁包覆有隔离层220(所述隔离层220的材料为绝缘材料，包括但不限于氧化硅、氮化硅和氮氧化硅中的至少一种)，因此所述第一接触插塞CT1在贯穿所述辅助字线层和所述辅助位线层时即使会穿过辅助位线BL dummy和/或辅助字线WL dummy，然而在所述隔离层220的绝缘间隔下仍然可避免辅助位线BLdummy、辅助字线WL dummy和第一接触插塞CT1相互干扰的问题。
基于此，在设计所述辅助位线BL dummy和辅助字线WL dummy时，则并不需要使辅助字线WL dummy和辅助位线BL dummy刻意的规避所述第一接触插塞CT1，从而可以更为灵活的设置所述辅助位线BL dummy和所述辅助字线WL dummy，以满足位线层和字线层其图形密度均匀性的需求。同样的，在设计第一接触插塞CT1时，也不会受到辅助字线WL dummy和辅助位线BL dummy的影响，从而有利于增加第一接触插塞CT1的数量。例如，相互连接的金属互连线之间可利用多个第一接触插塞CT1实现上下互连。本实施例中，则可使所述第五金属互连线TM和第四金属互连线M4之间采用多个第一接触插塞CT1实现上下互连，如此，以提高金属互连的电迁移率(Electricity Migration，EM)。
此外，还需要说明的是，由于所述第一接触插塞CT1和辅助字线WL dummy、辅助位线BL dummy能够以空间重叠且相互绝缘的方式设置，不仅解决了目前的设计中辅助字线WLdummy和辅助位线BL dummy需要刻意规避第一接触插塞CT1的这一现象，同时也克服了目前的设计中辅助字线WL dummy和辅助位线BL dummy需要与第一接触插塞CT1之间保留预定间距的问题，大大缩减了器件的整体尺寸。
例如参考图2所示，可使多个所述第一接触插塞CT1的排布区域和多条所述辅助位线BL dummy的排布区域空间重叠，此时，所述第一接触插塞CT1可能会穿过所述辅助位线层中的辅助位线BL dummy，但仍能够和所述辅助位线BL dummy保持相互隔离。同样的，多个所述第一接触插塞CT1的排布区域和多条所述辅助字线WL dummy的排布区域也可以空间重叠，此时，所述第一接触插塞CT1可能会穿过所述辅助字线层中的辅助字线WL dummy，但仍能够和所述辅助字线WL dummy保持隔离，而不会相互干扰。以及，在辅助位线BL dummy和辅助字线WL dummy空间交叠的区域中，也可进一步设置有所述第一接触插塞CT1，以使三者的排布区域空间重叠。
本文所述的“第一接触插塞的排布区域和辅助位线/辅助字线的排布区域空间重叠”例如为：第一接触插塞投射在辅助位线层上的投影区域和所述辅助位线的排布区域重叠；或者，第一接触插塞投射在辅助字线层上的投影区域和所述辅助字线的排布区域重叠。
应当认识到，在多个所述第一接触插塞CT1的排布区域和多条所述辅助位线BLdummy/多条辅助字线WL dummy的排布区域可以空间重叠的情况下，其可能存在如下几种情况：部分第一接触插塞CT1在贯穿所述辅助字线层时穿过所述辅助字线层中的辅助字线WLdummy；部分所述第一接触插塞CT1在贯穿所述辅助位线层时穿过所述辅助位线层中的辅助位线BL dummy；部分第一接触插塞CT1在贯穿所述辅助字线层时未穿过所述辅助字线层中的辅助字线WL dummy(例如，该部分第一接触插塞CT1可能位于相邻的辅助字线WL dummy之间，从而穿过相邻两条辅助字线WL dummy之间的第一介质层)；以及，部分所述第一接触插塞CT1在贯穿所述辅助位线层时未穿过所述辅助位线层中的辅助位线BL dummy(例如，该部分第一接触插塞CT1对应在相邻的辅助位线BL dummy之间，从而穿过相邻两条辅助位线BLdummy之间的第二介质层)。
在将本实施例中具有隔离层的第一接触插塞CT1应用于具体的相变存储器中时，如上所述的四种情况中的任意一种或多种都有可能出现，并且也允许出现，只要按照辅助位线BL dummy、辅助字线WL dummy和第一接触插塞CT1其各自的需求设计即可。这也是本实施例中的相变存储器其辅助位线、辅助字线和第一接触插塞CT1的排布灵活性的体现。
其中，所述第一接触插塞CT1可设置在所述外围区中，并且还可进一步设置在阵列区100A中布置有辅助位线层和辅助字线层的区域。针对设置在所述阵列区100A中的第一接触插塞CT1而言，即可将第一接触插塞CT1设置在对应于辅助位线BL dummy和/或对应于辅助字线WL dummy的区域，此时所述第一接触插塞CT1则可以贯穿所述辅助位线BL dummy和/或所述辅助字线WL dummy，也可以贯穿相邻两条辅助位线之间的介质层和/或相邻两条辅助字线之间的介质层。
进一步的，所述第一接触插塞CT1的第一接触孔沿着高度方向的截面形状可以为矩形或上宽下窄的梯形，此时所述第一接触插塞CT沿着高度方向的截面形状也相应的可以为矩形或上宽下窄的梯形。其中，针对梯形的第一接触孔而言其侧壁即呈现为倾斜侧壁，从而在制备隔离层时即有利于提高膜层在侧壁上的覆盖性能，以及在填充导电材料层时可以提升导电材料的填充性能。此外，所述第一接触插塞CT1的第一接触孔垂直于高度方向的截面形状则可以为圆形、矩形或多边形等。所述高度方向具体是与由第一方向和第二方向所构成的平面垂直的第三方向。此时“垂直于高度方向”即相应的垂直于第三方向，也即，平行于由第一方向和第二方向所构成的平面(例如，第一平面)。
继续参考图3所示，所述第二接触插塞CT2可则采用常规的工艺形成。例如，所述第二接触插塞CT2仅包括：贯穿相邻的下层互连层之间的介质层的第二接触孔；以及，填充所述第二接触孔的导电材料层。
进一步的，所述上层互连层和所述下层互连层中的金属互连线(包括第一金属互连线M1、第二金属互连线M2、第三金属互连线M3、第四金属互连线M4和第五金属互连线M5)的材料均可采用导电性能较佳的金属材料，例如铝(AL)或铜(Cu)等。以及，所述接触插塞中的导电材料层(包括第一接触插塞CT1和第二接触插塞CT2中的导电材料)其材料可以和所述金属互连线的材料相同，所采用的导电材料可包括铝(AL)或铜(Cu)等。
针对如上所述的相变存储器，以下结合图4a对其制备方法进行说明。如图4a所示，相变存储器的制备方法具体可包括：在相互平行的两个平面内分别形成辅助位线层和辅助字线层，例如，可以在第一平面内形成辅助位线层，在与第一平面平行的第二平面内形成辅助字线层；以及刻蚀所述辅助字线层和所述辅助位线层以形成第一接触孔；在所述第一接触孔的侧壁上覆盖隔离层，并在所述第一接触孔内填充导电材料层，以形成第一接触插塞。
基于如上的制备方法，即可在外围区中形成与辅助位线层和辅助字线层均电性绝缘的第一接触插塞，也可以在阵列区域中形成与辅助位线层和辅助字线层均电性绝缘的第一接触插塞。具体的，所述第一接触孔在贯穿所述辅助字线层和所述辅助位线层时可能会穿过辅助字线和/或辅助位线；当所述第一接触孔有穿过辅助字线和/或辅助位线时，所述隔离层即可覆盖从所述第一接触孔的侧壁暴露出的辅助位线和/或辅助字线，从而避免第一接触插塞中的导电材料层和辅助位线/辅助字线相互干扰。
其中，所述第一接触插塞中的隔离层的制备过程具体包括执行沉积工艺和执行回刻蚀工艺。通过执行沉积工艺以形成隔离材料层，所述隔离材料层覆盖所述第一接触孔的底部和侧壁，所述隔离材料层的材料可包括氧化硅和氮化硅中的至少一种。本实施例中所述第一接触孔的侧壁为倾斜侧壁，从而可提高隔离材料层沉积在倾斜侧壁上的覆盖性能。以及，通过执行所述回刻蚀工艺，以去除所述隔离材料层位于第一接触孔底部的部分，并使所述隔离材料层覆盖第一接触孔侧壁的部分保留而构成所述隔离层。
下面以图4b为例做不限制列举。其中，图4b仅示例性的示意出了本发明一实施例中的相变存储器的一种制备流程，应当认识到，图4b所示的制备流程仅是一种具体示例，其前后顺序也仅是针对其中一种情况的列举并不以此为限。
首先，提供一衬底100，所述衬底100具有阵列区100A和位于所述阵列区外围的外围区100B，并在所述衬底100上形成至少一层下层互连层。
具体的方案中，在形成所述下层互连层之前还包括：在所述衬底100上形成外围电路(包括CMOS电路)。其中，所述外围电路至少部分位于所述外围区100B中，所述至少一层下层互连层即位于所述外围电路的上方。
本实施例中，以具有多层下层互连层为例进行解释说明，多层所述下层互连层即由下至上依次堆叠在所述衬底100上，并且相邻的下层互连层之间可利用第二接触插塞CT2电性连接。具体的，多层所述下层互连层的形成方法例如包括如下步骤。
第一步骤，在所述衬底100上形成介质层，以覆盖衬底表面上的相关元器件，相应的覆盖所述外围电路，并在所述介质层中形成第二接触插塞CT2，所述第二接触插塞CT2的底部连接至所述外围电路。
第二步骤，在所述衬底100上形成一条或多条第一金属互连线M1，以构成第一层下层互连层。所述第一金属互连线M1覆盖其下方的第二接触插塞CT2，以和所述第二接触插塞CT2电性连接。
第三步骤，在第一层下层互连层上覆盖介质层，并对所述介质层执行平坦化工艺，以平坦化介质层的顶表面。
第四步骤，制备贯穿介质层的第二接触插塞CT2。制备方法包括：刻蚀介质层以形成第二接触孔，所述第二接触孔贯穿所述介质层以延伸至下方的第一金属互连线M1；接着，在所述第二接触孔中填充导电材料，以形成第二接触插塞CT2。
第五步骤，在平坦的介质层表面上再次形成一条或多条第二金属互连线M2，以构成第二层下层互连层。所述第二金属互连线M2即覆盖第二接触插塞CT2，以实现第一金属互连线M1和第二金属互连线M2相互电性连接。
之后，再在所述第二层下层互连层上重复制备平坦化的介质层、第二接触插塞CT2和下一层金属互连线，进而堆叠形成所述多层下层互连层。以及，在形成最顶层的下层互连层之后，还可在最顶层的下层互连层上覆盖介质层。本实施例中，以制备至第四层下层互连层为例，所述第四层下层互连层即对应于第四金属互连线M4。
接着，具体结合图2和3所示，在所述下层互连层上形成辅助位线层，形成所述辅助位线层的方法包括：在所述阵列区100A中制备多条位线BL，并在制备所述位线BL的同时还至少在所述外围区100B中制备多条辅助位线BL dummy。其中，所述多条位线BL和所述多条辅助位线BL dummy可均沿着第二方向延伸，并且所述辅助位线BL dummy设置在外围区100B中，也可以进一步设置在阵列区100A中。
本实施例中，在形成所述辅助位线层之前，还包括：在最顶层的介质层上形成第二接触插塞CT2，所述第二接触插塞CT2的位置对应在后续形成的位线BL的下方，以用于与位线BL电性连接。
具体的实施例中，所述辅助位线层的制备方法包括：首先，在所述下层互连层上形成介质层，并在所述介质层中开设多条位线沟槽和多条辅助位线沟槽；接着，淀积位线材料，所述位线材料填充所述位线沟槽和所述辅助位线沟槽，并且还覆盖介质层的顶表面；接着，执行化学机械研磨工艺，以去除介质层顶表面上的位线材料，使得剩余的位线材料填充在所述位线沟槽和所述辅助位线沟槽中，以分别构成所述位线BL和所述辅助位线BLdummy。
需要说明的是，由于辅助位线BL dummy可以灵活的设置在各个非位线区域(例如，外围区100B)中，避免了较大空旷区域的存在，有效平衡了整个膜层的图形均匀性，因此在执行化学机械研磨工艺时，即不会出现由于局部空旷区域和图形密集区域之间存在较大的研磨差异而导致研磨后的膜层出现凹陷等问题，提供了位线层的膜层品质。
进一步的，在形成所述辅助位线层之后，还包括：在所述阵列区100A中形成多个呈阵列排布的存储元件PCM，每一所述存储元件PCM即与相应的位线BL连接。以及，在所述存储元件PCM的外围还填充有介质层。
接着，在所述辅助位线层上形成辅助字线层，形成所述辅助字线层的方法包括：在所述阵列区100A中制备多条字线WL，并在制备所述字线WL的同时还至少在所述外围区100B中制备多条辅助字线WL dummy。
继续结合图2和3所示，所述多条字线WL和所述多条辅助字线WL dummy可均沿着第一方向延伸，并且所述辅助字线WL dummy设置在外围区100B中，也可以进一步设置在阵列区100A中。其中，所述字线WL和所述位线BL相交的空间交叠区域还夹持所述存储元件PCM。
与辅助位线层的形成方法类似的，所述辅助字线层的形成方法可包括：首先，形成介质层，并在介质层中开设多条字线沟槽和多条辅助字线沟槽；接着，淀积字线材料，所述字线材料填充所述字线沟槽和所述辅助字线沟槽，并且还覆盖介质层；接着，执行化学机械研磨工艺，以去除介质层顶表面上的字线材料，使得剩余的字线材料填充在所述字线沟槽和所述辅助字线沟槽中，以分别构成所述字线WL和所述辅助字线WL dummy。以及，在形成所述辅助字线层之后，还可在所述辅助字线层上覆盖介质层。
同样的，由于辅助字线WL dummy可以灵活的设置在各个非字线区域(例如，外围区100B)中，避免了较大空旷区域的存在，有效平衡了整个膜层的图形均匀性，从而有利于保障研磨字线材料时的研磨均匀性，提高所制备出的字线层的膜层品质。
本实施例中，所述字线材料和所述位线材料的材料可以相同，例如所述字线材料和所述位线材料可均包括钨。
接着，在所述外围区100B中制备第一接触插塞CT1。所述第一接触插塞CT1即依次贯穿所述辅助字线层和所述辅助位线层并抵接至邻近的下层互连层。
具体可参考图5～图7所示，其中图5～图7为本发明一实施例中的相变存储器其重点示意出在制备第一接触插塞时的结构示意图。所述第一接触插塞CT1的形成方法包括：
步骤一，具体参考图5所示，刻蚀所述辅助字线层和所述辅助位线层至邻近的下层互连层，以形成第一接触孔200。可进一步包括：刻蚀所述辅助位线层中的辅助位线或相邻两条辅助位线之间的介质层；以及，刻蚀所述辅助字线层中的辅助字线或相邻两条辅助字线之间的介质层。本实施例中，在刻蚀形成所述第一接触孔时，具体是刻蚀至所述下层互连层的上表面。
其中，所述第一接触孔200的侧壁可以为略微倾斜的倾斜侧壁，以提高后续对所述第一接触孔200的填充性能。需要说明的是，在图3中示意出的各个接触插塞其侧壁均为垂直侧壁，然而应当认识到，这仅为示例性的表示，在实际应用中可均设置为倾斜侧壁，或部分设置为倾斜侧壁。
具体而言，通过依次刻蚀所述辅助字线层和所述辅助位线层至邻近的下层互连层以形成所述第一接触孔200时，所述第一接触孔200可能会穿过辅助位线BL dummy和/或辅助字线WL dummy，此时所述辅助位线BL dummy和/或所述辅助字线WL dummy即会从所述第一接触孔200的侧壁暴露出。
步骤二，具体参考图6所示，在所述第一接触孔200的侧壁上覆盖隔离层220。此时，所述隔离层220即相应的覆盖从所述第一接触孔200的侧壁暴露出的辅助位线BL dummy和/或辅助字线WL dummy。
其中，所述隔离层220的形成方法例如为：首先，利用沉积工艺沉积隔离材料层(所述隔离材料层的材料例如包括氧化硅和/或氮化硅等)，此时所述隔离材料层覆盖所述第一接触孔200的侧壁、底表面和顶层介质层的顶表面；接着，执行回刻蚀工艺，以去除第一接触孔底表面上的隔离材料层，而暴露出邻近的下层互连层(具体为，暴露出邻近的下层互连层中的金属互连层)，并且还去除顶层介质层其顶表面上的隔离材料层，以及保留于第一接触孔侧壁上的隔离材料层即构成所述隔离层220。
步骤三，具体参考图7所示，在所述第一接触孔200内填充导电材料层210，以构成所述第一接触插塞CT1。此时，所述第一接触插塞CT1即使穿过了辅助位线BL dummy和/或辅助字线WL dummy，然而基于所述隔离层220的绝缘隔离下，仍可有效避免第一接触插塞CT1中的导电材料层210与辅助位线BL dummy/辅助字线WL dummy相互干扰。
接着，形成上层互连层，所述上层互连层中的金属互连线(即，第五金属互连线TM)覆盖所述第一接触插塞CT1的顶部。
综上所述，本实施例中依次贯穿辅助字线层和辅助位线层的第一接触插塞，其利用隔离层实现第一接触插塞与可能穿过的辅助位线和辅助字线实现电性隔离，避免了第一接触插塞与辅助字线/辅助位线相互干扰的问题。如此，即有利于灵活设置所述辅助位线和所述辅助字线，防止对应的位线层和字线层中存在图形密度过低的区域，有利于提高所制备出的位线层和字线层的膜层品质。
并且，与目前需要使辅助位线/辅助字线与第一接触插塞之间保留预定间距相比，本实施例中的辅助位线/辅助字线与第一接触插塞之间并不需要刻意的保留预定间距，大大减小了整个器件的尺寸。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。

Claims (13)

1.一种相变存储器，其特征在于，包括：多个第一接触插塞、位于第一平面的辅助位线层和位于第二平面的辅助字线层；
所述第一接触插塞包括：贯穿所述辅助位线层和所述辅助字线层的第一接触孔、覆盖所述第一接触孔的侧壁的隔离层以及填充所述第一接触孔的导电材料层；
其中，所述第一平面与所述第二平面相互平行。
2.如权利要求1所述的相变存储器，其特征在于，所述第一接触孔沿垂直于所述第一平面方向的截面形状为矩形或上宽下窄的梯形。
3.如权利要求1所述的相变存储器，其特征在于，所述第一接触孔沿所述第一平面方向的截面形状为圆形、矩形或多边形。
4.如权利要求1所述的相变存储器，其特征在于，所述隔离层的材料包括氧化硅和氮化硅中的一种或多种。
5.如权利要求1所述的相变存储器，其特征在于，所述隔离层的厚度为
Figure FDA0003089675120000011
6.如权利要求1-5任一项所述的相变存储器，其特征在于，所述辅助字线层包括多条沿第一方向延伸的辅助字线和设置在相邻两条所述辅助字线之间的第一介质层；所述辅助位线层包括多条沿第二方向延伸的辅助位线和设置在相邻两条所述辅助位线之间的第二介质层；所述第一接触孔贯穿所述辅助字线或所述第一介质层；所述第一接触孔贯穿所述辅助位线或所述第二介质层；其中，所述第一方向与所述第二方向位于同一平面且相互垂直。
7.如权利要求6所述的相变存储器，其特征在于，还包括：上层互连层和下层互连层；
所述下层互连层、所述辅助字线层、所述辅助位线层和所述上层互连层沿第三方向依次设置；所述第一接触插塞的底部至所述下层互连层的上表面、顶部至所述上层互连层的下表面；其中所述第三方向垂直于所述第一平面。
8.一种相变存储器的制备方法，其特征在于，包括：
在相互平行的两个平面内分别形成辅助位线层和辅助字线层；
刻蚀所述辅助位线层和所述辅助字线层以形成第一接触孔；
在所述第一接触孔的侧壁上形成隔离层，在所述第一接触孔内填充导电材料层，以形成第一接触插塞。
9.如权利要求8所述的相变存储器的制备方法，其特征在于，所述隔离层的形成方法包括：
在所述第一接触孔内执行沉积工艺形成隔离材料层，以使所述隔离材料层覆盖所述第一接触孔的底部和侧壁；以及，
执行回刻蚀工艺，以去除所述隔离材料层位于第一接触孔底部的部分，并保留所述隔离材料层覆盖第一接触孔侧壁的部分而构成所述隔离层。
10.如权利要求8所述的相变存储器的制备方法，其特征在于，所述第一接触孔沿着高度方向的截面形状为矩形或上宽下窄的梯形；和/或，
所述第一接触孔垂直于高度方向的截面形状为圆形、矩形或多边形。
11.如权利要求8所述的相变存储器的制备方法，其特征在于，所述隔离层的材料包括氧化硅和氮化硅中的一种或多种。
12.如权利要求8所述的相变存储器的制备方法，其特征在于，刻蚀所述辅助位线层和所述辅助字线层以形成第一接触孔包括：刻蚀所述辅助位线层中的辅助位线或相邻两条辅助位线之间的介质层；刻蚀所述辅助字线层中的辅助字线或相邻两条辅助字线之间的介质层。
13.如权利要求8-12任一项所述的相变存储器的制备方法，其特征在于，还包括：形成辅助位线层和辅助字线层之前形成下层互连层，以使在形成所述第一接触孔时刻蚀至所述下层互连层的上表面；以及在所述第一接触插塞的顶部形成覆盖所述第一接触插塞的上层互连层。
CN202110591332.1A 2021-05-28 2021-05-28 相变存储器及其制备方法 Active CN113314503B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110591332.1A CN113314503B (zh) 2021-05-28 2021-05-28 相变存储器及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110591332.1A CN113314503B (zh) 2021-05-28 2021-05-28 相变存储器及其制备方法

Publications (2)

Publication Number Publication Date
CN113314503A CN113314503A (zh) 2021-08-27
CN113314503B true CN113314503B (zh) 2022-07-19

Family

ID=77376105

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110591332.1A Active CN113314503B (zh) 2021-05-28 2021-05-28 相变存储器及其制备方法

Country Status (1)

Country Link
CN (1) CN113314503B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1808736A (zh) * 2004-12-06 2006-07-26 三星电子株式会社 相变存储单元和形成其的方法
CN107492550A (zh) * 2017-08-08 2017-12-19 睿力集成电路有限公司 存储器、其制造方法及半导体器件
CN109524041A (zh) * 2017-09-19 2019-03-26 东芝存储器株式会社 电阻变化型存储器
JP2020155196A (ja) * 2019-03-14 2020-09-24 株式会社東芝 半導体記憶装置
CN112614866A (zh) * 2020-12-17 2021-04-06 长江先进存储产业创新中心有限责任公司 相变存储器的制造方法
CN112736036A (zh) * 2019-10-14 2021-04-30 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1808736A (zh) * 2004-12-06 2006-07-26 三星电子株式会社 相变存储单元和形成其的方法
CN107492550A (zh) * 2017-08-08 2017-12-19 睿力集成电路有限公司 存储器、其制造方法及半导体器件
CN109524041A (zh) * 2017-09-19 2019-03-26 东芝存储器株式会社 电阻变化型存储器
JP2020155196A (ja) * 2019-03-14 2020-09-24 株式会社東芝 半導体記憶装置
CN112736036A (zh) * 2019-10-14 2021-04-30 长鑫存储技术有限公司 半导体结构及其形成方法
CN112614866A (zh) * 2020-12-17 2021-04-06 长江先进存储产业创新中心有限责任公司 相变存储器的制造方法

Also Published As

Publication number Publication date
CN113314503A (zh) 2021-08-27

Similar Documents

Publication Publication Date Title
US6893951B2 (en) Vertical interconnection structure and methods
US7508700B2 (en) Method of magnetic tunneling junction pattern layout for magnetic random access memory
US11411181B2 (en) Phase-change memory device and method
US20190348465A1 (en) Resistive random-access memory array with reduced switching resistance variability
US20160163643A1 (en) E-fuse devices and method for fabricating the same
US9093642B2 (en) Non-volatile memory device and method of manufacturing the same
CN1099695C (zh) 三维只读存储器及其制造方法
US6821848B2 (en) Tunnel-junction structures and methods
CN113871414A (zh) 三维相变存储器及其制造方法
CN114256292A (zh) 三维相变存储器及其制造方法
CN113314503B (zh) 相变存储器及其制备方法
TW202220147A (zh) 具有含錳襯墊層的半導體元件結構及其製備方法
US20230368819A1 (en) Memory device and method of forming the same
US7919407B1 (en) Method of high density field induced MRAM process
KR20210154436A (ko) 전자 장치 및 그 제조 방법
TW201626543A (zh) 三維半導體元件及其製造方法
US20230389452A1 (en) Semiconductor devices and methods of manufacture
US20240334714A1 (en) Method of manufacturing semiconductor device using isolation structure
CN112436027B (zh) 半导体结构及其制造方法
US11450711B2 (en) Electronic device and method of manufacturing electronic device
WO2024098391A1 (en) Three-dimensional phase-change memory and methods for making same
CN118613059A (zh) 磁存储器及其制备方法
KR20220093583A (ko) 전자 장치
WO2024057136A1 (en) Vtfet circuit with optimized output
CN118317611A (zh) 相变存储器及其制造方法、存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant