KR20210154436A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 상기 제2 주변회로 영역에 배치되고 상기 제2 배선과 접속하는 상면을 갖는 콘택 플러그; 상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하는 복수의 제3 배선 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - ; 상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및 상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 반도체 메모리의 동작 특성 개선 및 공정 단순화가 가능한 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 상기 제2 주변회로 영역에 배치되고 상기 제2 배선과 접속하는 상면을 갖는 콘택 플러그; 상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하는 복수의 제3 배선 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - ; 상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및 상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판을 제공하는 단계; 상기 기판 상에, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선 및 초기 제1 메모리 셀의 적층 구조를 형성하는 단계; 상기 기판 상에, 상기 적층 구조 사이를 매립하는 층간 절연막, 및 상기 제2 주변회로 영역의 상기 층간 절연막을 관통하는 콘택 플러그를 형성하는 단계 - 여기서, 상기 제2 주변회로 영역의 상기 층간 절연막은, 상면이 상기 초기 제1 메모리 셀의 상면보다 함몰된 함몰부를 갖고, 상기 콘택 플러그는, 상면이 상기 초기 제1 메모리 셀의 상면 높이 이상의 높이에 위치함. - ; 상기 초기 제1 메모리 셀, 상기 층간 절연막 상기 콘택 플러그 상에 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하면서, 상기 콘택 플러그의 상기 상면과 접촉하는 복수의 제2 배선을 형성하는 단계; 상기 복수의 제2 배선에 의해 노출되는 상기 초기 제1 메모리 셀을 식각하여 제1 메모리 셀을 형성하는 단계; 및 상기 복수의 제2 배선 상에 상기 복수의 제2 배선 각각과 중첩하는 복수의 제3 배선을 형성하는 단계 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - 을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 반도체 메모리의 동작 특성 개선 및 공정 단순화가 가능할 수 있다.
도 1 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다.
도 12 내지 도 15는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 설명에 앞서, 본 실시예가 적용될 수 있는 반도체 메모리에 관하여 간략히 설명하기로 한다.
본 실시예의 반도체 메모리는, 서로 교차하는 방향으로 연장하는 하부 배선과 상부 배선 사이의 교차점에 메모리 셀이 위치하는 크로스-포인트 구조를 가질 수 있다. 이 구조에서, 메모리 셀은, 하부 배선과 상부 배선에 인가되는 전압 또는 전류에 따라 서로 다른 데이터를 저장할 수 있다. 일례로서, 메모리 셀은, 하부 배선과 상부 배선에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항 소자일 수 있다.
이하, 크로스-포인트 구조를 갖는 본 실시예의 반도체 메모리를 설명하기로 한다.
도 1 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다. 도 1은 본 발명의 일 실시예에 따른 반도체 메모리를 설명하기 위한 평면도이고, 도 11a는 도 1의 A-A' 선에 따른 단면도이고, 도 11b는 도 1의 B-B' 선에 따른 단면도이다. 도 2a 내지 도 10b는 도 1, 도 11a 및 도 11b의 반도체 메모리를 제조하기 위한 중간 공정 단계를 나타내는 단면도로서, 각 a도는 도 1의 A-A' 선에 따른 단면을 기준으로 도시된 것이고, 각 b도는 도 1의 B-B' 선에 따른 단면을 기준으로 도시된 것이다.
이하, 제조 방법을 먼저 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 또한, 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 예컨대, 기판(100) 내에는 후술하는 배선들(도 1의 120, 220A, 160A, 260 참조)을 구동하기 위한 집적 회로 등이 형성될 수 있다.
기판(100)에는 셀 영역(CA) 및 주변회로 영역(PA1, PA2)이 정의될 수 있다. 셀 영역(CA)은 복수의 메모리 셀이 배열되는 영역이고, 주변회로 영역(PA1, PA2)은 주변회로를 구성하는 다양한 구성요소들이 배치되는 영역일 수 있다. 본 실시예에서, 4개의 셀 영역(CA)이 제1 방향 및 제2 방향을 따라 2*2 형태로 서로 이격하여 배열되고, 이들 셀 영역(CA) 사이에 주변회로 영역(PA1, PA2)이 위치할 수 있다. 설명의 편의를 위하여, 제1 방향으로 배열되는 두 개의 셀 영역(CA) 사이를 제1 주변회로 영역(PA1)이라 하고, 제2 방향으로 배열되는 두 개의 셀 영역(CA) 사이를 제2 주변회로 영역(PA2)이라 하기로 한다. 본 실시예에서, 제2 주변회로 영역(PA2)의 면적은 제1 주변회로 영역(PA1)의 면적보다 클 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 셀 영역(CA) 및 주변회로 영역(PA1, PA2)의 개수, 배열, 면적 등은 다양하게 변형될 수 있다.
이어서, 기판(100) 상에 제1 층간 절연막(105)이 형성될 수 있다. 제1 층간 절연막(105)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
이어서, 제1 층간 절연막(105) 내에 제1 층간 절연막(105)을 관통하여 기판(100)의 일부와 접속하는 제1 콘택 플러그(110)가 형성될 수 있다. 제1 콘택 플러그(110)는 제1 주변회로 영역(PA1)에 배치될 수 있다. 제1 콘택 플러그(110)의 하단은, 기판(100) 내에 형성되어 제1 배선(120)으로 전압 또는 전류를 공급하기 위한 회로(미도시됨)의 일단과 접속할 수 있다. 제1 콘택 플러그(110)의 상단은 후술하는 제1 배선(120)과 접속할 수 있다. 본 실시예에서, 제1 콘택 플러그(110)는 제1 배선(120)과 일대일 대응으로 접속할 수 있다. 또한, 제1 콘택 플러그(110)는 평면상 제2 방향을 따라 지그재그 형태로 배열될 수 있다. 제2 방향에서 인접한 제1 콘택 플러그(110) 사이의 간격을 확보하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 콘택 플러그(110)의 개수, 배열 등은 다양하게 변형될 수 있다. 제1 콘택 플러그(110)는 제1 층간 절연막(105)을 선택적으로 식각하여 기판(100)의 일부를 노출시키는 콘택홀을 형성한 후, 이 콘택홀을 도전 물질로 매립하는 방식으로 형성될 수 있다. 제1 콘택 플러그(110)는 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
이어서, 제1 콘택 플러그(110)가 형성된 제1 층간 절연막(105) 상에 제1 배선(120) 및 초기 제1 메모리 셀(130)를 형성할 수 있다. 제1 배선(120) 및 초기 제1 메모리 셀(130)은, 제1 배선(120) 형성을 위한 도전막 및 초기 제1 메모리 셀(130) 형성을 위한 물질막을 증착한 후, 제1 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 이 도전막 및 물질막을 식각하는 방식으로 형성될 수 있다. 그에 따라, 평면상 제1 배선(120) 및 초기 제1 메모리 셀(130)은 제1 방향으로 연장하는 라인 형상을 가지면서, 제1 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제1 주변회로 영역(PA1)을 가로지를 수 있다.
제1 배선(120)은 대응하는 제1 콘택 플러그(110)와 접속할 수 있다. 또한, 제1 배선(120)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
라인 형상의 초기 제1 메모리 셀(130)은 후속 공정에서 패터닝되어 평면상 섬 형상의 제1 메모리 셀(도 1의 130A 참조)로 변형될 수 있다. 초기 제1 메모리 셀(130)은 다층막 구조를 가질 수 있다. 일례로서, 초기 제1 메모리 셀(130)는 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)의 적층 구조를 가질 수 있다.
하부 전극층(131) 및 상부 전극층(139)은 초기 제1 메모리 셀(130)의 하단 및 상단에 각각 위치하여 제1 메모리 셀(130A)의 동작에 필요한 전압 또는 전류를 전달하는 기능을 할 수 있다. 중간 전극층(135)은 선택 소자층(133)과 가변 저항층(137)을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 하부 전극층(131), 중간 전극층(135) 또는 상부 전극층(139)은, 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(131), 중간 전극층(135) 또는 상부 전극층(139)은 탄소 전극일 수도 있다.
선택 소자층(133)은, 제1 배선(120) 또는 후술하는 제2 배선(도 1의 160A 참조)을 공유하는 제1 메모리 셀(130A) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(133)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(133)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(133)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다
가변 저항층(137)은 제1 메모리 셀(130A)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(137)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(137)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
그러나, 초기 제1 메모리 셀(130)의 층 구조가 이에 한정되는 것은 아니다. 초기 제1 메모리 셀(130)이 가변 저항 소자인 경우, 데이터 저장에 필수적인 가변 저항층(137)을 포함하기만 하면, 막의 적층 순서가 바뀌거나 적층되는 막의 적어도 일부가 생략될 수 있다. 일례로서, 하부 전극층(131), 선택 소자층(133), 중간 전극층(135) 및 상부 전극층(139) 중 하나 이상의 층이 생략되거나, 또는, 선택 소자층(133)과 가변 저항층(137)의 위치가 서로 뒤바뀔 수도 있다. 또는, 공정 개선 또는 메모리 셀의 특성 개선 등을 위하여 하나 이상의 막(미도시됨)이 초기 제1 메모리 셀(130)에 추가될 수도 있다.
도 1, 도 3a 및 도 3b를 참조하면, 도 2a 및 도 2b의 공정 결과물 상에 제1 배선(120) 및 초기 제1 메모리 셀(130)을 덮는 제2 층간 절연막(140)을 형성할 수 있다. 제2 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 제2 층간 절연막(140)의 상면은, 초기 제1 메모리 셀(130)의 상면보다 위에 위치할 수 있고, 실질적으로 평탄한 면일 수 있다. 이를 위하여, 도 2a 및 도 2b의 공정 결과물 상에 제2 층간 절연막(140)의 두께보다 더 큰 두께로 절연 물질을 증착한 후, 이 절연 물질에 대하여 평탄화 공정을 수행함으로써 목표하는 두께 및/또는 상면 높이를 갖는 제2 층간 절연막(140)을 형성할 수 있다. 평탄화 공정은, CMP(Chemical Mechanical Polishing)와 같은 연마 공정 또는 에치백(etchback) 공정을 포함할 수 있다.
이어서, 제2 층간 절연막(140) 및 제1 층간 절연막(105)을 관통하여 기판(100)의 일부를 노출시키는 콘택홀(145)을 형성할 수 있다. 콘택홀(145)은 제2 주변회로 영역(PA2)에 배치될 수 있다. 콘택홀(145)은 제2 콘택 플러그(도 1의 150B 참조)가 형성될 공간을 제공할 수 있다. 콘택홀(145)은 제2 층간 절연막(140) 상에 콘택홀(145)이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 제2 층간 절연막(140) 및 제1 층간 절연막(105)을 식각하는 방식으로 형성될 수 있다. 그러나, 본 실시예와 달리, 제1 층간 절연막(105) 내에 콘택홀(145)과 평면상 동일한 위치에 콘택 플러그(미도시됨)가 미리 형성된 상태일 수 있다. 이 콘택 플러그는 제1 콘택 플러그(110) 형성 단계에서 함께 형성될 수 있다. 이러한 경우, 콘택홀(145)은 제2 층간 절연막(140)을 관통하여 제1 층간 절연막(105) 내의 콘택 플러그를 노출시키도록 형성될 수 있다.
이어서, 콘택홀(145)을 매립하는 도전막(150)을 형성할 수 있다. 도전막(150)은 제2 콘택 플러그(150B) 형성을 위한 것일 수 있다. 도전막(150)은 콘택홀(145)을 충분히 매립하는 두께로 형성되기 때문에, 제2 층간 절연막(140) 상에 소정 두께로 존재할 수 있다. 도전막(150)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 제2 층간 절연막(140) 상면이 노출되도록 도전막(150)에 대한 평탄화 공정을 수행할 수 있다. 그 결과, 도전막(150)이 콘택홀(145) 내에 위치할 수 있다. 콘택홀(145) 내의 도전막(150)을 이하, 초기 제2 콘택 플러그(150A)라 하기로 한다. 이 때, 초기 제2 콘택 플러그(150A)의 상면 높이는 평탄화 공정의 시간에 의존할 수 있다. 즉, 도전막(150)에 대한 평탄화 공정 시간을 증가시킬수록 도전막(150)의 제거 정도가 증가하므로, 초기 제2 콘택 플러그(150A)의 상면이 하향될 수 있다. 그런데, 후술하겠지만 본 실시예에서 제2 콘택 플러그(150B)의 상면 높이는 초기 제1 메모리 셀(130)의 상면 높이 이상일 필요가 있다. 따라서, 이를 고려하여, 초기 제2 콘택 플러그(150A)의 상면 높이가 초기 제1 메모리 셀(130)의 상면보다 높게 위치하도록, 도전막(150)에 대한 평탄화 공정 시간을 조절할 수 있다. 일례로서, 제2 층간 절연막(140)의 상면이 노출되는 시점에서 평탄화 공정을 중단하면, 초기 제2 콘택 플러그(150A)의 상면은 제2 층간 절연막(140)와 상면과 동일한 높이에 위치하고 초기 제1 메모리 셀(130)의 상면보다 높게 위치할 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 초기 제1 메모리 셀(130)의 상면이 노출되도록 제2 층간 절연막(140)에 대한 평탄화 공정을 수행할 수 있다. 평탄화 공정이 수행된 제2 층간 절연막(140)을 이하, 제2 층간 절연막 패턴(140A)이라 하기로 한다.
그런데, 셀 영역(CA)에서는 제1 배선(120) 및 초기 제1 메모리 셀(130)의 적층 구조물이 조밀하게 배치되므로 패턴 밀도가 높은 반면, 제2 주변회로 영역(PA2)에서는 초기 제2 콘택 플러그(150A)만이 존재하므로 패턴 밀도가 낮다. 이러한 패턴 밀도의 차이에 의하여, 제2 층간 절연막(140)에 대한 평탄화 공정시 셀 영역(CA)에 비하여 제2 주변회로 영역(PA2)에서의 제2 층간 절연막(140) 제거 정도가 더 클 수 있다. 그에 따라, 셀 영역(CA)에서 제2 층간 절연막 패턴(140A)의 상면은 초기 제1 메모리 셀(130)의 상면과 동일/유사한 높이에 위치하는 반면, 제2 주변회로 영역(PA2)에서 제2 층간 절연막 패턴(140A)의 상면은 함몰되는 디싱(dishing) 현상이 발생할 수 있다. 제2 주변회로 영역(PA2)에서 제2 층간 절연막 패턴(140A)의 상면이 함몰된 부분을 이하, 함몰부(D)라 하기로 한다. 제2 층간 절연막 패턴(140A)의 함몰 정도는 셀 영역(CA) 및 제2 콘택 플러그(150B)에서 멀어질수록 심화될 수 있다. 그에 따라, 도 5a에 도시된 바와 같이, 함몰부(D) 중 셀 영역(CA) 및 제2 콘택 플러그(150B)와 인접한 가장자리 부분은 상대적으로 높이가 높고 함몰부(D)의 중앙 부분은 상대적으로 높이가 낮을 수 있다.
한편, 제2 층간 절연막(140)에 대한 평탄화 공정이 수행된 상태의 초기 제2 콘택 플러그(150A)를 제2 콘택 플러그(150B)라 하기로 한다. 제2 층간 절연막(140)에 대한 평탄화 공정은 제2 층간 절연막(140)에 대한 연마율 또는 식각율이 높은 기체, 액체 또는 이들의 조합을 이용하여 수행되기 때문에, 초기 제2 콘택 플러그(150A)는 손실되지 않거나 매우 작은 정도로 손실될 수 있다. 그에 따라 제2 콘택 플러그(150B)의 상면 높이는 초기 제2 콘택 플러그(150A)의 상면 높이와 실질적으로 동일하거나, 초기 제2 콘택 플러그(150A)의 상면 높이보다 약간 하향될 수 있다. 제2 콘택 플러그(150B)의 상면 높이가 초기 제2 콘택 플러그(150A)의 상면 높이보다 하향되더라도, 초기 제1 메모리 셀(130)의 상면 높이 이상일 수 있다.
결과적으로, 제2 주변회로 영역(PA2)에서 제2 콘택 플러그(150B)는 제2 층간 절연막 패턴(140A)의 함몰부(D)보다 위로 돌출된 형상을 가질 수 있다. 나아가, 제2 콘택 플러그(150B)의 상면 높이는 초기 메모리 셀(130)의 상면 높이 이상이 될 수 있다.
제2 콘택 플러그(150B)의 하단은, 기판(100) 내에 형성되어 제2 배선(도 1의 160A 참조)으로 전압 또는 전류를 공급하기 위한 회로(미도시됨)의 일단과 접속할 수 있다. 제2 콘택 플러그(150B)의 상단은 제2 배선(160A)과 접속할 수 있다. 본 실시예에서, 제2 콘택 플러그(150B)는 제2 배선(160A)과 일대일 대응으로 접속할 수 있다. 또한, 제2 콘택 플러그(150B)는 평면상 제1 방향을 따라 지그재그 형태로 배열될 수 있다. 제1 방향에서 인접한 제2 콘택 플러그(150B) 사이의 간격을 확보하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 콘택 플러그(150B)의 개수, 배열 등은 다양하게 변형될 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정 결과물 상에 제2 배선 형성을 위한 도전막(160)을 형성할 수 있다.
도전막(160)은 자신의 아래에 위치하는 구조물의 프로파일을 따라 형성될 수 있다. 즉, 도전막(160)은 제2 층간 절연막 패턴(140A)의 상면, 초기 메모리 셀(130)의 상면 및 제2 콘택 플러그(150B)의 상면을 따라 형성될 수 있다. 또한, 도전막(160)은 실질적으로 일정한 두께로 형성될 수 있다. 그 결과, 도전막(160)은 셀 영역(CA)에서는 실질적으로 평탄한 상면 및 하면을 갖는 반면, 제2 주변회로 영역(PA2)에서는 함몰부(D) 상에서 함몰되고 제2 콘택 플러그(150B) 상에서 돌출된 상면 및 하면을 가질 수 있다. 도전막(160)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 제2 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 도전막(160) 및 초기 제1 메모리 셀(130)을 식각하여, 제2 배선(160A) 및 제1 메모리 셀(130A)을 형성할 수 있다.
제2 배선(160A)은 평면상 제2 방향으로 연장하는 라인 형상을 가지면서, 제2 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제2 주변회로 영역(PA2)을 가로지를 수 있다. 제2 배선(160A)은 대응하는 제2 콘택 플러그(150B)와 접속할 수 있다. 도전막(160)이 하부 프로파일을 따라 형성된 상태이므로, 제2 배선(160A) 또한, 셀 영역(CA)에서는 실질적으로 평탄한 상면 및 하면을 갖는 반면, 제2 주변회로 영역(PA2)에서는 함몰부(D) 상에서 함몰되고 제2 콘택 플러그(150B) 상에서 돌출된 상면 및 하면을 가질 수 있다.
제1 메모리 셀(130A)은 제1 배선(120)과 제2 배선(160A)의 교차 영역에 위치하면서 평면상 섬 형상을 가질 수 있다. 제1 배선(120)과 제2 배선(160A)은 셀 영역(CA)에서만 교차하기 때문에, 제1 메모리 셀(130A)는 셀 영역(CA)에서만 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 제1 방향에서 제1 메모리 셀(130A)의 양 측벽은 제2 배선(160A)의 양 측벽과 정렬될 수 있고, 제2 방향에서 제1 메모리 셀(130A)의 양 측벽은 제1 배선(120)의 양 측벽과 정렬될 수 있다. 제1 메모리 셀(130A)은 하부 전극(131A), 선택 소자(133A), 중간 전극(135A), 가변 저항 소자(137A) 및 상부 전극(139A)의 적층 구조를 포함할 수 있다.
이로써, 제1 배선(120)과 제2 배선(160A) 사이의 교차 영역에 제1 메모리 셀(130A)이 위치하는 크로스 포인트 구조의 제1 스택(ST1)이 형성될 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 제2 배선(160A) 사이 및 제1 메모리 셀(130A) 사이의 공간을 매립하는 제3 층간 절연막(170)을 형성할 수 있다. 제3 층간 절연막(170)은, 제2 배선(160A) 사이 및 제1 메모리 셀(130A) 사이의 공간을 충분히 매립하는 두께로 절연 물질을 형성한 후, 셀 영역(CA)의 제2 배선(160A)의 상면이 노출될 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다. 제3 층간 절연막(170)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
이때, 제2 배선(160A)의 상면은, 셀 영역(CA)에서는 실질적으로 평탄한 반면, 제2 주변회로 영역(PA2)에서는 요철을 가질 수 있다. 구체적으로, 제2 주변회로 영역(PA2)에서, 제2 배선(160A)의 상면은 함몰부(D) 상에서 함몰되어 셀 영역(CA)의 제2 배선(160A)의 상면 미만의 높이를 가질 수 있다. 또한, 제2 주변회로 영역(PA2)에서, 제2 배선(160A)의 상면은 제2 콘택 플러그(150B) 상에서 돌출되어 셀 영역(CA)의 제2 배선(160A)의 상면 이상의 높이를 가질 수 있다. 제3 층간 절연막(170)의 상면은 셀 영역(CA)의 제2 배선(160A)의 상면과 동일한 높이에 위치하기 때문에, 제3 층간 절연막(170)은 제2 주변회로 영역(PA2)에서 제2 배선(160A)에 형성된 함몰부를 매립할 수 있다. 또한, 제3 층간 절연막(170)의 상면은 제2 콘택 플러그(150B)의 상면 이하의 높이를 가질 수 있다.
이로써, 도 8a 및 도 8b의 공정 결과물은, 제2 콘택 플러그(150B) 상에 위치하는 부분을 제외하고, 셀 영역(CA) 및 제2 주변회로 영역(PA2)에서 실질적으로 평탄한 상면을 제공할 수 있다. 나아가, 다른 실시예에서 제2 콘택 플러그(150B)의 상면 높이가 초기 제1 메모리 셀(130)의 높이와 실질적으로 동일한 경우, 도 8a 및 도 8b의 공정 결과물은 셀 영역(CA) 및 제2 주변회로 영역(PA2) 전체에서 실질적으로 평탄한 상면을 제공할 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b의 공정 결과물 상에 제3 배선(260) 및 초기 제2 메모리 셀(230)을 형성할 수 있다. 평면상 제3 배선(260) 및 초기 제2 메모리 셀(230)은 제2 방향으로 연장하는 라인 형상을 가지면서, 제2 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제2 주변회로 영역(PA2)을 가로지를 수 있다. 나아가, 평면상 제3 배선(260) 및 초기 제2 메모리 셀(230)은 제2 배선(160A)과 일대일 대응 및 중첩할 수 있다.
셀 영역(CA)에서 제3 배선(260)의 하면은 제2 배선(160A)의 상면과 접촉할 수 있다. 또한, 제2 주변회로 영역(PA2)에서 제3 배선(260)의 하면 중 제2 콘택 플러그(150B) 상에 위치하는 부분은, 제2 배선(160A)의 상면과 접촉할 수 있다. 반면, 제2 주변회로 영역(PA2)에서 제3 배선(260)의 하면 중 나머지 즉, 함몰부(D) 상에 위치하는 부분은 제2 배선(160A)의 상면과 이격할 수 있다. 이는, 함몰부(D) 상에서 함몰된 상면을 갖는 제2 배선(160A)과, 제3 배선(260)의 사이에 제3 층간 절연막(170)이 개재되기 때문이다. 제3 배선(260)의 하면은, 도 8a 및 도 8b의 공정 결과물이 제공하는 상면과 동일한 프로파일을 가질 수 있다. 즉, 제3 배선(260)의 하면은, 제2 콘택 플러그(150B) 상에 위치하는 부분을 제외하고, 셀 영역(CA) 및 제2 주변회로 영역(PA2)에서 실질적으로 평탄할 수 있다. 또는, 제3 배선(260)의 하면은 셀 영역(CA) 및 제2 주변회로 영역(PA2)에서 실질적으로 평탄할 수 있다.
제3 배선(260)의 상면은 실질적으로 평탄할 수 있다. 후속 공정을 용이하게 하기 위함이다. 제3 배선(260)의 하면이 평탄한 경우, 제3 배선(260)은 실질적으로 균일한 두께를 가짐으로써 실질적으로 평탄한 상면을 가질 수 있다. 그러나, 제3 배선(260)의 하면이 평탄하지 않은 경우, 제3 배선(260)이 평탄한 상면을 갖게 하기 위해서는 추가로 평탄화 공정을 수행할 수도 있다. 아래의 공정 과정에서 보다 상세히 설명한다.
위와 같은 제3 배선(260) 및 초기 제2 메모리 셀(230)은, 제3 배선(260) 형성을 위한 도전막 및 초기 제2 메모리 셀(230) 형성을 위한 물질막을 증착한 후, 제2 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 이 도전막 및 물질막을 식각하는 방식으로 형성될 수 있다. 제3 배선(260)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 제3 배선(260) 형성을 위한 도전막 증착시, 도전막은 하부 프로파일을 따라 형성되어 평탄하지 않는 상면을 가질 수도 있다. 이러한 경우, 제3 배선(260) 형성을 위한 도전막 증착 후, 초기 제2 메모리 셀(230) 형성을 위한 물질막 증착 전에, 도전막에 대한 평탄화 공정을 추가로 수행할 수도 있다.
제3 배선(260)은 제2 배선(160A)과 중첩 및 접촉하기 때문에, 제2 배선(160A) 및 제3 배선(260)이 일체로 하나의 배선으로 기능할 수 있다. 즉, 제2 배선(160A) 및 제3 배선(260)은 제1 스택(ST1)의 제1 메모리 셀(130A)의 일단으로 전압 또는 전류를 전달하는 기능과 함께 후술하는 제2 스택(도 11a 및 도 11b의 ST2 참조)의 제2 메모리 셀(230A)의 일단으로 전압 또는 전류를 전달하는 기능을 수행할 수 있다. 즉, 제2 배선(160A) 및 제3 배선(260)은 제1 및 제2 스택(ST1, ST2)의 공통 배선으로 기능할 수 있다.
라인 형상의 초기 제2 메모리 셀(230)은 후속 공정에서 패터닝되어 평면상 섬 형상의 제2 메모리 셀(도 1의 230A 참조)로 변형될 수 있다. 초기 제2 메모리 셀(230)은 다층막 구조를 가질 수 있다. 일례로서, 초기 제2 메모리 셀(230)은, 초기 제1 메모리 셀(130)과 실질적으로 동일한 구조를 가질 수 있다. 즉, 초기 제2 메모리 셀(230)은, 하부 전극층(231), 선택 소자층(233), 중간 전극층(235), 가변 저항층(237) 및 상부 전극층(239)이 아래에서부터 위로 순차적으로 적층된 구조를 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 초기 제2 메모리 셀(230)은 제2 배선(160A) 및 제3 배선(260)을 사이에 두고 초기 제1 메모리 셀(130)과 대칭인 구조를 가질 수 있다. 즉, 초기 제2 메모리 셀(230)은 하부 전극층(231), 선택 소자층(233), 중간 전극층(235), 가변 저항층(237) 및 상부 전극층(239)이 위에서부터 아래로 순차적으로 적층된 구조를 가질 수도 있다.
이어서, 제3 배선(260) 및 초기 제2 메모리 셀(230) 사이를 매립하는 제4 층간 절연막(270)을 형성할 수 있다. 제4 층간 절연막(270)은, 제3 배선(260) 및 초기 제2 메모리 셀(230) 사이를 충분히 매립하는 두께의 절연 물질을 형성한 후, 초기 제2 메모리 셀(230)의 상면이 노출되도록 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b의 공정 결과물 상에 제4 배선 형성을 위한 도전막(220)을 형성할 수 있다. 도전막(220)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 도전막(220) 상에 제1 방향으로 연장하는 라인 형태의 마스크 패턴(미도시됨)을 식각 베리어로 도전막(220) 및 초기 제2 메모리 셀(230)을 식각하여, 제4 배선(220A) 및 제2 메모리 셀(230A)을 형성할 수 있다.
제4 배선(220A)은 평면상 제1 방향으로 연장하는 라인 형상을 가지면서, 제1 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제1 주변회로 영역(PA1)을 가로지를 수 있다. 제4 배선(220A)은 평면상 제1 배선(120)과 중첩할 수 있다.
제2 메모리 셀(230A)은 제3 배선(260)과 제4 배선(220A)의 교차 영역에 위치하면서 평면상 섬 형상을 가질 수 있다. 또한, 제2 메모리 셀(230A)은 평면상 제1 메모리 셀(130A)과 중첩할 수 있다. 그에 따라, 제2 메모리 셀(230A)은 셀 영역(CA)에서만 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 제1 방향에서 제2 메모리 셀(230A)의 양 측벽은 제3 배선(260)의 양 측벽과 정렬될 수 있고, 제2 방향에서 제2 메모리 셀(230A)의 양 측벽은 제4 배선(220A)의 양 측벽과 정렬될 수 있다. 제2 메모리 셀(230A)은 하부 전극(231A), 선택 소자(233A), 중간 전극(235A), 가변 저항 소자(237A) 및 상부 전극(239A)의 적층 구조를 포함할 수 있다.
이로써, 제3 배선(260)과 제4 배선(220A) 사이의 교차 영역에 제2 메모리 셀(230A)이 위치하는 크로스 포인트 구조의 제2 스택(ST2)이 형성될 수 있다.
이상으로 설명한 공정에 의하여 본 실시예의 반도체 메모리가 제조될 수 있다.
도 1, 도 11a 및 도 11b를 다시 참조하면, 본 실시예의 반도체 메모리는, 셀 영역(CA), 제1 주변회로 영역(PA1) 및 제2 주변회로 영역(PA2)을 포함하는 기판(100), 기판(100) 상에 배치되고 셀 영역(CA) 및 제1 주변회로 영역(PA1)을 가로질러 제1 방향으로 연장하는 제1 배선(120), 제1 배선(120) 상에 제1 배선(120)과 이격하여 배치되고, 셀 영역(CA) 및 제2 주변회로 영역(PA2)을 가로질러 제2 방향으로 연장하는 제2 배선(160A), 제1 배선(120)과 제2 배선(160A)이 교차하는 셀 영역(CA)에서 제1 배선(120)과 제2 배선(160A) 사이의 교차점에 위치하는 제1 메모리 셀(130A), 제2 배선(160A) 상에서 평면상 제2 배선(160A)과 중첩하도록 배치되는 제3 배선(260), 제3 배선(260) 상에 제3 배선(260)과 이격하여 배치되고 평면상 제1 배선(120)과 중첩하도록 배치되는 제4 배선(220A), 및 제3 배선(260)과 제4 배선(220A)이 교차하는 셀 영역(CA)에서 제3 배선(260)과 제4 배선(220A) 사이의 교차점에 위치하는 제2 메모리 셀(230A)을 포함할 수 있다. 제1 배선(120)은, 제1 주변회로 영역(PA1)에 배치되고 제1 배선(120) 아래에서 제1 배선(120)과 접속하는 제1 콘택 플러그(110)를 통하여 기판(100)의 일부에 연결될 수 있다. 또한, 제2 배선(160A)은, 제2 주변회로 영역(PA2)에 배치되고 제2 배선(160A) 아래에서 제2 배선(160A)과 접속하는 제2 콘택 플러그(150B)를 통하여 기판(100)의 일부와 접속할 수 있다.
제2 배선(160A)은 하부 프로파일을 따라 형성될 수 있다. 즉, 제2 배선(160A)은 셀 영역(CA)의 제1 메모리 셀(130A) 및 제2 층간 절연막 패턴(140A)의 상면, 및 제2 주변회로 영역(PA2)의 제2 층간 절연막 패턴(140A) 및 제2 콘택 플러그(150B)의 상면과 접촉할 수 있다. 이때, 제2 배선(160A) 아래에서, 셀 영역(CA)의 제2 층간 절연막 패턴(140A)의 상면 및 제1 메모리 셀(130A)의 상면은 실질적으로 평탄한 반면, 제2 주변회로 영역(PA2)의 제2 층간 절연막 패턴(140A)은 이보다 하향된 함몰부(D)를 가질 수 있다. 제2 콘택 플러그(150B)는 셀 영역(CA)의 제2 층간 절연막 패턴(140A)의 상면 및 제1 메모리 셀(130A)의 상면과 동일한 높이 또는 이보다 상향된 높이의 상면을 가질 수 있다. 그에 따라, 제2 배선(160A)은 하면 및/또는 상면은, 셀 영역(CA)에서 실질적으로 평탄하고, 제2 주변회로 영역(PA2)의 제2 층간 절연막 패턴(140A) 상에서 함몰되고, 제2 주변회로 영역(PA2)의 제2 콘택 플러그(150B) 상에서 돌출된 상면을 가질 수 있다.
제3 배선(260) 중 셀 영역(CA) 및 제2 콘택 플러그(150B) 상에 위치하는 부분은 제2 배선(160A)의 상면과 접촉할 수 있다. 반면, 제3 배선(260) 중 나머지 부분 즉, 제2 주변회로 영역(PA2)의 제2 층간 절연막 패턴(140A) 상에 위치하는 부분은, 제2 배선(160A)의 상면과 이격할 수 있다. 이러한 제3 배선(260)과 제2 배선(160A) 사이의 이격 공간에는 제2 층간 절연막(170)이 매립되어 제3 배선(260)이 하향되는 것을 방지할 수 있다. 본 실시예에서는, 제3 배선(260)의 나머지 부분 전부가 제2 배선(160A)과 이격할 수 있다. 그러나, 다른 실시예에서, 제3 배선(260)의 나머지 부분 중 일부만 제2 배선(160A)가 이격할 수도 있다.
제2 배선(160A) 및 제3 배선(260)은 제1 스택(ST1) 및 제2 스택(ST2)의 공통 배선일 수 있다. 예컨대, 제1 배선(120) 및 제4 배선(220A)이 워드라인으로 기능하는 경우, 제2 및 제3 배선(160A, 260)은 공통 비트라인으로 기능할 수 있다. 반대로, 제1 배선(120) 및 제4 배선(220A)이 비트라인으로 기능하는 경우, 제2 및 제3 배선(160A, 260)은 공통 워드라인으로 기능할 수 있다
이상으로 설명한 반도체 메모리 및 그 제조 방법에 의하면 아래와 같은 장점이 있다.
우선, 셀 영역(CA)과 제2 주변회로 영역(PA2) 사이의 패턴 밀도 차이에 의하여 제2 주변회로 영역(PA2)에서의 디싱 현상은 필연적이다. 이 상태에서 제2 배선(160A) 및 제3 배선(260)을 형성하면 제2 주변회로 영역(PA2)에서 제2 배선(160A)과 제3 배선(260)이 이격할 수 있다. 그러나, 본 실시예에서는 제2 콘택 플러그(150B)의 높이를 증가시킴으로써, 제2 배선(160A)과 제3 배선(260)이 제2 주변회로 영역(PA2)의 제2 콘택 플러그(150B) 상에서 부분적으로 접촉하게 할 수 있다. 이러한 경우, 제2 배선(160A) 및 제3 배선(260)의 시트 저항이 감소하고, 제2 배선(160A) 및 제3 배선(260)을 통한 전류 딜리버리가 원활하므로 반도체 메모리의 동작 특성을 확보할 수 있다.
또한, 이와 같이 제2 콘택 플러그(150B) 높이를 증가시키는 방식을 이용하면, 제2 주변회로 영역(PA2)에서의 제2 배선(160A)과 제3 배선(260)의 접촉이 용이한 공정으로 구현 가능할 수 있다. 만약, 제2 주변회로 영역(PA2)에서 제2 배선(160A)과 제3 배선(260)의 접촉을 위하여 제2 배선(160A)에 대한 추가 연마 공정을 진행한다면, 공정 시간/비용이 증가될 뿐 아니라, 제2 배선(160A) 높이가 낮아져 결국 제2 배선(160A) 및 제3 배선(260)의 저항이 증가하는 문제가 발생할 수 있다.
요약하자면, 본 실시예의 반도체 메모리 및 그 제조 방법에 의하면, 반도체 메모리의 동작 특성 개선 및 공정 단순화가 가능할 수 있다.
도 12 내지 도 15는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다. 도 12 내지 도 15는 도 1의 A-A' 선에 따른 단면을 기준으로 도시된 것이다. 이하, 전술한 실시예와의 차이점을 중심으로 설명하기로 한다. 또한, 전술한 실시예와 실질적으로 동일한 구성 요소에 대하여는 동일한 도면부호로 표기하였다.
먼저, 도 2a 및 도 2b의 공정이 수행될 수 있다. 그 결과, 기판(100) 상에 제1 층간 절연막(105)이 형성되고, 제1 층간 절연막(105) 상에 제1 배선(120) 및 초기 제1 메모리 셀(130)이 적층된 구조물이 형성될 수 있다.
이어서, 셀 영역(CA)의 제1 배선(120) 및 초기 제1 메모리 셀(130)의 적층 구조물 사이를 매립하는 셀 절연막(142)을 형성할 수 있다. 셀 절연막(142)은 낮은 열 전도율(Thermal Conductivity)을 갖는 물질 즉, Low-K 물질로 형성될 수 있다. 셀 절연막(142)은 제1 메모리 셀(130A)의 동작시 열이 발생하는 경우 또는 열을 필요로 하는 경우 예컨대, 가변 저항층(137)이 상변화 물질을 포함하는 경우, 발생된 열이 손실되거나 인접한 인접한 제1 메모리 셀(130A)로 전달되는 것을 방지할 수 있다. 열 손실이 큰 경우 동작시 더 많은 열을 필요로 하고, 인접한 제1 메모리 셀(130A)로의 열 전달이 증가하면 인접한 제1 메모리 셀(130A)의 상 즉, 데이터의 원치 않는 변경을 초래할 수 있기 때문이다. 셀 절연막(142)은 제1 층간 절연막(105) 또는 후술하는 주변회로 절연막(도 13의 144 참조)의 열전도율보다 낮을 수 있다. 일례로서, 셀 절연막(142)은 실리콘 산화물의 열전도율보다 낮은 열 전도율을 가질 수 있다. 또한, 일례로서, 셀 절연막(142)은 실리콘 및 탄소를 포함하는 절연 물질 예컨대, SiOC, SIOCH, SiOCHN, SiC, SiCON 또는 SiCN를 포함할 수 있다. 이 절연 물질은 후속 공정에서 경화되는 유동성 물질일 수 있다.
셀 절연막(142) 형성은 다음의 공정에 의하여 수행될 수 있다. 우선, 제1 층간 절연막(105) 상에 제1 배선(120) 및 초기 제1 메모리 셀(130)의 적층 구조물을 충분히 덮는 두께로 절연 물질을 형성한 후, 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 본 실시예에서, 평탄화 공정은 초기 제1 메모리 셀(130)의 상면이 드러나도록 수행될 수 있다. 이어서, 셀 영역(CA)은 덮고 제1 및 제2 주변회로 영역(PA1, PA2)은 오픈시키는 마스크(미도시됨)을 이용하여 주변회로 영역(PA1, PA2)의 절연 물질을 제거할 수 있다. 그 결과, 셀 영역(CA)에서만 제2 배선(120) 사이 및 초기 제1 메모리 셀(130) 사이를 매립하는 셀 절연막(142)이 형성될 수 있다.
이와 같이 제1 및 제2 주변회로 영역(PA1, PA2)의 셀 절연막(142)을 제거하는 것은, 셀 절연막(142)으로 이용되는 Low-K 물질이 흡습성이 높아 후속 공정에서 손실될 가능성이 크고 경화시 수축(shinkgate) 정도가 커서 스트레스 유발 요인이 되기 때문이다. 따라서, 동작 특성 향상에 필요한 셀 영역(CA)에서만 셀 절연막(142)이 존재하고 다른 영역에서는 제거되는 것이 바람직할 수 있다.
도 13을 참조하면, 제1 및 제2 주변회로 영역(PA1, PA2)을 충분히 매립하는 두께로 주변회로 절연막(144)을 형성할 수 있다. 주변회로 절연막(144)은 셀 절연막(142)을 덮는 두께로 형성될 수 있다. 주변회로 절연막(144)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 특히, 주변회로 절연막(144)은 셀 절연막(142)보다 열 전도율이 큰 절연 물질로 형성될 수 있다.
이어서, 제2 주변회로 영역(PA2)에서 주변회로 절연막(144) 및 제1 층간 절연막(105)을 관통하여 기판(100)의 일부를 노출시키는 콘택홀(145)을 형성한 후, 콘택홀(145)을 충분히 매립하는 두께의 도전막(150)을 형성할 수 있다.
도 14를 참조하면, 주변회로 절연막(144) 상면이 노출되도록 도전막(150)에 대한 평탄화 공정을 수행함으로써, 콘택홀(145) 내에 매립되는 초기 제2 콘택 플러그(150A)를 형성할 수 있다.
도 15를 참조하면, 주변회로 절연막(144)에 대해 평탄화 공정을 수행할 수 있다. 이 평탄화 공정은 초기 제1 메모리 셀(130)의 상면이 노출되도록 수행될 수 있다. 그 결과, 주변회로 절연막(144)은 셀 영역(CA)에서 제거되고, 제1 및 제2 주변회로 영역(PA1, PA2)에만 존재할 수 있다.
셀 영역(CA)에서 셀 절연막(142)의 상면은 초기 제1 메모리 셀(130)의 상면과 동일/유사한 높이에 위치하는 반면, 제2 주변회로 영역(PA2)에서 주변회로 절연막(144)의 상면은 함몰되어 함몰부(D)를 형성할 수 있다. 주변회로 절연막(144)에 대한 평탄화 공정이 수행되면 초기 제2 콘택 플러그(150A)와 동일한 상면을 갖거나 또는 초기 제2 콘택 플러그(150A)보다 약간 하향된 상면을 갖는 제2 콘택 플러그(150B)가 획득될 수 있다.
후속 공정은 전술한 실시예들과 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다. 도시하지는 않았으나, 제2 스택(도 11a 및 도 11b 참조)의 셀 영역(CA)에도 셀 절연막(142)과 실질적으로 동일한 낮은 열전도율을 갖는 물질이 형성될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 16 내지 도 19는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 16을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 상기 제2 주변회로 영역에 배치되고 상기 제2 배선과 접속하는 상면을 갖는 콘택 플러그; 상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하는 복수의 제3 배선 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - ; 상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및 상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함할 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 17을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 상기 제2 주변회로 영역에 배치되고 상기 제2 배선과 접속하는 상면을 갖는 콘택 플러그; 상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하는 복수의 제3 배선 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - ; 상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및 상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 18을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 상기 제2 주변회로 영역에 배치되고 상기 제2 배선과 접속하는 상면을 갖는 콘택 플러그; 상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하는 복수의 제3 배선 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - ; 상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및 상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 동작 특성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 16과 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 19를 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선; 상기 제2 주변회로 영역에 배치되고 상기 제2 배선과 접속하는 상면을 갖는 콘택 플러그; 상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하는 복수의 제3 배선 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - ; 상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선; 상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및 상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 동작 특성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 콘택 플러그
120: 제1 배선 130A: 제1 메모리 셀
150B: 제2 콘택 플러그 160A: 제2 배선
260: 제3 배선 230A: 제2 메모리 셀
220A: 제4 배선

Claims (33)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선;
    상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선;
    상기 제2 주변회로 영역에 배치되고 상기 제2 배선과 접속하는 상면을 갖는 콘택 플러그;
    상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하는 복수의 제3 배선 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - ;
    상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선;
    상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및
    상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제3 배선의 상기 나머지 중 적어도 일부와 상기 제2 배선 사이의 이격 공간은 절연 물질로 매립되는
    전자 장치.
  3. 제1 항에 있어서,
    상기 콘택 플러그의 상면 높이는, 상기 제1 메모리 셀의 상면 높이 이상인
    전자 장치
  4. 제3 항에 있어서,
    상기 제2 배선 아래에 위치하면서, 상기 제1 메모리 셀 및 상기 콘택 플러그를 제외한 영역을 매립하는 층간 절연막을 더 포함하고,
    상기 제2 주변회로 영역의 상기 층간 절연막은, 상기 제1 메모리 셀의 상면 및 상기 콘택 플러그의 상면보다 하향된 함몰부를 포함하는
    전자 장치.
  5. 제4 항에 있어서,
    상기 셀 영역의 상기 층간 절연막은, 상기 제1 메모리 셀의 상면과 평탄한 상면을 갖는
    전자 장치.
  6. 제4 항에 있어서,
    상기 함몰부는, 상기 셀 영역 및 상기 콘택 플러그와 인접한 영역에서 높이가 높고, 상기 인접한 영역으로부터 멀어질수록 높이가 감소하는
    전자 장치.
  7. 제4 항에 있어서,
    상기 제2 배선은,
    상기 제1 메모리 셀, 상기 콘택 플러그, 및 상기 층간 절연막의 상면을 따라 형성되는
    전자 장치.
  8. 제7 항에 있어서,
    상기 제2 배선은,
    상기 함몰부 상에서 함몰된 하면 및 함몰된 상면을 갖는
    전자 장치.
  9. 제8 항에 있어서,
    상기 반도체 메모리는,
    상기 제2 배선의 상기 함몰된 상면 상에 위치하는 절연 물질을 더 포함하고,
    상기 절연 물질의 상면은, 상기 셀 영역의 상기 제2 배선의 상면과 동일한 높이에 위치하는 전자 장치.
  10. 제9 항에 있어서,
    상기 제3 배선의 하면은, 상기 셀 영역의 상기 제2 배선의 상면, 상기 절연 물질의 상면 및 상기 콘택 플러그 상의 상기 제2 배선의 상면과 접촉하는
    전자 장치.
  11. 제1 항에 있어서,
    상기 제3 배선은, 상기 나머지 중 적어도 일부를 제외하고, 평탄한 하면을 갖는
    전자 장치.
  12. 제1 항에 있어서,
    상기 제3 배선은, 상기 셀 영역 및 상기 제2 주변회로 영역에서 평탄한 하면을 갖는
    전자 장치.
  13. 제1 항에 있어서,
    상기 제3 배선은, 상기 셀 영역 및 상기 제2 주변회로 영역에서 평탄한 상면을 갖는
    전자 장치.
  14. 제1 항에 있어서,
    상기 층간 절연막은,
    상기 셀 영역의 상기 제1 메모리 셀 사이를 매립하는 셀 절연막; 및
    상기 제2 주변회로 영역을 매립하는 주변회로 절연막을 포함하고,
    상기 셀 절연막의 열 전도율은 상기 주변회로 절연막의 열 전도율보다 낮은
    전자 장치.
  15. 제14 항에 있어서,
    상기 제1 메모리 셀은, 상변화 물질을 포함하는
    전자 장치.
  16. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선;
    상기 제1 배선 상에 배치되고, 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하는 복수의 제2 배선;
    상기 복수의 제2 배선 상에서 상기 복수의 제2 배선과 각각 중첩하면서, 상기 제2 주변회로 영역에서 상기 복수의 제2 배선과 부분적으로 접촉하는 복수의 제3 배선;
    상기 제3 배선 상에 배치되고, 상기 복수의 제1 배선과 각각 중첩하는 복수의 제4 배선;
    상기 셀 영역에서 상기 제1 배선과 상기 제2 배선 사이의 교차점에 위치하는 제1 메모리 셀; 및
    상기 셀 영역에서 상기 제3 배선과 상기 제4 배선 사이의 교차점에 위치하는 제2 메모리 셀을 포함하고,
    상기 제2 배선의 상면 및 하면은, 상기 제2 주변회로 영역에서 돌출부 및 오목부를 포함하고, 상기 제3 배선은, 상기 제2 배선의 상기 돌출부와 접촉하는
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  21. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    셀 영역, 제1 방향에서 상기 셀 영역의 일측에 배치되는 제1 주변회로 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 셀 영역의 일측에 배치되는 제2 주변회로 영역을 포함하는 기판을 제공하는 단계;
    상기 기판 상에, 상기 셀 영역 및 상기 제1 주변회로 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선 및 초기 제1 메모리 셀의 적층 구조를 형성하는 단계;
    상기 기판 상에, 상기 적층 구조 사이를 매립하는 층간 절연막, 및 상기 제2 주변회로 영역의 상기 층간 절연막을 관통하는 콘택 플러그를 형성하는 단계 - 여기서, 상기 제2 주변회로 영역의 상기 층간 절연막은, 상면이 상기 초기 제1 메모리 셀의 상면보다 함몰된 함몰부를 갖고, 상기 콘택 플러그는, 상면이 상기 초기 제1 메모리 셀의 상면 높이 이상의 높이에 위치함. - ;
    상기 초기 제1 메모리 셀, 상기 층간 절연막 상기 콘택 플러그 상에 상기 셀 영역 및 상기 제2 주변회로 영역을 가로질러 제2 방향으로 연장하면서, 상기 콘택 플러그의 상기 상면과 접촉하는 복수의 제2 배선을 형성하는 단계;
    상기 복수의 제2 배선에 의해 노출되는 상기 초기 제1 메모리 셀을 식각하여 제1 메모리 셀을 형성하는 단계; 및
    상기 복수의 제2 배선 상에 상기 복수의 제2 배선 각각과 중첩하는 복수의 제3 배선을 형성하는 단계 - 여기서, 상기 제3 배선 중 상기 셀 영역 및 상기 콘택 플러그 상에 위치하는 부분은 상기 제2 배선과 접촉하고, 상기 제3 배선의 나머지 중 적어도 일부는 상기 제2 배선과 이격함. - 을 포함하는
    전자 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 층간 절연막 및 상기 콘택 플러그 형성 단계는,
    상기 기판 상에 상기 적층 구조를 덮는 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 콘택 플러그가 형성될 공간을 제공하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하면서 상기 절연막 상에서 소정 두께를 갖는 도전막을 형성하는 단계;
    상기 절연막이 노출되도록 상기 도전막에 대한 1차 평탄화 공정을 수행하여 초기 콘택 플러그를 형성하는 단계; 및
    상기 초기 제1 메모리 셀이 노출되도록 상기 절연막에 대해 2차 평탄화 공정을 수행하여 상기 콘택 플러그를 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 초기 콘택 플러그의 상면 높이는, 상기 초기 제1 메모리 셀의 상면 높이보다 큰
    전자 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 제2 배선 형성 단계는,
    상기 초기 제1 메모리 셀의 상면, 상기 층간 절연막의 상면 상기 콘택 플러그의 상면을 따라 형성되는
    전자 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 제2 배선은,
    상기 함몰부 상에서 함몰된 하면 및 함몰된 상면을 갖는
    전자 장치의 제조 방법.
  26. 제24 항에 있어서,
    상기 제3 배선 형성 단계 전에,
    상기 제1 메모리 셀 및 상기 제2 배선을 덮는 절연막을 형성하는 단계; 및
    상기 셀 영역의 상기 제2 배선의 상면이 드러나도록 평탄화 공정을 수행하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 제3 배선 형성 단계는,
    상기 제3 배선의 상기 나머지 중 적어도 일부가 상기 절연막의 상면과 접촉하도록 수행되는
    전자 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 제3 배선은, 상기 나머지 중 적어도 일부를 제외하고, 평탄한 하면을 갖는
    전자 장치의 제조 방법.
  29. 제27 항에 있어서,
    상기 제3 배선은, 상기 셀 영역 및 상기 제2 주변회로 영역에서 평탄한 하면을 갖는
    전자 장치의 제조 방법.
  30. 제27 항에 있어서,
    상기 제3 배선은, 상기 셀 영역 및 상기 제2 주변회로 영역에서 평탄한 상면을 갖는
    전자 장치의 제조 방법.
  31. 제21 항에 있어서,
    상기 층간 절연막은, 상기 셀 영역의 셀 절연막, 및 상기 제2 주변회로 영역의 주변회로 절연막을 포함하고,
    상기 셀 절연막의 열 전도율은 주변회로 절연막의 열 전도율보다 낮은
    전자 장치의 제조 방법.
  32. 제29 항에 있어서,
    상기 제1 메모리 셀은 상변화 물질을 포함하는,
    전자 장치의 제조 방법.
  33. 제21 항에 있어서,
    상기 복수의 제3 배선 상에 상기 복수의 제3 배선 각각과 중첩하는 초기 제2 메모리 셀을 형성하는 단계;
    상기 제3 배선 및 상기 초기 제2 메모리 셀 상에 상기 제1 배선과 중첩하는 제4 배선을 형성하는 단계;
    상기 제4 배선에 의해 드러나는 상기 초기 제2 메모리 셀을 식각하여 제2 메모리 셀을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
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