KR20210077316A - 가변 저항 메모리 장치 - Google Patents

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KR20210077316A
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Abstract

가변 저항 메모리 장치는 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 기판의 셀 영역 상에 형성된 제1 트랜지스터들 및 제2 트랜지스터들, 상기 기판의 셀 영역 상에서 상기 제1 및 제2 트랜지스터들 상에 형성되고, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 제1 도전 라인들, 상기 제1 도전 라인들의 저면에 각각 접촉하면서 상기 기판 상면에 수직한 제3 방향으로 연장되어 상기 제1 트랜지스터들에 각각 전기적으로 연결된 제1 콘택 플러그들, 상기 기판의 셀 영역 상에서 상기 제1 도전 라인들 상에 형성되고, 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 제2 도전 라인들, 상기 제2 도전 라인들의 저면에 각각 접촉하면서 상기 제3 방향으로 연장되어 상기 제2 트랜지스터들에 각각 전기적으로 연결된 제2 콘택 플러그들, 및 상기 제1 및 제2 도전 라인들 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 가변 저항 패턴을 포함하는 메모리 유닛들을 구비할 수 있다. 상기 각 제2 콘택 플러그들은 상기 제3 방향을 따라 상기 메모리 유닛들 중 어느 것과도 오버랩되지 않을 수 있다.

Description

가변 저항 메모리 장치{VARIABLE RESISTANCE MEMORY DEVICES}
본 발명은 가변 저항 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 콘택 플러그를 갖는 가변 저항 메모리 장치에 관한 것이다.
COP 구조의 가변 저항 메모리 장치의 집적도를 향상시키기 위하여, 워드라인 및 비트 라인에 각각 접촉하며 구리를 포함하는 콘택 플러그들을 보다 작게 형성할 수 있으나, 상기 각 콘택 플러그들이 일정 수준 이하의 크기로 형성되는 경우 전자이주(electromigration; EM) 현상, 바이어스 온도 스트레스(Bias Temperature Stress; BTS) 증가 등의 문제가 발생하게 된다.
한편, 상기 콘택 플러그들은 상기 가변 저항 메모리 장치에 포함된 기판 상의 주변 회로 영역을 경유하여 트랜지스터들에 전기적으로 연결되게 된다.
본 발명의 과제는 우수한 전기적 특성을 갖는 가변 저항 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 기판의 셀 영역 상에 형성된 제1 트랜지스터들 및 제2 트랜지스터들, 상기 기판의 셀 영역 상에서 상기 제1 및 제2 트랜지스터들 상에 형성되고, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 제1 도전 라인들, 상기 제1 도전 라인들의 저면에 각각 접촉하면서 상기 기판 상면에 수직한 제3 방향으로 연장되어 상기 제1 트랜지스터들에 각각 전기적으로 연결된 제1 콘택 플러그들, 상기 기판의 셀 영역 상에서 상기 제1 도전 라인들 상에 형성되고, 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 제2 도전 라인들, 상기 제2 도전 라인들의 저면에 각각 접촉하면서 상기 제3 방향으로 연장되어 상기 제2 트랜지스터들에 각각 전기적으로 연결된 제2 콘택 플러그들, 및 상기 제1 및 제2 도전 라인들 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 가변 저항 패턴을 포함하는 메모리 유닛들을 구비할 수 있다. 상기 각 제2 콘택 플러그들은 상기 제3 방향을 따라 상기 메모리 유닛들 중 어느 것과도 오버랩되지 않을 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 기판의 셀 영역 상에 형성된 트랜지스터들, 상기 기판의 셀 영역 상에서 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 제1 내지 제4 도전 라인들, 상기 제1 내지 제4 도전 라인들의 저면에 각각 접촉하면서 상기 수직 방향으로 연장되어 상기 트랜지스터들 중 대응하는 트랜지스터들에 각각 전기적으로 연결된 제1 내지 제4 콘택 플러그들, 상기 제1 및 제2 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제1 가변 저항 패턴들을 포함하는 제1 메모리 유닛들, 상기 제2 및 제3 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제2 가변 저항 패턴들을 포함하는 제2 메모리 유닛들, 및 상기 제3 및 제4 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제3 가변 저항 패턴들을 포함하는 제3 메모리 유닛들을 구비할 수 있다. 상기 제1 및 제3 도전 라인들은 각각이 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않을 수 있고, 상기 제2 및 제4 도전 라인들은 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않을 수 있으며, 상기 각 제2 콘택 플러그들은 상기 수직 방향을 따라 상기 제1 메모리 유닛들 중 어느 것과도 오버랩되지 않을 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 기판의 셀 영역 상에 형성된 제1 트랜지스터들, 상기 기판의 주변 회로 영역 상에 형성된 제2 트랜지스터, 상기 기판의 셀 영역 상에서 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 제1 내지 제4 도전 라인들, 상기 기판의 셀 영역 및 주변 회로 영역 상에서 상기 제4 도전 라인들 상에 형성된 상부 배선, 상기 제1 내지 제4 도전 라인들의 저면에 각각 접촉하면서 상기 수직 방향으로 연장되어 상기 제1 트랜지스터들 중 대응하는 제1 트랜지스터들에 각각 전기적으로 연결된 제1 내지 제4 콘택 플러그들, 상기 제2 트랜지스터와 상기 상부 배선 사이에 형성되어 이들에 각각 전기적으로 연결된 도전 구조물, 상기 제1 및 제2 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제1 가변 저항 패턴들을 포함하는 제1 메모리 유닛들, 상기 제2 및 제3 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제2 가변 저항 패턴들을 포함하는 제2 메모리 유닛들, 및 상기 제3 및 제4 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제3 가변 저항 패턴들을 포함하는 제3 메모리 유닛들을 구비할 수 있다. 상기 제1 및 제3 도전 라인들은 각각이 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않을 수 있고, 상기 제2 및 제4 도전 라인들은 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않을 수 있으며, 상기 각 제2 콘택 플러그들은 상기 수직 방향을 따라 상기 제1 메모리 유닛들 중 어느 것과도 오버랩되지 않을 수 있다.
예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에서, 콘택 플러그들은 텅스텐을 포함하도록 형성될 수 있으며, 이에 따라 상기 콘택 플러그들이 구리를 포함할 때보다 작은 크기로 형성되더라도 EM 현상, BTS 증가 등의 문제가 최소화될 수 있다.
또한, 상기 콘택 플러그들은 보다 작은 크기로 형성될 수 있으므로, 상기 가변 저항 메모리 장치에 포함된 기판 상의 주변 회로 영역을 경유하지 않고, 상기 기판의 셀 영역 상에서 수직 방향을 따라 연장되어 트랜지스터들에 전기적으로 연결될 수 있다.
도 1 내지 도 4는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 5 내지 도 15는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 16 내지 도 24는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 25 내지 도 28은 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 평면도들 및 단면도들이다.
도 29는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 설계 방법을 설명하기 위한 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
도 1 내지 4는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 도 2는 평면도들이고, 도 3 및 도 4는 단면도들이다.
이때, 도 1은 기판의 제1 영역 및 제2 영역에 대한 평면도이고, 도 2는 도 1의 X 영역에 대한 확대 평면도이며, 도 3은 도 2의 A-A'선을 따라 절단한 단면도이고, 도 4은 도 2의 B-B'선을 따라 절단한 단면도이다.
이하에서는, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1을 참조하면, 상기 가변 저항 메모리 장치는 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100) 상에 형성될 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(100)의 제2 영역(II)은 예를 들어, 행 디코더(X-decoder), 페이지 버퍼(page buffer), 열 디코더(Y-decoder), 구동 회로 등이 형성되는 주변 회로 영역일 수 있다.
제1 영역(I)은 이후에 설명되는 제1 내지 제4 도전 라인들이 형성되는 기판(100) 상의 부분에 의해 정의되며, 제2 영역(II)은 상기 제1 내지 제4 도전 라인들이 형성되지 않은 기판(100) 상의 부분에 의해 정의된다.
예시적인 실시예들에 있어서, 제1 영역(I)은 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 제2 영역(II)에 의해 둘러싸일 수 있다.
이하에서는, 각 제1 및 제2 영역들(I, II)은 기판(100) 부분뿐만 아니라, 이에 대응하는 상하부의 공간까지 포함하는 것으로 정의한다.
도 2 내지 도 3을 참조하면, 상기 가변 저항 메모리 장치는 기판(100)의 제1 영역(I) 상에 형성된 제1 및 제2 트랜지스터들, 기판(100)의 제2 영역(II) 상에 형성된 제3 트랜지스터, 기판(100)의 제1 영역(I) 상에서 상기 제3 방향을 따라 서로 이격된 제1 및 제2 도전 라인들(275, 365), 기판(100)의 제1 영역(I) 및 제2 영역(II) 상에서 제2 도전 라인들(365) 상에 형성된 상부 배선(730), 제1 및 제2 도전 라인들(275, 365)의 저면에 각각 접촉하면서 상기 제3 방향으로 연장되어 상기 제1 및 제2 트랜지스터들 중 대응하는 트랜지스터들에 각각 전기적으로 연결된 제1 내지 제3 콘택 플러그들(262, 264, 354), 상기 제3 트랜지스터와 상부 배선(730) 사이에 형성되어 이들에 각각 전기적으로 연결된 도전 구조물, 및 제1 및 제2 도전 라인들(275, 365) 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 영역들에 각각 순차적으로 형성된 제1 전극(295), 제1 선택 패턴(305) 및 제1 메모리 유닛을 포함할 수 있다.
상기 제1 내지 제3 트랜지스터들은 각각 제1 내지 제3 하부 게이트 구조물(152, 154, 159), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 내지 제3 불순물 영역들(102a, 102b, 104a, 104b, 109)을 포함할 수 있으며, 상기 제1 내지 제3 불순물 영역들(102a, 102b, 104a, 104b, 109) 상에는 하부 콘택 플러그, 하부 배선, 하부 비아 등이 더 형성될 수 있다.
제1 도전 라인(275)은 순차적으로 적층된 제1 배리어 라인 및 제1 금속 라인을 포함할 수 있다. 상기 제1 배리어 라인은 예를 들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있으며, 상기 제1 금속 라인은 예를 들어, 텅스텐(W), 백금(Pt), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 라인(275)은 상기 제1 방향으로 연장될 수 있고, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 상기 제2 방향을 따라 서로 이격된 복수 개의 제1 도전 라인들(275)은 함께 제1 도전 라인 구조물을 형성할 수 있다. 도 2는 3개의 제1 도전 라인들(275)이 1개의 제1 도전 라인 구조물을 형성하는 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 이보다 적거나 많은 제1 도전 라인들(275)이 1개의 제1 도전 라인 구조물을 형성할 수도 있다. 또한, 도 2는 기판(100)의 제1 영역(I) 상에서 4개의 제1 도전 라인 구조물들이 상기 제2 방향을 따라 서로 이격되도록 형성된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 이보다 적거나 많은 제1 도전 라인 구조물들이 상기 제2 방향을 따라 서로 이격되도록 형성될 수도 있다.
기판(100)의 제1 영역(I) 상에 각각 형성된 제1 도전 라인(275)과 상기 제1 트랜지스터 사이에는 제1 하부 콘택 플러그(242) 및 제1 콘택 플러그(262)가 순차적으로 형성될 수 있으며, 이들에 의해 제1 도전 라인(275) 및 상기 제1 트랜지스터는 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 하부 콘택 플러그(242)는 구리(Cu)를 포함할 수 있고, 제1 콘택 플러그(262)는 텅스텐(W)을 포함할 수 있다. 이와는 달리, 제1 하부 콘택 플러그(242) 및 제1 콘택 플러그(262)는 각각 텅스텐(W)을 포함할 수도 있으며, 또는 이들은 각각 구리(Cu)를 포함할 수도 있다.
제2 도전 라인(365)은 순차적으로 적층된 제2 배리어 라인 및 제2 금속 라인을 포함할 수 있으며, 상기 제1 배리어 라인 및 상기 제1 금속 라인과 각각 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 라인(365)은 상기 제2 방향으로 연장될 수 있고, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 제1 도전 라인(275)과 유사하게, 상기 제1 방향을 따라 서로 이격된 복수 개의 제2 도전 라인들(365)은 함께 제2 도전 라인 구조물을 형성할 수 있다. 예시적인 실시예들에 있어서, 3개의 제2 도전 라인들(365)은 1개의 제2 도전 라인 구조물을 형성할 수 있으며, 상기 제2 도전 라인 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
기판(100)의 제1 영역(I) 상에 각각 형성된 제2 도전 라인(365)과 상기 제2 트랜지스터 사이에는 제2 하부 콘택 플러그(244), 및 제2 및 제3 콘택 플러그들(264, 354)이 순차적으로 형성될 수 있으며, 이들에 의해 제2 도전 라인(365) 및 상기 제2 트랜지스터는 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 하부 콘택 플러그(244)는 구리(Cu)를 포함할 수 있고, 제2 및 제3 콘택 플러그들(264, 354)은 각각 텅스텐(W)을 포함할 수 있다. 이와는 달리, 제2 하부 콘택 플러그(244), 및 제2 및 제3 콘택 플러그들(264, 354)은 각각 텅스텐(W)을 포함할 수도 있다. 한편, 제2 하부 콘택 플러그(244) 및 제2 콘택 플러그(264)는 각각 구리(Cu)를 포함할 수 있으나, 적어도 상기 제1 메모리 유닛들 사이의 공간에 형성된 제3 콘택 플러그(354)는 텅스텐(W)을 포함할 수 있다.
예시적인 실시예들에 있어서, 순차적으로 형성된 제1 하부 콘택 플러그(242) 및 제1 콘택 플러그(262)는 상기 제1 방향으로 서로 이웃하는 상기 제2 도전 라인 구조물들 사이의 공간 하부에 배치될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 순차적으로 형성된 제2 하부 콘택 플러그(244), 및 제2 및 제3 콘택 플러그들(264, 354)은 상기 제2 방향으로 서로 이웃하는 상기 제1 도전 라인 구조물들 사이의 공간 상하부에 각각 배치될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
일 실시예에 있어서, 제3 콘택 플러그(354)는 상기 제3 방향을 따라 상기 제1 메모리 유닛들 중 어느 것과도 오버랩되지 않을 수 있으며, 각 제2 도전 라인들(365)의 저면으로부터 적어도 각 제1 도전 라인들(275)의 저면 높이까지 연장될 수 있다.
상기 제1 및 제2 도전 라인 구조물들 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 영역들 상에는 제1 전극(295), 제1 선택 패턴(305) 및 제1 메모리 유닛이 각각 순차적으로 형성될 수 있으며, 이들은 함께 1개의 제1 메모리 셀을 형성할 수 있다.
제1 전극(295)은 예를 들어, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx) 등과 같은 금속 질화물, 혹은 티타늄 실리콘 질화물(TiSiNx)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 상기 가변 저항 메모리 장치의 하부 전극으로 지칭될 수 있다.
제1 선택 패턴(305)은 비정질 상태를 유지하면서 인가 전압에 따른 저항 차이로 인해 스위칭 역할을 수행할 수 있는 오티에스(OTS) 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 오티에스(OTS) 물질은 예를 들어, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는 텔루륨(Te)을 함유할 수 있으며, 이에 더하여 셀레늄(Se), 황(S), 탄소(C), 질소(N), 인듐(In), 붕소(B) 등을 더 함유할 수도 있다.
상기 오티에스(OTS) 물질은 예를 들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiInP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
상기 제1 메모리 유닛은 순차적으로 적층된 제2 전극(315), 가변 저항 패턴(325) 및 제3 전극(335)을 포함할 수 있다.
가변 저항 패턴(325)은 상변화에 따라 저항이 변하는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 가변 저항 패턴(325)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 일 실시예에 있어서, 가변 저항 패턴(325)은 게르마늄-텔루륨(GeTe) 및 안티몬-텔루륨(SbTe)이 반복적으로 적층된 초격자(supper lattice)를 포함할 수 있다. 일 실시예에 있어서, 가변 저항 패턴(325)은 인듐-안티몬-텔루륨을 함유하는 아이에스티(IST), 혹은 비스무스-안티몬-텔루륨을 함유하는 비에스티(BST)를 포함할 수 있다. 한편, 가변 저항 패턴(325)은 탄소(C), 질소(N), 붕소(B), 산소(O) 등을 더 포함할 수도 있다.
예시적인 실시예들에 있어서, 가변 저항 패턴(325)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
제2 및 제3 전극들(315, 335)은 예를 들어, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx) 등과 같은 금속 질화물을 포함할 수 있으며, 상기 가변 저항 메모리 장치의 중간 전극 및 상부 전극으로 각각 지칭될 수 있다.
한편, 제1 도전 라인들(275)이 상기 제2 방향을 따라 서로 이격되도록 형성되고, 상기 제2 도전 라인들(375)이 상기 제1 방향을 따라 서로 이격되도록 형성되므로, 순차적으로 형성된 제1 전극(295), 제1 선택 패턴(305) 및 제1 메모리 유닛을 포함하는 상기 제1 메모리 셀도 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
또한, 상기 제1 도전 라인 구조물들이 상기 제2 방향을 따라 서로 이격되도록 형성되고, 상기 제2 도전 라인 구조물들이 상기 제1 방향을 따라 서로 이격되도록 형성되므로, 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 형성된 상기 제1 메모리 셀들 중 일부는 상기 각 제1 및 제2 방향들을 따라 더욱 이격되도록 형성될 수 있으며, 상기 제1 메모리 셀들 중 일부는 제1 셀 어레이(cell array)를 형성할 수 있다.
도 2는 9개의 제1 메모리 셀들이 함께 1개의 제1 셀 어레이를 형성한 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 상기 제1 도전 라인 구조물에 포함된 제1 도전 라인(275)의 개수, 및 상기 제2 도전 라인 구조물에 포함된 제2 도전 라인(365)의 개수에 따라 상기 제1 셀 어레이에 포함된 상기 제1 메모리 셀의 개수도 변할 수 있으며, 9개보다 많거나 적은 제1 메모리 셀들이 함께 1개의 제1 셀 어레이를 형성할 수도 있다.
기판(100)의 제2 영역(II) 상에 형성된 상기 도전 구조물은 제1 내지 제3 도전 패턴들(269, 359, 659)을 포함할 수 있으며, 제1 내지 제3 도전 패턴들(269, 359, 650) 각각은 텅스텐을 포함하지 않고 구리를 포함할 수 있다.
상기 가변 저항 메모리 장치는 제1 내지 제8 층간 절연막들(160, 230, 250, 280, 340, 370, 650, 700)을 더 포함할 수 있으며, 이들은 각각 실리콘 질화물과 같은 질화물 또는 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에 형성된 콘택 플러그들 중 적어도 제2 도전 라인(365)에 직접적으로 접촉하는 제3 콘택 플러그(354)는 구리를 포함하지 않고 텅스텐을 포함할 수 있고, 텅스텐은 구리에 비해 그 크기가 작아지더라도, 전자이주(electromigration; EM) 현상, 바이어스 온도 스트레스(Bias Temperature Stress; BTS) 증가 등의 문제가 발생하지 않거나 혹은 최소화될 수 있으므로, 텅스텐을 포함하는 제3 콘택 플러그(354)는 보다 작은 크기로 형성될 수 있다.
이에 따라, 제3 콘택 플러그(354)는 기판(100)의 제1 영역(I) 상에서 상기 제3 방향으로 상기 제1 메모리 유닛들 사이에 형성된 제5 층간 절연막(340)을 관통하여 연장될 수 있으며, 기판(100)의 제2 영역(II)을 경유하지 않고, 제1 영역(I) 상에서 상기 제3 방향을 따라 연장되어 상기 제1 트랜지스터에 전기적으로 연결될 수 있다.
도 5 내지 도 15는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5, 7, 10 및 13은 평면도들이고, 도 6, 8-9, 11-12 및 14-15는 단면도들이다.
이때, 도 6, 8, 11 및 14는 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 9, 13 및 15는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이다.
도 5 및 도 6을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(160, 230)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(105)으로 분리될 수 있다. 소자 분리 패턴(110)은, 예를 들어 에스티아이(STI) 공정을 통해 형성될 수 있으며, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 씨오피(COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 회로 패턴이 형성되는 회로 패턴 영역과 상기 메모리 셀 영역이 수직으로 적층될 수 있다.
상기 회로 패턴은 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 제1 하부 게이트 구조물(152), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 및 제2 불순물 영역들(102a, 102b)을 포함하는 제1 트랜지스터가 형성될 수 있다. 한편, 기판(100)의 제1 영역(I) 상에는 상기 제1 트랜지스터와 상기 제1 방향 및/또는 상기 제2 방향을 따라 서로 이격되도록 제2 트랜지스터가 형성될 수 있고, 기판(100)의 제2 영역(II) 상에도 제3 트랜지스터가 형성될 수 있으며, 상기 제2 및 제3 트랜지스터들에 대해서는 후술하기로 한다.
제1 하부 게이트 구조물(152)은 순차적으로 적층된 제1 하부 게이트 절연 패턴(122), 제1 하부 게이트 전극(132) 및 제1 하부 게이트 마스크(142)를 포함할 수 있다.
제1 층간 절연막(160)은 기판(100) 상에 형성되어 상기 제1 트랜지스터를 커버할 수 있으며, 제1 및 제2 게이트 콘택 플러그들(172a, 172b)은 제1 층간 절연막(160)을 관통하여 제1 및 제2 불순물 영역들(102a, 102b)에 각각 접촉할 수 있다.
제1 및 제2 하부 배선들(182a, 182b)은 제1 층간 절연막(160) 상에 형성되어 제1 및 제2 게이트 콘택 플러그들(172a, 172b) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182a) 상에는 제1 하부 비아(192a), 제3 하부 배선(202a), 제2 하부 비아(212a) 및 제4 하부 배선(222a)이 순차적으로 적층될 수 있으며, 제2 하부 배선(182b) 상에는 제1 하부 콘택 플러그(242)가 형성될 수 있다. 비록 도시하지는 않았으나, 제4 하부 배선(222a)은 상기 회로 패턴의 다른 트랜지스터들과 전기적으로 연결될 수 있다.
한편, 제1 및 제2 게이트 콘택 플러그들(172a, 172b)은 제1 하부 콘택 플러그(242)와 함께 하부 콘택 플러그로 지칭될 수 있으며, 이후 설명되는 제3 내지 제9 게이트 콘택 플러그들(174a, 174b, 179, 176a, 176b, 178a, 178b)도 각각 하부 콘택 플러그로 지칭될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제4 하부 배선들(182a, 182b, 202a, 222a) 및 각 제1 및 제2 하부 비아들(192a, 212a)은 다마신(damascene) 공정에 의해 형성될 수 있으나, 이와는 달리 양각 패턴 방법으로 형성될 수도 있다. 각 제1 내지 제4 하부 배선들(182a, 182b, 202a, 222a) 및 각 제1 및 제2 하부 비아들(192a, 212a)은 구리(Cu)를 포함할 수 있다.
제2 층간 절연막(230)은 제1 층간 절연막(160) 상에 형성되어 각 제1 내지 제4 하부 배선들(182a, 182b, 202a, 222a), 각 제1 및 제2 하부 비아들(192a, 212a) 및 제1 하부 콘택 플러그(242)를 커버할 수 있다. 제2 층간 절연막(230)은 하부의 제1 층간 절연막(160)에 병합될 수도 있다.
제1 콘택 플러그(262)는 제2 층간 절연막(230) 상에 형성될 수 있고, 제3 층간 절연막(250)을 관통할 수 있으며, 제1 하부 콘택 플러그(242) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 하부 콘택 플러그(242) 및 제1 콘택 플러그(262)는 각각 싱글 다마신 공정에 의해 형성될 수 있으며, 이 경우 제1 하부 콘택 플러그(242) 및 제1 콘택 플러그(262)는 서로 다른 물질 예를 들어, 구리(Cu) 및 텅스텐(W)을 각각 포함할 수 있다. 이와는 달리, 제1 하부 콘택 플러그(242) 및 제1 콘택 플러그(262)는 듀얼 다마신 공정에 의해 형성될 수도 있으며, 이 경우 제1 하부 콘택 플러그(242) 및 제1 콘택 플러그(262)는 실질적으로 서로 동일한 물질 예를 들어, 구리(Cu)를 포함할 수 있다.
한편, 도 5는 제1 콘택 플러그(262)가 위에서 보았을 때 원형 형상을 갖는 것으로 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 제1 콘택 플러그(262)는 위에서 보았을 때 타원 형상 또는 다각 형상을 가질 수도 있다.
제3 층간 절연막(250)은 제2 층간 절연막(230) 상에 형성되어 제1 콘택 플러그(262)의 측벽을 커버할 수 있다. 제3 층간 절연막(250)은 하부의 제2 층간 절연막(230)에 병합될 수도 있다.
도 7 내지 도 9를 참조하면, 기판(100)의 제1 영역(I) 상에 제1 도전 라인(275), 및 이의 측벽을 둘러싸는 제4 층간 절연막(280)을 형성할 수 있다.
구체적으로, 제1 도전 라인(275)은 제3 층간 절연막(250) 및 제1 콘택 플러그(262) 상에 제1 도전막을 형성하고, 상기 제1 도전막 상에 제1 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 식각 공정을 통해 상기 제1 도전막을 식각함으로써 형성될 수 있다. 일 실시예에 있어서, 상기 제1 식각 마스크는 예를 들어, 더블 패터닝 공정에 의해 형성될 수 있다.
제1 도전 라인(275)은 제1 콘택 플러그(262)의 상면에 접촉하도록 형성될 수 있으며, 이에 따라 기판(100)의 제1 영역(I) 상에 형성된 상기 제1 트랜지스터와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 도전 라인(275)는 상기 제1 방향으로 연장될 수 있고, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이들 중 일부는 제1 도전 라인 구조물을 형성할 수 있다. 일 실시예에 있어서, 3개의 제1 도전 라인들(275)은 1개의 제1 도전 라인 구조물을 형성할 수 있으며, 기판(100)의 제1 영역(I) 상에서 4개의 제1 도전 라인 구조물이 상기 제2 방향을 따라 서로 이격되도록 형성될 수 있다.
제1 도전 라인(275)는 상기 가변 저항 메모리 장치의 워드 라인 역할을 수행할 수 있다. 이와는 달리, 제1 도전 라인(275)은 상기 가변 저항 메모리 장치의 비트 라인 역할을 수행할 수도 있다.
이후, 제1 도전 라인들(275)의 측벽들을 커버하는 제4 층간 절연막(280)을 형성할 수 있다.
한편, 기판(100)의 제1 영역(I) 상에는 제1 도전 라인(275)과 전기적으로 연결된 상기 제1 트랜지스터와 서로 이격되도록 제2 트랜지스터가 더 형성될 수 있고, 기판(100)의 제2 영역(II) 상에도 상기 각 제1 및 제2 트랜지스터들과 서로 이격되도록 제3 트랜지스터가 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 트랜지스터는 기판(100)의 제1 영역(I) 상에 형성된 제2 하부 게이트 구조물(154), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제3 및 제4 불순물 영역들(104a, 104b)을 포함할 수 있고, 상기 제3 트랜지스터는 기판(100)의 제2 영역(II) 상에 형성된 제3 하부 게이트 구조물(159), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제5 불순물 영역(109) 및 제6 불순물 영역(도시되지 않음)을 포함할 수 있다.
한편, 제2 하부 게이트 구조물(154)은 순차적으로 적층된 제2 하부 게이트 절연 패턴(124), 제2 하부 게이트 전극(134) 및 제2 하부 게이트 마스크(144)를 포함할 수 있고, 제3 하부 게이트 구조물(159)은 순차적으로 적층된 제3 하부 게이트 절연 패턴(129), 제3 하부 게이트 전극(139) 및 제3 하부 게이트 마스크(149)를 포함할 수 있다.
기판의 제1 영역(I) 상에는 상기 제2 트랜지스터와 전기적으로 연결된 제5 내지 제8 하부 배선들(184a, 184b, 204a, 224a) 및 제3 및 제4 하부 비아들(194a, 214a)이 형성될 수 있고, 기판의 제2 영역(II) 상에는 상기 제3 트랜지스터와 전기적으로 연결된 제9 내지 제11 하부 배선들(189, 209, 229) 및 제5 및 제6 하부 비아들(196, 216)이 형성될 수 있다.
상기 제2 트랜지스터의 제3 및 제4 불순물 영역들(104a, 104b) 상에는 이들에 각각 접촉하는 제3 및 제4 게이트 콘택 플러그들(174a, 174b)이 형성될 수 있으며, 제6 하부 배선(184b) 상에는 제2 하부 콘택 플러그(244)가 형성될 수 있다.
상기 제3 트랜지스터의 제5 불순물 영역(109) 상에는 이에 접촉하는 제5 게이트 콘택 플러그(179)가 형성될 수 있다. 한편, 제11 하부 배선(226) 상에는 제1 도전 패턴(269)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 하부 콘택 플러그(244), 제2 콘택 플러그(264) 및 제1 도전 패턴(269)은 각각 구리를 포함할 수 있다. 일 실시예에 있어서, 제2 하부 콘택 플러그(244) 및 제1 도전 패턴(269)은 구리를 포함하되, 제2 콘택 플러그(264)는 텅스텐을 포함할 수 있다.
도 10 및 도 11을 참조하면, 제1 도전 라인(275) 상에 순차적으로 적층된 제1 전극(295), 제1 선택 패턴(305), 제2 전극(315), 가변 저항 패턴(325) 및 제3 전극(335)을 형성할 수 있다. 이때, 제2 전극(315), 가변 저항 패턴(325) 및 제3 전극(335)은 함께 제1 메모리 유닛을 형성할 수 있다.
구체적으로, 순차적으로 적층된 제1 전극(295), 제1 선택 패턴(305) 및 상기 제1 메모리 유닛은 제1 도전 라인(275) 및 제4 층간 절연막(280) 상에 제1 전극막, 선택막, 제2 전극막, 가변 저항막 및 제3 전극막을 순차적으로 형성한 후, 제2 및 제3 식각 마스크들(도시되지 않음)을 각각 사용하는 식각 공정들을 통해 이들을 순차적으로 식각함으로써 형성될 수 있다. 이와는 달리, 순차적으로 적층된 제1 전극(295), 제1 선택 패턴(305) 및 상기 제1 메모리 유닛은 하나의 식각 마스크만을 사용하는 식각 공정을 통해 형성될 수도 있다.
예시적인 실시예들에 있어서, 순차적으로 적층된 제1 전극(295), 제1 선택 패턴(305) 및 상기 제1 메모리 유닛은 함께 제1 메모리 셀을 형성할 수 있으며, 상기 제1 메모리 셀은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 상기 제1 메모리 셀들 중 일부는 제1 셀 어레이(cell array)를 형성할 수 있다. 일 실시예에 있어서, 9개의 제1 셀 어레이들은 1개의 제1 셀 어레이를 형성할 수 있으며, 기판(100)의 제1 영역(I) 상에서 16개의 제1 셀 어레이들은 상기 제2 방향을 따라 서로 이격되도록 형성될 수 있다.
이후, 기판(100) 상에 순차적으로 적층된 순차적으로 적층된 제1 전극(295), 제1 선택 패턴(305) 및 상기 제1 메모리 유닛의 측벽을 각각 커버하는 제5 층간 절연막(340)을 형성할 수 있다.
도 12를 참조하면, 기판(100)의 제1 영역(I) 상에서 상기 제2 방향을 따라 서로 이웃하는 제1 메모리 유닛들 사이에 형성된 제5 층간 절연막(340) 부분을 관통하여 제1 콘택 플러그(262)의 상면에 접촉하는 제3 콘택 플러그(354)를 형성할 수 있으며, 기판(100)의 제2 영역(II) 상에 형성된 제5 층간 절연막(340) 부분을 관통하여 제1 도전 패턴(269)의 상면에 접촉하는 제2 도전 패턴(359)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그들(354)은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제3 콘택 플러그들(354)은 상기 제1 도전 라인 구조물들이 배치되는 위치에 대응하여 형성될 수 있으며, 예를 들어, 3개의 제3 콘택 플러그들(354)마다 상기 제1 방향을 따라 더 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그(354)는 텅스텐을 포함할 수 있고, 제2 도전 패턴(359)는 구리를 포함할 수 있다.
제3 콘택 플러그(354) 및 제2 도전 패턴(359)은 각각 예를 들어, 다마신 공정에 의해 형성될 수 있다.
도 13 내지 15를 참조하면, 상기 제1 메모리 유닛들 및 제5 층간 절연막(340) 상에 제2 도전 라인(365), 및 이의 측벽을 둘러싸는 제6 층간 절연막(370)을 형성할 수 있다.
구체적으로, 제2 도전 라인(365)은 상기 제1 메모리 유닛들, 제5 층간 절연막(340) 및 제3 콘택 플러그(354) 상에 제2 도전막을 형성하고, 상기 제2 도전막 상에 제4 식각 마스크(도시되지 않음)를 형성한 후, 이를 사용하는 식각 공정을 통해 상기 제2 도전막을 식각함으로써 형성될 수 있다. 일 실시예에 있어서, 상기 제4 식각 마스크는 예를 들어, 더블 패터닝 공정에 의해 형성될 수 있다.
제2 도전 라인(365)은 제3 콘택 플러그(354)의 상면에 접촉하도록 형성될 수 있으며, 이에 따라 기판(100)의 제1 영역(I) 상에 형성된 상기 제2 트랜지스터와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 도전 라인(365)는 상기 제2 방향으로 연장될 수 있고, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이들 중 일부는 제2 도전 라인 구조물을 형성할 수 있다. 일 실시예에 있어서, 3개의 제2 도전 라인들(365)은 1개의 제2 도전 라인 구조물을 형성할 수 있으며, 기판(100)의 제1 영역(I) 상에서 4개의 제2 도전 라인 구조물이 상기 제1 방향을 따라 서로 이격되도록 형성될 수 있다.
제2 도전 라인(365)는 상기 가변 저항 메모리 장치의 비트 라인 역할을 수행할 수 있다. 이와는 달리, 제1 도전 라인(275)은 상기 가변 저항 메모리 장치의 워드 라인 역할을 수행할 수도 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그들(354)은 각 제2 도전 라인들(365)의 저면으로부터 적어도 제1 도전 라인들(275)의 저면 높이까지 연장될 수 있으며, 상기 제3 방향을 따라 상기 제1 메모리 유닛들 중 어느 것과도 오버랩되지 않을 수 있다.
다시 도 2 내지 도 4를 참조하면, 제2 도전 라인(365) 및 제6 층간 절연막(370) 상에 제7 층간 절연막(600)을 형성한 후, 제2 도전 패턴(359) 상에 형성된 제6 및 제7 층간 절연막들(370, 600)의 부분을 각각 관통하여, 제2 도전 패턴(359)의 상면에 접촉하는 제3 도전 패턴(650)을 형성할 수 있으며, 제3 도전 패턴(650) 및 제7 층간 절연막(600) 상에 제8 층간 절연막(700)을 형성한 후, 제8 층간 절연막들(700)을 관통하여 제3 도전 패턴(650)의 상면에 접촉하는 상부 배선(730)을 형성할 수 있다. 이때, 기판(100)의 제2 영역(II) 상에 순차적으로 형성된 제1 내지 제3 도전 패턴들(269, 359, 650)은 함께 도전 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상부 배선(730)은 다마신 공정에 의해 형성될 수 있다.
상부 배선(730)은 기판(100)의 제2 영역(II) 상에 형성되어 제1 영역(I)까지 연장될 수 있으며, 제3 도전 패턴(650)의 상면에 접촉할 수 있으므로. 기판(100)의 제2 영역(II) 상에 형성된 상기 제3 트랜지스터와 전기적으로 연결될 수 있다.
한편, 도 2는 상부 배선(730)이 다각 형상 즉, 굽은 막대 형상과 유사한 형상을 갖는 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 필요에 따라 그 형상이 다양하게 변형될 수 있다.
이후, 추가적인 상부 배선들을 더 형성함으로써, 상기 가변 저항 메모리 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에 형성된 콘택 플러그들 중 적어도 제2 도전 라인(365)에 직접적으로 접촉하는 제3 콘택 플러그(354)는 구리를 포함하지 않고 텅스텐을 포함할 수 있고, 텅스텐은 구리에 비해 그 크기가 작아지더라도, 전자이주(electromigration; EM) 현상, 바이어스 온도 스트레스(Bias Temperature Stress; BTS) 증가 등의 문제가 발생하지 않거나 혹은 최소화될 수 있으므로, 텅스텐을 포함하는 제3 콘택 플러그(354)는 보다 작은 크기로 형성될 수 있다.
이에 따라, 제3 콘택 플러그(354)는 기판(100)의 제1 영역(I) 상에서 상기 제3 방향으로 상기 제1 메모리 유닛들 사이에 형성된 제5 층간 절연막(340)을 관통하여 연장될 수 있으며, 기판(100)의 제2 영역(II)을 경유하지 않고, 제1 영역(I) 상에서 상기 제3 방향을 따라 연장되어 상기 제1 트랜지스터에 전기적으로 연결될 수 있다.
도 16 내지 24는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 16, 19 및 22는 평면도들이고, 도 17, 18, 20, 21, 23 및 24는 단면도들이다. 구체적으로, 도 17, 20 및 23은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 18, 21 및 24는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
상기 가변 저항 메모리 장치의 제조 방법은 도 5 내지 15를 참조로 설명한 가변 저항 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
이하에서는, 설명의 편의를 위하여, 기판(100)의 제2 영역(II) 상에 형성된 구성요소들 즉, 제3 트랜지스터, 이에 전기적으로 연결된 상부 배선, 및 이들 사이에 형성된 도전 구조물에 대해서는 설명하지 않기로 한다.
도 16 내지 도 18을 참조하면, 도 5 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 부분 상에는 제4 트랜지스터 및 제5 트랜지스터가 각각 더 형성될 수 있고, 상기 제4 트랜지스터 상에는 이에 전기적으로 연결된 제4 및 제5 콘택 플러그들(266, 356)이 더 형성될 수 있으며, 상기 제5 트랜지스터 상에는 이에 전기적으로 연결된 제6 및 제7 콘택 플러그들(268, 358)이 더 형성될 수 있다.
상기 제4 트랜지스터는 기판(100)의 제1 영역(I) 상에 형성된 제4 하부 게이트 구조물(156), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제7 및 제8 불순물 영역들(106a, 106b)을 포함할 수 있고, 상기 제4 트랜지스터의 제7 및 제8 불순물 영역들(106a, 106b) 상에는 이들에 각각 접촉하는 제6 및 제7 게이트 콘택 플러그들(176a, 176b)이 형성될 수 있다. 제4 하부 게이트 구조물(156)은 순차적으로 적층된 제4 하부 게이트 절연 패턴(126), 제4 하부 게이트 전극(136) 및 제4 하부 게이트 마스크(146)를 포함할 수 있다.
상기 제5 트랜지스터는 기판(100)의 제1 영역(I) 상에 형성된 제5 하부 게이트 구조물(158), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제9 및 제10 불순물 영역들(108a, 108b)을 포함할 수 있고, 상기 제5 트랜지스터의 제9 및 제10 불순물 영역들(108a, 108b) 상에는 이들에 각각 접촉하는 제8 및 제9 게이트 콘택 플러그들(178a, 178b)이 형성될 수 있다. 제5 하부 게이트 구조물(158)은 순차적으로 적층된 제5 하부 게이트 절연 패턴(128), 제5 하부 게이트 전극(138) 및 제5 하부 게이트 마스크(148)를 포함할 수 있다.
기판의 제1 영역(I) 상에는 상기 제4 트랜지스터와 전기적으로 연결된 제12 내지 제15 하부 배선들(186a, 186b, 206a, 226a) 및 제7 및 제8 하부 비아들(196a, 216a)이 형성될 수 있다. 제15 하부 배선(226a) 상에는 제4 콘택 플러그(266)가 형성될 수 있으며. 제4 콘택 플러그(266) 상에는 제6 콘택 플러그(356)가 형성될 수 있다.
또한, 기판의 제1 영역(I) 상에는 상기 제5 트랜지스터와 전기적으로 연결된 제16 내지 제19 하부 배선들(188a, 188b, 208a, 228a) 및 제9 및 제10 하부 비아들(198a, 218a)이 형성될 수 있다. 제19 하부 배선(228a) 상에는 제5 콘택 플러그(268)가 형성될 수 있으며. 제5 콘택 플러그(268) 상에는 제7 콘택 플러그(358)가 형성될 수 있다. 이때, 제4 내지 제7 콘택 플러그들(266, 268, 356, 358)은 각각 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 및 제5 콘택 플러그들(266, 268)은 각각 구리를 포함할 수 있으며, 제6 및 제7 콘택 플러그들(356, 358)은 각각 텅스텐을 포함할 수 있다. 일 실시예에 있어서, 제4 및 제5 콘택 플러그들(266, 268)도 각각 텅스텐을 포함할 수 있다.
예시적인 실시예들에 있어서, 순차적으로 형성된 제4 및 제6 콘택 플러그들(266, 356)은 상기 제1 방향을 따라 제1 도전 라인(275)으로부터 이격되도록 형성될 수 있으며, 순차적으로 형성된 제5 및 제7 콘택 플러그들(268, 358)은 상기 제2 방향을 따라 제2 도전 라인(365)으로부터 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 순차적으로 형성된 제4 및 제6 콘택 플러그들(266, 356)은 각각 상기 제2 방향을 따라 일렬로 배열될 수 있으며, 순차적으로 형성된 제5 및 제7 콘택 플러그들(268, 358)은 각각 상기 제1 방향을 따라 일렬로 배열될 수 있다.
도 19 내지 도 21을 참조하면, 도 10 내지 도 15를 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
즉, 제2 도전 라인(365) 상에 순차적으로 적층된 제4 전극(385), 제2 선택 패턴(395), 및 제2 메모리 유닛을 형성하고, 이들의 측벽을 커버하는 제9 층간 절연막(430)을 형성한 후, 상기 제2 메모리 유닛 및 제9 층간 절연막(430) 상에 제3 도전 라인(455) 및 이의 측벽을 커버하는 제10 층간 절연막(480)을 형성할 수 있다. 이때, 상기 제2 메모리 유닛은 순차적으로 적층된 제5 전극(405), 제2 가변 저항 패턴(415) 및 제6 전극(425)을 포함할 수 있다.
순차적으로 적층된 제4 전극(385), 제2 선택 패턴(395), 및 상기 제2 메모리 유닛은 함께 제2 메모리 셀을 형성할 수 있으며, 상기 제2 메모리 셀은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 상기 제2 메모리 셀들 중 일부는 제2 셀 어레이(cell array)를 형성할 수 있다. 일 실시예에 있어서, 9개의 제2 셀 어레이들은 1개의 제2 셀 어레이를 형성할 수 있으며, 기판(100)의 제1 영역(I) 상에서 16개의 제2 셀 어레이들은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 셀 어레이들은 상기 제3 방향으로 서로 오버랩될 수 있다.
상기 제2 셀 어레이에 포함된 구성요소들 즉, 순차적으로 적층된 제4 전극(385), 제2 선택 패턴(395), 제5 전극(405), 제2 가변 저항 패턴(415) 및 제6 전극(425)은 각각 상기 제1 셀 어레이에 포함된 구성요소들 즉, 순차적으로 적층된 제1 전극(295), 제1 선택 패턴(305), 제2 전극(315), 제1 가변 저항 패턴(325) 및 제3 전극(335)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 도전 라인(455)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 도전 라인들(455)은 각각 상기 제3 방향을 따라 제1 도전 라인들(275)과 서로 오버랩될 수 있으며, 각 제3 도전 라인(455)의 상기 제1 방향으로의 길이는 각 제1 도전 라인(275)의 상기 제1 방향으로의 길이보다 길 수 있다.
제3 도전 라인(455)의 상기 제1 방향으로의 말단 일측 하부에는 제8 콘택 플러그(446)가 형성될 수 있으며, 제8 콘택 플러그(446)는 제6 콘택 플러그(356)의 상면 및 제3 도전 라인(455)의 저면에 각각 접촉할 수 있다. 일 실시예에 있어서, 제8 콘택 플러그(466)는 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 복수 개의 제8 콘택 플러그들(466)은 제2 방향을 따라 일렬로 배열될 수 있다.
제2 도전 라인(365)의 상기 제2 방향으로의 말단 일측과 기판(100)의 제2 영역(II) 사이에 형성된 기판(100)의 제1 영역(I) 상에는 제9 콘택 플러그(448)가 형성될 수 있으며, 제9 콘택 플러그(448)는 제7 콘택 플러그(358)의 상면에 접촉할 수 있다. 일 실시예에 있어서, 제9 콘택 플러그(468)는 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 복수 개의 제9 콘택 플러그들(468)은 상기 제1 방향을 따라 일렬로 배열될 수 있다.
예시적인 실시예들에 있어서, 제8 및 제9 콘택 플러그들(466, 468)은 각각 텅스텐을 포함할 수 있다.
도 22 내지 도 24를 참조하면, 도 10 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제3 도전 라인(455) 상에 순차적으로 적층된 제7 전극(475), 제3 선택 패턴(485), 및 제3 메모리 유닛을 형성하고, 이들의 측벽을 커버하는 제11 층간 절연막(520)을 형성한 후, 상기 제3 메모리 유닛 및 제11 층간 절연막(520) 상에 제4 도전 라인(545) 및 이의 측벽을 커버하는 제12 층간 절연막(550)을 형성할 수 있다. 이때, 상기 제3 메모리 유닛은 순차적으로 적층된 제8 전극(495), 제3 가변 저항 패턴(505) 및 제9 전극(515)을 포함할 수 있다.
순차적으로 적층된 제7 전극(475), 제3 선택 패턴(485), 및 상기 제3 메모리 유닛은 함께 제3 메모리 셀을 형성할 수 있으며, 상기 제3 메모리 셀은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 상기 제3 메모리 셀들 중 일부는 제3 셀 어레이(cell array)를 형성할 수 있다. 일 실시예에 있어서, 9개의 제3 셀 어레이들은 1개의 제3 셀 어레이를 형성할 수 있으며, 기판(100)의 제1 영역(I) 상에서 16개의 제3 셀 어레이들은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 셀 어레이들은 상기 제3 방향으로 서로 오버랩될 수 있다.
상기 제3 셀 어레이에 포함된 구성요소들 즉, 순차적으로 적층된 제7 전극(475), 제3 선택 패턴(485), 제8 전극(495), 제3 가변 저항 패턴(505) 및 제9 전극(515)은 각각 상기 제1 셀 어레이에 포함된 구성요소들 즉, 순차적으로 적층된 제1 전극(295), 제1 선택 패턴(305), 제2 전극(315), 제1 가변 저항 패턴(325) 및 제3 전극(335)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 도전 라인(545)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 도전 라인들(545)은 각각 상기 제3 방향을 따라 제2 도전 라인들(365)과 서로 오버랩될 수 있으며, 각 제4 도전 라인(545)의 상기 제2 방향으로의 길이는 각 제2 도전 라인(365)의 상기 제2 방향으로의 길이보다 길 수 있다.
제4 도전 라인(545)의 상기 제2 방향으로의 말단 일측 하부에는 제10 콘택 플러그(538)가 형성될 수 있으며, 제10 콘택 플러그(538)는 제7 콘택 플러그(358)의 상면 및 제4 도전 라인(545)의 저면에 각각 접촉할 수 있다. 일 실시예에 있어서, 제10 콘택 플러그(538)는 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 복수 개의 제10 콘택 플러그들(538)은 제1 방향을 따라 일렬로 배열될 수 있다.
예시적인 실시예들에 있어서, 제10 콘택 플러그(538)은 텅스텐을 포함할 수 있다.
이후, 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 가변 저항 메모리 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에 형성된 콘택 플러그들 중 제3 도전 라인(455)에 전기적으로 연결된 제6 및 제8 콘택 플러그들(356, 446), 및 제4 도전 라인(455)에 전기적으로 연결된 제7, 제9 및 제10 콘택 플러그들(358, 448, 538)은 구리를 포함하지 않고 텅스텐을 포함할 수 있다. 이에 따라, 텅스텐은 구리에 비해 그 크기가 작아지더라도, 전자이주(electromigration; EM) 현상, 바이어스 온도 스트레스(Bias Temperature Stress; BTS) 증가 등의 문제가 발생하지 않거나 혹은 최소화될 수 있으므로, 텅스텐을 포함하는 제6 내지 제10 콘택 플러그들(356, 358, 466, 468, 538) 각각은 보다 작은 크기로 형성될 수 있다.
이에 따라, 제6 및 제8 콘택 플러그들(356, 446), 및 제7, 제9 및 제10 콘택 플러그들(358, 448, 538)은 각각 기판(100)의 제2 영역(II)을 경유하지 않고, 제1 영역(I) 상에서 상기 제3 방향을 따라 연장되어 상기 제3 및 제4 트랜지스터들에 전기적으로 연결될 수 있다.
도 25 내지 도 28은 예시적인 실시예들에 따른 가변 저항 메모리 장치들을 설명하기 위한 평면도들 및 단면도들이다.
상기 가변 저항 메모리 장치들은 도 22 내지 도 24를 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 25 및 도 26을 참조하면, 제3 도전 라인(455)은 제1 도전 라인(275)과 상기 제3 방향으로 완전히 오버랩되지 않고, 부분적으로 오버랩되도록 형성될 수 있다.
이에 따라, 제2 도전 라인(365) 및 제3 도전 라인(455) 사이에 형성된 제2 메모리 셀들과 제1 도전 라인(275) 및 제2 도전 라인(365) 사이에 형성된 제1 메모리 셀들은 상기 제3 방향으로 완전히 오버랩되지 않고, 부분적으로 오버랩될 수 있다. 한편, 제3 도전 라인(455) 및 제4 도전 라인(545) 사이에 형성된 제3 메모리 셀들은 상기 제2 메모리 셀들과 상기 제3 방향으로 완전히 오버랩될 수 있다.
도 27 및 도 28을 참조하면, 제4 도전 라인(545)은 제2 도전 라인(365)과 상기 제3 방향으로 완전히 오버랩되지 않고, 부분적으로 오버랩되도록 형성될 수 있다.
이에 따라, 제3 도전 라인(455) 및 제4 도전 라인(545) 사이에 형성된 제3 메모리 셀들과 제2 도전 라인(365) 및 제3 도전 라인(455) 사이에 형성된 제2 메모리 셀들은 상기 제3 방향으로 완전히 오버랩되지 않고, 부분적으로 오버랩될 수 있다. 한편, 제1 도전 라인(275) 및 제2 도전 라인(365) 사이에 형성된 제1 메모리 셀들은 상기 제2 메모리 셀들과 상기 제3 방향으로 완전히 오버랩될 수 있다.
도 29는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 설계 방법 설명하기 위한 평면도이다.
상기 설계 방법은 도 25 내지 도 28을 참조로 설명한 가변 저항 메모리 장치와 유사한 가변 저항 메모리 장치를 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 29를 참조하면, 도 5 내지 도 15, 및 도 16 내지 도 24를 참조로 설명한 공정들과 유사한 공정들을 수행함으로써, 도 25 내지 도 28을 참조로 설명한 가변 저항 메모리 장치와 유사한 가변 저항 메모리 장치를 형성할 수 있다.
다만, 제1 및 제3 도전 라인들(275, 455)은 상기 제3 방향으로 서로 오버랩되지 않도록 형성될 수 있으며, 제2 및 제4 도전 라인들(365, 545)도 상기 제3 방향으로 서로 오버랩되지 않도록 형성될 수 있으며, 이에 따라 제1 도전 라인(275) 및 제2 도전 라인(365) 사이에 형성된 제1 메모리 셀들을 포함하는 제1 셀 어레이, 제2 도전 라인(365) 및 제3 도전 라인(455) 사이에 형성된 제2 메모리 셀들을 포함하는 제2 셀 어레이, 및 제3 도전 라인(455) 및 제4 도전 라인(545) 사이에 형성된 제3 메모리 셀들을 포함하는 제3 셀 어레이도 상기 제3 방향으로 서로 오버랩되지 않도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 내지 제3 셀 어레이들은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이하에서는, 기판(100)의 제1 영역(I) 상에 상기 제1 셀 어레이들이 형성된 부분을 제1 메모리 블록(M1)으로 지칭하고, 기판(100)의 제1 영역(I) 상에 상기 제2 셀 어레이들이 형성된 부분을 제2 메모리 블록(M2)으로 지칭하며, 기판(100)의 제1 영역(I) 상에 상기 제3 셀 어레이들이 형성된 부분을 제3 메모리 블록(M3)으로 지칭하기로 한다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 콘택 플러그들 중 제1 도전 라인(275)의 하부에 형성되어 이에 직접적으로 접촉하는 제1 콘택 플러그(262)는 제1 내지 제3 메모리 블록들(M1, M2, M3)의 존재 여부에 관계없이 자유롭게 배치될 수 있다. 일 실시예에 있어서, 제1 콘택 플러그(262)는 기판(100)의 제1 영역(I) 상에서 제1 내지 제3 메모리 블록들(M1, M2, M3)이 형성된 부분들 상에 배치될 수 있다. 이와는 달리, 제1 콘택 플러그(262)는 기판(100)의 제1 영역(I) 상에서 제1 내지 제3 메모리 블록들(M1, M2, M3)이 형성되지 않은 부분들 상에 배치될 수도 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 콘택 플러그들 중 제2 도전 라인(365)의 하부에 형성되어 이에 직접적으로 접촉하는 제3 콘택 플러그(354)는 기판(100)의 제1 영역(I) 상에서 제1 메모리 블록(M1)이 형성되지 않은 부분 상에 배치될 수 있다. 일 실시예에 있어서, 제3 콘택 플러그(354)는 기판(100)의 제1 영역(I) 상에서 제2 및 제3 메모리 블록들(M2, M3)이 형성된 부분들 상에 배치될 수 있다. 이와는 달리, 제3 콘택 플러그(354)는 기판(100)의 제1 영역(I) 상에서 제2 및 제3 메모리 블록들(M2, M3)이 형성되지 않은 부분들 상에 배치될 수도 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 콘택 플러그들 중 제3 도전 라인(455)의 하부에 형성되어 이에 직접적으로 접촉하는 제8 콘택 플러그(446)는 기판(100)의 제1 영역(I) 상에서 제1 및 제2 메모리 블록들(M1, M2)이 형성되지 않은 부분 상에 배치될 수 있다. 일 실시예에 있어서, 제8 콘택 플러그(446)는 기판(100)의 제1 영역(I) 상에서 제3 메모리 블록(M3)이 형성된 부분들 상에 배치될 수 있다. 이와는 달리, 제8 콘택 플러그(446)는 기판(100)의 제1 영역(I) 상에서 제3 메모리 블록(M3)이 형성되지 않은 부분들 상에 배치될 수도 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 콘택 플러그들 중 제4 도전 라인(545)의 하부에 형성되어 이에 직접적으로 접촉하는 제10 콘택 플러그(538)는 기판(100)의 제1 영역(I) 상에서 제1 내지 제3 메모리 블록들(M1, M2, M3)이 형성되지 않은 부분 상에 배치될 수 있다.
전술한 바와 같이, 상기 설계 방법을 통해 제조된 가변 저항 메모리 장치는 기판(100)의 제1 영역(I) 상에 형성되며, 각 제1 내지 제4 도전 라인들(275, 365, 455, 545)에 직접적으로 접촉하는 제1, 제3, 제8 및 제10 콘택 플러그들(262, 354, 466, 545)을 포함할 수 있다. 이에 따라, 제1, 제3, 제8 및 제10 콘택 플러그들(262, 354, 466, 545)은 기판(100)의 제1 영역(I) 상에 기판(100)의 제2 영역(II)을 경유하지 않고, 대응하는 하부 트랜지스터들 즉, 상기 각 제1, 제2, 제4 및 제5 트랜지스터들에 각각 전기적으로 연결될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102a, 102b, 104a, 104b, 109: 제1 내지 제5 불순물 영역
105: 액티브 영역
106a, 106b, 108a, 108b: 제7 내지 제10 불순물 영역
110: 소자 분리 패턴
122, 124, 129, 126, 128: 제1 내지 제5 하부 게이트 절연 패턴
132, 134, 139, 136, 138: 제1 내지 제5 하부 게이트 전극
142, 144, 149, 146, 148: 제1 내지 제5 하부 게이트 마스크
160, 230, 250, 280, 340, 370, 650, 700, 430, 480, 520, 550: 제1 내지 제12 층간 절연막
172a, 172b, 174a, 174b, 179, 176a, 176b, 178a, 178b: 제1 내지 제9 게이트 콘택 플러그
182a, 182b, 202a, 222a, 184a, 184b, 204a, 224a, 189, 209, 229, 186a, 186b, 206a, 226a, 188a, 188b, 208a, 228a: 제1 내지 제 19 하부 배선
192a, 212a, 194a, 214a, 196, 216, 196a, 216a, 198a, 198b: 제1 내지 제10 하부 비아
242, 244: 제1 및 제2 하부 콘택 플러그
262, 264, 354, 266, 356, 268, 358, 466, 468, 538: 제1 내지 제10 콘택 플러그
275, 365, 455, 545: 제1 내지 제4 도전 라인
295, 385, 475: 제1, 제4 및 제7 전극
305, 395, 485: 제1 내지 제3 선택 패턴
315, 405, 495: 제2, 제5 및 제8 전극
325, 415, 505: 제1 내지 제3 가변 저항 패턴
335, 425, 515: 제3, 제6 및 제9 전극

Claims (10)

  1. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판;
    상기 기판의 셀 영역 상에 형성된 제1 트랜지스터들 및 제2 트랜지스터들;
    상기 기판의 셀 영역 상에서 상기 제1 및 제2 트랜지스터들 상에 형성되고, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 제1 도전 라인들;
    상기 제1 도전 라인들의 저면에 각각 접촉하면서 상기 기판 상면에 수직한 제3 방향으로 연장되어 상기 제1 트랜지스터들에 각각 전기적으로 연결된 제1 콘택 플러그들;
    상기 기판의 셀 영역 상에서 상기 제1 도전 라인들 상에 형성되고, 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 제2 도전 라인들;
    상기 제2 도전 라인들의 저면에 각각 접촉하면서 상기 제3 방향으로 연장되어 상기 제2 트랜지스터들에 각각 전기적으로 연결된 제2 콘택 플러그들; 및
    상기 제1 및 제2 도전 라인들 사이에서 상기 제3 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 가변 저항 패턴을 포함하는 메모리 유닛들을 구비하며,
    상기 각 제2 콘택 플러그들은 상기 제3 방향을 따라 상기 메모리 유닛들 중 어느 것과도 오버랩되지 않는 가변 저항 메모리 장치.
  2. 제1항에 있어서, 상기 각 제2 콘택 플러그들은 상기 각 제2 도전 라인들의 저면으로부터 적어도 상기 제1 도전 라인들의 저면 높이까지 연장된 가변 저항 메모리 장치.
  3. 제1항에 있어서, 상기 각 제2 콘택 플러그들은 텅스텐을 포함하는 가변 저항 메모리 장치.
  4. 제1항에 있어서, 상기 각 제2 트랜지스터들에 전기적으로 연결되며 상기 제3 방향으로 교대로 적층되어 상기 각 제2 콘택 플러그들에 연결된 하부 콘택 플러그들 및 하부 배선들을 더 구비하는 가변 저항 메모리 장치.
  5. 제4항에 있어서, 상기 하부 콘택 플러그들 및 상기 하부 배선들 중 적어도 일부는 구리를 포함하는 가변 저항 메모리 장치.
  6. 제1항에 있어서, 상기 각 제1 콘택 플러그들은 상기 메모리 유닛들 중 일부와 상기 제3 방향으로 오버랩되는 가변 저항 메모리 장치.
  7. 제1항에 있어서, 상기 각 제1 도전 구조물들은 상기 메모리 유닛들 중 어느 것과도 상기 제3 방향으로 오버랩되지 않는 가변 저항 메모리 장치.
  8. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판;
    상기 기판의 셀 영역 상에 형성된 트랜지스터들;
    상기 기판의 셀 영역 상에서 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 제1 내지 제4 도전 라인들;
    상기 제1 내지 제4 도전 라인들의 저면에 각각 접촉하면서 상기 수직 방향으로 연장되어 상기 트랜지스터들 중 대응하는 트랜지스터들에 각각 전기적으로 연결된 제1 내지 제4 콘택 플러그들;
    상기 제1 및 제2 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제1 가변 저항 패턴들을 포함하는 제1 메모리 유닛들;
    상기 제2 및 제3 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제2 가변 저항 패턴들을 포함하는 제2 메모리 유닛들; 및
    상기 제3 및 제4 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제3 가변 저항 패턴들을 포함하는 제3 메모리 유닛들을 구비하며,
    상기 제1 및 제3 도전 라인들은 각각이 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않고,
    상기 제2 및 제4 도전 라인들은 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않으며,
    상기 각 제2 콘택 플러그들은 상기 수직 방향을 따라 상기 제1 메모리 유닛들 중 어느 것과도 오버랩되지 않는 가변 저항 메모리 장치.
  9. 제8항에 있어서, 상기 각 제3 콘택 플러그들은 상기 수직 방향을 따라 상기 제1 및 제2 메모리 유닛들 중 어느 것과도 오버랩되지 않는 가변 저항 메모리 장치.
  10. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판;
    상기 기판의 셀 영역 상에 형성된 제1 트랜지스터들;
    상기 기판의 주변 회로 영역 상에 형성된 제2 트랜지스터;
    상기 기판의 셀 영역 상에서 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 제1 내지 제4 도전 라인들;
    상기 기판의 셀 영역 및 주변 회로 영역 상에서 상기 제4 도전 라인들 상에 형성된 상부 배선;
    상기 제1 내지 제4 도전 라인들의 저면에 각각 접촉하면서 상기 수직 방향으로 연장되어 상기 제1 트랜지스터들 중 대응하는 제1 트랜지스터들에 각각 전기적으로 연결된 제1 내지 제4 콘택 플러그들;
    상기 제2 트랜지스터와 상기 상부 배선 사이에 형성되어 이들에 각각 전기적으로 연결된 도전 구조물;
    상기 제1 및 제2 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제1 가변 저항 패턴들을 포함하는 제1 메모리 유닛들;
    상기 제2 및 제3 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제2 가변 저항 패턴들을 포함하는 제2 메모리 유닛들; 및
    상기 제3 및 제4 도전 라인들 사이에서 상기 수직 방향으로 이들이 서로 오버랩되는 영역들에 각각 형성되며, 각각이 제3 가변 저항 패턴들을 포함하는 제3 메모리 유닛들을 구비하며,
    상기 제1 및 제3 도전 라인들은 각각이 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않고,
    상기 제2 및 제4 도전 라인들은 각각이 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성되되, 상기 수직 방향을 따라 서로 오버랩되지 않으며,
    상기 각 제2 콘택 플러그들은 상기 수직 방향을 따라 상기 제1 메모리 유닛들 중 어느 것과도 오버랩되지 않는 가변 저항 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917532B2 (en) 2002-06-21 2005-07-12 Hewlett-Packard Development Company, L.P. Memory storage device with segmented column line array
JP5175526B2 (ja) 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009267219A (ja) 2008-04-28 2009-11-12 Hitachi Ltd 半導体記憶装置およびその製造方法
KR101463580B1 (ko) * 2008-06-03 2014-11-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP4929332B2 (ja) 2009-09-24 2012-05-09 株式会社東芝 電子部品の製造方法
US8355281B2 (en) 2010-04-20 2013-01-15 Micron Technology, Inc. Flash memory having multi-level architecture
JP5606479B2 (ja) 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
US8891280B2 (en) 2012-10-12 2014-11-18 Micron Technology, Inc. Interconnection for memory electrodes

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