TWI763348B - 記憶體裝置及其形成方法 - Google Patents

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吳昭誼
林佑明
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Abstract

提供一種記憶體裝置及其形成方法。記憶體裝置包括設置於基底之上的第一記憶單元。第一記憶單元包括電晶體及耦合至電晶體的資料儲存結構。電晶體包括：閘極柱結構、在側向上包繞在閘極柱結構周圍的通道層、環繞通道層的源極電極以及環繞通道層的汲極電極。汲極電極與源極電極被位於汲極電極與源極電極之間的介電層隔開。資料儲存結構包括資料儲存層，資料儲存層環繞通道層且夾置於第一電極與第二電極之間。電晶體的汲極電極與資料儲存結構的第一電極共享共用導電層。

Description

記憶體裝置及其形成方法
本發明實施例是有關於一種記憶體裝置及其形成方法。
半導體積體電路(integrated circuit，IC)行業已經歷指數增長。IC材料及設計的技術進步已產生幾代IC，其中每一代具有較前一代更小且更複雜的電路。在IC演進的過程中，功能密度(即，每晶片面積的內連裝置的數目)一般會增大，同時幾何尺寸(即，可使用製作製程形成的最小組件(或線))已減小。此種縮放製程一般藉由提高生產效率及降低相關聯成本來提供益處。
此種縮放亦已提高了處理及製造IC的複雜性，且為達成該些進步，在IC處理及製造中需要相似的發展。
本發明實施例提供一種記憶體裝置，其包括設置於基底之上的第一記憶單元。第一記憶單元包括電晶體以及耦合至所述電晶體的資料儲存結構。所述電晶體包括：閘極柱結構；通道層， 在側向上包繞在所述閘極柱結構周圍；源極電極，環繞所述通道層；以及汲極電極，環繞所述通道層。所述汲極電極藉由位於所述汲極電極與所述源極電極之間的介電層而與所述源極電極隔開。所述資料儲存結構包括資料儲存層，所述資料儲存層環繞所述通道層且夾置於第一電極與第二電極之間。所述電晶體的所述汲極電極與所述資料儲存結構的所述第一電極共享共用導電層。
本發明實施例提供一種記憶體裝置，其包括設置於基底之上的記憶陣列的第一層。所述記憶陣列的所述第一層包括堆疊結構、第一閘極柱結構、通道層及第一資料儲存層。所述堆疊結構包括自下而上堆疊的第一介電層、第一導電層、第二介電層、第二導電層及第三介電層。所述第一閘極柱結構穿過所述堆疊結構且在側向上被所述堆疊結構環繞。所述通道層設置於所述堆疊結構與所述第一閘極柱結構之間。所述第一資料儲存層設置於所述第一介電層上且在側向上位於所述第一導電層與所述通道層之間。
本發明實施例提供一種形成記憶體裝置的方法，其包括：形成第一堆疊結構，所述第一堆疊結構包括自下而上堆疊的第一介電層、第一導電層、第二介電層、犧牲層及第三介電層；將所述第一堆疊結構圖案化，以形成穿過所述第一堆疊結構的貫孔；移除所述第一導電層的被所述貫孔暴露出的一部分，以形成由所述第一導電層、所述第一介電層及所述第二介電層界定的側向凹槽；在所述側向凹槽中形成資料儲存層；在所述貫孔中形成 第一通道層及第一閘極柱結構；以及使用第二導電層替換所述犧牲層。
10:基底
11:閘極介電層
12、G:閘極電極
13:閘極間隔件
15:源極/汲極區
16、17、22、100、100a、100b、100c、123、150、200a、200b、200c:介電層
18:源極/汲極接觸件
20:閘極接觸件
23:導電特徵
25:內連結構
50:結構
101:導電層
102:犧牲層
103:圖案化的罩幕層
103a:開口
105:貫孔/開口
107:凹槽/側向凹槽
108:資料儲存層
108’:資料儲存材料層
109、120:導電層
110:通道層
112:介電層
114:導電層
115:柱結構
116:狹縫溝槽
118:空腔
122:隔離結構
125、128、225:導通孔
126、226:導電線
214:閘極柱
500A、500B、500C、500D、500E、500F:記憶陣列
1000A、1000B、1000C、1000D、1000E、1000F:記憶體裝置
A、B:放大剖視圖
A-A’、B-B’、I-I’、II-II’:線
BL:位元線
CA0:電流幅度
CA1:電流幅度/第一電流幅度
CA2:第二電流幅度
CA3:第三電流幅度
CA4:第四電流幅度
CP1、CP2:電流路徑
CR:單元區
D:汲極電極
D1、D2、D3:方向
DS1:資料儲存結構
Ireset:重置電流
IS:內側壁
Iset:設定電流
MC1、MC2:記憶單元
S:源極電極
SL:源極線
ST、ST1:堆疊結構
T1:電晶體
Tr1:第一層
Tr2:第二層
VA:電壓幅度
Vreset:重置電壓
Vset:設定電壓
W、W0、W1:脈衝寬度
W1’:第一脈衝寬度
W2:第二脈衝寬度
W3:第三脈衝寬度
W4:第四脈衝寬度
WL、WL1、WL2:字元線
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1至圖3、圖4A、圖4B、圖5A、圖5B、圖6、圖7A、圖7B、圖8A至圖8C、圖9A至圖9D、圖10A至圖10D、圖11A至圖11D、圖12A至圖12D及圖13A至圖13E是示出根據本揭露一些實施例的形成記憶體裝置的方法中的中間階段的各種視圖。
圖14A至圖14C是分別示出根據本揭露一些實施例的在相變隨機存取記憶體(phase-change random access memory，PCRAM)裝置的設定(set)操作期間電流幅度(current amplitude)與時間的圖。
圖14D是示出根據本揭露一些實施例的在PCRAM裝置的重置(reset)操作期間電流幅度與時間的圖。
圖15A是示出根據本揭露一些實施例的在電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置的設定操作期間電壓幅度與時間的圖。
圖15B是示出根據本揭露一些實施例的在電阻式隨機存取記 憶體(RRAM)裝置的重置操作期間電壓幅度與時間的圖。
圖16是示出根據本揭露一些實施例的記憶體裝置的剖視圖。
圖17A及圖17B示出根據本揭露一些實施例的記憶體裝置的剖視圖及平面圖。圖17A是沿著圖17B所示線I-I’截取的剖視圖，且圖17B是沿著圖17A所示線B-B’截取的平面圖。
圖18至圖20是示出根據本揭露一些實施例的記憶體裝置的剖視圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中 所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1至圖3、圖4A、圖4B、圖5A、圖5B、圖6、圖7A、圖7B、圖8A至圖8C、圖9A至圖9D、圖10A至圖10D、圖11A至圖11D、圖12A至圖12D及圖13A至圖13E是示出根據本揭露一些實施例的形成記憶體裝置的方法中的中間階段的各種視圖。
參照圖1，提供基底10。基底10可為半導體基底(例如塊狀半導體基底、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等)，所述半導體基底可為經摻雜的(例如，使用p型摻雜劑或n型摻雜劑)或未經摻雜的。基底10可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如掩埋氧化物(buried oxide，BOX)層、氧化矽層等。絕緣體層設置於基底(通常是矽或玻璃基底)上。亦可使用其他基底，例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)。在一些實施例中，基底10的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或 其組合。在一些實施例中，可在基底10上及/或基底10中形成主動裝置(例如，電晶體、二極體等)及/或被動裝置(例如，電容器、電阻器等)。
圖1進一步示出可形成於基底10之上的電路。所述電路包括位於基底10上的電晶體。所述電晶體可包括位於基底10的頂表面之上的閘極介電層11以及位於閘極介電層11之上的閘極電極12。在閘極介電層11的側壁及閘極電極12的側壁上形成閘極間隔件13。在基底10中設置有源極/汲極區15，且源極/汲極區15設置在包括閘極介電層11、閘極電極12及閘極間隔件13的閘極結構的相對兩側。所述電晶體可包括鰭型場效電晶體(fin field effect transistor，FinFET)、奈米結構(例如，奈米片、奈米線、環繞式閘極(gate-all-around)等)FET(奈米FET(nano-FET))、平面FET、類似電晶體或其組合。
在基底10上設置有介電層16且介電層16在側向上位於電晶體的閘極結構旁邊，並且在介電層16及閘極結構上設置有介電層17。介電層16亦可被稱為第一層間介電(interlayer dielectric，ILD)層，且介電層17亦可被稱為第二ILD層。源極/汲極接觸件18穿過介電層17及16，以電性耦合至源極/汲極區15。閘極接觸件20穿過介電層17，以電性耦合至閘極電極12。在介電層17、源極/汲極接觸件18及閘極接觸件20之上設置內連結構25。舉例而言，內連結構25包括一或多個堆疊的介電層22及形成於所述一或多個介電層22中的導電特徵(或被稱為內連層) 23。導電特徵23可包括彼此內連的多層導電線與導通孔。內連結構25可電性連接至電晶體的閘極接觸件20及源極/汲極接觸件18，以形成功能電路，例如邏輯電路。在一些實施例中，功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖1論述了形成於基底10之上的電晶體，然而亦可形成其他主動裝置(例如，二極體等)及/或被動裝置(例如，電容器、電阻器等)作為功能電路的部件。
圖2至圖13A至圖13E是示出在圖1中所示的結構50的電晶體之上形成記憶陣列的方法中的中間階段的各種視圖。應注意，為簡明起見，在圖2及以下各圖中未具體示出結構50中所包括的組件。
參照圖1及圖2，在圖1所示結構50上形成包括多個層的堆疊結構ST。在一些實施例中，堆疊結構ST可在電晶體之上設置於內連結構25的中間層級中。在一些替代實施例中，堆疊結構ST可形成於內連結構25之上(例如內連結構25的所有內連層上方)。
參照圖2，在一些實施例中，堆疊結構ST包括依序堆疊於結構50上的介電層100a、導電層101、介電層100b、犧牲層102及介電層100c。介電層100a至100c可被統稱為介電層100。在一些實施例中，介電層100包含合適的介電材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。犧牲層102可在後續步驟中被圖 案化且被替換以界定導電特徵(例如，源極線)。犧牲層102可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。在實施例中，犧牲層102與介電層100由不同的材料形成。舉例而言，介電層100包含氧化矽，而犧牲層102包含氮化矽。導電層101可包含金屬、金屬氮化物或金屬合金，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其合金、其組合等。介電層100、導電層101及犧牲層102可各自使用例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、電漿增強型化學氣相沈積(plasma enhanced CVD，PECVD)等形成。
參照圖3及圖4A，將堆疊結構ST圖案化，以在堆疊結構ST中形成多個貫孔105。將堆疊結構ST圖案化可包括光微影製程及蝕刻製程。舉例而言，如圖3中所示，在堆疊結構ST上形成圖案化的罩幕層103。圖案化的罩幕層103具有多個開口(例如孔)103a，以暴露出堆疊結構ST的頂表面的一些部分。圖案化的罩幕層103可包括藉由光微影製程形成的圖案化的光阻。在一些實施例中，圖案化的罩幕層103包括一或多個硬罩幕層及位於所述一或多個硬罩幕層上的光阻層。在此種實施例中，藉由光微影將光阻層圖案化，且接著藉由可接受的蝕刻製程(例如乾式蝕刻(例如，反應性離子蝕刻(reactive ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)等)、濕式蝕刻、類似蝕刻或其組合)將光阻層的圖案轉移至所述一或多個硬罩幕層。
參照圖3及圖4A，使用圖案化的罩幕層103作為蝕刻罩幕來執行蝕刻製程，以移除堆疊結構ST的被圖案化的罩幕層103的開口103a暴露出的部分，使得圖案化的罩幕層103的圖案被轉移至堆疊結構ST中，且在堆疊結構ST中形成多個開口105。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，蝕刻製程是非等向性蝕刻製程(anisotropic etching process)。
圖4B示出沿著圖4A所示線A-A’的平面圖，且圖4A是沿著圖4B所示線I-I’截取的剖視圖。
參照圖4A及圖4B，在一些實施例中，開口105是貫孔。貫孔105穿過堆疊結構ST且自介電層100c的頂表面延伸至介電層100a的底表面。換言之，貫孔105由堆疊結構ST的內側壁及結構50的頂表面(例如，介電層的頂表面)界定。在一些實施例中，貫孔105可為圓柱形的孔或類似者。貫孔105的橫截面形狀可為矩形、正方形或類似形狀，且貫孔105的俯視圖可為圓形、橢圓形或類似形狀。然而，本揭露並非僅限於此。貫孔105可被形成為任何合適的形狀。
在一些實施例中，在堆疊結構ST中形成多個貫孔105，且貫孔105可部分地用於界定記憶單元。貫孔105可沿著方向D1及D2排列成包括多個列及多個行的陣列。方向D1及D2可為與基底10(圖1)的頂表面平行的水平方向且可實質上彼此垂直。在一些實施例中，沿著方向D1排列於同一列中的貫孔105可實質上彼此對準，而沿著方向D2排列於同一行中的貫孔105可實質上 彼此對準。應注意，圖4B中所示的貫孔105的數目以及排列僅用於例示說明，且本揭露並非僅限於此。可依據產品設計及要求而在堆疊結構ST中以任何合適的排列形成任何合適數目的貫孔105。
參照圖4A及圖5A，藉由灰化製程、剝離製程、類似製程或其組合來移除圖案化的罩幕層103。移除被貫孔105暴露出的導電層101的部分，使得導電層101在側向上凹陷以形成多個凹槽107。凹槽107亦可被稱為側向凹槽。移除導電層101可包括執行蝕刻製程，例如濕式蝕刻、乾式蝕刻或其組合。蝕刻製程具有堆疊結構ST的導電層101對相鄰的層(例如，介電層100及犧牲層102)的高蝕刻選擇性比，且在蝕刻製程期間實質上不移除所述相鄰的層。在一些實施例中，可在移除圖案化的罩幕層103之前或之後執行蝕刻製程。
圖5B示出沿著圖5A所示線B-B’的平面圖，且圖5A是沿著圖5B所示線I-I’截取的剖視圖。
參照圖5A及圖5B，凹槽107中的每一者與貫孔105中的對應一者在空間上連通。在一些實施例中，凹槽107由導電層101的內側壁、介電層100a的頂表面的一些部分及介電層100b的底表面的一些部分界定。凹槽107的俯視圖可為環形形狀，例如圓環形形狀、橢圓環形形狀或類似形狀。凹槽107可與對應的貫孔105同心。然而，本揭露並非僅限於此。
參照圖6，藉由合適的沈積製程(例如ALD等)形成資 料儲存材料層108’，資料儲存材料層108’填入凹槽107中。在一些實施例中，資料儲存材料層108’亦沈積在堆疊結構ST的頂表面上及貫孔105中。在一些實施例中，資料儲存材料層108’實質上填滿凹槽107。可依據產品設計及要求選擇用於形成資料儲存材料層108’的各種材料。舉例而言，資料儲存材料層108’可包含針對相變隨機存取記憶體(PCRAM)裝置配置的相變材料、針對電阻式隨機存取記憶體(RRAM)裝置配置的可變電阻材料、或者針對動態隨機存取記憶體(dynamic random access memory，DRAM)裝置配置的介電材料。稍後將在以下闡述針對不同記憶體裝置所配置的各種材料的細節。
參照圖6及圖7A，移除資料儲存材料層108’的位於凹槽107之外的部分，進而在凹槽107中形成資料儲存層108。移除資料儲存材料層108’可包括蝕刻製程，例如乾式蝕刻。蝕刻製程可為非等向性的。在一些實施例中，蝕刻製程具有資料儲存材料層108’對其他相鄰的層(例如，堆疊結構ST的介電層100、犧牲層102等)的高蝕刻選擇性比。在一些實施例中，在蝕刻製程期間實質上未移除堆疊結構ST的層。藉由蝕刻製程，移除資料儲存材料層108’的位於介電層100c的頂表面上及貫孔105中的部分，而由於凹槽107的體積小，因此資料儲存材料層108’的一些部分實質上保留於凹槽107內。一般而言，由於電漿可能難以進入小的凹陷(例如，孔、槽及/或狹縫)部分中，因此相較於小的凹陷部分中的層，電漿乾式蝕刻對寬且平坦的區域中的層蝕刻得更 快。因此，資料儲存材料層108’可保留於凹槽107中且界定資料儲存層108。在一些實施例中，實質上未移除凹槽107中的資料儲存材料層108’，且所得資料儲存層108的側壁可與堆疊結構ST的側壁實質上對準。在一些其他實施例中，凹槽107中的資料儲存材料層108’可能被輕微蝕刻，且所得資料儲存層108可自堆疊結構ST的側壁輕微凹陷。
圖7B是沿著圖7A所示線B-B’的平面圖，且圖7A是沿著圖7B所示線I-I’截取的剖視圖。
參照圖7A及圖7B，資料儲存層108形成於導電層101的凹槽107中。在一些實施例中，資料儲存層108的俯視圖是環形形狀，例如圓環形形狀或橢圓環形形狀或類似形狀。資料儲存層108的外側壁接觸導電層101，而資料儲存層108的內側壁被貫孔105暴露出。資料儲存層108的頂表面及底表面分別接觸介電層100b及100a。
在一些實施例中，資料儲存層108的內側壁IS可與堆疊結構ST的介電層100及犧牲層102的對貫孔105進行界定的側壁實質上對準。在此種實施例中，凹槽107實質上被資料儲存層108完全填充。然而，本揭露並非僅限於此。在替代實施例中，如放大剖視圖A及B中所示，資料儲存層108的內側壁IS可自堆疊結構ST的側壁在側向上偏移(例如，在側向上凹陷)。在此種實施例中，資料儲存層108的凹陷的內側壁IS可實質上是直的或朝向導電層101是弧形的。換言之，凹槽107可被資料儲存層108 局部地填充，且凹槽107的未被資料儲存層108填充的部分可暴露出或可不暴露出介電層100a的頂表面的一些部分及/或介電層100b的底表面的一些部分。
參照圖8A，在貫孔105中的每一者中形成通道層110、介電層112及導電層114。通道層110包含適合為電晶體提供通道區的材料。在一些實施例中，通道層110包含金屬氧化物、氧化物半導體或其組合。通道層110的材料可為或可包含非晶氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦鋅(indium zinc oxide，IZO)、氧化銦鎵、其他適用的材料或其組合。在一些實施例中，通道層110覆蓋且在實體上接觸介電層100的側壁及犧牲層102的側壁以及資料儲存層108的側壁。在資料儲存層108自堆疊結構ST的側壁在側向上凹陷的一些實施例中，通道層110的一些部分可在側向上延伸至填充凹槽107的未被資料儲存層108填充的部分，且通道層110的所述部分可接觸或可不接觸介電層100a的頂表面及/或介電層100b的底表面，如放大剖視圖A及B中所示。
介電層112在側向上夾置於導電層114與通道層110之間。在一些實施例中，介電層112可包含例如氧化矽、氮化矽、氮氧化矽等。在替代實施例中，介電層112可包含針對鐵電場效電晶體(ferroelectric field effect transistor，FeFET)所配置的鐵電材料，此將在下文進行詳細闡述。導電層114在側向上被介電層112及通道層110環繞且亦可被稱為導電柱。導電柱114與介電層 112的組合亦可被稱為柱結構115。導電層114包含合適的導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等。通道層110、介電層112及導電層114中的每一者的形成方法可包括合適的沈積製程，例如CVD、PVD、ALD、PECVD等。在一些實施例中，通道層110的頂表面、介電層112的頂表面及導電層114的頂表面與介電層100c的頂表面實質上共面或齊平。
在一些實施例中，通道層110的底部及介電層112的底部是敞開的，且導電層114的底表面被暴露出。通道層110的底表面、介電層112的底表面及導電層114的底表面可實質上彼此共面。在此種實施例中，形成通道層110、介電層112及導電層114可包括在堆疊結構ST之上沈積通道材料以填入貫孔105。通道材料覆蓋堆疊結構ST的頂表面且對貫孔105的側壁及底表面進行襯墊。此後，執行蝕刻製程(例如回蝕製程)，以移除堆疊結構ST的頂表面上及貫孔105的底表面上的通道材料的水平部分，進而形成對貫孔105的側壁進行襯墊的通道層110。
此後，執行與通道層110的製程相似的製程，以形成介電層112。舉例而言，在堆疊結構ST的頂表面上沈積介電材料且所述介電材料填入貫孔105中，以覆蓋通道層110的側壁及貫孔105的底表面。此後，執行蝕刻製程(例如回蝕製程)，以移除堆疊結構ST的頂表面上及貫孔105的底表面上的介電材料的水平部分，而介電材料保留於通道層110的側壁上，以形成介電層112。之後，在堆疊結構ST之上沈積導電材料且所述導電材料對貫孔 105的未被通道層110及介電層112填充的其餘部分進行填充。接著執行回蝕製程或平坦化製程(例如，化學機械研磨(chemical mechanical polishing，CMP))，以移除堆疊結構ST的頂表面之上的導電材料的多餘部分。然而，本揭露並非僅限於此。
圖8B及圖8C分別示出沿著圖8A所示線A-A’及B-B’的平面圖，且圖8A是沿著圖8B或圖8C所示線I-I’截取的剖視圖。
參照圖8A至圖8C，在一些實施例中，從平面圖來看，通道層110及介電層112是環形形狀，例如圓環形形狀、橢圓環形形狀或類似形狀。導電層114的俯視圖可為圓形、橢圓形或類似形狀。
圖9A至圖9D至圖13A至圖13D以剖視圖及平面圖示出後續製程。圖9A至圖13A分別是沿著圖9C/圖9D至圖13C/圖13D所示線I-I’截取的剖視圖。圖9B至圖13B分別是沿著圖9C/圖9D至圖13C/圖13D所示線II-II’截取的剖視圖。圖9C至圖13C分別是沿著圖9A/圖9B至圖13A/圖13B所示線A-A’的平面圖。圖9D至圖13D分別是沿著圖9A/圖9B至圖13A/圖13B所示線B-B’的平面圖。
參照圖9A至圖9D，之後將堆疊結構ST圖案化以形成狹縫溝槽(slit trench)116。狹縫溝槽116切穿過堆疊結構ST以界定單元區(cell region)，且形成具有狹縫溝槽116的堆疊結構ST1。圖案化方法可包括光微影製程及蝕刻製程。舉例而言，在堆疊結構ST上形成圖案化的罩幕層(未示出)，且使用圖案化的罩 幕層作為蝕刻罩幕執行蝕刻製程，以移除堆疊結構ST的介電層100的一些部分、犧牲層102的一些部分及導電層101的一些部分。在一些實施例中，狹縫溝槽116可沿著與基底10(圖1)垂直的方向D3自介電層100c的頂表面垂直地延伸至介電層100a的底表面。狹縫溝槽116的側壁暴露出堆疊結構ST1的介電層100、導電層101及犧牲層102。在一些實施例中，多個狹縫溝槽116被形成為沿著方向D1在側向上平行地延伸且將堆疊結構ST1劃分成多個離散區段，以用於界定單元區。堆疊結構ST1的離散區段沿著方向D2排列且藉由狹縫溝槽116彼此隔開。
參照圖9A至圖9D及圖10A至圖10D，移除被狹縫溝槽116暴露出的犧牲層102，且在介電層100b與介電層100c之間形成空腔118，且空腔118在側向上位於通道層110及柱結構115旁邊。空腔118與狹縫溝槽116在空間上連通。移除犧牲層102可包括蝕刻製程，例如濕式蝕刻、乾式蝕刻或其組合。蝕刻製程具有犧牲層102對相鄰的層(例如，介電層100、導電層101等)的高蝕刻選擇性比。在一些實施例中，完全移除犧牲層102，而實質上未移除介電層100及導電層101。
參照圖11A至圖11D，在空腔118中形成導電層120。導電層120可包含與導電層101的材料相似、相同或不同的材料。舉例而言，導電層120可包含金屬、金屬氮化物或金屬合金，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其合金、其組合等。形成導電層120可包括藉由合適的沈積製程(例如ALD、 CVD、PVD、PECVD、類似製程或其組合)在堆疊結構ST1之上沈積導電材料。導電材料可覆蓋堆疊結構ST1的頂表面且填入狹縫溝槽116及空腔118中。此後，移除導電材料的位於空腔118之外(即，位於堆疊結構ST1的頂表面上及狹縫溝槽116中)的部分，而導電材料保留於空腔118中，以形成導電層120。移除導電材料可包括蝕刻製程，例如乾式蝕刻製程。在一些實施例中，蝕刻製程是非等向性的，使得在蝕刻製程期間實質上未移除空腔118中的導電材料及導電層101。圖9A至圖9D至圖11A至圖11D中所示的製程亦可被稱為金屬替換製程(metal replacement process)。在本揭露的實施例中，導電層120藉由金屬替換製程形成，而導電層101不是藉由金屬替換製程形成，而是在製作製程開始時(即，在形成堆疊結構ST1時)形成導電層101。
參照圖12A至圖12D，在空腔118中形成導電層120之後，在狹縫溝槽116中形成絕緣材料，以形成隔離結構122。絕緣材料可包括氧化矽、氮化矽、氮氧化矽、類似材料或其組合。形成絕緣材料可包括在狹縫溝槽116中及介電層100c的頂表面之上沈積絕緣材料。此後，執行平坦化製程(例如CMP)，以移除介電層100c的頂表面之上的絕緣材料的多餘部分，同時絕緣材料保留於狹縫溝槽116中，以形成隔離結構122。隔離結構122穿過堆疊結構ST1且將堆疊結構ST1分隔成用於界定記憶單元區的多個區段。在一些實施例中，堆疊結構ST1的每一區段對應於記憶單元區。
舉例而言，多個隔離結構122在方向D1上平行地延伸且將堆疊結構ST1分隔成沿著方向D2排列的多個區段，以界定多個單元區CR。換言之，單元區CR沿著方向D2排列且藉由隔離結構122彼此隔開。
參照圖13A至圖13D，在一些實施例中，藉由合適的沈積製程(例如CVD、PECVD等)在堆疊結構ST1上形成介電層123。介電層123可包含氧化矽、氮化矽、氮氧化矽、類似材料或其組合。在介電層123中形成多個導通孔125且所述多個導通孔125著陸(landing)於導電柱114上。在介電層123上形成多條導電線126且所述多條導電線126經由導通孔125電性連接至導電柱114。導通孔125及導電線126可包含選自與導電層101、120或114相同的候選材料中的材料。舉例而言，導通孔125及導電線126可包含金屬、金屬氮化物或金屬合金，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其合金、其組合等。在一些實施例中，在介電層123上設置附加介電層(未示出)，以覆蓋導電線126的側壁及/或頂表面。可使用任何合適的製程(例如單鑲嵌製程、雙鑲嵌製程等)形成導通孔125及導電線126。
圖13E示出圖13A及圖13B的俯視圖。參照圖13A、圖13B及圖13E，在一些實施例中，導電線126被形成為沿著方向D2平行地延伸，且導電線126中的每一者電性連接至沿著方向D1排列於同一行中的不同單元區CR中的多個導電柱114。在一些實施例中，導電線126經由導通孔125電性連接至導電柱114。
參照圖1及圖13A至圖13E，在一些實施例中，因此形成包括記憶陣列(或被稱為記憶單元陣列)500A的記憶體裝置1000A。可執行另外的製程(未示出)以在記憶陣列500A上形成其他層，以完成半導體晶粒的製作。在一些實施例中，可在半導體晶粒的後段製程(back end of line，BEOL)中設置記憶陣列500A。舉例而言，記憶陣列500A可設置於結構50的內連結構25中。在一些實施例中，記憶陣列500A可設置於內連結構的頂部導電層中(例如半導體晶粒中的所有其他內連層上方)。在一些其他實施例中，記憶陣列500A可設置於內連結構25的中間層中，且半導體晶粒可包括例如位於記憶陣列500A上方及下方的附加內連層。在一些實施例中，記憶陣列500A經由設置於內連結構25(圖1)中的多個導通孔及導線(未示出)電性耦合至包括結構50中的電晶體的邏輯電路。
在一些實施例中，記憶陣列500A包括沿著方向D2排列且藉由隔離結構122彼此隔開的多個單元區CR。單元區CR可各自沿著方向D1延伸且包括沿著方向D1排列的多個記憶單元MC1。方向D1與方向D2可實質上彼此垂直且與基底10的頂表面平行。換言之，記憶陣列500A可至少包括排列成包括列及行的陣列的多個記憶單元MC1。在一些實施例中，在同一單元區CR中，記憶單元MC1沿著方向D1排列成列，且不同單元區CR中的記憶單元MC1可沿著方向D2彼此對準且可排列成行。應注意，每一單元區CR中所包括的記憶單元的數目並非僅限於圖中所示 的數目。
在一些實施例中，記憶陣列500A包括堆疊結構ST1，堆疊結構ST1包括自下而上堆疊的介電層100a、導電層101、介電層100b、導電層120及介電層100c。導電柱114、介電層112及通道層110穿過堆疊結構ST1且在側向上被堆疊結構ST1環繞。資料儲存層108設置於導電層101與通道層110之間。在一些實施例中，在單元區CR中的每一者中包括多個記憶單元MC1。記憶單元MC1各自包括電晶體T1，電晶體T1由柱結構115中的對應一者、通道層110、環繞對應的柱結構的導電層120的一部分、以及環繞對應的柱結構的導電層101的一部分構成。在一些實施例中，導電柱114中的對應一者用作電晶體T1的閘極電極G且亦可被稱為閘極柱。介電層112用作電晶體T1的閘極介電層。對應的柱結構亦可被稱為閘極柱結構。通道層110用作電晶體T1的通道。導電層120的所述部分用作電晶體T1的源極電極S，且導電層101的所述部分用作電晶體T1的汲極電極D。換言之，電晶體T1包括閘極柱(例如，導電柱114中的對應一者)、閘極介電層112的一部分、通道層110的一部分、汲極電極D(例如，導電層101的一部分)及源極電極S(例如，導電層120的一部分)。
記憶單元MC1更包括耦合至對應的電晶體T1(例如，對應的電晶體T1的汲極側)的對應的資料儲存結構DS1。資料儲存結構DS1包括資料儲存層108的一部分及設置於資料儲存層108的相對側上的電極。在一些實施例中，導電層101的一部分用 作所述電極中的一者(例如，資料儲存結構DS1的第一電極)，且通道層110的一部分可用作所述電極中的另一者(例如，資料儲存結構DS1的第二電極)。換言之，電晶體T1的汲極電極D與資料儲存結構DS1的第一電極可共享共用導電層101，而電晶體T1的通道與資料儲存結構DS1的第二電極可共享共用層(例如，通道層110(例如半導體氧化物或金屬氧化物層))。在一些實施例中，導電層101的一部分用作電晶體T1的汲極電極D及資料儲存結構DS1的第一電極二者，且通道層110的一部分用作電晶體T1的通道區及資料儲存結構DS1的第二電極二者。
在一些實施例中，導電層101、導電層120及導電層126分別用作記憶陣列500A的位元線BL、源極線SL及字元線(WL)。位元線BL與源極線SL沿著方向D1平行地延伸且藉由介電層100b在垂直方向上彼此隔開。字元線WL設置於源極線SL及位元線BL之上且進一步在與方向D1垂直的方向D2上延伸。在一些實施例中，位元線BL電性連接位於同一單元區CR內在方向D1上排列的多個記憶單元MC1的多個汲極電極D；源極線SL電性連接位於同一單元區CR內在方向D1上排列的多個記憶單元MC1的多個源極電極S；且字元線WL電性連接位於不同的單元區CR中且沿著方向D2排列於同一行中的多個記憶單元MC1的多個閘極電極G。
仍參照圖13A至圖13E，在本揭露的實施例中，閘極柱結構115中的每一者在方向D3上延伸，在垂直方向上穿過包括源 極線SL及位元線BL的堆疊結構ST1，且在側向上被源極電極S/源極線SL(例如，導電層120)及汲極電極D/位元線BL(例如，導電層101)環繞。通道層110穿過堆疊結構ST1，在側向上包繞在閘極柱結構115中的每一者周圍，且在側向上夾置於閘極柱結構與堆疊結構ST1之間。通道層110在方向D3上垂直地延伸且亦可被稱為垂直通道。在一些實施例中，通道層110與源極電極S/源極線SL(例如，導電層120)實體接觸，且藉由資料儲存層108與汲極電極D/位元線BL(例如，導電層101)在側向上間隔開。資料儲存層108嵌置於堆疊結構ST1中且在側向上環繞通道層110及閘極柱結構115。在一些實施例中，資料儲存層108與通道層110實體接觸且在側向上被汲極電極D/位元線BL(即，導電層101)環繞。
仍參照圖13A至圖13D，在一些實施例中，閘極介電層112包含介電材料(例如氧化矽)，且資料儲存層108可為相變材料且亦可被稱為相變記憶體(phase change memory，PCM)層。在此種實施例中，記憶單元MC1亦可被稱為PCM單元或相變隨機存取記憶體(PCRAM)單元，且記憶體裝置1000A是PCRAM裝置。PCRAM單元具有一個電晶體一個電阻器(one transistor one resistor，1T1R)配置。所述一個電晶體是指電晶體T1，且資料儲存結構DS1是所述一個電阻器，且是由PCM層108及設置於PCM層108的相對側上的兩個電極(例如，導電層101的一部分及通道層110的一部分)所構成。
在一些實施例中，相變材料可為或可包括例如硫屬化物材料，所述硫屬化物材料包括至少一種硫屬元素離子(例如週期表第VI行中的化學元素)、硫(S)、硒(Se)、碲(Te)、硫化硒(SeS)、鍺銻碲(GeSbTe)、銀銦銻碲(AgInSbTe)等。在一些實施例中，PCM層108可為或可包含例如鍺碲化合物(GeTeX)、砷碲化合物(AsTeX)或砷硒化合物(AsSeX)，其中X可為或可包括例如以下元素：如鍺(Ge)、矽(Si)、鎵(Ga)、鑭系元素(ln)、磷(P)、硼(B)、碳(C)、氮(N)、氧(O)、前述的組合等。
在一些實施例中，PCM層108具有可變的相位(phase)，可變的相位各自表示資料位元。舉例而言，PCM層108具有可在不同條件下互換的結晶相與非晶相。結晶相及非晶相可分別表示二進制「1」及二進制「0」，或反之亦然。因此，PCM層108具有對應於不同相位的不同電阻。舉例而言，PCM層108在非晶相狀態下具有相對高的電阻，此可用於表示儲存於PCM單元MC1中的資料是二進制「0」，而PCM層108在結晶相狀態下具有相對低的電阻，此可用於表示儲存於PCM單元MC1中的資料是二進制「1」。在一些實施例中，藉由提供合適的偏壓條件，PCM層108可在電阻的不同狀態(例如，具有低電阻的第一狀態與具有高電阻的第二狀態)之間切換以儲存資料。
在PCM單元MC1的操作期間，可藉由切換PCM層108的相位來對PCM單元MC1的資料狀態進行設定(set)及重置(reset)。在一些實施例中，在操作期間，PCM層108依據施加於 PCM層108兩端的電壓而在非晶狀態(例如，高電阻)與結晶相(例如，低電阻)之間變化。舉例而言，在操作(例如，設定或重置)期間，將第一電壓Vg施加至閘極電極G，且將第二電壓Vd施加至汲極電極D，同時將源極電極接地(例如，施加至源極電極S的電壓Vs為0)，進而形成流經PCM層108的電流(或被稱為寫入電流)。在一些實施例中，如圖13A中所示，在PCM單元MC1的操作期間，寫入電流路徑CP1可自汲極電極D流經PCM層108及通道層110且流至源極電極S。
在一些實施例中，在設定操作期間，可藉由使用由流經PCM層108的電流CP1所產生的焦耳(Joule)加熱將PCM層108加熱至相對低的溫度(例如，高於PCM層108的結晶點但低於PCM層108的熔點)來將PCM層108切換至結晶相。在設定操作中流經PCM層108的電流亦可被稱為設定電流Iset。在重置操作期間，可藉由使用由流經PCM層108的另一電流所產生的焦耳加熱將PCM層108加熱至相對高的溫度(例如，高於PCM層108的熔點)來將PCM層108切換至非晶相。在重置操作中流經PCM層108的電流亦可被稱為重置電流Ireset。
圖14A至圖14C是分別示出在PCM單元的設定操作期間電流幅度與時間的圖，且圖14D是示出在PCM單元的重置操作期間電流幅度與時間的圖。
參照圖14A至圖14D，在一些實施例中，設定電流Iset具有比重置電流Ireset的電流幅度更低的電流幅度及比重置電流 Ireset的時間(例如，總脈衝寬度)更長的時間。由此，由相對較低的設定電流Iset產生的相對低的溫度將PCM層108加熱達相對長的時間，以促進PCM層108在設定操作期間的結晶，而可由相對高的重置電流Ireset產生的相對高的溫度將PCM層108加熱達相對短的時間，以在重置操作期間將PCM層108切換至非晶狀態。舉例而言，如圖14A及圖14D中所示，設定電流Iset的電流幅度CA1低於重置電流Ireset的電流幅度CA0，且設定電流Iset的脈衝寬度W1可大於重置電流Ireset的脈衝寬度W0。在一些實施例中，舉例而言，設定電流Iset的脈衝寬度W1可介於100奈秒至200奈秒的範圍內，而重置電流Ireset的脈衝寬度W0可小於20奈秒。
在一些實施例中，在設定操作期間，設定電流Iset可具有恆定的電流幅度CA1，如圖14A中所示。作為另外一種選擇，設定電流Iset可具有可變電流幅度。舉例而言，設定電流Iset可具有第一脈衝寬度W1’的第一電流幅度CA1，且接著電流幅度自第一電流幅度CA1逐漸減小，直至電流幅度減小至零為止，如圖14B中所示。在一些其他實施例中，設定電流Iset可具有各自具有一脈衝寬度的各種電流幅度。舉例而言，如圖14C中所示，設定電流Iset可具有具備第一脈衝寬度W1’的第一電流幅度CA1、具有第二脈衝寬度W2的第二電流幅度CA2、具有第三脈衝寬度W3的第三電流幅度CA3、具有第四脈衝寬度W4的第四電流幅度CA4，以此類推。電流幅度可自第一電流幅度CA1至第四電流幅度CA4依序減小。儘管在圖14C中使用四種不同的電流幅度，然而可對 設定電流Iset施加更多或更少的電流幅度。
返回參照圖13A至圖13D，在一些其他實施例中，閘極介電層112包含介電材料，例如氧化矽、氮化矽、氮氧化矽、類似材料或其組合。資料儲存層108可包含具有可變電阻的介電材料。舉例而言，可變電阻層108可包含金屬氧化物(例如HfO2)或氧化金屬(例如WOx、HfOx、AlOx)、或類似材料或其組合。在此種實施例中，資料儲存層108亦可被稱為可變電阻層。記憶單元MC1是電阻式隨機存取記憶體(RRAM)單元，且記憶體裝置1000A亦可被稱為RRAM裝置。
在此種實施例中，記憶單元MC1中的每一者具有一個電晶體一個電阻器(1T1R)配置，其中所述一個電晶體是指電晶體T1，且資料儲存結構DS1是所述一個電阻器，其包括可變電阻層108及設置於可變電阻層108的相對側上的兩個電極(例如，導電層101的一部分及通道層110的一部分)。
在一些實施例中，可變電阻層108可依據施加於可變電阻層108兩端的不同電壓而在多個電阻率狀態(例如，高電阻率狀態與低電阻率狀態)之間切換。此種電阻切換發生的機制與選擇性的排列於可變電阻層108內的導電燈絲有關。在一些實施例中，在形成操作期間，在可變電阻層108兩端施加特定電壓(例如，形成電壓)，以在可變電阻層108中初始地形成導電燈絲(conductive filament)。此形成電壓產生高電場且促使在可變電阻層108中形成局部氧空缺(vacancy)。該些局部氧空缺傾向於對準 以形成導電燈絲，所述導電燈絲可在位於可變電阻層108的相對側上的電極(例如，導電層101的一部分與通道層110的一部分)之間延伸。在形成操作之後，可變電阻層108具有相對低的電阻率。在一些實施例中，形成電壓通常是與用於設定或重置記憶單元的電壓不同的電壓且通常是具有較高的值。在寫入(例如，設定或重置)操作期間，依據所施加的電壓而定，可變電阻介電層108將在與第一資料狀態(例如，二進制「0」)相關聯的高電阻狀態和與第二資料狀態(例如，二進制「1」)相關聯的低電阻狀態之間經受可逆改變，或者反之。
在設定操作期間，施加於可變電阻層108兩端的設定電壓可具有與形成電壓不同的極性。舉例而言，將第一電壓施加至閘極電極G，將第二電壓施加至汲極電極D，且將源極電極接地，進而使可變電阻層108中的導電燈絲解離，且因此增大可變電阻層108的電阻。換言之，可將可變電阻層108設定為處於與第一資料狀態(例如，二進制「0」)對應的高電阻狀態。在一些實施例中，在設定操作期間，電流自汲極電極D流經可變電阻層108及通道層110，且流動至源極電極S，如電流路徑CP1所示。
在重置操作期間，將電壓反向(reverse)且施加於可變電阻層108兩端。亦即，施加於可變電阻層108兩端的重置電壓具有與設定電壓不同的極性。舉例而言，將第一電壓施加至閘極電極G，將第二電壓施加至源極電極S，且將汲極電極D接地，進而促使導電燈絲(例如，氧空缺)在可變電阻層108中的形成 且因此減小可變電阻層108的電阻。換言之，將可變電阻層108重置為處於與第二資料狀態(例如，「1」)對應的低電阻狀態。在一些實施例中，在重置操作期間，電流自源極電極S流經通道層110及可變電阻層108，且流動至汲極電極D，如電流路徑CP2所示，電流路徑CP2與電流路徑CP1方向相反。
圖15A及圖15B是示出在RRAM單元的設定操作及重置操作期間電壓幅度與時間的圖。如圖13A、圖15A及圖15B中所示，在一些實施例中，施加於可變電阻層108兩端的設定電壓Vset的電壓幅度VA與施加於可變電阻層108兩端的重置電壓Vreset的電壓幅度VA可實質上相同。設定電壓Vset的脈衝寬度W與重置電壓Vreset的脈衝寬度W可實質上相同。換言之，在設定操作及重置操作期間，施加於可變電阻層108兩端的電壓具有不同的極性且可具有實質上相同的電壓幅度及脈衝寬度。可藉由對施加於可變電阻層108兩端的電壓進行反向來對可變電阻層108進行設定及重置。然而，本揭露並非僅限於此。在一些其他實施例中，除了對施加於可變電阻層108兩端的電壓進行反向之外，設定電壓與重置電壓可具有不同的電壓幅度及/或不同的脈衝寬度。
返回參照圖13A至圖13D，在資料儲存層108是可變電阻層的一些其他實施例中，閘極介電層112可包含鐵電材料且亦可被稱為鐵電層。鐵電材料可包括摻雜有摻雜劑(例如Zr、Si、La)的氧化鉿(HfOx)、氧化鉿鋯(hafnium zirconium oxide，HZO)、AlScN、ZrOx、ZrOxPb3Ge5O11(PGO)、鋯鈦酸鉛(PZT)、SrBi2Ta2O9 (SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、矽酸鋯、ZrAlSiO、氧化鉿(HfO2)、矽酸鉿、HfAlO、LaAlO、氧化鑭、Ta2O5及/或其他合適的鐵電材料或其組合。然而，本揭露並非僅限於此。
在此種實施例中，鐵電層112可被極化為具有不同的極化方向，且可藉由改變施加於鐵電層112兩端的電壓來改變鐵電層112的極化方向。電晶體T1的閥值電壓可隨著鐵電層112的極化狀態的改變而發生變化。舉例而言，鐵電層112可在對應於相對高的閥值電壓的第一極化方向和對應於相對低的閥值電壓的第二極化方向之間切換。第一極化方向(例如，高閥值電壓)及第二極化方向(例如，低閥值電壓)可分別表示第一資料狀態(例如，「0」)及第二資料狀態(例如，「1」)，或反之亦然。
在此種實施例中，電晶體T1是鐵電場效電晶體(FeFET)，鐵電場效電晶體是一種類型的記憶組件。換言之，記憶單元MC1中的每一者在單個單元內包括兩種類型的記憶組件。第一種類型的記憶組件是用於控制記憶單元MC1的閥值電壓的FeFET T1，且第二種類型的記憶組件是包括用於控制記憶單元MC1的電阻的資料儲存結構DS1(例如，電阻器)的RRAM。所述兩種類型的記憶組件可分別儲存第一資料狀態(例如，「0」)及第二資料狀態(例如，「1」)。舉例而言，FeFET可儲存與高閥值電壓狀態對應的第一資料狀態(例如，「0」)及與低閥值電壓狀態 對應的第二資料狀態(例如，「1」)，而資料儲存結構DS1可儲存與高電阻狀態對應的第一資料狀態(例如，「0」)及與低電阻狀態對應的第二資料狀態(例如，「1」)。因此，包括FeFET及RRAM的記憶單元MC1可儲存以下四種資料狀態：與高閥值電壓狀態及高電阻狀態對應的第一資料狀態(例如，「00」)、與高閥值電壓狀態及低電阻狀態對應的第二資料狀態(例如，「01」)、與低閥值電壓狀態及高電阻狀態對應的第三資料狀態(例如，「10」)以及與低閥值電壓狀態及低電阻狀態對應的第四資料狀態(例如，「11」)。
在一些實施例中，可單獨地操作(例如，設定)同一記憶單元中的所述兩種類型的記憶組件，且所述兩種類型的記憶組件的操作互不干擾。
在FeFET的操作(例如，設定或重置)期間，在閘極電極G上施加操作電壓，同時將源極電極S及汲極電極D接地。舉例而言，在設定操作期間，在閘極電極G上施加正電壓，同時將源極電極S及汲極電極D接地，進而將鐵電層112極化至第一極化狀態。在重置操作期間，在閘極電極G上施加負電壓，同時將源極電極S及汲極電極D接地，進而將鐵電層112極化至第二極化狀態。RRAM的操作與上文先前所描述的操作實質上相同。
在FeFET的操作期間，由於源極電極S及汲極電極D接地，因此將沒有電流流經可變電阻層108。因此，FeFET的操作將不會影響包括於RRAM的資料儲存結構DS1中的可變電阻層 108。另一方面，在RRAM的操作期間，施加於鐵電層112兩端的電壓低於在操作FeFET時施加於鐵電層112兩端的電壓。因此，在RRAM的操作期間，施加於鐵電層112兩端的電壓將不會引起鐵電層112中的極化狀態的改變且因此將不會影響FeFET的資料狀態。舉例而言，在FeFET的操作(例如，設定或重置)期間，施加於閘極電極G上的電壓介於2伏特至4伏特(或-2伏特至-4伏特)的範圍內，而源極電極S及汲極電極D接地。在RRAM的操作(例如，設定或重置)期間，施加於閘極電極G上的第一電壓可介於1伏特至2伏特的範圍內，且施加於源極電極S及汲極電極D中的一者上的第二電壓可介於1伏特至3伏特的範圍內，而源極電極S及汲極電極D中的另一者接地。
儘管以上出於例示目的闡述了FeFET與RRAM的組合，然而本揭露並非僅限於此，亦可在單個記憶單元MC1中應用不同記憶組件的其他組合。舉例而言，在記憶單元包括兩種類型的記憶組件的一些其他實施例中，閘極介電層112可為鐵電層，而資料儲存層108可為PCM層。由此，記憶單元MC1包括位於單個記憶單元內的FeFET及PCRAM。
仍參照圖13A至圖13D，在又一實施例中，資料儲存層108包含介電材料，例如高介電常數介電材料。高介電常數介電材料可包括HfO2、ZrO2、Al2O3、AlHfZrO、NbO、類似材料或其組合。在此種實施例中，資料儲存結構DS1是包括資料儲存層108(例如，高介電常數介電材料)及設置於資料儲存層108的相對 側上的電極(例如，導電層101的一部分及通道層110的一部分)的電容器。因此，記憶單元MC1具有一個電晶體一個電容器(one-transistor one-capacitor，1T1C)配置且亦可被稱為動態隨機存取記憶體(DRAM)單元。
圖16是示出根據本揭露一些其他實施例的包括記憶陣列500B的記憶體裝置1000B的剖視圖。記憶體裝置1000B與記憶體裝置1000A相似，不同之處在於閘極介電層112的底部及通道層110的底部未敞開，且閘極柱114的底表面被閘極介電層112覆蓋。
參照圖16，在一些實施例中，通道層110的剖視圖及閘極介電層112的剖視圖可為U形形狀，且閘極柱114設置於通道層110及閘極介電層112上且在側向上被通道層110及閘極介電層112環繞。在一些實施例中，在如圖7A中所示的堆疊結構ST中形成貫孔105之後，將通道材料、介電材料及導電材料依序形成於堆疊結構ST上且填入貫孔105中。此後，執行平坦化製程(例如CMP)，以移除堆疊結構ST的頂表面之上的導電材料的多餘部分、介電材料的多餘部分及通道材料的多餘部分。
圖17A及圖17B示出根據本揭露一些其他實施例的包括記憶陣列500C的記憶體裝置1000C的剖視圖及平面圖。圖17A是沿著圖17B所示線I-I’截取的剖視圖。圖17B是沿著圖17A所示線B-B’的平面圖。記憶體裝置1000C與記憶體裝置1000A相似，不同之處在於：在導電層101的側向凹槽中更形成有導電層， 以用作資料儲存結構DS1的電極。
參照圖17A及圖17B，在一些實施例中，在導電層101的側向凹槽107內形成資料儲存層108及導電層109。參照圖6及圖7A，在一些實施例中，在形成資料儲存材料層108’之後，執行蝕刻製程以移除凹槽107之外的資料儲存材料層108’。在一些實施例中，蝕刻製程可進一步在側向上對資料儲存材料層108’的位於凹槽107內的一部分進行蝕刻，進而形成不填滿凹槽107的資料儲存層108。換言之，凹槽107被資料儲存層108局部地填充。在一些實施例中，進一步形成導電層109以填充凹槽107的未被資料儲存層108填充的剩餘部分。
導電層109的形成製程可與資料儲存層108的形成製程相似。舉例而言，在形成局部地填充凹槽107的資料儲存層108之後，藉由合適的沈積製程(例如ALD、CVD、類似製程或其組合)沿著堆疊結構ST的頂表面、貫孔105的表面形成導電材料且所述導電材料填充凹槽107的剩餘部分。導電材料可選自與導電層101相同的候選材料。此後，執行蝕刻製程以移除凹槽107之外的導電材料，而導電層109保留於凹槽107內。蝕刻製程可包括濕式蝕刻、乾式蝕刻或其組合。
仍參照圖17A及圖17B，資料儲存層108在側向上夾置於導電層101與導電層109之間，且通道層110與資料儲存層108被位於通道層110與資料儲存層108之間的導電層109在側向上間隔開。導電層109在垂直方向上夾置於介電層100a與介電層 100b之間，且在側向上夾置於資料儲存層108與通道層110之間。導電層109的側壁可與堆疊結構ST1的側壁實質上對齊且與通道層110接觸。在一些實施例中，導電層101的一部分用作資料儲存結構DS1的電極中的一者(例如，第一電極)，且導電層109用作資料儲存結構DS1的電極中的另一者(例如，第二電極)。換言之，在記憶單元MC1內，電晶體T1的汲極電極D與資料儲存結構DS1的第一電極共享共用導電層101。資料儲存結構DS1的第二電極(即，導電層109)設置於資料儲存層108的與第一電極相對的另一側上。
在一些實施例中，資料儲存層108的橫截面形狀及導電層109的橫截面形狀可為矩形、正方形等。資料儲存層108的高度及導電層109的高度實質上彼此相等。在本文中，資料儲存層108的高度及導電層109的高度分別指自其頂表面至底表面的距離。在一些實施例中，資料儲存層108的頂表面與導電層109的頂表面實質上彼此共面且接觸介電層100b的底表面，並且資料儲存層108的底表面與導電層109的底表面實質上彼此共面且接觸介電層100a的頂表面。當在平面圖圖17B中觀察時，資料儲存層108及導電層109是環形形狀且在側向上環繞閘極結構115及通道層110。
圖18是示出根據本揭露一些其他實施例的包括記憶陣列500D的記憶體裝置1000D的剖視圖。記憶體裝置1000D與記憶體裝置1000A相似，不同之處在於：記憶體裝置1000D的記憶 陣列500D包括多於一層的記憶單元。
舉例而言，記憶陣列500D是三維(three dimensional，3D)記憶陣列，所述三維(3D)記憶陣列包括第一層Tr1的記憶單元及堆疊於第一層Tr1上的第二層Tr2的記憶單元。記憶陣列500D的每一層包括排列成包括列及行的陣列的多個記憶單元。第二層Tr2的結構與上述第一層Tr1的結構相似。應注意，可使用第一層Tr1中的類似編號(第一層Tr1中的編號加上編號1或100)來表示第二層Tr2中的一些組件。舉例而言，第一層Tr1中的記憶單元被表示為MC1，而第二層Tr2中的記憶單元被表示為MC2；第一層Tr1中的介電層被表示為100a至100c，而第二層Tr2中的介電層被表示為200a至200c，以此類推。因此，第二層Tr2中的組件的性質、材料及形成方法可藉由參照在第一層Tr1中具有對應的參考編號的特徵而在參照圖1至圖13A-圖13E的論述中找到。
在一些實施例中，記憶陣列500D的第一層Tr1可包括排列成陣列的多個記憶單元MC1。記憶陣列500D的第二層Tr2可包括排列成陣列的多個記憶單元MC2。在一些實施例中，在記憶陣列的第一層Tr1形成之後，在記憶陣列的第一層Tr1上形成介電層150且介電層150覆蓋字元線WL1。介電層150包含合適的介電材料，例如氧化矽、氮化矽、氮氧化矽等，且可藉由例如CVD等沈積來形成。此後，重複進行在圖1至圖13A-圖13E中針對第一層Tr1的形成所闡述的製程，以在第一層Tr1上形成記憶陣列的第二層Tr2。應注意，圖中所示的記憶陣列的層數及每一層中所包 括的記憶單元的數目僅用於例示，且本揭露並非僅限於此。在一些其他實施例中，記憶體裝置中可包括多於兩層的記憶陣列。
參照圖18，在一些實施例中，第二層Tr2處的多個記憶單元MC2分別在方向D3上與第一層Tr1處的對應的多個記憶單元MC1交疊，且可與第一層Tr1處的所述對應的多個記憶單元MC1實質上對準或交錯。在一些實施例中，字元線WL1的頂表面及側壁被介電層150覆蓋。由此，字元線WL1與第二層Tr2中的記憶單元MC2(例如，閘極柱214)被設置於字元線WL1與記憶單元MC2之間的介電層150的一部分間隔開。在此種實施例中，在第一層Tr1處，字元線WL1連接沿著方向D2排列於同一行中的多個記憶單元MC1的多個閘極電極114；且在第二層Tr2處，字元線WL2連接沿著方向D2排列於同一行中的多個記憶單元MC2的多個閘極電極214。換言之，字元線連接至設置於同一層中的對應的多個記憶單元的閘極電極，且不同層中的閘極電極連接至不同的字元線。然而，本揭露並非僅限於此。
圖19是示出根據本揭露一些其他實施例的包括記憶陣列500E的記憶體裝置1000E的剖視圖。記憶體裝置1000E與記憶體裝置1000D相似，不同之處在於字元線連接設置於不同層中的記憶單元的閘極電極。
參照圖19，在一些實施例中，在介電層150中更形成導通孔128，且導通孔128將第二層Tr2中的記憶單元的閘極電極214電性連接至字元線WL1。第一層Tr1處的記憶單元MC1與第 二層Tr2處的記憶單元MC2可在方向D3上實質上彼此對準。字元線WL1在方向D2上延伸且跨越不同單元區中的多個記憶單元MC1及不同單元區中的多個記憶單元MC2。在一些實施例中，每一字元線WL1經由導通孔125電性連接至第一層Tr1中沿著方向D2排列於同一行中的多個記憶單元MC1的多個閘極電極114，且經由導通孔128電性連接至第二層Tr2中沿著方向D2排列於同一行中的多個記憶單元MC2的多個閘極電極214。字元線WL1與記憶單元MC2之間的位置關係和字元線WL1與記憶單元MC1之間的位置關係(如圖13E中所示)相似，不同的是記憶單元MC2設置於字元線WL1之上。
換言之，位於第二層Tr2的多個記憶單元MC2中的一些記憶單元MC2與位於第一層Tr1的多個記憶單元MC1中的一些記憶單元MC1彼此對準且共享共用字元線WL1。字元線WL1可在垂直方向上設置於對應的記憶單元MC1與記憶單元MC2之間。導通孔125設置於對應的記憶單元MC1的閘極電極114與字元線WL1之間，以在所述對應的記憶單元MC1的閘極電極114與字元線WL1之間提供電性連接。導通孔128設置於對應的記憶單元MC2的閘極電極214與字元線WL1之間，以在所述對應的記憶單元MC2的閘極電極214與字元線WL1之間提供電性連接。
在此種實施例中，由於導電線126(例如，共用字元線WL1)被記憶單元MC1與記憶單元MC2共享，因此可省略圖18中所示的設置於記憶單元MC2之上的導電線226。在一些實施例 中，可在第二層Tr2之上堆疊更多的介電層及導電特徵(例如，導通孔或線)及/或更多層的記憶單元(未示出)，且第二層Tr2之上的上部層級中的記憶單元的閘極柱可經由設置於所述閘極柱與記憶單元MC2的閘極柱214之間的導電特徵電性連接至閘極柱214，且進一步經由閘極柱214電性連接至字元線WL1。作為另外一種選擇，第二層Tr2之上的上部層級中的記憶單元可使用單獨的字元線。
圖20是示出根據本揭露一些其他實施例的包括記憶陣列500F的記憶體裝置1000F的剖視圖。記憶體裝置1000F與記憶體裝置1000E相似，不同之處在於共用字元線設置於記憶體堆疊的上部層之上。
參照圖20，在第一層Tr1的記憶單元MC1與第二層Tr2的記憶單元MC2共享共用字元線的一些實施例中，字元線WL可設置於第二層Tr2之上。舉例而言，導通孔125嵌置於位於第一層Tr1與第二層Tr2之間的介電層123中且電性連接至閘極柱114及閘極柱214。導電線126(例如，字元線WL)設置於閘極柱214之上且經由設置於導電線126與閘極柱214之間的導通孔225電性連接至閘極柱214。
在本揭露的實施例中，記憶體裝置嵌置於後段製程結構中且包括垂直通道。由此，可減小記憶體裝置的佔用面積或記憶體尺寸。此外，可在垂直方向上堆疊具有垂直通道的記憶體裝置，以達成3D記憶體裝置，進而增大記憶體密度。
根據本揭露的一些實施例，一種記憶體裝置包括設置於基底之上的第一記憶單元。所述第一記憶單元包括電晶體及耦合至所述電晶體的資料儲存結構。所述電晶體包括：閘極柱結構；通道層，在側向上包繞在所述閘極柱結構周圍；源極電極，環繞所述通道層；以及汲極電極，環繞所述通道層。所述汲極電極藉由位於所述汲極電極與所述源極電極之間的介電層而與所述源極電極隔開。所述資料儲存結構包括資料儲存層，所述資料儲存層環繞所述通道層且夾置於第一電極與第二電極之間。所述電晶體的所述汲極電極與所述資料儲存結構的所述第一電極共享共用導電層。
在上述記憶體裝置中，其中所述資料儲存層設置於所述汲極電極與所述通道層之間且接觸所述汲極電極及所述通道層，且所述通道層的一部分用作所述電晶體的通道及所述資料儲存結構的所述第二電極二者。
在上述記憶體裝置中，其中所述第二電極設置於所述資料儲存層與所述通道層之間。
在上述記憶體裝置中，其中所述資料儲存層的頂表面及所述第二電極的頂表面被所述介電層覆蓋且接觸所述介電層。
在上述記憶體裝置中，其中所述資料儲存層包含相變材料、可變電阻材料、或高介電常數介電材料。
在上述記憶體裝置中，其中所述閘極柱結構包括閘極柱及環繞所述閘極柱的鐵電層，且其中所述第一記憶單元包括： 第一類型的記憶組件，包括所述鐵電層；以及第二類型的記憶組件，包括所述資料儲存層。
在上述記憶體裝置中，其中所述汲極電極的側壁自所述源極電極的側壁及所述介電層的側壁在側向上凹陷，且其中所述資料儲存層接觸所述汲極電極的所述側壁且在與所述基底的頂表面垂直的方向上與所述源極電極交疊。
在上述記憶體裝置中，更包括堆疊於所述第一記憶單元上的第二記憶單元，其中所述第二記憶單元與所述第一記憶單元共享共用字元線。
根據本揭露的一些其他實施例，一種記憶體裝置包括設置於基底之上的記憶陣列的第一層。所述記憶陣列的所述第一層包括堆疊結構、第一閘極柱結構、通道層及第一資料儲存層。所述堆疊結構包括自下而上堆疊的第一介電層、第一導電層、第二介電層、第二導電層及第三介電層。所述第一閘極柱結構穿過所述堆疊結構且在側向上被所述堆疊結構環繞。所述通道層設置於所述堆疊結構與所述第一閘極柱結構之間。所述第一資料儲存層設置於所述第一介電層上且在側向上位於所述第一導電層與所述通道層之間。
在上述記憶體裝置中，更包括附加導電層，所述附加導電層設置於所述第一介電層上且在側向上位於所述第一資料儲存層與所述通道層之間。
在上述記憶體裝置中，其中所述第一閘極柱結構的底表 面與所述通道層的底表面共面。
在上述記憶體裝置中，其中所述第一閘極柱結構的底表面被所述通道層覆蓋。
在上述記憶體裝置中，其中所述第一導電層及所述第二導電層分別用作所述記憶陣列的所述第一層的位元線及源極線且在第一方向上延伸，其中所述記憶體裝置更包括第一字元線，所述第一字元線設置於所述第一閘極柱結構之上且電性連接至所述第一閘極柱結構，且其中所述第一字元線在與所述第一方向垂直的第二方向上延伸。
在上述記憶體裝置中，更包括所述記憶陣列的第二層，所述記憶陣列的所述第二層堆疊於所述第一層的所述第一字元線之上，其中所述第一字元線嵌置於第四介電層中，且所述第一字元線與位於所述第二層的第二閘極柱結構被位於所述第一字元線與所述第二閘極柱結構之間的所述第四介電層的一部分隔開。
在上述記憶體裝置中，更包括所述記憶陣列的第二層，所述記憶陣列的所述第二層堆疊於所述第一層之上，其中位於所述第二層的第二閘極柱結構電性連接至所述第一層的所述第一閘極柱結構，且其中所述記憶陣列的所述第一層與所述第二層共享共用字元線。
根據本揭露的一些其他實施例，一種形成記憶體裝置的方法包括：形成第一堆疊結構，所述第一堆疊結構包括自下而上堆疊的第一介電層、第一導電層、第二介電層、犧牲層及第三介 電層；將所述第一堆疊結構圖案化，以形成穿過所述第一堆疊結構的貫孔；移除所述第一導電層的被所述貫孔暴露出的一部分，以形成由所述第一導電層、所述第一介電層及所述第二介電層界定的側向凹槽；在所述側向凹槽中形成資料儲存層；在所述貫孔中形成第一通道層及第一閘極柱結構；以及使用第二導電層替換所述犧牲層。
在上述形成記憶體裝置的方法中，更包括：在形成所述第一通道層之前在所述側向凹槽中形成附加導電層，其中所述附加導電層形成於所述資料儲存層與所述第一通道層之間。
在上述形成記憶體裝置的方法中，其中形成所述第一通道層及所述第一閘極柱結構包括：在所述第一堆疊結構的頂表面上沈積通道材料且所述通道材料填入所述貫孔中；對位於所述第一堆疊結構的所述頂表面上及所述貫孔的底部處的所述通道材料的水平部分進行蝕刻，進而在所述貫孔的側壁上形成所述第一通道層；以及在形成所述第一通道層之後在所述貫孔中形成所述第一閘極柱結構。
在上述形成記憶體裝置的方法中，其中形成所述第一通道層及所述第一閘極柱結構包括：依序形成通道材料、閘極介電材料及導電材料於所述第一堆疊結構的頂表面上且填入所述貫孔中；以及執行平坦化製程以移除位於所述第一堆疊結構的所述頂表面上的所述通道材料的多餘部分、所述閘極介電材料的多餘部分及所述導電材料的多餘部分，其中保留於所述貫孔中的所述通 道材料形成所述第一通道層，且保留於所述貫孔中的所述閘極介電材料及所述導電材料形成所述第一閘極柱結構。
在上述形成記憶體裝置的方法中，更包括：在所述第一堆疊結構及所述第一閘極柱結構上形成第四介電層；在所述第四介電層上形成第二堆疊結構；以及形成穿過所述第二堆疊結構的第二通道層及第二閘極柱結構，其中在所述第四介電層中形成導通孔，以將所述第二閘極柱結構的第二導電柱電性連接至所述第一閘極柱結構的第一導電柱。
以上概述了若干實施例的特徵，以使本領域技術人員可更佳地理解本揭露的各個態樣。本領域技術人員應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。本領域技術人員亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文進行各種改變、代替及變更。
50:結構 100a、100b、100c、123:介電層 101:導電層 108:資料儲存層 110:通道層 112:介電層 114:導電層 115:柱結構 120:導電層 125:導通孔 126:導電線 500B:記憶陣列 1000B:記憶體裝置 A-A’、B-B’、I-I’:線 BL:位元線 D:汲極電極 D1、D2、D3:方向 DS1:資料儲存結構 G:閘極電極 MC1:記憶單元 S:源極電極 SL:源極線 ST1:堆疊結構 T1:電晶體 WL:字元線

Claims (10)

  1. 一種記憶體裝置，包括：第一記憶單元，設置於基底之上，所述第一記憶單元包括：電晶體，包括：閘極柱結構；通道層，在側向上包繞在所述閘極柱結構周圍；源極電極，環繞所述通道層；以及汲極電極，環繞所述通道層且藉由位於所述汲極電極與所述源極電極之間的介電層而與所述源極電極隔開；以及資料儲存結構，耦合至所述電晶體，所述資料儲存結構包括：資料儲存層，環繞所述通道層且夾置於第一電極與第二電極之間，其中所述電晶體的所述汲極電極與所述資料儲存結構的所述第一電極共享共用導電層，其中所述汲極電極的側壁自所述源極電極的側壁及所述介電層的側壁在側向上凹陷，且其中所述資料儲存層接觸所述汲極電極的所述側壁且在與所述基底的頂表面垂直的方向上與所述源極電極交疊。
  2. 如請求項1所述的記憶體裝置，其中所述資料儲存層設置於所述汲極電極與所述通道層之間且接觸所述汲極電極及所述通道層，且所述通道層的一部分用作所述電晶體的通道及所 述資料儲存結構的所述第二電極二者。
  3. 如請求項1所述的記憶體裝置，其中所述第二電極設置於所述資料儲存層與所述通道層之間。
  4. 如請求項1所述的記憶體裝置，其中所述閘極柱結構包括閘極柱及環繞所述閘極柱的鐵電層，且其中所述第一記憶單元包括：第一類型的記憶組件，包括所述鐵電層；以及第二類型的記憶組件，包括所述資料儲存層。
  5. 如請求項1所述的記憶體裝置，其中所述資料儲存層包含相變材料、可變電阻材料、或高介電常數介電材料。
  6. 一種記憶體裝置，包括：記憶陣列的第一層，設置於基底之上，所述記憶陣列的所述第一層包括：堆疊結構，包括自下而上堆疊的第一介電層、第一導電層、第二介電層、第二導電層及第三介電層；第一閘極柱結構，穿過所述堆疊結構且在側向上被所述堆疊結構環繞；通道層，設置於所述堆疊結構與所述第一閘極柱結構之間；以及第一資料儲存層，設置於所述第一介電層上且在側向上位於所述第一導電層與所述通道層之間，其中所述第一導電層及所述第二導電層分別用作所述記 憶陣列的所述第一層的位元線及源極線且在第一方向上延伸，其中所述記憶體裝置更包括第一字元線，所述第一字元線設置於所述第一閘極柱結構之上且電性連接至所述第一閘極柱結構，且其中所述第一字元線在與所述第一方向垂直的第二方向上延伸。
  7. 如請求項6所述的記憶體裝置，更包括設置於所述第一介電層上且在側向上位於所述第一資料儲存層與所述通道層之間的導電層。
  8. 如請求項6所述的記憶體裝置，其中所述第一閘極柱結構的底表面與所述通道層的底表面共面，或者所述第一閘極柱結構的所述底表面被所述通道層覆蓋。
  9. 一種形成記憶體裝置的方法，包括：形成第一堆疊結構，所述第一堆疊結構包括自下而上堆疊的第一介電層、第一導電層、第二介電層、犧牲層及第三介電層；將所述第一堆疊結構圖案化，以形成穿過所述第一堆疊結構的貫孔；移除所述第一導電層的被所述貫孔暴露出的一部分，以形成由所述第一導電層、所述第一介電層及所述第二介電層界定的側向凹槽；在所述側向凹槽中形成資料儲存層；在所述貫孔中形成第一通道層及第一閘極柱結構；以及使用第二導電層替換所述犧牲層。
  10. 如請求項9所述的形成記憶體裝置的方法，更包括：在形成所述第一通道層之前在所述側向凹槽中形成附加導電層，其中所述附加導電層形成於所述資料儲存層與所述第一通道層之間。
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