CN116234302B - 一种半导体器件结构及其制造方法、dram和电子设备 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 214
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 230000002093 peripheral effect Effects 0.000 claims abstract description 83
- 239000003990 capacitor Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000003860 storage Methods 0.000 claims abstract description 50
- 239000010410 layer Substances 0.000 claims description 195
- 229910052751 metal Inorganic materials 0.000 claims description 120
- 239000002184 metal Substances 0.000 claims description 120
- 238000002955 isolation Methods 0.000 claims description 82
- 239000000463 material Substances 0.000 claims description 71
- 238000005530 etching Methods 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910006404 SnO 2 Inorganic materials 0.000 claims description 3
- 238000013473 artificial intelligence Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 25
- 239000011701 zinc Substances 0.000 description 18
- 239000013067 intermediate product Substances 0.000 description 11
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
一种半导体器件结构及其制造方法、DRAM和电子设备，半导体器件结构包括衬底、依次层叠设置在所述衬底一侧的外围电路区和存储区，所述外围电路区和所述存储区电连接；所述外围电路区包括外围电路，所述存储区包括：多个存储单元列，每个存储单元列均包括多个存储单元；存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条位线，多个存储单元的晶体管的源极区均与一条共用的位线连接；多条字线。本申请实施例的半导体器件结构将多个存储单元堆叠起来，而且将外围电路和存储单元层叠设置，形成立体堆叠结构，可以有效提高半导体存储器的存储密度。
Description
技术领域
本申请涉及但不限于半导体器件领域，尤指一种半导体器件结构及其制造方法、DRAM和电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，它将数据存储在具有电容器和阵列晶体管的存储单元中。电容器可以被设置到充电状态或放电状态，采取这两种状态来表示“0”和“1”。DRAM还包括外围晶体管，以形成外围电路。外围电路和阵列晶体管操纵数据输入/输出(I/O)以及存储单元操作(例如，写或读)。
随着DRAM技术朝向更高密度和高容量发展，现在世界前三大DRAM公司正在进入1a技术节点，其栅极长度已经到达15nm(和逻辑的7nm接近)，很难再进一步微缩。而且电容器的数量急剧提高、尺寸急剧下降，导致电容器的制造需要更长的工艺时间以及更复杂的工艺流程。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种半导体器件结构及其制造方法、DRAM和电子设备，该半导体器件结构将多个存储单元堆叠起来，而且将外围电路和存储单元层叠设置，形成立体堆叠结构，可以在有限的衬底面积上设置更多的存储单元，提高半导体存储器的存储密度。
本申请实施例提供了一种半导体器件结构，包括：衬底、依次层叠设置在所述衬底一侧的外围电路区和存储区，所述外围电路区和所述存储区电连接；所述外围电路区包括外围电路；所述存储区包括：
多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述外围电路区远离所述衬底一侧的多个存储单元，所述多个存储单元列在所述外围电路区上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周；
多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条沿第三方向延伸的字线，其中，所述外围电路区在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述外围电路区在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。
在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，形成阶梯状。
在本申请实施例中，所述字线的材料可以为ITO。
在本申请实施例中，所述半导体柱的材料可以选自IGZO、ZTO、IZO、ZnOx、InWO、IZTO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、ZrxInyZnzOa、HfxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa和InGaSiO中的任意一种或多种。
在本申请实施例中，所述电容器可以包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接。
在本申请实施例中，所述存储单元列还可以包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
在本申请实施例中，所述半导体器件结构还可以包括一个或多个沿第一方向延伸的存储单元隔离柱。在第二方向上每间隔两个存储单元列可以设置有一个所述存储单元隔离柱。
在本申请实施例中，所述层间隔离带和所述存储单元隔离柱的材料可以为氧化硅。
在本申请实施例中，所述晶体管还可以包括栅极介电层，所述栅极介电层设置在所述沟道区与所述栅极之间。
在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。
在本申请实施例中，所述半导体器件结构还可以包括内部支撑层，所述内部支撑层可以设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑。
在本申请实施例中，所述内部支撑层可以位于所述位线两侧，或者可以位于所述位线两侧和所述存储单元隔离柱两侧。
在本申请实施例中，所述内部支撑层的材料可以为SiN。
在本申请实施例中，所述外围电路可以为CMOS晶体管，所述外围电路区还可以包括金属接触层、金属互连层和绝缘介质层；所述外围电路设置在所述衬底一侧，所述金属接触层设置在所述外围电路远离所述衬底的一侧，所述金属接触层中设置有金属接触柱，所述金属互连层设置在所述金属接触层远离所述衬底的一侧，所述金属互连层中设置有金属线，所述绝缘介质层设置在所述金属互连层远离所述衬底的一侧；所述存储单元列设置在所述绝缘介质层远离所述衬底的一侧；所述金属线的一端与所述存储区的位线、字线或电容器电连接，所述金属线的另一端通过所述金属接触柱与所述外围电路电连接。
本申请实施例还提供了一种半导体器件结构的制造方法，包括：
S10：在衬底一侧设置包括外围电路的外围电路区；
S20：在所述外围电路区远离所述衬底的一侧按照牺牲层和沟道层的顺序沿第一方向堆叠设置多个牺牲层/沟道层；
S30：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S40：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱，所述半导体柱包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
S50：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S60：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；
S70：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线，得到存储区；
S80：将所述存储区和所述外围电路区电连接。
在本申请实施例中，步骤S30可以包括：
S31：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
任选地，S33：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
在本申请实施例中，所述牺牲层的材料可以为AZO。
在本申请实施例中，步骤S50可以包括：
S51：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
任选地，S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
任选地，S53：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
在本申请实施例中，步骤S60可以包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的内电极板、介电质层和外电极板，得到环绕所述漏极区一端的电容器。
在本申请实施例中，步骤S70可以包括：
S71：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线；
S72：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料。
在本申请实施例中，步骤S10可以包括：在所述衬底一侧依次设置外围电路、带有金属接触柱的金属接触层、带有金属线的金属互连层和绝缘介质层，将所述金属线的一端通过所述金属接触柱与所述外围电路电连接，得到所述外围电路区。
在本申请实施例中，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述位线电连接；此时，步骤S30还包括使所述位线槽与所述金属线对齐并贯穿所述绝缘介质层，步骤S70中形成的位线穿过所述绝缘介质层；
或者，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述字线电连接；此时，步骤S50还包括在所述绝缘介质层中开设与所述金属线对齐的通孔，并使所述栅极穿过所述绝缘介质层中的通孔与所述金属线对齐；
或者，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述电容器电连接。
在本申请实施例中，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述电容器的外电极板电连接；此时，步骤S60还包括使所述电容器的外电极板与所述金属线对齐。
本申请实施例还提供一种动态随机存取存储器(DRAM)，包括如上所述的半导体器件结构。
本申请实施例还提供一种电子设备，包括如上所述的DRAM。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
本申请实施例的半导体器件结构和半导体器件结构的制造方法，通过采用横向晶体管半导体柱(即沿第二方向延伸的晶体管半导体柱)和横向电容器(即将电容器设置在晶体管半导体柱之间，而不是设置在晶体管左右两侧)，使得晶体管和电容器可以形成立体堆叠结构，并且由晶体管和电容器形成的存储单元可以堆叠在一起，增加了半导体存储器的存储密度；而且，采用CuA(CMOS under Array)结构将外围电路设置在存储单元列下方，以及在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件结构的尺寸，进一步增加半导体器件结构的存储密度，从而减少单位Gb的制作成本，为DRAM微缩瓶颈下，提供了一种新的技术研发方向。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图；
图2为本申请示例性实施例的半导体器件结构的存储区的主视剖面结构示意图和俯视结构示意图；
图3为本申请另一示例性实施例的半导体器件结构的存储区的主视剖面结构示意图和俯视结构示意图；
图4为本申请示例性实施例的半导体器件结构的外围电路区的主视剖面结构示意图和俯视结构示意图；
图5为本申请实施例的半导体器件结构的制造方法的工艺流程图；
图6-1为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图6-2为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图6-3为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图6-4为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图6-5为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
其中，在图1-图4、图6-1至图6-5中，上图为主视剖面结构示意图，下图为俯视结构示意图。
附图中的标记符号的含义为：
A-外围电路区；B-存储区；100-衬底；200-存储单元列；300-位线；300’-位线槽；400-字线；500-外围电路；501-第一晶体管；5011-第一源极；5012-第一漏极；5013-第一沟道；5014-第一栅极；502-第二晶体管；5021-第二源极；5022-第二漏极；5023-第二沟道；5024-第二栅极；503-P型阱；504-N型阱；600-金属接触层；601-金属接触柱；700-金属互连层；701-金属线；800-绝缘介质层；900-牺牲层；1-存储单元；1’-存储单元区；10-晶体管；11-半导体柱；11’-沟道层；111-源极区；112-沟道区；113-漏极900区；12-栅极；20-电容器；21-内电极板；22-外电极板；23-介电质层；2-层间隔离带；3-存储单元隔离柱；3’-存储单元隔离槽；4-内部支撑层；4’-内部支撑槽；5-隔离材料。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
本申请实施例提供了一种半导体器件结构。图1为本申请示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图。如图1所示，所述半导体器件结构可以包括：衬底100、外围电路区A和存储区B，所述外围电路区A和所述存储区B依次层叠设置在所述衬底100一侧并且电连接。
如图1所示，所述外围电路区A包括设置在所述衬底100上的外围电路500。
图2为本申请示例性实施例的半导体器件结构的存储区的主视剖面结构示意图和俯视结构示意图。如图1和图2所示，所述存储区B包括：多个存储单元列200、多条沿第一方向延伸的位线300(Bit Line,BL)和多条沿第三方向延伸的字线400(Word Line,WL)；
每个所述存储单元列200均包括沿第一方向堆叠设置在所述外围电路区A远离所述衬底100一侧的多个存储单元1，所述多个存储单元列200在所述外围电路区A上沿第二方向和第三方向排列形成阵列；所述存储单元1包括晶体管10和电容器20，所述晶体管10包括半导体柱11和栅极12，所述半导体柱11沿第二方向延伸并且包括源极区111、沟道区112和漏极区113，所述源极区111和所述漏极区113分别位于所述半导体柱11的两端，所述沟道区112位于所述源极区111和所述漏极区113之间，所述栅极12环绕在所述沟道区112四周；所述电容器20环绕在所述漏极区113远离所述沟道区112一端的四周；
沿第二方向上相邻的两个存储单元列200的多个存储单元1的晶体管10的源极区111均与一条共用的位线300连接；
所述外围电路区A在第三方向上可以设置有一个或多个存储单元列200；当所述外围电路区A在第三方向上设置有一个存储单元列200时，每条所述字线400由沿第三方向排列的一个存储单元列200的一个存储单元1的晶体管10的栅极12形成；或者，当所述外围电路区A在第三方向上设置有多个存储单元列200时，每条所述字线400由沿第三方向排列的多个存储单元1的晶体管10的栅极12连接在一起形成。
在本申请的描述中，“第一方向”定义为与所述衬底所在的平面垂直的方向，即所述半导体器件结构的高度所在的方向；“第二方向”定义为与所述“第一方向”垂直并且所述衬底的宽度所在的方向；“第三方向”定义为与所述“第一方向”垂直并且所述衬底的长度所在的方向。“第一方向”、“第二方向”和“第三方向”可以如图1所示。
本申请实施例的半导体器件结构，通过采用横向晶体管半导体柱(即沿第二方向延伸的晶体管半导体柱)和横向电容器(即将电容器设置在晶体管半导体柱之间，而不是设置在晶体管左右两侧)，使得晶体管和电容器可以形成立体堆叠结构，并且由晶体管和电容器形成的存储单元可以堆叠在一起，增加了半导体器件结构的存储密度；而且，采用CuA(CMOS under Array)结构将外围电路设置在存储单元列下方，以及在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件结构的尺寸，进一步增加半导体器件结构的存储密度，从而减少单位Gb的制作成本，为DRAM微缩瓶颈下，提供了一种新的技术研发方向。
在本申请实施例中，一个存储单元列可以包括2个-100个存储单元，例如，可以包括2个、3个(如图1和图2所示)、4个、5个、10个、13个、15个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元。
在本申请实施例中，所述外围电路区A沿第二方向上可以设置有2个-1000个存储单元列，例如，可以设置有2个、4个(如图1和图2所示)、6个、8个、10个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个、200个、300个、400个、500个、600个、700个、800个、900个、1000个存储单元列；所述外围电路区A沿第三方向上可以设置有1个-100个存储单元列，例如，可以设置有1个、2个、3个(如图1和图2所示)、4个、5个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元列。
在本申请实施例中，所述衬底可以为半导体衬底，例如，可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述衬底可经掺杂或可未经掺杂。
在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，形成阶梯状。
在本申请实施例中，所述字线的材料可以为与所述半导体柱兼容的材料，例如，可以为氧化铟锡(Indium tin oxide,ITO)等。
在本申请实施例中，所述位线的材料可以选自钨、Mo、Co等具有相似性质的其他金属材料中的任意一种或多种。
在本申请实施例中，所述半导体柱的材料可以选自IGZO、ZTO、IZO、ZnOx、InWO、IZTO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、ZrxInyZnzOa、HfxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa和InGaSiO中的任意一种或多种。
在本申请实施例中，所述半导体柱沿第一方向上的高度可以根据实际的电性需求来设置，例如，可以为10nm-50nm。
在本申请实施例中，如图1和图2所示，所述电容器20可以包括内电极板21、外电极板22、设置在所述内电极板21和所述外电极板22之间的介电质层23，所述漏极区113与所述内电极板21相连接。沿第三方向排列的多个电容器20的外极板22可以连接在一起，但其内电极板21是分开的。
在本申请实施例中，当需要所述金属线与所述电容器电连接时，可以通过将所述金属线与所述电容器的外电极板电连接来实现。在本申请实施例中，如图1和图2所示，一个晶体管10可以对应一个电容器20，即所述存储单元1可以为1T1C结构。
在本申请实施例中，沿第一方向相邻的两个电容器可以共用一个外电极板。
在本申请实施例中，所述内电极板和所述外电极板的材料可以各自独立地选自TiN、TiAl、TaN等具有相似性质的其他金属材料的任意一种或多种。所述内电极板的厚度可以为5nm-15nm，所述外电极板的厚度可以为5nm-15nm。
在本申请实施例中，所述介电质层的材料可以为高介电常数(K)材料，例如，可以选自HfO2、Al2O3、ZrO和钛酸锶(SrTiO3,STO)中的任意一种或多种。所述介电质层的厚度可以为5nm-15nm。
在本申请实施例中，如图1和图2所示，所述存储单元列200还可以包括层间隔离带2，所述层间隔离带2设置在所述存储单元列200中相邻的两个存储单元1的晶体管10的栅极12之间，将相邻的两个存储单元1的晶体管10的栅极12隔离开。
在本申请实施例中，所述层间隔离带的材料可以为氧化硅，例如，可以为SiO2。
在本申请实施例中，如图1和图2所示，所述半导体器件结构还可以包括一个或多个沿第一方向延伸的存储单元隔离柱3。例如，在第二方向上每间隔两个存储单元列200可以设置有一个所述存储单元隔离柱3。
在本申请实施例中，所述存储单元隔离柱的材料可以为氧化硅，例如，可以选自旋转涂敷(Spin-On Deposition,SOD)氧化硅薄膜、高密度等离子体(High Density Plasma,HDP)氧化硅薄膜和高深宽比工艺(High Aspect Ratio Process，HARP)氧化硅薄膜中的任意一种或多种。
在本申请实施例中，所述晶体管还可以包括栅极介电层(图中未示)，所述栅极介电层设置在所述沟道区与所述栅极之间。
在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。
在本申请实施例中，所述栅极介电层的厚度可以根据实际的电性需求来设置，例如，可以为2nm-5nm。
在本申请实施例中，所述栅极的材料可以选自ITO或其他低温半导体材料中的任意一种或多种。
在本申请实施例中，如图1和图2所示，所述半导体器件结构还可以包括内部支撑层4，所述内部支撑层4设置在沿第一方向相邻的两个半导体柱11之间，配置为对所述半导体柱11提供支撑。
在本申请实施例中，如图1和图2所示，所述内部支撑层4还可以位于所述位线300两侧，或者如图1和图2所示，可以位于所述位线300两侧和所述存储单元隔离柱3两侧。当所述位线300两侧和所述存储单元隔离柱3两侧均设置有内部支撑层4时可以对所述半导体柱11提供更牢固的支撑。
在本申请实施例中，所述内部支撑层的材料可以为具有支撑作用的薄膜材料，例如，可以为SiN。
图3为本申请另一示例性实施例的半导体器件结构的存储区的主视剖面结构示意图和俯视结构示意图。如图3所示，在本申请示例性实施例中，所述半导体柱、所述位线和所述字线之间的空白空间中可以填充有隔离材料5。
在本申请实施例中，所述隔离材料可以选自SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
在本申请实施例中，所述外围电路可以为CMOS晶体管。
图4为本申请示例性实施例的半导体器件结构的外围电路区的主视剖面结构示意图和俯视结构示意图。在本申请实施例中，如图1和图4所示，所述外围电路区A可以包括外围电路500、金属接触层600、金属互连层700和绝缘介质层800；所述外围电路500可以为CMOS晶体管；所述金属接触层600设置在所述外围电路500远离所述衬底100的一侧，所述金属互连层700设置在所述金属接触层600远离所述衬底100的一侧，所述绝缘介质层800设置在所述金属互连层700远离所述衬底100的一侧；所述金属接触层600可以包括金属接触柱601和绝缘介质，所述金属互连层700可以包括金属线701和绝缘介质；所述金属线701的一端与所述存储区B的位线300、字线400或电容器20的外电极板22电连接，所述金属线701的另一端通过所述金属接触柱601与所述外围电路500电连接。
在本申请实施例中，所述金属线的材料可以选自铜和铝中的任意一种或多种，例如，可以为铜；所述金属接触柱的材料可以选自钨和钼中的任意一种或多种，例如，可以为钨。
在本申请实施例中，如图4所示，所述CMOS晶体管可以包括第一晶体管501和第二晶体管502，所述第一晶体管501和所述第二晶体管502并排设置在所述衬底100一侧，并且所述第一晶体管501与所述衬底100之间还可以设置有P型阱(P well)503，所述第二晶体管502与所述衬底100之间还可以设置有N型阱(N well)504；所述第一晶体管501包括第一源极5011、第一漏极5012、设置在所述第一源极5011和所述第一漏极5012之间的第一沟道5013、设置在所述第一沟道5013一侧的第一栅极5014，所述第一源极5011和所述第一漏极5012的材料可以均为N型半导体材料，所述第一沟道5013的材料可以为P型半导体材料；所述第一沟道5013与所述第一栅极5014之间还可以设置有第一栅极介电层(或叫栅极氧化层，图中未示)；所述第二晶体管502包括第二源极5021、第二漏极5022、设置在所述第二源极5021和所述第二漏极5022之间的第二沟道5023、设置在所述第二沟道5023一侧的第二栅极5024，所述第二源极5021和所述第二漏极5022的材料可以均为P型半导体材料，所述第二沟道5023的材料可以为N型半导体材料，所述第二沟道5023与所述第二栅极5024之间还可以设置有第二栅极介电层(或叫栅极氧化层，图中未示)。
本申请实施例还提供一种半导体器件结构的制造方法。如上所述本申请实施例提供的半导体器件结构可以通过该制造方法得到。
图5为本申请实施例的半导体器件结构的制造方法的工艺流程图。如图5所示，所述制造方法可以包括：
S10：在衬底一侧设置包括外围电路的外围电路区；
S20：在所述外围电路区远离所述衬底的一侧按照牺牲层和沟道层的顺序沿第一方向堆叠设置多个牺牲层/沟道层；
S30：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S40：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱，所述半导体柱包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
S50：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S60：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；
S70：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线，得到存储区；
S80：将所述存储区和所述外围电路区电连接。
在本申请实施例中，步骤S30可以包括：
S31：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
任选地，S33：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
例如，在本申请示例性实施例中，i)步骤S30可以包括：
S31：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料；
或者，ii)步骤S30可以包括：
S31：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S33：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
在本申请实施例中，步骤S50可以包括：
S51：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
任选地，S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
任选地，S53：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
例如，在本申请示例性实施例中，i)步骤S50可以包括：
S51：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
或者，ii)步骤S50可以包括：
S51：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
或者，iii)步骤S50可以包括：
S51：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S53：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开；
或者，iiii)步骤S50可以包括：
S51：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
S53：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
在本申请实施例中，步骤S60可以包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的内电极板、介电质层和外电极板，得到环绕所述漏极区一端的电容器。
在本申请实施例中，步骤S70可以包括：
S71：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线；
S72：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料，得到存储区。
在本申请实施例中，步骤S10可以包括：在所述衬底一侧依次设置外围电路、带有金属接触柱的金属接触层、带有金属线的金属互连层和绝缘介质层，将所述金属线的一端通过所述金属接触柱与所述外围电路电连接，得到所述外围电路区。
在本申请实施例中，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述位线电连接；此时，步骤S30还包括使所述位线槽与所述金属线对齐并贯穿所述绝缘介质层，步骤S70中形成的位线穿过所述绝缘介质层；
或者，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述字线电连接；此时，步骤S50还包括在所述绝缘介质层中开设与所述金属线对齐的通孔，并使所述栅极穿过所述绝缘介质层中的通孔与所述金属线对齐；
或者，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述电容器电连接；此时步骤S60还包括使所述电容器的外电极板与所述金属线对齐。
在本申请实施例中，当需要所述金属线与所述电容器电连接时，步骤S80可以包括：将所述金属线远离所述金属接触柱的一端与所述电容器的外电极板电连接；此时，步骤S60还包括使所述电容器的外电极板与所述金属线对齐。
可以根据需要选择将金属线与位线、字线或电容器(外电极板)电连接。
图6-1至图6-5为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图。如图6-1至图6-5所示，在示例性实施例中，所述半导体器件结构的制造方法可以包括：
S10：在衬底100一侧依次设置外围电路500、带有金属接触柱601的金属接触层600、带有金属线701的金属互连层700和绝缘介质层800，将所述金属线701的一端通过所述金属接触柱601与所述外围电路500电连接，得到如图4所示的外围电路区；
S20：在所述绝缘介质层800远离所述衬底100的一侧按照牺牲层900和沟道层11’的顺序沿第一方向堆叠设置多个牺牲层900/沟道层11’，得到如图6-1所示的中间品；
S31：在所述多个牺牲层900/沟道层11’中定义出存储单元区1’，并沿第一方向间隔刻蚀出存储单元隔离槽3’和位线槽300’；
S32：沿第二方向对所述位线槽300’与所述牺牲层900对应的部分进行侧边刻蚀，得到内部支撑槽4’，在所述内部支撑槽4’中填充内部支撑层4；
S33：沿第二方向对所述存储单元隔离槽3’与所述牺牲层900对应的部分进行侧边刻蚀，得到内部支撑槽4’，在所述内部支撑槽4’中填充内部支撑层4；
S34：在所述存储单元隔离槽3’中填充存储单元隔离柱3和在所述位线槽300’中填充隔离材料5，得到如图6-2所示的中间品；
S40：去除牺牲层900，剩余的沟道层11’形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱11，所述半导体柱11包括位于两端的源极区111和漏极区113、位于所述源极区111和所述漏极区113之间的沟道区112，得到如图6-3所示的中间品；
S51：在所述半导体柱11的沟道区112四周依次设置环绕所述沟道区112的栅极介电层(图中未示)和栅极12，得到多个由所述半导体柱11和所述栅极12形成的晶体管10；以及，若在第三方向上排列的半导体柱11有一条，则使这一条半导体柱11上的栅极12作为字线400；或者，若在第三方向上排列的半导体柱11有多条，则使在第三方向上排列的多条半导体柱11上的栅极12在第三方向上连接在一起形成字线400；
S52：将沿第一方向排列的多条字线400设置为不同的长度，使得沿第一方向排列的多条字线400呈现出阶梯状；
S53：在沿第一方向上相邻的两个半导体柱11之间设置层间隔离带2，从而将沿第一方向上相邻的两条半导体柱11上的栅极12隔离开，得到如图6-4所示的中间品；
S60：在所述半导体柱11的漏极区113远离所述沟道区112一端的四周依次设置环绕所述漏极区113一端的内电极板21、介电质层23和外电极板22，得到环绕所述漏极区113一端的电容器20，得到如图6-5所示的中间品；
S71：去除所述位线槽300’中的隔离材料，在所述位线槽300’中填充位线材料，形成沿第一方向延伸的位线300，将所述位线300和与该位线300相接触的多条半导体柱11的所述源极区111连接，使得所述多条半导体柱11的所述源极区111共用该一条位线300，得到如图2所示的存储区；
S72：在所述半导体柱11、所述位线和所述字线之间的空白空间中填充隔离材料，得到如图3所示的存储区；
S80：将所述存储区和所述外围电路区电连接，得到如图1所示的半导体器件结构。
在本申请实施例中，步骤S10中可以通过传统的CMOS工艺形成所述外围电路，然后在所述外围电路上制作金属接触层、金属互连层和绝缘介质层。所述金属接触层可以由金属接触柱和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属接触柱。所述金属互连层可以由金属线和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属线。所述绝缘介质层可以采用原子层沉积(Atomic layer deposition,ALD)工艺形成。
在本申请实施例中，步骤S20可以包括采用ALD工艺设置牺牲层和沟道层。
在本申请实施例中，所述牺牲层的材料可以选自掺铝氧化锌(Aluminum-dopedZinc Oxide,AZO)等具有相似性质的其他导电材料中的任意一种或多种。所述牺牲层的厚度可以为30nm-50nm，例如，可以为30nm、35nm、40nm、45nm、50nm。
在本申请实施例中，步骤S31中可以利用同一层图案光罩(Photo mask)通过光照曝光进行图案化刻蚀，形成沿第三方向排列并沿第二方向延伸的沟槽从而将多个牺牲层/沟道层在第三方向上形成隔离，得到存储单元区。
在本申请实施例中，步骤S32或S33中，可以通过湿法刻蚀对所述位线槽或所述存储单元隔离槽的与所述牺牲层对应的部分进行侧边刻蚀。
在本申请实施例中，步骤S32或S33中，可以通过ALD工艺在所述内部支撑层槽中填充内部支撑层，例如，可以通过ALD工艺在所述内部支撑层槽中填充SiN，形成内部支撑层。
在本申请实施例中，步骤S34中可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽和所述位线槽中形成氧化硅薄膜。
在本申请实施例中，步骤S40中可以通过刻蚀法、选择超高牺牲层/沟道层刻蚀比将牺牲层刻蚀掉而保留沟道层，所述刻蚀法可以为干法刻蚀或湿法刻蚀。
在本申请实施例中，步骤S52中可以通过修整刻蚀(trim etch)得到阶梯状字线(staircase WL)。
在本申请实施例中，步骤S53中可以通过ALD或化学气相沉积(Chemical VaporDeposition,CVD)工艺设置层间隔离带，例如，可以通过ALD或CVD工艺填充SiO2，形成层间隔离带。
在本申请实施例中，步骤S72中可以通过SOD、HDP或HARP工艺在空白空间中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在空白空间中形成SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
本申请实施例还提供一种动态随机存取存储器(DRAM)，包括如上所述的半导体器件结构。
本申请实施例还提供一种电子设备，包括如上所述的DRAM。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
在本申请中的描述中，需要说明的是，术语“上”、“下”、“一侧”、“另一侧”、“一端”、“另一端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的结构具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请实施例的描述中，除非另有明确的规定和限定，术语“连接”、“设置”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；术语“连接”、“设置”可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (28)
1.一种半导体器件结构的制造方法，其特征在于，包括：
S10：在衬底一侧设置包括外围电路的外围电路区；
S20：在所述外围电路区远离所述衬底的一侧按照牺牲层和沟道层的顺序沿第一方向堆叠设置多个牺牲层/沟道层；
S30：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S40：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱，所述半导体柱包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
S50：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S60：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；
S70：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线，得到存储区；
S80：将所述存储区和所述外围电路区电连接。
2.根据权利要求1所述的制造方法，其中，步骤S30包括：
S31：在所述多个牺牲层/沟道层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
3.根据权利要求2所述的制造方法，其中，步骤S30还包括：在步骤S31之后，步骤S34之前，
S33：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层。
4.根据权利要求1所述的制造方法，其中，所述牺牲层的材料为AZO。
5.根据权利要求1所述的制造方法，其中，步骤S50包括：
S51：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线。
6.根据权利要求5所述的制造方法，其中，步骤S50还包括步骤S52和S53中的至少一个：
S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
S53：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
7.根据权利要求1-6中任一项所述的制造方法，其中，步骤S60包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的内电极板、介电质层和外电极板，得到环绕所述漏极区一端的电容器。
8.根据权利要求1-6中任一项所述的制造方法，其中，步骤S70包括：
S71：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线；
S72：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料，得到所述存储区。
9.根据权利要求1-6中任一项所述的制造方法，其中，步骤S10包括：在所述衬底一侧依次设置外围电路、带有金属接触柱的金属接触层、带有金属线的金属互连层和绝缘介质层，将所述金属线的一端通过所述金属接触柱与所述外围电路电连接，得到所述外围电路区。
10.根据权利要求9所述的制造方法，其中，步骤S80包括：将所述金属线远离所述金属接触柱的一端与所述位线电连接；此时，步骤S30还包括使所述位线槽与所述金属线对齐并贯穿所述绝缘介质层，步骤S70中形成的位线穿过所述绝缘介质层；
或者，步骤S80包括：将所述金属线远离所述金属接触柱的一端与所述字线电连接；此时，步骤S50还包括在所述绝缘介质层中开设与所述金属线对齐的通孔，并使所述栅极穿过所述绝缘介质层中的通孔与所述金属线对齐；
或者，步骤S80包括：将所述金属线远离所述金属接触柱的一端与所述电容器电连接。
11.根据权利要求10所述的制造方法，其中，步骤S80包括：将所述金属线远离所述金属接触柱的一端与所述电容器的外电极板电连接；此时，步骤S60还包括使所述电容器的外电极板与所述金属线对齐。
12.一种半导体器件结构，其特征在于，通过根据权利要求1-11中任一项所述的制造方法得到，所述半导体器件结构包括：衬底、依次层叠设置在所述衬底一侧的外围电路区和存储区，所述外围电路区和所述存储区电连接；所述外围电路区包括外围电路；所述存储区包括：
多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述外围电路区远离所述衬底一侧的多个存储单元，所述多个存储单元列在所述外围电路区上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周；
多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条沿第三方向延伸的字线，其中，所述外围电路区在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述外围电路区在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。
13.根据权利要求12所述的半导体器件结构，其中，沿第一方向排列的多条字线的长度不同，形成阶梯状。
14.根据权利要求13所述的半导体器件结构，其中，所述字线的材料为ITO。
15.根据权利要求12所述的半导体器件结构，其中，所述半导体柱的材料选自IGZO、ZTO、IZO、ZnOx、InWO、IZTO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、ZrxInyZnzOa、HfxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa和InGaSiO中的任意一种或多种。
16.根据权利要求12所述的半导体器件结构，其中，所述电容器包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接。
17.根据权利要求12-16中任一项所述的半导体器件结构，其中，所述存储单元列还包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
18.根据权利要求17所述的半导体器件结构，其中，所述半导体器件结构还包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱。
19.根据权利要求18所述的半导体器件结构，其中，所述层间隔离带和所述存储单元隔离柱的材料为氧化硅。
20.根据权利要求12-16中任一项所述的半导体器件结构，其中，所述晶体管还包括栅极介电层，所述栅极介电层设置在所述沟道区与所述栅极之间。
21.根据权利要求20所述的半导体器件结构，其中，所述栅极介电层的材料选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。
22.根据权利要求18或19所述的半导体器件结构，还包括内部支撑层，所述内部支撑层设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑。
23.根据权利要求22所述的半导体器件结构，其中，所述内部支撑层位于所述位线两侧，或者位于所述位线两侧和所述存储单元隔离柱两侧。
24.根据权利要求22所述的半导体器件结构，其中，所述内部支撑层的材料为SiN。
25.根据权利要求12-16中任一项所述的半导体器件结构，其中，所述外围电路为CMOS晶体管，所述外围电路区还包括金属接触层、金属互连层和绝缘介质层；所述外围电路设置在所述衬底一侧，所述金属接触层设置在所述外围电路远离所述衬底的一侧，所述金属接触层中设置有金属接触柱，所述金属互连层设置在所述金属接触层远离所述衬底的一侧，所述金属互连层中设置有金属线，所述绝缘介质层设置在所述金属互连层远离所述衬底的一侧；所述存储单元列设置在所述绝缘介质层远离所述衬底的一侧；所述金属线的一端与所述存储区的位线、字线或电容器电连接，所述金属线的另一端通过所述金属接触柱与所述外围电路电连接。
26.一种DRAM，其特征在于，包括根据权利要求12-25中任一项所述的半导体器件结构。
27.一种电子设备，其特征在于，包括根据权利要求26所述的DRAM。
28.根据权利要求27所述的电子设备，其特征在于，包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210540732.4A CN116234302B (zh) | 2022-05-17 | 2022-05-17 | 一种半导体器件结构及其制造方法、dram和电子设备 |
| PCT/CN2022/137718 WO2023221469A1 (zh) | 2022-05-17 | 2022-12-08 | 半导体器件及其制造方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210540732.4A CN116234302B (zh) | 2022-05-17 | 2022-05-17 | 一种半导体器件结构及其制造方法、dram和电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116234302A CN116234302A (zh) | 2023-06-06 |
| CN116234302B true CN116234302B (zh) | 2024-03-15 |
Family
ID=86568533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210540732.4A Active CN116234302B (zh) | 2022-05-17 | 2022-05-17 | 一种半导体器件结构及其制造方法、dram和电子设备 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116234302B (zh) |
| WO (1) | WO2023221469A1 (zh) |
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2022
- 2022-05-17 CN CN202210540732.4A patent/CN116234302B/zh active Active
- 2022-12-08 WO PCT/CN2022/137718 patent/WO2023221469A1/zh unknown
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Also Published As
| Publication number | Publication date |
|---|---|
| CN116234302A (zh) | 2023-06-06 |
| WO2023221469A1 (zh) | 2023-11-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |