CN116782644B - 半导体器件及其制造方法、电子设备 - Google Patents

半导体器件及其制造方法、电子设备 Download PDF

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Abstract

一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，所述制造方法包括：交替沉积牺牲层和绝缘层得到堆叠结构；在堆叠结构中形成间隔分布的多个通孔，在通孔内形成虚设字线；每间隔两个通孔形成贯穿堆叠结构的第一沟槽，任意相邻两个第一沟槽之间分布有交替堆叠的多个绝缘层层和多个牺牲层；在第一沟槽内回刻绝缘层形成多个凹槽，每一个绝缘层两个第一沟槽内的两个凹槽分别露出虚设字线的部分侧壁；在每一层绝缘层对应的两个凹槽内形成导电层，每个凹槽内的导电层环绕两个露出的虚设字线；将环绕虚设字线的导电层断开，形成晶体管的第一电极和第二电极。所述制造方法可以降低牺牲层替换为导电层时堆叠结构坍塌的风险。

Description

半导体器件及其制造方法、电子设备
技术领域
本申请实施例涉及半导体技术领域，尤指一种半导体器件及其制造方法、电子设备。
背景技术
随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。
为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种半导体器件及其制造方法、电子设备，该制造方法可以降低在进行导电层替换时堆叠结构坍塌的风险，提高器件的良率。
本申请实施例提供了一种半导体器件的制造方法，所述半导体器件包括：沿垂直于衬底的方向堆叠分布的不同层存储单元，每个存储单元包括晶体管；所述制造方法包括：
在衬底上依次交替沉积牺牲层和绝缘层，得到堆叠结构；
在所述堆叠结构中形成沿第一方向间隔分布的多个贯穿所述堆叠结构的通孔，在所述通孔内形成虚设字线；
在所述堆叠结构中每间隔两个所述通孔形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽沿第二方向延伸，任意相邻两个第一沟槽之间分布有交替堆叠的多个绝缘层和多个牺牲层；
通过在所述第一沟槽内回刻所述多个绝缘层形成多个凹槽，每一个绝缘层两个第一沟槽内的两个凹槽分别露出所述虚设字线的部分侧壁；
在每一层绝缘层对应的所述两个凹槽内形成导电层，不同绝缘层对应的多层导电层相绝缘；每个凹槽内的所述导电层环绕所述露出的虚设字线；
将每个凹槽内环绕所述虚设字线的导电层在所述第二方向上断开，断开后的两部分位于所述虚设字线相对的两侧，所述断开后的两部分用于形成所述晶体管的第一电极和第二电极。
一些实施例中，所述制造方法还可以包括在所述堆叠结构上形成沿所述第一方向延伸的第二沟槽；
所述堆叠结构包含多个位线区和与每个所述位线区连接的多个存储单元区；所述第二沟槽和各第一沟槽之间包括一个沿第一方向延伸的所述位线区；每相邻两个第一沟槽之间包含所述存储单元区；
所述位线区和所述存储单元区的绝缘层和导电层分别为一体式结构；
所述通孔位于存储单元区靠近所述位线区的区域。
一些实施例中，在所述堆叠结构中通过一次刻蚀工艺形成所述第一沟槽和所述第二沟槽。
一些实施例中，所述第二沟槽间隔第二方向上分布的两列所述存储单元；
所述两列存储单元之间包含两个所述位线区，所述第二沟槽间隔两个所述位线区；
各所述存储单元区沿所述第二方向延伸，与同一个所述位线区连接的多个所述存储单元区沿所述第一方向分布在所述位线区的同一侧。
一些实施例中，通过在所述第一沟槽内回刻所述多个绝缘层形成多个凹槽可以包括：
通过一次湿法刻蚀工艺对所述第二沟槽和所述第一沟槽露出的各层绝缘层进行横向刻蚀，直到所述绝缘层仅与相邻两个所述虚设字线之间相邻两个面接触。
一些实施例中，在各所述凹槽内形成导电层可以包括：
在各牺牲层和各绝缘层之间的第一沟槽、第二沟槽和所述凹槽中沉积导电层；
刻蚀去除所述第一沟槽和所述第二沟槽内的所述导电层。
一些实施例中，将每个环绕所述虚设字线的导电层在所述第二方向上断开包括：
对所述第一沟槽的侧壁露出的所述导电层进行横向刻蚀，直至所述第一沟槽的侧壁露出所述虚设字线。
一些实施例中，在各牺牲层和各绝缘层之间的第一沟槽、第二沟槽和所述凹槽中沉积导电层，包括：
在各牺牲层和各绝缘层之间的第一沟槽、第二沟槽和所述凹槽中依次沉积粘附阻挡层和金属层。
一些实施例中，还包括：采用形成所述绝缘层的绝缘材料填满所述凹槽、所述第一沟槽和所述第二沟槽；
对相邻两个所述第一沟槽之间的堆叠结构进行刻蚀，形成沿所述第二方向延伸的第三沟槽，每个所述第三沟槽将两个所述通孔间隔开。
一些实施例中，提供一种半导体器件，通过上述制造方法得到。
一些实施例中，所述第一电极或第二电极的四个侧面中仅三个侧面包裹有粘附阻挡层。
一些实施例中，所述第一电极或所述第二电极靠近所述通孔的端面包裹有所述粘附阻挡层。
一些实施例中，所述通孔的仅三个面被所述粘附阻挡层环绕。
本申请实施例还提供一种电子设备，包括所述的半导体器件。
本申请实施例的半导体器件的制造方法，牺牲层和绝缘层堆叠，后通过导电层替换绝缘层的方式形成存储单元区。为了提高替换时整个堆叠结构的机械稳定性，本申请在制作存储单元区需要挖沟槽时，每间隔两个存储单元对应的通孔形成一个沟槽，为第一沟槽，通过在第一沟槽露出的绝缘层上回刻保留部分绝缘层支撑堆叠结构，制作完导电层后，在两个存储单元区之间制作沟槽隔开两个存储单元。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请示例性实施例的一种半导体器件的制造方法的工艺流程图；
图2为本申请示例性实施例提供的一种半导体器件的制造方法在形成堆叠结构后的立体结构示意图；
图3A为本申请示例性实施例提供的一种半导体器件的制造方法在形成虚设字线后在平行于衬底的C1平面上的截面图；
图3B为图3A所示在结构在垂直于衬底的C3平面上的截面图；
图4A为本申请示例性实施例提供的一种半导体器件的制造方法在形成支撑层后在平行于衬底的C1平面上的截面图；
图4B为图4A所示在结构在垂直于衬底的C2平面上的截面图；
图5A为本申请示例性实施例提供的一种半导体器件的制造方法在完成第一次图案化刻蚀后在平行于衬底的C1平面上的截面图；
图5B为图5A所示在结构在垂直于衬底的C2平面上的截面图；
图5C为图5A所示在结构在垂直于衬底的C3平面上的截面图；
图6A为本申请示例性实施例提供的一种半导体器件的制造方法在对绝缘层进行横向刻蚀后在平行于衬底的C1平面上的截面图；
图6B为图6A所示在结构在垂直于衬底的C2平面上的截面图；
图6C为图6A所示在结构在垂直于衬底的C3平面上的截面图；
图7A为本申请示例性实施例提供的一种半导体器件的制造方法在形成导电层后在平行于衬底的C1平面上的截面图；
图7B为图7A所示在结构在垂直于衬底的C3平面上的截面图；
图8A为本申请示例性实施例提供的一种半导体器件的制造方法在刻蚀去除第一沟槽和第二沟槽内的导电层后在平行于衬底的C1平面上的截面图；
图8B为图8A所示在结构在垂直于衬底的C3平面上的截面图；
图9A为本申请示例性实施例提供的一种半导体器件的制造方法在形成第一电极和第二电极后在平行于衬底的C1平面上的截面图；
图9B为图9A所示在结构在垂直于衬底的C3平面上的截面图；
图10A为本申请示例性实施例提供的一种半导体器件的制造方法在第一沟槽和第二沟槽内填满绝缘层材料后在平行于衬底的C1平面上的截面图；
图10B为图10A所示在结构在垂直于衬底的C3平面上的截面图；
图11A为本申请示例性实施例提供的一种半导体器件的制造方法在形成存储单元后在平行于衬底的C1平面上的截面图；
图11B为图11A所示在结构在垂直于衬底的C2平面上的截面图；
图11C为图11A所示在结构在垂直于衬底的C3平面上的截面图；
图12A为本申请示例性实施例提供的一种半导体器件的制造方法在露出第三电极的侧面后在平行于衬底的C1平面上的截面图；
图12B为图12A所示在结构在垂直于衬底的C2平面上的截面图；
图13A为本申请示例性实施例提供的一种半导体器件的制造方法在形成电容器后在平行于衬底的C1平面上的截面图；
图13B为图13A所示在结构在垂直于衬底的C2平面上的截面图；
图14A为本申请示例性实施例提供的一种半导体器件的制造方法在通孔内沉积半导体层后在平行于衬底的C1平面上的截面图；
图14B为图14A所示在结构在垂直于衬底的C2平面上的截面图；
图15A为本申请示例性实施例提供的一种半导体器件的制造方法在去除寄生MOS区域的半导体层后在平行于衬底的C1平面上的截面图；
图15B为图15A所示在结构在垂直于衬底的C2平面上的截面图；
图15C为图15A所示在结构在垂直于衬底的C3平面上的截面图；
图15D为图15A的局部放大图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本申请的实施方式不局限于附图所示的形状或数值。
本申请中的“第一”、“第二”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本申请中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（漏电极端子、漏区域或漏电极）与源电极（源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本申请中，沟道区域是指电流主要流过的区域。
在本申请中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本申请中，如果不特别说明，“源电极”和“漏电极”可以互相调换。
在本申请中，“电连接”或“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况，比如，电学信号连接（耦合连接，如coupled to），或物理直接连接。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本申请中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本申请的一些实施例中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成“导电膜”。与此同样，有时可以将“绝缘膜”换成“绝缘层”。
本申请所说的“A和B同层设置”是指，A和B在同一个水平面上分布，或者虽然不在一个水平面上，但是均在同一个支撑面上的不同区域。一种实施例为，A和B通过对同一个膜层经同一次图案化工艺同时形成。
本申请实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料形成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构，或者在A上通过外延的方式直接生长出的B，二者材料可以不完全相同。
在本申请中，间隔分布可以理解为分开的、独立的（separated）分布，可以是物理结构上的断开来实现间隔，还可以是电学特性上的断开。比如，两个晶体管对应的有效沟道之间的半导体层经改性实现绝缘以实现两个沟道之间的电学间隔。
为了获取更高集成度，存储器逐渐向三维（3D）立体结构发展。
对于3D堆叠器件，一种实施方案为：在衬底上交替沉积导电层和绝缘层，形成导电层/绝缘层的堆叠结构，然后在堆叠结构中制作晶体管。导电层至少用于制作晶体管的源电极和漏电极，绝缘层用于隔离堆叠的晶体管。
由于导电层/绝缘层的堆叠结构制作堆叠晶体管对工艺要求或成本要求相对较高，一些实施例中，采用绝缘层和牺牲层形成堆叠结构，后续再将堆叠结构中的牺牲层替换为导电层。但这种替换方法是将每条位线连接的多个晶体管之间彼此隔离，将绝缘层之间的牺牲层去除再填充导电层，这样，牺牲层去除后存在掏空区域，堆叠结构容易坍塌。
本申请实施例提供了一种半导体器件的制造方法，所述半导体器件包括：沿垂直于衬底的方向堆叠分布的不同层存储单元，每个存储单元包括晶体管。
图1为本申请示例性实施例的一种半导体器件的制造方法的工艺流程图。如图1所示，所述制造方法包括：
S10：在衬底上依次交替沉积牺牲层和绝缘层，得到堆叠结构；
S20：在所述堆叠结构中形成沿第一方向间隔分布的多个贯穿所述堆叠结构的通孔，在所述通孔内形成虚设字线；
S30：在所述堆叠结构中每间隔两个所述通孔形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽沿第二方向延伸，任意相邻两个第一沟槽之间分布有交替堆叠的多个绝缘层和多个牺牲层；
S40：通过在所述第一沟槽内回刻所述多个绝缘层形成多个凹槽，每一个绝缘层的两个第一沟槽内的两个凹槽分别露出所述虚设字线的部分侧壁；
S50：在每一层绝缘层对应的所述两个凹槽内形成导电层，不同绝缘层对应的多层导电层相绝缘；每个凹槽内的所述导电层环绕所述露出的虚设字线；
S60：将每个凹槽内环绕所述虚设字线的导电层在所述第二方向上断开，断开后的两部分位于所述虚设字线相对的两侧，所述断开后的两部分用于形成所述晶体管的第一电极和第二电极。
本申请实施例的半导体器件的制造方法在进行导电层替换时每两条AA（后续用于形成晶体管或存储单元区）之间未形成沟槽（trench）而是一个整体结构，两个整体结构之间设置有沟槽。该整体结构从trench侧面进行导电层替换，替换时不会将整个绝缘层都掏空，而是仅需要将形成导电层的区域挖空，两个导电层之间用于隔离两个晶体管的区域有绝缘层支撑，这样替换时的机械稳定性好。替换完成后将两个晶体管之间通过沟槽隔离开。
下面通过示例性实施例半导体器件的制造过程进一步说明本申请实施例的技术方案。
图2至图15D为本申请示例性实施例提供的一种半导体器件的制造方法的各个步骤得到的结构在平行于衬底的C1平面、垂直于衬底的C2和C3平面上的截面图，C2和C3平面相互垂直。
如图2至图15D所示，在一个示例性实施例中，所述半导体器件的制造方法可以包括下述过程。
S10：提供衬底10，在衬底10上依次交替沉积牺牲层11和绝缘层12，得到由层叠分布的牺牲层11和绝缘层12构成的堆叠结构，如图2所示。
本申请实施例中的衬底可以理解为存储单元的支撑结构，比如，硅衬底，或者是硅衬底上已经分布有其他膜层或功能或电路的支撑结构，本申请实施例的发明构造涉及的器件设置在支撑结构的主表面上。
所述绝缘层和所述牺牲层的材料不同，以便后续刻蚀去除所述牺牲层和所述绝缘层中的一个时，所述牺牲层和所述绝缘层可以具有不同的刻蚀速率，从而去除希望去除的绝缘层。例如，在本实施例中，所述绝缘层的材料可以为低K材料，如氧化硅，所述牺牲层为另一种绝缘材料。
示例性地，所述绝缘层的材料可以为low-K介电质材料，即介电常数K<3.9的介电质材料，包括但不限于硅的氧化物，例如二氧化硅（SiO2）等。
示例性地，所述牺牲层的材料可以为多晶硅（poly-Si），或者，所述牺牲层的材料可以为多晶锗硅（poly-GeSi），或者，所述牺牲层的材料可以为氮氧化硅（SiON）、氮化硅（SiN）、碳氮化硅（SiCN）中的任意一种。
图2所示的堆叠结构包括5层牺牲层11和4层绝缘层12，仅为示例，在其他实施例中，所述堆叠结构可以包括更多或更少层交替设置的牺牲层11和绝缘层12。
S20：沿着朝向衬底10的方向对所述堆叠结构进行刻蚀，如干法刻蚀，在所述堆叠结构中形成间隔分布的多个如图3A和图3B所示的通孔K，在通孔K内形成虚设字线20’（Dummy Word Line），用于临时填充通孔K，后续会被真正的字线替换。
示例性地，所述步骤S20可以包括：
S21：采用光刻法定义光刻图案，沿着朝向衬底10的方向对所述堆叠结构进行刻蚀，在所述堆叠结构中形成间隔分布的多个通孔K，各通孔K可以贯穿所述堆叠结构并延伸至衬底10的表面或内部，各通孔K可以沿着垂直于衬底10的方向延伸；多个通孔K可以在所述第一方向和所述第二方向上间隔分布形成通孔阵列；
S22：在衬底10上沉积用于形成虚设字线的材料，并采用化学机械抛光（ChemicalMechanical Polishing, CMP）工艺对衬底10表面的所述虚设字线材料进行平坦化，直至露出所述堆叠结构表面的绝缘层12，位于通孔K中的所述虚设字线材料被保留而形成虚设字线20’。
示例性地，所述第一方向与所述第二方向交叉，例如，所述第一方向与所述第二方向可以相互垂直；所述第一方向可以平行于衬底10，例如，可以为如3A所示的Y方向；所述第二方向可以平行于衬底10，例如，可以为如3A所示的X方向。
示例性地，所述虚设字线的材料可以为类似所述绝缘层或牺牲层的材料。
例如氧化硅（例如，SiO2）、氮氧化硅（SiON）、氮化硅（SiN）、碳氮化硅（SiCN）、氧化铝（Al2O3）中的任意一种或多种，但所述虚设字线材料与所述牺牲层和所述绝缘层的材料均不同，以便后续刻蚀去除所述牺牲层和所述绝缘层时，虚设字线20’不会被刻蚀掉。
示例性地，所述虚设字线的材料可以为区别于所述绝缘层和牺牲层的其他材料。例如，所述虚设字线的材料可以为Al2O3，所述牺牲层的材料可以为SiN，所述绝缘层的材料可以为SiO2。
示例性地，所述步骤S20还可以包括：
S23：在所述堆叠结构中形成沿所述第一方向延伸的支撑层13。
示例性地，所述半导体器件可以包括沿所述第二方向周期性分布的多个存储单元组，所述存储单元组包括沿所述第二方向相邻的两列存储单元以及位于该两列存储单元之间的两条位线，支撑层13用于对沿所述第二方向相邻的两个所述存储单元组提供支撑并进行间隔。
所述步骤S23可以包括：
S231：沿着朝向衬底10的方向对所述堆叠结构进行刻蚀，在所述堆叠结构中形成沿所述第一方向延伸的多个间隔沟槽，并使相邻两个所述间隔沟槽之间在所述第二方向上具有两个通孔K；
S232：在衬底10上沉积填满所述间隔沟槽的支撑层13，并采用CMP工艺对衬底10表面的支撑层13进行平坦化，直至露出所述堆叠结构表面的绝缘层12，保留位于所述间隔沟槽内的支撑层13，以对待形成的存储重复单元提供支撑并对相邻两个所述存储重复单元进行间隔，如图4A和图4B所示；这里，图4A为在C1平面上的截面图，并且C1平面穿过绝缘层12；图4B为在C2平面上的截面图，并且C2平面穿过通孔K。
示例性地，所述间隔沟槽可以贯穿所述堆叠结构并且延伸至衬底10表面或内部，所述间隔沟槽可以沿着垂直于衬底10的方向和所述第一方向延伸，从而形成沿所述第一方向延伸的支撑层13。
示例性地，所述支撑层的材料可以为氧化硅（例如，SiO2）、氮氧化硅（SiON）、氮化硅（SiN）、碳氮化硅（SiCN）中的任意一种或多种，但所述支撑层的材料与所述牺牲层和所述绝缘层的材料均不同，以便后续刻蚀去除所述牺牲层和所述绝缘层时，所述支撑层不会被刻蚀掉。
示例性地，步骤S23可以在步骤S22之后进行，或者在步骤S21之前进行。
S30：在所述堆叠结构中每间隔两个通孔K形成贯穿所述堆叠结构的第一沟槽31，第一沟槽31沿第二方向延伸，任意相邻两个第一沟槽31之间分布有交替堆叠的多个绝缘层12和多个牺牲层11，如图5A和图5B所示；这里，图5A为在C1平面上的截面图，并且C1平面穿过绝缘层12；图5B为在C2平面上的截面图，并且C2平面穿过通孔K；图5C为在C3平面上的截面图，并且C3平面穿过通孔K。
示例性地，所述步骤S30可以包括：
沿着朝向衬底10的方向对所述堆叠结构进行一次刻蚀工艺，同时在所述堆叠结构中形成沿所述第一方向延伸的多个第二沟槽32和沿所述第二方向延伸的多个第一沟槽31，多个第一沟槽31沿所述第一方向间隔分布；第二沟槽32同一侧的每层的绝缘层12和每层的牺牲层11分别为一体式连续分布的膜层。
第一沟槽31和第二沟槽32将所述堆叠结构间隔为沿着第一方向延伸的位线区41和与位线区41连接的多个存储单元区42，位线区41和存储单元区42的绝缘层12和导电层14分别为一体式结构；附图中的存储单元区42包含两个存储单元；第二沟槽32和各第一沟槽31之间包括一个沿第一方向延伸的位线区41；每相邻两个第一沟槽31之间包含存储单元区42；第二沟槽32间隔沿所述第二方向上分布的两列存储单元，所述两列存储单元之间包含两个位线区41，第二沟槽32间隔两个位线区41。
位线区41为后续用于形成位线的区域，存储单元区42包括后续用于形成两个晶体管的区域和用于形成两个晶体管连接的电容器的区域；其中，各位线区41在长度方向上沿所述第一方向延伸，各存储单元区42在长度方向上沿所述第二方向延伸，与同一个位线区41连接的多个存储单元区42沿所述第一方向间隔分布在该位线区41的同一侧并且通过第一沟槽31进行间隔；位线区41的未连接存储单元区42的一侧与另一个位线区41相邻并且这两个相邻的位线区41之间通过第二沟槽32进行间隔；各存储单元区42被沿所述第一方向分布的两个通孔K贯穿，并且贯穿同一个存储单元区42的通孔K均沿所述第一方向分布；在图5A中，各存储单元区42均被两个通孔K贯穿，并且所述两个通孔K沿所述第一方向间隔分布；通孔K位于存储单元区42靠近位线区41的区域。
示例性地，可以采用干法刻蚀形成第一沟槽31和第二沟槽32。
S40：步骤30之后，露出沟槽中的绝缘层和牺牲层的侧壁；通过一次刻蚀工艺在第一沟槽31和第二沟槽32内对所述绝缘层12进行横向刻蚀，直到绝缘层12仅与相邻两个虚设字线20’之间相邻两个面接触，例如，可以保留绝缘层12中位于同一个存储单元区42的两个虚设字线20’之间的沿所述第二方向延伸的绝缘层12，使得在各第一沟槽31两侧的存储单元区42分别形成两个开口相背离的凹槽34，同时位线区41的绝缘层12也被刻蚀形成凹槽34，存储单元区42的各凹槽34分别露出一个虚设字线20’的部分侧壁，同一个第一沟槽31内的两个凹槽34分别露出虚设字线20’的部分侧壁，这里，虚设字线20’的部分侧壁是指虚设字线20’位于两个牺牲层11之间的侧壁的一部分，而不是整个虚设字线20’的部分侧壁，如图6A至图6C所示；这里，图6A为在C1平面上的截面图，并且C1平面穿过绝缘层12；图6B为在C2平面上的截面图，并且C2平面穿过通孔K；图6C为在C3平面上的截面图，并且C3平面穿过通孔K。
示例性地，步骤S40可以采用湿法刻蚀去除绝缘层12，包括：在第二沟槽32内对位线区41的露出的一侧的绝缘层12进行刻蚀，从而去除位于位线区41的绝缘层12，形成位于位线区41的凹槽34；以及，在相邻两个第一沟槽31内分别对这两个第一沟槽31之间的存储单元区42的露出的两侧的绝缘层12进行刻蚀，使得位于存储单元区42的绝缘层12在所述第一方向上分别从两侧被刻蚀掉一部分，仅保留一个存储单元区42所对应的沿所述第一方向分布的两个通孔K之间的绝缘层12；
示例性地，通孔K可以为矩形、圆形、三角形等规则形状或不规则形状。
步骤S40从存储单元区42的两侧对绝缘层12进行刻蚀，可以通过刻蚀时间控制刻蚀量，可以尽可能地保留较大面积的绝缘层12。保留的绝缘层12可以对其上堆叠的图案化的牺牲层11提供支撑，同时支撑层13和虚设字线20’也可以对图案化的牺牲层11提供支撑，使得图案化的牺牲层11不容易坍塌。
S50：在各凹槽34内沉积导电层14，每一层在所述第二方向上相邻的两列存储单元对应有两个相互绝缘的导电层14；两个相互绝缘的导电层14分别环绕两个不同的虚设字线20’。
示例性地，步骤S50包括：
S51：在图案化的各牺牲层11和各绝缘层12之间的第一沟槽31、第二沟槽32和凹槽34中沉积导电层14，如图7A和图7B所示；这里，图7A为在C1平面上的截面图，并且C1平面穿过绝缘层12；图7B为在C3平面上的截面图，并且C3平面穿过通孔K。
由于步骤S40中保留了一部分绝缘层12对牺牲层11提供支撑，因此在沉积导电层14之前结构的稳定性较高，降低了沉积导电层14时结构坍塌的风险。另外，本申请实施例的方法可以通过各第一沟槽31、第二沟槽32和凹槽34从多个角度同时向相邻两层牺牲层11之间沉积导电层14，可以进一步降低沉积导电层14时结构坍塌的风险。
示例性地，所述导电层的材料可以选自含有钨、钼、钴等具有相似性质的其他金属材料中的任意一种或多种。所述导电层可以为单层或多层结构，例如，可以为由钛（Ti）、氮化钛（TiN）和钨（W）形成的多层结构。
示例性地，步骤S51可以包括：采用原子层沉积（Atomic Layer Deposition，ALD）工艺在图案化的各牺牲层11和各绝缘层12之间的第一沟槽31、第二沟槽32和凹槽34中依次沉积粘附阻挡层和金属层，所述粘附阻挡层和所述金属层构成双层结构的导电层14；所述粘附阻挡层一方面可以作为粘附层提高待沉积金属层的表面与金属层之间的结合力，另一方面可以作为阻挡层阻挡金属层中的金属扩散进入其他膜层中。例如，所述粘附阻挡层的材料可以为氮化钛（TiN）。
S52：刻蚀去除第一沟槽31和第二沟槽32内的导电层14，剩余凹槽内的导电层14，每一层在所述第二方向上相邻的两列存储单元对应有两个相互绝缘的导电层14；两个相互绝缘的导电层14分别环绕两个不同的虚设字线20’，如图8A和图8B所示；这里，图8A为在C1平面上的截面图，并且C1平面穿过绝缘层12；图8B为在C3平面上的截面图，并且C3平面穿过通孔K。
示例性地，步骤S52可以包括：
采用干法刻蚀去除第二沟槽32和第一沟槽31内的导电层14，例如，可以使得保留下来的导电层14和与该导电层位于同一层的绝缘层构成的图案与第一次图案化刻蚀后的牺牲层的图案相同；另外，第一沟槽31的侧壁不露出虚设字线20’，即剩余的导电层14环绕（around）步骤S40中虚设字线20’的被凹槽34露出的侧壁，即如图8A所示，虚设字线20’与第一沟槽31之间在所述第一方向上留有一定宽度的导电层14。
S60：对第一沟槽31的侧壁露出的导电层14进行横向刻蚀，直至第一沟槽31的侧壁露出虚设字线20’朝向第一沟槽31的面，且每个虚设字线20’在第二方向相对的两侧的导电层14被通孔K中的虚设字线20’断开，一部分作为所述晶体管的第一电极51和与第一电极51一体连接的位线40，另一部分作为所述晶体管的第二电极52和电容器的第三电极，如图9A和图9B所示；这里，图9A为在C1平面上的截面图，并且C1平面穿过绝缘层12；图9B为在C3平面上的截面图，并且C3平面穿过通孔K。
示例性地，步骤S60可以包括：
采用湿法刻蚀对第一沟槽31的侧壁露出的导电层14进行横向刻蚀，直至第一沟槽31的侧壁露出虚设字线20’朝向第一沟槽31的面，且每个虚设字线20’两侧沿所述第二方向延伸的导电层14被通孔K中的虚设字线20’断开。例如，可以将第一沟槽31两侧的导电层14分别刻蚀掉一定宽度；刻蚀结束后，得到的导电层14包括位于位线区的位线40和位于存储单元区42的晶体管的第一电极51和第二电极52和电容器的第三电极，位线40与第一电极51连接，并且第一电极51和第二电极52通过通孔K进行间隔；步骤S60得到的导电层14还可以包括与第二电极52连接的第三电极61，第三电极61用作与第二电极52所在的晶体管连接的电容器的内电极。
在绝缘层12两侧的凹槽沉积由粘附阻挡层和金属层构成的导电层时，粘附阻挡层先被沉积在绝缘层12两侧的凹槽，因此步骤S60得到的第一电极51和第二电极52与绝缘层12的接触面S上可以具有粘附阻挡层。
S70：采用形成所述绝缘层的绝缘材料填满第二沟槽32、第一沟槽31和凹槽34，绝缘层和沟槽内的材料作为器件之间的隔离层，如图10A和图10B所示；这里，图10A为在C1平面上的截面图，并且C1平面穿过绝缘层12；图10B为在C3平面上的截面图，并且C3平面穿过通孔K。
此时相邻两个第一沟槽之间的导电层包含两个晶体管的导电层，需要刻蚀开成为两组导电层，每一组导电层包含第二方向排列的第一电极和第二电极，将通过步骤S80实现。
示例性地，所述粘附阻挡层露出位于导电层14中的通孔K的部分侧壁，这里通孔K的部分侧壁是指通孔K的沿周向方向上的侧壁，而不是垂直于衬底方向上的侧壁。例如，在图10A中，通孔为矩形，具有四面侧壁，但仅有与导电层和绝缘层相接触的三面侧壁被粘附阻挡层覆盖，另一面侧壁是外露的。
S80：沿着朝向衬底10的方向对相邻两个第一沟槽31之间的堆叠结构进行图案化刻蚀，将每个存储单元区间隔为两个存储单元43，使各存储单元43仅被一个通孔K贯穿而不是同时被两个第一方向排列的通孔贯穿，如图11A至图11C所示；这里，图11A为在C1平面上的截面图，并且C1平面穿过牺牲层11；图11B为在C2平面上的截面图，并且C2平面穿过通孔K；图11C为在C3平面上的截面图，并且C3平面穿过通孔K。
示例性地，步骤S80可以包括：
沿着朝向衬底10的方向对相邻两个第一沟槽31之间的堆叠结构进行图案化刻蚀，在所述堆叠结构的相邻两个通孔K之间形成沿所述第二方向延伸的第三沟槽33，第三沟槽33将各存储单元区42间隔为如图11A所示的两个存储单元43，每个存储单元包含两个相互间隔的第一电极和第二电极；每个所述存储单元43仅被一个通孔K贯穿；在图11A中，第三沟槽33将牺牲层11的各存储单元区42间隔为两个存储单元43。
若通过该第三沟槽没有将第一电极和第二电极断开，可以对存储单元区进行回刻处理直到第一电极和第二电极断开。
S90：填充第三沟槽并制作电容器。
具体地，在衬底10上沉积与堆叠的绝缘层相同材料的绝缘材料，使所述绝缘材料填满第三沟槽33，采用CMP工艺对衬底10表面的绝缘材料进行平坦化，直至露出衬底10表面的牺牲层11；
第一电极、第二电极和第三电极沿着同一个方向延伸，第二电极和第三电极为一体式结构沿着一个方向延伸。
刻蚀去除覆盖导电层14中用于形成第三电极61的区域的膜层，露出导电层14的设定深度的侧面，所述设定深度为第三电极61的长度，如图12A和图12B所示；这里，图12A为在C1平面上的截面图，并且C1平面穿过导电层14；图12B为在C2平面上的截面图，并且C2平面穿过通孔K。
S100：在导电层14的露出区域（即第三电极61）的侧面上依次沉积介电质层63和第四电极62，第三电极61、第四电极62和介电质层63构成电容器，如图13A和图13B所示；这里，图13A为在C1平面上的截面图，并且C1平面穿过导电层14；图13B为在C2平面上的截面图，并且C2平面穿过通孔K。
示例性地，所述介电质层的材料可以为氧化硅或High-K介质材料。
High-K材料，在一些实施例中，可以包括铪、铝、镧、锆等中任意一种或多种的氧化物。示例性地，比如，可以包括但不限于以下至少之一：氧化铪（HfO2）、氧化铝（Al2O3）、铪铝氧化物（HfAlO）、铪镧氧化物（HfLaO）、锆的氧化物（ZrO2）等高K材料。
示例性地，所述第四电极的材料可以包括但不限于以下至少之一：多晶硅、钨、氮化钛。
S110：刻蚀去除通孔K内的虚设字线20’，在通孔K的内壁上依次沉积半导体层53和栅极绝缘层（图中未示出），以及在通孔K内沉积栅电极材料形成字线，字线位于晶体管的第一电极51和第二电极52之间的区域作为该晶体管的栅电极54；第一电极51、第二电极52、位于第一电极51与第二电极52之间的半导体层53和栅电极54构成一个晶体管50，如图14A和图14B所示；这里，图14A为在C1平面上的截面图，并且C1平面穿过导电层14；图14B为在C2平面上的截面图，并且C2平面穿过通孔K。
示例性地，可以采用湿法刻蚀去除虚设字线20’，例如去除由Al2O3形成的虚设字线20’。
在本申请中，半导体层53可以理解为半导体材料，用作晶体管的沟道，该处不强调其形状构造，仅仅强调其功能。
示例性地，所述半导体层的材料可以为带隙小于1.65eV的硅或多晶硅等材料，也可以是宽带隙材料，比如带隙大于1.65eV的金属氧化物材料。
举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。
一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的任意一种或多种：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓（InGaO）、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO)、氧化铟铝锌金（InAlZnO）、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流不超过10A至15A，由此可以改善动态存储器的工作性能。
上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。
示例性地，所述栅电极的电极材料可以是如下不同类型材料中的任意一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属的金属合金；
还可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物ITO、铟锌氧化物IZO、铟的氧化物InO等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
当然，还可以是多晶硅材料；还可以是导电材料掺杂半导体材料，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
示例性地，所述栅极绝缘层的材料可以包含一层或多层Low-K和/或High-K介质材料，或者包含不同介电常数K的两个或多个区域。以下将示例性地说明本申请的栅极绝缘层的特点。
Low-K材料，比如氧化硅。
High-K材料，比如介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性地，比如，可以包括但不限于以下至少之一：氧化铪（HfO2）、氧化铝（Al2O3）、铪铝氧化物（HfAlO）、铪镧氧化物（HfLaO）、锆的氧化物（ZrO2）等高K材料。
示例性地，半导体层53的材料为IGZO，可以采用ALD工艺沉积半导体层53、栅极绝缘层和栅电极54。
S120：去除寄生MOS区域200的半导体层53。
沿垂直于衬底10的方向堆叠设置的两个晶体管之间由于存在半导体层53的连接，会形成寄生MOS管（简称寄生MOS），而影响半导体器件的性能，因此要去除位于寄生MOS区域200的半导体层53，仅保留位于沟道区域300的半导体层53。
示例性地，步骤S120可以包括：
S121：刻蚀去除第一沟槽31和第三沟槽33内的绝缘材料，露出位于存储单元43的牺牲层11的侧壁；例如，可以采用干法刻蚀去除绝缘材料；
S122：刻蚀去除全部的牺牲层11，露出原来被牺牲层11覆盖的半导体层53，即位于寄生MOS区域200的半导体层53；例如，可以采用湿法刻蚀或干法刻蚀去除全部的牺牲层11；
S123：刻蚀去除位于寄生MOS区域200的半导体层53，保留位于所述晶体管的第一电极51和第二电极52之间的半导体层53，即位于沟道区域300的半导体层53；位于沟道区域300的半导体层53、第一电极51、第二电极52和位于第一电极51与第二电极52直接的栅电极54构成一个晶体管50；晶体管50和与其连接的电容器60构成存储单元80；
S124：在衬底10上沉积填满各存储单元80之间的空隙的绝缘材料，然后采用CMP工艺对衬底10表面的所述绝缘材料进行平坦化，如图15A至图15D所示；这里，图15A为在C1平面上的截面图，并且C1平面穿过导电层14；图15B为在C2平面上的截面图，并且C2平面穿过通孔K；图15C为在C3平面上的截面图，并且C3平面穿过通孔K。
示例性地，步骤S124采用的所述绝缘材料可以是low-K材料，比如，氧化硅或其他材料，或空气（即形成air gap），可以减少沿所述第一方向分布的相邻两个晶体管之间的寄生电容。
本申请实施例还提供一种半导体器件，所述半导体器件通过如上本申请实施例提供的半导体器件的制造方法得到。
示例性地，所述半导体器件包括多个存储单元80，分布于不同层、沿着垂直于衬底10的方向堆叠且周期性分布；如图15A和图15B所示，每一层包括多列存储单元80，存储单元80包括晶体管50；
晶体管50包括第一电极51、第二电极52、栅电极54、环绕栅电极54侧壁的半导体层53、以及设置在栅电极54的侧壁与半导体层53之间的栅极绝缘层，半导体层53连接第一电极51与第二电极52；栅电极54沿着垂直于衬底10的方向延伸。
示例性地，如图15D所示，第一电极51或第二电极52的四个侧面中仅三个侧面包裹有粘附阻挡层15。
示例性地，如图15D所示，第一电极51或第二电极52靠近通孔K的端面包裹有粘附阻挡层15。
示例性地，如图15D所示，通孔K的仅三个面被粘附阻挡层15环绕。
示例性地，如图15A所示，位于同一层并且沿所述第一方向相邻的两个晶体管50之间通过绝缘层12相间隔，并且至少部分晶体管50在与绝缘层12相接触的一侧具有粘附阻挡层15。
示例性地，所述晶体管的第一电极和所述第二电极的与所述通孔接触的一侧可以具有粘附阻挡层。
示例性地，如图15D所示，通孔K被粘附阻挡层15环绕，环绕通孔K的粘附阻挡层15可以形成具有开口的环形，环形的粘附阻挡层15的所述开口露出通孔K。
示例性地，如图15B所示，第一电极51和第二电极52可以同层设置，例如，第一电极51和第二电极52可以位于同一个导电层14，同一个导电层14的不同区域分别形成第一电极51和第二电极52。
示例性地，如图15A和图15B所示，第一电极51和第二电极52可以均沿第二方向延伸，所述第二方向可以平行于衬底10，例如，可以为如图15A所示的X方向。
示例性地，一个所述晶体管的所述第一电极和所述第二电极之间的沟道可以为水平沟道。
水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本申请保护第一电极和第二电极之间的沟道为非垂直于衬底的沟道。
示例性地，沿垂直于衬底10的方向堆叠设置的多个晶体管的多个半导体层53间隔设置。
本申请实施例提供的半导体器件的至少部分相邻层的晶体管的半导体层间隔设置，可以降低或消除至少部分层间的寄生MOS，提高器件稳定性。
示例性地，不同层的所述晶体管的半导体层在垂直于所述衬底的方向上均间隔设置，即全部相邻层的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置，从而可以消除全部相邻层间的寄生MOS，提高器件稳定性。
示例性地，不同层的晶体管可以共用一个沿着垂直于所述衬底的方向延伸的环状的栅极绝缘层。
示例性地，至少部分相邻层的晶体管的栅极绝缘层在垂直于所述衬底的方向上可以间隔设置。
示例性地，不同层晶体管的栅极绝缘层在垂直于所述衬底的方向上间隔设置。
示例性地，如图15A和图15B所示，所述半导体器件还可以包括字线20，字线20与所述晶体管的栅电极54连接；或者，栅电极54可以为字线20的一部分，位于不同层并且沿垂直于衬底10的方向堆叠设置的晶体管的栅电极54可以连接在一起形成字线20。
示例性地，字线20可以沿垂直于衬底10的方向延伸，并且贯穿位于不同层的存储单元。
示例性地，沿着垂直于所述衬底的方向延伸的所述字线的不同区域的材料组分可以相同，可以理解为使用同一次膜层制作工艺形成，所述材料的组分相同可以理解为材料中测试出的主要元素相同，比如，都是通过金属、金属氮化物或金属氧化物等导电材料形成。比如，TI、TiN、W、ITO、IZO等导电材料制作而成。
示例性地，所述半导体层可以在所述栅电极的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层，包括半导体层仅沿垂直于衬底的方向延伸，或者，半导体层在主体上沿垂直于衬底的方向延伸，在端部可以存在沿横向延伸且朝向所述栅电极的水平部。
这里，环绕可以理解为部分环绕或全部环绕。一些实施例中，如图15A至图15C所示，所述环绕可以为全部环绕，即至少栅电极54的整个侧壁被半导体层53环绕，环绕后的半导体层53的横截面为闭合环形。所述横截面为平行于所述衬底的水平面。一些实施例中，所述环绕可以为部分环绕，即栅电极54的部分侧壁被半导体层53环绕，环绕后的横截面不是闭合的，但是呈现环形状。比如，具有开口的环形或两个独立的半导体层。例如，栅电极54的相对的侧表面被半导体层53环绕，此时半导体层53的横截面为具有两个开口的环形。
示例性地，如图15A所示，所述半导体器件还可以包括位线40，位线40可以沿第一方向延伸。所述第一方向可以平行于衬底10，例如，可以为图15所示的Y方向。所述第一方向与所述第二方向交叉，例如，所述第一方向与所述第二方向可以相互垂直。
示例性地，如图15A所示，位于同一层并且沿所述第一方向间隔分布的多个晶体管的第一电极51与同一条位线40连接。
示例性地，位于同一层的一列晶体管的第一电极51与位线40可以为一体式结构，或者，第一电极51与位线40可以为共用的。
示例性地，沿垂直于所述衬底的方向分布的一列存储单元的电容器的第四电极可以为一体式结构。
示例性地，位于同一层且沿所述第一方向分布的一列存储单元的电容器的第四电极可以为一体式结构。
上述的存储单元可以是包含晶体管的存储单元，所述晶体管可以是存取晶体管，所述存储单元还可以包含其他元器件，如1T1C存储单元中的电容器，或包含2T0C存储单元中的读取晶体管和存储节点。
示例性地，所述半导体器件可以为3D存储器，例如，3D DRAM等存储器。所述3D存储器可以为1T1C、2T1C结构，还可以为1T0C或2T0C（含有读晶体管和写晶体管）结构。
本申请实施例还提供一种电子设备，所述电子设备包括如上本申请实施例提供的所述半导体器件。
示例性地，所述电子设备可以为：存储装置、智能电话、计算机、平电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述半导体器件包括：沿垂直于衬底的方向堆叠分布的不同层存储单元，每个存储单元包括晶体管；所述制造方法包括：
在衬底上依次交替沉积牺牲层和绝缘层，得到堆叠结构；
在所述堆叠结构中形成沿第一方向间隔分布的多个贯穿所述堆叠结构的通孔，在所述通孔内形成虚设字线；
在所述堆叠结构中每间隔两个所述通孔形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽沿第二方向延伸，任意相邻两个第一沟槽之间分布有交替堆叠的多个绝缘层和多个牺牲层；
通过在所述第一沟槽内回刻所述多个绝缘层形成多个凹槽，每一个绝缘层两个第一沟槽内的两个凹槽分别露出所述虚设字线的部分侧壁；
在每一层绝缘层对应的所述两个凹槽内形成导电层，不同绝缘层对应的多层导电层相绝缘；每个凹槽内的所述导电层环绕所述露出的虚设字线；
将每个凹槽内环绕所述虚设字线的导电层在所述第二方向上断开，断开后的两部分位于所述虚设字线相对的两侧，所述断开后的两部分用于形成所述晶体管的第一电极和第二电极。
2.根据权利要求1所述的制造方法，其特征在于，还包括：在形成所述虚设字线之后，在回刻所述多个绝缘层形成多个凹槽之前，在所述堆叠结构上形成沿所述第一方向延伸的第二沟槽；
所述堆叠结构包含多个位线区和与每个所述位线区连接的多个存储单元区；所述第二沟槽和各第一沟槽之间包括一个沿第一方向延伸的所述位线区；每相邻两个第一沟槽之间包含所述存储单元区；
所述位线区和所述存储单元区的绝缘层和导电层分别为一体式结构；
所述通孔位于存储单元区靠近所述位线区的区域。
3.根据权利要求2所述的制造方法，其特征在于，在所述堆叠结构中通过一次刻蚀工艺形成所述第一沟槽和所述第二沟槽。
4.根据权利要求2所述的制造方法，其特征在于，
所述第二沟槽间隔第二方向上分布的两列所述存储单元；
所述两列存储单元之间包含两个所述位线区，所述第二沟槽间隔两个所述位线区；
各所述存储单元区沿所述第二方向延伸，与同一个所述位线区连接的多个所述存储单元区沿所述第一方向分布在所述位线区的同一侧。
5.根据权利要求4所述的制造方法，其特征在于，通过在所述第一沟槽内回刻所述多个绝缘层形成多个凹槽包括：
通过一次湿法刻蚀工艺对所述第二沟槽和所述第一沟槽露出的各层绝缘层进行横向刻蚀，直到所述绝缘层仅与相邻两个所述虚设字线之间相邻两个面接触。
6.根据权利要求5所述的制造方法，其特征在于，在各所述凹槽内形成导电层，包括：
在各牺牲层和各绝缘层之间的第一沟槽、第二沟槽和所述凹槽中沉积导电层；
刻蚀去除所述第一沟槽和所述第二沟槽内的所述导电层。
7.根据权利要求6所述的制造方法，其特征在于，将每个环绕所述虚设字线的导电层在所述第二方向上断开包括：
对所述第一沟槽的侧壁露出的所述导电层进行横向刻蚀，直至所述第一沟槽的侧壁露出所述虚设字线。
8.根据权利要求6所述的制造方法，其特征在于，在各牺牲层和各绝缘层之间的第一沟槽、第二沟槽和所述凹槽中沉积导电层，包括：
在各牺牲层和各绝缘层之间的第一沟槽、第二沟槽和所述凹槽中依次沉积粘附阻挡层和金属层。
9.根据权利要求2所述的制造方法，其特征在于，还包括：
采用形成所述绝缘层的绝缘材料填满所述凹槽、所述第一沟槽和所述第二沟槽；
对相邻两个所述第一沟槽之间的堆叠结构进行刻蚀，形成沿所述第二方向延伸的第三沟槽，每个所述第三沟槽将两个所述通孔间隔开。
10.一种半导体器件，其特征在于，通过根据权利要求1至9中任一项所述的制造方法得到。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一电极或第二电极的四个侧面中仅三个侧面包裹有粘附阻挡层。
12.根据权利要求11所述的半导体器件，其特征在于，所述第一电极或所述第二电极靠近所述通孔的端面包裹有所述粘附阻挡层。
13.根据权利要求11或12所述的半导体器件，其特征在于，所述通孔的仅三个面被所述粘附阻挡层环绕。
14.一种电子设备，其特征在于，包括根据权利要求10至13中任一项所述的半导体器件。
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