CN114373760A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请涉及半导体器件及其制造方法。一种半导体器件包括：多个有源层，在垂直于衬底的第一方向上堆叠并且在与第一方向相交的第二方向上横向取向；多个位线，每个位线耦接到每个有源层的一侧并且在与第一方向和第二方向相交的方向上横向取向；多个电容器，每个电容器耦接到每个有源层的另一侧；以及字线，垂直取向在第一方向上穿过有源层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2020年10月16日提交的韩国专利申请第10-2020-0134490号的优先权，其整体内容通过引用合并于此。
技术领域
本发明的各实施方式涉及半导体器件，更具体地，涉及包括存储单元堆叠体的半导体器件以及制造该半导体器件的方法。
背景技术
近来，为了增加存储器件的净裸片(die)，存储单元的尺寸不断缩小。
随着存储单元的尺寸变得更小，寄生电容Cb应该减小并且电容应该增大。然而，由于存储单元的结构限制，很难增加净裸片。
发明内容
本发明的实施方式涉及包括高度集成的存储单元的半导体器件和用于制造该半导体器件的方法。
根据本发明的一个实施方式，一种半导体器件包括：多个有源层，在垂直于衬底的第一方向上堆叠并且在与第一方向相交的第二方向上横向取向；多个位线，每个位线耦接到每个有源层的一侧并且在与第一方向和第二方向相交的方向上横向取向；多个电容器，每个电容器耦接到每个有源层的另一侧；以及字线，垂直取向在第一方向上穿过有源层。
根据本发明的另一实施方式，一种用于制造半导体器件的方法包括：在衬底上形成刻蚀停止层；在刻蚀停止层上形成其中介电层和半导体层交替堆叠的模堆叠体；通过刻蚀模堆叠体形成第一沟槽；通过第一沟槽使半导体层的一侧凹陷以在介电层之间形成第一凹陷部；在第一凹陷部中形成横向取向的位线；在与位线相交的方向上刻蚀模堆叠体以形成将模堆叠体划分为多个线型堆叠体的第二沟槽；以及形成通过线型堆叠体的垂直取向的字线。
根据本发明的又一实施方式，一种用于制造半导体器件的方法包括：制备包括外围电路的衬底；在衬底上形成其中介电层和有源层交替堆叠的模堆叠体；将有源层的一侧替换为横向取向的位线；形成将模堆叠体划分为多个线型堆叠体的隔离层；形成穿过有源层的垂直取向的字线；以及形成耦接到有源层的另一侧的横向取向的电容器。
根据附图和详细描述，这些和其他特征和优点将变得更好理解。
附图说明
图1是根据本发明的实施方式的半导体器件的示意性透视图。
图2是半导体器件的布局。
图3是沿图2的线A-A’和B-B’截取的横截面视图。
图为4A至图18B示出了根据本发明的实施方式的用于制造半导体器件的方法。
图19是根据本发明的另一实施方式的半导体器件的布局。
具体实施方式
下文将参照附图更详细地描述本发明的各实施方式。然而，本发明可以以不同形式实施，并且不应被解释为限于此处阐述的实施方式。相反，这些实施方式被提供以使得本公开内容将是详尽的和完整的，并且将向本领域技术人员全面传达本发明的范围。在本公开内容通篇中，贯穿于本发明的各个附图和实施方式，相同的附图标记表示相同的部件。
附图不一定依据比例，并且在某些情况下，比例可以被夸大，以便清楚地示出实施方式的特征。当第一层被称为在第二层“上”或者在衬底“上”时，不仅意指第一层直接在第二层或衬底上形成的情况，还意指在第一层与第二层或衬底之间存在第三层的情况。
在本发明的以下实施方式中，存储单元可以垂直堆叠以增大存储单元密度并且减小寄生电容。
图1是根据本发明的实施方式的半导体器件100的示意性透视图。图2是半导体器件100的布局。图3示出了沿图2中所示的线A-A’和B-B’截取的横截面视图。
参照图1至图3，半导体器件100可以包括衬底LS和多个存储单元堆叠体，例如，形成在衬底LS上的存储单元堆叠体MCS1和MCS2。存储单元堆叠体MCS1和MCS2可以在与衬底LS垂直的第一方向D1上取向。衬底LS可以在第二方向D2和第三方向D3限定的平面中延伸。存储单元堆叠体MCS1和MCS2可以垂直于衬底LS的平面取向。存储单元堆叠体MCS1和MCS2可以在第一方向D1上从衬底LS垂直向上取向。如图3中所示，存储单元堆叠体MCS1和MCS2可以位于EST刻蚀停止层上。存储单元堆叠体MCS1和MCS2可以包括存储单元MC的三维阵列。存储单元堆叠体MCS1和MCS2中的每个可以包括多个存储单元MC。存储单元堆叠体MCS1和MCS2的每个存储单元MC可以包括位线BL、晶体管TR、电容器CAP和板线PL。晶体管TR和电容器CAP可以在第二方向D2上横向取向。每个存储单元MC还可以包括字线WL。字线WL可以在第一方向D1上垂直取向。位线BL可以在第三方向D3上横向取向。在每个存储单元MC中，位线BL、晶体管TR、电容器CAP和板线PL可以在第二方向D2上设置成横向布置。存储单元堆叠体MCS1和MCS2可被称为存储单元阵列。存储单元堆叠体MCS1和MCS2可以包括动态随机存取存储器(DRAM)存储单元阵列。根据本发明的另一实施方式，存储单元堆叠体MCS1和MCS2可以包括相变随机存取存储器(PCRAM)、电阻随机存取存储器(RERAM)、以及磁随机存取存储器(MRAM)等。电容器CAP可以用其他存储元件来替代。
衬底LS可由适合半导体加工的任何材料制成。衬底LS可以包括导电材料、介电材料和半导体材料中的至少之一。可以在衬底LS上形成各种材料。衬底LS可以包括半导体衬底。衬底LS可以由含硅材料形成。衬底LS可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或者它们的多个层。衬底LS还可以包括其他半导体材料，诸如锗。衬底LS可以包括III/V族半导体衬底，例如化合物半导体衬底，诸如砷化镓(GaAs)。衬底LS可以包括绝缘体上硅(SOI)衬底。
衬底LS可以包括外围电路(未示出)。外围电路可以包括用于控制存储单元堆叠体MCS1和MCS2的多个控制电路。外围电路的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或者它们的组合。外围电路的至少一个控制电路可以包括地址解码器电路、读取电路和写入电路。外围电路的至少一个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、掩埋栅极晶体管、鳍式沟道晶体管(FinFET)等。
例如，外围电路的至少一个控制电路可以电连接到位线BL。外围电路可以包括感测放大器SA，并且感测放大器SA可以电连接到位线。尽管没有示出，但是多级金属线MLM可以位于存储单元堆叠体MCS1和MCS2与衬底LS之间。外围电路和位线BL可以通过多级金属线MLM彼此耦接。
位线BL可以在与衬底LS的上表面平行的第三方向D3上延伸。位线BL可以与衬底LS间隔开而横向取向。位线BL可被称为横向取向位线。位线BL可以包括导电材料。位线BL可以包括硅基材料、金属基材料或者它们的组合。位线BL可以包括多晶硅、金属、金属氮化物、金属硅化物或者它们的组合。在第三方向上横向布置在同一行中的存储单元MC可以共享一个位线BL。位线BL可以包括多晶硅、钛氮化物、钨或者它们的组合。例如，位线BL可以包括掺杂有N型杂质的多晶硅或钛氮化物(TiN)。位线BL可以包括钛氮化物和钨的堆叠体(TiN/W)。位线BL还可以包括欧姆接触层，诸如金属硅化物。
晶体管TR可以沿与衬底LS的表面平行的第二方向D2设置成横向布置。晶体管TR可以横向定位在位线BL和电容器CAP之间。晶体管TR可以位于高于衬底LS的水平处。晶体管TR和衬底LS可以彼此间隔开。
晶体管TR可以包括有源层ACT、栅极介电层GD和字线WL。字线WL可以在第一方向D1上垂直延伸，并且有源层ACT可以在第二方向D2上延伸。第一方向D1可以是垂直于第二方向D2的方向。有源层ACT可以相对于位线BL横向布置。有源层ACT可与衬底LS的平面平行地取向。
字线WL可以具有穿过有源层ACT的柱形。字线WL可以具有如图1中所示的圆形的横截面区域，然而，可以采用其他形状而不偏离本发明的范围。栅极介电层GD可以形成在字线WL的侧壁上。栅极介电层GD可以围绕柱型字线WL的侧壁。
栅极介电层GD可以包括例如，硅氧化物、硅氮化物、金属氧化物，金属氧氮化物、金属硅化物、高K材料、铁电材料、抗铁电材料、或者它们的组合。例如，栅极介电层GD可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、以及HfSiON等。
字线可以包括金属、金属混合物、金属合金或者半导体材料。例如，字线WL可以包括钛氮化物、钨、多晶硅或者它们的组合。例如，字线WL可以包括TiN/W堆叠体，钛氮化物和钨顺次堆叠在其中。字线WL可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有约4.5或更小的低功函数，而P型功函数材料可以具有约4.5或更大的高功函数。
字线WL和位线BL可以在相交的方向上延伸。
有源层ACT可以包括任何适合的半导体材料，包括例如多晶硅。有源层ACT可以包括多个杂质区。杂质区可以包括第一区SD1和第二区SD2，它们可以是源极或漏极并且以下也被称为第一源极/漏极区SD1和第二源极/漏极区SD2。有源层ACT可以包括例如掺杂多晶硅、未掺杂多晶硅、非晶硅或氧化物半导体材料。第一源极/漏极区SD1和第二源极/漏极区SD2可以掺杂有N型杂质或P型杂质。第一源极/漏极区SD1和第二源极/漏极区SD2可以掺杂有相同导电性类型的杂质。第一源极/漏极区SD1和第二源极/漏极区SD2可以掺杂有N型杂质。第一源极/漏极区SD1和第二源极/漏极区SD2可以掺杂有P型杂质。第一源极/漏极区SD1和第二源极/漏极区SD2可以包括选自砷(As)、磷(P)、硼(B)、铟(In)和它们的组合中的至少一种杂质。位线BL可以电连接到有源层ACT的第一边缘部分，并且电容器CAP可以电连接到有源层ACT的第二边缘部分。有源层ACT的第一边缘部分可由第一源极/漏极区SD1提供，并且有源层ACT的第二边缘部分可由第二源极/漏极区SD2提供。
在第三方向D3上相邻的有源层ACT可以通过图2中所示的隔离层IL隔离和支撑。隔离层IL可以位于第三方向D3上的相邻存储单元MC之间。隔离层IL也可以位于第二方向D2上的相邻存储单元MC之间。隔离层IL也可以位于第一方向D1上的相邻存储单元MC之间。隔离层IL可以包括介电材料，诸如氧化物。
电容器CAP可以相对于晶体管TR横向设置。电容器CAP可以在第二方向D2上从有源层ACT横向延伸。电容器CAP可以包括存储节点SN、介电层DE和板节点(plate node)PN。介电层DE可以被称为电容器介电层。存储节点SN、介电层DE和板节点PN可以在第二方向D2上横向布置。存储节点SN可以具有横向取向的筒形，并且板节点PN可以具有延伸到存储节点SN的筒内壁和筒外壁的形状。介电层DE可以位于存储节点SN内部，同时围绕板节点PN。板节点PN可以与板线PL耦接。存储节点SN可以电连接到第二源极/漏极区SD2。
电容器CAP可以包括金属-绝缘体-金属(MIM)电容器。存储节点SN和板节点PN可以包括金属基材料。介电层DE可以包括例如，硅氧化物、硅氮化物、高k材料或者它们的组合。高k材料的介电常数可以高于硅氧化物。硅氧化物(SiO2)的介电常数可以约为3.9，并且介电层DE可以包括介电常数约为4或更高的高介电常数材料。高k材料的介电常数可以约为20或更高。高k材料可以包括铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、镧氧化物(La2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。根据本发明的另一实施方式，介电层DE可以由复合层组成，其包括两层或更多层上述的高K材料。
介电层DE可以由锆基氧化物形成。介电层DE可以具有包括锆氧化物(ZrO2)的堆叠结构。包括锆氧化物(ZrO2)的堆叠结构可以包括ZA(ZrO2/Al2O3)堆叠体或ZAZ(ZrO2/Al2O3/ZrO2)堆叠体。ZA堆叠体可以具有其中铝氧化物(Al2O3)堆叠在锆氧化物(ZrO2)上的结构。ZAZ堆叠体可以具有其中锆氧化物(ZrO2)、铝氧化物(Al2O3)和锆氧化物(ZrO2)顺次堆叠的结构。ZA堆叠体和ZAZ堆叠体可被称为锆氧化物基层(zirconium oxide-based layer)。根据本发明的另一实施方式，介电层DE可以由铪基氧化物形成。介电层DE可以具有包括铪氧化物(HfO2)的堆叠结构。包括铪氧化物(HfO2)的堆叠结构可以包括HA(HfO2/Al2O3)堆叠体或HAH(HfO2/Al2O3/HfO2)堆叠体。HA堆叠体可以具有其中铝氧化物(Al2O3)堆叠在铪氧化物(HfO2)上的结构。HAH堆叠体可以具有其中铪氧化物(HfO2)、铝氧化物(Al2O3)和铪氧化物(HfO2)顺次堆叠的结构。HA堆叠体和HAH堆叠体可被称为铪氧化物基层(HfO2-basedlayer)。在ZA堆叠体、ZAZ堆叠体、HA堆叠体和HAH堆叠体中，铝氧化物(Al2O3)的带隙可以大于锆氧化物(ZrO2)和铪氧化物(HfO2)。铝氧化物(Al2O3)的介电常数可以低于锆氧化物(ZrO2)和铪氧化物(HfO2)。因此，介电层DE可以包括高k材料和带隙大于高k材料的高带隙材料的堆叠体。介电层DE可以包括例如，硅氧化物(SiO2)作为铝氧化物(Al2O3)以外的高带隙材料。由于介电层DE包含高带隙材料，因此可以抑制漏电流。高带隙材料可以非常薄。高带隙材料可以比高k材料更薄。根据本发明的另一实施方式，介电层DE可以包括其中高k材料和高带隙材料交替堆叠的叠层结构。例如，介电层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)。在上述叠层结构中，铝氧化物(Al2O3)可以非常薄。
根据本发明的另一实施方式，介电层DE可以包括堆叠结构(stacked structure)、叠层结构(laminated structure)或混合结构(mixed structure)，其包括锆氧化物、铪氧化物和铝氧化物。
根据本发明的另一实施方式，在存储节点SN和介电层DE之间可以进一步形成用于改进漏电流的界面控制层(未示出)。界面控制层可以包括钛氧化物(TiO2)。界面控制层也可以在板节点PN和介电层DE之间形成。
存储节点SN和板节点PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或者它们的组合。例如，存储节点SN和板节点PN可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)、钌氧化物(RuO2)、铱氧化物(IrO2)、铂(Pt)、钼(Mo)、钼氧化物(MoO)、钛氮化物/钨(TiN/W)堆叠体、钨氮化物/钨(WN/W)堆叠体。板节点PN可以包括金属基材料和硅基材料的组合。例如，板节点PN可以是钛氮化物/硅锗/钨氮化物(TiN/SiGe/WN)的堆叠体。在钛氮化物/硅锗/钨氮化物(TiN/SiGe/WN)堆叠体中，硅锗可以是填充存储节点SN的筒内部的间隙填充材料，并且钛氮化物(TiN)可用作实际电容器CAP的板节点，而钨氮化物可以是低电阻材料。相邻的板节点PN共同耦接到板线PL。板线PL的底部可以与衬底LS绝缘。
存储节点SN可以具有三维(3D)结构，并且具有3D结构的存储节点SN可以具有在第二方向D2上取向的横向3D结构。作为三维结构的示例，存储节点SN可以具有筒形、柱形或柱筒形。柱筒形可以指示柱形和筒形结合的结构。
参照图3，隔离层IL和有源层ACT可以在第一方向D1上交替堆叠，并且可以形成垂直穿过有源层ACT和隔离层IL的多个字线WL。在第三方向D3上横向取向的多个位线BL可以在与WL字线相交的方向上形成。有源层ACT、位线BL和存储节点SN可以位于同一水平处。
图1至图3的半导体器件100可以具有共享板线PL的镜像结构。
图4A至图18B示出了用于制造半导体器件的方法。在下文中，图4A至图18A是沿图2的线A-A’截取的横截面视图，而图4B至图18B是沿图2的线B-B’截取的横截面视图。
参照图4A和4B，可在衬底11上形成模堆叠体(mold stack)20。模堆叠体20可以包括介电层21和半导体层22。例如，模堆叠体20可以包括交替堆叠的多个介电层21和多个半导体层22。介电层21和半导体层22可以在垂直于衬底11的表面的第一方向D1上垂直堆叠。介电层21可以包括例如，硅氧化物，并且半导体层22可以包括例如，多晶硅层。模堆叠体20的最下层和最上层可以是介电层21。最下介电层21可用作刻蚀停止层EST。
参照图5A和图5B，在模堆叠体20中可以形成第一沟槽23。为了形成第一沟槽23，可以刻蚀模堆叠体20的一部分。第一沟槽23可以在第一方向D1上垂直延伸，并可以在第三方向D3上横向延伸。第一沟槽23的底表面可以由最下介电层21提供。例如，第一沟槽23可以不使衬底11暴露，并且最下介电层21可以位于最下半导体层22和衬底11之间。介电层21和半导体层22可以在与衬底11的表面平行的第二方向D2上横向延伸。
参照图6A和图6B，半导体层22可以通过第一沟槽23而在它们的端部附近横向凹陷以形成第一凹陷部24。因此，第一凹陷部24和凹陷半导体层22R可以位于垂直布置在第一方向D1上的介电层21之间。第一凹陷部24也可被称为空气间隙。第一凹陷部24可以分别使凹陷半导体层22R的第一边缘E1暴露。
参照图7A和图7B，可以分别在凹陷半导体层22R的第一边缘E1上形成第一杂质区25。第一杂质区25可以通过经由沟槽23的杂质的离子注入形成。例如，第一杂质区25可以通过等离子体掺杂形成。第一杂质区25可以包括N型杂质或P型杂质。第一杂质区25可以包括例如，磷、砷、锑、硼或铟。第一杂质区25可被称为源极/漏极区。
参照图8A和图8B，可以形成分别耦接到第一杂质区25的位线26。位线26可以由金属基材料形成，包括例如钛氮化物、钨、钛硅化物或者它们的组合。位线26可以填充每个第一凹陷部24。位线26可以垂直布置在第一方向D1上。此外，每个位线26可以在第三方向D3上横向延伸。位线26可以通过第一杂质区25分别电连接到凹陷半导体层22R。
参照图9A和图9B，第一隔离层27可以形成在第一沟槽23中。第一隔离层27可以完全填充第一沟槽23。第一隔离层27可以包括介电材料。第一隔离层27可以包括例如，硅氧化物。例如，第一隔离层27可以通过形成硅氧化物来填充第一沟槽23并且使硅氧化物平坦化来被形成。
参照图10A和图10B，可以通过刻蚀模堆叠体20的一部分来形成多个第二沟槽28。出于顶视图的视角，第二沟槽28可以在第二方向D2上伸长，并且可以将模堆叠体20分成多个线型堆叠体20L。第二沟槽28可以形成在线型堆叠体20L之间。第二沟槽28的两端可以接触第一杂质区25。线型堆叠体20L可以通过交替堆叠多个介电层线21L和多个半导体层线22L来形成。介电层线21L可以通过刻蚀介电层21来形成，并且半导体层线22L可以通过刻蚀凹陷半导体层22R来形成。最下介电层21可以保持未被刻蚀。
参照图11A和图11B，第二隔离层29可以形成在第二沟槽28中。第二隔离层29可以完全填满第二沟槽28。第二隔离层29可以包括介电材料。第二隔离层29可以包括例如硅氧化物。例如，第二隔离层29可以通过形成氧化硅来填充第二沟槽28并且随后使硅氧化物平坦化来被形成。
线型堆叠体20L不仅可以通过第二隔离层29、而且还可以通过相邻的第一隔离层27来使彼此分离。每个线型堆叠体20L可以通过交替堆叠多个介电层线21L和多个半导体层线22L来形成。
参照图12A和图12B，可以形成穿过线型堆叠体20L的通孔30。通孔30可在第一方向D1上垂直延伸。至少两个通孔30可以穿过一个单独的线型堆叠体20L。通孔30可穿过介电层线21L和半导体层线22L。通孔30可以不穿过最下介电层21。通孔30可定位成更靠近线型堆叠体20L末端但不接触杂质区25。
参照图13A和图13B，可以形成栅极介电层31。栅极介电层31可以形成在通过通孔30暴露的半导体层线22L的侧壁上。例如，为了形成栅极介电层31，通过通孔30暴露的半导体层线22L的侧壁可以被选择性氧化。栅极介电层31和半导体层线22L可以位于同一水平处。栅极介电层31可以不形成在介电层线21L的侧壁上。
随后，填充通孔30的字线32可以形成在栅极介电层31上。可以通过沉积导电材料来填充通孔30并且执行平坦化工艺诸如化学机械研磨(CMP)来形成字线32。字线32可以在第一方向D1上垂直延伸。至少两个字线32可以穿过一个单独的线型堆叠体20L。字线32可以穿过介电层线21L和半导体层线22L。
参照图14A和14B，线型堆叠体20L可分为通过第三沟槽33隔开的多个单元堆叠体20M。例如，第三沟槽33可以具有在第三方向D3上横贯线型堆叠体20L的中心的形状。第三沟槽33也可以划分介电层线21L。第三沟槽33可以切割介电层线21L和半导体层线22L。
由于形成第三沟槽33，多个单元堆叠体20M可以形成在衬底11上。每个单元堆叠体20M可以包括多个隔离层21M和多个有源层22M。每个单元堆叠体20M可以通过交替堆叠隔离层21M和有源层22M来形成。隔离层21M可以通过切割介电层线21L来形成。有源层22M可以通过切割半导体层线22L来形成。
参照图15A和图15B，每个有源层22M的与第三沟槽33相邻的侧面可通过第三沟槽33有选择地凹陷。结果，可以形成用于形成电容器的第二凹陷部34。
随后，第二杂质区35可以分别形成在有源层22M的通过第二凹陷部34暴露的第二边缘E2中。第二杂质区35可以通过经由第三沟槽33引入的杂质的离子注入形成。第二杂质区35可以通过等离子体掺杂工艺形成。第二杂质区35可以包括N型杂质或P型杂质。第二杂质区35可以包括磷、砷、锑、硼或铟。第二杂质区35可被称为源极/漏极区。字线32可以穿过有源层22M，并且第一杂质区25和第二杂质区35可以形成在字线32的两侧。
参照图16A和图16B，可以形成直接耦接到第二杂质区35的存储节点的36。存储节点36可由金属基材料形成，包括例如，钛氮化物、钨、钛硅化物或者它们的组合。存储节点36可分别填充第二凹陷部34。存储节点36可以具有在第二方向D2上横向延伸的筒形。在第二方向D2上相邻的存储节点36可以彼此面对，而第三沟槽33置于它们之间。存储节点36和隔离层21M可以在第一方向D1上堆叠。
参照图17A和图17B，每个隔离层21M的一侧可以通过附图标记37指示的刻蚀工艺凹陷。第二隔离层29可以与隔离层21M一起凹陷。因此，存储节点36的内壁和外壁二者都可以暴露。
参照图18A和图18B，电容器介电层38可以形成在存储节点36上。可以在电容器介电层38上形成板节点39以填充沟槽33。
图19是根据本发明的另一实施方式的半导体器件200的布局。
参照图19，与图1至图3中相同的参考数字可以表示相同的部件。半导体器件200可以与图1至图3中示出的半导体器件100相似。在下文中，关于图19的也出现在图1至图3中的组成元件的详细描述可被省略。
参照图19，半导体器件200可以包括多个存储单元MC。每个存储单元MC可以包括位线BL、字线WL、包括有源层ACT’的晶体管TR、和电容器CAP。位线BL可以在第三方向D3上横向取向，并且字线WL可以在第一方向D1上垂直取向。晶体管TR可以包括在第二方向D2上横向取向的有源层ACT’。
有源层ACT’可以包括有源层主体BE和在有源层主体BE两侧的突起PE。突起PE可以相对于有源层主体BE的中心线而彼此对称。有源层主体BE和突起PE可以形成通常十字的形状，有源层主体BE和突起PE均具有通常矩形的形状。突起PE可以比有源层主体BE小得多。突起PE的宽度可以小于有源层主体BE的宽度。例如，突起PE在第三方向上的宽度可以小于有源层主体BE。字线WL可以穿过有源层主体BE。
根据本发明的实施方式，由于存储单元是垂直堆叠的，因此可以提高单元密度。
尽管针对具体的实施方式描述了本发明，但是对于本领域技术人员明显的是，在不偏离如所附权利要求限定的本发明的精神和范围的情况下可以进行各种改变和修改。

Claims (20)

1.一种半导体器件，包括：
多个有源层，在垂直于衬底的第一方向上堆叠并且在与所述第一方向相交的第二方向上横向取向；
多个位线，每个位线耦接到每个有源层的一侧并且在与所述第一方向和所述第二方向相交的方向上横向取向；
多个电容器，每个电容器耦接到每个有源层的另一侧；以及
字线，垂直取向地在第一方向上穿过所述有源层。
2.根据权利要求1所述的半导体器件，其中，所述有源层包括：
有源层主体，在所述第二方向上取向；以及
突起，自所述有源层主体在所述第二方向上延伸。
3.根据权利要求2所述的半导体器件，其中，每个突起相比于所述有源层主体而具有较小宽度。
4.根据权利要求1所述的半导体器件，其中，所述有源层、所述位线和所述电容器位于同一水平处。
5.根据权利要求1所述的半导体器件，其中，每个电容器包括：
筒形的存储节点，耦接到每个有源层的另一侧：
在所述存储节点上的介电层；以及
在所述介电层上的板节点，其中
所述筒形的存储节点在所述第二方向上横向取向。
6.根据权利要求5所述的半导体器件，还包括：
板线，共同耦接到所述电容器的板节点，
其中，所述板线在所述第一方向上垂直取向。
7.根据权利要求1所述的半导体器件，还包括：
栅极介电层，在所述有源层和所述字线之间。
8.根据权利要求1所述的半导体器件，还包括：
第一杂质区，在所述有源层的一侧和所述位线之间；以及
第二杂质区，在所述有源层的另一侧和所述电容器之间。
9.根据权利要求1所述的半导体器件，其中，所述衬底包括至少一个外围电路。
10.一种用于制造半导体器件的方法，包括：
在衬底上形成刻蚀停止层；
在所述刻蚀停止层上形成其中介电层和半导体层交替堆叠的模堆叠体；
通过刻蚀所述模堆叠体形成第一沟槽；
通过所述第一沟槽使所述半导体层的一侧凹陷以在所述介电层之间形成第一凹陷部；
在所述第一凹陷部中形成横向取向的位线；
在与所述位线相交的方向上刻蚀所述模堆叠体以形成第二沟槽，所述第二沟槽将所述模堆叠体划分为多个线型堆叠体；以及
形成通过所述线型堆叠体的垂直取向的字线。
11.根据权利要求10所述的方法，其中，所述半导体层包括多晶硅。
12.根据权利要求10所述的方法，还包括：
在形成通过所述线型堆叠体的垂直取向的字线之后，通过刻蚀所述线型堆叠体来形成与所述字线隔开的第三沟槽；
通过所述第三沟槽使所述半导体层的另一侧凹陷以在所述介电层之间形成第二凹陷部；
在所述第二凹陷部内部形成存储节点；
在所述存储节点上形成电容器介电层；以及
在所述电容器介电层上形成板节点。
13.根据权利要求12所述的方法，其中，所述存储节点包括筒形的存储节点。
14.根据权利要求12所述的方法，还包括：
形成共同耦接到所述板节点的板线。
15.一种用于制造半导体器件的方法，包括：
制备包括外围电路的衬底；
在所述衬底上形成其中介电层和有源层交替堆叠的模堆叠体；
将所述有源层的一侧替换为横向取向的位线；
形成将所述模堆叠体划分为多个线型堆叠体的隔离层；
形成穿过所述有源层的垂直取向的字线；以及
形成耦接到所述有源层的另一侧的横向取向的电容器。
16.根据权利要求15所述的方法，其中，将所述有源层的一侧替换为横向取向的位线包括：
通过刻蚀所述模堆叠体来形成第一沟槽；
通过所述第一沟槽使所述有源层的一侧凹陷以在所述介电层之间形成第一凹陷部；以及
使用导电材料填充所述第一凹陷部以形成横向取向的位线。
17.根据权利要求15所述的方法，其中，形成将所述模堆叠体划分为多个线型堆叠体的隔离层包括：
通过刻蚀所述模堆叠体来形成在与所述位线相交的方向上延伸的第二沟槽；以及
使用介电材料填充所述第二沟槽。
18.根据权利要求15所述的方法，其中，形成耦接到所述有源层的另一侧的横向取向的电容器包括：
通过刻蚀所述模堆叠体来形成第三沟槽；
通过所述第三沟槽使所述有源层的另一侧凹陷以在所述介电层之间形成第二凹陷部；
使用导电材料填充所述第二凹陷部以形成筒形的存储节点；
在所述筒形的存储节点上形成电容器介电层；以及
在所述电容器介电层上形成板节点。
19.根据权利要求15所述的方法，其中，每个有源层包括：
有源层主体，所述字线穿过所述有源层主体；以及
突起，自所述有源层主体的两侧延伸，其中突起被形成为相比于所述有源层主体而具有较小宽度。
20.根据权利要求15所述的方法，其中，每个有源层包括多晶硅。
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