CN116234303B - 一种半导体器件结构及其制造方法、dram和电子设备 - Google Patents
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Abstract
一种半导体器件结构及其制造方法、DRAM和电子设备，所述半导体器件结构包括：衬底；多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述衬底一侧的多个存储单元，所述多个存储单元列在所述衬底上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；多条沿第三方向延伸的字线。本申请实施例的半导体器件结构具有立体堆叠结构，可以增加半导体存储器的存储密度，从而减少单位Gb的制作成本。
Description
技术领域
本申请涉及但不限于半导体器件领域，尤指一种半导体器件结构及其制造方法、DRAM和电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，广泛应用在个人电脑、笔记本和消费电子产品中，每年的产值占整个半导体行业的30％左右。为了快速提高存储器的集成度和可扩展性，半导体器件的集成密度被不断增加，半导体器件的设计尺寸标准也随之不断减小。现在世界前三大DRAM公司正在进入1a技术节点，其栅极长度已经到达15nm(和逻辑的7nm接近)，难以再进一步微缩，而且电容器的数量急剧提高、尺寸急剧下降，导致电容器的制备需要更长的工艺时间以及更复杂的工艺流程。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种半导体器件结构及其制造方法、DRAM和电子设备，该半导体器件结构具有立体堆叠结构，可以增加半导体存储器的存储密度，从而减少单位Gb的制作成本。
本申请实施例提供了一种半导体器件结构，包括：
衬底；
多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述衬底一侧的多个存储单元，所述多个存储单元列在所述衬底上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周；
多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条沿第三方向延伸的字线，其中，所述衬底在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述衬底在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。
在本申请实施例中，所述栅极的材料可以为SiGe或GeSn。
在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，形成阶梯状。
在本申请实施例中，所述半导体柱的材料可以选自第IVA族半导体材料中的任意一种或多种。
在本申请实施例中，半导体柱的材料可以为单晶硅。
在本申请实施例中，所述电容器可以包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接。
在本申请实施例中，所述存储单元列还可以包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
在本申请实施例中，所述半导体器件结构还可以包括一个或多个沿第一方向延伸的存储单元隔离柱。在第二方向上每间隔两个存储单元列可以设置有一个所述存储单元隔离柱。
在本申请实施例中，所述层间隔离带和所述存储单元隔离柱的材料可以为氧化硅。
在本申请实施例中，所述晶体管还可以包括栅极介电层，所述栅极介电层设置在所述沟道区与所述栅极之间。
在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。
在本申请实施例中，所述半导体器件结构还可以包括内部支撑层，所述内部支撑层可以设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑。
在本申请实施例中，所述内部支撑层可以位于所述位线两侧，或者可以位于所述位线两侧和所述存储单元隔离柱两侧。
在本申请实施例中，所述内部支撑层的材料可以为SiN。
本申请实施例还提供了一种半导体器件结构的制造方法，包括：
S10：在衬底一侧按照牺牲层和沟道层的顺序沿第一方向堆叠设置多个牺牲层/沟道层的外延层；
S20：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S30：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱，所述半导体柱包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
S40：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S50：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；
S60：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用该一条位线。
在本申请实施例中，步骤S20可以包括：
S21：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
任选地，S23：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
在本申请实施例中，所述牺牲层的材料可以为SiGe。
在本申请实施例中，步骤S40可以包括：
S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
任选地，S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
任选地，S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
在本申请实施例中，步骤S50可以包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的内电极板、介电质层和外电极板，得到环绕所述漏极区一端的电容器。
在本申请实施例中，所述制造方法还可以包括：在步骤S60之后，
S70：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料。
本申请实施例还提供一种动态随机存取存储器(DRAM)，包括如上所述的半导体器件结构。
本申请实施例还提供一种电子设备，包括如上所述的DRAM。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
本申请实施例的半导体器件结构和半导体器件结构的制造方法，通过将电容器设置在晶体管半导体柱之间，而不是设置在晶体管左右两侧，使得晶体管和电容器可以形成立体堆叠结构的存储单元，减少了单个存储单元的占用面积，并且多个存储单元可以在第一方向(竖直方向)堆叠在一起，大大增加了半导体存储器的存储密度；而且，在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件结构的尺寸，进一步增加半导体器件结构的存储密度，从而减少单位Gb的制作成本，为DRAM微缩瓶颈下，提供了一种新的技术研发方向。
另外，目前晶体管的栅极一般为多晶硅材质，当本申请实施例的半导体器件结构采用SiGe形成栅极时，可以调节功函数，提高栅极的可靠性，获得比较少的栅极耗减。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图；
图2为本申请另一示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图；
图3为本申请实施例的半导体器件结构的制造方法的工艺流程图；
图4-1为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图4-2为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图4-3为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图4-4为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
图4-5为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；
其中，在图1、图2、图4-1至图4-5中，上图为主视剖面结构示意图，下图为俯视结构示意图。
附图中的标记符号的含义为：
100-衬底；200-存储单元列；300-位线；300’-位线槽；400-字线；500-存储单元隔离柱；500’-存储单元隔离槽；600-内部支撑层；600’-内部支撑槽；700-隔离材料；800-牺牲层；1-存储单元；1’-存储单元区；10-晶体管；11-半导体柱；11’-沟道层；111-源极区；112-沟道区；113-漏极区；12-栅极；20-电容器；21-内电极板；22-外电极板；23-介电质层；2-层间隔离带。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
本申请实施例提供了一种半导体器件结构。图1为本申请示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图。如图1所示，所述半导体器件结构可以包括：衬底100、多个存储单元列200、多条沿第一方向延伸的位线300(Bit Line,BL)和多条沿第三方向延伸的字线400(Word Line,WL)。
每个所述存储单元列200均包括沿第一方向堆叠设置在所述衬底100一侧的多个存储单元1，所述多个存储单元列200在所述衬底100上沿第二方向和第三方向排列形成阵列；所述存储单元1包括晶体管10和电容器20，所述晶体管10包括半导体柱11和栅极12，所述半导体柱11沿第二方向延伸并且包括源极区111、沟道区112和漏极区113，所述源极区111和所述漏极区113分别位于所述半导体柱11的两端，所述沟道区112位于所述源极区111和所述漏极区113之间，所述栅极12环绕在所述沟道区112四周；所述电容器20环绕在所述漏极区113远离所述沟道区112一端的四周；
沿第二方向上相邻的两个存储单元列200的多个存储单元1的晶体管10的源极区111均与一条共用的位线300连接；
所述衬底100在第三方向上可以设置有一个或多个存储单元列200；当所述衬底100在第三方向上设置有一个存储单元列200时，每条所述字线400由沿第三方向排列的一个存储单元列200的一个存储单元1的晶体管10的栅极12形成；或者，当所述衬底100在第三方向上设置有多个存储单元列200时，每条所述字线400由沿第三方向排列的多个存储单元1的晶体管10的栅极12连接在一起形成。
在本申请的描述中，“第一方向”定义为与所述衬底所在的平面垂直的方向，即所述半导体器件结构的高度所在的方向；“第二方向”定义为与所述“第一方向”垂直并且所述衬底的宽度所在的方向；“第三方向”定义为与所述“第一方向”垂直并且所述衬底的长度所在的方向。“第一方向”、“第二方向”和“第三方向”可以如图1所示。
本申请实施例的半导体器件结构，通过将电容器设置在晶体管半导体柱之间，而不是设置在晶体管左右两侧，使得晶体管和电容器可以形成立体堆叠结构的存储单元，减少了单个存储单元的占用面积，并且多个存储单元可以在第一方向(竖直方向)堆叠在一起，大大增加了半导体存储器的存储密度；而且，在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件结构的尺寸，进一步增加半导体器件结构的存储密度，从而减少单位Gb的制作成本，为DRAM微缩瓶颈下，提供了一种新的技术研发方向。
在本申请实施例中，一个存储单元列可以包括2个-100个存储单元，例如，可以包括2个、3个(如图1所示)、4个、5个、10个、13个、15个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元。
在本申请实施例中，所述衬底沿第二方向上可以设置有2个-1000个存储单元列，例如，可以设置有2个、4个(如图1所示)、6个、8个、10个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个、200个、300个、400个、500个、600个、700个、800个、900个、1000个存储单元列；所述衬底沿第三方向上可以设置有1个-100个存储单元列，例如，可以设置有1个、2个、3个(如图1所示)、4个、5个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元列。
在本申请实施例中，所述衬底可以为半导体衬底，例如，可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述衬底可经掺杂或可未经掺杂。
在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，形成阶梯状。
在本申请实施例中，所述栅极的材料可以为与所述半导体柱兼容的材料，例如，可以为SiGe或GeSn等。当所述栅极的材料为SiGe或GeSn时，可以调节功函数，提高栅极的可靠性，获得比较少的栅极耗减，此时所述字线的材料也为SiGe或GeSn。
在本申请实施例中，所述位线的材料可以选自钨、Mo、Co等具有相似性质的其他金属材料中的任意一种或多种。
在本申请实施例中，所述半导体柱的材料可以选自第IVA族半导体材料中的任意一种或多种，例如，可以为单晶硅。
在本申请实施例中，所述半导体柱沿第一方向上的高度可以根据实际的电性需求来设置，例如，可以为10nm-50nm。
在本申请实施例中，如图1所示，所述电容器20可以包括内电极板21、外电极板22、设置在所述内电极板21和所述外电极板22之间的介电质层23，所述漏极区113与所述内电极板21相连接。沿第三方向排列的多个电容器20的外极板22可以连接在一起，但其内电极板21是分开的。
在本申请实施例中，如图1所示，一个晶体管10可以对应一个电容器20，即所述存储单元1可以为1T1C结构。
在本申请实施例中，沿第一方向相邻的两个电容器可以共用一个外电极板。
在本申请实施例中，所述内电极板和所述外电极板的材料可以各自独立地选自TiN、TiAl、TaN等具有相似性质的其他金属材料的任意一种或多种。所述内电极板的厚度可以为5nm-15nm，所述外电极板的厚度可以为5nm-15nm。
在本申请实施例中，所述介电质层的材料可以为高介电常数(K)材料，例如，可以选自HfO2、Al2O3、ZrO和钛酸锶(SrTiO3,STO)中的任意一种或多种。所述介电质层的厚度可以为5nm-15nm。
在本申请实施例中，如图1所示，所述存储单元列200还可以包括层间隔离带2，所述层间隔离带2设置在所述存储单元列200中相邻的两个存储单元1的晶体管10的栅极12之间，将相邻的两个存储单元1的晶体管10的栅极12隔离开。
在本申请实施例中，所述层间隔离带的材料可以为氧化硅，例如，可以为SiO2。
在本申请实施例中，如图1所示，所述半导体器件结构还可以包括一个或多个沿第一方向延伸的存储单元隔离柱500。例如，在第二方向上每间隔两个存储单元列200可以设置有一个所述存储单元隔离柱500。
在本申请实施例中，所述存储单元隔离柱的材料可以为氧化硅，例如，可以选自旋转涂敷(Spin-On Deposition,SOD)氧化硅薄膜、高密度等离子体(High Density Plasma,HDP)氧化硅薄膜和高深宽比工艺(High Aspect Ratio Process，HARP)氧化硅薄膜中的任意一种或多种。
在本申请实施例中，所述晶体管还可以包括栅极介电层(图中未示)，所述栅极介电层设置在所述沟道区与所述栅极之间。
在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。
在本申请实施例中，所述栅极介电层的厚度可以根据实际的电性需求来设置，例如，可以为2nm-5nm。
在本申请实施例中，如图1所示，所述半导体器件结构还可以包括内部支撑层600，所述内部支撑层600设置在沿第一方向相邻的两个半导体柱11之间，配置为对所述半导体柱11提供支撑。
在本申请实施例中，如图1所示，所述内部支撑层600还可以位于所述位线300两侧，或者如图1所示，可以位于所述位线300两侧和所述存储单元隔离柱500两侧。当所述位线300两侧和所述存储单元隔离柱500两侧均设置有内部支撑层600时可以对所述半导体柱11提供更牢固的支撑。
在本申请实施例中，所述内部支撑层的材料可以为具有支撑作用的薄膜材料，例如，可以为SiN。
图2为本申请另一示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图。如图2所示，在本申请示例性实施例中，所述半导体柱、所述位线和所述字线之间的空白空间中可以填充有隔离材料700。
在本申请实施例中，所述隔离材料可以选自SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
本申请实施例还提供一种半导体器件结构的制造方法。如上所述本申请实施例提供的半导体器件结构可以通过该制造方法得到。
图3为本申请实施例的半导体器件结构的制造方法的工艺流程图。如图3所示，所述制造方法可以包括：
S10：在衬底一侧按照牺牲层和沟道层的顺序沿第一方向堆叠设置多个牺牲层/沟道层的外延层；
S20：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S30：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱，所述半导体柱包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
S40：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S50：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；
S60：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用该一条位线。
在本申请实施例中，步骤S20可以包括：
S21：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
任选地，S23：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
例如，在本申请示例性实施例中，i)步骤S20可以包括：
S21：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料；
或者，ii)步骤S20可以包括：
S21：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S23：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
在本申请实施例中，步骤S40可以包括：
S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
任选地，S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
任选地，S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
例如，在本申请示例性实施例中，i)步骤S40可以包括：
S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
或者，ii)步骤S40可以包括：
S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
或者，iii)步骤S40可以包括：
S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开；
或者，iiii)步骤S40可以包括：
S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
在本申请实施例中，步骤S50可以包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的内电极板、介电质层和外电极板，得到环绕所述漏极区一端的电容器。
在本申请实施例中，所述制造方法还包括：在步骤S60之后，
S70：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料。
图4-1至图4-5为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图。如图4-1至图4-5所示，在示例性实施例中，所述半导体器件结构的制造方法可以包括：
S10：在衬底100一侧按照牺牲层800和沟道层11’的顺序沿第一方向堆叠设置多个牺牲层800/沟道层11’的外延层，得到如图4-1所示的中间品；
S21：在所述多个牺牲层800/沟道层11’的外延层中定义出存储单元区1’，并沿第一方向间隔刻蚀出存储单元隔离槽500’和位线槽300’；
S22：沿第二方向对所述位线槽300’与所述牺牲层800对应的部分进行侧边刻蚀，得到内部支撑槽600’，在所述内部支撑槽600’中填充内部支撑层600；
S23：沿第二方向对所述存储单元隔离槽500’与所述牺牲层800对应的部分进行侧边刻蚀，得到内部支撑槽600’，在所述内部支撑槽600’中填充内部支撑层600；
S24：在所述存储单元隔离槽500’中填充存储单元隔离柱500和在所述位线槽300’中填充隔离材料700，得到如图4-2所示的中间品；
S30：去除牺牲层800，剩余的沟道层11’形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱11，所述半导体柱11包括位于两端的源极区111和漏极区113、位于所述源极区111和所述漏极区113之间的沟道区112，得到如图4-3所示的中间品；
S41：在所述半导体柱11的沟道区112四周依次设置环绕所述沟道区112的栅极介电层(图中未示)和栅极12，得到多个由所述半导体柱11和所述栅极12形成的晶体管10；以及，若在第三方向上排列的半导体柱11有一条，则使这一条半导体柱11上的栅极12作为字线400；或者，若在第三方向上排列的半导体柱11有多条，则使在第三方向上排列的多条半导体柱11上的栅极12在第三方向上连接在一起形成字线400；
S42：将沿第一方向排列的多条字线400设置为不同的长度，使得沿第一方向排列的多条字线400呈现出阶梯状；
S43：在沿第一方向上相邻的两个半导体柱11之间设置层间隔离带2，从而将沿第一方向上相邻的两条半导体柱11上的栅极12隔离开，得到如图4-4所示的中间品；
S50：在所述半导体柱11的漏极区113远离所述沟道区112一端的四周依次设置环绕所述漏极区113一端的内电极板21、介电质层23和外电极板22，得到环绕所述漏极区113一端的电容器20，得到如图4-5所示的中间品；
S60：去除所述位线槽300’中的隔离材料，在所述位线槽300’中填充位线材料，形成沿第一方向延伸的位线300，将所述位线300和与该位线300相接触的多条半导体柱11的所述源极区111连接，使得所述多条半导体柱11的所述源极区111共用该一条位线300，得到如图1所示的半导体器件结构；
S70：在所述半导体柱11、所述位线和所述字线之间的空白空间中填充隔离材料，得到如图2所示的半导体器件结构。
在本申请实施例中，所述牺牲层的材料可以为SiGe等具有相似性质的其他导电材料中的任意一种或多种。所述牺牲层的厚度可以为30nm-50nm，例如，可以为30nm、35nm、40nm、45nm、50nm。
在本申请实施例中，步骤S10中可以通过外延设备在所述衬底一侧生长出牺牲层/沟道层的超晶格(super lattice)薄膜堆叠层，得到由多个牺牲层和多个沟道层组成的外延层。
在本申请实施例中，步骤S21中可以利用同一层图案光罩(Photo mask)通过光照曝光进行图案化刻蚀，形成沿第三方向排列并沿第二方向延伸的沟槽从而将多个牺牲层/沟道层的外延层在第三方向上形成隔离，得到存储单元区。
在本申请实施例中，步骤S22或S23中，可以通过湿法刻蚀对所述位线槽或所述存储单元隔离槽的与所述牺牲层对应的部分进行侧边刻蚀。
在本申请实施例中，步骤S22或S23中，可以通过原子层沉积(Atomic layerdeposition,ALD)工艺在所述内部支撑层槽中填充内部支撑层，例如，可以通过ALD工艺在所述内部支撑层槽中填充SiN，形成内部支撑层。
在本申请实施例中，步骤S24中可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽和所述位线槽中形成氧化硅薄膜。
在本申请实施例中，步骤S30中可以通过刻蚀法、选择超高牺牲层/沟道层刻蚀比将牺牲层刻蚀掉而保留沟道层，所述刻蚀法可以为干法刻蚀或湿法刻蚀。
在本申请实施例中，步骤S42中可以通过修整刻蚀(trim etch)得到阶梯状字线(staircase WL)。
在本申请实施例中，步骤S43中可以通过ALD或化学气相沉积(Chemical VaporDeposition,CVD)工艺设置层间隔离带，例如，可以通过ALD或CVD工艺填充SiO2，形成层间隔离带。
在本申请实施例中，步骤S70中可以通过SOD、HDP或HARP工艺在空白空间中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在空白空间中形成SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
本申请实施例还提供一种动态随机存取存储器(DRAM)，包括如上所述的半导体器件结构。
本申请实施例还提供一种电子设备，包括如上所述的DRAM。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
在本申请中的描述中，需要说明的是，术语“上”、“下”、“一侧”、“另一侧”、“一端”、“另一端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的结构具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请实施例的描述中，除非另有明确的规定和限定，术语“连接”、“设置”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；术语“连接”、“设置”可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (25)
1.一种半导体器件结构的制造方法，其特征在于，包括：
S10：在衬底一侧按照牺牲层和沟道层的顺序沿第一方向堆叠设置多个牺牲层/沟道层的外延层；
S20：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S30：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体柱，所述半导体柱包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；
S40：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；
S50：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；
S60：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线。
2.根据权利要求1所述的制造方法，其中，步骤S20包括：
S21：在所述多个牺牲层/沟道层的外延层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S22：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S24：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
3.根据权利要求2所述的制造方法，其中，步骤S20还包括：在步骤S21之后，步骤S24之前，
S23：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层。
4.根据权利要求1所述的制造方法，其中，所述牺牲层的材料为SiGe。
5.根据权利要求1所述的制造方法，其中，步骤S40包括：
S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线。
6.根据权利要求5所述的制造方法，其中，步骤S40还包括步骤S42和S43中的至少一个：
S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；
S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。
7.根据权利要求1-6中任一项所述的制造方法，其中，步骤S50包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的内电极板、介电质层和外电极板，得到环绕所述漏极区一端的电容器。
8.根据权利要求1-6中任一项所述的制造方法，还包括：在步骤S60之后，
S70：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料。
9.一种半导体器件结构，其特征在于，通过根据权利要求1-8中任一项所述的制造方法得到，所述半导体器件结构包括：
衬底；
多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述衬底一侧的多个存储单元，所述多个存储单元列在所述衬底上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周；
多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条沿第三方向延伸的字线，其中，所述衬底在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述衬底在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。
10.根据权利要求9所述的半导体器件结构，其中，所述栅极的材料为SiGe或GeSn。
11.根据权利要求9所述的半导体器件结构，其中，沿第一方向排列的多条字线的长度不同，形成阶梯状。
12.根据权利要求9所述的半导体器件结构，其中，所述半导体柱的材料选自第IVA族半导体材料中的任意一种或多种。
13.根据权利要求12所述的半导体器件结构，其中，所述半导体柱的材料为单晶硅。
14.根据权利要求9-13中任一项所述的半导体器件结构，其中，所述电容器包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接。
15.根据权利要求9-13中任一项所述的半导体器件结构，其中，所述存储单元列还包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
16.根据权利要求15所述的半导体器件结构，其中，所述半导体器件结构还包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱。
17.根据权利要求16所述的半导体器件结构，其中，所述层间隔离带和所述存储单元隔离柱的材料为氧化硅。
18.根据权利要求9-13中任一项所述的半导体器件结构，其中，所述晶体管还包括栅极介电层，所述栅极介电层设置在所述沟道区与所述栅极之间。
19.根据权利要求18所述的半导体器件结构，其中，所述栅极介电层的材料选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。
20.根据权利要求16或17所述的半导体器件结构，还包括内部支撑层，所述内部支撑层设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑。
21.根据权利要求20所述的半导体器件结构，其中，所述内部支撑层位于所述位线两侧，或者位于所述位线两侧和所述存储单元隔离柱两侧。
22.根据权利要求20所述的半导体器件结构，其中，所述内部支撑层的材料为SiN。
23.一种DRAM，其特征在于，包括根据权利要求9-22中任一项所述的半导体器件结构。
24.一种电子设备，其特征在于，包括根据权利要求23所述的DRAM。
25.根据权利要求24所述的电子设备，其特征在于，包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977580A (en) * | 1995-12-29 | 1999-11-02 | Lg Semicon Co., Ltd. | Memory device and fabrication method thereof |
| CN109616474A (zh) * | 2017-09-29 | 2019-04-12 | 三星电子株式会社 | 半导体存储器件 |
| CN111811223A (zh) * | 2019-04-12 | 2020-10-23 | 美光科技公司 | 半导体处理 |
| CN112185961A (zh) * | 2019-07-03 | 2021-01-05 | 美光科技公司 | 集成式组合件以及形成集成式组合件的方法 |
| CN113488504A (zh) * | 2020-06-18 | 2021-10-08 | 台湾积体电路制造股份有限公司 | 存储器器件及其形成方法 |
| CN114121819A (zh) * | 2021-11-19 | 2022-03-01 | 长鑫存储技术有限公司 | 半导体器件的形成方法及半导体器件 |
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|---|---|---|---|---|
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| DE102004043857B3 (de) * | 2004-09-10 | 2006-03-30 | Infineon Technologies Ag | DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes |
| US7642586B2 (en) * | 2006-09-08 | 2010-01-05 | Qimonda Ag | Integrated memory cell array |
| US8541826B2 (en) * | 2011-12-23 | 2013-09-24 | Tsinghua University | Memory array structure and method for forming the same |
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| CN110875315A (zh) * | 2018-08-31 | 2020-03-10 | 长鑫存储技术有限公司 | 存储器及半导体器件 |
| CN110931558A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 双垂直沟道晶体管、集成电路存储器及其制备方法 |
| KR102634622B1 (ko) * | 2019-02-28 | 2024-02-08 | 에스케이하이닉스 주식회사 | 수직형 메모리 장치 |
| KR20210063111A (ko) * | 2019-11-22 | 2021-06-01 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977580A (en) * | 1995-12-29 | 1999-11-02 | Lg Semicon Co., Ltd. | Memory device and fabrication method thereof |
| CN109616474A (zh) * | 2017-09-29 | 2019-04-12 | 三星电子株式会社 | 半导体存储器件 |
| CN111811223A (zh) * | 2019-04-12 | 2020-10-23 | 美光科技公司 | 半导体处理 |
| CN112185961A (zh) * | 2019-07-03 | 2021-01-05 | 美光科技公司 | 集成式组合件以及形成集成式组合件的方法 |
| CN113488504A (zh) * | 2020-06-18 | 2021-10-08 | 台湾积体电路制造股份有限公司 | 存储器器件及其形成方法 |
| CN114373760A (zh) * | 2020-10-16 | 2022-04-19 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN114121819A (zh) * | 2021-11-19 | 2022-03-01 | 长鑫存储技术有限公司 | 半导体器件的形成方法及半导体器件 |
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