KR20210063111A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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KR20210063111A
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이민수
이기석
송우빈
조민희
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삼성전자주식회사
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Abstract

반도체 메모리 소자는 기판 상에서 상기 기판의 주면에 평행이고 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 주면에 수직인 수직 방향을 따라 반복 배치된 복수의 메모리 셀을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀은 각각 3 개의 트랜지스터를 포함한다. 반도체 메모리 소자를 제조하기 위하여, 기판 상에서 수직 방향을 따라 일렬로 배치되고, 각각 3 개의 트랜지스터를 포함하는 복수의 메모리 셀을 동시에 형성한다.

Description

반도체 메모리 소자 및 그 제조 방법 {Semiconductor memory device and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 3 차원으로 배열된 복수의 메모리 셀을 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
하나의 트랜지스터(1T)와 하나의 커패시터(1C)로 구성된 1T1C 메모리 셀을 포함하는 통상의 반도체 메모리 소자에서는 커패시터에 축적한 전하를 비트 라인으로 방출(release)하여 전위의 변동을 측정하는 방법으로 데이터의 읽기를 수행하기 때문에 커패시터의 정전용량을 일정치 이상으로 유지하는 것이 요구된다. 전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 그에 따라, 메모리 셀의 미세화가 요구되어, 1T1C 메모리 셀에서는 필요한 정전용량을 확보하는 것이 어려워지고 있으며, 비트 라인들 상호간의 커플링 커패시턴스 성분으로 인해 신뢰성 유지에 한계가 있다. 이에 따라, 커패시터의 정전용량 또는 비트 라인들 상호간의 커플링 커패시턴스 성분으로 인한 제약을 받지 않고, 메모리 셀의 미세화 및 고집적화가 용이한 구조를 가지는 반도체 메모리 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 커패시터의 정전용량 또는 비트 라인들 상호간의 커플링 커패시턴스 성분으로 인한 제약을 받지 않으면서 메모리 셀의 미세화 및 고집적화가 용이한 구조를 가지는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 커패시터의 정전용량 또는 비트 라인들 상호간의 커플링 커패시턴스 성분으로 인한 제약을 받지 않으면서 메모리 셀의 미세화 및 고집적화가 용이한 구조를 가지는 반도체 메모리 소자를 단순화된 공정에 의해 제조할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 메모리 소자는 기판 상에서 상기 기판의 주면에 평행이고 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 주면에 수직인 수직 방향을 따라 반복 배치된 복수의 메모리 셀을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀은 각각 3 개의 트랜지스터를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 메모리 소자는 기판 상에서 상기 기판의 주면에 평행이고 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 주면에 수직인 수직 방향을 따라 반복 배치된 복수의 메모리 셀을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀은 각각 제1 채널 영역 및 스토리지 게이트를 포함하는 제1 트랜지스터와, 제2 채널 영역 및 독출 워드 라인을 포함하는 제2 트랜지스터와, 제3 채널 영역 및 기입 워드 라인을 포함하는 제3 트랜지스터를 포함하고, 상기 제1 채널 영역 및 제2 채널 영역 각각의 채널 길이 방향의 축은 상기 제1 수평 방향과 평행한 제1 직선을 따르고, 상기 제3 채널 영역의 채널 길이 방향의 축은 상기 제1 수평 방향과 평행하고 상기 제1 직선으로부터 이격된 제2 직선을 따른다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 메모리 소자는 기판 상에서 상기 기판의 주면에 평행이고 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 주면에 수직인 수직 방향을 따라 반복 배치된 복수의 메모리 셀을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는 상기 기판 상에서 상기 제2 수평 방향을 따라 길게 연장되어 있고 상기 수직 방향으로 서로 이격된 복수의 비트 라인과, 상기 수직 방향으로 상호 평행하게 연장되고 상기 제2 수평 방향에서 서로 이격된 복수의 독출 워드 라인 및 복수의 기입 워드 라인을 포함하고, 상기 복수의 메모리 셀 중 상기 제2 수평 방향으로 일렬로 배치된 메모리 셀들은 상기 복수의 비트 라인 중에서 선택되는 하나의 비트 라인을 공유하고, 상기 복수의 메모리 셀 중 상기 수직 방향을 따라 일렬로 배치된 메모리 셀들은 상기 복수의 독출 워드 라인 및 상기 복수의 기입 워드 라인 중에서 선택되는 하나의 독출 워드 라인 및 하나의 기입 워드 라인을 공유한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 메모리 소자의 제조 방법에서는 기판 상에서 수직 방향을 따라 일렬로 배치되고, 각각 3 개의 트랜지스터를 포함하는 복수의 메모리 셀을 동시에 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 메모리 소자의 제조 방법에서는 기판 상에 복수의 도전막 및 복수의 중간 절연막을 하나씩 교대로 적층한다. 상기 복수의 도전막 및 복수의 중간 절연막 각각의 일부를 제거하여 제1 수평 방향을 따라 연장되고 상호 평행한 제1 라인 영역 및 제2 라인 영역을 포함하는 셀 패턴을 형성한다. 상기 제1 라인 영역 및 상기 제2 라인 영역에 포함된 상기 복수의 도전막 각각의 일부 영역들을 상기 3 개의 트랜지스터를 구성하는 3 개의 채널 영역으로 치환한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 메모리 소자의 제조 방법에서는 기판 상에 복수의 도전막 및 복수의 중간 절연막을 하나씩 교대로 적층한다. 상기 복수의 도전막 및 복수의 중간 절연막 각각의 일부를 제거하여 제1 수평 방향을 따라 연장되고 상호 평행한 제1 라인 영역 및 제2 라인 영역을 포함하는 셀 패턴을 형성한다. 상기 복수의 도전막 각각에서 상기 제1 라인 영역 및 상기 제2 라인 영역에 포함된 일부 영역들을 제1 채널 영역, 제2 채널 영역, 및 제3 채널 영역으로 치환한다. 상기 셀 패턴의 제1 측벽을 따라 수직 방향으로 길게 연장되고 상기 제2 채널 영역에 대면하는 독출 워드 라인을 형성한다. 상기 셀 패턴의 제2 측벽을 따라 상기 수직 방향으로 길게 연장되고 상기 복수의 제3 채널 영역에 대면하는 기입 워드 라인을 형성한다. 상기 복수의 도전막 각각에서 수평 방향으로 상기 제1 채널 영역에 대면하는 부분을 스토리지 게이트로 치환한다.
본 발명의 기술적 사상에 의한 반도체 메모리 소자는 1 개의 메모리 셀 내에 3 개의 트랜지스터를 포함함으로써 메모리 셀에서 축적한 전하량을 증폭하여 비트 라인에 공급할 수 있다. 따라서, 커패시터의 정전용량 또는 비트 라인들 상호간의 커플링 커패시턴스 성분으로 인한 제약을 받지 않는다. 또한, 본 발명의 기술적 사상에 의한 반도체 메모리 소자는 미세화가 가능하고 고밀도의 3 차원 배열에 유리한 구조를 가지는 복수의 메모리 셀을 포함한다. 따라서, 반도체 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 메모리 소자의 제조 방법에 의하면, 수직 방향으로 적층되는 메모리 셀의 수가 증가되어도 공정 수 및 공정 단가를 과도하게 증가시키지 않고 단순화된 공정으로 반도체 메모리 소자를 제조할 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 데이터 센싱 마진을 충분히 확보하면서 메모리 셀 간 간섭에 의한 악영향 없는 대용량 및 고속의 반도체 메모리 소자를 단순화된 공정에 의해 제조할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 메모리 셀 어레이의 회로도이고, 도 1b는 도 1a에 예시한 메모리 셀의 회로도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 일부 구성들의 사시도이고, 도 2b는 도 2a에서 "CX1"으로 표시한 점선 영역에 포함된 1 개의 메모리 셀의 일부 구성들의 사시도이다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 일부 영역의 사시도이고, 도 3b는 도 3a의 제1 레벨에서의 평면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 사시도이다.
도 5a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 영역의 사시도이고, 도 5b는 도 5a의 제1 레벨에서의 평면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 구성들의 사시도이고, 도 6b는 도 6a에서 "CX3"으로 표시한 점선 영역에 포함된 1 개의 메모리 셀의 일부 구성들의 사시도이다.
도 7 내지 도 10은 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 사시도이다.
도 11a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 영역의 사시도이고, 도 11b는 도 11a의 제1 레벨에서의 평면도이다.
도 12a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 메모리 셀 어레이의 회로도이고, 도 12b는 도 12a에 예시한 메모리 셀의 회로도이다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 구성을 도시한 사시도이다.
도 14a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 영역의 사시도이고, 도 14b는 도 14a의 제1 레벨에서의 평면도이다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 구성을 도시한 사시도이다.
도 16a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 영역의 사시도이고, 도 16b는 도 16a의 제1 레벨에서의 평면도이다.
도 17 내지 도 19는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 구성을 도시한 사시도이다.
도 20은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 영역의 평면도이다.
도 21a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 영역의 평면도이고, 도 21b는 도 21a의 Y - Y' 선 단면도이다.
도 22는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 영역의 사시도이다.
도 23은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 24a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자의 메모리 셀 어레이의 회로도이고, 도 24b는 도 24a에 예시한 메모리 셀의 회로도이다.
도 25는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 사시도이다.
도 26a 내지 도 35b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로서, 도 26a, 도 27a, ..., 및 도 35a는 각각 반도체 메모리 소자의 제조 과정을 공정 순서에 따라 도시한 사시도이고, 도 26b, 도 27b, ..., 도 35b는 각각 도 26a, 도 27a, ..., 및 도 35a의 제1 레벨에서의 평면도이다.
도 36a 내지 도 40b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로서, 도 36a, 도 37a, ..., 및 도 40a는 각각 반도체 메모리 소자의 다른 제조 과정을 공정 순서에 따라 도시한 사시도이고, 도 36b, 도 37b, ..., 도 40b는 각각 도 36a, 도 37a, ..., 및 도 40a의 제1 레벨에서의 평면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자(10)의 메모리 셀 어레이(MCA1)의 회로 구성을 설명하기 위한 회로도이고, 도 1b는 도 1a에 예시한 메모리 셀 어레이(MCA1)에 포함된 메모리 셀(MC1)의 회로도이다.
도 1a 및 도 1b를 참조하면, 반도체 메모리 소자(10)는 상호 직교하는 제1 수평 방향(HD1 방향) 및 제2 수평 방향(HD2 방향)과, 수직 방향(VD 방향)을 따라 반복적으로 배치된 복수의 메모리 셀(MC1)을 포함하는 3 차원 구조의 메모리 셀 어레이(MCA1)를 포함한다. 메모리 셀 어레이(MCA1)는 제2 수평 방향(HD2 방향) 및 수직 방향(VD 방향)을 따라 2 차원으로 배열된 복수의 메모리 셀(MC)을 포함하는 복수의 메모리 셀 그룹(MG1)을 포함할 수 있다. 복수의 메모리 셀 그룹(MG1)은 제1 수평 방향(HD1 방향)을 따라 반복적으로 배치될 수 있다.
메모리 셀 어레이(MCA1)는 복수의 메모리 셀(MC1)을 구성하는 복수의 독출 워드 라인(RWL), 복수의 기입 워드 라인(WWL), 및 복수의 비트 라인(BL)을 포함할 수 있다. 하나의 메모리 셀 그룹(MG1)에서, 복수의 비트 라인(BL)이 제2 수평 방향(HD2 방향)으로 상호 평행하게 연장되고, 수직 방향(VD 방향)으로 서로 이격될 수 있다. 하나의 메모리 셀 그룹(MG1)에서, 복수의 독출 워드 라인(RWL) 및 복수의 기입 워드 라인(WWL)이 수직 방향(VD 방향)으로 상호 평행하게 연장되고, 제2 수평 방향(HD2 방향)에서 서로 이격될 수 있다.
복수의 메모리 셀(MC1)은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)로 이루어지는 3 개의 트랜지스터를 포함하는 3T 메모리 셀로 이루어질 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 전압 단자와 비트 라인(BL)과의 사이에서 직렬로 연결될 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트와 비트 라인(BL)과의 사이에 연결될 수 있다.
제1 트랜지스터(T1)에 포함된 한 쌍의 소스/드레인 영역 중 하나의 소스/드레인 영역은 제2 트랜지스터(T2)에 포함된 한 쌍의 소스/드레인 영역 중 하나의 소스/드레인 영역에 연결되고, 제1 트랜지스터(T1)의 게이트는 제3 트랜지스터(T3)에 포함된 한 쌍의 소스/드레인 영역 중 하나의 소스/드레인 영역에 연결될 수 있다. 제2 트랜지스터(T2)에 포함된 한 쌍의 소스/드레인 영역 중 다른 하나의 소스/드레인 영역은 비트 라인(BL)에 연결되고, 제2 트랜지스터(T2)의 게이트는 복수의 독출 워드 라인(RWL) 중에서 선택되는 하나의 독출 워드 라인(RWL)에 연결될 수 있다. 제3 트랜지스터(T3)에 포함된 한 쌍의 소스/드레인 영역 중 다른 하나의 소스/드레인 영역은 비트 라인(BL)에 연결되고, 제3 트랜지스터(T3)의 게이트는 복수의 기입 워드 라인(WWL) 중에서 선택되는 하나의 기입 워드 라인(WWL)에 연결될 수 있다. 복수의 비트 라인(BL)은 각각 독출 비트 라인 및 기입 비트 라인으로서 기능할 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자(100)를 설명하기 위한 도면들로서, 도 2a는 반도체 메모리 소자(100)의 일부 구성들을 도시한 사시도이고, 도 2b는 도 2a에서 "CX1"으로 표시한 점선 영역에 포함된 1 개의 메모리 셀(MC10)의 일부 구성을 도시한 사시도이다.
도 2a 및 도 2b를 참조하면, 반도체 메모리 소자(100)는 기판(110) 상에서 기판(110)의 주면(110M)에 평행이고 상호 직교하는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)과, 기판(110)의 주면(110M)에 수직인 수직 방향(Z 방향)을 따라 반복 배치된 복수의 메모리 셀(MC10)을 포함하는 3 차원 구조의 메모리 셀 어레이(MCA10)를 포함한다. 메모리 셀 어레이(MCA10)는 도 1a 및 도 1b에 예시한 회로를 구성할 수 있다.
메모리 셀 어레이(MCA10)는 제2 수평 방향(Y 방향) 및 수직 방향(Z 방향)을 따라 2 차원으로 배열된 복수의 메모리 셀(MC10)을 포함하는 복수의 메모리 셀 그룹(MG10)을 포함할 수 있다. 복수의 메모리 셀 그룹(MG10)은 제1 수평 방향(X 방향)을 따라 반복적으로 배치될 수 있다.
메모리 셀 어레이(MCA10)는 복수의 메모리 셀(MC10)을 구성하는 복수의 독출 워드 라인(RWL), 복수의 기입 워드 라인(WWL), 및 복수의 비트 라인(BL)을 포함할 수 있다. 하나의 메모리 셀 그룹(MG10)에서, 복수의 비트 라인(BL)이 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되고 수직 방향(Z 방향)으로 서로 이격될 수 있다. 하나의 메모리 셀 그룹(MG10)에서, 복수의 독출 워드 라인(RWL) 및 복수의 기입 워드 라인(WWL)이 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 메모리 셀(MC10)은 각각 제2 수평 방향(Y 방향)에서 서로 이격된 독출 워드 라인(RWL) 및 기입 워드 라인(WWL)을 포함할 수 있다.
복수의 메모리 셀(MC10)은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)로 이루어지는 3 개의 트랜지스터를 포함하는 3T 메모리 셀로 이루어질 수 있다. 제1 트랜지스터(T1)는 제1 채널 영역(CH1) 및 스토리지 게이트(G1)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2 채널 영역(CH2) 및 독출 워드 라인(RWL)을 포함할 수 있다. 제3 트랜지스터(T3)는 제3 채널 영역(CH3) 및 기입 워드 라인(WWL)을 포함할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 공통 플레이트(CP)와 비트 라인(BL)과의 사이에서 직렬로 연결될 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 스토리지 게이트(G1)와 비트 라인(BL)과의 사이에 연결될 수 있다. 공통 플레이트(CP)는 하나의 메모리 셀 그룹(MG10)을 사이에 두고 비트 라인(BL)으로부터 이격될 수 있다.
복수의 메모리 셀(MC10)에서, 제2 수평 방향(Y 방향)에서 서로 이웃하는 2 개의 메모리 셀(MC10)은 제1 수평 방향(X 방향)을 따르는 가상의 직선을 중심으로 거울상 대칭 형상을 가질 수 있다. 복수의 메모리 셀(MC10)에서, 제1 수평 방향(X 방향)에서 서로 이웃하는 2 개의 메모리 셀(MC10)은 공통 플레이트(CP) 또는 비트 라인(BL)을 중심으로 거울상 대칭 형상을 가질 수 있다.
복수의 메모리 셀(MC10)은 각각 제1 도전 라인 영역(L1) 및 제2 도전 라인 영역(L2)을 포함할 수 있다. 제1 도전 라인 영역(L1) 및 제2 도전 라인 영역(L2)은 비트 라인(BL)에 연결되고, 비트 라인(BL)으로부터 제1 수평 방향(X 방향)으로 상호 평행하게 연장되고, 제2 수평 방향(Y 방향)으로 이격될 수 있다. 복수의 메모리 셀(MC10) 각각에서, 제1 도전 라인 영역(L1)의 일단은 공통 플레이트(CP)에 접하고, 제2 도전 라인 영역(L2)은 절연 영역(N10)을 사이에 두고 공통 플레이트(CP)로부터 이격될 수 있다.
제1 도전 라인 영역(L1)은 제1 채널 영역(CH1), 제2 채널 영역(CH2), 및 복수의 소스/드레인 영역(SD1, SD2, SD3)을 포함할 수 있다. 복수의 소스/드레인 영역(SD1, SD2, SD3)은 제1 채널 영역(CH1)과 공통 플레이트(CP)와의 사이, 제1 채널 영역(CH1)과 제2 채널 영역(CH2)과의 사이, 및 제2 채널 영역(CH2)과 비트 라인(BL)과의 사이에 하나씩 배치될 수 있다. 제1 채널 영역(CH1)의 양 측에 있는 한 쌍의 소스/드레인 영역(SD1, SD2)은 제1 트랜지스터(T1)를 구성하고, 제2 채널 영역(CH2)의 양 측에 있는 한 쌍의 소스/드레인 영역(SD2, SD3)은 제2 트랜지스터(T2)를 구성할 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)를 구성하는 한 쌍의 소스/드레인 영역(SD1, SD2) 중 하나의 소스/드레인 영역(SD2)과 비트 라인(BL)과의 사이에 개재될 수 있다. 제2 트랜지스터(T2)를 구성하는 하나의 소스/드레인 영역(SD3)은 비트 라인(BL)에 연결되고, 다른 하나의 소스/드레인 영역(SD2)은 제1 트랜지스터(T1)를 구성하는 하나의 소스/드레인 영역(SD2)에 연결될 수 있다. 소스/드레인 영역(SD2)은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 의해 공유될 수 있다.
제2 도전 라인 영역(L2)은 제3 채널 영역(CH3) 및 복수의 소스/드레인 영역(SD4, SD5)을 포함할 수 있다. 복수의 소스/드레인 영역(SD4, SD5)은 제1 트랜지스터(T1)의 스토리지 게이트(G1)와 제3 채널 영역(CH3)과의 사이, 및 제3 채널 영역(CH3)과 비트 라인(BL)과의 사이에 하나씩 배치될 수 있다. 제3 채널 영역(CH3)의 양 측에 있는 한 쌍의 소스/드레인 영역(SD4, SD5)은 제3 트랜지스터(T3)를 구성할 수 있다. 제3 트랜지스터(T3)는 비트 라인(BL)과 스토리지 게이트(G1)와의 사이에 개재될 수 있다. 제3 트랜지스터(T3)를 구성하는 하나의 소스/드레인 영역(SD5)은 비트 라인(BL)에 연결되고, 다른 하나의 소스/드레인 영역(SD4)은 스토리지 게이트(G1)에 연결될 수 있다. 제3 트랜지스터(T3)의 소스/드레인 영역(SD4)과 스토리지 게이트(G1)는 서로 연결될 수 있다.
제1 채널 영역(CH1) 및 제2 채널 영역(CH2) 각각의 채널 길이 방향의 축은 제1 도전 라인 영역(L1)에서 제1 수평 방향(X 방향)과 평행한 제1 직선을 따르도록 배치될 수 있다. 제3 채널 영역(CH3)의 채널 길이 방향의 축은 제2 도전 라인 영역(L2)에서 제1 수평 방향(X 방향)과 평행한 제2 직선을 따르도록 배치될 수 있다. 상기 제1 직선 및 상기 제2 직선은 제2 수평 방향(Y 방향)으로 이격되고 상호 평행하게 연장될 수 있다. 본 명세서에서 사용되는 용어 "채널 길이"는 제1 채널 영역(CH1), 제2 채널 영역(CH2), 및 제3 채널 영역(CH3) 각각의 내부에서 채널이 형성되는 영역 중 이웃하는 2 개의 소스/드레인 영역 사이의 거리를 의미한다. 상기 이웃하는 2 개의 소스/드레인 영역은 복수의 소스/드레인 영역(SD1, SD2, SD3, SD4, SD5)으로부터 선택될 수 있다. 제2 채널 영역(CH2)과 제3 채널 영역(CH3)은 제2 수평 방향(Y 방향)을 따르는 하나의 직선 상에 배치될 수 있다.
하나의 메모리 셀 그룹(MG10)에 포함되고 제2 수평 방향(Y 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC10)은 1 개의 비트 라인(BL)을 공유할 수 있다. 하나의 메모리 셀 그룹(MG10)에 포함되는 복수의 메모리 셀(MC10)에서, 제1 트랜지스터(T1)는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 사이에 두고 비트 라인(BL)으로부터 이격될 수 있다. 제2 트랜지스터(T2)를 구성하는 소스/드레인 영역(SD3)과, 제3 트랜지스터(T3)를 구성하는 소스/드레인 영역(SD5)은 비트 라인(BL)에 연결될 수 있다. 복수의 메모리 셀(MC10) 중 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC10)은 1 개의 독출 워드 라인(RWL) 및 1 개의 기입 워드 라인(WWL)을 공유할 수 있다. 하나의 메모리 셀 그룹(MG10)에 포함되는 복수의 메모리 셀(MC10) 각각에서, 제1 트랜지스터(T1)를 구성하는 하나의 소스/드레인 영역(SD1)은 공통 플레이트(CP)에 연결될 수 있다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 제1 채널 영역(CH1), 제2 채널 영역(CH2), 및 제3 채널 영역(CH3)은 각각 단결정 실리콘, 폴리실리콘, IGZO(Indium Gallium Zinc Oxide), ITGO(Indium Tin Gallium Oxide), ITZO(Indium Tin Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide), ZTO(Zinc Tin Oxide), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
스토리지 게이트(G1), 독출 워드 라인(RWL), 기입 워드 라인(WWL), 복수의 소스/드레인 영역(SD1, SD2, SD3, SD4, SD5), 비트 라인(BL), 및 공통 플레이트(CP)는 각각 반도체, 산화물 반도체, 또는 금속으로 이루어질 수 있다. 상기 반도체는 도핑된 단결정 실리콘 또는 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 산화물 반도체는 IGZO, ITGO, ITZO, IGO, IZO, ZTO, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Cu, W, Al, 또는 이들의 조합으로 이루어질 수 있다. 그러나, 스토리지 게이트(G1), 독출 워드 라인(RWL), 기입 워드 라인(WWL), 복수의 소스/드레인 영역(SD1, SD2, SD3, SD4, SD5), 비트 라인(BL), 및 공통 플레이트(CP)는 각각을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 2a 및 도 2b에 예시한 복수의 메모리 셀(MC10) 각각의 사이, 그리고 복수의 메모리 셀(MC10) 각각을 구성하는 구성 요소들 사이에서 빈 공간으로 표시한 부분들은 절연막으로 채워질 수 있다. 상기 절연막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자(100A)의 일부 영역의 사시도이고, 도 3b는 도 3a의 제1 레벨(LV1)에서의 평면도이다. 도 3a 및 도 3b를 참조하여, 도 2a 및 도 2b에 예시한 반도체 메모리 소자(100)의 보다 구체적인 예를 설명한다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 소자(100A)는 기판(110) 상의 하부 절연막(112) 위에 형성된 복수의 메모리 셀(MC10A)을 포함한다. 복수의 메모리 셀(MC10A)은 도 2a 및 도 2b를 참조하여 복수의 메모리 셀(MC10)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 도 3a에 예시한 복수의 메모리 셀(MC10A)은 도 2a에서 "CX1"으로 표시한 점선 영역에서 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC10)에 대응할 있다. 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC10A) 각각의 사이에는 중간 절연막(130)이 개재될 수 있다. 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC10A)에 포함된 복수의 제1 채널 영역(CH1)은 각각 중간 절연막(130)을 사이에 두고 서로 이격될 수 있다. 하부 절연막(112) 및 중간 절연막(130)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 채널 영역(CH1)과 스토리지 게이트(G1)와의 사이에는 제1 게이트 절연막(GD1)이 개재되고, 제2 채널 영역(CH2)과 독출 워드 라인(RWL)과의 사이에는 제2 게이트 절연막(GD2)이 개재되고, 제3 채널 영역(CH3)과 기입 워드 라인(WWL)과의 사이에는 제3 게이트 절연막(GD3)이 개재될 수 있다. 제1 게이트 절연막(GD1), 제2 게이트 절연막(GD2), 및 제3 게이트 절연막(GD3)은 각각 실리콘 산화막, 실리콘 산화질화막, 고유전막, 강유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 약 10 내지 약 25의 유전 상수를 가질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 상기 강유전막은 PZT(PbZrTiO3) 또는 BST((Ba,Sr)TiO3)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
독출 워드 라인(RWL)과 기입 워드 라인(WWL)과의 사이에는 절연 펜스(160)가 개재될 수 있다. 메모리 셀(MC10A)을 구성하는 구성 요소들 사이의 빈 공간은 매립 절연막(ILD)으로 채워질 수 있다. 절연 펜스(160) 및 매립 절연막(ILD)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 도 3a에는 이해를 돕기 위하여 메모리 셀(MC10A)을 구성하는 구성 요소들 중 매립 절연막(ILD)으로 덮이는 부분들도 실선으로 표시하였다. 이하의 설명에서 참조하는 도면들에서도 이해를 돕기 위하여 도 3a에서와 같이 매립 절연막(ILD)으로 덮이는 일부 영역들을 실선으로 도시한다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(200)를 설명하기 위한 사시도이다. 도 4에는 도 2a에서 "CX1"으로 표시한 점선 영역에 대응하는 부분의 1 개의 메모리 셀(MC20)의 일부 구성이 예시되어 있다.
도 4를 참조하면, 반도체 메모리 소자(200)는 메모리 셀(MC20)을 포함한다. 메모리 셀(MC20)은 도 2a 및 도 2b에 예시한 반도체 메모리 소자(100)의 메모리 셀(MC10)과 대체로 동일한 구성을 가진다. 단, 메모리 셀(MC20)은 더블 게이트 구조의 제2 트랜지스터(T22) 및 제3 트랜지스터(T23)를 포함한다.
반도체 메모리 소자(200)는 도 2a 및 도 2b에 예시한 반도체 메모리 소자(100)와 유사하게, 기판(110) 상에 제1 수평 방향(X 방향), 제2 수평 방향(Y 방향), 및 수직 방향(Z 방향)을 따라 반복 배치된 복수의 메모리 셀(MC20)을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀(MC20)로 이루어지는 메모리 셀 어레이는 도 1a 및 도 1b에 예시한 회로를 구성할 수 있다.
제2 트랜지스터(T22) 및 제3 트랜지스터(T23)는 도 2a 및 도 2b에 예시한 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)와 대체로 동일한 구성을 가진다. 단, 제2 트랜지스터(T22)는 제2 채널 영역(CH2)의 양 측벽을 덮는 한 쌍의 독출 워드 라인(RWL)을 포함하고, 제3 트랜지스터(T23)는 제3 채널 영역(CH3)의 양 측벽을 덮는 한 쌍의 기입 워드 라인(WWL)을 포함한다. 한 쌍의 독출 워드 라인(RWL) 및 한 쌍의 기입 워드 라인(WWL)은 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 메모리 셀(MC20)을 포함하는 3 차원 구조의 메모리 셀 어레이에서, 복수의 메모리 셀(MC20) 중 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC20)은 한 쌍의 독출 워드 라인(RWL) 및 한 쌍의 기입 워드 라인(WWL)을 공유할 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(200A)의 일부 영역의 사시도이고, 도 5b는 도 5a의 제1 레벨(LV1)에서의 평면도이다. 도 5a 및 도 5b를 참조하여, 도 4에 예시한 반도체 메모리 소자(200)의 보다 구체적인 예를 설명한다.
도 5a 및 도 5b를 참조하면, 반도체 메모리 소자(200A)는 도 3a 및 도 3b를 참조하여 설명한 반도체 메모리 소자(100A)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(200A)는 복수의 메모리 셀(MC20A)을 포함한다. 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC20A) 각각의 사이에는 중간 절연막(130)이 개재될 수 있다. 복수의 메모리 셀(MC20A)에서, 제2 채널 영역(CH2)과 한 쌍의 독출 워드 라인(RWL) 각각의 사이에는 제2 게이트 절연막(GD2)이 개재되고, 제3 채널 영역(CH3)과 한 쌍의 기입 워드 라인(WWL) 각각의 사이에는 제3 게이트 절연막(GD3)이 개재될 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(300)를 설명하기 위한 도면들로서, 도 6a는 반도체 메모리 소자(300)의 일부 구성들을 도시한 사시도이고, 도 6b는 도 6a에서 "CX3"으로 표시한 점선 영역에 포함된 1 개의 메모리 셀(MC30)의 일부 구성을 도시한 사시도이다.
도 6a 및 도 6b를 참조하면, 반도체 메모리 소자(300)는 도 2a 및 도 2b를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(300)는 복수의 메모리 셀(MC30)을 포함하는 3 차원 구조의 메모리 셀 어레이(MCA30)를 포함한다.
메모리 셀 어레이(MCA30)는 도 1a 및 도 1b에 예시한 회로를 구성할 수 있다. 메모리 셀 어레이(MCA30)는 제2 수평 방향(HD2 방향) 및 수직 방향(VD 방향)을 따라 2 차원으로 배열된 복수의 메모리 셀(MC)을 포함하는 복수의 메모리 셀 그룹(MG30)을 포함할 수 있다. 복수의 메모리 셀 그룹(MG30)은 제1 수평 방향(HD1 방향)을 따라 반복적으로 배치될 수 있다.
반도체 메모리 소자(300)에서, 제1 트랜지스터(T1)는 수직 방향(Z 방향)으로 길게 연장된 제1 채널 영역(CH31)을 포함한다. 제1 채널 영역(CH31)은 기판(110) 상에서 복수의 독출 워드 라인(RWL) 및 복수의 기입 워드 라인(WWL)과 평행하게 연장될 수 있다. 제1 채널 영역(CH31)은 복수의 메모리 셀(MC30) 중 수직 방향(Z 방향)으로 일렬로 배치된 복수의 메모리 셀(MC30) 각각의 제1 트랜지스터(T1)에 의해 공유될 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자(300A)를 설명하기 위한 사시도이다. 도 7을 참조하여, 도 6a 및 도 6b에 예시한 반도체 메모리 소자(300)의 보다 구체적인 예를 설명한다.
도 7을 참조하면, 반도체 메모리 소자(300A)는 도 3a 및 도 3b를 참조하여 설명한 반도체 메모리 소자(100A)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(300A)는 복수의 메모리 셀(MC30A)을 포함한다. 복수의 메모리 셀(MC30A)은 도 6a 및 도 6b를 참조하여 복수의 메모리 셀(MC30)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 복수의 메모리 셀(MC30A)은 도 6a에서 "CX3"으로 표시한 점선 영역에서 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC30)에 대응할 있다. 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC30A) 각각의 사이에는 중간 절연막(130)이 개재될 수 있다. 수직 방향(Z 방향)으로 일렬로 배치된 복수의 메모리 셀(MC30A)에 포함된 복수의 제1 트랜지스터(T1)는 1 개의 제1 채널 영역(CH31)를 공유할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자(400)의 일부 구성들의 사시도이다.
도 8을 참조하면, 반도체 메모리 소자(400)는 도 6a 및 도 6b를 참조하여 설명한 반도체 메모리 소자(300)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(400)는 메모리 셀(MC30) 대신 메모리 셀(MC40)을 포함한다. 복수의 메모리 셀(MC40)을 포함하는 3 차원 구조의 메모리 셀 어레이는 도 1a 및 도 1b에 예시한 회로를 구성할 수 있다. 반도체 메모리 소자(400)는 도 4를 참조하여 설명한 메모리 셀(MC20)과 유사하게, 더블 게이트 구조의 제2 트랜지스터(T22) 및 제3 트랜지스터(T23)를 포함한다. 제2 트랜지스터(T22)는 제2 채널 영역(CH2)의 양 측벽을 덮는 한 쌍의 독출 워드 라인(RWL)을 포함하고, 제3 트랜지스터(T23)는 제3 채널 영역(CH3)의 양 측벽을 덮는 한 쌍의 기입 워드 라인(WWL)을 포함한다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(400A)를 설명하기 위한 사시도이다. 도 9를 참조하여, 도 8에 예시한 반도체 메모리 소자(400)의 보다 구체적인 예를 설명한다.
도 9를 참조하면, 반도체 메모리 소자(400A)는 도 5a 및 도 5b를 참조하여 반도체 메모리 소자(200A)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 반도체 메모리 소자(400A)는 도 5b에 예시한 평면 구성과 대체로 동일한 평면 구성을 가질 수 있다. 단, 반도체 메모리 소자(400A)는 제1 채널 영역(CH31)을 포함한다. 수직 방향(Z 방향)으로 일렬로 배치된 복수의 메모리 셀(MC40A)은 1 개의 제1 채널 영역(CH31)을 공유할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자(500)의 일부 구성들의 사시도이다.
도 10을 참조하면, 반도체 메모리 소자(500)는 도 6a 및 도 6b를 참조하여 반도체 메모리 소자(300)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(500)는 메모리 셀(MC30) 대신 메모리 셀(MC50)을 포함한다. 메모리 셀(MC50)은 제1 채널 영역(CH31)에 대면하는 백게이트(back-gate)(BG5)를 포함한다. 백게이트(BG5)는 제1 채널 영역(CH31)을 사이에 두고 스토리지 게이트(G1)와 대면할 수 있다. 백게이트(BG5)는 독출 워드 라인(RWL) 및 기입 워드 라인(WWL)과 평행하게 수직 방향(Z 방향)으로 연장될 수 있다. 백게이트(BG5)는 반도체 메모리 소자(500)를 구성하는 복수의 메모리 셀(MC50) 중 수직 방향(Z 방향)으로 일렬로 배치된 복수의 메모리 셀(MC50) 각각의 제1 트랜지스터(T1)에 의해 공유될 수 있다. 반도체 메모리 소자(500)는 백게이트(BG5)를 포함함으로써 제1 채널 영역(CH31)으로 인해 야기될 가능성이 있는 누설 전류를 제어할 수 있다.
도 11a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(500A)의 일부 영역의 사시도이고, 도 11b는 도 11a의 제1 레벨(LV1)에서의 평면도이다. 도 11a 및 도 11b를 참조하여, 도 10에 예시한 반도체 메모리 소자(500)의 보다 구체적인 예를 설명한다.
도 11a 및 도 11b를 참조하면, 반도체 메모리 소자(500A)는 도 7을 참조하여 설명한 반도체 메모리 소자(300A)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(500A)는 복수의 메모리 셀(MC50A)을 포함한다. 복수의 메모리 셀(MC50A)은 제1 채널 영역(CH31)에 대면하는 백게이트(BG5)를 포함한다. 제1 채널 영역(CH31)과 백게이트(BG5)와의 사이에는 제4 게이트 절연막(GD4)이 개재될 수 있다. 백게이트(BG5)의 측벽들 중 제1 채널 영역(CH31)에 대면하는 측벽의 반대측 측벽은 절연 펜스(560)로 덮일 수 있다. 제4 게이트 절연막(GD4) 및 절연 펜스(560)에 대한 보다 상세한 구성은 도 5b를 참조하여 제1 게이트 절연막(GD1) 및 절연 펜스(160)에 대하여 설명한 바와 같다.
도 12a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(60)의 메모리 셀 어레이(MCA6)의 회로 구성을 설명하기 위한 회로도이고, 도 12b는 도 12a에 예시한 메모리 셀 어레이(MCA6)에 포함된 메모리 셀(MC6)의 회로도이다.
도 12a 및 도 12b를 참조하면, 반도체 메모리 소자(60)는 제1 수평 방향(HD1 방향), 제2 수평 방향(HD2 방향), 및 수직 방향(VD 방향)을 따라 반복적으로 배치된 복수의 메모리 셀(MC6)을 포함하는 3 차원 구조의 메모리 셀 어레이(MCA6)를 포함한다. 복수의 메모리 셀(MC6)은 각각 도 1a 및 도 1b를 참조하여 설명한 복수의 메모리 셀(MC1)과 대체로 동일한 구성을 가진다. 메모리 셀 어레이(MCA6)는 제2 수평 방향(HD2 방향) 및 수직 방향(VD 방향)을 따라 2 차원으로 배열된 복수의 메모리 셀(MC6)을 포함하는 복수의 메모리 셀 그룹(MG6)을 포함할 수 있다. 복수의 메모리 셀 그룹(MG6)은 제1 수평 방향(HD1 방향)을 따라 반복적으로 배치될 수 있다. 단, 복수의 메모리 셀(MC6)은 각각 커패시터(C)를 더 포함할 수 있다. 복수의 메모리 셀(MC6)은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)로 이루어지는 3 개의 트랜지스터와 1 개의 커패시터(C)를 포함하는 3T1C 메모리 셀로 이루어질 수 있다.
복수의 메모리 셀(MC6)에서, 커패시터(C)는 전압 단자와 스토리지 게이트(G1)와의 사이에 연결될 수 있다. 복수의 메모리 셀(MC6)이 커패시터(C)를 포함함으로써, 복수의 메모리 셀(MC6) 각각의 리텐션(retention) 시간을 연장할 수 있으며, 반도체 메모리 소자(60)의 리프레쉬(refresh) 특성을 향상시킬 수 있다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(600)의 일부 구성을 도시한 사시도이다.
도 13을 참조하면, 반도체 메모리 소자(600)는 메모리 셀(MC60)을 포함한다. 메모리 셀(MC60)은 도 2a 및 도 2b를 참조하여 설명한 반도체 메모리 소자(100)의 메모리 셀(MC10)과 대체로 동일한 구성을 가진다. 단, 메모리 셀(MC60)은 스토리지 노드(SN)를 더 포함한다. 복수의 메모리 셀(MC60)을 포함하는 메모리 셀 어레이는 도 12a 및 도 12b에 예시한 회로를 구성할 수 있다.
스토리지 노드(SN)는 도 12a 및 도 12b에 예시한 커패시터(C)의 일부를 구성할 수 있다. 스토리지 노드(SN)는 스토리지 게이트(G1)으로부터 이격된 위치에서 스토리지 게이트(G1)와 대면하는 부분과, 제1 트랜지스터(T1)의 소스/드레인 영역(SD1)으로부터 이격된 위치에서 소스/드레인 영역(SD1)에 대면하는 부분을 포함할 수 있다. 스토리지 노드(SN)의 일단과, 제1 트랜지스터(T1)의 소스/드레인 영역(SD1)의 일단은 공통 플레이트(CP)에 연결될 수 있다.
반도체 메모리 소자(600)는 도 2a에 예시한 반도체 메모리 소자(100)의 복수의 메모리 셀(MC10)과 유사하게 3 차원으로 배열된 복수의 메모리 셀(MC60)을 포함할 수 있다. 복수의 메모리 셀(MC60) 중 수직 방향(Z 방향)을 따라 일렬로 배치된 복수의 메모리 셀(MC60)은 1 개의 스토리지 노드(SN)를 공유할 수 있다.
도 14a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(600A)의 일부 영역의 사시도이고, 도 14b는 도 14a의 제1 레벨(LV1)에서의 평면도이다. 도 14a 및 도 14b를 참조하여, 도 13에 예시한 반도체 메모리 소자(600)의 보다 구체적인 예를 설명한다.
도 14a 및 도 14b를 참조하면, 반도체 메모리 소자(600A)는 도 3a 및 도 3b를 참조하여 반도체 메모리 소자(100A)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(600A)는 복수의 메모리 셀(MC60A)을 포함한다.
복수의 메모리 셀(MC60A)에서, 스토리지 노드(SN)는 커패시터 유전막(158)을 사이에 두고 제1 트랜지스터(T1)의 소스/드레인 영역(SD1)과 제2 수평 방향(Y 방향)으로 이웃하고, 커패시터 유전막(158)을 사이에 두고 스토리지 게이트(G1)와 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이웃할 수 있다. 커패시터 유전막(158)은 실리콘 산화막, 실리콘 산화질화막, 고유전막, 강유전막, 또는 이들의 조합으로 이루어질 수 있다.
스토리지 노드(SN)는 커패시터 유전막(158)을 사이에 두고 제1 트랜지스터(T1)로부터 이격되고, 제1 트랜지스터(T1)의 소스/드레인 영역(SD1)과 스토리지 게이트(G1)와의 사이에서 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 제1 트랜지스터(T1)의 소스/드레인 영역(SD1)의 일단과 스토리지 노드(SN)의 일단은 공통 플레이트(CP)에 연결될 수 있다. 공통 플레이트(CP)는 소스/드레인 영역(SD1)에 접하는 부분과, 스토리지 노드(SN)에 접하는 부분을 포함할 수 있다. 스토리지 게이트(G1)는 매립 절연막(ILD)을 사이에 두고 공통 플레이트(CP)로부터 이격될 수 있다. 복수의 메모리 셀(MC60A)을 포함하는 메모리 셀 어레이는 도 12a 및 도 12b에 예시한 회로를 구성할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(700)의 일부 구성을 도시한 사시도이다.
도 15를 참조하면, 반도체 메모리 소자(700)는 도 13을 참조하여 반도체 메모리 소자(600)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(700)는 메모리 셀(MC70)을 포함한다. 복수의 메모리 셀(MC70)을 포함하는 메모리 셀 어레이는 도 12a 및 도 12b에 예시한 회로를 구성할 수 있다. 메모리 셀(MC70)은 더블 게이트 구조의 제2 트랜지스터(T22) 및 제3 트랜지스터(T23)를 포함한다. 제2 트랜지스터(T22) 및 제3 트랜지스터(T23)에 대한 상세한 구성은 도 4를 참조하여 설명한 바와 같다.
다른 예시적인 실시예들에서, 반도체 메모리 소자(700)에서 제2 트랜지스터(T22)에 포함된 한 쌍의 독출 워드 라인(RWL)을 구성하는 한 쌍의 도전 라인 중 하나는 독출 워드 라인(RWL) 대신 제2 트랜지스터(T22)의 한계 전압을 제어하기 위한 백게이트로 사용할 수 있다. 또한, 제3 트랜지스터(T23)에 포함된 한 쌍의 기입 워드 라인(WWL)을 구성하는 한 쌍의 도전 라인 중 하나는 기입 워드 라인(WWL) 대신 제3 트랜지스터(T23)의 한계 전압을 제어하기 위한 백게이트로 사용할 수 있다.
도 16a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(700A)의 일부 영역의 사시도이고, 도 16b는 도 16a의 제1 레벨(LV1)에서의 평면도이다. 도 16a 및 도 16b를 참조하여, 도 15에 예시한 반도체 메모리 소자(700)의 보다 구체적인 예를 설명한다.
도 16a 및 도 16b를 참조하면, 반도체 메모리 소자(700A)는 도 14a 및 도 14b를 참조하여 반도체 메모리 소자(600A)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(700A)는 복수의 메모리 셀(MC70A)을 포함한다. 복수의 메모리 셀(MC70A)은 한 쌍의 독출 워드 라인(RWL) 및 한 쌍의 기입 워드 라인(WWL)을 포함하는 더블 게이트 구조의 제2 트랜지스터(T22) 및 제3 트랜지스터(T23)를 포함한다. 제2 채널 영역(CH2)과 한 쌍의 독출 워드 라인(RWL) 각각의 사이에는 제2 게이트 절연막(GD2)이 개재되고, 제3 채널 영역(CH3)과 한 쌍의 기입 워드 라인(WWL) 각각의 사이에는 제3 게이트 절연막(GD3)이 개재될 수 있다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(800)의 일부 구성을 도시한 사시도이다.
도 17을 참조하면, 반도체 메모리 소자(800)는 도 15를 참조하여 설명한 반도체 메모리 소자(700)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(700)는 메모리 셀(MC70)을 포함한다. 메모리 셀(MC70)에서, 제1 트랜지스터(T1)는 수직 방향(Z 방향)으로 길게 연장된 제1 채널 영역(CH81)을 포함한다. 제1 채널 영역(CH81)에 대한 상세한 구성은 도 6a 및 도 6b를 참조하여 제1 채널 영역(CH31)에 대하여 설명한 바와 같다.
메모리 셀(MC70)은 더블 게이트 구조의 제2 트랜지스터(T22) 및 제3 트랜지스터(T23)를 포함한다. 제2 트랜지스터(T22) 및 제3 트랜지스터(T23)에 대한 상세한 구성은 도 4를 참조하여 설명한 바와 같다.
복수의 메모리 셀(MC70)을 포함하는 메모리 셀 어레이는 도 12a 및 도 12b에 예시한 회로를 구성할 수 있다. 제1 채널 영역(CH81)은 반도체 메모리 소자(800)를 구성하는 복수의 메모리 셀(MC80) 중 수직 방향(Z 방향)으로 일렬로 배치된 복수의 메모리 셀(MC80) 각각의 제1 트랜지스터(T1)에 의해 공유될 수 있다.
예시적인 실시예들에서, 반도체 메모리 소자(800)는 도 10을 참조하여 설명한 백게이트(BG5)를 더 포함할 수 있다. 반도체 메모리 소자(800)가 백게이트(BG5)를 더 포함함으로써 제1 채널 영역(CH81)로 인해 야기될 가능성이 있는 누설 전류를 제어할 수 있다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(800A)를 설명하기 위한 사시도이다. 도 18을 참조하여, 도 17에 예시한 반도체 메모리 소자(800)의 보다 구체적인 예를 설명한다.
도 18을 참조하면, 반도체 메모리 소자(800A)는 도 16a 및 도 16b를 참조하여 설명한 반도체 메모리 소자(700A)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(800A)는 복수의 메모리 셀(MC80A)을 포함한다. 복수의 메모리 셀(MC80A)에서, 제1 트랜지스터(T1)는 수직 방향(Z 방향)으로 길게 연장된 제1 채널 영역(CH81)을 포함한다. 제1 채널 영역(CH81)은 복수의 메모리 셀(MC80A) 중 수직 방향(Z 방향)으로 일렬로 배치된 복수의 메모리 셀(MC80A)에 의해 공유될 수 있다.
도 19는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(900)의 일부 구성들의 사시도이다.
도 19를 참조하면, 반도체 메모리 소자(900)는 도 13을 참조하여 설명한 반도체 메모리 소자(600)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(900)는 메모리 셀(MC90)을 포함한다. 메모리 셀(MC90)에서 제1 트랜지스터(T1)의 소스/드레인 영역(SD1)과 스토리지 노드(SN)는 서로 접할 수 있다. 복수의 메모리 셀(MC90)을 포함하는 메모리 셀 어레이는 도 12a 및 도 12b에 예시한 회로를 구성할 수 있다.
도 20은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(900A)의 일부 영역의 평면도이다. 도 20을 참조하여, 도 19에 예시한 반도체 메모리 소자(900)의 보다 구체적인 예를 설명한다.
도 20을 참조하면, 반도체 메모리 소자(900A)는 메모리 셀(MC90A)을 포함한다. 메모리 셀(MC90A)은 도 14a 및 도 14b를 참조하여 메모리 셀(MC60A)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 메모리 셀(MC90A)에서, 소스/드레인 영역(SD1)과 스토리지 노드(SN)는 서로 접할 수 있다. 커패시터 유전막(158)은 스토리지 게이트(G1)와 스토리지 노드(SN)와의 사이에 개재되고, 소스/드레인 영역(SD1)과 스토리지 노드(SN)와의 사이에는 개재되지 않을 수 있다. 복수의 메모리 셀(MC90A)을 포함하는 메모리 셀 어레이는 도 12a 및 도 12b에 예시한 회로를 구성할 수 있다.
도 21a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(1000)의 일부 영역의 평면도이고, 도 21b는 도 21a의 Y - Y' 선 단면도이다.
도 21a 및 도 21b를 참조하면, 반도체 메모리 소자(1000)는 메모리 셀(MC100)을 포함한다. 메모리 셀(MC100)은 도 14a 및 도 14b를 참조하여 메모리 셀(MC60A)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 도 21a에 예시한 평면 구성은 도 14a의 제1 레벨(LV1)에 대응하는 부분의 평면 구성일 수 있다. 단, 메모리 셀(MC100)에서, 제2 트랜지스터(T2)의 제2 채널 영역(CH2)은 독출 워드 라인(RWL)으로 둘러싸여 있고, 제3 트랜지스터(T3)의 제3 채널 영역(CH3)은 기입 워드 라인(WWL)으로 둘러싸여 있다. 도 21b에 예시한 바와 같이, 독출 워드 라인(RWL)은 제2 채널 영역(CH2)의 저면, 상면, 및 양 측벽을 덮고, 기입 워드 라인(WWL)은 제3 채널 영역(CH3)의 저면, 상면, 및 양 측벽을 덮을 수 있다.
제2 채널 영역(CH2)과 독출 워드 라인(RWL)과의 사이에는 제2 게이트 절연막(GD12)이 개재되고, 제3 채널 영역(CH3)과 기입 워드 라인(WWL)와의 사이에는 제3 게이트 절연막(GD13)이 개재될 수 있다. 제2 게이트 절연막(GD12) 및 제3 게이트 절연막(GD13)의 보다 상세한 구성은 도 3a 및 도 3b를 참조하여 제2 게이트 절연막(GD2) 및 제3 게이트 절연막(GD3)에 대하여 설명한 바와 같다. 독출 워드 라인(RWL) 및 기입 워드 라인(WWL) 각각의 양 측벽은 절연 펜스(160)로 덮일 수 있다.
도 22는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(1100)의 일부 영역의 사시도이고, 도 23은 도 22에 예시한 반도체 메모리 소자(1100)의 보다 구체적인 실시예인 반도체 메모리 소자(1100A)의 평면도이다.
도 22 및 도 23을 참조하면, 반도체 메모리 소자(1100, 1100A)는 도 13, 도 14a, 및 도 14b를 참조하여 설명한 반도체 메모리 소자(600, 600A)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(1100, 1100A)의 메모리 셀(MC100, MC110A)에서, 제2 트랜지스터(T2)의 제2 채널 영역(CH2)과 제3 트랜지스터(T3)의 제3 채널 영역(CH3)은 제2 수평 방향(Y 방향)을 따르는 하나의 직선 상에 배치되지 않고 상호 어긋나게 배치될 수 있다. 제1 수평 방향(X 방향)에서, 비트 라인(BL)으로부터 제2 채널 영역(CH2)까지의 최단 거리와 비트 라인(BL)으로부터 제3 채널 영역(CH3)까지의 최단 거리는 서로 다를 수 있다.
제2 트랜지스터(T2)의 독출 워드 라인(RWL)과 제3 트랜지스터(T3)의 기입 워드 라인(WWL)은 제2 수평 방향(Y 방향)을 따르는 하나의 직선 상에 배치되지 않고 상호 어긋나게 배치될 수 있다. 제1 수평 방향(X 방향)에서, 비트 라인(BL)으로부터 독출 워드 라인(RWL)까지의 최단 거리와 비트 라인(BL)으로부터 기입 워드 라인(WWL)까지의 최단 거리는 서로 다를 수 있다.
도 24a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(70)의 메모리 셀 어레이(MCA7)의 회로 구성을 설명하기 위한 회로도이고, 도 24b는 도 24a에 예시한 메모리 셀(MC7)의 회로도이다.
도 24a 및 도 24b를 참조하면, 반도체 메모리 소자(70)는 제1 수평 방향(HD1 방향), 제2 수평 방향(HD2 방향), 및 수직 방향(VD 방향)을 따라 반복적으로 배치된 복수의 메모리 셀(MC7)을 포함하는 3 차원 구조의 메모리 셀 어레이(MCA7)를 포함한다. 복수의 메모리 셀(MC7)은 각각 도 12a 및 도 12b를 참조하여 복수의 메모리 셀(MC6)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 메모리 셀 어레이(MCA7)는 제2 수평 방향(HD2 방향) 및 수직 방향(VD 방향)을 따라 2 차원으로 배열된 복수의 메모리 셀(MC7)을 포함하는 복수의 메모리 셀 그룹(MG7)을 포함할 수 있다. 복수의 메모리 셀 그룹(MG7)은 제1 수평 방향(HD1 방향)을 따라 반복적으로 배치될 수 있다. 복수의 메모리 셀(MC7)은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)로 이루어지는 3 개의 트랜지스터와 1 개의 커패시터(C)를 포함하는 3T1C 메모리 셀로 이루어질 수 있다. 단, 메모리 셀 어레이(MCA7)는 제2 수평 방향(Y 방향)을 따라 길게 연장되는 복수의 독출 비트 라인(RBL) 및 복수의 기입 비트 라인(WBL)을 포함한다. 복수의 메모리 셀(MC7) 각각에서, 제2 트랜지스터(T2)에 포함된 한 쌍의 소스/드레인 영역 중 하나의 소스/드레인 영역은 독출 비트 라인(RBL)에 연결되고, 제3 트랜지스터(T3)에 포함된 한 쌍의 소스/드레인 영역 중 하나의 소스/드레인 영역은 기입 비트 라인(WBL)에 연결된다.
도 25는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(1200)를 설명하기 위한 사시도이다. 도 25를 참조하여, 도 24a 및 도 24b에 예시한 반도체 메모리 소자(70)의 보다 구체적인 예를 설명한다.
도 25를 참조하면, 반도체 메모리 소자(1200)는 도 13을 참조하여 설명한 반도체 메모리 소자(600)와 대체로 동일한 구성을 가진다. 단, 반도체 메모리 소자(1200)는 메모리 셀(MC120)을 포함한다. 메모리 셀(MC120)은 절연막(192)을 사이에 두고 서로 이격된 독출 비트 라인(RBL) 및 기입 비트 라인(WBL)을 포함한다. 메모리 셀(MC120)은 독출 비트 라인(RBL)에 연결되고 독출 비트 라인(RBL)으로부터 제1 수평 방향(X 방향)으로 연장되는 제1 도전 라인 영역(L21)과, 기입 비트 라인(WBL)에 연결되고 기입 비트 라인(WBL)으로부터 제1 수평 방향(X 방향)으로 연장되는 제2 도전 라인 영역(L22)을 포함할 수 있다. 제1 도전 라인 영역(L21)의 일단은 공통 플레이트(CP)에 접하고, 제2 도전 라인 영역(L22)은 절연 영역(N120)을 사이에 두고 공통 플레이트(CP)로부터 이격될 수 있다. 제1 도전 라인 영역(L21) 및 제2 도전 라인 영역(L22)의 보다 상세한 구성은 도 2a 및 도 2b를 참조하여 제1 도전 라인 영역(L1) 및 제2 도전 라인 영역(L2)에 대하여 설명한 바와 대체로 동일하다. 단, 제1 도전 라인 영역(L21) 및 제2 도전 라인 영역(L22)은 절연막(194)을 사이에 두고 수직 방향(Z 방향)으로 이격되어 있다. 절연막(192) 및 절연막(194)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
메모리 셀(MC120)에서, 제1 채널 영역(CH1) 및 제2 채널 영역(CH2) 각각의 채널 길이 방향의 축은 제1 도전 라인 영역(L21)에서 제1 수평 방향(X 방향)과 평행한 제1 직선을 따르도록 배치될 수 있다. 제3 채널 영역(CH3)의 채널 길이 방향의 축은 제2 도전 라인 영역(L22)에서 제1 수평 방향(X 방향)과 평행한 제2 직선을 따르도록 배치될 수 있다. 상기 제1 직선 및 상기 제2 직선은 수직 방향(Z 방향)으로 이격되고 상호 평행하게 연장될 수 있다. 제2 채널 영역(CH2)과 제3 채널 영역(CH3)은 제2 수평 방향(Y 방향)을 따르는 하나의 직선 상에 있지 않도록 상호 어긋나게 배치될 수 있다.
도 1a 내지 도 25를 참조하여 설명한 본 발명의 기술적 사상에 의한 반도체 메모리 소자들은 1 개의 메모리 셀 내에 3 개의 트랜지스터를 포함함으로써 메모리 셀에서 축적한 전하량을 증폭하여 비트 라인에 공급할 수 있다. 따라서, 커패시터의 정전용량 또는 비트 라인들 상호간의 커플링 커패시턴스 성분으로 인한 제약을 받지 않을 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 메모리 소자들은 미세화가 가능하고 고밀도의 3 차원 배열에 유리한 구조를 가지는 메모리 셀을 포함한다. 따라서, 반도체 메모리 소자의 집적도를 향상시킬 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 제조 방법에서는 도 1a 내지 도 25를 참조하여 설명한 반도체 메모리 소자들에서와 같이 기판(110) 상에서 수직 방향(Z 방향)을 따라 일렬로 배치되고, 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2, T22), 및 제3 트랜지스터(T3, T23)로 이루어지는 3 개의 트랜지스터를 포함하는 복수의 메모리 셀을 동시에 형성할 수 있다. 다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 제조 방법을 구체적인 예들 들어 설명한다.
도 26a 내지 도 35b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로서, 도 26a, 도 27a, ..., 및 도 35a는 각각 반도체 메모리 소자의 제조 과정을 공정 순서에 따라 도시한 사시도이고, 도 26b, 도 27b, ..., 도 35b는 각각 도 26a, 도 27a, ..., 및 도 35a의 제1 레벨(LV1)에서의 평면도이다. 도 26a 내지 도 35b를 참조하여 도 9에 예시한 반도체 메모리 소자(400A)의 예시적인 제조 방법을 설명한다.
도 26a 및 도 26b를 참조하면, 기판(110) 상에 하부 절연막(112)을 형성하고, 하부 절연막(112) 위에 복수의 도전막(120) 및 복수의 중간 절연막(130)을 하나씩 교대로 적층한다. 복수의 도전막(120)은 반도체, 산화물 반도체, 또는 금속으로 이루어질 수 있다.
도 27a 및 도 27b를 참조하면, 복수의 도전막(120) 및 복수의 중간 절연막(130) 각각의 일부를 제거하여 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장되는 제1 라인 영역(LA1) 및 제2 라인 영역(LA2)과, 상기 제1 라인 영역(LA1) 및 제2 라인 영역(LA2)에 연결되고 제2 수평 방향(Y 방향)을 따라 연장되는 제2 라인 영역(LA3)을 포함하는 셀 패턴(40P)을 형성한다. 제1 수평 방향(X 방향)에서, 제1 라인 영역(LA1)의 길이는 제2 라인 영역(LA2)의 길이보다 더 클 수 있다.
셀 패턴(40P)은 도 2a 및 도 2b에 예시한 비트 라인(BL), 제1 도전 라인 영역(L1), 및 제2 도전 라인 영역(L2)에 대응하는 부분들을 포함할 수 있다. 셀 패턴(40P)을 통해 하부 절연막(112)의 상면이 노출될 수 있다.
도 28a 및 도 28b를 참조하면, 도 27a 및 도 27b의 결과물에서 셀 패턴(40P)을 통해 하부 절연막(112)을 노출시키는 공간들을 매립 절연막(140)으로 채운다. 매립 절연막(140)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 도 28a에는 이해를 돕기 위하여 셀 패턴(40P) 중 매립 절연막(140)으로 덮이는 부분들도 실선으로 표시하였다. 이하의 설명에서 참조하는 도면들에서도 이해를 돕기 위하여 도 28a에서와 같이 매립 절연막(140)으로 덮이는 일부 영역들을 실선으로 도시한다.
도 29a 및 도 29b를 참조하면, 셀 패턴(40P)의 제1 라인 영역(LA1) 및 제2 라인 영역(LA2)(도 27a 참조)에 포함된 복수의 도전막(120) 각각의 일부 영역을 제1 채널 영역(CH31), 제2 채널 영역(CH2), 및 제3 채널 영역(CH3)으로 치환한다.
보다 구체적으로 설명하면, 매립 절연막(140)의 일부 영역들을 관통하는 복수의 제1 홀(H1)을 형성하고, 복수의 제1 홀(H1)을 통해 복수의 도전막(120) 각각의 일부를 선택적으로 제거하여 복수의 채널 공간을 형성하고, 복수의 제1 홀(H1)을 통해 상기 복수의 채널 공간 내에 채널 형성용 물질을 증착하여 상기 복수의 채널 공간을 채우는 복수의 제2 채널 영역(CH2) 및 복수의 제3 채널 영역(CH3)을 형성하고, 복수의 제1 홀(H1) 내에 남아 있는 불필요한 물질들을 제거한다. 또한, 셀 패턴(40P)의 일부 영역을 관통하는 제2 홀(H2)을 형성하고, 제2 홀(H2) 내에 제1 채널 영역(CH31)을 형성한다.
복수의 제2 채널 영역(CH2)은 복수의 도전막(120) 중 제1 라인 영역(LA1)(도 27a 참조)에 포함된 일부 영역들을 치환하여 얻어진 것으로서, 복수의 제2 채널 영역(CH2)은 제1 라인 영역(LA1) 내에서 수직 방향(Z 방향)을 따라 일렬로 배치될 수 있다. 복수의 제3 채널 영역(CH3)은 복수의 도전막(120) 중 제2 라인 영역(LA2)에 포함된 일부 영역들을 치환하여 얻어진 것으로서, 복수의 제3 채널 영역(CH3)은 제2 라인 영역(LA2) 내에서 수직 방향(Z 방향)을 따라 일렬로 배치될 수 있다.
제1 채널 영역(CH31), 복수의 제2 채널 영역(CH2), 및 복수의 제3 채널 영역(CH3)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다. 제1 채널 영역(CH31), 복수의 제2 채널 영역(CH2), 및 복수의 제3 채널 영역(CH3) 각각의 형성 순서는 특별히 제한되지 않으며, 필요에 따라 임의로 결정될 수 있다.
도 30a 및 도 30b를 참조하면, 도 29a 및 도 29b의 결과물에서 복수의 제1 홀(H1) 각각의 내부에 제2 게이트 절연막(GD2) 및 제3 게이트 절연막(GD3)과, 독출 워드 라인(RWL) 및 기입 워드 라인(WWL)와, 절연 펜스(160)를 차례로 형성한다. 독출 워드 라인(RWL)은 셀 패턴(40P)의 측벽의 일부 영역을 따라 수직 방향(Z 방향)으로 길게 연장되고 복수의 제2 채널 영역(CH2)에 대면하도록 형성될 수 있다. 기입 워드 라인(WWL)은 셀 패턴(40P)의 측벽의 다른 일부 영역을 따라 수직 방향(Z 방향)으로 길게 연장되고, 복수의 제3 채널 영역(CH3)에 대면하도록 형성될 수 있다.
예시적인 실시예들에서, 제2 게이트 절연막(GD2) 및 제3 게이트 절연막(GD3)은 동시에 형성되고, 독출 워드 라인(RWL) 및 기입 워드 라인(WWL)은 동시에 형성될 수 있다. 제2 게이트 절연막(GD2) 및 제3 게이트 절연막(GD3)과, 독출 워드 라인(RWL) 및 기입 워드 라인(WWL)와, 절연 펜스(160)를 형성하기 위하여 다양한 공정이 이용될 수 있다. 제2 게이트 절연막(GD2) 및 제3 게이트 절연막(GD3)과, 독출 워드 라인(RWL) 및 기입 워드 라인(WWL)와, 절연 펜스(160) 각각의 형상은 도 30a 및 도 30b에 예시한 바에 한정되지 않으며, 이용되는 공정 순서에 따라 다양한 형상을 가질 수 있다.
도 31a 및 도 31b를 참조하면, 도 30a 및 도 30b의 결과물에서 매립 절연막(140)의 일부 영역을 관통하며 셀 패턴(40P)의 측벽을 노출시키는 제1 개구(OP1)를 형성하고, 제1 개구(OP1)를 통해 노출되는 복수의 도전막(120) 각각의 일부를 제거하여 복수의 제1 공간(SS1)을 형성한다. 복수의 제1 공간(SS1)은 수직 방향(Z 방향)을 따라 서로 오버랩될 수 있다. 복수의 제1 공간(SS1) 각각의 사이에 중간 절연막(130)이 개재될 수 있다. 제1 개구(OP1)를 통해 하부 절연막(112)의 상면이 노출될 수 있다. 도 31a에는 이해를 돕기 위하여 셀 패턴(40P)의 일부 영역을 점선으로 도시하였다. 이하의 설명에서 참조하는 도면들에서도 이해를 돕기 위하여 도 31a에서와 같이 셀 패턴(40P)의 일부 영역을 점선으로 도시할 수 있다.
도 32a 및 도 32b를 참조하면, 도 31a 및 도 31b의 결과물에서 복수의 제1 공간(SS1)을 통해 노출되는 표면들을 덮는 복수의 제1 게이트 절연막(GD1)을 형성한 후, 복수의 제1 게이트 절연막(GD1) 중 복수의 제1 공간(SS1)의 외부에 있는 불필요한 부분들을 제거하고, 복수의 제1 공간(SS1) 및 제1 개구(OP1)를 희생막(142)으로 채운다. 희생막(142)은 제1 게이트 절연막(GD1)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다.
도 33a 및 도 33b를 참조하면, 도 32a 및 도 32b의 결과물에서 매립 절연막(140)의 일부와 희생막(142)의 일부를 제거하여 복수의 제1 게이트 절연막(GD1) 각각의 측벽과 하부 절연막(112)을 노출시키는 제2 개구(OP2)를 형성한다. 제2 개구(OP2)를 통해 노출된 복수의 제1 게이트 절연막(GD1)의 일부를 제거하여 복수의 제1 게이트 절연막(GD1) 중 셀 패턴(40P)에 포함된 복수의 도전막(120) 각각의 측벽(SW1)을 노출시킨다. 복수의 도전막(120) 각각의 측벽(SW1)이 노출되도록 복수의 제1 게이트 절연막(GD1)의 일부를 제거하는 동안 희생막(142)도 일부 제거될 수 있으며, 셀 패턴(40P)에 포함된 복수의 중간 절연막(130) 각각의 사이에는 제2 개구(OP2)와 연통하는 복수의 제2 공간(SS2)이 형성될 수 있다.
도 34a 및 도 34b를 참조하면, 도 33a 및 도 33b의 결과물에서 희생막(142)을 선택적으로 제거하여 셀 패턴(40P) 중 복수의 중간 절연막(130) 각각의 사이에 공간들을 마련한 후, 상기 공간들을 채우는 복수의 스토리지 게이트(G1)를 형성한다. 그 결과, 복수의 도전막(120) 각각의 일부가 복수의 스토리지 게이트(G1)로 치환될 수 있다. 복수의 스토리지 게이트(G1)는 각각 도전막(120)의 측벽(SW1)에 접하는 부분을 포함할 수 있다.
그 후, 제2 개구(OP2) 내에 남아 있는 불필요한 물질들을 에치백 공정 등에 의해 제거할 수 있다. 복수의 스토리지 게이트(G1)의 형성 후 수반되는 에치백 공정 또는 세정 공정에 의해 제2 개구(OP2)가 확장되어 제3 개구(OP3)가 형성될 수 있다. 제3 개구(OP3)를 통해 하부 절연막(112)의 상면이 노출될 수 있다. 다른 실시예들에서, 제2 개구(OP2)가 확장되지 않고 그대로 유지될 수도 있다.
도 35a 및 도 35b를 참조하면, 도 34a 및 도 34b의 결과물에서 제3 개구(OP3)를 매립 절연막(146)으로 채운 후, 매립 절연막(140)의 일부와 셀 패턴(40P)의 일부를 제거하여 빈 공간을 마련하고, 상기 빈 공간을 채우는 공통 플레이트(CP)를 형성한다. 매립 절연막(146)은 매립 절연막(140)과 동일한 물질로 이루어질 수 있다.
도 35a 및 도 35b의 결과물에 남아 있는 복수의 도전막(120)으로부터 복수의 비트 라인(BL)과 복수의 소스/드레인 영역(SD1, SD2, SD3, SD4, SD5)을 형성할 수 있다. 복수의 비트 라인(BL)과 복수의 소스/드레인 영역(SD1, SD2, SD3, SD4, SD5)은 도 8에 예시한 비트 라인(BL)과 복수의 소스/드레인 영역(SD1, SD2, SD3, SD4, SD5)을 포함할 수 있다. 매립 절연막(140, 146)은 도 9에 예시한 매립 절연막(ILD)을 구성할 수 있다.
도 36a 내지 도 40b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로서, 도 36a, 도 37a, ..., 및 도 40a는 각각 반도체 메모리 소자의 다른 제조 과정을 공정 순서에 따라 도시한 사시도이고, 도 36b, 도 37b, ..., 도 40b는 각각 도 36a, 도 37a, ..., 및 도 40a의 제1 레벨(LV1)에서의 평면도이다. 도 36a 내지 도 40b를 참조하여 도 18에 예시한 반도체 메모리 소자(800A)의 예시적인 제조 방법을 설명한다.
도 36a 및 도 36b를 참조하면, 도 26a 내지 도 27b를 참조하여 설명한 바와 유사한 공정들을 수행한다. 단, 본 예에서는 복수의 도전막(120) 및 복수의 중간 절연막(130)을 포함하는 셀 패턴(80P)을 형성한다. 셀 패턴(80P)은 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장되는 제1 라인 영역(LA1) 및 제2 라인 영역(LA2)과, 상기 제1 라인 영역(LA1) 및 제2 라인 영역(LA2)에 연결되고 제2 수평 방향(Y 방향)을 따라 연장되는 제2 라인 영역(LA3)을 포함할 수 있다. 제1 수평 방향(X 방향)에서, 제1 라인 영역(LA1)의 길이와 제2 라인 영역(LA2)의 길이는 실질적으로 동일하거나 유사할 수 있다. 셀 패턴(80P)은 H 자 평면 형상을 가지는 부분을 포함할 수 있다.
도 37a 및 도 37b를 참조하면, 도 36a 및 도 36b의 결과물에 대하여 도 28a 내지 도 32b를 참조하여 설명한 공정들을 수행하여, 복수의 제1 게이트 절연막(GD1) 및 희생막(142)을 포함하는 결과물을 형성한다. 그 후, 도 33a 및 도 33b를 참조하여 설명한 바와 유사한 방법으로 매립 절연막(140)의 일부와 희생막(142)의 일부를 제거하여 복수의 제1 게이트 절연막(GD1) 각각의 측벽과 하부 절연막(112)을 노출시키는 복수의 제2 개구(OP2)를 형성한다. 복수의 제2 개구(OP2)를 통해 노출된 복수의 제1 게이트 절연막(GD1)의 일부를 제거하여 복수의 제1 게이트 절연막(GD1) 중 셀 패턴(40P)에 포함된 복수의 도전막(120) 각각의 측벽(SW1)을 노출시키는 복수의 제2 공간(SS2)을 형성한다.
도 38a 및 도 38b를 참조하면, 도 34a 및 도 34b를 참조하여 설명한 바와 유사한 방법으로, 도 37a 및 도 37b의 결과물에서 희생막(142)을 선택적으로 제거하여 셀 패턴(80P) 중 복수의 중간 절연막(130) 각각의 사이에 공간들을 마련한 후, 상기 공간들을 채우는 복수의 스토리지 게이트(G1)를 형성한다. 복수의 스토리지 게이트(G1)를 형성하는 동안 제2 개구(OP2)가 확장되어 제3 개구(OP3)가 형성될 수 있다. 제3 개구(OP3)를 통해 하부 절연막(112)의 상면이 노출될 수 있다.
도 39a 및 도 39b를 참조하면, 도 38a 및 도 38b의 결과물에서 제3 개구(OP3)를 매립 절연막(146)으로 채운 후, 매립 절연막(140)의 일부와 셀 패턴(80P)의 일부를 제거하여 바닥에서 하부 절연막(112)을 노출시키는 제4 개구(OP4)를 형성하고, 제4 개구(OP4) 내에 커패시터 유전막(158) 및 스토리지 노드(SN)를 형성한다. 커패시터 유전막(158) 및 스토리지 노드(SN)는 셀 패턴(80P)의 측벽을 따라 수직 방향(Z 방향)으로 길게 연장되도록 형성될 수 있다.
도 40a 및 도 40b를 참조하면, 도 39a 및 도 39b의 결과물에서 매립 절연막(140, 148), 셀 패턴(80P), 커패시터 유전막(158), 및 스토리지 노드(SN) 각각의 일부를 제거하여 빈 공간을 마련하고, 상기 빈 공간을 통해 노출되는 복수의 도전막(120) 중 복수의 스토리지 게이트(G1)에 연결된 부분들의 일부를 제거하여 복수의 중간 절연막(130) 각각의 사이에 복수의 인덴트 공간을 형성하고, 상기 복수의 인덴트 공간을 채우는 복수의 매립 절연막(148)을 형성한다. 그 후, 상기 빈 공간을 채우는 공통 플레이트(CP)를 형성한다. 복수의 매립 절연막(148)은 매립 절연막(140)과 동일한 물질로 이루어질 수 있다. 도 40a 및 도 40b의 결과물에서 매립 절연막(140, 146, 148)은 도 18에 예시한 매립 절연막(ILD)을 구성할 수 있다.
이상, 도 26a 내지 도 40b를 참조하여 도 9 및 도 18에 예시한 반도체 메모리 소자(400A, 800A)의 예시적인 제조 방법들을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 26a 내지 도 40b에 예시한 반도체 메모리 소자들, 또는 이들로부터 다양하게 변형 및 변경된 반도체 메모리 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 제조 방법에 의하면, 고밀도로 배열된 3 차원 구조의 복수의 메모리 셀을 동시에 형성할 수 있다. 따라서, 수직 방향으로 적층되는 메모리 셀의 수가 증가되어도 공정 수 및 공정 단가를 과도하게 증가시키지 않고 단순화된 공정으로 고밀도로 배열된 3 차원 구조의 복수의 메모리 셀을 포함하는 반도체 메모리 소자를 제조할 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 데이터 센싱 마진을 충분히 확보하면서 메모리 셀 간 간섭에 의한 악영향 없는 대용량 및 고속의 반도체 메모리 소자를 단순화된 공정에 의해 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
BL: 비트 라인, CH1: 제1 채널 영역, CH2: 제2 채널 영역, CH3: 제3 채널 영역, CP: 공통 플레이트, G1: 스토리지 게이트, RWL: 독출 워드 라인, SN: 스토리지 노드, T1: 제1 트랜지스터, T2: 제2 트랜지스터, T3: 제3 트랜지스터, WWL: 기입 워드 라인.

Claims (20)

  1. 기판 상에서 상기 기판의 주면에 평행이고 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 주면에 수직인 수직 방향을 따라 반복 배치된 복수의 메모리 셀을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀은 각각 3 개의 트랜지스터를 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 3 개의 트랜지스터는 각각 상기 제1 수평 방향과 평행한 채널 길이 방향의 축을 가지고,
    상기 복수의 메모리 셀에서, 상기 제2 수평 방향에서 서로 이웃하는 2 개의 메모리 셀은 상기 제1 수평 방향을 따르는 가상의 직선을 중심으로 거울상 대칭 형상을 가지는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는 상기 기판 상에서 상기 제2 수평 방향을 따라 길게 연장되는 비트 라인 및 공통 플레이트를 더 포함하고,
    상기 복수의 메모리 셀에서, 상기 제1 수평 방향에서 서로 이웃하는 2 개의 메모리 셀은 상기 비트 라인 및 상기 공통 플레이트 중에서 선택되는 하나를 중심으로 거울상 대칭 형상을 가지는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 메모리 셀 어레이는 상기 기판 상에서 상기 제2 수평 방향을 따라 길게 연장되는 비트 라인을 포함하고,
    상기 복수의 메모리 셀 중 상기 제2 수평 방향으로 일렬로 배치된 메모리 셀들은 상기 비트 라인을 공유하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 복수의 메모리 셀은 각각 상기 제2 수평 방향으로 서로 이격되고 상기 수직 방향을 따라 길게 연장되어 있는 상기 독출 워드 라인 및 상기 기입 워드 라인을 포함하고,
    상기 복수의 메모리 셀 중 상기 수직 방향을 따라 일렬로 배치된 메모리 셀들은 상기 독출 워드 라인 및 상기 기입 워드 라인을 공유하는 반도체 메모리 소자.
  6. 기판 상에서 상기 기판의 주면에 평행이고 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 주면에 수직인 수직 방향을 따라 반복 배치된 복수의 메모리 셀을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함하고,
    상기 복수의 메모리 셀은 각각 제1 채널 영역 및 스토리지 게이트를 포함하는 제1 트랜지스터와, 제2 채널 영역 및 독출 워드 라인을 포함하는 제2 트랜지스터와, 제3 채널 영역 및 기입 워드 라인을 포함하는 제3 트랜지스터를 포함하고,
    상기 제1 채널 영역 및 제2 채널 영역 각각의 채널 길이 방향의 축은 상기 제1 수평 방향과 평행한 제1 직선을 따르고, 상기 제3 채널 영역의 채널 길이 방향의 축은 상기 제1 수평 방향과 평행하고 상기 제1 직선으로부터 이격된 제2 직선을 따르는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 메모리 셀 어레이는 상기 기판 상에서 상기 제2 수평 방향을 따라 길게 연장되어 있는 비트 라인을 더 포함하고,
    상기 제1 트랜지스터는 상기 제1 직선을 따라 배치된 한 쌍의 제1 소스/드레인 영역을 포함하고,
    상기 제2 트랜지스터는 상기 한 쌍의 제1 소스/드레인 영역 중 하나의 제1 소스/드레인 영역과 상기 비트 라인과의 사이에 개재되어 있고,
    상기 제3 트랜지스터는 상기 비트 라인과 상기 스토리지 게이트와의 사이에 개재되어 있는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 복수의 메모리 셀에서 상기 독출 워드 라인 및 상기 기입 워드 라인은 상기 수직 방향으로 길게 연장되어 있고,
    상기 복수의 메모리 셀 중 상기 수직 방향을 따라 일렬로 배치된 메모리 셀들은 1 개의 독출 워드 라인 및 1 개의 기입 워드 라인을 공유하는 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 메모리 셀 어레이는 상기 기판 상에서 상기 제2 수평 방향을 따라 길게 연장된 비트 라인과 공통 플레이트를 더 포함하고,
    상기 공통 플레이트는 상기 복수의 메모리 셀 중 상기 제2 수평 방향을 따라 일렬로 배치된 메모리 셀들을 포함하는 제1 메모리 셀 그룹을 사이에 두고 상기 비트 라인으로부터 이격되어 있고,
    상기 제1 메모리 셀 그룹에 포함된 메모리 셀들 각각에서, 상기 제1 트랜지스터에 포함된 한 쌍의 제1 소스/드레인 영역 중 하나의 제1 소스/드레인 영역은 상기 공통 플레이트에 연결되고, 상기 제2 트랜지스터에 포함된 한 쌍의 제2 소스/드레인 영역 중 하나의 제2 소스/드레인 영역과, 상기 제3 트랜지스터에 포함된 한 쌍의 제3 소스/드레인 영역 중 하나의 제3 소스/드레인 영역은 상기 비트 라인에 연결된 반도체 메모리 소자.
  10. 제6항에 있어서,
    상기 복수의 메모리 셀은 각각 커패시터를 더 포함하고,
    상기 커패시터는 커패시터 유전막을 사이에 두고 상기 제3 트랜지스터의 상기 스토리지 게이트와 상기 제2 수평 방향으로 이웃하고, 상기 제1 직선과 상기 제2 직선과의 사이에서 상기 제1 수평 방향으로 연장되는 스토리지 노드를 포함하는 반도체 메모리 소자.
  11. 제6항에 있어서,
    상기 제1 채널 영역은 상기 수직 방향으로 길게 연장되어 있고,
    상기 복수의 메모리 셀 중 상기 수직 방향으로 일렬로 배치된 메모리 셀들 각각의 제1 트랜지스터는 상기 제1 채널 영역을 공유하는 반도체 메모리 소자.
  12. 제6항에 있어서,
    상기 제1 직선과 상기 제2 직선은 상기 제2 수평 방향으로 이격되어 있고,
    상기 제2 채널 영역과 상기 제3 채널 영역은 상기 제2 수평 방향을 따르는 하나의 직선 상에 배치된 반도체 메모리 소자.
  13. 제6항에 있어서,
    상기 제1 직선과 상기 제2 직선은 상기 제2 수평 방향으로 이격되어 있고,
    상기 제2 채널 영역과 상기 제3 채널 영역은 상기 제2 수평 방향을 따르는 하나의 직선 상에 있지 않도록 상호 어긋나게 배치된 반도체 메모리 소자.
  14. 기판 상에서 상기 기판의 주면에 평행이고 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 주면에 수직인 수직 방향을 따라 반복 배치된 복수의 메모리 셀을 포함하는 3 차원 구조의 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는
    상기 기판 상에서 상기 제2 수평 방향을 따라 길게 연장되어 있고 상기 수직 방향으로 서로 이격된 복수의 비트 라인과,
    상기 수직 방향으로 상호 평행하게 연장되고 상기 제2 수평 방향에서 서로 이격된 복수의 독출 워드 라인 및 복수의 기입 워드 라인을 포함하고,
    상기 복수의 메모리 셀 중 상기 제2 수평 방향으로 일렬로 배치된 메모리 셀들은 상기 복수의 비트 라인 중에서 선택되는 하나의 비트 라인을 공유하고,
    상기 복수의 메모리 셀 중 상기 수직 방향을 따라 일렬로 배치된 메모리 셀들은 상기 복수의 독출 워드 라인 및 상기 복수의 기입 워드 라인 중에서 선택되는 하나의 독출 워드 라인 및 하나의 기입 워드 라인을 공유하는 반도체 메모리 소자.
  15. 기판 상에서 수직 방향을 따라 일렬로 배치되고, 각각 3 개의 트랜지스터를 포함하는 복수의 메모리 셀을 동시에 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 복수의 메모리 셀을 동시에 형성하는 단계는 상기 복수의 메모리 셀에 의해 공유되는 1 개의 독출 워드 라인을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 복수의 메모리 셀을 동시에 형성하는 단계는 상기 복수의 메모리 셀에 의해 공유되는 1 개의 기입 워드 라인을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 복수의 메모리 셀을 동시에 형성하는 단계는 상기 복수의 메모리 셀에 의해 공유되는 1 개의 스토리지 노드를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  19. 기판 상에 복수의 도전막 및 복수의 중간 절연막을 하나씩 교대로 적층하는 단계와,
    상기 복수의 도전막 및 복수의 중간 절연막 각각의 일부를 제거하여 제1 수평 방향을 따라 연장되고 상호 평행한 제1 라인 영역 및 제2 라인 영역을 포함하는 셀 패턴을 형성하는 단계와,
    상기 복수의 도전막 각각에서 상기 제1 라인 영역 및 상기 제2 라인 영역에 포함된 일부 영역들을 제1 채널 영역, 제2 채널 영역, 및 제3 채널 영역으로 치환하는 단계와,
    상기 셀 패턴의 제1 측벽을 따라 수직 방향으로 길게 연장되고 상기 제2 채널 영역에 대면하는 독출 워드 라인을 형성하는 단계와,
    상기 셀 패턴의 제2 측벽을 따라 상기 수직 방향으로 길게 연장되고 상기 복수의 제3 채널 영역에 대면하는 기입 워드 라인을 형성하는 단계와,
    상기 복수의 도전막 각각에서 수평 방향으로 상기 제1 채널 영역에 대면하는 부분을 스토리지 게이트로 치환하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 셀 패턴을 형성하는 단계에서, 상기 셀 패턴은 상기 제1 라인 영역 및 상기 제2 라인 영역에 연결되고 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 제3 라인 영역을 더 포함하도록 형성되고,
    상기 복수의 도전막 중 상기 제3 라인 영역에 포함된 부분들로부터 복수의 비트 라인을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
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