CN116981246A - 存储阵列及存储阵列的制备方法 - Google Patents

Abstract

本申请公开了一种存储阵列和制备方法，能够提高存储密度。存储阵列包括多个存储单元，每个存储单元包括：通孔结构、第一导电结构、第一电介质层、第一导体层、相互绝缘的第二导体层和第三导体层，通孔结构贯穿第二导体层和/或第三导体层；通孔结构包括第二导电结构、第一半导体层、第二半导体层、第二电介质层，第一半导体层、第二半导体层，第二导电结构沿通孔结构侧壁方向设置，第二电介质层位于第二半导体层和第二导电结构之间；第一导电结构控制第一导体层与第二导电结构之间的电连接状态，第一导电结构位于通孔结构内侧或外侧，第一电介质层位于第一导电结构和第一半导体层之间；第二导电结构控制第二导体层与第三导体层之间的电连接状态。

Description

存储阵列及存储阵列的制备方法

技术领域

本申请涉及半导体器件领域，尤其涉及存储阵列及存储阵列的制备方法。

背景技术

随着大数据时代的到来，信息量呈现爆炸式增长，人们对于信息处理、传输速度以及存储容量的需求日益严苛。动态随机存储器(dynamic random-access memory，DRAM)是半导体产业中最为重要的组成部分。

DRAM包括多个存储单元。每个存储单元可以采用1晶体管和1电容(1transistorand1capacitor，1T1C)结构。但采用1T1C结构的DRAM数据读取的读取窗口较小。

为了增大读取窗口，DRAM中的存储单元可以采用增益结构(gain cell)。增益结构DRAM中的存储单元可以包括预充晶体管和感知晶体管。在数据写入时导通，使得信号线中的数据写入另一个感知晶体管的栅极。在数据读出时导通，根据感知晶体管的源极和漏极之间的电阻，或流经感知晶体管的源极和漏极的电流，可以读出存储在感知晶体管的栅极的数据。

可以在衬底的不同区域形成预充晶体管和感知晶体管，以实现动态随机存储器中的存储单元的功能。但是，在衬底的不同区域形成两个晶体管，需要占用较大的面积，存储密度较低。

发明内容

本申请提供一种存储阵列及存储阵列的制备方法，能够提高存储密度。

第一方面，提供了一种存储阵列，包括多个存储单元，每个所述存储单元包括：通孔结构、第一导电结构、第一电介质层、第一导体层、相互绝缘的第二导体层和第三导体层，所述通孔结构贯穿所述第二导体层、所述第三导体层中的至少一层；所述通孔结构包括第二导电结构、第一半导体层、第二半导体层、第二电介质层，所述第一半导体层、所述第二半导体层、所述第二导电结构沿所述通孔结构的侧壁方向设置，所述第二电介质层位于所述第二半导体层和所述第二导电结构之间；所述第一导电结构用于控制所述第一导体层与所述第二导电结构之间的电连接状态，所述第一导电结构位于所述通孔结构的内侧或外侧，所述第一电介质层位于所述第一导电结构和所述第一半导体层之间；所述第二导电结构用于控制所述第二导体层与所述第三导体层之间的电连接状态。

在晶体管中，栅极可以用于控制半导体层，以切换源极与漏极之间的电连接状态。源极与漏极的电连接状态可以是导通状态，也可以是断开状态。在导通状态下，源极与漏极电连接。在断开状态下，源极与漏极之间不存在电连接。

第一导电结构可以作为一个晶体管的栅极，第一导体层、第二导电结构可以分别作为该一个晶体管的源极和漏极。第二导电结构可以作为另一个晶体管的栅极，第二导体层、第三导体层可以分别作为该另一个晶体管的源极和漏极。

通孔结构贯穿第二导体层、第三导体层中的至少一层，第一半导体层、第二半导体层、第二导电结构沿通孔结构的侧壁方向设置，第一导电结构位于通孔结构的内侧或外侧，从而，利用通孔结构形成两个晶体管，使得两个晶体管位于衬底表面同一个区域内，降低了对面积的占用，提高存储密度。

结合第一方面，在一些可能的实现方式中，所述第一导电结构位于所述通孔结构的外侧，且位于所述第二导体层远离所述第三导体层的一侧，所述第一半导体层、所述第二半导体层为相同的半导体层，所述第二电介质层还位于所述第二半导体层与第二导电结构之间。

通过将第一导电结构设置在通孔结构的外侧，且位于所述第二导体层远离所述第三导体层的一侧，使得两个晶体管沿通孔侧壁的方向设置，能够进一步降低各个存储单元占用的面积，提高存储密度。

结合第一方面，所述第一导体层与所述第二导体层为相同的导体层。利用同一个导体层实现第一导体层与第二导体层的功能，实现金属层的复用，可以降低存储阵列制备的工艺复杂度。

结合第一方面，在一些可能的实现方式中，所述存储单元还包括第三导电结构和电容；所述第一导体层、所述第三导体层、所述第一导电结构沿远离衬底的方向依次设置，所述第三导电结构设置在所述第二导电结构远离所述衬底的一侧且与所述第二导电结构接触，所述第三导电结构与所述第一半导体层接触，所述第三导电结构与所述电容电连接。

在第二导电结构需要与电容电连接的情况下，通过将第三导电结构设置在第二导电结构远离所述衬底的一侧，即设置在通孔结构顶部，使得第三导电结构能够使得第一半导体层和第二导电结构电连接，并且使得第二导电结构与电容电连接，使得存储单元的结构更为简单，降低存储阵列制备的工艺复杂度。

结合第一方面，在一些可能的实现方式中，所述第一半导体层、所述第二半导体层分别位于所述通孔结构方向相对的侧壁；所述第一导电结构位于所述通孔结构的内侧，并且沿所述通孔结构的侧壁方向设置。

第一半导体层、所述第二半导体层可以分别位于所述通孔结构方向相对的侧壁，从而，可以将第一导电结构设置在通孔结构的内侧。从而使得位于通孔结构内部且沿通孔结构侧壁方向设置的第一导电结构、第二导电结构分别用于对第一半导体层、所述第二半导体层是否导电进行控制。

在通孔结构不同方向的侧壁分别形成两个晶体管，从而降低对面积的占用，提高存储密度。

结合第一方面，在一些可能的实现方式中，在所述通孔结构位于所述第二导体层与所述第三导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置有所述第二半导体层、所述第二电介质层、所述第二导电结构；在所述通孔结构位于所述第二导电结构与所述第一导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置有所述第一半导体层、所述第一电介质层、所述第一导电结构，所述第二导电结构与所述第一半导体层接触。

在通孔结构中与不同高度的部分，分别形成两个晶体管，从而降低对面积的占用，提高存储密度。

结合第一方面，在一些可能的实现方式中，所述多个存储单元堆叠设置。

通过将存储单元堆叠设置，可以提高存储密度。

第二方面，提供一种存储器，包括存储控制器和第一方面所述的存储阵列，所述控制器和所述存储阵列电连接。

存储控制器可以用于生成控制信息，所述控制信号传输至第一导电结构，以使得所述第一导电结构控制所述第一半导体层。

在控制信号使得第一导体层与第二导电结构之间的电连接状态为导通状态时，可以实现数据写入。

存储控制器还可以用于获取所述第二半导体层与第三半导体层之间的电学参数。从而，可以实现数据读出。

第三方面，提供一种电子设备，包括电路板和第二方面所述的存储器，所述存储器设置于所述电路板上且与所述电路板电连接。

第四方面，提供一种存储阵列的制备方法，包括：形成第一导体层，以及相互绝缘的第二导体层和第三导体层；形成通孔结构，所述通孔结构贯穿所述第二导体层、所述第三导体层中的至少一层，所述通孔结构包括第二导电结构、第一半导体层、第二半导体层、第二电介质层，所述第一半导体层、所述第二半导体层、所述第二导电结构沿所述通孔结构的侧壁方向设置，所述第二电介质层位于所述第二半导体层和所述第二导电结构之间；形成第一导电结构和第一电介质层，所述第一导电结构位于所述通孔结构的内侧或外侧，所述第一导电结构用于控制所述第一导体层与所述第二导电结构之间的电连接状态，所述第二导电结构用于控制所述第二导体层与所述第三导体层之间的电连接状态。

结合第四方面，在一些可能的实现方式中，所述第一半导体层、所述第二半导体层为相同的半导体层，所述第二电介质层还位于所述第二半导体层与第二导电结构之间。

结合第四方面，在一些可能的实现方式中，所述第二导体层与所述第三导体层为相同的导体层。

结合第四方面，在一些可能的实现方式中，所述第一导体层、所述第三导体层、所述第一导电结构沿远离衬底的方向依次设置，所述方法还包括：形成第三导电结构，所述第三导电结构设置在所述第二导电结构远离所述衬底的一侧且与所述第二导电结构接触，所述第三导电结构与所述第一半导体层接触；设置电容，所述电容与所述第三导电结构电连接。

结合第四方面，在一些可能的实现方式中，所述形成通孔结构，包括：刻蚀通孔，所述通孔贯穿所述第二导体层、所述第三导体层中的至少一层；在所述通孔方向相对的侧壁分别形成所述第一半导体层和所述第二半导体层。所述形成第一导电结构和第一电介质层，包括：在所述通孔结构内侧形成所述第一导电结构和所述第一电介质层，所述第一导电结构沿所述通孔结构的侧壁方向设置。

结合第四方面，在一些可能的实现方式中，所述形成通孔结构，包括：在所述通孔结构位于所述第二导体层与所述第三导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置所述第二半导体层、所述第二电介质层、所述第二导电结构；在所述通孔结构位于所述第二导电结构与所述第一导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置所述第一半导体层；所述形成第一导电结构和第一电介质层，包括：沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，在所述第一半导体层内侧依次设置所述第一电介质层、所述第一导电结构，所述第二导电结构与所述第一半导体层接触。

上述第二方面至第四方面中任一方面中的任一可能实现方式可以达到的技术效果，可以相应参照上述第一方面中任一方面中的任一可能实现方式可以达到的技术效果描述，重复之处不予论述。

附图说明

图1是一种存储单元的电路示意图。

图2是另一种存储单元的电路示意图。

图3是一种存储单元的示意性结构图。

图4是本申请实施例提供的一种存储单元的示意性结构图。

图5是本申请实施例提供的一种存储单元的截面图。

图6是本申请实施例提供的另一种存储单元的示意性结构图。

图7是本申请实施例提供的又一种存储单元的示意性结构图。

图8是本申请实施例提供的又一种存储单元的示意性结构图。

图9是本申请实施例提供的又一种存储单元的示意性结构图。

图10是本申请实施例提供的一种存储阵列制备方法的示意性流程图。

图11是本申请实施例提供的另一种存储阵列制备方法的示意性流程图。

图12至图19是本申请实施例提供的存储单元制备过程中的示意性结构图。

图20是本申请实施例提供的一种存储阵列的制备方法的示意性流程图。

图21至图27是本申请实施例提供的存储单元制备过程中的示意性结构图。

图28是本申请实施例提供的又一种存储单元的示意性结构图。

具体实施方式

下面将结合附图，对本申请中的技术方案进行描述。

动态随机存储器(dynamic random-access memory，DRAM)是一种半导体存储器，主要的工作原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。由于在现实中晶体管会有漏电电流的现象，导致一段时间后电容上所存储的电荷数量可能不足以正确的判别数据，而导致数据毁损。因此DRAM需要定时刷新。

DRAM的存储阵列中可以包括多个存储单元。存储单元的结构可以参见图1至图3的说明。

图1是一种存储单元的示意性结构图。

存储单元100为1晶体管和1电容(1transistor and 1capacitor，1T1C)结构，包括晶体管T1和电容C1。

信号线WL连接晶体管T1的栅极。信号线BL和电容C1的一端分别连接晶体管T1的源极和漏极，电容C1的另一端接地。

在数据写入时，信号线WL中传输的信号控制晶体管T1导通，将信号线BL中传输的数据存储在电容C1。

在数据读出时，信号线WL中传输的信号控制晶体管T1导通，存储在电容C1中的数据传输至信号线BL。根据信号线BL电压的大小，或电容C1与晶体管T1连接的一端的电压的大小，可以确定电容C1中存储的数据。

信号线BL的寄生电容较大，一般比电容C1大1至2个数量级。因此，数据读出前后，电容C1与晶体管T1连接的一端的电压的变化范围较小，数据读取的窗口较小。

图2是一种存储单元的示意性结构图。

存储单元200为2晶体管和0电容(2transistor and 0capacitor，2T0C)结构，包括晶体管T2和晶体管T3。晶体管T2可以称为预充晶体管，晶体管T3可以称为感知晶体管。

信号线WWL连接晶体管T2的栅极。信号线WBL和晶体管T3的栅极分别连接晶体管T2的源极和漏极。晶体管T3的源极和漏极分别连接信号线RBL和RSL。

在数据写入时，信号线WWL中传输的信号控制晶体管T2导通，将信号线WBL中传输的数据存储在晶体管T3的栅电容。

在数据读出时，在信号线RBL和RSL施加一定电压，根据晶体管T3的源极和漏极之间的电阻，或流经晶体管T3的源极和漏极的电流，可以读出存储在晶体管T3的栅电容的数据。

与存储单元100相比，采用存储单元200，在读取数据时能够实现读取增益的有效放大，具有较大的读取窗口。因此存储单元100也可以称为增益结构(gain cell)DRAM。

另外，存储单元200将信号线WBL传输的数据写入，通过信号线RBL和RSL传输读出的数据，即对数据进行写入和读出利用不同的信号线进行传输，有利于外围电路的设计。

晶体管T2需要具备高开态电流、极低关态电流的特点，以此实现电压的高效传输并能有效防止电荷泄露。晶体管T3需要扩大栅电容以此存储较多电荷并能实现电荷的灵敏感知。

可以在衬底表面形成晶体管T2和晶体管T3，如图3所示。

存储单元300包括晶体管310和晶体管320，其中，晶体管310为晶体管T2，晶体管320为晶体管T3。

衬底330中，掺杂区311和掺杂区312可以作为晶体管310的源极和漏极，掺杂区321和掺杂区322，可以作为晶体管320的源极和漏极。衬底330表面位于掺杂区311和掺杂区312之间层叠设置有电介质层313和导体层314，导体层314为晶体管310的栅极。衬底330表面位于掺杂区321和掺杂区322之间层叠设置有电介质层323和导体层324，导体层324为晶体管320的栅极。

晶体管310的掺杂区312与晶体管320的导体层324通过互连线电连接，形成2T0C结构的存储单元300。

在存储单元300中，晶体管310和晶体管320占据不同的区域，占用了较大的面积。

为了解上述问题，本申请实施例提供了一种存储阵列以及存储阵列的制备方法。存储阵列包括多个存储单元。每个存储单元的结构可以参见图4的说明。

图4是本申请实施例提供的一种存储单元的示意性结构图。

存储单元400包括：通孔结构410、第一导电结构431、第一电介质层433、第一导体层421、相互绝缘的第二导体层422和第三导体层423，所述通孔结构410贯穿第二导体层422、第三导体层423中的至少一层。

通孔结构410包括第二导电结构441、第一半导体层432、第二半导体层442、第二电介质层443，第一半导体层432、第二半导体层442、所述第二导电结构441沿所述通孔结构410的侧壁方向设置，第二电介质层443位于第二半导体层442和第二导电结构441之间。

第一导电结构431用于控制所述第一导体层421与第二导电结构441之间的电连接状态。

第一导电结构441位于通孔结构410的内侧或外侧。第一电介质层433位于第一导电结构431和第一半导体层432之间。

第二导电结构441用于控制第二导体层422与第三导体层423之间的电连接状态。

在晶体管中，栅极可以用于控制半导体层是否导通，以切换源极与漏极之间的电连接状态。在晶体管中半导体层导通的情况下，源极与漏极之间的电连接状态为导通状态。在晶体管中半导体层断开的情况下，源极与漏极之间的电连接状态为断开状态。

源极与漏极之间的电连接状态可以是导通状态，也可以是断开状态。在导通状态下，源极与漏极电连接。在断开状态下，源极与漏极之间不存在电连接。

也就是说，栅极可以通过控制导体层，控制源极与漏极是否电连接。

第一导电结构431可以作为一个晶体管的栅极，第一导体层421、第二导电结构441可以分别作为该一个晶体管的源极和漏极。第二导电结构441可以作为另一个晶体管的栅极，第二导体层422、第三导体层423可以分别作为该另一个晶体管的源极和漏极。

也就是说，存储单元400包括第一晶体管和第二晶体管。

所述第一晶体管的栅极为第一导电结构431，所述第一晶体管的源极和漏极分别为第一导体层421和第二导电结构441，所述第一晶体管还包括第一半导体层432和第一电介质层433，所述第一电介质层433位于所述第一导电结构431和所述第一半导体层432之间。

所述第二晶体管的栅极为所述第二导电结构441，所述第二晶体管的源极和漏极分别为第二导体层422和第三导体层423，所述第二晶体管还包括第二半导体层442和第二电介质层443。

第二导电结构441、所述第一半导体层432、所述第二半导体层442、所述第二电介质层443位于通孔结构中并沿所述通孔结构的侧壁方向设置，所述通孔结构贯穿所述第二导体层、所述第三导体层中的至少一层，所述第二电介质层443位于所述第二半导体层442和所述第二导电结构441之间。

所述第一导电结构431位于所述通孔结构410的内侧或外侧，所述第一电介质层位于所述第一导电结构431和所述第一半导体层432之间。

存储单元400通过在一个通孔中形成两个晶体管，能够减小对面积的占用。

第一导电结构431用于传输写控制信号。在写控制信号控制第一半导体层432中形成沟道以使得第一导体层421与第二导电结构441电连接的情况下，第一导体层421中的传输的数据被写入第二导电结构441，即第二晶体管的栅电容对数据进行存储。

第二导电结构441存储的信号可以控制第二半导体层442中是否形成沟道，从而通过获取第二导体层422与第三导体层423中之间的电流或电阻，可以实现数据读取。

第一导电结构431位于通孔结构410的内侧或外侧。

在第一导电结构431位于通孔结构410外侧的情况下，第一导电结构431位于第二导体层422远离第三导体层423的一侧。第一导电结构431可以是第四导体层。或者，第一导电结构431也可以环绕设置在通孔结构410的外侧，并与第四导体层电连接。

第一半导体层432、第二半导体层442可以是相同或不同的半导体层。第一半导体层432、第二半导体层442是相同半导体层情况下存储单元的结构可以参见图6和图7的说明。

第一半导体层432、第二半导体层442是相同的半导体层的情况下，工艺较为简单。

在第一半导体层432、第二半导体层442是相同的半导体层的情况下，第一导体层421与第二导体层422可以是相同或不同的导体层。

在第一导体层421与第二导体层422是不同导体层的情况下，沿通孔结构410的侧壁方向，第一导体层421可以位于第二导体层421与第一导电结构431之间。

第一导体层421、第三导体层423、第一导电结构沿远离或靠近衬底的方向依次设置。

在第一导体层421、第三导体层423、第一导电结构沿靠近衬底的方向依次设置的情况下，在通孔结构410底端可以设置第三导电结构，第三导电结构用于连接第一导体层421与第二导电结构441。在第二导电结构441连接电容的情况下，需要在第二导电结构441的顶端再设置其他导电结构，以使得第二导电结构441与电容电连接。

在第一导体层421、第三导体层423、第一导电结构沿远离衬底的方向依次设置的情况下，第三导电结构设置在第二导电结构441远离衬底的一侧且与第二导电结构441接触。并且，第三导电结构与第一半导体层接触，与电容电连接。

从而，在需要第二导电结构441与电容之间的电连接的情况下，第一导体层421、第三导体层423、第一导电结构沿远离衬底的方向依次设置，可以使得工艺更为简单。

在第一导电结构431位于通孔结构410的内侧的情况下，第一导电结构431沿所述通孔结构的侧壁方向设置。第一半导体层432、第二半导体层442可以分别位于通孔结构410相同高度区域但不同位置的侧壁。

示例性地，第一半导体层432、第二半导体层442可以分别位于通孔结构410方向相对的侧壁，如图4所示。

在第一导电结构431位于通孔结构410的内侧的情况下，在通孔结构410位于第二导体层422与第三导体层423之间的部分，可以沿从通孔结构410的侧壁指向通孔结构410的中心的方向，依次设置第二半导体层442、第二电介质层443、第二导电结构441。在通孔结构410位于第二导电结构441与第一导体层421之间的部分，可以沿从通孔结构410的侧壁指向通孔结构410的中心的方向，依次设置有第一半导体层432、第一电介质层433、第一导电结构431。第二导电结构441与第一半导体层432接触。具体地，可以参见图8和图9的说明。

图4中所示的存储单元400中，以第一导电结构431位于通孔结构410内侧为例进行说明。第一导电结构431位于通孔结构410内侧，也可以理解为通孔结构410包括第一导电结构431。

衬底(未示出)表面可以设置有相互绝缘的第一导体层421、第二导体层422、第三导体层423。在通孔结构410贯穿第一导体层421、第二导体层422、第三导体层423。

在通孔结构410的侧壁，可以设置第一半导体层432和第二半导体层442。

第一半导体层432和第二半导体层442可以分别位于通孔结构410中不同方向的侧壁。如图4所示，第一半导体层432与第二半导体层442分别位于通孔中方向相对的两个侧壁。第一半导体层432位于通孔结构410左侧的侧壁，第二半导体层442位于通孔结构410右侧的侧壁。

第二半导体层442与第二导体层422接触，且与第三导体层423接触。第一半导体层432与第一导体层421接触。也就是说，第二导体层422、第三导体层423设置在通孔结构410外部靠近第二半导体层442的一侧，第一导体层421设置在通孔结构410外部靠近第一半导体层432的一侧。

图5是存储单元400沿AA’截面图。第一半导体层432设置在通孔结构侧壁的部分可以与第二导电结构441接触。

第一半导体层432位于通孔结构410左侧的侧壁，且位于通孔结构410前后两侧的侧壁。第一半导体层432位于通孔结构410前后两侧侧壁的部分的右侧边缘与第二导电结构441接触。

如图4所示，第一半导体层432设置在通孔结构410底部的部分也可以与第二导电结构441接触。

第二导电结构441可以均沿通孔结构410的侧壁方向设置。第一导电结构431可以沿通孔结构410的侧壁方向设置。

存储单元400还可以包括与第一导电结构431连接的导体层424。

第一半导体层432中的部分还可以位于通孔结构410的底部，以使得第一半导体层432与第二导电结构441连接。或者第二导电结构441可以包括位于通孔结构410的底部的部分，以使得第一半导体层432与第二导电结构441连接。

图6是本申请实施例提供的一种存储单元的示意性结构图。

在存储单元500中，第一导电结构531可以位于通孔结构510的外部。

衬底(未示出)表面沿远离衬底表面的方向可以依次设置相互绝缘的第三导体层523、第二导体层522、第一导体层521、第一导电结构531。第一导电结构531可以设置为导体层。

通孔结构510贯穿第一导电结构531、第一导体层521、第二导体层522。通孔结构510与第一导电结构531之间设置有第一电介质层533。

沿通孔结构510的侧壁向中心的方向，可以依次设置半导体层、第二电介质层543、第二导电结构541。在通孔结构510的顶部，可以设置导电结构551。导电结构551与第二导电结构541连接，且与通孔结构510中设置的半导体层连接。

通孔结构510中设置的半导体层包括第一半导体层532和第二半导体层542。也就是说，第一半导体层532和第二半导体层542可以理解为通孔结构510的侧壁设置的半导体层中不同的部分。其中，第一半导体层532可以理解为位于第一导体层521与第二导电结构531之间的部分，第二半导体层542可以理解为第二导体层522与第三导体层523之间的部分。

第一导电结构531用于控制第一半导体层532是否导通，以控制第一导体层521与第二导电结构541之间的电连接状态。

在第一半导体层532导通的情况下，第一导体层521与第二导电结构541电连接。在第一半导体层532不导通的情况下，第一导体层521与第二导电结构541之间不存在电连接。半导体层导通，可以理解为半导体层中形成沟道。

第二导电结构541用于控制第二半导体层542中是否导通，以控制第二导体层522与第三导体层523之间的电连接状态。

存储单元500中，第一电介质层533、第二电介质层543的材料、厚度可以相同或不同。在第一电介质层533、第二电介质层543的材料或厚度不相同的情况下，分别以第一电介质层533、第二电介质层543作为栅介质的两个晶体管可以具有不同的器件性能。

图7是本申请实施例提供的一种存储单元的示意性结构图。

存储单元600中，沿远离衬底(未示出)表面的方向可以依次设置有相互绝缘的第三导体层623、第一导体层621、第一导电结构631。第一导电结构631设置为导体层。

通孔结构610贯穿第一导电结构631、第一导体层621。通孔结构610与第一导电结构631之间设置有第一电介质层633。

沿通孔结构610的侧壁向中心的方向，可以依次设置半导体层、第二电介质层643、第二导电结构641。在通孔结构610的顶部，可以设置导电结构651。导电结构651与第二导电结构641连接，且与通孔结构610中设置的半导体层连接。

通孔结构610中设置的半导体层包括第一半导体层632和第二半导体层642。其中，第一半导体层632为位于第一导体层621与第二导电结构631之间的部分，第二半导体层642为第一导体层621与第三导体层623之间的部分。

第一导电结构631用于控制第一半导体层632是否导通，以控制第一导体层621与第二导电结构641之间的电连接状态。

第二导电结构641用于控制第二半导体层642是否导通，以控制第一导体层621与第三导体层623之间的电连接状态。

与存储单元500相比，存储单元600中能够减少导体层的数量，降低工艺复杂度。

图8是本申请实施例提供的一种存储单元的示意性结构图。

在存储单元700中，通孔结构710可以包括第一导电结构731，即第一导电结构731可以位于通孔结构710的内部。

存储单元700中，沿远离衬底(未示出)表面的方向可以依次设置有第四导体层724、第一导体层721、第二导体层722、第三导体层723。通孔结构710贯穿第二导体层722、第三导体层723。

通孔结构710在第二导体层722、第三导体层723之间的部分，沿侧壁向中心的方向依次设置有第二半导体层742、第二电介质层743、第二导电结构741。

通孔结构710在第二导电结构741的底部与第一导体层721之间的部分，沿侧壁向中心的方向依次设置有第一半导体层732、第一电介质层733、第一导电结构731。示例性地，通孔结构710可以在第二导体层722、第一导体层721之间的部分，沿侧壁向中心的方向依次设置有第一半导体层732、第一电介质层733、第一导电结构731。第二导电结构741与第一半导体层732连接。第二导电结构741与第一导电结构731绝缘。

第一导电结构731的底部与第四导体层724连接。第一导电结构731与第一导体层721绝缘。

第一导体层721与第二导电结构741分别为第一晶体管的源极和漏极，第一导电结构731为第一晶体管的栅极。第一导电结构731用于控制第一半导体层732中是否导通，以控制第一导体层721与第二导电结构741之间是否电连接。在第一半导体层732导通的情况下，第一导体层721与第二导电结构741存在电连接。第一半导体层732不导通的情况下，第一导体层721与第二导电结构741不存在电连接。

第一导体层721与第三导体层723分别为第一晶体管的源极和漏极，第二导电结构741为第二晶体管的栅极。第二导电结构741用于控制第二半导体层742是否导通，以控制第一导体层721与第三导体层723之间是否电连接。在第二半导体层742导通的情况下，第一导体层721与第三导体层723电连接。

存储单元700中，第一电介质层733、第二电介质层743的材料、厚度可以相同或不同。在第一电介质层733、第二电介质层743的材料或厚度不相同的情况下，分别以第一电介质层733、第二电介质层743作为栅介质的两个晶体管可以具有不同的器件性能。

图9是本申请实施例提供的一种存储单元的示意性结构图。

存储单元800中，沿远离衬底(未示出)表面的方向可以依次设置有第四导体层824、第一导体层821、第二导体层822、第三导体层823。通孔结构810贯穿第二导体层822、第三导体层823，并延伸至第一导体层821。

通孔结构810中，沿侧壁向中心的方向依次设置有第二半导体层842、第二电介质层843、多材料层、第一电介质层833、第一导电结构831。

其中，多材料层中，位于第二导体层822、第三导体层823之间的部分为第二导电结构841。多材料层中，位于第二导电结构841与第一导体层821之间，设置有第一半导体层832。

第一半导体层832与第二导电结构841电连接，且与第一导体层821电连接。第一半导体层832的底部可以与第一导体层821接触。或者，第一半导体层832的底部与第一导体层821之间也可以设置导电结构。

第一导电结构831的底部与第四导体层824连接。第一导电结构831与第一导体层821绝缘。

第一导体层821与第二导电结构841分别为第一晶体管的源极和漏极，第一导电结构831为第一晶体管的栅极。第一导电结构831用于控制第一半导体层832是否导通，以控制第一导体层821与第二导电结构841之间是否电连接。在第一半导体层832中形成沟道的情况下，第一导体层821与第二导电结构841电连接。

第一导体层821与第三导体层823分别为第一晶体管的源极和漏极，第二导电结构841为第二晶体管的栅极。第二导电结构841用于控制第二半导体层842是否导通，以控制第一导体层821与第三导体层823之间是否电连接。在第二半导体层842中形成沟道情况下，第一导体层821与第三导体层823电连接。

图10是本申请实施例提供的一种存储阵列的制备方法的示意性流程图。

方法900包括S910至S930。

在S910，形成第一导体层以及相互绝缘的第二导体层和第三导体层。

在S920，形成通孔结构，所述通孔结构贯穿所述第二导体层、所述第三导体层中的至少一层，所述通孔结构包括第二导电结构、第一半导体层、第二半导体层、第二电介质层，所述第一半导体层、所述第二半导体层、所述第二导电结构沿所述通孔结构的侧壁方向设置，所述第二电介质层位于所述第二半导体层和所述第二导电结构之间。

在S930，形成第一导电结构和第一电介质层，所述第一导电结构位于所述通孔结构的内侧或外侧，所述第一导电结构用于控制所述第一导体层与所述第二导电结构之间的电连接状态，所述第二导电结构用于控制所述第二导体层与所述第三导体层之间的电连接状态。

可选地，所述第一半导体层、所述第二半导体层为相同的半导体层，所述第二电介质层还位于所述第二半导体层与第二导电结构之间。

可选地，所述第二导体层与所述第三导体层为相同的导体层。

可选地，所述第一导体层、所述第三导体层、所述第一导电结构沿远离衬底的方向依次设置。

方法900还包括：形成第三导电结构，所述第三导电结构设置在所述第二导电结构远离所述衬底的一侧且与所述第二导电结构接触，所述第三导电结构与所述第一半导体层接触；设置电容，所述电容与所述第三导电结构电连接。

可选地，在S920，可以刻蚀通孔，所述通孔贯穿所述第二导体层、所述第三导体层中的至少一层。

在所述通孔方向相对的侧壁分别形成所述第一半导体层和所述第二半导体层。

所述形成第一导电结构和第一电介质层，包括：在所述通孔结构内侧形成所述第一导电结构和所述第一电介质层，所述第一导电结构沿所述通孔结构的侧壁方向设置。

可选地，在S920，可以在所述通孔结构位于所述第二导体层与所述第三导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置所述第二半导体层、所述第二电介质层、所述第二导电结构。

可以在所述通孔结构位于所述第二导电结构与所述第一导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置所述第一半导体层。

在S930，可以沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，在所述第一半导体层内侧依次设置所述第一电介质层、所述第一导电结构，所述第二导电结构与所述第一半导体层接触。

下面，结合图11至图27，对方法900进行说明。

图11是本申请实施例提供的一种存储阵列的制备方法的示意性流程图。

方法1000可以用于制备存储阵列，存储阵列包括多个如图7所示的存储单元600。方法1000包括S1001至S1007。

在S1001，沿远离衬底的方向依次设置相互绝缘第三导体层623、第一导体层621。

可以沿远离衬底的方向依次设置相互绝缘第三导体层623、第一导体层621。如图12所示，第三导体层623、第一导体层621的走线方向为平行于纸面方向。

可以利用淀积工艺和刻蚀工艺，形成第三导体层623、第一导体层621中的每个导体层。

淀积工艺包括物理汽相淀积(physical vapor deposition，PVD)技术、单原子层沉积(atomic layer deposition，ALD)技术、化学气相淀积(chemical vapor deposition，CVD)技术、电子束蒸发(electron beam evaporation，EBE)技术等。

导体层采用导体材料。导体材料可以包括铂(Pt)、氮化钛(TiN)、氮(Ti)、镤(Pa)、铜(Cu)、金(Au)、镍(Ni)、铝(Al)、铋(Bi)、钨(W)等金属，或者重掺杂硅、多晶硅等其他导体材料。

示例性地，第三导体层623可以包括沿远离衬底的方向依次设置的钨和重掺杂硅。钨材料的厚度可以是35纳米(nm)，重掺杂硅材料的厚度可以是70nm。

第一导体层621可以包括沿远离衬底的方向依次设置的重掺杂硅和钨。重掺杂硅材料的厚度可以是35nm，钨材料的厚度可以是20nm。

可以利用淀积工艺，在衬底上表面形成淀积第三导体层623的材料。之后，可以利用刻蚀工艺，形成图案化的第三导体层623。

在图案化的第三导体层623的上表面，淀积绝缘材料。之后在绝缘材料的上表面，形成第一导体层621，以使得第三导体层623与第一导体层621绝缘。

在S1002，形成第一导电结构631。

在第一导体层621的上表面可以淀积绝缘材料，之后在绝缘材料的上表面，形成第一导电结构631。

可以利用淀积工艺和刻蚀工艺，形成第一导电结构631。第一导电结构631的走线方向可以是垂直于纸面方向，如图13所示。

第一导电结构631可以是导体层。

示例性地，可以在位于第一导体层621上表面的绝缘材料的上表面刻蚀沟槽。在形成沟槽之后，可以淀积导体层材料。可以利用刻蚀工艺，去除位于沟槽之外的导体层材料，以形成图案化的第一导电结构631。

沟槽底部与第一导体层621之间的距离可以是10nm。也就是说，第一导电结构631的底部与第一导体层621之间的距离可以是10nm。

示例性地，第一导电结构631可以包括钨材料层。

在S1003，形成第一电介质层633。

可以在第一导电结构631的位置刻蚀第一通孔。第一通孔宽度小于第一导电结构631的宽度。孔的高度不小于第一导电结构631的厚度。示例性地，可以在第一导电结构631底部的绝缘材料露出的情况下，停止刻蚀。

例如，可以在第一导电结构631的中心位置刻蚀第一通孔。刻蚀第一通孔之后，位于第一通孔两侧的第一导电结构631的宽度可以相同。示例性地，位于第一通孔两侧的第一导电结构631的宽度可以均为4nm。

在一些实施例中，可以在形成第一导电结构631的结构上表面，可以淀积绝缘材料。形成第一导电结构631的结构上表面淀积的绝缘材料的厚度可以是10nm。可以在第一导电结构631上表面形成绝缘材料之后，刻蚀第一通孔。

之后，淀积电介质材料，以形成第一电介质层633。电介质材料可以是绝缘材料。示例性地，第一电介质层633可以包括依次淀积的高k(high k)材料层、氧化硅材料层。high k材料层的厚度可以是4nm，氧化硅材料层的厚度可以是1nm。

在形成第一导电结构631的结构上表面淀积绝缘材料之后再进行第一通孔刻蚀，并在形成第一通孔的结构上表面淀积电介质材料形成第一电介质层633的情况下，可以去除上表面淀积的电介质材料，仅保留第一通孔的侧壁的电介质材料，如图15所示。之后，可以进行S1004。

在未形成第一导电结构631的结构上表面淀积绝缘材料的情况下，可以在淀积电介质材料形成第一电介质层633之后，进行S1004。

在S1004，刻蚀第二通孔。

在S1003形成的第一通孔的底部刻蚀第二通孔，第二通孔的底部与第三导体层623接触，如图16所示。

第二通孔上表面的尺寸可以与第一通孔上表面的尺寸相同。或者，第二通孔上表面的尺寸可以略小于第一通孔上表面的尺寸。

在S1005，形成通孔结构610。

在形成第二通孔的结构上表面依次淀积半导体材料、电介质材料、导体材料，并利用刻蚀工艺，去除第二通孔之外区域的部分。从而，可以形成半导体层662、第二电介质层643、第二导电结构652。通孔结构610包括半导体层662、第二电介质层643、第二导电结构641，如图17所示。

半导体材料可以是硅(silicone，Si)等。半导体材料常温下导电性能介于导体与绝缘体之间。

半导体层662的厚度可以是5nm。第二电介质层643可以包括依次淀积的氧化硅材料层和high k材料层。其中，high k材料层的厚度可以是4nm，氧化硅材料层的厚度可以是1nm。

在S1006，形成接触层651。

接触层651与半导体层662接触，并且与第二导电结构641接触。

在形成通孔结构的接收上表面，淀积导体材料，并利用刻蚀工艺去除位于通孔结构610所在区域之外的部分，从而形成接触层651，如图18所示。

在1007，形成导体柱652。

在形成接触层651的结构上表面形成绝缘材料层。在绝缘材料层上刻蚀第三通孔。第三通孔的下表面与接触层651接触。在形成第三通孔的结构上表面淀积导体材料，之后去除位于第三通孔之外的部分。从而，可以形成导体柱652，如图19所示。

导体柱652可以与外接电容电(未示出)连接。

图20是本申请实施例提供的一种存储阵列的制备方法的示意性流程图。

方法1900包括S1901至S1906，用于制备存储阵列。存储阵列包括多个如图4所示的制备存储单元400。

在S1901，形成相互绝缘的第一导体层421、第二导体层422、第三导体层423。

其中，第三导体层423、第二导体层422沿远离衬底上表面的方向依次设置，位于通孔位置的某一侧。第一导体层421位于通孔位置的另一侧。该另一侧可以与该某一侧方向相对。如图21所示，第三导体层423、第二导体层422位于通孔位置的左侧，第一导体层421位于通孔位置的右侧。

在S1902，刻蚀通孔。

通孔贯穿第一导体层421、第二导体层422、第三导体层423。也就是说，刻蚀的通孔使得第一导体层421、第二导体层422、第三导体层423在通孔的侧壁暴露，如图22所示。

在S1903，在通孔内形成第一半导体层432和第二半导体层442。

可以在形成通孔结构的结构上表面形成半导体层，如图23所示。

之后，可以利用刻蚀工艺，去除半导体层位于通孔之外的部分，去除半导体层位于通孔中第一导体层421所在位置上方的部分，去除半导体层位于通孔中靠近第三导体层423、第二导体层422所在一侧的位置处的部分。

去除半导体层位于通孔中靠近第三导体层423、第二导体层422所在一侧的位置处的部分，可以使得半导体层被分割为两部分，其中，位于靠近第一半导体层421所在一侧的通孔侧壁的部分为第一半导体层432，位于靠近第三导体层423、第二导体层422所在一侧的通孔侧壁的部分为第二半导体层442，如图24所示。

在S1904，在通孔内形成第一电介质层433和第二电介质层443。

可以在形成第一半导体层432和第二半导体层442的结构上表面淀积电介质材料。之后，可以利用刻蚀工艺，去除电介质材料位于通孔位置之外的部分，并去除电介质材料位于通孔中靠近第三导体层423、第二导体层422所在一侧的位置处的部分，以使得第一半导体层432的边缘暴露。

位于第三导体层423一侧的电介质层为第一电介质层433，位于第二半导体层442一侧的电介质层为第二电介质层442，如图25所述。

在S1905，在通孔内形成第一导电结构431和第二导电结构441。

可以在形成第一电介质层433和第二电介质层443的结构上表面淀积导体材料，之后利用刻蚀工艺，去除导体材料位于与第二导体层422、第三导体层423所在侧壁相邻的一侧的侧壁的部分，以及位于通孔底部的部分。

位于第三导体层423一侧的导电结构为第一导电结构431，位于第二半导体层442一侧的导电结构为第二导电结构441，如图26所述。

之后，可以在形成第一导电结构431和第二导电结构441的结构上表面淀积绝缘材料，并利用刻蚀工艺去除绝缘材料位于通孔位置之外的部分，从而形成通孔结构。

在S1906，形成第四导体层424。

可以在形成第一导电结构431和第二导电结构441的结构上表面刻蚀沟槽，沟槽的一端与第一导电结构431接触。

可以在形成沟槽的结构上表面淀积导体材料，并利用刻蚀工艺，去除沟槽之外的部分，以形成第四导体层424，如图27所述。

图28是本申请实施例提供的一种存储单元的示意性结构图。

存储单元2800包括第一通孔结构2830、第二通孔结构2840、第三导电结构2851，相互绝缘的第一导体层2821、第二导体层2822、第三导体层2823、第四导体层2824。

第一通孔结构2830与第二通孔结构2840可以平行设置，位于距离衬底上表面相同或不同的高度。

第一通孔结构2830设置在第一导体层2821的下方。第一通孔结构2830中沿从侧壁向中心的方向依次第一半导体层2832、第一电介质层2833、第一导电结构2831。第一导电结构2831与第四导体层2824电连接。第一导体层2821与第一半导体层2832的顶部接触。

第二通孔结构2840设置在第二导体层2822、第三导体层2823之间。示例性地，第二通孔结构2840可以贯穿第二导体层2822、第三导体层2823。第二通孔结构2840中沿从侧壁向中心的方向依次第二半导体层2842、第二电介质层2843、第二导电结构2841。第二半导体层2842与第二导体层2822、第三导体层2823接触。

第三导电结构2851与第一半导体层2832的底端接触，且与第二导电结构2841接触。

第一导电结构2831用于控制第一半导体层2832以切换第一导体层2821与第二导电结构2841之间的电连接状态。

第二导电结构2841用于控制第二半导体层2842以切换第二导体层2822与第三导体层2823之间的电连接状态。

本申请实施例还提供一种存储阵列，包括多个前文中的存储单元。

示例性地，所述多个存储单元堆叠设置。

多个存储单元堆叠设置，也可以理解为多个存储单元层叠设置，多个存储单元可以设置在多个层。

任意两个堆叠设置的存储单元之间，可以设置有绝缘层。也就是说，在形成下层的存储单元之后，在下层存储单元的上表面可以设置绝缘层。之后，可以在绝缘层上方设置上层的存储单元。

本申请实施例还提供一种存储器，包括存储控制器和前文所述的存储阵列，存储控制器和存储阵列电连接。

存储控制器可以用于生成控制信息，所述控制信号传输至第一导电结构，以使得所述第一导电结构控制所述第一半导体层。

在控制信号使得第一导体层与第二导电结构之间的电连接状态为导通状态时，可以实现数据写入，即第一导体层中传输的数据存储在以第二导电结构为一个电极的电容中。

存储控制器还可以用于获取所述第二半导体层与第三半导体层之间的电学参数。从而，可以实现数据读出。

本申请实施例还提供一种电子设备，包括电路板和前文中的存储器，存储器设置于电路板上且与电路板电连接。

应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A,B可以是单数或者复数。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系，但也可能表示的是一种“和/或”的关系，具体可参考前后文进行理解。

本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a,b,或c中的至少一项(个)，可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。

本申请实施例中采用诸如“第一”、“第二”的前缀词，仅仅为了区分不同的描述对象，对被描述对象的位置、顺序、优先级、数量或内容等没有限定作用。例如，被描述对象为“导体层”，则“第一导体层”和“第二导体层”中“导体层”之前的序数词并不限制“导体层”之间的位置或顺序或优先级。

应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种存储阵列，其特征在于，包括多个存储单元，每个所述存储单元包括：通孔结构、第一导电结构、第一电介质层、第一导体层、相互绝缘的第二导体层和第三导体层，所述通孔结构贯穿所述第二导体层、所述第三导体层中的至少一层；

所述通孔结构包括第二导电结构、第一半导体层、第二半导体层、第二电介质层，所述第一半导体层、所述第二半导体层、所述第二导电结构沿所述通孔结构的侧壁方向设置，所述第二电介质层位于所述第二半导体层和所述第二导电结构之间；

所述第一导电结构用于控制所述第一导体层与所述第二导电结构之间的电连接状态，所述第一导电结构位于所述通孔结构的内侧或外侧，所述第一电介质层位于所述第一导电结构和所述第一半导体层之间；

所述第二导电结构用于控制所述第二导体层与所述第三导体层之间的电连接状态。

2.根据权利要求1所述的存储阵列，其特征在于，所述第一导电结构位于所述通孔结构的外侧，且位于所述第二导体层远离所述第三导体层的一侧，

所述第一半导体层、所述第二半导体层为相同的半导体层，所述第二电介质层还位于所述第二半导体层与第二导电结构之间。

3.根据权利要求2所述的存储阵列，其特征在于，所述第一导体层与所述第二导体层为相同的导体层。

4.根据权利要求2或3所述的存储阵列，其特征在于，还包括第三导电结构和电容；

所述第一导体层、所述第三导体层、所述第一导电结构沿远离衬底的方向依次设置，

所述第三导电结构设置在所述第二导电结构远离所述衬底的一侧且与所述第二导电结构接触，所述第三导电结构与所述第一半导体层接触，所述第三导电结构与所述电容电连接。

5.根据权利要求1所述的存储阵列，其特征在于，

所述第一半导体层、所述第二半导体层分别位于所述通孔结构方向相对的侧壁；

所述第一导电结构位于所述通孔结构的内侧，并且沿所述通孔结构的侧壁方向设置。

6.根据权利要求1所述的存储阵列，其特征在于，

在所述通孔结构位于所述第二导体层与所述第三导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置有所述第二半导体层、所述第二电介质层、所述第二导电结构；

在所述通孔结构位于所述第二导电结构与所述第一导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置有所述第一半导体层、所述第一电介质层、所述第一导电结构，所述第二导电结构与所述第一半导体层接触。

7.一种存储阵列的制备方法，其特征在于，所述方法包括：

形成第一导体层，以及相互绝缘的第二导体层和第三导体层；

形成通孔结构，所述通孔结构贯穿所述第二导体层、所述第三导体层中的至少一层，所述通孔结构包括第二导电结构、第一半导体层、第二半导体层、第二电介质层，所述第一半导体层、所述第二半导体层、所述第二导电结构沿所述通孔结构的侧壁方向设置，所述第二电介质层位于所述第二半导体层和所述第二导电结构之间；

形成第一导电结构和第一电介质层，所述第一导电结构位于所述通孔结构的内侧或外侧，所述第一导电结构用于控制所述第一导体层与所述第二导电结构之间的电连接状态，所述第二导电结构用于控制所述第二导体层与所述第三导体层之间的电连接状态。

8.根据权利要求7所述的方法，其特征在于，所述第一半导体层、所述第二半导体层为相同的半导体层，所述第二电介质层还位于所述第二半导体层与第二导电结构之间。

9.根据权利要求8所述的方法，其特征在于，所述第二导体层与所述第三导体层为相同的导体层。

10.根据权利要求8或9所述的方法，其特征在于，所述第一导体层、所述第三导体层、所述第一导电结构沿远离衬底的方向依次设置，所述方法还包括：

形成第三导电结构，所述第三导电结构设置在所述第二导电结构远离所述衬底的一侧且与所述第二导电结构接触，所述第三导电结构与所述第一半导体层接触；

设置电容，所述电容与所述第三导电结构电连接。

11.根据权利要求7所述的方法，其特征在于，

所述形成通孔结构，包括：

刻蚀通孔，所述通孔贯穿所述第二导体层、所述第三导体层中的至少一层；

在所述通孔方向相对的侧壁分别形成所述第一半导体层和所述第二半导体层；

所述形成第一导电结构和第一电介质层，包括：在所述通孔结构内侧形成所述第一导电结构和所述第一电介质层，所述第一导电结构沿所述通孔结构的侧壁方向设置。

12.根据权利要求7所述的方法，其特征在于，

所述形成通孔结构，包括：

在所述通孔结构位于所述第二导体层与所述第三导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置所述第二半导体层、所述第二电介质层、所述第二导电结构；

在所述通孔结构位于所述第二导电结构与所述第一导体层之间的部分，沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，依次设置所述第一半导体层；

所述形成第一导电结构和第一电介质层，包括：沿从所述通孔结构的侧壁指向所述通孔结构的中心的方向，在所述第一半导体层内侧依次设置所述第一电介质层、所述第一导电结构，所述第二导电结构与所述第一半导体层接触。

13.一种存储器，其特征在于，包括如权利要求1-6任一项所述的存储阵列和存储控制器，所述存储控制器和所述存储阵列电连接。

14.一种电子设备，其特征在于，包括权利要求13所述的存储器和电路板，所述存储器设置于所述电路板上且与所述电路板电连接。