CN114334980A - 一种基于薄膜晶体管的无电容dram单元结构及制造方法 - Google Patents
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Abstract
本发明涉及一种基于薄膜晶体管的无电容DRAM单元结构及制造方法。无电容DRAM单元结构包括由下至上依次堆叠的：半导体衬底、第一隔离层、第一电极层、第二隔离层、第二电极层、第一沟道层、第一栅介质层、第一栅极层、第三隔离层、第三电极层、第二沟道层、第二栅介质层和第二栅极层；其中，第一电极层、第二隔离层和第二电极层共形且只覆盖第一隔离层中心部分的表面；第一沟道层覆盖第一电极层的侧表面、第二隔离层的侧表面、第二电极层的上表面和侧表面、以及第一隔离层的其余上表面；第二沟道层覆盖第三隔离层的侧表面、第三电极层的侧表面和上表面。本发明采用了双层晶体管垂直堆叠的技术，节约了单元面积，有利于提高电路的集成密度。
Description
技术领域
本发明涉及存储器领域，特别涉及一种基于薄膜晶体管的无电容DRAM单元结构及制造方法。
背景技术
目前，常见的动态随机存储器(Dynamic Random Access Memory-DRAM) 单元结构为一个晶体管漏极接一个电容的结构。这种结构需要不断地刷新电容中的电荷以保证数据不丢失，并且在读取时需要将电容中的电荷释放，读取完成后再重新写入，功耗较大。同时由于电容的制造工艺占用面积较大，尺寸微缩成为难题。
双晶体管无电容动态随机存储器(2Transistor 0Capacitor 2T0C)使用两个晶体管作为单元结构，如图1所示，其中一个晶体管的漏极连接至另一个晶体管的栅极，利用栅电容存储电荷并改变晶体管跨导存储信息。
近年来，以铟镓锌氧化物(Indium Gallium Zinc Oxide-IGZO)为沟道的2T0C 存储器广受欢迎，这是因为基于IGZO薄膜晶体管(Thin Film Transistor-TFT) 的关态电流极小，用于2T0C的DRAM单元可以显著降低漏电速度。然而，现有的基于IGZO TFT的2T0CDRAM单元一般使用2个水平沟道的TFT在同一平面上连接，占用面积较大，集成密度较低。
发明内容
本发明的主要目的在于提供一种基于薄膜晶体管的无电容DRAM单元结构及制造方法，其采用了双层晶体管垂直堆叠的技术，节约了单元面积，有利于提高电路的集成密度。
为了实现以上目的，本发明提供了以下技术方案。
本发明的第一方面提供了一种基于薄膜晶体管的无电容DRAM单元结构，包括由下至上依次堆叠的：半导体衬底、第一隔离层、第一电极层、第二隔离层、第二电极层、第一沟道层、第一栅介质层、第一栅极层、第三隔离层、第三电极层、第二沟道层、第二栅介质层和第二栅极层；
其中，第一电极层、第二隔离层和第二电极层共形且只覆盖第一隔离层中心部分的表面；第一沟道层覆盖第一电极层的侧表面、第二隔离层的侧表面、第二电极层的上表面和侧表面、以及第一隔离层的其余上表面；第一沟道层、第一栅介质层和第一栅极层共形；第二沟道层覆盖第三隔离层的侧表面、第三电极层的侧表面和上表面；第二沟道层、第二栅介质层和第二栅极层共形；
所述第一隔离层、第二隔离层、第三隔离层均为绝缘材料。
本发明的第二方面提供了一种基于薄膜晶体管的无电容DRAM单元结构的制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面由下至上依次形成第一隔离层、第一电极层、第二隔离层和第二电极层；
刻蚀第一电极层、第二隔离层和第二电极层，使该三层共形，并且使第一隔离层上接近两侧边缘的表面裸露；
依次共形形成第一沟道层、第一栅介质层和第一栅极层，所述第一沟道层覆盖第一电极层的侧表面、第二隔离层的侧表面、第二电极层的上表面和侧表面、以及第一隔离层的其余上表面；
在所述第一栅极层的上表面依次形成第三隔离层和第三电极层；
刻蚀第三隔离层和第三电极层，使所述第一栅极层顶部接近两侧边缘的上表面裸露；
依次共形形成第二沟道层、第二栅介质层和第二栅极层，所述第二沟道层覆盖第二隔离层的侧表面、第三电极层的上表面和侧表面、以及第一沟道层裸露的表面。
与现有技术相比，本发明达到了以下技术效果：
(1)利用双层晶体管垂直堆叠技术代替同一平面铺展的技术，以及采用垂直沟道代替了传统的水平沟道，这样可以节约单元面积，有利于提高电路的集成密度；
(2)同时以下层晶体管的栅极作为上层晶体管的漏极，可以进一步减小存储单元的面积，使占用的垂直高度尽量更小化。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为现有技术中双晶体管无电容动态随机存储器的结构示意图；
图2为本发明提供的无电容DRAM单元结构示意图；
图3为图2所示单元结构的存储原理示意图；
图4至图17为本发明提供的制造方法中每步得到的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/ 层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层 /元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
现有技术中的2T0C DRAM单元一般使用2个水平沟道的TFT在同一平面上连接，占用面积较大，不利于提高集成密度。
为此，本发明提供了如图1所示的基于薄膜晶体管的无电容DRAM单元结构，该结构从功能上可以分为由下至上的三部分区域：衬底、第一层晶体管和第二层晶体管，具体如下。
衬底101可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、碳化硅、锗、锗硅、砷化镓或者绝缘体上锗等，相应的顶层半导体材料为硅、锗、锗硅或砷化镓等。衬底101上形成有第一隔离层102，第一隔离层102可选用氧化物、氮氧化物等高k介质的材料，例如典型的氧化硅、氮氧化硅等。
以第一隔离层102为界，上方为第一层晶体管，该晶体管采用垂直堆叠的结构，其包括由下至上的第一电极层103、第二隔离层104、第二电极层105、第一沟道层106、第一栅介质层107、第一栅极层108。其中，第一电极层103、第二隔离层104和第二电极层105共形且只覆盖第一隔离层102中心部分的表面，第一沟道层106覆盖第一电极层103的侧表面、第二隔离层104的侧表面、第二电极层105的上表面和侧表面、以及第一隔离层102的其余上表面；第一沟道层106、第一栅介质层107和第一栅极层108共形。
在第一层晶体管中，第一电极层103作为源极，第二电极层105作为漏极。同时，第一沟道层106将第一电极层103、第二隔离层104和第二电极层105 包围，从而在第一电极层103和第二电极层105之间形成垂直方向的沟道。由此，第一层晶体管的源极、漏极、沟道和栅极垂直堆叠，以实现读取管的功能。另外，第一层晶体管中的第一栅极层108也是上面第二层晶体管的漏极，即第一层晶体管与第二层晶体管共用一个电极。
第二层晶体管包括由下至上垂直堆叠的：第三隔离层109、第三电极层110、第二沟道层111、第二栅介质层112和第二栅极层113。并且第三隔离层109覆盖在第一栅极层108的顶部表面，第二沟道层111覆盖第三隔离层109的侧表面、第三电极层110的侧表面和上表面；第二沟道层111、第二栅介质层112 和第二栅极层113共形。其中，第三电极层110作为第二层晶体管的源极，这样第二层晶体管具备了源极、漏极(即第一层晶体管的栅极)和栅极，以此实现写入管功能。
在第一层晶体管和第二层晶体管之间，第一栅极层108与第一沟道层106 共形，都具有凸台形结构，这导致在形成第二层晶体管之前第一栅极层的两侧留有空白区域，为了减少原料成本以及简化工艺，该空白区域优选不被第二沟道层填充，即所述第一栅极层的侧表面不被所述第二沟道层覆盖，而是优选被氧化硅等绝缘材料109a覆盖，该绝缘材料可以与第三隔离层109同步形成，即采用相同的材料。
如图1所示的DRAM单元结构具有以下两方面突出的特点：
一是双层晶体管垂直堆叠，零电容连接，解决了平面沟道2T0C DRAM单元占用面积大的问题，提高了集成密度。
二是第一层晶体管和第二层晶体管共用一个电极(前者为漏极、后者为栅极)，这样节省出一层电极的空间，更利于集成电路的微型化。
本发明上文所述的DRAM单元结构的工作原理如图3所示(图中晶体管的位置仅为了方便示意工作原理，并不代表实际位置布局)，第一层晶体管作为读取管，第二层晶体管作为写入管，前者的栅极与后者的漏极为同一电极，通过写入管改变读取管的栅电容中的电荷，进而影响读取管源漏之间的阻态，从而实现“0”和“1”的区分，具体原理如下。
写“1”过程，在读取管栅电极(即写入字线WWL)加正电压(大于阈值电压Vth)使得写入管开启，在写入管源极(即写入位线WBL)加正电压向读取管栅电容(即存储节点)注入电荷。电荷注入后撤去写入管的栅极和源极电压，保存“1”状态；
读“1”过程，在读取管漏极加读取电压，由于栅电容中存有一定电荷，读取管处于较低阻态，获得较大的电流，再由外围电路放大识别后完成读取“1”过程；
写“0”过程，在读取管栅电极(即写入字线WWL)加正电压(大于阈值电压Vth)使得写入管开启，在写入管源极(即写入位线WBL)加负电压向读取管栅电容(即存储节点)抽取电荷。电荷抽取后撤去写入管的栅极和源极电压，保存“0”状态；
读“0”过程，在读取管漏极加读取电压，由于栅电容中无电荷，读取管处于较高阻态，获得较小的电流，再由外围电路放大识别后完成读取“0”过程。
上述单元结构在材料选择方面，各层可采用能实现其基本功能的任意材料，但为了进一步提高存储器的电学性能和使用效果，各层都有其优选的材料。
例如，所述第一沟道层106和所述第二沟道层111可各自独立优选采用 IGZO材料，IGZO薄膜晶体管因为其关态漏电非常低，所以存储节点的信息可以较长时间保持。
所述第一栅介质层107、所述第二栅介质层112在栅极和沟道之间起绝缘作用，优选选择宽带隙和高介电常数的材料，或者适宜制作极小尺寸器件的材料，例如HfO2。
第一电极层103、第二电极层105、第三电极层110、第一栅极层108和第二栅极层113作为要连接电源的电极，优选采用导电性能好的金属材料或者掺杂半导体材料，考虑到本发明更适宜低温加工工艺，优选采用金属材料，通过溅射即可形成。常见的性能良好的金属材料包括但不限于Mo、Ti或W。另外，考虑到电极之间电流传输的快速和稳定性，第一电极层103、第二电极层105、第三电极层110、第一栅极层108和第二栅极层113优选采用相同的材料或者性能很接近的材料。
而对于三个功能区其隔离作用的第一隔离层102、第二隔离层104和第三隔离层109优选采用氧化硅，便于大面积沉积。
本发明还提供了制造上述种基于薄膜晶体管的无电容DRAM单元结构的方法，该方法具有低温3D集成加工特点，能减少高温加工带来的质量缺陷，结合图4至17，具体过程如下。
首先，在如图4所示的半导体衬底101表面形成第一隔离层102，得到如图5所示的结构。如上文所述，该第一隔离层102优选采用氧化硅，可以采用原位氧化法、PECVD、ALCVD等沉积法沉积而成。
接下来在第一隔离层102的表面溅射金属或者形成其他电极材料层，以作为第一电极层103，如图6所示，其为第一层晶体管的源极。溅射在低温下即可实现。
之后形成第二隔离层104，如图7所示。以采用氧化硅为例，可以通过氧化法、PECVD、ALCVD等沉积法沉积而成。
然后形成第二电极层105以作为第一层晶体管的漏极，如图8所示。以金属Mo为例，可以采用溅射方式实现，满足低温加工要求，相比传统掺杂的半导体材料，本发明无需高温退火。
接下来通过光刻和刻蚀对第一电极层103、第二隔离层104和第二电极层 105进行图形化处理，以使第一隔离层102的接近两侧边缘的表面裸露，为第一沟道层留出空间，同时形成电极/隔离/电极的垂直堆叠结构，得到如图9所示的结构，最后去除光刻胶。
之后再形成第一沟道层106，以IGZO为例，优选采用PVD、ALD、CVD 等方法形成，得到如图10所示的结构。
在图10基础上再沉积第一栅介质层107，得到如图11所示的结构。以HfO2 为例，采用ALD法沉积。
然后形成第一栅极层108，如图12所示，第一栅极层108与第一栅介质层 107、第一沟道层106共形，都包围了第一电极层103、第二隔离层104和第二电极层105，该栅极层优选采用Mo等金属材料，采用溅射法形成。
之后形成较厚的第三隔离层109，该隔离层的厚度优选足以将第一栅极层 108的所有外表面覆盖，如图13所示。
在以上基础上溅射第三电极层110，作为第二层晶体管的源极，如图14所示，优选采用金属材料。
接下来通过光刻和刻蚀对第三电极层110和第三隔离层109进行图形化处理，使所述第一栅极层108顶部接近两侧边缘的上表面裸露，为第二沟道层留出空间，同时形成电极/隔离/电极的垂直堆叠晶体管结构，与此同时，在该结构中第一栅极层108的侧表面仍保留了部分隔离层材料109a，如图15所示。
然后形成第二沟道层111，以IGZO为例，优选采用PVD、ALD、CVD等方法形成，得到如图16所示的结构。
在图16基础上再沉积第二栅介质层112，得到如图17所示的结构。以HfO2为例，采用ALD法沉积。
然后形成第二栅极层113，如图2所示，第二栅极层与第二栅介质层、第二沟道层共形，包围了第二电极层、第三隔离层，该栅极层优选采用Mo等金属材料，采用溅射法形成。
最后进行必要的后续工艺，例如引出电极、封装等。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (12)
1.一种基于薄膜晶体管的无电容DRAM单元结构，其特征在于，包括由下至上依次堆叠的：半导体衬底、第一隔离层、第一电极层、第二隔离层、第二电极层、第一沟道层、第一栅介质层、第一栅极层、第三隔离层、第三电极层、第二沟道层、第二栅介质层和第二栅极层；
其中，第一电极层、第二隔离层和第二电极层共形且只覆盖第一隔离层中心部分的表面；第一沟道层覆盖第一电极层的侧表面、第二隔离层的侧表面、第二电极层的上表面和侧表面、以及第一隔离层的其余上表面；第一沟道层、第一栅介质层和第一栅极层共形；第二沟道层覆盖第三隔离层的侧表面、第三电极层的侧表面和上表面；第二沟道层、第二栅介质层和第二栅极层共形；
所述第一隔离层、第二隔离层、第三隔离层均为绝缘材料。
2.根据权利要求1所述的无电容DRAM单元结构，其特征在于，所述第一沟道层和/或所述第二沟道层采用IGZO材料。
3.根据权利要求1所述的无电容DRAM单元结构，其特征在于，所述第一栅介质层和/或所述第二栅介质层采用HfO2。
4.根据权利要求1所述的无电容DRAM单元结构，其特征在于，第一电极层、第二电极层、第三电极层、第一栅极层和第二栅极层采用相同的电极材料，优选Mo、Ti或W。
5.根据权利要求1所述的无电容DRAM单元结构，其特征在于，第一隔离层、第二隔离层和第三隔离层采用氧化硅。
6.根据权利要求1-5任一项所述的无电容DRAM单元结构，其特征在于，第一电极层、第二隔离层、第二电极层和第三电极层在所述半导体衬底上的投影位置相同。
7.根据权利要求6所述的无电容DRAM单元结构，其特征在于，所述第一栅极层的侧表面不被所述第二沟道层覆盖，所述第一栅极层的侧表面优选被氧化硅覆盖或者被与所述第三隔离层相同的材料覆盖。
8.一种基于薄膜晶体管的无电容DRAM单元结构的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面由下至上依次形成第一隔离层、第一电极层、第二隔离层和第二电极层；
刻蚀第一电极层、第二隔离层和第二电极层，使该三层共形，并且使第一隔离层的接近两侧边缘的表面裸露；
依次共形形成第一沟道层、第一栅介质层和第一栅极层，所述第一沟道层覆盖第一电极层的侧表面、第二隔离层的侧表面、第二电极层的上表面和侧表面、以及第一隔离层的其余上表面；
在所述第一栅极层的上表面依次形成第三隔离层和第三电极层；
刻蚀第三隔离层和第三电极层，使所述第一栅极层顶部接近两侧边缘的上表面裸露；
依次共形形成第二沟道层、第二栅介质层和第二栅极层，所述第二沟道层覆盖第二隔离层的侧表面、第三电极层的上表面和侧表面、以及第一沟道层裸露的表面。
9.根据权利要求8所述的制造方法，其特征在于，所述制造方法涉及的刻蚀步骤采用光刻和刻蚀工艺。
10.根据权利要求8所述的制造方法，其特征在于，采用PECVD法形成所述第一隔离层、第二隔离层和第三隔离层。
11.根据权利要求8所述的制造方法，其特征在于，采用ALD法形成所述第一栅介质层、所述第二栅介质层。
12.根据权利要求8所述的制造方法，其特征在于，采用溅射法形成第一电极层、第二电极层、第三电极层、第一栅极层和第二栅极层。
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