WO2023236361A1 - 一种半导体结构及存储器 - Google Patents

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WO2023236361A1
WO2023236361A1 PCT/CN2022/114600 CN2022114600W WO2023236361A1 WO 2023236361 A1 WO2023236361 A1 WO 2023236361A1 CN 2022114600 W CN2022114600 W CN 2022114600W WO 2023236361 A1 WO2023236361 A1 WO 2023236361A1
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gate
semiconductor channel
drain electrode
electrode
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PCT/CN2022/114600
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English (en)
French (fr)
Inventor
耿玓
李泠
刘明
段新绿
陆丛研
Original Assignee
中国科学院微电子研究所
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Definitions

  • the read data reads the amount of charge stored in the capacitor. Every time it is read, part of the charge in the capacitor will be lost, so every time it is read, After the read operation is completed, even if the value stored in the unit structure has not changed, a write operation needs to be performed on the unit structure again to write the corresponding value into the capacitor.
  • This device structure not only increases power consumption, but also affects the bandwidth of reading and writing.
  • the present disclosure proposes a semiconductor structure and memory that can reduce storage power consumption and increase read and write bandwidth.
  • a semiconductor structure and a memory provided in one or more embodiments of the present disclosure, wherein the semiconductor structure stacks a first transistor and a second transistor so that the second source-drain and the second gate are conductively connected; thereby the first The first transistor and the second transistor form a 2TOC structure.
  • the semiconductor structure of one or more embodiments of the present disclosure performs data reading, the charge in the gate capacitance formed by the gate of the second transistor will not be lost due to the reading operation; furthermore, the first transistor and the second In the working mode of the 2T0C structure formed by the transistors, there is no need to perform a write operation again after each read operation, which reduces power consumption and improves the bandwidth of reading and writing.
  • Figure 4 shows a schematic structural diagram of a second transistor in one or more embodiments according to the present disclosure
  • Figure 5 shows a schematic structural diagram of a semiconductor channel in one or more embodiments according to the present disclosure
  • FIG. 9 shows a schematic diagram of the gate position structure of the first transistor according to one or more embodiments of the present disclosure.
  • FIG. 11 shows a schematic diagram of a wiring principle of a memory according to one or more embodiments of the present disclosure.
  • a layer/element when referred to as being "on" another layer/element, it can be directly on the other layer/element or intervening layers/elements may be present between them. element. Additionally, if one layer/element is "on” another layer/element in one orientation, then the layer/element can be "under” the other layer/element when the orientation is reversed.
  • a semiconductor structure 100 including: a first transistor 10 and a second transistor 20 .
  • the first transistor 10 and the second transistor 20 may form a 2TOC storage in a memory. unit structure.
  • the first transistor 10 includes: a first gate 11, a first semiconductor channel 13, a first source and drain 151 and a second source and drain 152; the first semiconductor channel 13 is arranged around the outside of the first gate 11; A source and drain electrode 151 is arranged around the first end of the first gate 11 and is located outside the first semiconductor channel 13; a second source and drain electrode 152 is arranged around the second end of the first gate 11 and is located outside the first semiconductor channel 13.
  • the second transistor 20 includes: a second gate 21, a second semiconductor channel 23, a third source-drain 251 and a fourth source-drain 252; the second semiconductor channel 23 is arranged around the outside the second gate 21; the third source and drain electrode 251 is arranged around the first end of the second gate 21 and outside the second semiconductor channel 23; the fourth source and drain electrode 252 is arranged around the second gate 21
  • the second end is located outside the second semiconductor channel 23; the second source-drain electrode 152 and the second gate electrode 21 are electrically connected.
  • the first transistor 10 acts as a write transistor and the second transistor 20 acts as a read transistor.
  • the operating current of the second transistor 20 is read.
  • the magnitude of the operating current of the second transistor 20 is directly related to the amount of charge stored in the gate capacitor formed on the second gate electrode 21 .
  • the first transistor 10 discharges the gate of the second transistor 20 through the first semiconductor channel 13 and the second source-drain 152, thereby changing the amount of charge stored in the gate capacitor, thereby controlling the second transistor 20.
  • the operating current of the transistor 20 enables data writing.
  • the 2T0C semiconductor structure 100 formed by the first transistor 10 and the second transistor 20 in this embodiment reads data
  • the charge in the gate capacitor formed by the gate of the second transistor 20 will not be lost due to the reading operation. loss; furthermore, in the working mode, the 2TOC structure formed by the first transistor 10 and the second transistor 20 does not need to perform a write operation again after each read operation, which reduces power consumption and improves the bandwidth of reading and writing. .
  • the first semiconductor channel 13 is arranged around the surface of the first gate 11 ; the second semiconductor channel 23 is arranged around the surface of the second gate 21 .
  • This structure allows a CAA structure (Channel-All-Around) to be formed between the semiconductor channel and the gate, that is, the semiconductor channel surrounds the outside of the gate, which can effectively increase the area of the semiconductor channel and improve The number of carriers in the semiconductor channel improves the current conduction efficiency; at the same time, because the semiconductor channel completely surrounds the outside of the gate, it effectively increases the area corresponding to the semiconductor channel and the gate, thereby improving the gate pair.
  • Semiconductor channel control capabilities This design structure increases the control area of the gate over the semiconductor channel and the area of the semiconductor channel in a limited volume, and can achieve smaller shrinkage.
  • the semiconductor structure 100 in this embodiment may further include an isolation insulating layer 102 and a connection portion 101 .
  • the isolation insulating layer 102 is disposed between the second source-drain electrode 152 and the second gate electrode 21 for connecting the second source-drain electrode 152 and the second gate electrode 21 .
  • the two source-drain electrodes 152 and the second gate electrode 21 are isolated; the connection portion 101 is provided in the isolation insulating layer 102 and connects the second source-drain electrode 152 and the second gate electrode 21 .
  • the first transistor 10 and the second transistor 20 are isolated by the isolation insulating layer 102, and the connection portion 101 is used to connect the second source-drain electrode 152 and the second gate electrode 21, so that the first transistor 10 and the second transistor 20 can be reduced in size.
  • the parasitic capacitance between them reduces the capacitive coupling effect of the two transistors and improves the stability of the array voltage and data.
  • the isolation insulating layer 102 can be implemented using a material with a lower dielectric constant and better insulation performance. For example, this can be achieved using SiO2 .
  • the semiconductor structure 100 further includes: a ground electrode 103 ; the ground electrode 103 is arranged around the outside of the connection portion 101 , and is filled with an isolation insulating layer 102 between the ground electrode 103 and the connection portion 101 .
  • a storage capacitor may be formed between the ground electrode 103 and the connection part 101.
  • the data information is not only stored in the gate capacitor formed by the second gate electrode 21, but also in the storage capacitor. That is to say, after adding the ground electrode 103, the semiconductor structure 100 can form a 2T1C (2 transistor 1 capacitor) structure. This implementation method can effectively make up for the problem of insufficient power when storing data in 2T0C, and is beneficial to achieving longer data retention time.
  • the first transistor 10 may further include a first gate insulating layer 14 disposed between the first semiconductor channel 13 and the first gate 11 ; the second transistor 20 may further include a second gate insulating layer 22 , the second gate insulating layer 22 is provided between the second semiconductor channel 23 and the second gate electrode 21 .
  • the gate insulation layer is used to achieve insulation isolation between the semiconductor channel and the gate.
  • Both the first gate insulating layer 14 and the second gate insulating layer 22 can be made of HfO, HfAlO, Al 2 O 3 and other materials.
  • the gate insulating layer can also be made of multiple layers of films of different materials, without limitation.
  • the second gate electrode 21 can penetrate downwardly through the second gate insulating layer 22 and the fourth source and drain electrode 252 , as shown in FIG. 4 .
  • the fourth source and drain electrode 252 is arranged around the surface of the second semiconductor channel 23 away from the gate electrode and is located at the second end of the second semiconductor channel 23 , thereby facilitating wiring.
  • through-silicon via technology is used for bottom wiring.
  • the second gate insulating layer 22 can also completely wrap the second end of the second gate 21 , as shown in FIG. 1 .
  • the second semiconductor channel 23 is also wrapped around the second end of the second gate insulating layer 22, that is, the end close to the second end of the second gate electrode 21; the fourth source and drain electrode 252 is also wrapped around the second semiconductor layer 22.
  • the second end of the channel 23 is wrapped around the second end of the second gate 21 .
  • the first transistor 10 may further include a first insulating layer 14 , which is surrounding and disposed on a side of the first gate insulating layer 14 away from the first gate electrode 11 and located at the first source-drain electrode 151 and the second source-drain electrode 151 . between the electrodes 152; the first insulating layer 14 is used to insulate and isolate the first source-drain electrode 151 and the second source-drain electrode 152 to prevent short circuit between them.
  • the second transistor 20 may further include a second insulating layer 24 surrounding the side of the second gate insulating layer 22 away from the second gate electrode 21 and located between the third source-drain electrode 251 and the fourth source-drain electrode 252;
  • the second insulating layer 24 is used to insulate and isolate the third source-drain electrode 251 and the fourth source-drain electrode 252 to prevent short circuit between them.
  • the first end of the first gate 11 can penetrate the first source and drain 151 , that is, penetrate upward.
  • the first source and drain 151 surround the first portion of the first semiconductor channel 13 .
  • the first end of the first semiconductor channel 13 is an end close to the first end of the first gate 11 , which is convenient for wiring, as shown in FIG. 1 .
  • the second end of the first semiconductor channel 13 can be completely wrapped by the second source and drain electrode 152, and the second end of the first semiconductor channel 13 is an end close to the second end of the first gate 11; this method is conducive to
  • the control capability of the gate is improved; at the same time, the stability of the electrical connection with the connecting portion 101 is improved, and the conductive performance is improved.
  • it can be completed in the same deposition process during the manufacturing process.
  • the semiconductor structure 100 may further include a substrate; the first transistor 10 and the second transistor 20 may both be disposed on the same side of the substrate.
  • the length direction of the first gate 11 and the second gate 21 may be perpendicular to the substrate, or approximately perpendicular to the substrate.
  • the entire transistor device has a vertical structure, which is conducive to higher-density large-scale stacking.
  • the substrate material can be commonly used substrate materials, such as Si, SiO 2 , SiC, etc., or even other flexible substrate materials, without limitation.
  • the materials of the first gate 11 and the second gate 21 can be ITO, IZO, TiN, etc., which can have good conductive properties. In addition, they can also be grown by the ALD (Atomic layer deposition) process. metal or other highly conductive oxide.
  • ALD Atomic layer deposition
  • the materials of the first source-drain electrode 151 , the second source-drain electrode 152 , the third source-drain electrode 251 and the fourth source-drain electrode 252 are any one or more of the following: TiN, Mo, and W.
  • both the first semiconductor channel 13 and the second semiconductor channel 23 can be implemented using IGZO materials, and the first semiconductor channel 13 and the second semiconductor channel 23 can be implemented using the same or similar structures.
  • the first semiconductor channel 13 and the second semiconductor channel 23 will be collectively referred to as semiconductor channels in the following.
  • the semiconductor channel includes a multi-layer thin film structure;
  • the multi-layer thin film structure includes: an indium oxide thin film layer 131, a gallium oxide thin film layer 132, and a zinc oxide thin film layer 133.
  • the indium oxide film layer 131, the gallium oxide film layer 132 and the zinc oxide film layer 133 can be alternately stacked to form a multi-layer film structure. The order of alternating stacks is not limited.
  • a semiconductor channel with a high proportion of indium can achieve a larger on-state current under the same gate voltage, but the threshold voltage of the device is relatively negative, which means that the threshold voltage of the device is less than 0V and is far away from 0V; indium
  • the threshold voltage correlation pair of semiconductor channel transistors with a low proportion is more positive, which means that the threshold voltage of the device is greater than 0V, or less than 0V but closer to 0V, but the device's on-state current will be smaller.
  • the benchmark for judging positive or negative may change; for example, -1V can be used as the benchmark, greater than -1V is positive, and less than -1V is negative . Therefore, in this embodiment, the proportion of each element in indium, gallium and zinc can be accurately controlled during the manufacturing process through layered structure design, thereby achieving the ability to control the turn-off of the semiconductor channel and the mobility of the semiconductor channel. Make adjustments and balance.
  • the multi-layer thin film structure includes multiple unit structure layers 130, which are stacked in sequence.
  • Each unit structure layer 130 includes: an indium oxide film layer 131, a gallium oxide film layer 132, and a zinc oxide film.
  • Layer 133 The indium oxide thin film layer 131, the gallium oxide thin film layer 132 and the zinc oxide thin film layer 133 are stacked cyclically and alternately, thereby effectively improving the uniformity of carriers in the semiconductor channel and ensuring better mobility.
  • the film layers in the unit structure layer 130 are stacked in sequence from the direction away from the corresponding gate to the direction close to the corresponding gate: an indium oxide film layer 131, a gallium oxide film layer 132, and a zinc oxide film layer 133; and It can be stacked as: zinc oxide film layer 133, indium oxide film layer 131 and gallium oxide film layer 132; it can also be stacked as: gallium oxide film layer 132, indium oxide film layer 131 and zinc oxide film layer 133; gallium oxide film layer 132 , zinc oxide thin film layer 133 and indium oxide thin film layer 131.
  • Such a stacked structure can ensure that the indium oxide film layer 131 and the gallium oxide film layer 132 are adjacent, thereby effectively inhibiting the formation of oxygen vacancies and improving the controllability of the device.
  • the proportion of indium oxide material in the unit structure layer 130 is 3/5 to 3/4.
  • the indium oxide material in this proportion can achieve a larger on-state current under the same gate voltage condition of the transistor.
  • the proportions of gallium oxide material and zinc oxide material in the unit structure layer 130 can be set to be the same, so as to ensure a larger on-state current and at the same time ensure that the gate has better turn-off performance for the semiconductor channel. Achieve a balance between high current and easy shutdown of the semiconductor channel. That is to say, in some possible implementations, the ratio range of InO x : GaO x : ZnO x can be determined to be 3:1:1 to 6:1:1, for example, 5:1:1.
  • each indium oxide film layer 131 , each gallium oxide film layer 132 and each zinc oxide film layer 133 is less than 1 angstrom. In this way, even if different layers of compounds are alternately deposited, the final multi-element semiconductor film cannot see a layered structure, and can still be considered as a complete mixture of these elements, ensuring other characteristics of the IGZO material.
  • the thickness of the semiconductor channel is 3 nm to 5 nm, thereby ensuring that the semiconductor channel has good mobility and is also conducive to the miniaturization and high-density large-scale array of the entire semiconductor structure 100 .
  • the second end of the gate electrode can form an electric field in a direction away from the first end of the gate electrode (for convenience of subsequent description, it is called the first electric field 51 in this embodiment).
  • an electric field can be formed in the direction of the semiconductor channel on the side (for convenience of description later, it is called the second electric field 52 in this embodiment), and these two directions are where the semiconductor channel is connected to the source and drain. Therefore, the structure in which the gate electrode and the semiconductor channel extend into the second source and drain electrode 152 can further enhance the gate electrode's ability to control the contact position between the semiconductor channel and the second source and drain electrode 152, thereby improving the performance of the entire device and preventing Leakage current is generated.
  • the length of the gate extending into the second source and drain electrode 152 can be set to not less than 10 nm, so that there is a sufficient width of the second electric field 52 to ensure that the second end of the gate has a sufficient width to control the semiconductor channel.
  • the semiconductor channel in contact with the drain electrode 152 has stronger control; at this time, the diameter of the semiconductor channel extending into the second source and drain electrode 152 can be limited to less than 50 nm, thereby achieving device shrinkage.
  • the peripheral diameter of the semiconductor channel can also be set larger, so that the first electric field 51 generated by the gate electrode can sufficiently cover the second source and drain electrode 152, and the same can be achieved.
  • the first source-drain electrode 151 and the second source-drain electrode 152 are both disposed around the side of the first gate insulating layer 14 away from the first gate electrode 11; the first source-drain electrode 151 and the first semiconductor The first end of the channel 13 is connected, and the second source and drain electrode 152 is connected to the second end of the first semiconductor channel 13 . That is to say, the first source and drain electrodes 151 and the second source and drain electrodes 152 are connected to the ends of the first semiconductor channel 13, as shown in FIG. 10 .
  • one or more embodiments of the present disclosure provide a semiconductor structure by stacking the first transistor 10 and the second transistor 20 so that the second source drain 152 and the second gate 21 Conductively connected; thus the first transistor 10 and the second transistor 20 form a 2TOC structure.
  • the charge in the gate capacitance formed by the gate of the second transistor 20 will not be lost due to the reading operation; furthermore, the 2TOC structure formed by the first transistor 10 and the second transistor 20 is In working mode, there is no need to perform a write operation again after each read operation, which reduces storage power consumption and improves read and write bandwidth.
  • the first source and drain electrode 151 of the write transistor Tw (the first transistor 10 ) in each semiconductor device may be connected to the write bit line WBL, and the second source and drain electrode 152
  • the second gate 21 of the read transistor Tr (the second transistor 20) can be connected;
  • the first gate 11 of the write transistor Tw can be connected to the write word line WWL;
  • the third source and drain 251 of the read transistor Tr can be connected to the read word line RWL,
  • the fourth source and drain electrode 252 of the read transistor Tr may be connected to the read bit line RBL.
  • this embodiment provides a memory that adopts the semiconductor structure in the previous embodiment. Therefore, the beneficial effects of the memory can be referred to the description in the previous embodiment, and will not be described again in this embodiment.
  • the specific process when the semiconductor structure and each structure in the memory is produced can be implemented using existing process technology, which is not limited in this embodiment.

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  • Thin Film Transistor (AREA)

Abstract

本公开公开了一种半导体结构及存储器，其中半导体结构包括：第一晶体管，第一晶体管中：第一半导体沟道环绕设置在第一栅极外侧；第一源漏极环绕设置在第一栅极的第一端，并位于第一半导体沟道外侧；第二源漏极环绕设置在第一栅极的第二端，并位于第一半导体沟道外侧；第二晶体管中：第二半导体沟道环绕设置在第二栅极外侧；第三源漏极环绕设置在第二栅极的第一端，并位于第二半导体沟道外侧；第四源漏极环绕设置在第二栅极的第二端，并位于第二半导体沟道外侧；其中，第二源漏极和第二栅极导电连接。本公开可降低存储功耗，提升读写的带宽。

Description

一种半导体结构及存储器
相关申请的交叉引用
本公开要求于2022年06月10日提交、申请号为2022106578217且名称为“一种半导体结构及存储器”的中国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及存储器。
背景技术
目前的1T1C(一薄膜晶体管一电容)单元结构的存储器中，读取数据读取的是存储在电容器中的电荷量，每读取一次，电容器中的电荷就会流失部分，因此在每次进行完读取操作之后，即使单元结构存储的数值没有改变，也需要重新对该单元结构进行一次写入操作，以将对应的数值写入电容器中。这种器件结构既增加了功耗，也影响了读写的带宽。
发明内容
鉴于上述问题，本公开提出了一种半导体结构及存储器，可降低存储功耗，提升读写的带宽。
在本公开的第一方面提供了一种半导体结构，包括：第一晶体管，所述第一晶体管包括：第一栅极、第一半导体沟道、第一源漏极和第二源漏极；所述第一半导体沟道环绕设置在所述第一栅极外侧；所述第一源漏极环绕设置在所述第一栅极的第一端，并位于所述第一半导体沟道外侧；所述第二源漏极环绕设置在所述第一栅极的第二端，并位于所述第一半导体沟道外侧；第二晶体管，所述第二晶体管包括：第二栅极、第二半导体沟道、第三源漏极和第四源漏极；所述第二半导体沟道环绕设置在所述第二栅极外侧；所述第三源漏极环绕设置在所述第二栅极的第一端，并位于 所述第二半导体沟道外侧；所述第四源漏极环绕设置在所述第二栅极的第二端，并位于所述第二半导体沟道外侧；其中，所述第二源漏极和所述第二栅极导电连接。
在本公开的第二方面，提供了一种存储器，包括：前述第一方面中任一所述的半导体结构。
本公开的一个或多个实施例中提供的一种半导体结构及存储器，其中半导体结构通过将第一晶体管和第二晶体管进行堆叠，使得第二源漏极和第二栅极导电连接；从而第一晶体管和第二晶体管形成2T0C结构。本公开的一个或多个实施例的半导体结构在进行数据读取的时候，第二晶体管栅极形成的栅电容中的电荷不会因为读取操作而损失；进而，该第一晶体管和第二晶体管形成的2T0C结构在工作模式下，每次的读取操作后不需要重新执行一次写入操作，降低了功耗，提升了读写的带宽。
上述说明仅是本公开技术方案的概述，为了能够更清楚了解本公开的技术手段，而可依照说明书的内容予以实施，并且为了让本公开的上述和其它目的、特征和优点能够更明显易懂，以下特举本公开的具体实施方式。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1、图2和图3分别示出了依据本公开内容的一个或多个实施方式的半导体结构的结构示意图；
图4示出了依据本公开内容的一个或多个实施方式中的第二晶体管的结构示意图；
图5示出了依据本公开内容的一个或多个实施方式中的半导体沟道 的结构示意图；
图6和图7分别示出了依据本公开内容的一个或多个实施方式中不同第一晶体管的栅极的第二端的电场分布示意图；
图8和图10分别示出了依据本公开内容的一个或多个实施方式中不同第一晶体管的结构示意图；
图9示出了依据本公开内容的一个或多个实施方式中第一晶体管的栅极位置结构示意图。
图11示出了依据本公开内容的一个或多个实施方式中的存储器的布线原理示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
请参阅图1，在本公开的一实施例中提供了一种半导体结构100，包括：第一晶体管10和第二晶体管20，第一晶体管10和第二晶体管20可组成存储器中一2T0C的存储单元结构。
第一晶体管10包括：第一栅极11、第一半导体沟道13、第一源漏极151和第二源漏极152；第一半导体沟道13环绕设置在第一栅极11外侧；第一源漏极151环绕设置在第一栅极11的第一端，并位于第一半导体沟道13外侧；第二源漏极152环绕设置在第一栅极11的第二端，并位于第一半导体沟道13外侧；第二晶体管20包括：第二栅极21、第二半导体沟道23、第三源漏极251和第四源漏极252；第二半导体沟道23环绕设置在第二栅极21外侧；第三源漏极251环绕设置在第二栅极21的第一端，并位于第二半导体沟道23外侧；第四源漏极252环绕设置在第二栅极21的第二端，并位于第二半导体沟道23外侧；第二源漏极152和第二栅极21导电连接。
在工作时，第一晶体管10作为写晶体管，第二晶体管20作为读晶体管。读取数据时是读取第二晶体管20的工作电流，该第二晶体管20的工作电流的大小与存储在第二栅极21形成的栅电容的电荷量多少直接相关。在写入数据时，第一晶体管10通过第一半导体沟道13和第二源漏极152，对第二晶体管20的栅极进行放电，从而改变栅电容所存储的电荷量，进而控制第二晶体管20的工作电流，从而实现数据写入。因此，本实施例中第一晶体管10和第二晶体管20形成的2T0C的半导体结构100在进行数据读取的时候，第二晶体管20栅极形成的栅电容中的电荷不会因为读取操作而损失；进而，该第一晶体管10和第二晶体管20形成的2T0C结构在工作模式下，每次的读取操作后不需要重新执行一次写入操作，降低了功耗，提升了读写的带宽。
不仅如此，第一半导体沟道13环绕设置在第一栅极11的表面外；第二半导体沟道23环绕设置在第二栅极21的表面外。该结构使得半导体沟道和栅极之间可形成CAA结构(Channel-All-Around，沟道全环绕)，即半导体沟道环绕在栅极外侧，这样可有效的增加半导体沟道的面积，提升半导体沟道载流子数量，提高了电流传导效率；同时，半导体沟道由于是全环绕在栅极外侧的，有效的增加了半导体沟道与栅极相对应的面积， 从而提高了栅极对半导体沟道的控制能力。该种设计结构，在有限的体积下增加了栅极对半导体沟道的控制面积，以及半导体沟道的面积，可实现更小的微缩。
请参阅图2，本实施例中的半导体结构100还可包括隔离绝缘层102和连接部101，隔离绝缘层102设置在第二源漏极152和第二栅极21之间，用于将第二源漏极152和第二栅极21进行隔离；连接部101设置在隔离绝缘层102中，并连接第二源漏极152和第二栅极21。通过隔离绝缘层102对第一晶体管10和第二晶体管20进行隔离，同时采用连接部101将第二源漏极152和第二栅极21连接，可以减小第一晶体管10和第二晶体管20之间的寄生电容，减轻两个晶体管的电容耦合效应，提高了阵列电压和数据的稳定性。
在一些实现方式中，隔离绝缘层102可采用介电常数较低，且绝缘性能较好的材料实现。例如，可采用SiO 2实现。
请参阅图3，在一些实现方式中，该半导体结构100还包括：接地电极103；接地电极103环绕设置在连接部101外侧，接地电极103和连接部101之间具有隔离绝缘层102填充。可以理解的，接地电极103与连接部101之间可形成存储电容，此时数据信息除了存储在第二栅极21形成的栅电容中，还存储在该存储电容中。也就是说，增加接地电极103之后该半导体结构100可形成2T1C(2晶体管1电容)的结构。该实现方式可有效弥补2T0C中存储数据时电量不足的问题，有利于实现数据更长的保持时间。
第一晶体管10还可包括第一栅绝缘层14，第一栅绝缘层14设置在第一半导体沟道13和第一栅极11之间；第二晶体管20还可包括第二栅绝缘层22，第二栅绝缘层22设置在第二半导体沟道23和第二栅极21之间。栅绝缘层均是用于实现半导体沟道和栅极之间绝缘隔离。第一栅绝缘层14和第二栅绝缘层22均可采用HfO、HfAlO、Al 2O 3等材料实现，当然栅绝缘层也可是采用多层不同材料薄膜组合而成，不做限制。
对于第二栅绝缘层22而言，第二栅极21可向下穿透第二栅绝缘层22和第四源漏极252，如图4所示。第四源漏极252环绕设置在第二半导体沟道23的远离所述栅极的表面，并位于所述第二半导体沟道23的第二端，从而有利于实现接线。例如，采用硅通孔工艺进行下穿接线。
另外，若第二栅极21的第一端为靠近第一晶体管10的一端，那么第二栅绝缘层22也可将第二栅极21的第二端完全包裹，如图1所示。此时，第二半导体沟道23也包裹在第二栅绝缘层22的第二端，即靠近第二栅极21的第二端的端部；第四源漏极252也包裹设置在第二半导体沟道23的第二端，即包裹在靠近第二栅极21的第二端的端部。该结构可使得第二栅极21在第二半导体沟道23和第四源漏极252的远离第一晶体管10的位置形成电场，有效提高了第二栅极21的控制性能。
第一晶体管10还可包括第一绝缘层14，第一绝缘层14环绕设置在第一栅绝缘层14远离第一栅极11的一侧，并位于第一源漏极151和第二源漏极152之间；第一绝缘层14用于绝缘隔离第一源漏极151和第二源漏极152，避免二者短路。第二晶体管20还可包括第二绝缘层24，环绕设置在第二栅绝缘层22远离第二栅极21的一侧，并位于第三源漏极251和第四源漏极252之间；第二绝缘层24用于绝缘隔离第三源漏极251和第四源漏极252，避免二者短路。
在一些实现方式中，第一栅极11的第一端可将第一源漏极151穿透，也即向上穿透，第一源漏极151环绕设置在第一半导体沟道13的第一端，第一半导体沟道13的第端为靠近所述第一栅极11的第一端的端部，有利于进行布线，如图1所示。第一半导体沟道13的第二端可被第二源漏极152完全包裹，第一半导体沟道13的第二端为靠近第一栅极11的第二端的端部；该方式有利于进行提高栅极的控制能力；同时，提高了与连接部101电连接的稳定性，提高导电性能，另外还可在制造过程中在同一次沉积工艺过程中完成。
在一些实现方式中，半导体结构100还可包括衬底；第一晶体管10 和第二晶体管20可均设置在衬底的同一侧。第一栅极11和第二栅极21的长度方向可垂直于衬底，或近似的垂直于衬底。使得整个晶体管器件为垂直结构，有利于进行更高密度的大规模堆叠。衬底材料可采用常用的衬底材料，例如Si、SiO 2、SiC、等等，甚至其他柔性衬底材料，不做限制。
第一栅极11和第二栅极21的材料可采用ITO、IZO、TiN、等等，可具备较好的导电性能，另外也可采用有利于ALD(Atomic layer deposition，原子层沉积)工艺生长的金属或其他导电性强的氧化物。
第一源漏极151、第二源漏极152、第三源漏极251和第四源漏极252各自的材料为以下的任一种或多种：TiN，Mo，W。
请参阅图5，第一半导体沟道13和第二半导体沟道23均可采用IGZO材料实现，并且第一半导体沟道13和第二半导体沟道23可采用相同或相似结构实现。为了便于表述后文将第一半导体沟道13和第二半导体沟道23统称为半导体沟道。
在一些实现方式中，半导体沟道包括多层薄膜结构；多层薄膜结构中包括：氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133。具体的，可由氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133交替层叠形成多层薄膜结构。交替层叠的顺序不做限制。铟的比例高的半导体沟道在相同的栅压下可以达到更大的开态电流，但器件的阈值电压比较靠负，也就是说器件的阈值电压小于0V，且距离0V较远；铟的比例低的半导体沟道晶体管阈值电压相关对更靠正，也就是说器件的阈值电压大于0V，或者说小于0V但距离0V较近，但器件开态电流会小一些。需要说明的是，根据对器件预期性能的要求的不同，判断靠正或靠负的基准可能会发生变化；例如，可以将-1V作为基准，大于-1V为靠正，小于-1V为靠负。因此，在本实施例中通过分层结构设计可在制造过程中准确的控制铟、镓及锌中每种元素的比例，从而实现对半导体沟道的关断控制能力和半导体沟道的迁移率进行调整和平衡。
在一些实现方式中，多层薄膜结构包括多个单元结构层130，多个 单元结构层130依次堆叠，每个单元结构层130包括：氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133。通过该结构实现氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133循环交替堆叠，从而有效的提高了半导体沟道没载流子的均匀性，保证较好的迁移率。
在一些实现方式中，单元结构层130中的膜层由远离对应栅极的方向靠近对应栅极的方向依次堆叠为：氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133；还可堆叠为：氧化锌薄膜层133、氧化铟薄膜层131和氧化镓薄膜层132；还可堆叠为：氧化镓薄膜层132、氧化铟薄膜层131和氧化锌薄膜层133；氧化镓薄膜层132、氧化锌薄膜层133和氧化铟薄膜层131。这样的堆叠结构可保证氧化铟薄膜层131和氧化镓薄膜层132相邻，从而可有效抑制氧空位的形成，提高器件的可控性。
在一些实现方式中，单元结构层130中氧化铟材料的占比为3/5～3/4，该比例下的氧化铟材料可在晶体管相同的栅极电压条件下达到更大的开态电流；进一步的，可设置单元结构层130中的氧化镓材料和氧化锌材料的占比相同，这样在保证达到较大开态电流的同时保证栅极对半导体沟道具有较好的关断性能，实现半导体沟道的大电流和易关断之间的平衡。也就是说，在一些可能的实现方式中，可将InO x：GaO x：ZnO x的比例范围确定在3:1:1～6:1:1，例如为5:1:1。
在一些实现方式中，每层氧化铟薄膜层131、每层氧化镓薄膜层132和每层氧化锌薄膜层133的厚度均小于1埃。这样即使是交替沉积不同层的化合物，最终形成的多元素的半导体薄膜也并不能看出分层结构，仍然可以被等效认为是这几种元素的完全混合物，保证IGZO材料的其他特性。
半导体沟道还可包括外层薄膜层；外层薄膜层设置在多层薄膜结构的最靠近栅极的表面，外层薄膜层的材料为氧化铟。也就是说，可在沉积完最后一个单元结构层130后，额外再沉积一层氧化铟，从而获得更好的界面特性，提高器件的亚阈值特性和工作电流。例如，最靠近栅极的单元结构层130的薄膜结构为ZnO x，则在ZnO x上再额外设置一层InO x，从而 获得更好的界面特性。
在一些实现方式中，半导体沟道的厚度为3nm～5nm，从而保证半导体沟道具有较好的迁移率，同时也有利于整个半导体结构100的微缩和高密度大规模阵列。
请参阅图6，在一些实现方式中，由于第二源漏极152包裹设置在半导体沟道的第二端。也就是说，第二源漏极152将半导体沟道第二端的栅绝缘层包裹；半导体沟道的第二端和栅极的第二端伸入至第二源漏极152内。栅极和半导体沟道深入第二源漏极152内，半导体沟道和第二源漏极152之间的接触面积会更大。由于栅极也深入第二源漏极152内，栅极的第二端可向远离栅极第一端的方向形成电场(为了便于后文表述，本实施例中称之为第一电场51)，同时可向侧面的半导体沟道方向形成电场(为了便于后文表述，本实施例中称之为第二电场52)，而该两个方向上是半导体沟道与源漏极连接的位置。因此，栅极和半导体沟道伸入第二源漏极152的结构，可进一步的增强栅极对半导体沟道上与第二源漏极152接触位置的控制能力，从而提升整个器件的性能，避免产生漏电流。
为了保证栅极第二端对半导体沟道的控制能力，可将栅极伸入第二源漏极152的长度设置为不小于10nm，从而有足够宽度的第二电场52，保证对第二源漏极152接触的半导体沟道的控制更强；此时，可将半导体沟道伸入第二源漏极152的直径限制为小于50nm，实现器件微缩。当然，在另一些实现方式中，还可将半导体沟道的外围直径设置的更大，从而使得栅极产生的第一电场51足够较好的覆盖第二源漏极152，同样可实现较好的栅极控制，如图7和图8所示；并且，此时栅极对半导体结沟道的第二端的控制能力主要有第一电场51决定，因此，栅极伸入第二源漏极152的长度可不限定于小于10nm。
但是，在一些实现方式中若采用了更大外围直径的半导体沟道，可能会造成器件体积难以缩小；因此，为了保证栅极的第二端对半导体沟道的第二端具有良好的控制性能，可控制半导体沟道伸入第二源漏极152的 端部的外围直径与栅极伸入第二源漏极152的长度满足关系：H≥0.5×(120nm-D)，其中，H为栅极伸入第二源漏极152的长度，D为半导体沟道伸入第二源漏极152的端部的外围直径；并且，此时可控制D≤100nm。从而实现第一电场51和第二电场52之间的平衡，保证栅极对半导体沟道第二端的控制性能的同时，有利于器件进一步的微缩、做小，如图9所示。不仅如此，当将半导体沟道伸入第二源漏极152且并未穿透时，半导体沟道靠近第二源漏极152的端部的端面和侧面均能够和第二源漏极152形成良好的接触，有效的降低了接触电阻；另外，当将半导体沟道的第二端端部直径设计得更大时，可进一步的增加半导体沟道与第二源漏极152的接触面积，降低接触电阻。
在一些实现方式中，第一源漏极151和第二源漏极152均环绕设置在第一栅绝缘层14的远离第一栅极11的一侧；第一源漏极151与第一半导体沟道13的第一端连接，第二源漏极152与第一半导体沟道13的第二端连接。也就是说，第一源漏极151和第二源漏极152连接在第一半导体沟道13的端部，如图10所示。
需要说明的是，第四源漏极252和第二半导体沟道23之间的结构和尺寸关系可参照上述第二源漏极152与第一半导体沟道13之间的结构和尺寸关系进行理解，本实施例中不再赘述。
综上所述，本公开中的一个或多个实施例中提供的一种半导体结构，通过将第一晶体管10和第二晶体管20进行堆叠，使得第二源漏极152和第二栅极21导电连接；从而第一晶体管10和第二晶体管20形成的2T0C结构。该半导体结构在进行数据读取的时候，第二晶体管20栅极形成的栅电容中的电荷不会因为读取操作而损失；进而，该第一晶体管10和第二晶体管20形成的2T0C结构在工作模式下，每次的读取操作后不需要重新执行一次写入操作，降低了存储功耗，提升了读写的带宽。
基于同一发明构思，在本公开的又一实施例中还提供了一种存储器，该存储器包括：前述实施例中任一所述的半导体结构。进一步的，在该存 储器中半导体结构形成阵列，作为存储单元阵列。
请参阅图1和图11，一些实现方式中，在进行布线每个半导体器件中写晶体管Tw(第一晶体管10)的第一源漏极151可连接写位线WBL，第二源漏极152可连接读晶体管Tr(第二晶体管20)的第二栅极21；写晶体管Tw的第一栅极11可连接写字线WWL；读晶体管Tr的第三源漏极251可连接读字线RWL，读晶体管Tr的第四源漏极252可连接读位线RBL。
需要说明的是，本实施例提供的一种存储器，其采用了前述实施例中的半导体结构，因此该存储器具备的有益效果可参照前述实施例中的阐述，本实施例中不再赘述。另外，半导体结构以及存储器中每个结构被制作时的具体工艺实现可采用现有的工艺技术，本实施例中不作限制。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (10)

  1. 一种半导体结构，包括：
    第一晶体管，所述第一晶体管包括：第一栅极、第一半导体沟道、第一源漏极和第二源漏极；所述第一半导体沟道环绕设置在所述第一栅极外侧；所述第一源漏极环绕设置在所述第一栅极的第一端，并位于所述第一半导体沟道外侧；所述第二源漏极环绕设置在所述第一栅极的第二端，并位于所述第一半导体沟道外侧；以及
    第二晶体管，所述第二晶体管包括：第二栅极、第二半导体沟道、第三源漏极和第四源漏极；所述第二半导体沟道环绕设置在所述第二栅极外侧；所述第三源漏极环绕设置在所述第二栅极的第一端，并位于所述第二半导体沟道外侧；所述第四源漏极环绕设置在所述第二栅极的第二端，并位于所述第二半导体沟道外侧；所述第二源漏极和所述第二栅极导电连接。
  2. 如权利要求1所述的半导体结构，还包括隔离绝缘层和连接部，所述隔离绝缘层设置在所述第二源漏极和所述第二栅极之间；所述连接部设置在隔离绝缘层中，并连接所述第二源漏极和所述第二栅极。
  3. 如权利要求2所述的半导体结构，还包括：接地电极；所述接地电极环绕设置在所述连接部外侧，所述接地电极和所述连接部之间具有所述隔离绝缘层填充。
  4. 如权利要求1所述的半导体结构，还包括：
    第一栅绝缘层，设置在所述第一半导体沟道和所述第一栅极之间；以及
    第二栅绝缘层，设置在所述第二半导体沟道和所述第二栅极之间。
  5. 如权利要求1所述的半导体结构，还包括：
    第一绝缘层，环绕设置在所述第一栅绝缘层远离所述第一栅极的一侧，并位于所述第一源漏极和所述第二源漏极之间；
    第二绝缘层，环绕设置在所述第二栅绝缘层远离所述第二栅极的一侧，并位于所述第三源漏极和所述第四源漏极之间。
  6. 如权利要求1所述的半导体结构，其中，所述第四源漏极包裹所述第二半导体沟道的第二端；所述第二半导体沟道的第二端为靠近所述第二栅极的第二端的端部。
  7. 如权利要求1所述的半导体结构，其中，所述第四源漏极环绕设置在所述第二半导体沟道的远离所述栅极的表面，并位于所述第二半导体沟道的第二端；所述第二半导体沟道的第二端为靠近所述第二栅极的第二端的端部。
  8. 如权利要求1所述的半导体结构，其中，所述第二源漏极包裹所述第一半导体沟道的第二端；所述第一半导体沟道的第二端为靠近所述第一栅极的第二端的端部。
  9. 如权利要求1所述的半导体结构，其中，所述第一源漏极、所述第二源漏极、所述第三源漏极和所述第四源漏极各自的材料为以下的任一种或多种：
    TiN，Mo，W。
  10. 一种存储器，包括：权利要求1-9中任一所述的半导体结构。
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