CN114446963A - 半导体存储单元结构、半导体存储器及其制备方法、应用 - Google Patents

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Abstract

本发明涉及一种半导体存储单元结构、半导体存储器及其制备方法、应用。半导体存储单元结构包括：基底，以及第一晶体管层、隔离层和第二晶体管层；第一晶体管层包括：由第一源极、第一沟道、第一漏极由下至上堆叠而成的第一堆叠结构，以及位于第一堆叠结构侧壁的第一栅极；第二晶体管层包括：由第二漏极、第二沟道、第二源极由下至上堆叠而成的第二堆叠结构，以及位于第二堆叠结构侧壁的第二栅极，第二漏极的侧壁的至少一部分与第一栅极直接接触，本发明提供了经过结构改进的2T0C类型的DRAM单元，具有垂直堆叠集成、集成度高、低漏电、刷新时间短等优点，相比现有的2T0C类DRAM具有显著优势。

Description

半导体存储单元结构、半导体存储器及其制备方法、应用
技术领域
本发明涉及半导体存储器领域，特别涉及一种半导体存储单元结构、半导体存储器及其制备方法、应用。
背景技术
半导体装置的较高的集成度可能是期望的，以满足消费者对优良的性能以及低廉的价格的需求。对于半导体装置，由于它们的集成度会是决定产品价格的重要因素，因此会特别期望提高集成度。对于二维或平面半导体装置，由于它们的集成度主要由单位存储单元占据的面积决定，因此集成度受精细图案形成技术的水平的影响很大。然而，用于提高图案精细度的极其昂贵的工艺设备会对提高二维或平面半导体装置的集成度设定实际的限制。为了克服这种限制，已经提出了包括三维布置的存储单元的三维半导体存储装置。3D集成是对 DRAM缩放的突破，但对存储电容器的需求限制了3D DRAM单元的可扩展性。
发明内容
本发明的主要目的在于提供一种半导体存储单元结构及其组成的半导体存储器，其属于经过结构改进的2T0C类型的DRAM单元，具有垂直堆叠集成、集成度高、低漏电、刷新时间短等优点，相比现有的2T0C类DRAM具有显著优势。
本发明的另一目的的在于提供一种半导体存储单元结构的制备方法，该制备方法为上述半导体存储单元结构提供了一种可行的、可工业化批量生产的工艺，制备出的堆叠结构具有良好的机械稳定性和电学稳定性。
为了实现以上目的，本发明提供了以下技术方案。
本发明的第一方面提供了一种半导体存储单元结构，其包括：基底，以及由下至上垂直堆叠在所述基底上的第一晶体管层、隔离层和第二晶体管层；
所述第一晶体管层包括：由第一源极、第一沟道、第一漏极由下至上堆叠而成的第一堆叠结构，以及位于所述第一堆叠结构侧壁的第一栅极；并且所述第一栅极与所述第一堆叠结构侧壁之间以及与所述基底之间都通过栅介质层隔离；
所述第二晶体管层包括：由第二漏极、第二沟道、第二源极由下至上堆叠而成的第二堆叠结构，以及位于所述第二堆叠结构侧壁的第二栅极，并且所述第二栅极与所述第二堆叠结构侧壁通过栅介质层隔离，所述第二漏极的侧壁的至少一部分与第一栅极直接接触，所述第一栅极和第二栅极在垂直方向上通过介质材料隔离。
本发明的第二方面提供了一种半导体存储器，其包括多个上文所述的半导体存储单元结构，所述多个半导体存储单元结构电连接。
本发明的第三方面提供了一种半导体存储单元结构的制备方法，其包括下列步骤：
提供基底；
在所述基底上依次垂直堆叠形成第一电极材料层、第一牺牲层、第二电极材料层、第二牺牲层、第三电极材料层、第三牺牲层、第四电极材料层、掩模层；
图案化掩膜层，形成含有多个掩膜单元的阵列；
在每个掩膜单元的侧壁形成掩膜侧墙；
刻蚀去除掉没有被所述掩膜单元及其侧墙遮挡的结构，直至所述基底裸露，从而在基底上形成堆叠结构；
然后一步或分步刻蚀第一牺牲层、第二牺牲层和第三牺牲层，使三个层都被从侧壁方向刻蚀一部分，从而使堆叠结构的侧壁形成多个凹槽；
在位于所述第二牺牲层侧壁上的凹槽内填充介质材料，形成上下器件的隔离层，所述隔离层之上为上层器件，之下为下层器件；
分别在位于第一牺牲层侧壁上以及所述第三牺牲层侧壁上的凹槽内填充沟道材料，分别形成第一沟道层和第二沟道层；
刻蚀去除所述掩膜单元及其覆盖的堆叠结构，直至所述基底裸露，保留所述掩膜侧墙覆盖的结构，从而分割为两个被掩膜侧墙覆盖的结构单元；
然后去除剩余的第一牺牲层、第二牺牲层和第三牺牲层以及掩膜侧墙；
在每个所述结构单元的侧壁形成栅介质层；
刻蚀所述栅介质层，使每个结构单元中第三电极材料层的至少部分侧壁裸露；
然后在所述第一电极材料层、第一沟道层、第二电极材料层的侧壁及结构单元的所有上表面形成第一栅极层，并且所述第一栅极层与所述第三电极材料层裸露的侧壁接触；
在所述第一栅极层的上表面形成一层或多层介质膜；
在所述介质膜上形成第二栅极层，所述第二栅极层覆盖所述第二沟道层的侧壁。
本发明的第四方面提供了上述半导体存储单元结构、半导体存储器，或者利用上述制备方法制备的结构在电子器件中的应用。
与现有技术相比，本发明达到了以下技术效果：
(1)研究出一种两个垂直器件堆叠的DRAM阵列的新结构，为2T0C类型，省去了电容器，具有集成度高、低漏电、刷新时间短等优点；
(2)本发明的半导体存储单元结构适用的沟道材料广泛，可以是硅，也可以是大Eg带隙材料或IGZO薄膜晶体管材料等；
(3)还研究出上述半导体存储单元结构的制备方法，该方法为产品的推广提供了工业可行性，并且涉及的步骤均可常规条件下进行，工艺难度低；
(4)还研究出上述半导体存储单元结构组成的器件的字线、位线排列方式，以及金属互连的实现方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为本发明提供的DRAM结构俯视图；
图2为本发明提供的DRAM结构的剖视图；
图3为本发明DRAM结构的存储原理示意图；
图4至图41为本发明提供的制备方法中各步得到的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/ 层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层 /元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
现有技术中的2T0C DRAM单元一般使用2个水平沟道的TFT在同一平面上连接，占用面积较大，不利于提高集成密度。
为此，本发明提供了如图1和2所示的双器件无电容DRAM单元结构，该结构从功能上可以分为由下至上的三部分区域：基底1、第一晶体管层A和第二晶体管层B，具体如下。
基底1可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、碳化硅、锗、锗硅、砷化镓或者绝缘体上锗等，相应的顶层半导体材料为硅、锗、锗硅或砷化镓等。同时该基底上的半导体层根据器件类型确定掺杂类型，以形成P阱(用于nMOSFET)或者n阱(用于pMOSFET)。
以隔离层5a为界，下方为第一层晶体管层A，该层晶体管采用垂直堆叠的结构，其包括由第一源极2a、第一沟道10a、第一漏极4a由下至上堆叠而成的第一堆叠结构，以及位于所述第一堆叠结构侧壁的第一栅极17a。并且所述第一栅极17a与所述第一堆叠结构侧壁之间以及与所述基底1之间都通过栅介质层13隔离。
在第一晶体管层A中，源极、沟道和漏极垂直堆叠，而栅极位于该堆叠的侧部。由此结构实现读取管的功能。另外，为了省去电容，第一晶体管层中的第一栅极17a作为存储节点，要与第二晶体管层的第二漏极6a直接接触，如图 2所示。
第二晶体管层B包括：由第二漏极6a、第二沟道10b、第二源极8a由下至上堆叠而成的第二堆叠结构，以及位于所述第二堆叠结构侧壁的第二栅极20。其中，所述第二栅极10b与所述第二堆叠结构侧壁通过栅介质层13隔离，所述第二漏极6a的侧壁的至少一部分与第一栅极17a直接接触，所述第一栅极17a 和第二栅极20在垂直方向上通过介质材料隔离。第二晶体管层可以实现写入管功能。
在第一晶体管层A和第二晶体管层B，中，沟道都位于源极和漏极之间，为了更大程度降低漏电流，沟道优选采用较小的宽度，即在源极和漏极之间设计为“C”字形的沟道，具体的结构可以是：
第一堆叠结构相对的两个侧壁分别呈凹槽轮廓，第一沟道10a位于凹处；
和/或，
第二堆叠结构相对的两个侧壁分别呈凹槽轮廓，第二沟道10b位于凹处。
另外，在垂直方向上，对于第一栅极17a与基底1之间的隔离、第一栅极 17a与第二栅极20之间的隔离都优选采用多层介质材料隔离，例如氧化物、氮化物、高K材料的组合，优选至少包括氧化硅膜和高K介电膜。
如图2所示的DRAM单元结构具有以下两方面突出的特点：
一是双层晶体管垂直堆叠，零电容连接，解决了平面沟道2T0C DRAM单元占用面积大的问题，提高了集成密度。
二是横向上看沟道是凹进去的C字形，能大大降低漏电问题。
本发明上文所述的DRAM单元结构的工作原理如图3所示(图中晶体管的位置仅为了方便示意工作原理，并不代表实际位置布局)，第一晶体管层A作为读取管，第二晶体管层B作为写入管，前者的栅极与后者的漏极直接接触，通过写入管改变读取管的栅电容中的电荷，进而影响读取管源漏之间的阻态，从而实现“0”和“1”的区分，具体原理如下。
写“1”过程，在读取管栅电极(即写入字线WWL)加正电压(大于阈值电压Vth)使得写入管开启，在写入管源极(即写入位线WBL)加正电压向读取管栅电容(即存储节点)注入电荷。电荷注入后撤去写入管的栅极和源极电压，保存“1”状态；
读“1”过程，在读取管漏极加读取电压，由于栅电容中存有一定电荷，读取管处于较低阻态，获得较大的电流，再由外围电路放大识别后完成读取“1”过程；
写“0”过程，在读取管栅电极(即写入字线WWL)加正电压(大于阈值电压Vth)使得写入管开启，在写入管源极(即写入位线WBL)加负电压向读取管栅电容(即存储节点)抽取电荷。电荷抽取后撤去写入管的栅极和源极电压，保存“0”状态；
读“0”过程，在读取管漏极加读取电压，由于栅电容中无电荷，读取管处于较高阻态，获得较小的电流，再由外围电路放大识别后完成读取“0”过程。
上述单元结构在材料选择方面，各层可采用能实现其基本功能的任意材料，但为了进一步提高存储器的电学性能和使用效果，各层都有其优选的材料。
例如，所述第一沟道10a和所述第二沟道10b可采用IGZO材料，IGZO薄膜晶体管因为其关态漏电非常低，所以存储节点的信息可以较长时间保持。
栅介质层在栅极和沟道之间起绝缘作用，优选选择宽带隙和高介电常数的材料，或者适宜制作极小尺寸器件的材料，例如HfO2。
第一源极2a、第一漏极4a、第二源极6a、第二漏极8a、第一栅极17a和第二栅极20作为要连接电源的电极，优选采用导电性能好的金属材料或者掺杂半导体材料。考虑工艺的可实现性，第一栅极17a和第二栅极20优选采用金属栅，可通过溅射形成，包括但不限于典型的氮化钛、钨等。另外，考虑到电极之间电流传输的快速和稳定性，两个栅极优选采用相同的材料。第一源极2a、第一漏极4a、第二源极6a、第二漏极8a可采用掺杂硅等典型材料，同样优选采用相同的材料。
而对于上下器件起隔离作用的隔离层5a优选采用氧化硅、氮化硅，便于大面积沉积，更优选氮化硅。氮化硅薄膜是非晶态薄膜，其抗钠、耐水汽能力强，能起到良好的钝化和保护作用，并且氮化硅自身的化学稳定性好，耐酸、耐碱特性强，且掩蔽能力强、有较高的介电常数。
以上无电容DRAM单元结构组成存储器后，各单元的排列(即字线位线阵列)以及金属互连结构可以适应性调整，或者由工艺决定。能够制备上述无电容DRAM单元结构的方法有很多种，不同方法的工艺流程或者各结构的形成先后顺序有差异。对此，本发明提供了其中一种可行的方法，该方法具有常规条件3D集成加工特点，能更简单地实现字线、位线的排列，结合图4至41，具体过程如下。
首先步骤S1，在基底1上依次垂直堆叠形成第一电极材料层2、第一牺牲层3、第二电极材料层4、第二牺牲层5、第三电极材料层6、第三牺牲层7、第四电极材料层8、掩模层9，得到如图4所示的形貌，其俯视图如图5(图5 中箭头表示图4的剖视方向)。
其中，第一牺牲层3、第二牺牲层5和第三牺牲层7这三个牺牲层是为了后期形成两个器件的沟道和两个器件之间的隔离层而预先占据位置，因此需要选用与电极材料刻蚀性能差异大的材料，例如锗硅。同时考虑到第一牺牲层3 和第三牺牲层7所在的位置为沟道所在的位置，第二牺牲层5为隔离层的位置，而通常对沟道和隔离层要求的宽度有差异，因此，第一牺牲层3和第三牺牲层 7二者采用相同或者接近的材料，第二牺牲层5采用与前两者差异大的材料。例如，所述第一牺牲层3、第二牺牲层5和第三牺牲层7为锗含量不同的锗硅层，锗的摩尔含量分别为：≤15％、≥30％、≤15％。
第一电极材料层2、第二电极材料层4、第三电极材料层6和第四电极材料层8这四个电极层分别为了后续形成下层晶体管的漏极、源极以及上层晶体管的漏极、源极，这些电极的材料选择范围如上文所述。三个牺牲层另一方面的作用也是支撑四个电极层。
掩膜层9一方面是为了对各层电极进行图案化，另一方面在后续侧向刻蚀时对顶层电极起到保护作用，其优选采用硬掩模(HM)，例如TiN、SiN、SiO2、无定形硅等，更优选氧化硅层901、无定形硅层(α-Si)902、氧化硅层903自下而上堆叠而成(如图4示例)。
根据以上四个电极层、三个牺牲层以及掩膜层的材料类型，选择适当的形成工艺，通常包括但不限于原位氧化法、PECVD、ALCVD、外延生长、溅射等。
接下来步骤S2，图案化掩膜层9，以形成含有多个掩膜单元的阵列，得到如图6所示的俯视形貌(图中仅示意出5个平行的单元，但并不限制实际阵列排布形状及数量)，剖视形貌如图7(剖视图示出了图6的其中一个单元)。
这一步的图案化通常结合光刻和刻蚀实现，可以根据刻蚀剂或刻蚀手段(干法、湿法刻蚀等)确定一步或分步刻蚀。
之后步骤S3，在每个掩膜单元的侧壁形成掩膜侧墙904。掩膜侧墙904通常为氧化硅，氮化硅等，侧墙宽度为30-100nm，停在第四电极材料层8的表面，得到如图8所示的形貌(图中以氧化硅侧墙为例)。形成手段包括但不限于原位氧化法、PECVD、ALCVD、CVD等。
接下来步骤S4，刻蚀去除掉没有被掩膜单元及其侧墙遮挡的结构(即阵列之外的堆叠结构)，直至所述基底裸露，从而在基底上形成堆叠结构，如图9和 10所示(图10为俯视图，图9为图10中箭头所示方向的剖视结构)。由于这一步刻蚀多层材料，可以采用不同刻蚀手段和刻蚀剂分步刻蚀，本发明对此不做特别限制。
然后步骤S5，一步或分步刻蚀第一牺牲层、第二牺牲层和第三牺牲层，使三个层都被从侧壁方向刻蚀一部分，从而使堆叠结构的侧壁形成多个凹槽701、 501、301，凹槽的深度可以控制在10～100nm范围。这一步刻蚀时沿侧墙横向刻蚀，并且要选择性刻蚀。以第一牺牲层、第二牺牲层和第三牺牲层采用锗含量不同(锗的摩尔含量分别为：≤15％、≥30％、≤15％)的锗硅层为例，可以同步完成刻蚀。并且由于第二牺牲层中锗含量高，具有较高的刻蚀选择比，因此其侧壁形成的凹槽501深度相比其他两个牺牲层的凹槽301、701更深，如图 11所示的结构。
步骤S6，在位于所述第二牺牲层侧壁上的凹槽501内填充介质材料，形成上下器件的隔离层，所述隔离层之上为上层器件，之下为下层器件。如上文所述，隔离层优选采用氮化硅。
由于要在横向开口的凹槽内填充介质材料，情形比较复杂，因此通常需要分多步进行。例如可采用如下的方式。
步骤S601，沉积氮化硅等介质材料覆盖所有外表面，得到的结构如图12 所示。
步骤S602，刻蚀去除位于所有顶表面以及侧壁的介质材料，得到的结构如图13所示。
步骤S603，使位于第一牺牲层3的侧壁上凹槽301内以及所述第三牺牲层 7的侧壁上的凹槽701内的介质材料完全去除。此时所述第二牺牲层5侧壁上的凹槽内仍留有介质材料，即为隔离层5a，如图14所示。
之后进行步骤S7，分别在位于第一牺牲层侧壁上以及所述第三牺牲层侧壁上的凹槽内填充沟道材料，分别形成第一沟道层和第二沟道层。
这一步存在与步骤S6相同的情况，都是在横向开口的凹槽内填充介质材料，情形比较复杂，另外一个问题是位于第一牺牲层的侧壁上凹槽以及所述第三牺牲层的侧壁上的凹槽的深度有可能不够深，无法支撑沟道材料或者不满足沟道的宽度要求。对于以上两个问题，本发明提供以下一种可行的方式。这种方式适用于所述第一电极材料层、第二电极材料层、第三电极材料层、第四电极材料层都为外延半导体(例如外延掺杂硅)、三个牺牲层都采用外延法形成、掩膜层顶部为氧化硅的情形。
步骤S701，干法选择性横向刻蚀第一牺牲层和第三牺牲层，精确控制锗硅横向刻蚀的深度，使凹槽301和701更深，如图15所示。
步骤S702，以硅作为沟道材料、电极材料为外延掺杂硅为例。由于这一步与四个电极材料层都采用外延法形成且都为硅，因此，晶体生长方向决定了这一步外延生长的沟道材料10只分布于侧壁，如图16所示(俯视图结构如图17)，同时第二牺牲层处的隔离层5a为氮化硅等材料，此处也无法外延生长硅材料。
另外，由于步骤S702中第一电极材料层、第二电极材料层、第三电极材料层、第四电极材料层的侧壁也都外延生长上了沟道材料层，因此，为了避免更大的漏电问题，还需要对这四个电极材料层侧壁的沟道材料处理，例如将其转变为掺杂材料或者去除，即如下的步骤S703。
步骤S703，对所述第一电极材料层、第二电极材料层、第三电极材料层、第四电极材料层进行高温退火(高温退火可以将电极材料层侧壁的沟道材料转变为掺杂材料，并且由于垂直方向上不容易被高温退火掺杂，因此，第一牺牲层和第三牺牲层侧壁的沟道材料并没有被掺杂)，或者去除位于所述第一电极材料层、第二电极材料层、第三电极材料层和第四电极材料层的侧壁上的外延沟道材料。对于这一步的后者手段可以紧接着步骤S702进行，但对于前者手段则可以在之后的工艺中完成，即不需要紧接着步骤S702进行(这也是考虑到高温退火时需要填充氧化硅保护电极结构)。
如果沟道采用碳化硅、氮化镓、IGZO材料等材料作为沟道，其与外延硅电极不同，因此所有外表面都覆盖沟道材料，形成如图18所示的结构。然后再选择性刻蚀去除非沟道区的沟道材料(包括所有顶表面、四个电极层的侧壁、第二牺牲层处隔离层的侧壁、掩膜侧墙的侧壁)，得到如图19所示的结构。这种选择性刻蚀法可以采用如下流程：先在第一和第二牺牲层凹槽处形成氮化硅等遮挡层来保护，然后去除非沟道区的沟道材料，再去除氮化硅等遮挡层(不再赘述配图)。
接下来的步骤是以硅沟道为例进行。
之后进行步骤S8，刻蚀去除所述掩膜单元及其覆盖的堆叠结构，直至所述基底裸露，保留所述掩膜侧墙覆盖的结构，从而分割为两个被掩膜侧墙覆盖的结构单元F(图20所示)。
在进行这一步之前，还需要先沉积一层氧化硅等氧化保护膜，具体如下(以氧化硅保护膜为例)。
步骤S801，沉积一层氧化硅保护膜11。
步骤S802，抛光、刻蚀等手段去除顶层氧化硅，停止在无定形硅层。
步骤S803，采用TMAH溶液湿法腐蚀或其他刻蚀手段去除无定形硅层。
步骤S804，在去除无定形硅层之后形成的窗口处干法刻蚀堆叠结构，直至基底裸露，得到如图20和21所示的结构(图21箭头方向为图20的剖视方向)。
接下来进行步骤S9，去除剩余的第一牺牲层、第二牺牲层和第三牺牲层以 (由于此处示例的掩膜侧墙采用氧化硅，因此可暂不去除)，得到如图22所示的结构。这一步可通过分步或一步刻蚀完成。
进行步骤S10，在每个所述结构单元的侧壁及所有上表面形成栅介质层。进行这一步时需要保证第一电极材料层、第二电极材料层、第三电极材料层、第四电极材料层这四个电极层的侧壁以及第一沟道层和第二沟道层的侧壁裸露。并且这一步形成栅介质层时，栅介质层覆盖了所有裸露的外表面(包括侧壁)。
若步骤S9和步骤S10没有其他工序，则将步骤S9形成的图22所示的裸露的基底表面沉积氧化硅薄膜，然后刻蚀顶部以及侧壁的氧化硅直至底部保护较小厚度的氧化硅薄膜即可，以作为隔离。
在实际器件生产中，由于各个存储单元都是同步制作的，因此，在步骤S9 和步骤S10之间还有其他必要的工序，例如上层器件的图案化、下层器件的接触孔制作等、沟槽隔离等，例如如下的步骤。
步骤a1，在步骤S9得到的图22所示的基础上，利用HARP等工艺大面积沉积氧化硅12，覆盖所有堆叠结构，得到如图23所示的结构。在这一步之后适宜进行步骤S703所述的高温退火工序(如图23所示，沟道区的材料与其他电极材料侧壁的沟道材料区分开，从而形成第一沟道10a、第二沟道10b)。
步骤a2，刻蚀氧化硅12，停止在上下器件之间，得到如图24所示的结构。
步骤a3，根据上层器件预定的版图，对上层器件进行图案化处理，例如根据图25示意的俯视版图，水平条状即为要被刻蚀掉的上层器件区域，被刻蚀掉的位置处的剖视结构如图26所示。这一步目的是将上层器件切割为多个独立的单元。
步骤a4，继续刻蚀氧化硅，只保留底层较薄的隔离层12a即可，得到如图 27所示的结构(图27剖视的位置为上下器件都存在的区域)。
步骤a5，根据28俯视方向设计的版图，在两侧切断收尾的环形器件，切断后切断处的剖面结构如图29。
步骤a6，制作下层器件的接触孔。首先，选择靠近基底边缘的位置(例如附图30俯视图第2个水平长条标识的区域C)刻蚀叠层结构停止在第一电极材料层2，以此作为读取管(下层器件)位线接触孔的着陆垫，此处的剖面结构如图31。然后在另一侧边缘处(例如附图32俯视图靠近下方环形器件切断处的水平长条标识区域)刻蚀叠层结构停止在第二电极材料层4，以此作为读取管字线接触孔的着陆垫，此处的剖面结构如图33。
在步骤a6之后即可进行步骤S10，即在每个所述结构单元的侧壁及所有上表面形成栅介质层13，如图34所示。
继续步骤S11，刻蚀所述栅介质层13，使每个结构单元中第三电极材料层的至少部分侧壁裸露。
这一步是为了在上层器件的漏极侧壁刻蚀出与下层器件栅极接触的窗口，可以采用如下方式分步实现。
步骤S1101，依次沉积氧化硅层14、底部抗反射涂层15(例如常用的碳化硅)，并且所述底部抗反射涂层位于所述第三电极材料层高度相同的位置。
步骤S1102，在所述底部抗反射涂层15之上的上层器件的侧壁形成氧化硅侧墙16，结构如图35所示。
步骤S1103，去除所述底部抗反射涂层15，结构如图36所示。
步骤S1104，刻蚀栅介质层，从而使第三电极材料层的侧壁裸露，形成裸露处6b；
步骤S1105，最后去除所述氧化硅层和氧化硅侧墙，得到如图37所示的结构，示出了第三电极材料层的侧壁裸露处6b。
继续步骤S12，在所述第一电极材料层、第一沟道层、第二电极材料层的侧壁形成第一栅极层，并且所述第一栅极层与所述第三电极材料层裸露的侧壁接触。
这一步包括：
步骤S1201，大面积溅射或沉积第一栅极层材料17，直至其高度高于第三电极材料层裸露的侧壁，得到如图38所示的结构。
步骤S1202，对上步形成的栅极材料17图案化处理(例如通常包括横向和纵向的刻蚀，此处省略图示)，以与上下层器件的排布相匹配，得到如图39所示的结构(此图仅为其中某位置的剖视，还有部分位置的剖视图只能看到被栅介质覆盖的基底)，获得第一栅极17a。
继续步骤S13，在所述第一栅极17a的上表面形成一层或多层介质膜，例如可以是如图40所示的氧化硅膜18和高K介电膜19。
继续步骤S14，在高K介电膜19上形成第二栅极层，所述第二栅极层覆盖所述第二沟道层的侧壁，图案化第二栅极层。
最后步骤S15，填充氧化硅21，表面平滑处理，刻蚀形成上层器件源极的接触孔22，最终得到的结构如图41所示。
经过以上步骤S1至S15，之后进行各电极的金属互连等，最后形成上下层堆叠无电容的DRAM存储器，图1示出了器件俯视方向上不同结构的布局形貌，
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (24)

1.一种半导体存储单元结构，其特征在于，包括：基底，以及由下至上垂直堆叠在所述基底上的第一晶体管层、隔离层和第二晶体管层；
所述第一晶体管层包括：由第一源极、第一沟道、第一漏极由下至上堆叠而成的第一堆叠结构，以及位于所述第一堆叠结构侧壁的第一栅极；并且所述第一栅极与所述第一堆叠结构侧壁之间以及与所述基底之间都通过栅介质层隔离；
所述第二晶体管层包括：由第二漏极、第二沟道、第二源极由下至上堆叠而成的第二堆叠结构，以及位于所述第二堆叠结构侧壁的第二栅极，并且所述第二栅极与所述第二堆叠结构侧壁通过栅介质层隔离，所述第二漏极的侧壁的至少一部分与第一栅极直接接触，所述第一栅极和第二栅极在垂直方向上通过介质材料隔离。
2.根据权利要求1所述的半导体存储单元结构，其特征在于，所述第一晶体管层中，第一堆叠结构相对的两个侧壁分别呈凹槽轮廓，第一沟道位于凹处；
和/或，
所述第二晶体管层中，第二堆叠结构相对的两个侧壁分别呈凹槽轮廓，第二沟道位于凹处。
3.根据权利要求1所述的半导体存储单元结构，其特征在于，在垂直方向上，所述第一栅极与所述第二栅极通过多层介质材料隔离。
4.根据权利要求1所述的半导体存储单元结构，其特征在于，在垂直方向上，所述第一栅极与所述第二栅极通过堆叠的氧化硅膜、高K介电膜隔离。
5.根据权利要求1所述的半导体存储单元结构，其特征在于，所述第一栅极层与所述基底之间通过多层介质材料隔离开。
6.根据权利要求1所述的半导体存储单元结构，其特征在于，所述第一栅极层与所述基底之间通过堆叠的氧化硅膜、高k介电膜隔离。
7.根据权利要求1-6任一项所述的半导体存储单元结构，其特征在于，所述第一源极、第一漏极、第二源极和第二漏极的材料为掺杂硅，
和/或，
所述第一栅极与所述第二栅极的材料各自独立地为氮化钛、钨中的一种或两层混合，
和/或，
所述栅介质为氧化铪；
和/或，
所述第一沟道和所述第二沟道的材料各自独立地为硅、碳化硅、氮化镓、IGZO材料中的至少一种。
8.一种半导体存储器，其特征在于，包括多个权利要求1-7任一项所述的半导体存储单元结构，所述多个半导体存储单元结构电连接。
9.一种半导体存储单元结构的制备方法，其特征在于，包括下列步骤：
提供基底；
在所述基底上依次垂直堆叠形成第一电极材料层、第一牺牲层、第二电极材料层、第二牺牲层、第三电极材料层、第三牺牲层、第四电极材料层、掩模层；
图案化掩膜层，形成含有多个掩膜单元的阵列；
在每个掩膜单元的侧壁形成掩膜侧墙；
刻蚀去除掉没有被所述掩膜单元及其侧墙遮挡的结构，直至所述基底裸露，从而在基底上形成堆叠结构；
然后一步或分步刻蚀第一牺牲层、第二牺牲层和第三牺牲层，使三个层都被从侧壁方向刻蚀一部分，从而使堆叠结构的侧壁形成多个凹槽；
在位于所述第二牺牲层侧壁上的凹槽内填充介质材料，形成上下器件的隔离层，所述隔离层之上为上层器件，之下为下层器件；
分别在位于第一牺牲层侧壁上以及所述第三牺牲层侧壁上的凹槽内填充沟道材料，分别形成第一沟道层和第二沟道层；
刻蚀去除所述掩膜单元及其覆盖的堆叠结构，直至所述基底裸露，保留所述掩膜侧墙覆盖的结构，从而分割为两个被掩膜侧墙覆盖的结构单元；
然后去除剩余的第一牺牲层、第二牺牲层和第三牺牲层以及任选掩膜侧墙；
在每个所述结构单元的侧壁形成栅介质层；
刻蚀所述栅介质层，使每个结构单元中第三电极材料层的至少部分侧壁裸露；
然后在所述第一电极材料层、第一沟道层、第二电极材料层的侧壁及结构单元的所有上表面形成第一栅极层，并且所述第一栅极层与所述第三电极材料层裸露的侧壁接触；
在所述第一栅极层的上表面形成一层或多层介质膜；
在所述介质膜上形成第二栅极层，所述第二栅极层覆盖所述第二沟道层的侧壁。
10.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，
所述第一牺牲层、第二牺牲层和第三牺牲层为锗含量不同的锗硅层，锗的摩尔含量分别为：≤15％、≥30％、≤15％。
11.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，所述掩膜层包括由下至上堆叠的氧化硅层、无定形硅层、氧化硅层。
12.根据权利要求11所述的半导体存储单元结构的制备方法，其特征在于，所述掩膜侧墙为氧化硅或氮化硅。
13.根据权利要求10所述的半导体存储单元结构的制备方法，其特征在于，采用选择性刻蚀法同步刻蚀第一牺牲层、第二牺牲层和第三牺牲层，以形成所述多个凹槽。
14.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，形成所述隔离层的方法是：
沉积介质材料覆盖所有外表面；
然后刻蚀去除位于所有顶表面以及侧壁的介质材料，使位于第一牺牲层的侧壁上凹槽内以及所述第三牺牲层的侧壁上的凹槽内的介质材料完全去除，并且所述第二牺牲层侧壁上的凹槽内仍留有介质材料，即为所述隔离层。
15.根据权利要求9或14所述的半导体存储单元结构的制备方法，其特征在于，在所述填充沟道材料之前还包括：
对所述第一牺牲层和所述第三牺牲层进行横向刻蚀，使其侧壁的凹槽深度增大。
16.根据权利要求12所述的半导体存储单元结构的制备方法，其特征在于，所述第一电极材料层、第二电极材料层、第三电极材料层、第四电极材料层都为外延掺杂硅，所述沟道材料为硅、碳化硅、氮化镓、IGZO材料中的至少一种，所述掩膜层包括位于顶部的氧化硅层。
17.根据权利要求16所述的半导体存储单元结构的制备方法，其特征在于，所述沟道材料为硅，所述第一牺牲层、所述第二牺牲层和所述第三牺牲层都采用外延方式形成，所述填充沟道材料的方法为：外延生长沟道材料；
并且在填充沟道材料之后，对所述第一电极材料层、第二电极材料层、第三电极材料层、第四电极材料层进行高温退火，或者去除位于所述第一电极材料层、第二电极材料层、第三电极材料层和第四电极材料层的侧壁上的外延沟道材料。
18.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，在刻蚀去除所述掩膜单元及其覆盖的堆叠结构的步骤之前还包括：
沉积隔离材料覆盖外表面。
19.根据权利要求18所述的半导体存储单元结构的制备方法，其特征在于，在去除剩余的第一牺牲层、第二牺牲层和第三牺牲层之后，和形成所述栅介质层之前还包括：
对所述上层器件进行图案化处理，以及刻蚀隔离材料直至厚度达到覆盖所述第一电极材料层的部分侧壁；
和/或，
刻蚀出所述下层器件中所述第一电极层材料的接触孔以及第二电极层材料的接触孔。
20.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，使每个结构单元中第三电极材料层的至少部分侧壁裸露的方法是：
依次沉积氧化硅层、底部抗反射涂层，并且所述底部抗反射涂层位于所述第三电极材料层高度相同的位置；
然后在所述底部抗反射涂层之上的上层器件的侧壁形成氧化硅侧墙；
之后去除所述底部抗反射涂层，刻蚀栅介质层，从而使第三电极材料层的侧壁裸露；
最后去除所述氧化硅层和氧化硅侧墙。
21.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，第一栅极层的形成方法包括：
沉积栅极材料直至高度高于所述第三电极材料层裸露的侧壁，然后对栅极材料进行图案化处理。
22.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，在所述第一栅极层的上表面形成的多层介质膜包括：氧化硅膜和高K介电膜。
23.根据权利要求9所述的半导体存储单元结构的制备方法，其特征在于，在形成所述第二栅极层之后还包括：
沉积介电膜，刻蚀出所述上层器件的接触孔；
和/或，
对所述下层器件和所述上层器件的接触孔分别进行金属互连。
24.权利要求1-7任一项所述的半导体存储单元结构、权利要求8所述的半导体存储器，或者利用权利要求9-23任一项所述的制备方法制备的结构在电子器件中的应用。
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