CN116234307A - 存储单元、存储器及其制造方法、电子设备 - Google Patents

Abstract

本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。在本申请实施例提供的存储单元中，第一半导体结构相对于源极和漏极缩进，使得源极、第一半导体结构和漏极围合形成侧向凹槽，使得栅极的尺寸与侧向凹槽的尺寸相适配，从而能够精准控制栅极沿第一方向的长度尺寸，能够提高栅极的制造精度，能够保障存储单元的制造精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

Description

存储单元、存储器及其制造方法、电子设备

技术领域

本申请涉及半导体技术领域，具体而言，本申请涉及一种存储单元、存储器及其制造方法、电子设备。

背景技术

随着半导体器件集成化技术的发展，对于以存储器为代表的半导体器件而言，存储器中存储单元的尺寸越来越小，以提高存储器的存储密度。目前，存储单元中多采用垂直结构的晶体管。

但是，在存储器的制备过程中，垂直结构的晶体管中栅极的尺寸波动较大，特别是栅极的长度波动较大，导致晶体管的性能波动较大，进而影响存储器的性能。

发明内容

本申请针对现有方式的缺点，提出一种存储单元、存储器及其制造方法、电子设备，用以解决现有技术存储器的制备过程中，存储器中晶体管的栅极制备精度较低的技术问题。

第一个方面，本申请实施例提供了一种存储单元，包括：叠置于衬底一侧的晶体管和电容器，晶体管和电容器连接；

晶体管包括沿垂直于衬底的第一方向叠置的源极、第一半导体结构和漏极，第一半导体结构沿平行于衬底的第二方向相对于源极和漏极缩进，源极、第一半导体结构和漏极围合形成的侧向凹槽中设置有第一介质结构和栅极。

可选地，源极和漏极在衬底的正投影相重叠；源极和漏极在衬底的正投影，覆盖第一半导体结构、第一介质结构和栅极在衬底的正投影。

可选地，电容器设置于晶体管远离衬底的一侧，电容器的第一电极与漏极连接；

或者，晶体管设置于电容器远离衬底的一侧，电容器的第二电极与源极连接。

可选地，晶体管还包括第二半导体结构，位于第一半导体结构沿第二方向远离栅极的一侧。

第二个方面，本申请实施例提供一种存储器，包括：衬底、多条位线、多条字线和多个如上述第一个方面所提供的任一存储单元，多个存储单元阵列排布；

位线设置于存储单元远离或靠近衬底的一侧，位线平行于第二方向，沿第二方向位于同一行的各存储单元与同一条位线连接；

字线平行于第三方向，沿第三方向位于同一列的各存储单元与同一条字线连接；第三方向平行于衬底，并垂直于第二方向；

存储单元的电容器设置于晶体管远离位线的一侧。

可选地，位线与存储单元中晶体管的源极或漏极连接；

字线包括位于同一列的各存储单元中晶体管的栅极。

第三个方面，本申请实施例提供一种电子设备，包括：如第二个方面所提供的任一种存储器，或者，如第一个方面所提供的任一种存储单元。

第四个方面，本申请实施例提供了一种存储器的制造方法，包括：

基于图案化工艺在衬底的一侧制备得到至少两个间隔且平行于第三方向的第一沟槽和初始结构列；初始结构列包括沿第三方向间隔排列的初始叠置结构，初始叠置结构包括沿第一方向叠置的初始源极、初始半导体结构和初始漏极；第三方向平行于衬底，第一方向垂直于衬底；

侧向刻蚀初始半导体结构，得到第一中间半导体结构，使得初始源极、第一中间半导体结构和初始漏极围合形成侧向凹槽；

采用外延工艺在第一中间半导体结构的两侧面制备第一半导体结构；

在侧向凹槽中形成随形的第一介质结构；

制备字线，字线包括位于第一介质结构侧面的栅极；

制备与初始源极连接的位线；

基于图案化工艺使得每个初始叠置结构形成两个被第二沟槽至少部分间隔的晶体管；

在每个晶体管远离衬底的一侧制备电容器。

可选地，在侧向凹槽中形成随形的第一介质结构，包括：

在初始源极、第一半导体结构和初始漏极的两侧面制备第一介质层，得到位于侧向凹槽中的第一介质结构；

以及，制备与初始源极连接的位线，包括：

在第一介质层和栅极的侧面制备侧边保护结构；

在第一沟槽内制备初始金属层；

采用退火工艺处理初始金属层，得到位于初始源极靠近衬底一侧的位线。

可选地，基于图案化工艺在衬底的一侧制备得到至少两个间隔且平行于第三方向的第一沟槽和初始结构列，包括：

采用外延工艺在衬底的一侧依次制备第一掺杂层、第一半导体层和第二掺杂层，得到第一中间基板；

基于第一中间基板得到包括至少两个间隔且平行于第二方向的初始结构行的第二中间基板；第二方向平行于衬底，且垂直于第三方向；

图案化第二中间基板，形成第一沟槽和初始结构列。

可选地，图案化第二中间基板，形成第一沟槽和初始结构列，包括：

在第二中间基板的一侧制备掩膜结构；掩膜结构沿第三方向延伸；

以掩膜结构为掩膜刻蚀第二中间基板，使得第一沟槽的底部探入部分初始结构行的初始源极行。

可选地，在第二中间基板的一侧制备掩膜结构，包括：

在第二中间基板的一侧制备至少两个间隔且平行于第三方向的第一子掩膜结构；

在每个第一子掩膜结构沿第二方向的两端面制备第二子掩膜结构；

以及，基于图案化工艺使得每个初始叠置结构形成两个被第二沟槽至少部分间隔的晶体管，包括：

刻蚀第一子掩膜结构和被其覆盖的部分，使得每个初始叠置结构形成一个平行于第三方向的第二沟槽和两个晶体管；第二沟槽探入部分初始源极。

本申请实施例提供的技术方案带来的有益技术效果包括：

在本申请实施例提供的存储单元中，第一半导体结构相对于源极和漏极缩进，使得源极、第一半导体结构和漏极围合形成侧向凹槽，使得栅极的尺寸与侧向凹槽的尺寸相适配，从而能够精准控制栅极沿第一方向的长度尺寸，能够提高栅极的制造精度，能够保障存储单元的制造精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种存储单元的结构示意图；

图2为本申请实施例提供的另一种存储单元的结构示意图；

图3为本申请实施例提供的又一种存储单元的结构示意图；

图4a为本申请实施例提供的一种存储器的俯视结构示意图；

图4b为本申请实施例提供的图4a存储器的BB向剖视结构示意图；

图5为本申请实施例提供的一种存储器的制造方法的流程示意图；

图6a为本申请实施例提供的存储器的制造方法中制备得到的第一中间基板的俯视结构示意图；

图6b为本申请实施例提供的图6a所示第一中间基板的AA向剖视结构示意图；

图7a为本申请实施例提供存储器的制造方法中制备得到第三沟槽和初始结构行后的俯视结构示意图；

图7b为本申请实施例提供的图7a所示结构的AA向剖视结构示意图；

图8a为本申请实施例提供存储器的制造方法中制备得到的第二中间基板的俯视结构示意图；

图8b为本申请实施例提供的图8a所示第二中间基板的AA向剖视结构示意图；

图9a为本申请实施例提供存储器的制造方法中制备得到掩膜结构后的俯视结构示意图；

图9b为本申请实施例提供的图9a所示结构的BB向剖视结构示意图；

图10a为本申请实施例提供存储器的制造方法中制备得到第一沟槽和初始结构列后的俯视结构示意图；

图10b为本申请实施例提供的图10a所示结构的BB向剖视结构示意图；

图11a为本申请实施例提供存储器的制造方法中制备得到第一中间半导体结构后的俯视结构示意图；

图11b为本申请实施例提供的图11a所示结构的BB向剖视结构示意图；

图12a为本申请实施例提供存储器的制造方法中制备得到第一半导体结构后的俯视结构示意图；

图12b为本申请实施例提供的图12a所示结构的BB向剖视结构示意图；

图13a为本申请实施例提供存储器的制造方法中制备得到第一介质层后的俯视结构示意图；

图13b为本申请实施例提供的图13a所示结构的BB向剖视结构示意图；

图14a为本申请实施例提供存储器的制造方法中制备得到侧边保护结构后的俯视结构示意图；

图14b为本申请实施例提供的图14a所示结构的BB向剖视结构示意图；

图15a为本申请实施例提供存储器的制造方法中制备得到位线后的俯视结构示意图；

图15b为本申请实施例提供的图15a所示结构的BB向剖视结构示意图；

图16a为本申请实施例提供存储器的制造方法中制备得到第三中间基板的俯视结构示意图；

图16b为本申请实施例提供的图16a所示第三中间基板的BB向剖视结构示意图；

图17a为本申请实施例提供存储器的制造方法中制备得到晶体管后的俯视结构示意图；

图17b为本申请实施例提供的图17a所示结构的BB向剖视结构示意图；

图18a为本申请实施例提供存储器的制造方法中制备得到第二绝缘层后的俯视结构示意图；

图18b为本申请实施例提供的图18a所示结构的BB向剖视结构示意图；

图19a为本申请实施例提供存储器的制造方法中制备得到第二介质层后的俯视结构示意图；

图19b为本申请实施例提供的图19a所示结构的BB向剖视结构示意图。

附图标记说明：

10-衬底；

20-晶体管；21-源极；22-第一半导体结构；23-漏极；24-第一介质结构；25-栅极；26-第二半导体结构；

30-电容器；31-第一电极；32-第二介质结构；33-第二电极；

40-位线；50-字线；

101-第一掺杂层；1013-第一掺杂结构；102-第一半导体层；103-第二掺杂层；104-第一保护层；1042-第二保护结构；

105-初始结构行；1011-初始源极行；1021-初始半导体结构行1031-初始漏极行；1041-第一保护结构；1012-中间源极行；

106-第三沟槽；107-初始绝缘结构行；

108-掩膜结构；1081-第一子掩膜结构；1082-第二子掩膜结构；

109-第一沟槽；

110-初始叠置结构；1101-初始源极；1102-初始半导体结构；1103-初始漏极；1104-初始保护结构；1105-第一中间半导体结构；

111-第一介质层；112-侧边保护结构；113-第三介质层；114-第二沟槽；115-第二绝缘层；116-第二介质层。

具体实施方式

下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

首先对本申请涉及的几个名词进行介绍和解释：

具有垂直结构的晶体管，指的是VGAA(Vertical gate-all-around，垂直全环栅)晶体管。

目前，随着半导体器件集成化技术的发展，特别是在以DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)为代表的存储器的集成化过程中，多采用VGAA晶体管代替平面型晶体管，从而能够将源漏端布线面积节约下来，从而在不缩减存储器特征尺寸的情况下增加存储密度。

但是，目前在具有垂直结构的晶体管的存储器制备过程中，垂直结构的晶体管中栅极的尺寸波动较大，特别是栅极的长度波动较大，导致晶体管的性能波动较大，进而影响存储器的性能

而且，由于掺杂深度难以精准控制，导致存储器中晶体管的有源结构的尺寸波动较大，从而导致沟道结构的制备精度较低，导致制备的有源结构的均一性较差，进而导致晶体管的性能波动较大。

本申请提供的存储单元、存储器及其制造方法、电子设备，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。

本申请实施例提供了一种存储单元，该存储单元的结构示意图如图1所示，包括：叠置于衬底10一侧的晶体管20和电容器30，晶体管20与电容器30连接。

本申请实施例中，晶体管20包括沿垂直于衬底10的第一方向叠置的源极21、第一半导体结构22和漏极23，第一半导体结构22沿平行于衬底10的第二方向相对于源极21和漏极23缩进，源极21、第一半导体结构22和漏极23围合形成的侧向凹槽中设置有第一介质结构24和栅极25。

在本申请实施例提供的存储单元中，第一半导体结构22相对于源极21和漏极23缩进，使得源极21、第一半导体结构22和漏极23围合形成侧向凹槽，使得栅极25的尺寸与侧向凹槽的尺寸相适配，从而能够精准控制栅极25沿第一方向的长度尺寸，能够提高栅极25的制造精度，能够保障存储单元的制造精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

本申请实施例中，如图1所示，存储单元包括沿第一方向竖直叠置的晶体管20和电容器30。

如图1所示，晶体管20包括沿第一方向叠置的源极21、第一半导体结构22和漏极23，且第一半导体结构22沿第二方向相对于源极21和漏极23缩进，本申请实施例中，第一半导体结构22经过外延工艺制备得到，从而能够提高制备得到的第一半导体结构22的长度精度，进而使得源极21、第一半导体结构22和漏极23围合形成开口朝向平行于第二方向的侧向凹槽。

由于，第一介质结构21和栅极25均位于侧向凹槽中，从而使得栅极25的尺寸能够与侧向凹槽的尺寸相适配，从而能够控制栅极25的尺寸，特别是能够提高栅极25长度的控制精度，进而能够提高栅极25的制备精度，能够保障存储单元的制备精度，能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

本申请实施例中，如图1所示，晶体管20和电容器30沿第一方向叠置设置，从而能够降低存储单元所占衬底10的面积，从而能够提高衬底10单位面积内存储单元的数量，能够降低存储器的制备成本。

在本申请的一个实施例中，源极21和漏极23在衬底10的正投影相重叠；源极21和漏极23在衬底10的正投影，覆盖第一半导体结构22、第一介质结构24和栅极25在衬底10的正投影。

本申请实施例中，如图1所示，通过设置源极21和漏极23在衬底10的正投影相重叠，且第一半导体结构22和位于侧向凹槽内的第一介质结构24与栅极25在衬底10的正投影均被漏极23的正投影所遮盖，从而能够保障整个存储单元在衬底10的正投影的面积，只与源极21和/或漏极23的尺寸有关，从而能够进一步降低存储单元所占衬底10的面积，能够进一步提高衬底10单位面积内存储单元的数量，有利于存储器的集成化发展，能够降低存储器的制备成本。

在本申请的一个实施例中，电容器30设置于晶体管20远离衬底10的一侧，电容器30的第一电极31与漏极23连接；或者，晶体管20设置于电容器30远离衬底10的一侧，电容器30的第二电极33与源极21连接。

本申请实施例中，如图1所示，沿第一方向，衬底10的一侧依次设置有晶体管20和电容器30，在存储单元的制备过程中，先在衬底10的一侧制备得到晶体管20，再制备电容器30，能够使得电容器30位于晶体管20远离衬底10的一侧，并与晶体管20的源极23连接。

本申请实施例中，如图2所示，沿第一方向，衬底10的一侧依次设置有电容器30和晶体管20，在存储单元的制备过程中，先在衬底10的一侧制备得到晶体管20，再制备电容器30，能够使得晶体管20位于电容器30远离衬底10的一侧，并使得晶体管20的源极23与电容器30连接。

本领域技术人员可以根据实际需求以及制备工艺，来选择制备得到如图1所示或如图2所示的存储单元。

应该说明的是，如图1和图2所示，源极21和漏极23之间除了第一半导体结构22、第一介质结构24和栅极25之外，还存在部分未填充区域，图1和图2只是为了便于清楚展示存储单元的主要结构，因此，图1和图2中显示有未填充区域，实际产品中，未填充区域会填充有介质材料，这点会在后文结合存储器的制造方法进行说明，此处不再赘述。

在本申请的一个实施例中，晶体管20还包括第二半导体结构26，位于第一半导体结构22沿第二方向远离栅极25的一侧。

本申请实施中，如图3所示，晶体管20中，源极21、第一半导体结构22和漏极23形成两个侧向凹槽，一个侧向凹槽中设置有第一介质结构24和栅极25，另一个侧向凹槽中设置有第二半导体结构26，第二半导体结构26起到了支撑源极21和漏极23的作用。

本申请实施例中，第二半导体结构26通常为半导体牺牲层剩余的部分，保留该剩余部分形成第二半导体结构26，能够简化存储单元的制备工艺，进而能够简化存储器的制备工艺，能够降低存储器的制备成本。具体的有益效果说明会在后文中结合存储器的制造方法进行详细说明，此处不再赘述。

本申请实施例中，如图1-图3所示，电容器30包括第一电极31、第二电极33和位于夹设于第一电极31和第二电极33之间的第二介质结构32。可选地，第一电极31或第二电极33与晶体管20连接。

可选地，本申请实施例中，第一半导体结构22的制备材料包括硅，第二半导体结构26的制备材料包括硅锗。

可选地，本申请实施例中，第一介质结构24的制备材料包括高k介质材料，高k介质材料是相较于二氧化硅材料而言，通常认为k值大于二氧化硅材料k值的材料为高k介质材料，例如氮化硅、二氧化钛等。采用高k介质材料制备第一介质结构24能够降低第一介质结构24的尺寸，从而能够有利于存储器的集成化发展。

基于同一发明构思，本申请实施例提供了一种存储器，包括：衬底10、多条位线40、多条字线50和多个如上述各个实施例中所提供的任一种存储单元，多个存储单元阵列排布。

本申请实施例中，位线40设置于存储单元远离或靠近衬底10的一侧，位线40平行于第二方向，沿第二方向位于同一行的各存储单元与同一条位线40连接；字线50平行于第三方向，沿第三方向位于同一列的各存储单元与同一条字线50连接；第三方向平行于衬底，并垂直于第二方向；存储单元的电容器30设置于晶体管20远离位线40的一侧。

本申请实施例中，如图4a和图4b所示，沿第一方向，位线40、晶体管20和电容器30依次叠置于衬底10的一侧。

在本申请的一个实施例中，位线40与存储单元中晶体管20的源极21或漏极23连接；字线50包括位于同一列的各存储单元中晶体管的栅极25。

可选地，如图4a和图4b所示，位线40与存储单元中晶体管20的漏极23连接。

本申请实施例中，存储器的主要结构会在后续存储器的制造方法中进行详细说明，此处不再赘述。

基于同一发明构思，本申请实施例提供了一种电子设备，包括：如上述各个实施例所提供的任一种存储器，或者，如上述各个实施例所提供的任一种存储单元。

本申请实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。

可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。

基于同一发明构思，本申请实施例提供了一种存储器的制造方法，该方法的流程示意图如图5所示，该方法包括如下步骤S501-S508：包括：

S501，基于图案化工艺在衬底的一侧制备得到至少两个间隔且平行于第三方向的第一沟槽和初始结构列；初始结构列包括沿第三方向间隔排列的初始叠置结构，初始叠置结构包括沿第一方向叠置的初始源极、初始半导体结构和初始漏极；第三方向平行于衬底，第一方向垂直于衬底。

S502，侧向刻蚀初始半导体结构，得到第一中间半导体结构，使得初始源极、第一中间半导体结构和初始漏极围合形成侧向凹槽。

S503，采用外延工艺在第一中间半导体结构的两侧面制备第一半导体结构。

S504，在侧向凹槽中形成随形的第一介质结构。

S505，制备字线，字线包括位于第一介质结构侧面的栅极。

S506，制备与初始源极连接的位线。

S507，基于图案化工艺使得每个初始叠置结构形成两个被第二沟槽至少部分间隔的晶体管。

S508，在每个晶体管远离衬底的一侧制备电容器。

在本申请实施例提供的存储器的制造方法中，通过侧向刻蚀初始半导体结构，使得初始源极、第一中间半导体结构和初始漏极围合形成侧向凹槽，从而能够通过外延生长工艺在侧向凹槽中形成相对于初始源极和初始漏极侧向缩进的第一半导体结构22，初始源极、第一半导体结构22和初始漏极也围合形成侧向凹槽，从而能够精准控制形成于侧向凹槽中的栅极25的尺寸，特别是能够精准控制栅极25沿第一方向的长度尺寸，从而能够提高栅极25的制备精度，能够保障存储单元的制备精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

为了便于读者直观了解本申请实施例所提供的存储器的制造方法以及采用该方法制备得到的存储器的优点，下面将结合图6a-图19b进行具体说明。

在本申请的一个实施例中，上述步骤S501中基于图案化工艺在衬底的一侧制备得到至少两个间隔且平行于第三方向的第一沟槽109和初始结构列，包括：采用外延工艺在衬底10的一侧依次制备第一掺杂层101、第一半导体层102和第二掺杂层103，得到第一中间基板；基于第一中间基板得到包括至少两个间隔且平行于第二方向的初始结构行105的第二中间基板；第二方向平行于衬底10，且垂直于第三方向；图案化第二中间基板，形成第一沟槽109和初始结构列。

本申请实施例中，采用外延工艺在衬底10的一侧依次制备第一掺杂层101、第一半导体层102和第二掺杂层103，得到第一中间基板，具体包括以下步骤：

采用外延工艺衬底10的一侧依次制备第一掺杂层101、第一半导体层102和第二掺杂层103。

本申请实施例中，第一掺杂层101和第二掺杂层103既可以是N型掺杂，也可是P型掺杂。可选地，本申请实施例中，衬底10为P型硅衬底，第一掺杂层101和第二掺杂层103均为N型重掺硅，第一半导体层102的制备材料包括SiGe(硅锗)。

本申请实施例中，由于采用外延工艺制备得到第一掺杂层101、第一半导体层102和第二掺杂层103，从而能够提高第一掺杂层101、第一半导体层102和第二掺杂层103的厚度的控制精度，从而能够提高后续制备得到的第一半导体结构22的长度控制精度，进而能够提高后续制备得到的栅极25的长度控制精度，从而能够提高栅极25的制备精度，能够保障存储单元的制备精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

可选地，为了避免后续制备工艺影响第一掺杂层101、第一半导体层102和第二掺杂层103，特别是避免影响第二掺杂层103，本申请实施例，采用CVD(Chemical VaporDeposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)以及ALD(Atomic Layer Deposition，原子层沉积)等沉积工艺在第二掺杂层103远离衬底10的一侧制备得到第一保护层104，得到如图6a和图6b所示的第一中间基板。

本申请实施例中，上述基于第一中间基板得到包括至少两个间隔且平行于第二方向的初始结构行105的第二中间基板，具体包括以下步骤：

首先，图案化第一中间基板，形成至少两个间隔且平行于第二方向的第三沟槽106和初始结构行105；第三沟槽106的底部探入部分衬底10，初始结构行105包括叠置的初始源极行1011、初始半导体结构行1021和初始漏极行1031。

可选地，在第一中间基板中第一保护层104远离衬底10的一侧涂覆光刻胶层，通过曝光、显影等工艺处理光刻胶层后得到多个间隔设置的光刻胶结构，光刻胶结构沿第二方向延伸。

刻蚀第一中间基板中未被光刻胶结构遮盖的部分，直至部分衬底10出露，形成间隔设置的第三沟槽106和初始结构行105，如图7a和图7b所示，第三沟槽106的底部探入部分衬底10，以保障相邻的初始结构行105能够相互隔离，从而能够避免后续制备得到的位线40相互隔离，避免出现相邻两条位线40连接的情况。

可选地，如图7a和图7b所示，初始结构行105包括沿第一方向依次叠置的初始源极行1011、初始半导体结构行1021、初始漏极行1031和第一保护结构1041；初始源极行1011由第一掺杂层101刻蚀后得到，初始半导体结构行1021由第一半导体层102刻蚀后得到，初始漏极行1031由第二掺杂层103刻蚀后得到，第一保护结构1041由第一保护层104刻蚀后得到。结合图7a和图7b可知，初始源极行1011、初始半导体结构行1021、初始漏极行1031和第一保护结构1041均沿第二方向延伸。

可选地，如图7a和图7b所示，由于第三沟槽106的底部探入部分衬底10，因而，每个初始结构行105还包括部分衬底10。

然后，在第三沟槽106内制备初始绝缘结构行107，初始绝缘结构行107和初始结构105行沿第三方向间隔排列，得到第二中间基板。

可选地，在第三沟槽106内通过沉积工艺沉积绝缘材料，直至绝缘材料完全填充第三沟槽105，然后通过CMP(Chemical Mechanical Polishing，化学机械抛光)工艺处理后，使得初始结构105出露，得到如图8a和图8b所示的第二中间基板。

在本申请的一个实施例中，上述图案化第二中间基板，形成第一沟槽109和初始结构列，包括：在第二中间基板的一侧制备掩膜结构108；掩膜结构108沿第三方向延伸；以掩膜结构108为掩膜刻蚀第二中间基板，使得第一沟槽109的底部探入部分初始结构行105的初始源极行1011。

本申请实施例中，首先，在第二中间基板的一侧制备掩膜结构108具体包括：在第二中间基板的一侧制备至少两个间隔且平行于第三方向的第一子掩膜结构1081；在每个第一子掩膜结构1081沿第二方向的两端面制备第二子掩膜结构1082。

可选地，在第二中间基板的一侧沉积SiN(氮化硅)材料得到一沉积膜层，图案化该沉积膜层得到至少两个间隔且平行于第三方向的第一子掩膜结构1081；然后，采用沉积工艺在第一子掩膜结构1081的一侧和第二中间基板一侧未被第一子掩膜结构1081遮盖的区域沉积制备另一沉积膜层，使得另一沉积膜层覆盖第一子掩膜结构1081和第二中间基板一侧，可选地，另一沉积膜层的制备材料包括氧化硅。接着，采用干法刻蚀工艺刻蚀另一沉积膜层，使得每个第一子掩膜结构1081沿第二方向的两端面形成有第二子掩膜结构1082，从而制备得到包括第一子掩膜结构1081的第二子掩膜结构1082的掩膜结构108，如图9a和图9b所示。

可选地，本申请实施例中，至少部分第一子掩膜结构1081在衬底10的正投影位于后续制备得到的两个相邻的晶体管20之间。

本申请实施例中，如图9a和图9b所示，掩膜结构108包括两个第二子掩膜结构1082和一个第一子掩膜结构1081，掩膜结构108的截面形状类似矩形。

然后，以掩膜结构108为掩膜刻蚀第二中间基板，使得第一沟槽109的底部探入部分初始结构行105的初始源极行1011，从而使得初始源极行1011形成中间源极行1012和位于中间源极行1012远离衬底10一侧的初始源极1101。

本申请实施例中，如图10a和图10b所示，沿第三方向，第一沟槽109和初始结构列间隔排列。初始结构列包括沿第三方向间隔排列的初始叠置结构110，每个初始叠置结构110包括沿第一方向叠置的初始源极1101、初始半导体结构1102、初始漏极1103和初始保护结构1104。

应该说明的是，沿第三方向，两个相邻的初始叠置结构110会被刻蚀后初始绝缘结构行107形成的一绝缘结构所间隔开。沿第二方向，两个相邻的初始叠置结构110之间通过中间源极行1012所连接。

在本申请的一个实施例中，上述步骤S502中侧向刻蚀初始半导体结构1102，得到第一中间半导体结构1105，使得初始源极1101、第一中间半导体结构1105和初始漏极1103围合形成侧向凹槽，具体包括：

侧向刻蚀所有初始叠置结构110的初始半导体结构1102，使得得到第一中间半导体结构1105沿第二方向相对于初始源极1101和初始漏极1103侧向缩进，使得初始源极1101、第一中间半导体结构1105和初始漏极1103围合形成侧向凹槽，如图11a和图11b所示。

应该说明的是，为了便于展示第一中间半导体结构1105的结构和位置，图11a中用虚线表示被遮挡的第一中间半导体结构1105。

如图11a和图11b所示，经过侧向刻蚀后，每个初始叠置结构110包括沿第一方向叠置的初始源极1101、第一中间半导体结构1105、初始漏极1103和初始保护结构1104。

在本申请的一个实施例中，上述步骤S503中采用外延工艺在第一中间半导体结构1105的两侧面制备第一半导体结构22，具体包括：

本申请实施例中，初始源极1101、第一中间半导体结构1105和初始漏极1103是由采用外延生长工艺得到的第一掺杂层101、第一半导体层102和第二掺杂层103图案化而来，因此，当采用外延工艺在第一中间半导体结构1105的两侧面沉积半导体材料的过程中，半导体材料只会在初始源极1101、第一中间半导体结构1105和初始漏极1103两侧面生长，从而能够精准控制形成于第一中间半导体结构1105两侧面的第一半导体结构22的尺寸，得到如图12a和图12b所示的结构。

同时，能够控制第一半导体结构22相对于初始源极1101和初始漏极1103侧向缩进，初始源极1101、第一半导体结构22和初始漏极1103也围合形成侧向凹槽，从而能够精准控制后续形成于侧向凹槽中的栅极25的尺寸，特别是能够精准控制栅极25沿第一方向的长度尺寸，从而能够提高栅极25的制备精度，能够保障存储单元的制备精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

在本申请的一个实施例中，上述步骤S504中在侧向凹槽中形成随形的第一介质结构24，包括：在初始源极1101、第一半导体结构22和初始漏极1103的两侧面制备第一介质层111，得到位于侧向凹槽中的第一介质结构24。

可选地，采用沉积工艺在在初始源极1101、第一半导体结构22和初始漏极1103的两侧面沉积高k介质材料，得到第一介质层111，第一介质层111包括第一介质结构24，如图13a和图13b所示，第一介质结构24与初始源极1101、第一半导体结构22和初始漏极1103围合形成侧向凹槽随形。

在本申请的一个实施例中，上述步骤S505中制备字线50，字线50包括位于第一介质结构24侧面的栅极25，具体包括：在第一介质层111沿第二方向的侧面沉积栅极金属材料，形成沿第三方向延伸的多条字线50的同时，字线50中沉积于初始源极1101、第一半导体结构22和初始漏极1103围合形成的侧向凹槽内的栅极金属材料形成栅极25。

可选地，刻蚀去除多余的高k介质材料、栅极金属材料，使得第一沟槽109内的中间源极行1012出露，如图13a和图13b所示。

本申请实施例中，为了避免后续制备工艺影响第一半导体结构22，本申请实施例中，在第一介质层111和第一半导体结构22的侧面制备侧边保护结构112。可选地，在第一沟槽109内沉积介质材料，如氧化硅，然后刻蚀去除多余的介质材料使得第一沟槽109内的中间源极行1012出露，得到位于第一介质层111和第一半导体结构22的侧面的侧边保护结构112，如图14a和图14b所示。在本申请的一个实施例中，上述步骤S506中制备与初始源极1101连接的位线40，具体包括：在第一沟槽109内制备初始金属层；采用退火工艺处理初始金属层，得到位于初始源极1101靠近衬底10一侧的位线40。

可选地，在第一沟槽109内制备初始金属层，使得第一沟槽109内中间源极行1012出露的部分被初始金属层所覆盖，然后采用退火工艺、热扩散等硅化物工艺处理初始金属层，使得初始金属层中的金属材料扩散至部分中间源极行1012内，从而得到位线40，中间源极行1012中为被掺杂金属材料的部分形成第一掺杂结构1013，如图15a和图15b所示，第一掺杂结构1013位于衬底10的一侧，位线40沿第二方向延伸，位于第一掺杂结构1013远离衬底10的一侧。

在本申请的一个实施例中，上述步骤S507中基于图案化工艺使得每个初始叠置结构110形成两个被第二沟槽114至少部分间隔的晶体管，具体包括：

在第一沟槽内106填充介质材料，然后通过CMP工艺处理，得到第三介质层113，如图16a和图16b所示。

然后，刻蚀第一子掩膜结构1081和被其覆盖的部分，使得每个初始叠置结构110形成一个平行于第三方向的第二沟槽114和两个晶体管20。

可选地，以第一子掩膜结构1081为基准，刻蚀第一子掩膜结构1081和初始叠置结构110被第一子掩膜结构1111覆盖的部分，使得每个初始叠置结构110形成一个平行于第三方向的第二沟槽114和被第二沟槽114分隔的两个晶体管20，如图17a和图17b所示。

本申请实施例中，如图17a和图17b所示，晶体管20包括置的源极21、第一半导体结构22和漏极23。

本申请实施例中，如图17a和图17b所示，第二沟槽114探入部分初始源极1101，从而能够防止刻断位线40，以保障同一条位线40能够连接同一行的晶体管20。

本申请实施例中，如图17a和图17b所示，第一中间半导体结构1105刻蚀后形成第二半导体结构26。可选地，可以继续通过侧向刻蚀工艺去除第二半导体结构26，使得每个晶体管20只包括一个第一半导体结构22。

本申请实施例中，如图17a和图17b所示，侧向刻蚀后的初始叠置结构110的初始保护结构1104经过刻蚀后，得到位于晶体管20中漏极23远离衬底10一侧的第二保护结构1042。

如图17a和图17b中，用需要表示相邻两个晶体管20中源极21之间的分界线，实际产品中并不存在上述虚线。

在本申请的一个实施例中，在上述步骤S508在每个晶体管20远离衬底的一侧制备电容器30之前，还包括：

首先，通过沉积工艺在第二沟槽114内填充介质材料，并通过一道CMP工艺，得到第二绝缘层115，如图18a和图18b所示。

然后，在第二绝缘层115远离衬底10的一侧通过沉积工艺沉积介质材料，得到第二介质层116，如图19a和图19b所示。

可选地，第二绝缘层115和第二介质层116的制备材料可以相同。

在本申请的一个实施例中，上述步骤S508中在每个晶体管20远离衬底的一侧制备电容器30，具体包括：

首先，刻蚀位于晶体管50远离衬底10一侧的第二介质层116、第二子掩膜结构1082和第二保护结构1042，形成过孔，使得至少部分漏极23出露；然后，在过孔内通过沉积工艺依次制备得到第一电极31、第二介质结构32和第二电极33，得到位于晶体管20远离衬底10一侧的电容器30，从而得到阵列排布的存储单元，如图4a和图4b所示。

应该说明的是，由于第二介质层116、第二子掩膜结构1082和侧边保护结构112可以采用同一种材料制成，为了便于展示存储器中各存储单元的晶体管20和电容器30，图4a和图4b中，只是象征性的示意出第二介质层116来表示上述结构。

应用本申请实施例，至少能够实现如下有益效果：

在本申请实施例提供的存储单元中，第一半导体结构22经过外延工艺制备得到，从而能够提高第一半导体结构22的制备精度，能够制备得到相对于源极21和漏极23缩进第一半导体结构22，使得源极21、第一半导体结构22和漏极23围合形成侧向凹槽，从而能够精准控制形成于侧向凹槽中的栅极25的尺寸，特别是能够精准控制栅极25沿第一方向的长度尺寸，从而能够提高栅极25的制备精度，能够保障存储单元的制备精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (12)

1.一种存储单元，其特征在于，包括：叠置于衬底一侧的晶体管和电容器，所述晶体管和所述电容器连接；

所述晶体管包括沿垂直于所述衬底的第一方向叠置的源极、第一半导体结构和漏极，所述第一半导体结构沿平行于所述衬底的第二方向相对于所述源极和所述漏极缩进，所述源极、所述第一半导体结构和所述漏极围合形成的侧向凹槽中设置有第一介质结构和栅极。

2.根据权利要求1所述的存储单元，其特征在于，所述源极和所述漏极在所述衬底的正投影相重叠；所述源极和所述漏极在所述衬底的正投影，覆盖所述第一半导体结构、所述第一介质结构和所述栅极在所述衬底的正投影。

3.根据权利要求1所述的存储单元，其特征在于，所述电容器设置于所述晶体管远离所述衬底的一侧，所述电容器的第一电极与所述漏极连接；

或者，所述晶体管设置于所述电容器远离所述衬底的一侧，所述电容器的第二电极与所述源极连接。

4.根据权利要求1所述的存储单元，其特征在于，所述晶体管还包括第二半导体结构，位于所述第一半导体结构沿所述第二方向远离所述栅极的一侧。

5.一种存储器，其特征在于，包括：衬底、多条位线、多条字线和多个如上述权利要求1-4中任一所述的存储单元，多个所述存储单元阵列排布；

所述位线设置于所述存储单元远离或靠近所述衬底的一侧，所述位线平行于第二方向，沿所述第二方向位于同一行的各所述存储单元与同一条所述位线连接；

所述字线平行于第三方向，沿所述第三方向位于同一列的各所述存储单元与同一条所述字线连接；所述第三方向平行于所述衬底，并垂直于所述第二方向；

所述存储单元的电容器设置于所述晶体管远离所述位线的一侧。

6.根据权利要求5所述的存储器，其特征在于，所述位线与所述存储单元中晶体管的源极或漏极连接；

所述字线包括位于同一列的各所述存储单元中所述晶体管的栅极。

7.一种电子设备，其特征在于，包括：如上述权利要求5或6所述的存储器，或者，如上述权利要求1-4中任一项所述的存储单元。

8.一种存储器的制造方法，其特征在于，包括：

基于图案化工艺在衬底的一侧制备得到至少两个间隔且平行于第三方向的第一沟槽和初始结构列；所述初始结构列包括沿第三方向间隔排列的初始叠置结构，所述初始叠置结构包括沿第一方向叠置的初始源极、初始半导体结构和初始漏极；所述第三方向平行于所述衬底，所述第一方向垂直于所述衬底；

侧向刻蚀所述初始半导体结构，得到第一中间半导体结构，使得所述初始源极、所述第一中间半导体结构和所述初始漏极围合形成侧向凹槽；

采用外延工艺在所述第一中间半导体结构的两侧面制备第一半导体结构；

在所述侧向凹槽中形成随形的第一介质结构；

制备字线，所述字线包括位于所述第一介质结构侧面的栅极；

制备与所述初始源极连接的位线；

基于图案化工艺使得每个所述初始叠置结构形成两个被第二沟槽至少部分间隔的晶体管；

在每个所述晶体管远离所述衬底的一侧制备电容器。

9.根据权利要求8所述的存储器的制造方法，其特征在于，在所述侧向凹槽中形成随形的第一介质结构，包括：

在所述初始源极、第一半导体结构和初始漏极的两侧面制备第一介质层，得到位于所述侧向凹槽中的第一介质结构；

以及，所述制备与所述初始源极连接的位线，包括：

在所述第一介质层和所述栅极的侧面制备侧边保护结构；

在所述第一沟槽内制备初始金属层；

采用退火工艺处理所述初始金属层，得到位于所述初始源极靠近所述衬底一侧的所述位线。

10.根据权利要求8所述的存储器的制造方法，其特征在于，所述基于图案化工艺在衬底的一侧制备得到至少两个间隔且平行于第三方向的第一沟槽和初始结构列，包括：

采用外延工艺在所述衬底的一侧依次制备第一掺杂层、第一半导体层和第二掺杂层，得到第一中间基板；

基于所述第一中间基板得到包括至少两个间隔且平行于第二方向的初始结构行的第二中间基板；所述第二方向平行于所述衬底，且垂直于所述第三方向；

图案化所述第二中间基板，形成所述第一沟槽和所述初始结构列。

11.根据权利要求10所述的存储器的制造方法，其特征在于，所述图案化所述第二中间基板，形成所述第一沟槽和所述初始结构列，包括：

在所述第二中间基板的一侧制备掩膜结构；所述掩膜结构沿所述第三方向延伸；

以所述掩膜结构为掩膜刻蚀所述第二中间基板，使得所述第一沟槽的底部探入部分所述初始结构行的初始源极行。

12.根据权利要求11所述的存储器的制造方法，其特征在于，所述在所述第二中间基板的一侧制备掩膜结构，包括：

在所述第二中间基板的一侧制备至少两个间隔且平行于所述第三方向的第一子掩膜结构；

在每个所述第一子掩膜结构沿所述第二方向的两端面制备第二子掩膜结构；

以及，所述基于图案化工艺使得每个所述初始叠置结构形成两个被第二沟槽至少部分间隔的晶体管，包括：

刻蚀所述第一子掩膜结构和被其覆盖的部分，使得每个所述初始叠置结构形成一个平行于所述第三方向的所述第二沟槽和两个所述晶体管；所述第二沟槽探入部分所述初始源极。

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