CN116206640B - 存储器及其制造方法、读写控制方法 - Google Patents
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Abstract
申请实施例提供了一种存储器及其制造方法、读写控制方法。在本申请实施例提供的存储器中，通过设置存储单元的晶体管为双沟道晶体管，从而能够提高晶体管的开态电流，能够提高存储单元的读写速度，能够提高存储器的性能。每个存储单元配置有两条源线，两条相邻的源线通过源极分别与晶体管的第一沟道和第二沟道电连接，从而能够降低每条源线的电流，从而能够降低源线流经电流对存储器其它部件的影响。
Description
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种存储器及其制造方法、读写控制方法。
背景技术
随着半导体器件集成化技术的发展，存储器的种类越来越多，MRAM(Magnetoresistive Random Access Memory，磁性随机存储器)作为一种非易失性存储器是行业的重要的研究方向之一。
目前，MRAM中存储单元存在开态电流较小的问题，导致存储单元的读写速度较慢，影响MRAM的性能。
发明内容
本申请提出一种存储器及其制造方法、存储器的控制方法、电子设备，至少用以改善背景技术中的不足。
本申请一些实施例提供了一种存储器，包括：
多个存储单元，存储单元包括晶体管和磁性隧道结，磁性隧道结的一端与晶体管电连接；晶体管为双沟道晶体管，包含第一沟道和第二沟道；
多条字线，一条字线与同一行存储单元中晶体管的各栅极电连接；
多条位线，一条位线与同一列存储单元中各磁性隧道结的另一端电连接；
多条源线，一列存储单元中各晶体管的源极同时与两条相邻的源线电连接，两条相邻的源线通过源极分别与第一沟道和第二沟道电连接。
本申请一些实施例提供了一种存储器的读写控制方法，包括：
在读取阶段，通过字线控制待读取存储单元中晶体管处于导通状态，通过位线或一条源线中的一个向待读取存储单元的磁性隧道结传输读取信号，以使得位线或一条源线中的另一个感测磁性隧道结的存储数据；
在写入阶段，通过字线控制待写入存储单元中晶体管处于导通状态，通过位线和两条源线控制流经待写入存储单元中磁性隧道结的方向，以将位线或源线传输的存储信号写入磁性隧道结。
本申请一些实施例提供了一种存储器的制造方法，包括：
在衬底上依次形成未图案化的第一硅掺杂导电层、牺牲层和第二硅掺杂导电层；
通过图案化工艺在衬底上形成多个第一沟槽以区分多个晶体管行区域，每个第一沟槽的侧面为叠层设置的第一硅掺杂导电层形成的源极行、牺牲层形成的第一牺牲结构行和第二硅掺杂导电层形成的漏极行；
每个晶体管行区域，在第一沟槽内沉积金属层，至少部分金属层位于源极行的正下方；
采用退火工艺处理金属层以形成源线结构，通过图案化工艺处理源线结构形成两条隔离的源线；
每个晶体管行区域，对第一沟槽侧壁的第一牺牲结构行进行回刻处理，形成源极行、第一牺牲结构行形成的牺牲结构行和漏极行的侧壁组合成的 U型沟槽；
每个晶体管行区域，通过镀膜工艺在U型沟槽内填充半导体材料，通过图案化工艺在衬底上形成多个垂直于第一沟槽的第二沟槽以区分多个晶体管区域，形成截面与U型沟槽相一致的U型沟槽半导体层或形成截面为柱状的半导体层；每个第二沟槽的侧面为叠层设置的源极行形成的源极、第一牺牲结构行形成的牺牲结构和漏极行形成的漏极，其中，半导体层围绕牺牲结构有两部分，两部分在衬底上的投影无交叠，且两部分中的每部分同时与源极和漏极相连；
去除牺牲结构形成孔，保留源极、漏极和半导体层；
在孔内以及半导体层的侧壁形成绝缘层；
通过镀膜工艺在孔内和半导体层的侧壁填充导电材料，对导电材料进行图案化形成栅极和与栅极连接的字线；
在漏极远离衬底的一侧依次形成磁性隧道结和位线。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例提供的存储器中，通过设置存储单元的晶体管为双沟道晶体管，从而能够提高晶体管的开态电流，能够提高存储单元的读写速度，能够提高存储器的性能。
同时，每个存储单元配置有两条源线，两条相邻的源线通过源极分别与晶体管的第一沟道和第二沟道电连接，从而能够降低每条源线的电流，从而能够降低源线流经电流对存储器其它部件的影响。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种存储器的电路原理示意图；
图2为本申请实施例提供的一种存储器的结构示意图；
图3为本申请实施例提供的图2所示存储器的AA向剖视结构示意图；
图4为本申请实施例提供的一种存储器的制造方法的流程示意图；
图5为本申请实施例提供存储器的制造方法中得到第一光刻胶结构和第一掩膜结构后的结构示意图；
图6为本申请实施例提供存储器的制造方法中得到初始叠置结构行后的结构示意图；
图7为本申请实施例提供存储器的制造方法中得到第一弧形槽后的结构示意图；
图8为本申请实施例提供存储器的制造方法中得到金属层后的结构示意图；
图9为本申请实施例提供存储器的制造方法中得到位线后的结构示意图；
图10为本申请实施例提供存储器的制造方法中得到第一平坦层后的结构示意图；
图11为本申请实施例提供存储器的制造方法中去除第一掩膜结构后的结构示意图；
图12为本申请实施例提供存储器的制造方法中得到叠置结构行后的结构示意图；
图13为本申请实施例提供存储器的制造方法中得到半导体行后的结构示意图；
图14为本申请实施例提供存储器的制造方法中得到第二平坦层后的结构示意图；
图15为本申请实施例提供存储器的制造方法中在图14所示结构制作得到掩膜结构后的BB向剖面结构示意图；
图16为本申请实施例提供存储器的制造方法中基于图15所示结构制作得到半导体层后的结构示意图；
图17为本申请实施例提供存储器的制造方法中形成字线后的结构示意图；
图18为本申请实施例提供存储器的制造方法中形成连接结构后的结构示意图；
图19为本申请实施例提供存储器的制造方法中形成封装层后的结构示意图。
附图标记说明：
100-衬底；
200-存储单元；201-字线；2011-第一子段；2012-第二子段；202-位线；203-源线；2031-第一源线；2032-第二源线；2033-金属硅化物子层；2034- 金属子层；
10-晶体管；
11-源极；12-半导体层；121-第一半导体层；122-第二半导体层；13- 栅极；131-第一栅极；132-第二栅极；14-漏极；15-介质层；151-第一介质层；152-第二介质层；
20-磁性隧道结；30-硬掩膜结构；40-连接结构；41-硅化物结构；42- 金属结构；50-介质结构；51-隔离结构；60-封装层；70-隔离层；
101-第一导体层；102-牺牲半导体层；103-第二导体层；104-第一光刻胶结构；105-第一掩膜结构；
106-初始叠置结构行；1011-源极行；1021-初始牺牲半导体行；1031- 漏极行；1071-保护结构；
108-第一弧形槽；109-金属层；111-第一平坦层；1111-第一平坦结构； 112-叠置结构行；1121-牺牲半导体行；113-半导体行；114-第二平坦层； 1151-第一子掩膜结构；116-叠置结构。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
本申请实施例涉及的存储器可以为MRAM，MRAM是一种非易失性的磁性随机存储器，MRAM中存储的数据以一种磁性状态存储，而不是电荷，磁场极性不像电荷那样会随着时间而泄漏，因此即使在断电的情况下，也能保持信息。
目前，MRAM往往包括多个呈阵列排布的存储单元，每个存储单元需设置位线、字线和位线。目前，由于MRAM的集成化程度越来越高，从而导致存储单元中晶体管的尺寸越来越小。随着晶体管尺寸的减小，导致晶体管的开态电流较小，进而导致晶体管的驱动性能较低、开启速度较慢，影响存储单元的读写速度，进而影响存储器的性能。
而且，MRAM存储单元中垂直晶体管的半导体结构、栅极的制造精度较低，从而导致存储器中VGAA晶体管的性能存在差异，影响存储器的性能。
而且，垂直晶体管面临驱动电流进一步提升的瓶颈。比如，随着垂直晶体管尺寸的减小，垂直晶体管的开态电流减小，进而晶体管的驱动性能降低、开启速度较慢，进而影响存储器的性能。
本申请提供的存储器及其制造方法、读写控制方法，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案进行详细说明。
本申请实施例提供了一种存储器，该存储器的电路原理示意图如图1所示，存储器包括：多个存储单元200、多条字线201、多条位线202和多条源线203。
存储单元200，存储单元200包括晶体管10和磁性隧道结20，磁性隧道结20的一端与晶体管10电连接，晶体管10为双沟道晶体管，包含第一沟道和第二沟道。一条字线201与同一行存储单元200中晶体管10 的各栅极13电连接；一条位线202与同一列存储单元200中各磁性隧道结20的另一端电连接；一列存储单元200中各晶体管10的源极11同时与两条相邻的源线203电连接，两条相邻的源线203通过源极11分别与第一沟道和第二沟道电连接。
在本申请实施例提供的存储器中，通过设置存储单元200的晶体管 10为双沟道晶体管，从而能够提高晶体管10的开态电流，能够提高存储单元200的读写速度，能够提高存储器的性能。
同时，每个存储单元200配置有一条字线201、一条位线202和两条源线203，两条相邻的源线203通过源极11分别与晶体管10的第一沟道和第二沟道电连接，从而能够降低每条源线203的电流，从而能够降低源线203流经电流对存储器其它部件的影响。
可选地，多个存储单元200呈阵列排布，也即各个存储单元200的晶体管10呈阵列排布。本文中定义，平行于字线201延伸的方向为行，平行于源线203延伸的方向为列。如图1所示，沿自左向右的方向为行，沿自上而下的方向为列，图1中示例性的示出了同一行的两个存储单元，也即分别示出了两列存储单元200中每一列存储单元的一个存储单元200。
本申请实施例中，如图1所示，每个存储单元200均包括一个晶体管 10和一个磁性隧道结20，晶体管10和磁性隧道结20电连接。可选地，磁性隧道结20的一端与晶体管10的漏极14电连接。
本申请实施例中，如图1所示，晶体管10为双沟道垂直晶体管10，相较于单沟道晶体管而言，能够显著提高晶体管10的开态电流，能够提升晶体管10的驱动能力和开启速度，能够提高存储单元100的数据写入和数据读取的速度，进而能够提升存储器的性能。
如图1所示，两条相邻的源线203通过源极11分别与晶体管10的第一沟道和第二沟道电连接，相当于每个晶体管10包括两个并联连接的子晶体管，从而在增大晶体管10的开态电流的同时，能够降低通过每个子晶体管的电流，从而能够降低晶体管10的损耗速度，能够延长晶体管10 的使用寿命。
本申请实施例中，如图1所示，磁性隧道结20的另一端与位线202 电连接，同一行的各存储单元200中晶体管10的栅极13与字线201电连接。当通过字线201控制晶体管10开启后，通过一条源线203和一条位线202，就可以控制一列存储单元200的数据读取，通过两条源线203和一条位线202就可以控制一列存储单元200的数据写入。
可选地，本申请实施例中，磁性隧道结20包括MTJ(Magnetic Tunnel Junctions，磁性隧道结)，MRAM通过检测MTJ电阻的高低来判断所存储的数据是“0”还是“1”
具体的，MTJ包括依次叠置的自由层、隧穿层和固定层。自由层的磁场方向是可以改变的，而固定层的磁场方向是固定不变的，在电场作用下电子会通过隧穿层势垒而垂直穿过器件，当自由层的磁场方向与固定层的磁场方向相同时，MTJ呈现低阻态“0”，当自由层的磁场方向与固定层的磁场方向相反时，MTJ呈现高阻态“1”。
在本申请的一个实施例中，晶体管10为垂直晶体管10，晶体管10 和磁性隧道结20沿垂直衬底100的方向叠层设置。
本申请实施例中，如图2所示，为本申请实施例提供的一种存储器的结构示意图，如图2所示，示意出了四条完整的源线203，存储单元200 设置于源线203远离衬底100的一侧，每个存储单元200配置有一条字线 201、一条位线202和两条源线203。存储器中每个存储单元200的晶体管10和磁性隧道结20沿垂直衬底100的方向叠层设置。
本申请实施例中，晶体管10为垂直晶体管10，如图2所示，沿垂直于衬底100的方向，源极11、半导体结构12和漏极14依次叠层设置。栅极13也位于源极11和漏极14之间，即栅极13与半导体结构12同层设置。
在本申请的一个实施例中，晶体管10包括在衬底100上依次叠层设置的源极11、半导体层12和漏极14；半导体层12包括第一半导体层121 和第二半导体层122，第一半导体层121和第二半导体层122间隔设置于源极11的同一侧分别与源极11接触；第一半导体层121在导通的情况下包括第一沟道，第二半导体层122在导通的情况下包括第二沟道；至少部分栅极13位于第一半导体层121和第二半导体层122的间隔的区域。
本申请实施例中，如图2所示，沿垂直于衬底100的方向，源极11、半导体层12和漏极14依次叠层设置。栅极13也位于源极11和漏极14 之间，即栅极13与半导体层12同层设置。
如图2所示，第一半导体层121和第二半导体层122间隔设置于源极 11的同一侧分别与源极11接触。第一半导体层121在导通的情况下包括第一沟道，第二半导体层122在导通的情况下包括第二沟道。
在本申请的一个实施例中，沿平行衬底100的第一方向，与同一列存储单元200电连接的源线203分别为第一源线2031和第二源线2032；两列相邻的存储单元200中，与一列存储单元200的各源极11连接的第二源线2032，和另一列存储单元200的各源极11连接的第一源线2031之间设置有隔离结构51。
本申请实施例中，如图2所示，沿第一方向，与同一列存储单元200 电连接的源线203分别为第一源线2031和第二源线2032，两列相邻的存储单元200中，与一列存储单元200的各源极11连接的第二源线2032，和另一列存储单元200的各源极11连接的第一源线2031之间设置有隔离结构51，从而使得与每列存储单元200连接的源线203之间相互绝缘。
可选地，本申请实施例中，隔离结构51作为介质结构50的部分。
在本申请的一个实施例中，源线203包括金属硅化物子层2033和金属子层2034，金属硅化物子层2033与源极11连接；金属硅化物子层2033 的横截面为弧形状，弧形状的金属硅化物子层2033包围部分金属子层 2034。
本申请实施例中，如图2所示，源线203包括金属硅化物子层2033 和金属子层2034，金属硅化物子层2033的材料为金属硅化物，金属子层 2034的材料为金属，从而能够增大源线203的尺寸，降低源线203的电阻，能够提高源线203的导电率，能够保障电信号的传输效率，能够降低存储器的功耗。可选地，金属硅化物子层2033和金属子层2034包括同一中金属元素。
如图2所示，金属硅化物子层2033的横截面为弧形状，弧形状的金属硅化物子层2033包围部分金属子层2034，以避免金属子层2034直接与源极11连接。
在本申请的一个实施例中，栅极13包括相互连接的第一栅极13和第二栅极13；第一栅极131为位于第一半导体层121和第二半导体层122 的间隔的区域之间的栅极；第二栅极132设置于第一半导体层121和第二半导体层122的外侧壁，且与第一半导体层121、第二半导体层122、源极11和漏极14相绝缘。
在本申请的一个实施例中，栅极13包括第一栅极13和第二栅极13；第一栅极13设置于两个第一半导体层121和第二半导体层122之间，且与第一半导体层121、第二半导体层122、源极11和漏极14相绝缘；第二栅极13设置于半导体层12的外侧壁，且与半导体层12、源极11和漏极14相绝缘。
本申请实施例中，如图2所示，晶体管11还包括栅极绝缘层15，可选地，本申请实施例中，栅极绝缘层15采用高k值介质材料制成。
可选地，如图2所示，栅极绝缘层15包括一个第一栅极绝缘层151 和两个第二栅极绝缘层152。第一栅极绝缘层151与源极11、第一半导体层121和第二半导体层122的内侧壁以及漏极14围合形成的腔室的周壁随形；第二栅极绝缘层152与源极11、第一半导体层121和第二半导体层122的外侧壁以及漏极14围合形成的凹槽的周壁随形。
本申请实施例中，如图2所示，栅极13的第一栅极131位于两个间隔设置的半导体层12之间，可选地，第一栅极131设置于第一栅极绝缘层151围合形成的腔室内，以使得第一栅极131与半导体层12、源极11 和漏极14相绝缘。
如图2所示，栅极13的第二栅极132位于半导体层12的外侧壁，可选地，第二栅极132设置于第二栅极绝缘层152围合形成的凹槽内，以使得第二栅极132与半导体层12、源极11和漏极14相绝缘。
在本申请的一个实施例中，第一栅极13和第二栅极13均与字线201 连接。
本申请实施例中，如图2所示，字线201沿平行于衬底100的第一方向延伸，如图3所示，源线203沿平行于衬底100的第二方向延伸，第一方向垂直于第二方向。可选地，位线202的延伸方向平行于源线203的延伸方向。
本申请实施例中，结合图3和图4可知，栅极13的第一栅极131和第二栅极132，均与字线201连接，从而通过字线201能够向第一栅极131 和第二栅极132同时施加电平，能够进一步增强栅极13的电场强度，从而能够有助于提高晶体管10的开态电流，进而有助于提升晶体管10的驱动能力和开启速度，有助于提升存储单元200的读写速度，有助于提升存储器的性能。
本申请实施例中，如图2所示，字线201沿平行于衬底100的第一方向延伸，如图3所示，源线203沿平行于衬底100的第二方向延伸，第一方向垂直于第二方向。可选地，位线202的延伸方向平行于源线203的延伸方向。
本申请实施例中，结合图3和图4可知，栅极13的第一栅极131和第二栅极132，均与字线201连接，从而通过字线201能够向第一栅极131 和第二栅极132同时施加电平，能够进一步增强栅极13的电场强度，从而能够有助于提高晶体管10的开态电流，进而有助于提升晶体管10的驱动能力和开启速度，有助于提升存储单元200的读写速度，有助于提升存储器的性能。
在本申请的一个实施例中，字线201包括多个依次交替连接的第一子段2011和第二子段2012；第一子段2011环绕第一栅极13和第二栅极13，与第一栅极13和第二栅极13均连接；第二子段2012的一端与一个第一子段2011连接，另一端与另一个第一子段2011连接。
本申请实施例中，如图2和图3所示，沿第一方向，也即字线201的延伸方向，第一子段2011和第二子段2012依次交替连接。
本申请实施例中，结合图2和图3可知，第一子段2011环绕第一栅极131和第二栅极132设置，即第一子段2011包裹了第一栅极131的两个端面和第二栅极132的两个端面，从而与第一栅极131和第二栅极132 均连接。
可选地，如图3所示，第一子段2011的上表面与第一栅极131的上表面平齐，从而能够避免第一子段2011与晶体管10的漏极14接触。
本申请实施例中，如图2所示，第二子段2012位于相邻两个晶体管 10之间，用于连接环绕第一栅极131和第二栅极132的第一子段2011。第二子段2012的上表面与第一子段2011的上表面平齐，能够降低第二子段2012与晶体管10漏极14接触的几率，能够降低两者之间产生寄生电容的几率，进而能够保障存储器的性能。
应该说明的是，为了便于清楚示意出字线201中第一子段2011和第二子段2012的结构，图2和图3中用虚线表示出了第一子段2011与第二子段2012之间的界面分界线、第一子段2011与第一栅极131之间的界面分界线，实际产品中，第一子段2011、第二子段2012和栅极13是采用同种材料制作形成的，并不存在如图2和图3中所展示的虚线。
在本申请的一个实施例中，源极11和漏极14的外轮廓在衬底上的投影、围设第一半导体层121、第二半导体层122和第一栅极13的外轮廓在衬底上的投影，使得源极11、漏极14相对于半导体结构和第一栅极13 向外凸出。
可选地，如图2所示，晶体管10中，源极11的漏极14的外轮廓在衬底100上的正投影，围设第一半导体层121、第二半导体层122和第一栅极131的外轮廓在衬底100上的正投影，使得源极11、漏极14相对于半导体结构12和第一栅极131向外凸出。如图1所示，源极11、第一半导体层121、第二半导体层122、第一栅极131和漏极14组合形成的剖面图形为工字形。
在本申请的一个实施例中，源极11和漏极14的外轮廓在衬底上的投影，与第二栅极13的外轮廓在衬底上的投影相重叠。可选地，如图2所示，极11和漏极14的外轮廓在衬底100上的正投影，与第二栅极132的外轮廓在衬底100上的正投影相重叠，使得源极11、漏极14的外侧壁与第二栅极132的外侧壁相平齐。
应该说明的是，本申请实施例中，所提及的外和内，均是相对于存储器的中心而言，相对靠近存储器的中心为内，相对远离存储器的中心为外。
在本申请的一个实施例中，存储单元200还包括：连接结构40，设置于晶体管10的漏极14远离源极11的一侧；磁性隧道结20设置于连接结构远离漏极14的一侧。
可选地，如图2所示，沿垂直于衬底100的方向，晶体管10和连接结构40叠层设置，连接结构40设置于晶体管10的漏极14远离源极11 的一侧。
本申请实施例中，连接结构40用于实现晶体管10与磁性隧道结20 的电连接。从而便于晶体管10和磁性隧道结20的分别制作，例如，先采用一条产线在衬底100的一侧依次形成源线203、晶体管10、字线201以及连接结构40后，再采用另一条产线形成磁性隧道结20，从而能够提高存储器的生产效率。
可选地，如图3所示，连接结构40包括硅化物结构41和金属结构 42。由于漏极14多采用掺杂的半导体材料制成，其与金属结构42的导电率存在明显的差异，通过设置硅化物结构41，能够降低金属结构42与漏极14之间的界面电阻，从而能够保障存储单元200的性能。
本申请实施例中，如图2-图3所示，存储器还包括介质结构50，介质结构50可以与介质层15采用同种介质材料制成。可选的，如图2所示，连接结构40设置于介质结构50的开口内。
可选地，如图2所示，磁性隧道结20远离衬底100的一侧设置有硬掩膜结构30，在形成磁性隧道结20的过程中，硬掩膜结构30可以起到保护磁性隧道结20的作用。可选地，硬掩膜结构30包括金属和介质材料，因此，硬掩膜结构30具有一定的导电性，硬掩膜结构30与位线202连接，从而实现位线202与磁性隧道结20的电连接。
应该说明的是，硬掩膜结构30的硬度是相对于光刻胶的硬度而言的，硬掩膜结构30的材料包括氧化硅、氮化硅等。
本申请实施例中，如图2所示，硬掩膜结构30远离衬底100的一侧设置有的封装层60，封装层60覆盖磁性隧道结20的侧壁，以避免外界水、氧等侵蚀磁性隧道结20。可选地，封装层60的材料包括氮化硅、氧化铝、氧化镁等致密材料。
本申请实施例中，如图2所示，在源线203的径向平面内，源线203 的截面形状为弧形，一列存储单元200中各晶体管10的源极11的一侧均与一条弧形源线203连接，同一列存储单元200中各晶体管10的源极11 的另一侧均与另一条弧形源线203连接，从而使得每列存储单元200连接有两条源线203。
本领域技术人员了解的是，相较于截面形状均为直线段的源线而言，采用截面形状为弧形的源线203，能够避免源线203出现直角的部分，从而能够避免尖端效应，能够保障存储器的性能。
基于同一发明构思，本申请实施例提供了一种电子设备，包括：如上述各个实施例所提供的任一种存储器。
本申请实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。
可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。
基于同一发明构思，本申请实施例提供了一种存储器的控制方法，包括：在读取阶段，通过字线控制待读取存储单元中晶体管处于导通状态，通过位线或一条源线中的一个向待读取存储单元的磁性隧道结传输读取信号，以使得位线或一条源线中的另一个感测磁性隧道结的存储数据；在写入阶段，通过字线控制待写入存储单元中晶体管处于导通状态，通过位线和两条源线控制流经待写入存储单元中磁性隧道结的方向，以将位线或源线传输的存储信号写入磁性隧道结。
本申请实施例提供了的存储器的控制方法，用于上述各个实施例所提供的任一存储器。
可选地，在存储器的读取阶段，通过字线201向待读取存储单元200 中晶体管10的栅极13输入第一电平，使得该晶体管10处于导通状态，通过一条位线202或一条源线203感测电流或电压的变化以及变化程度，实现磁性隧道结20存储数据的读取。下面以通过源线203感测电流变化为例，来说明是如何实现磁性隧道结20存储数据读取的。
具体的，当磁性隧道结20存储的数据是“1”时，此时MTJ呈现高阻态，当通过一条位线202向磁性隧道结20传输读取信号，也即通过位线 202向磁性隧道结20施加第二电平，一条源线203保持在参考电平，参考电平小于第二电平，由于MTJ呈现高阻态，电流难以通过磁性隧道结 20，即源线203难以测得较为明显的电流，此种情况判断读取的数据为“1”，也即通过一条源线203即可感测待读取存储单元200的磁性隧道结205存储的数据为“1”。
当磁性隧道结20存储的数据是“0”时，此时MTJ呈现低阻态，当通过一条位线202向磁性隧道结20传输读取信号，也即通过位线202向磁性隧道结20施加第二电平，一条源线203保持在参考电平，参考电平小于第二电平，由于MTJ呈现低阻态，电流能够通过磁性隧道结20，即源线203可以测得较为明显的电流，此种情况判断读取的数据为“0”，也即通过一条源线203即可感测待读取存储单元200的磁性隧道结20存储的数据为“0”。
本领域技术人员理解的是，通过控制位线202和源线203之间的电位差，能够控制电流的流向，进而实现待读取存储单元200中磁性隧道结 20存储数据的读取。
可选地，在存储器的写入阶段，通过字线201向待读取存储单元200 中晶体管10的栅极13输入第一电平，使得该晶体管10处于导通状态，通过位线202和两条源线203控制流经待写入存储单元200中磁性隧道结 20的方向，以将位线202或源线203传输的存储信号写入磁性隧道结20。下面以通过源线203向待写入存储单元200传输存储信号为例，来说明是如何实现磁性隧道结20数据存储的。
具体的，当存储信号为“1”时，通过源线203向待写入存储单元200 的晶体管10的源极11施加第三电平，位线202保持在参考电平，第三电平大于参考电平，由于两条源线203均施加第三电平，使得磁性隧道结20 两端的电位差足够大，电流从源线203流向位线202，且在电流流经磁性隧道结20的过程中，磁性隧道结20的自由层的磁场方向会改变并与固定层的磁场方向相反，使得磁性隧道结20呈现高阻态“1”，从而实现数据“1”的存储。
反之，通过控制磁性隧道结20的自由层的磁场方向改变并与固定层的磁场方向相同，使得磁性隧道结20呈现低阻态“0”，从而实现数据“0”的存储。
本领域技术人员了解的是，MRAM中写入电流通常是读取电流的十几倍，如果采用单沟道晶体管，在写入阶段，流经晶体管的电流较大，随着使用频率的增多，会大大加快单沟道晶体管的损耗速度，降低单沟道晶体管的使用寿命。因此，本申请实施例中，通过设置双沟道垂直晶体管 10，能够降低通过每个子晶体管的电流，从而能够降低晶体管10的损耗速度，能够延长晶体管10的使用寿命。
结合图1和图2可知，每个存储单元200的晶体管10电连接有两条源线203，且晶体管10为双沟道晶体管，从图2可知，两条源线203分别位于晶体管10的两侧，相当于每条源线203电连接一个晶体管10的子晶体管，在存储器的读取阶段，一条源线203感测电流或电压的变化以及变化程度，相当于晶体管10中只有一个子晶体管处于工作状态。
在存储器的写入阶段，两条源线203均向待写入存储单元200的晶体管10的源极11施加第三电平，即晶体管10中两个子晶体管均处于工作状态，从而在增大晶体管10的开态电流的同时，能够降低通过每个子晶体管的电流，从而能够降低晶体管10的损耗速度，能够延长晶体管10的使用寿命。
而且，在存储器的写入阶段，在增大晶体管10的开态电流的同时，能够降低每条源线203的电流，从而能够降低源线203流经电流对存储器其它部件的影响。
基于同一发明构思，本申请实施例提供了一种存储器的制造方法，该方法包括如下步骤：
在衬底上依次形成未图案化的第一硅掺杂导电层、牺牲层和第二硅掺杂导电层。
通过图案化工艺在衬底上形成多个第一沟槽以区分多个晶体管行区域，每个第一沟槽的侧面为叠层设置的第一硅掺杂导电层形成的源极行、牺牲层形成的第一牺牲结构行和第二硅掺杂导电层形成的漏极行。
每个晶体管行区域，在第一沟槽内沉积金属层，至少部分金属层位于源极行的正下方。
采用退火工艺处理金属层以形成源线结构，通过图案化工艺处理源线结构形成两条隔离的源线。
每个晶体管行区域，对第一沟槽侧壁的第一牺牲结构行进行回刻处理，形成源极行、第一牺牲结构行形成的牺牲结构行和漏极行的侧壁组合成的 U型沟槽。
每个晶体管行区域，通过镀膜工艺在U型沟槽内填充半导体材料，通过图案化工艺在衬底上形成多个垂直于第一沟槽的第二沟槽以区分多个晶体管区域，形成截面与U型沟槽相一致的U型沟槽半导体层或形成截面为柱状的半导体层；每个第二沟槽的侧面为叠层设置的源极行形成的源极、第一牺牲结构行形成的牺牲结构和漏极行形成的漏极，其中，半导体层围绕牺牲结构有两部分，两部分在衬底上的投影无交叠，且两部分中的每部分同时与源极和漏极相连。
去除牺牲结构形成孔，保留源极、漏极和半导体层。
在孔内以及半导体层的侧壁形成绝缘层。
通过镀膜工艺在孔内和半导体层的侧壁填充导电材料，对导电材料进行图案化形成栅极和与栅极连接的字线。
在漏极远离衬底的一侧依次形成磁性隧道结和位线。
基于同一发明构思，本申请实施例提供了另一种存储器的制造方法，该方法的流程示意图如图4所示，该方法包括如下步骤S401-S403：
S401，基于图案化工艺在衬底的一侧形成多条源线和多个阵列排布的叠置结构；叠置结构包括叠层设置的源极、牺牲半导体结构和漏极，牺牲半导体结构的两外侧壁均设置有第一半导体层和第二半导体层，一列叠置结构的源极都与相邻两条源线连接。
S402，去除牺牲半导体结构。
S403，形成字线和至少部分位于第一半导体层和第二半导体层之间的栅极，得到阵列排布的晶体管；位于同一行的各晶体管的栅极与同一条字线连接。
S404，在晶体管的源极远离衬底的一侧依次形成连接结构和磁性隧道结。
S405，在磁性隧道结远离衬底的一侧形成位线。
为了便于读者直观了解本申请实施例所提供的两种存储器的制造方法以及采用该方法制备得到的存储器的优点，下面将结合图5-图19进行具体说明。
在本申请的一个实施例中，上述步骤S401中基于图案化工艺在衬底的一侧形成多条源线203和多个阵列排布的叠置结构，包括：基于图案化工艺在衬底的一侧依次形成多源线203和多个相互间隔设置的叠置结构行112，叠置结构行112包括叠层设置的源极行1011、牺牲半导体行1121 和漏极行1031；采用外延工艺在牺牲半导体行1121的两外侧壁形成半导体行113；图案化叠置结构行112和半导体行113，形成阵列排布的叠置结构116。
在本申请的一个实施例中，上述步骤中基于图案化工艺在衬底的一侧依次形成多源线203和多个相互间隔设置的叠置结构行112，包括：基于图案化工艺在衬底100的一侧形成多个相互间隔设置的初始叠置结构行 106，初始叠置结构行106包括叠层设置的源极行1011、初始牺牲半导体行1021和漏极行1031；刻蚀相邻两个叠置结构行106之间的部分衬底100 和部分源极行1011，形成部分延伸至两个叠置结构行106下方的第一弧形槽108；采用金属硅化物工艺在第一弧形槽108内形成源线203，源线 203与第一弧形槽108的表面随形；侧向刻蚀初始牺牲半导体行1021，形成牺牲半导体行1121。可选地，具体包括以下步骤：
首先，在衬底100的一侧依次形成第一导体层101、牺牲半导体层102 和第二导体层103，并在第二导体层103远离衬底100的一侧形成第一光刻胶结构104，在第一光刻胶结构104的两侧壁形成第一掩膜结构105，如图5所示。
可选地，第一导体层101和第二导体层103为掺杂的半导体材料制成，可选地，第一导体层101和第二导体层103均为N型掺杂，掺杂程度可以根据具体的制造工艺或需求来确定；牺牲半导体层102为GeSi(硅锗)；第一掩膜结构105的制备材料可以是氧化硅。本申请实施例中，第一导体层101即为第一硅掺杂导电层、牺牲半导体层102即为牺牲层，第二导体层103即为第二硅掺杂导电层。
可选地，本申请实施例中，第一导体层101、牺牲半导体层102和第二导体层103采用外延生长工艺形成，从而便于精准控制各个膜层的厚度，特别是精准控制牺牲半导体层102厚度，便于精准控制后续制造得到的半导体结构12和栅极13的尺寸，从而能够保障晶体管的制造精度，进而能够保障存储器中各个存储单元的晶体管性能的均一性，进而能够保障存储器的性能。
可选地，本申请实施例中，可以采用CVD(Chemical Vapor Deposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)以及 ALD(Atomic LayerDeposition，原子层沉积)等沉积工艺制造各个膜层结构。
本申请实施例中，去除第一光刻胶结构104，然后以第一掩膜结构105 刻蚀第二导体层103、牺牲半导体层102以及第一导体层101，形成多个相互间隔设置的初始叠置结构行106，如图6所示。
本申请实施例中，第一掩膜结构105为硬掩膜，在刻蚀第二导体层 103、牺牲半导体层102、以及部分第一导体层101的过程中，能够起到自对准刻蚀的作用，从而保障刻蚀的精度。
如图6所示，初始叠置结构行106沿第二方向延伸，第二方向平行于衬底100且垂直于第一方向，第一方向为源线203的延伸方向，多个初始叠置结构行106沿第一方向间隔设置。如图6所示，初始叠置结构行106 包括叠层设置的源极行1011、初始牺牲半导体行1021和漏极行1031。
然后，形成覆盖初始叠置结构行106的顶壁和侧壁的保护层。在后续制造过程中，保护层能够起到保护初始叠置结构行106的作用，防止初始叠置结构行106被刻蚀或被掺杂。保护层为整层结构，还覆盖相邻两个初始叠置结构行106之间未被刻蚀的第一导体层101。可选地，保护层的制备材料包括氧化硅。
接着，刻蚀相邻两个叠置结构行106之间的部分衬底100和部分源极行1011，形成部分延伸至两个叠置结构行106下方的第一弧形槽108，如图7所示。如图7所示，保护层经过刻蚀后，形成保护结构1071。
然后，采用金属硅化物工艺在第一弧形槽108内形成源线203，包括：在第一弧形槽108以及相邻两个初始叠置结构行106之间填充金属材料，例如钛、钴等金属材料，形成金属层109，如图8所示，金属层109完全填充第一弧形槽108，且金属层109的上表面与初始叠置结构行106的初始牺牲半导体行1021的上表面平齐；采用退火工艺处理金属层109，使得金属层109与部分衬底100和部分源极行1011发生反应，形成包括金属硅化物子层的源线203，然后保留被源线203中弧形金属硅化物子层包围的未反应的金属层109，形成金属子层2034，如图9所示。
如图9所示，源线203与第一弧形槽108的表面随形。一条源线203 与两个相邻的初始叠置结构行106的源极行1011均连接。
接着，采用沉积工艺沉积介质材料，如氧化硅，并采用CMP(Chemical MechanicalPolishing，化学机械抛光)工艺处理，形成第一平坦层111，如图10所示。可选地，保护结构1071和第一平坦层111的制造材料相同，因此图10中用第一平坦层111来表示两者，没有标示出保护结构1071。
然后，通过刻蚀工艺去除部分第一平坦层111和第一掩膜结构105，剩余的第一平坦层111形成第一平坦结构1111，如图11所示。
接着，采用选择性刻蚀工艺侧向刻蚀初始牺牲半导体行1021，形成牺牲半导体行1121，使得牺牲半导体行1121的两侧壁均相对于源极行 1011和漏极行1031缩进，得到叠置结构行112，如图12所示，叠置结构行112包括叠层设置源极行1011、牺牲半导体行1121和漏极行1031。
在本申请的一个实施例中，上述步骤中采用外延工艺在牺牲半导体行 1121的两外侧壁形成半导体行113，具体包括以下步骤：
首先，采用外延工艺在源极行1011、牺牲半导体行1121和漏极行1031 的出露面形成半导体层。
由于源极行1011、牺牲半导体行1121和漏极行1031均是基于外延工艺形成，因此可以继续采用外延工艺形成与源极行1011、牺牲半导体行1121和漏极行1031出露的外表面随形的半导体层。
然后，采用刻蚀工艺去除部分半导体层，形成位于牺牲半导体行1121 两外侧壁的半导体行113，如图13所示。
在本申请的一个实施例中，上述步骤中图案化叠置结构行112和半导体行113，形成阵列排布的叠置结构116，具体包括以下步骤：在叠置结构行远离衬底的一侧形成掩膜结构；掩膜结构的延伸方向垂直于叠置结构行的延伸方向；基于掩膜结构，采用自对准刻蚀工艺刻蚀叠置结构行和半导体行，形成叠置结构和半导体结构。
可选地，首先，采用沉积工艺沉积如氧化硅的介质材料，并采用CMO 工艺处理，形成第二平坦层114，如图14所示。接着，在第二平坦层114 远离衬底100的一侧形成掩膜结构，掩膜结构包括间隔设置的第一子掩膜结构1151，如图15所示，第一子掩膜结构1151的延伸方向垂直于叠置结构行112的延伸方向。
本申请实施例中，图5-图14为沿第一方向的剖视结构示意图，第二方向垂直于第一方向，图15为在图14所示结构制备得到掩膜结构后的 AA向剖面结构示意图，图15中用表示第一方向为垂直纸面向内的方向。
然后，基于第一子掩膜结构1151，采用自对准刻蚀工艺刻蚀叠置结构行112和半导体行113，形成叠置结构116和半导体结构12，叠置结构 116呈阵列排布，并去除未被刻蚀的第二平坦层114，如图16所示。
本申请实施例中，第一子掩膜结构1151为硬掩膜，制作材料包括氧化硅，在刻蚀叠置结构行112和半导体行113的过程中，能够起到自对准刻蚀的作用，从而保障刻蚀的精度。
如图16所示，叠置结构116包括源极11、漏极14，牺牲半导体行 1121刻蚀后形成牺牲半导体结构，半导体行113刻蚀后形成半导体层12，牺牲半导体结构由于半导体层的遮挡而不可见，源极11与位线20连接。图16为沿第二方向的剖视结构示意图，图16中用表示第一方向为垂直纸面向内的方向。
在本申请的一个实施例中，上述步骤S402中去除牺牲半导体结构，具体包括：采用选择性刻蚀工艺去除牺牲半导体结构。
在本申请的一个实施例中，上述步骤S403中形成字线和至少部分位于两个半导体结构之间的栅极，得到阵列排布的晶体管，具体包括以下步骤：
首先，采用沉积工艺形成与源极11、半导体层12的第一半导体层121 和第二半导体层122的内侧壁以及漏极14围合形成的腔室的周壁随形的第一介质层151，以及形成与源极11、第一半导体层121和第二半导体层 122的外侧壁以及漏极14围合形成的凹槽的周壁随形的第二介质层152，得到介质层15，以使得后续制备栅极13与源极11、漏极14以及第一半导体层121、第二半导体层122相绝缘。
然后，采用原子层沉积工艺沉积金属材料，使得金属材料填充第一介质层151围合形成的腔室内，填充于第二介质层152围合形成的凹槽内，形成初始字线层。
接着，图案化初始字线层，形成字线201、第一栅极131和第二栅极 132，如图17所示。图17为沿第一方向的剖视结构示意图，图17中用⊙表示第二方向为垂直纸面向外的方向。
可选地，图案化初始字线层，可以采用SOH(Spin On Hard mask，旋涂于硬掩膜)工艺，在初始字线层的一侧形成自流平的平坦层，然后在平坦层的一侧之形成光刻胶结构，以光刻胶结构为掩膜刻蚀初始字线层。
本申请实施例中，第一栅极131设置于第一介质层151围合形成的腔室内，以使得第一栅极131与第一半导体层121、第二半导体层122、源极11和漏极14相绝缘。第二栅极132设置于第二介质层152围合形成的凹槽内，以使得第二栅极132与第一半导体层121、第二半导体层122、源极11和漏极14相绝缘。
本申请实施例中，第一半导体层121和第二半导体层122均相对于源极11和漏极14的外轮廓侧向缩进，由于源极11和漏极14是基于外延生长工艺制备得到的，沿垂直于衬底100的方向，源极11和漏极14之间的距离是能够精准控制的，介质层15是通过ALD工艺形成的，介质层15 的厚度也是能够精准控制的，从而使得第一介质层151围合形成的腔室的尺寸，以及第二介质层152围合形成的凹槽的尺寸能够精准控制，从而能够精准控制形成的第一栅极131和第二栅极132的尺寸，特别是能够精准控制第一栅极131和第二栅极132的长度，从而能够提高栅极13的制备精度，能够保障存储单元的制备精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。
在本申请的一个实施例中，上述步骤S404中在晶体管的源极远离衬底的一侧依次形成连接结构和磁性隧道结，具体包括以下步骤：
首先，采用沉积工艺沉积介质材料，如氧化硅，磨平处理并图案化后形成包括开口的介质结构50，开口使得部分漏极14出露。
然后，在开口内沉积金属材料，例如钛、钴等金属材料，并采用退火工艺处理形成硅化物结构41；硅化物结构41的厚度小于开口的深度。
接着，在硅化物结构41远离衬底100的一侧积金属材料，覆盖硅化物结构41并填充开口，形成与介质结构50上表面齐平的金属结构42，得到连接结构40，如图18所示。
然后，在介质结构50和金属结构42远离衬底100的一侧依次形成初始磁性隧道结层、硬掩膜层和第二光刻胶结构。
接着，以第二光刻胶结构为掩膜图案化硬掩膜层，形成硬掩膜结构 30，继续以硬掩膜结构30为掩膜图案化初始磁性隧道结层，形成磁性隧道结20。在形成磁性隧道结20的过程中，硬掩膜结构30可以起到保护磁性隧道结20的作用。
然后，在硬掩膜结构30远离衬底100的一侧沉积形成封装层60，封装层60覆盖磁性隧道结20的侧壁，如图19所示。
在本申请的一个实施例中，上述步骤S405中在磁性隧道结远离衬底的一侧形成位线，具体包括以下步骤：
首先，在封装层60远离衬底100的一侧形成包括开口的隔离层70，隔离层70的开口使得部分硬掩膜结构30出露。
接着，在隔离层70的开口内沉积金属材料，形成位线202。
应用本申请实施例，至少能够实现如下有益效果：
在本申请实施例提供的存储器中，通过设置存储单元200的晶体管 10为双沟道晶体管，从而能够提高晶体管10的开态电流，能够提高存储单元200的读写速度，能够提高存储器的性能。
同时，每个存储单元200配置有一条字线201、一条位线202和两条源线203，两条相邻的源线203通过源极11分别与晶体管10的第一沟道和第二沟道电连接，从而能够降低每条源线203的电流，从而能够降低源线203流经电流对存储器其它部件的影响。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。
Claims (10)
1.一种存储器，其特征在于，包括：
多个存储单元，所述存储单元包括晶体管和磁性隧道结，所述磁性隧道结的一端与所述晶体管电连接；所述晶体管为双沟道晶体管，包含第一沟道和第二沟道；
多条字线，一条所述字线与同一行所述存储单元中所述晶体管的各栅极电连接；
多条位线，一条所述位线与同一列所述存储单元中各所述磁性隧道结的另一端电连接；
多条源线，一列所述存储单元中各所述晶体管的源极同时与两条相邻的所述源线电连接，所述两条相邻的源线通过所述源极分别与所述第一沟道和第二沟道电连接；沿平行衬底的第一方向，与同一列所述存储单元电连接的所述源线分别为第一源线和第二源线；两列相邻的所述存储单元中，与一列所述存储单元的各所述源极连接的所述第二源线，和另一列所述存储单元的各所述源极连接的所述第一源线之间设置有隔离结构。
2.根据权利要求1所述的存储器，其特征在于，所述晶体管为垂直晶体管，所述晶体管和所述磁性隧道结沿垂直衬底的方向叠层设置。
3.根据权利要求2所述的存储器，其特征在于，所述晶体管包括在衬底上依次叠层设置的源极、半导体层和漏极；
所述半导体层包括第一半导体层和第二半导体层，所述第一半导体层和所述第二半导体层间隔设置于所述源极的同一侧分别与所述源极接触；所述第一半导体层在导通的情况下包括第一沟道，所述第二半导体层在导通的情况下包括第二沟道；
至少部分所述栅极位于所述第一半导体层和所述第二半导体层的所述间隔的区域。
4.根据权利要求3所述的存储器，其特征在于，所述源线包括金属硅化物子层和金属子层，所述金属硅化物子层与所述源极连接；
所述金属硅化物子层的横截面为弧形状，所述弧形状的金属硅化物子层包围部分所述金属子层。
5.根据权利要求3所述的存储器，其特征在于，所述栅极包括相互连接的第一栅极和第二栅极；
所述第一栅极为位于所述第一半导体层和所述第二半导体层的所述间隔的区域之间的栅极；
所述第二栅极设置于所述第一半导体层和所述第二半导体层的外侧壁，且与所述第一半导体层、所述第二半导体层、所述源极和所述漏极相绝缘。
6.根据权利要求5所述的存储器，其特征在于，所述字线包括多个依次交替连接的第一子段和第二子段；
所述第一子段环绕所述第一栅极和所述第二栅极，与所述第一栅极和所述第二栅极均连接；
所述第二子段的一端与一个所述第一子段连接，另一端与另一个所述第一子段连接。
7.根据权利要求5所述的存储器，其特征在于，还包括：
所述源极和所述漏极的外轮廓在所述衬底上的投影、围设所述第一半导体层、所述第二半导体层和所述第一栅极的外轮廓在所述衬底上的投影，使得所述源极、所述漏极相对于所述半导体层和所述第一栅极向外凸出；
所述源极和所述漏极的外轮廓在所述衬底上的投影，与所述第二栅极的外轮廓在所述衬底上的投影相重叠。
8.根据权利要求1所述的存储器，其特征在于，所述存储单元还包括：连接结构，设置于所述晶体管的漏极远离所述源极的一侧；
所述磁性隧道结设置于所述连接结构远离漏极的一侧。
9.一种存储器的读写控制方法，应用于如权利要求1至8任一所述的存储器，其特征在于，包括：
在读取阶段，通过字线控制待读取存储单元中晶体管处于导通状态，通过位线或一条源线中的一个向所述待读取存储单元的磁性隧道结传输读取信号，以使得位线或一条源线中的另一个感测所述磁性隧道结的存储数据；
在写入阶段，通过字线控制待写入存储单元中晶体管处于导通状态，通过位线和两条源线控制流经待写入存储单元中磁性隧道结的方向，以将所述位线或所述源线传输的存储信号写入所述磁性隧道结。
10.一种存储器的制造方法，其特征在于，包括：
在衬底上依次形成未图案化的第一硅掺杂导电层、牺牲层和第二硅掺杂导电层；
通过图案化工艺在所述衬底上形成多个第一沟槽以区分多个晶体管行区域，每个所述第一沟槽的侧面为叠层设置的所述第一硅掺杂导电层形成的源极行、所述牺牲层形成的第一牺牲结构行和所述第二硅掺杂导电层形成的漏极行；
每个晶体管行区域，在所述第一沟槽内沉积金属层，至少部分金属层位于所述源极行的正下方；
采用退火工艺处理所述金属层以形成源线结构，通过图案化工艺处理源线结构形成两条隔离的源线；
每个晶体管行区域，对所述第一沟槽侧壁的所述第一牺牲结构行进行回刻处理，形成所述源极行、所述第一牺牲结构行形成的牺牲结构行和所述漏极行的侧壁组合成的U型沟槽；
每个晶体管行区域，通过镀膜工艺在所述U型沟槽内填充半导体材料，通过图案化工艺在所述衬底上形成多个垂直于所述第一沟槽的第二沟槽以区分多个晶体管区域，形成截面与U型沟槽相一致的U型沟槽半导体层或形成截面为柱状的半导体层；每个所述第二沟槽的侧面为叠层设置的所述源极行形成的源极、所述第一牺牲结构行形成的牺牲结构和所述漏极行形成的漏极，其中，半导体层围绕所述牺牲结构有两部分，所述两部分在所述衬底上的投影无交叠，且所述两部分中的每部分同时与所述源极和所述漏极相连；
去除所述牺牲结构形成孔，保留所述源极、所述漏极和所述半导体层；
在所述孔内以及所述半导体层的侧壁形成绝缘层；
通过镀膜工艺在所述孔内和所述半导体层的侧壁填充导电材料，对所述导电材料进行图案化形成栅极和与栅极连接的字线；
在所述漏极远离所述衬底的一侧依次形成磁性隧道结和位线。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103578991A (zh) * | 2012-07-24 | 2014-02-12 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103811513A (zh) * | 2012-11-02 | 2014-05-21 | 三星电子株式会社 | 半导体器件及其制造方法 |
| TW201447878A (zh) * | 2013-03-22 | 2014-12-16 | Katayama Akira | 電阻變化記憶體 |
| CN107359166A (zh) * | 2017-08-31 | 2017-11-17 | 长江存储科技有限责任公司 | 一种3d nand存储器的存储结构及其制备方法 |
| CN113823656A (zh) * | 2020-06-19 | 2021-12-21 | 长鑫存储技术有限公司 | 存储器及其形成方法、控制方法 |
| CN113823338A (zh) * | 2020-06-19 | 2021-12-21 | 长鑫存储技术有限公司 | 存储单元及其数据读写方法、存储阵列 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091703A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
| CN102314927B (zh) * | 2010-07-06 | 2014-02-05 | 中国科学院物理研究所 | 一种磁性随机存储单元阵列、存储器及其读写方法 |
| JP2013115272A (ja) * | 2011-11-29 | 2013-06-10 | Toshiba Corp | 半導体装置とその製造方法 |
| US10878871B2 (en) * | 2017-09-28 | 2020-12-29 | Intel Corporation | Spin transfer torque memory (STTM) devices with decreased critical current and computing device comprising the same |
| KR20210020482A (ko) * | 2019-08-14 | 2021-02-24 | 삼성전자주식회사 | 자기 메모리 장치 |
| KR20210042223A (ko) * | 2019-10-08 | 2021-04-19 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 제조 방법 |
| CN113555046A (zh) * | 2020-04-24 | 2021-10-26 | 吴巍 | 磁性随机存储器及其读写方法 |
| US20220020920A1 (en) * | 2020-07-16 | 2022-01-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and fabrication method thereof |
| US20220028928A1 (en) * | 2020-07-23 | 2022-01-27 | Samsung Electronics Co., Ltd. | Magnetic memory device |
-
2022
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103578991A (zh) * | 2012-07-24 | 2014-02-12 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103811513A (zh) * | 2012-11-02 | 2014-05-21 | 三星电子株式会社 | 半导体器件及其制造方法 |
| TW201447878A (zh) * | 2013-03-22 | 2014-12-16 | Katayama Akira | 電阻變化記憶體 |
| CN107359166A (zh) * | 2017-08-31 | 2017-11-17 | 长江存储科技有限责任公司 | 一种3d nand存储器的存储结构及其制备方法 |
| CN113823656A (zh) * | 2020-06-19 | 2021-12-21 | 长鑫存储技术有限公司 | 存储器及其形成方法、控制方法 |
| CN113823338A (zh) * | 2020-06-19 | 2021-12-21 | 长鑫存储技术有限公司 | 存储单元及其数据读写方法、存储阵列 |
Non-Patent Citations (1)
| Title |
|---|
| Two-level BEOL processing for rapid iteration in MRAM development;M. C. Gaidis .etc;《IBM Journal of Research and Development》;第50卷(第1期);41-54 * |
Also Published As
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