CN102314927B - 一种磁性随机存储单元阵列、存储器及其读写方法 - Google Patents

Abstract

本发明提供一种磁性随机存储器，包括磁性随机存储单元阵列及其读写电路，所述阵列包括：布设在第一层的晶体管阵列；第二层的晶体管源极电极和漏极电极；第三层的源线和漏极输出电极；第四层的非磁性金属线，非磁性金属线的上表面设置磁性隧道结；以及磁性隧道结之上层次的第一位线和第二位线，所述第一位线与磁性隧道结的顶电极接触，第二位线通过导通孔与所述非磁性金属线连通；其中，第三层和第四层直接接触，其余相邻层次间均有隔离层。本发明还提供了相应的读写方法。本发明具有读写分离机制，能够很好支持Rashba存储单元；有利于提高存储密度、降低器件功耗、提高数据写入速度和可靠性；并且制作工序较少，工艺较简单。

Description

一种磁性随机存储单元阵列、存储器及其读写方法

技术领域

本发明涉及磁性随机存取存储器技术领域，具体的说，本发明涉及一种磁性随机存储单元阵列、磁性随机存储器及其读写方法。

背景技术

存储器自从问世到现在经历了好几代的变迁。目前常用的存储器主要是80年代出现的CMOS电路。综合单管电路及45纳米线宽等工艺，现在的存储器特别是DRAM集成密度可达到GB量级。但是，在存储器的更高密度，更小功耗等方面的探索中，现有的基于CMOS电路工艺的DRAM受到一系列问题的制约：尤其是短沟道效应和漏电流还有易失性等问题。另一方面，巨磁电阻效应(Giant Magneto Resistance，GMR)和隧穿磁电阻效应(Tunneling Magneto Resistance，TMR)的提出给人们提供了一个克服以上的问题的思路。众所周知，上述两个效应已被广泛地应用到磁电阻型传感器、磁记录读出磁头等领域，而其中一个重要的应用就是磁性随机存取存储器(Magnetic Random Access Memory，MRAM)。它的存储单元只有纳米级，可以高密度集成，而且具有低功耗，抗辐射，以及具有存储信息非易失性等优点。由于具有现在计算机中硬盘和DRAM的综合优点，所以MRAM非常能适应于科技发展的需要并具有很大的市场。

现存的MRAM的存储功能主要是基于两种原理来实现。一是通过磁场来翻转磁矩，从而实现磁性存储单元高低阻态的变化，进而实现存储比特”0”，”1”的读写；二是通过自旋极化的电流产生的自旋转移力矩来翻转磁矩，进而实现存储单元高低阻态的变化。前者存在的问题是器件工作噪音大，集成密度低，工艺难度大。后者的缺陷则是需要达到很高的写入电流密度才能实现电流直接翻转磁矩，这个写入电流密度通常高达1×10⁸A/cm²。过高的写入电流电流密度不利于低功耗、小功率器件的应用开发，并且容易使器件结构破坏，直接影响了器件的寿命。公开号为CN1901088的中国专利申请提出了一种通过采用环形的存储单元设计，它将写入电流密度降低到1×10⁶A/cm²，然而这个量级仍然很大。

基于此，本案申请人在申请号为CN200910076048.X的中国专利申请中提出了一种全新的基于Rashba(自旋轨道耦合)效应的新型MRAM器件，其磁化反转的临界电流密度大约为10²～10⁷A/cm²，因此对于将来器件的低能耗，小功率的要求很有利；其读写分离的结构，有助于保护磁性多层膜在反复操作中不易被高电流密度损坏。

但是，申请号为CN200910076048.X的专利申请中仅给出基于Rashba效应的存储单元的设计方案，而实用化的存储器均为大规模的存储器阵列，并且还需要与大规模存储器阵列相匹配的读写电路和读写机制。现有技术中缺乏与Rashba效应存储单元(为方便描述，下文中简称为Rashba存储单元)相匹配的读写分离的读写电路和存储器阵列布局设计，这成为了Rashba效应存储技术发展的一大瓶颈。现有的MRAM阵列主要有两大类，一类是传统的磁场驱动阵列设计，阵列中存在两条互相垂直的写线阵列，分别提供其交叉点所在的存储单元磁矩反转所需要的磁场，而只有一条读位线可以通过一个较小的电流，这个电流垂直通过存储单元中的磁性隧道结仅仅用来读取数据信息。另一类是电流驱动的MRAM阵列设计，这种阵列设计中没有了提供磁场的两条互相垂直的写线，仅仅有一条位线可以通过一个电流，这个电流垂直通过存储单元中的磁性隧道结用来读取数据信息和写入信息。这种电流驱动的MRAM阵列与基于spin torque效应的存储单元相匹配。图1A示出了常规的基于spin torque效应的磁性随机存储器单元的结构，其中只有一条位线BitLine(BL)4c，在存储器工作的时候，它既作为写位线又作为读位线。图中，6为隧道结，2是字线WordLine(WL)，4a是源线SourceLine(SL)。

上述两类MRAM阵列均无法提供Rashba存储单元所需的读写分离机制，不能有效地支持Rashba存储单元的读写操作。因此，当前迫切需要一种能够支持Rashba存储单元的MRAM阵列设计方案以及与其相匹配的读写电路和读写方法。

发明内容

本发明的一个目的在于提供一种支持Rashba存储技术的MRAM存储单元阵列和MRAM存储器，所述MRAM存储器包括具有Rashba存储单元的MRAM阵列和相应的读写电路。

本发明的另一个目的在于提供一种基于Rashba效应的MRAM存储器的读写方法。

为实现上述发明目的，本发明提供了一种MRAM存储单元阵列，包括：

布设在第一层的晶体管阵列，晶体管阵列中埋设有字线，每一条字线控制一行晶体管的栅极；

布设在第二层的晶体管源极电极和漏极电极；

布设在第三层的源线和漏极输出电极，每条源线与一列或者一行晶体管的源极电极连通，漏极输出电极与晶体管的漏极电极一一对应地连通；

布设在第四层的非磁性金属线，每条非磁性金属线与一列漏极输出电极直接接触，非磁性金属线的上表面设置磁性隧道结，所述磁性隧道结与漏极输出电极一一对应；以及

布设在磁性隧道结之上层次的第一位线和第二位线，所述第一位线布设在第五层，并且每条第一位线直接与一列磁性隧道结的顶电极接触，所述第二位线通过导通孔与所述非磁性金属线连通，所述第二位线平行于第一位线；

上述各个层次中，第三层和第四层直接接触，其余相邻层次间均设置有隔离层。

其中，所述第二位线布设在第一位线的正上方，所述第二位线与第一位线隔离，并且所述第二位线通过导通孔穿过所述第一位线与非磁性金属线连通。

其中，所述第二位线也可布设在第五层，所述第二位线通过导通孔延伸至第四层，并且在第四层通过金属布线与所述非磁性金属线连通。

其中，所述晶体管阵列中，两个晶体管公用一个源极；所述第二位线通过一定数目的导通孔与所述非磁性金属线连通，所述导通孔的数目是磁性隧道结的一半，在进行写操作时，每两个磁性隧道结公用一个所述导通孔。

本发明还提供了一种含有上述磁性随机存储单元阵列的磁性随机存储器，所述磁性随机存储器还包括读写电路，所述读写电路用于为所述源线、所述字线、所述第一位线、所述第二位线和所述非磁性金属线提供输入信号；在一个方案中，所述读写电路还用于控制所述第一位线导通以读取数据，控制所述非磁性金属线和所述第二位线导通以写入数据。

本发明还提供了另一种含有上述磁性随机存储单元阵列的磁性随机存储器，所述磁性随机存储器还包括读写电路，所述读写电路用于为所述源线、所述字线、所述第一位线、所述第二位线和所述非磁性金属线提供输入信号；在另一个方案中，所述读写电路还用于控制所述第一位线导通以读取数据，控制所述非磁性金属线和所述第二位线以及第一位线同步导通以写入数据。

其中，所述读写电路包括控制第一位线通断的第一开关和控制第二位线通断的第二开关，第一开关和第二开关的电阻与磁性隧道结的电阻匹配，以使垂直于磁性隧道结的电流和通过非磁性金属线的电流分别同步达到STT机制和Rashba机制的临界电流密度。

本发明还提供了上述MRAM存储器的数据读取方法，包括：

1)控制源线SLx和第一位线BLx导通，第二位线BLx’断开；

2)然后控制字线WLy导通，使所述磁性随机存储单元阵列中第y行的晶体管导通，从而读出第y行、第x列的磁性随机存储单元所存储的数据。

本发明还提供了上述MRAM存储器的数据写入方法，包括：

1)控制源线SLx和第二位线BLx’导通，第一位线BLx断开；

2)然后控制字线WLy导通，使所述磁性随机存储单元阵列中第y行的晶体管导通，进而使电流从源线SLx经过晶体管进入所述非磁性金属线，非磁性金属线内的电流横向经过第y行、第x列的磁性随机存储单元，并通过第二位线BLx’返回；

3)使所述非磁性金属线内的电流密度达到Rashba效应的临界电流密度，从而在第y行、第x列的磁性随机存储单元写入数据。

本发明还提供了上述MRAM存储器的另一种数据写入方法，包括：

1)控制源线SLx、第一位线BLx和第二位线BLx’均导通；

2)然后控制字线WLy导通，使所述磁性随机存储单元阵列中第y行的晶体管导通，进而使电流从源线SLx经过晶体管进入所述非磁性金属线，经过非磁性金属线的电流的一部分横向经过第y行、第x列的磁性随机存储单元，并通过第二位线BLx’返回；经过非磁性金属线的电流的另一部分经过垂直通过第y行、第x列的磁性随机存储单元，从第一位线BLx返回；

3)使所述非磁性金属线内的横向经过第y行、第x列的磁性随机存储单元的电流密度达到Rashba效应的临界电流密度，同时使垂直通过第y行、第x列的磁性随机存储单元的电流密度达到STT效应的临界电流密度，从而在第y行、第x列的磁性随机存储单元写入数据。

与现有技术相比，本发明具有下列技术效果：

1、具有读写分离机制，能够很好支持基于Rashba效应的MRAM存储单元。

2、有利于进一步提高存储密度。

3、有利于进一步降低器件功耗。

4、能够提高数据写入速度。

5、能够提高数据写入的可靠性。

6、制作工序较少，工艺较简单。

附图说明

以下，结合附图来详细说明本发明的实施例，其中：

图1A是常规的基于spin torque效应的磁性随机存储器单元的结构示意图；

图1B是基于Rashba效应的新型磁性随机存储器单元的结构示意图；

图2是本发明的实施例1的磁性随机存储器阵列示意图；其中，图2(a)是阵列的平面布局示意图；图2(b)是沿图2(a)中虚线1的截面示意图；图2(c)是沿图2(a)中虚线2的截面示意图；

图3是本发明的实施例2的磁性随机存储器阵列示意图；其中，图3(a)是阵列的平面布局示意图；图3(b)是沿图3(a)中虚线1的截面示意图；图3(c)是沿图2(a)中虚线2的截面示意图；

图4A是基于实施例1和2中阵列的子存储阵列读写电路图(只有一条位线参与数据的写入)；

图4B是读写电路中信号之间的逻辑关系图；

图4C是基于实施例1和2中子存储阵列电路的读时序图；

图4D是基于实施例1和2中子存储阵列电路的写时序图(只有一条位线参与数据的写入)；

图5A是基于实施例1和2中阵列的另一种子存储阵列读写电路图(有两条位线参与数据的写入)；

图5B是读写电路中信号之间的逻辑关系图；

图5C是基于实施例1和2中另一种子存储阵列电路的读时序图。

图5D是基于实施例1和2中另一种子存储阵列电路的写时序图(有两条位线参与数据的写入)；

图6是本发明的实施例5中的磁性随机存储器阵列的示意图；其中，图6(a)是阵列的平面布局示意图；图6(b)是沿图6(a)中虚线1的截面示意图；图6(c)是沿图2(a)中虚线2的截面示意图；

图7A是基于实施例5中阵列的子存储阵列读写电路图(只有一条位线参与数据的写入)；

图7B是图7A所示的读写电路中信号之间的逻辑关系图；

图7C是基于实施例5中阵列的子存储阵列电路的读时序图；

图7D是基于实施例5中阵列的子存储阵列电路的写时序图(只有一条位线参与数据的写入)；

图8A是基于实施例5中阵列的另一种子存储阵列读写电路图(有两条位线参与数据的写入)；

图8B是图8A所示的读写电路中信号之间的逻辑关系图；

图8C是基于实施例5中阵列的另一种子存储阵列电路的写时序图(有两条位线参与数据的写入)；

图9是本发明的磁性随机存储器的整体结构示意图，该图中包含多个子存储阵列。

具体实施方式

本发明的MRAM存储器及读写方法是基于一种新型的存储器单元架构而提出的。这种新型的存储器单元是利用Rashba来改变磁性层的磁矩进而把数据写入存储器单元中，即当电流横向通过位于隧道结磁性层下方的非磁性层时，由于电流的作用，非磁性层和铁磁层在界面处会产生很强的自旋轨道耦合作用，因而，当该电流大于某临界值时，铁磁层的磁化方向就会在横向电流的作用下，发生转动。进一步地，如果改变电流流向，铁磁层磁化方向则随之反转到相反的方向。

图1B示出了基于Rashba效应的Rashba存储单元的结构示意图，其中具有两条位线BitLine(BL)，一条是写位线4e，一条是读位线4d，6为隧道结，2是字线WordLine(WL)，4a是源线SourceLine(SL)，6b是位于隧道结底层的非磁性金属层(Nonmagnetic metal layer)。申请号为CN200910076048.X的中国专利申请作为本发明的一部分被包含在本申请中。

下面结合附图和实施例对本发明做进一步地描述。

[实施例1]：

根据本发明的实施例1，提供了一种基于Rashba效应的磁性随机存储器(MRAM)阵列。图2(a)示例性地给出了2×2存储单元阵列平面布线图。参考图2(a)，该2×2存储单元阵列沿X，Y方向扩展可以实现更大规模的二维的存储阵列，如果该平面阵列沿着Z方向(即垂直于X，Y构成的平面的方向)扩展即可以实现三维的存储阵列。每个存储单元最底层占用一个晶体管T，本实施例中，两个晶体管T共用一个源极。从实际器件工艺角度来说，MRAM阵列需要分层制备(一般是从下至上逐层制备)，本实施例中，磁性随机存储器阵列的各功能单元分布在第一至六层。下面以图2(a)左半部分两个存储单元(它们对应的两个晶体管T共用一个源极)为例，来说明本实施例的具体布局设计。图2(b)示出了沿图2(a)中虚线1的截面的示意图；图2(c)是沿图2(a)中虚线2的截面的示意图。图2中各区块含义如下：

■T(晶体管)位于阵列布局第一层中   

M3(金属层3)位于阵列布局第四层中

WL0和WL1                        ●MTJ(磁性隧道结)位于阵列布局第四层中

V0(导通孔0)                     

V2(导通孔2)

M1(金属层1)位于阵列布局第二层中 M4(金属层4)位于阵列布局第五层中

V1(导通孔1)                     

M5(金属层5)位于阵列布局第六层中

M2(金属层2)位于阵列布局第三层中

参考图2(a)、(b)和(c)，从最底层向上，位于整个设计图层的第一层(也就是最底层)布局有晶体管T及字线WordLine(WL，Poly)，本实施例中，字线WL横向布设，即一条字线控制一行晶体管的栅极。在晶体管的每个源极(S)和漏极(D)上方，分别通过导通孔V0把晶体管源极(S)和漏极(D)和上层的金属层M1连通起来，如图2(b)、(c)所示，所述金属层M1布设在整个设计图层的第二层上，源极(S)上方的金属层M1相当于源极电极，漏极上方的金属层M1相当于漏极电极。源极电极和漏极电极再分别通过上方的导通孔V1与金属层M2连通，金属层M2布设在整个设计图层的第三层上。如图2(a)所示，金属层M2被分割成三个部分，沿线1处金属层M2形成一列，它通过导通孔V1与晶体管源极(即两个晶体管所公用的源极)电极连接，作为整个MRAM阵列的源线。可以看出，一条源线连接一列晶体管。参考图2(a)和(c)，沿线2处金属层M2分为两个部分，分别通过导通孔V1连接两个晶体管的漏极电极，用于向上层传输从漏极电极输出的电流。为方便描述，本实施例中，将沿线2处的金属层M2称为漏极输出电极，晶体管的每个漏极电极对应一个漏极输出电极。位于整个设计图层的第四层布有金属层M3。金属层M3与沿线2处的金属层M2直接连接，金属层M2和金属层M3之间没有绝缘物质隔离。金属层M3是非磁性(NM)层，它是起到产生Rashba效应的金属层。本实施例中，金属层M3为长条状，形成一条非磁性线，一条非磁性线对应一列晶体管和一列存储单元。存储单元核心器件磁性隧道结(MTJ)位于金属层M3上方。在写操作过程中，电流从非磁性线经过，在磁性隧道结与非磁性线的界面处形成Rashba效应，使磁性隧道结中铁磁层的磁化方向发生转动，从而达到写入数据的目的。设计图层的第五层布有金属层M4，金属层M4也就是位线BL0。位线BL0直接与MTJ的顶电极相连。位于整个设计图层的第六层布有金属层M5，金属层M5就是另一条位线BL0’，金属层M5(即位线BL0’)通过导通孔V2与金属层M3(即非磁性线)相连通。导通孔V2穿过金属层M4，但是金属层M4仍然是一个整体，即金属层M4没有因为导通孔V2的通过而被分断开。

需要说明的是，上述叙述中，除特别说明的以外，阵列中层与层之间都是由绝缘物质隔开。

传统的基于自旋转移力矩(STT)磁性随机存储器中，为了能满足写信息的驱动电流密度的要求，其电流密度的量级大约为10⁶A/cm²至10⁷A/cm²，因此晶体管T的尺寸不能一味缩小，其尺寸要比磁性隧道结的尺寸(100纳米左右)大1到2个量级，极大地制约了存储密度的进一步提高。而本实施例中，利用Rashba效应可以把写信息的临界电流密度降低2个量级左右，从而给进一步减小晶体管提高存储密度提供了空间。

本实施例的这种MRAM阵列设计的特点是：由于采用了新型的基于Rashba效应的磁性随机存储单元，所以与现有的常规的存储器阵列相比在存储阵列中每个单元具有两条位线，这种设计可以实现读写分离的存储器。位于相邻不同字线WL控制的晶体管共用拥有一个源极，而且两个存储单元共同拥有一个导通孔V2，这种设计可以减小晶体管所占的面积并且可以提高存储密度。本实施例还有一个特点，就是通过位线BL0上的导通孔V2把最顶层的位线BL0’和非磁性金属层NML相连起来，即位线BL0’位于位线BL0的正上方，而且在该阵列设计中金属层M3与金属层M2之间不需要有绝缘物质隔离(即不需要再通过工艺制备导通孔，在一定程度上简化了工艺，降低了成本)。通过这种阵列设计完全可以满足上文中提到的Rashba存储单元的读写操作要求，即可通过源线SL0与位线BL0结合来实现数据的读取，通过源线SL0与位线BL0’结合或者是源线SL0、位BL0与位BL0’结合来实现数据的写入。

特别地，在优选实施例中，位于第四层的所述非磁性线的横截面为长方形，该非磁性线的厚度为纳米量级，并且该非磁性线垂直于字线排布。存储单元核心器件磁性隧道结位于非磁性线上方，非磁性线可以被分断，每段非磁性线连接两个磁性隧道，也就是说每两个磁性隧道结公用一段非磁性线，每一段非磁性线可以支持两个相应的磁性隧道结，提供写信息所需要的电流，这样设计每两个磁性隧道结只需要一个导通孔V2，简化了工艺。

该实施例中，非磁性线也可以不被分断，即一条非磁性线支持一列磁性隧道结。此时，导通孔V2的数目是磁性隧道结数目的一半，每两个磁性隧道结设置一个对应的导通孔V2。在写入操作时，电流经过非磁性线并作用于其上的磁性隧道结后，会通过最近的导通孔V2进入第二位线，因此不会影响到其它磁性隧道结的状态。在这种情况下，由于不需要把非磁性线分割成小段，因此可以进一步地简化制作工艺。

值得说明的是，位于非磁性线上方的磁性隧道结的形状不固定于圆形，也可以是椭圆形或者其他任意形状。磁性隧道结磁性电极不仅可以是具有面内各向异性的材料也可以是具有垂直各向异性的材料。从实际器件考虑，为了提高存储密度，磁性隧道结的尺寸一般在100纳米左右。利用Rashba效应写入信息，又要尽量减小写信息电流密度，降低功耗，从这个角度来说，非磁性线的厚度不变时，非磁性线的短边应该越小越好。但是其短边必须大于磁性隧道结的尺寸，这样才能够使电流流过的区域大于隧道结磁性电极的面积，以充分发挥Rashba效应的作用。

另一点值得说明的是：Rashba效应要求电流的方向必须和磁性隧道结磁性电极的磁性易轴方向垂直，所以不论隧道结的形状如何，其磁性易轴方向一定要平行于非磁性线的短边。例如，磁性材料具有面内各向异性而且是椭圆形形状，那么椭圆形的长轴必须与长条形状金属层M3的短边平行。

[实施例2]：

根据本发明的实施例2，提供了一种基于Rashba效应的磁性随机存储器(MRAM)阵列。图3(a)示例性地给出了2×2存储单元阵列平面布线图。参考图3(a)，该2×2存储单元阵列沿X，Y方向扩展可以实现更大规模的二维的存储阵列，如果该平面阵列沿着Z方向(即垂直于X，Y构成的平面的方向)扩展即可以实现三维的存储阵列。每个存储单元最底层占用一个晶体管T，本实施例中，两个晶体管T共用一个源极。从实际器件工艺角度来说，MRAM阵列需要分层制备(一般是从下至上逐层制备)，本实施例中，磁性随机存储器阵列的各功能单元分布在第一至五层。下面以图3(a)左半部分两个存储单元(它们对应的两个晶体管T共用一个源极)为例，来说明本实施例的具体布局设计。图3(b)示出了沿图3(a)中虚线1的截面的示意图；图3(c)是沿图3(a)中虚线2的截面的示意图。图3中各区块含义如下：

■T(晶体管)位于阵列布局第一层中    

V2(导通孔2)

WL0和WL1                         

M3(金属层3)位于阵列布局第四层中

V0(导通孔0)                      

V3(导通孔3)

M1(金属层1)位于阵列布局第二层中  ●MTJ(磁性隧道结)位于阵列布局第四层中

V1(导通孔1)                      

M4(金属层4)位于阵列布局第五层中

M2(金属层2)位于阵列布局第三层中

本实施例中，金属层M3(第四层)及其以下各层的布局与实施例1一致，这里不再赘述。

本实施例中，位于整个设计图层的第五层布有金属层M4。与实施例1不同，本实施例中金属层M4包括位线BL0和BL0’两个部分，其中位线BL0直接与磁性隧道结顶电极相连，而位线BL0’通过导通孔V3与金属层M3相连通。这种阵列设计的特点是使相邻字线WL控制的晶体管共用一个源极，而且共用一个导通孔V3，这样可以减小晶体管所占的面积并且可以提高存储密度。此外，本实施例的两条位线在阵列设计图层中的同一层中，位线BL0’位于源线SL0正上方而不是位于位线BL0上方，这可以比实施例1减少一层金属层和与其相应的绝缘层，可以简化工艺降低成本。并且不必在位线BL0中制备导通孔，从而保持了位线的完整性。本实施例中的这种阵列设计也可以实现上文中提到的新型架构的磁性随机存储器的读写，即可通过源线SL0与位线BL0结合来实现数据的读取，通过源线SL0与位线BL0’结合或者是源线SL0、位BL0与位BL0’结合来实现数据的写入。

[实施例3]：

根据本发明的一个实施例，提供了一种MRAM存储器，该MRAM存储器包括MRAM存储单元阵列和读写电路。其中，MRAM存储单元阵列可采用实施例1或2中所描述的MRAM存储单元阵列。

如图4A所示，本实施例提供了一种基于实施例1或2的存储阵列的读写电路。图4A中，BL是BitLine(位线)的缩写，而字母x代表数字0，1，2，3......等，BLx代表BL0，BL1，BL2，BL3，......，BL15等位线。同理，BLx’代表BL0’，BL1’，BL2’，BL3’，......，BL15’等位线，SL是SourceLine(源线)的缩写，SLx代表BL0，BL1，BL2，BL3，......，SL15等源线。Bx和Bx’是读写电路中的所有的控制位线BitLine导通信号线的统称。Bx代表B0，B1，B2，B3，...，B15。Bx’代表B0’，B1’，B2’，B3’...B15’。同理，Sx是控制源线SourceLine导通信号线的统称。Sx代表B0，B1，B2，B3，...，B15。需注意的是，为方便构图，图4A与前面的图2A、图3A相比旋转了90度，即图4A中的行对应于图2A和图3A中的列，图4A中的列对应于图2A和图3A中的行。

本实施例的读写电路包括：数据输入输出I/O，灵敏读出放大锁存电路SAL，写入驱动器WD，存储单元阵列以及相应的读写控制线，开关以及其他逻辑控制部分。存储单元阵列可由一个或多个子存储阵列构成。本实施例中，如图4A所示，所述子存储阵列具有16×32×256位，拥有16选1的读写电路，也就是说该子阵列一次读操作具有32位的输出数据。当然本领域技术人员都知道本子存储器电路设计可以适用于各种存储密度以及数据读出和写入位(不仅仅局限于32位)的MRAM设计。

下面首先从整个子阵列读取操作层面上来介绍该电路图，如图4A所示，该子存储阵列具有256列和512行，其中每16行为一个组合，每个组合对应于有一个灵敏读出放大锁存电路SAL，同时具有一个写入驱动器，也就是说该子阵列电路图中具有32个灵敏读出放大锁存电路SAL和32个写入驱动器。该读写电路中，有16条位线BLx的导通信号线Bx和16条位线BLx’的导通信号线Bx’，字母x代表数字0，1，2，3...15等。同样有16条源线SLx的导通信号线Sx，字母x代表数字0，1，2，3...15等。如图4A所示，导通信号线Bx、Bx’和Sx分别有选择的与每个存储单元的位线BLx、位线BLx’以及源线SLx相连通，进而可以实现子存储阵列的行的选择，相当于每16行的组合为一个周期。该电路图中还有256条字线WordLine(WL)控制子存储阵列列的选择，这样就可以通过选通信号作用于导通信号线进而控制每个被选中的存储单元的存储操作而又不影响阵列周边的存储单元的信息。具体的说，电路在一次读写操作中能实现一次32位的数据读出或者写入，即电路的每个周期中有一个存储单元被选择，该子存储阵列一共有32个周期，所以同时在I/O端有32位数据传输。对于阵列的每个存储单元来说，位线BLx和BLx’以及源线SLx三条线路彼此独立。与现有技术相比，要实现这种新型的MRAM阵列的读写分离操作，必须要实现一种新的通过电路自己的控制信号使读操作和写操作分离开来。本实施例采用如图4B所示的控制信号及结合一定的时序来实现，当写操作时Sx导通信号和写使能信号一起通过与门产生控制信号，该控制信号把阵列中被选中的存储单元的写位线BLx’(根据上述分析一共有32个被选中的存储单元)与灵敏读出放大锁存电路SAL以及写入驱动器WD连接，而此时所有单元的读位线BLx却通过控制信号使其不连通，可见该实施例通过阵列外围的电路控制可实现阵列的写操作。

下面，以图4A中左上角第一个存储单元为例说明MRAM的寻址读出操作方法和写入操作方法。当MRAM的寻址读出操作时，灵敏读出放大锁存电路控制信号SAE有效，灵敏读出放大锁存电路SAL处于工作状态。

读有效，即RE读有效，SL0等源线全部接地。写入驱动器WD与数据输入输出I/O之间没有导通，没有要写的数据导入，即写无效。S0和B0被选通后，使第一个存储单元的源线SL0和位线BL0和灵敏读出放大锁存电路SAL导通，以便实现数据的读取。同时另一条位线BL0’给零电平，即不导通。字线WL0被选通后，第一个存储单元的晶体管导通，这样就可以实现该存储单元数据的读取，并在I/O输出读取的数据。值得说明的是，如图4B所示，本实施例的读写电路中，读写控制信号WE和RE信号可以由一个信号

来控制；同时两条位线BL0，BL0’的选通信号可以由SL0的选通信号和读写控制信号一同来决定。该电路控制的MRAM的寻址读出操作过程的时序图如图4C所示。

在MRAM的寻址写入操作中，I/O提供要写入的数据，灵敏读出放大锁存电路SAL处于工作状态。

写有效，即WE写有效，读操作无效，即写入驱动器WD被连接可以进行数据写入。示例性地，在对第一个存储单元进行写入时，S0被选通，而B0不被选通，然后B0’被选通后使第一个存储单元的源线SL0和位线BL0’和写入驱动器WD导通，以便实现数据的写入。最后字线WL0被选通后，第一个存储单元的晶体管导通，通过写入驱动器WD可以改变写电流方向，进而可以实现对MRAM存储单元数据0或1数据的写入。该电路控制的MRAM的寻址写入操作过程的时序图如图4D所示。

值得指出的是以上只是以阵列的第一个存储单元为例来说明数据读取和写入的过程。本发明的本实施例中的读写电路设计不论具体的存储单元结构如何变化或者是具体的集成线路如何布线或者不论该读写电路存储容量怎么改变或者是几选一电路，它都适用于基于这种Rashba存储单元架构的纯粹的读写分离的磁性随机存储器的读写电路。

[实施例4]：

根据本发明的一个实施例，提供了一种MRAM存储器，该MRAM存储器包括MRAM存储单元阵列和读写电路。其中，MRAM存储单元阵列可采用实施例1或2中所描述的MRAM存储单元阵列。

如图5A所示，本实施例提供了一种基于实施例1或2中存储阵列的读写电路。本实施例的读写电路与实施例3的区别是：阵列中位线BLx和源线SLx由一条BxSx线来控制选通，即位线BLx和源线SLx公用一条导通信号线BxSx。而位线BLx’则仍然由导通信号线Bx’来控制选通。并且，本实施例中，每个存储单元所对应的位线BLx和位线BLx’各有一个电阻值相匹配的集成开关K₁和集成开关K₂。本实施例的读写电路的其余部分与实施例3一致，这里不再赘述。

本实施例中通过公用导通信号线，既降低工艺布线难度又可以实现通过两条电路同时进行存储阵列的写操作。如图5A所示，导通信号线BxSx、Bx’分别有选择的与每个存储单元的位线BLx、源线SLx以及位线BLx’相连通，进而可以实现子存储阵列的行的选择。相当于每16行的组合为一个周期，即SL0所连接的存储单元至SL15所连接的存储单元之间的15行为一个周期。与实施例3一样，本实施例的读写电路在一次读写操作中能实现一次32位的数据读出或者写入，即每个周期中有一个存储单元被选择，该子存储阵列一共有32个周期，所以同时在I/O端有32位数据传输。

本实施例读写电路按照如图5B所示的控制信号及一定的时序来实现阵列的读写分离。并且，本实施例可以利用两条电路同时对存储单元写入数据，即当写操作时BxSx导通信号和写使能信号

一起通过与门产生控制信号，该控制信号把阵列中被选中的存储单元的写位线BLx’(根据上述分析一共有32个被选中的存储单元)与灵敏读出放大锁存电路SAL以及写入驱动器WD连接，而此时所有单元的读位线BLx也通过控制信号使其连通，这样可以实现数据写入的时候两条位线BL0和BL0’以及源线SL0一同参与数据的写入。而且电路中还在每个存储单元所对应的位线BLx和BLx’中各有一个具有不同电阻值的集成开关K₁和K₂。由于两条电路中必定存在一定的电阻差异，如果没有集成电阻开关进行阻值匹配，在用一条供电线路分别给位线BLx和BLx’供电时，会造成导致一条位线所在支路中的电流密度过小，达不到写信息的临界电流密度，而同时另一条位线所在支路中电流密度过大。采用具有不同电阻的集成开关K₁和K₂，就可以匹配两条电路中的电阻，进而可以更加高效的写入信息。这种利用两条电路写入信息的方式与单纯一条电路写信息的方式相比，有两路电流分别以两种不同的机制来翻转磁性隧道结的信息层，因此该实施例中的电路设计还具有提高写入信息速度和提高电路可靠性的优点。

下面，以图5A中左上角第一个存储单元为例说明MRAM的寻址读出操作过程和写入过程。当MRAM的寻址读出操作时，灵敏读出放大锁存电路控制SAE有效，灵敏读出放大锁存电路SAL处于工作状态。

读有效，即RE读有效，SL0等源线全部接地。写入驱动器WD与数据输入输出I/O之间没有导通，没有要写的数据导入，即写无效。S0和B0被同时选通后，使第一个存储单元的源线SL0和位线BL0和灵敏读出放大锁存电路SAL导通将来可以实现数据的读取。同时另一条位线BL0’给零电平不导通。字线WL0被选通后，第一个存储单元的晶体管导通，这样就可以实现存储单元数据的读取，在I/O输出读取的数据。值得说明的是如图5B所示，此电路中读写控制信号WE和RE信号可以由一个信号

来控制；同时由于位线BL0和源线SL0可以由一条B0S0线来控制选通在读操作时候B0S0线被选通，而位线BL0’的选通信号可是由SL0的选通信号和

读写控制信号一同来决定。该电路控制的MRAM的寻址读出操作过程的时序图如图5C所示。

在MRAM的寻址写入操作中，I/O提供要写入的数据，灵敏读出放大锁存电路SAL处于工作状态。

写有效，即WE写有效，读操作无效，即写入驱动器WD被连接可以进行数据写入。B0S0被选通，同时B0’也被选通，因此使第一个存储单元的源线SL0及两条位线BL0和BL0’和写入驱动器WD导通将来可以实现数据的写入。最后字线WL0被选通后，第一个存储单元的晶体管导通，通过写入驱动器WD可以改变写电流方向，进而可以实现对MRAM存储单元数据0或1数据的写入。该电路控制存储器写入操作的时候，两条位线BL0和BL0’和源线SL0一同参与数据的写入，所以在位线BL0和位线BL0’中流经的两路电流大小可以通过集成开关K₁和K₂的阻值大小来控制(K₁和K₂的阻值大小可以通过制备集成开关的工艺条件来控制)。这种电路设计可以更加灵活高效的对存储器存储单元进行数据的写入。值得说明的是如图5B所示，此电路中读写控制信号WE和RE信号可以由一个信号

来控制；同时位线BL0选通信号与源线SL0的选通信号一致，而位线BL0’的选通信号是由源线SL0的选通信号和

读写控制信号一同来决定。MRAM的寻址写入操作过程的时序图如图5D所示。

本实施例与实施例3的区别是，通过位线BLx和BLx’的共同作用来实现第x位置的存储单元的写入操作。其中位线BLx以传统的STT机制作用于第x位置的磁性隧道结，而位线BLx’配合非磁性线以Rashba机制作用于第x位置的磁性隧道结。本实施例通过开关电阻K1、K2的设置，使得位线BLx和位线BLx’相匹配，使得在两种机制共同作用时，STT机制和Rashba机制可同步达到临界电流密度。这样同时使用两种机制作用于磁性隧道结，有利于提高数据写入的速度，同时也有利于提高数据写入的可靠性。

值得指出的是以上只是以阵列的第一个存储单元为例来说明数据读取和写入的过程。本发明的本实施例中的读写电路设计不论具体的存储单元结构如何变化或者是具体的集成线路如何布线或者不论该读写电路存储容量怎么改变或者是几选一电路，它都适用于基于这种新型的存储单元架构的纯粹的读写分离的磁性随机存储器的读写电路。

[实施例5]：

如图6所示，根据本发明的一个实施例，还提供了另一种磁性随机存储器阵列。图6(a)中举例给出了2×2存储单元阵列平面布线图，该2×2存储单元阵列通过沿X，Y方向扩展可以实现更大规模的二维的存储阵列，如果该平面阵列沿着Z方向(该方向垂直于X，Y构成的平面)扩展可以实现三维的存储阵列。图6(b)和图6(c)是分别是图6(a)中沿线1和线2的截面示意图。

图6中各区块含义如下：

■T(晶体管)位于阵列布局第一层中     V2(导通孔2)

WL0和WL1                          

M3(金属层3)位于阵列布局第四层中

V0(导通孔0)                       V3(导通孔3)

M1(金属层1)位于阵列布局第二层中   ●MTJ(磁性隧道结)位于阵列布局第四层中

V1(导通孔1)                       

M4(金属层4)位于阵列布局第五层中

M2(金属层2)位于阵列布局第三层中

本实施例与实施例2的区别在于，每条源线与一行晶体管的源极电极连通，其余部分与实施例2完全一致，这里不再赘述。通过这种阵列设计可以丰富并且适应不同工艺的要求也可以实现上文中提到的新型架构的磁性随机存储器的读写，即通过源线SL0与位线BL0结合来实现数据的读取，通过源线SL0与位线BL0’结合或者是源线SL0，位线BL0与位线BL0’结合来实现数据的写入。

[实施例6]：

根据本发明的一个实施例，提供了另一种MRAM存储器，该MRAM存储器包括MRAM存储单元阵列和读写电路。其中，MRAM存储单元阵列采用实施例5中所描述的MRAM存储单元阵列。

如图7A所示，本实施例提供了一种基于实施例5的存储阵列的读写电路。本实施例的读写电路包括：数据输入输出I/O，灵敏读出放大锁存电路SAL，写入驱动器WD，存储单元阵列以及相应的读写控制线，开关以及其他逻辑控制部分。存储单元阵列可由一个或多个子存储阵列构成。本实施例中，如图7A所示，所述子存储阵列具有16×32×256位，拥有16选1的读写电路，也就是说该子阵列一次读操作具有32位的输出数据。当然本领域技术人员都知道本子存储器电路设计可以适用于各种存储密度以及数据读出和写入位(不仅仅局限于32位)的MRAM设计。

下面首先从整个子阵列读取操作层面上来介绍该电路图，如图7A所示，对于阵列中的每个存储单元来说，位线BLx和位线BLx’分别由Bx线和Bx’线来控制选通，而与源线SLx线路相独立。源线SLx和字线WLx可以由电路供电。值得说明的是，该子阵列读写电路中具有256条字线WLx和128条源线SLx。从实施例5中，可以看出每两个相邻的晶体管公用一个源极，即具有一条公用的源线，因此每两条字线WLx和这两条字线所控制的晶体管公用的源线可以由一路线路供电。所以本实施例中，读写电路的源线SLx数目为128条。

从图7A中可以看到，与之前实施例中的子阵列读写电路相比，本实施例还有一个区别，即源线SLx不是通过源线选通信号控制图7A中第x列(512个存储单元)中的32个存储单元与写入驱动器连通，而是只要电路给该条源线SLx提供信号，那么该图中第x列512个存储单元全部通过该条源线SLx互相导通并且都与写入驱动器连通。此时，如果通过选通信号Bx对要读数据的存储单元所在行的位线BLx进行选通，可读出存储单元的数据；此时，如果通过选通信号Bx’对要写入数据的存储单元所在行的位线BLx’进行选通，可以给存储单元写入数据。由于本实施例电路的源线与位线垂直，并且源线不由选通信号控制，所以在数据写入的时候要把要写入数据中0和1必须分别写入存储阵列。这在下文中MRAM写操作的描述中加以说明。

下面结合电路图7A，控制信号图7B以及时序图7C和图7D更加详细的描述具体的读写操作方法。以图7A中第一个存储单元为例说明MRAM的寻址读出操作方法和写入操作方法。读写控制信号WE和RE信号可以由一个信号

来控制。当MRAM的寻址读出操作时，灵敏读出放大锁存电路SAL控制SAE有效，灵敏读出放大锁存电路SAL处于工作状态。

读有效，即RE读有效，由于写无效，写入驱动器WD与数据输入输出I/O之间没有导通，没有要写的数据导入。由于Bx’与Bx选通信号通过控制信号

控制，适用于整个子电路图的控制信号如图7B所示。所以B0’始终与B0的选通信号反相，即位线BL0’始终不导通。此时当B0被选通后，使第一个存储单元位线BL0和灵敏读出放大锁存电路SAL导通。同时当SL0和WL0同时供电后，该存储单元的源线全部接地并且与灵敏读出放大锁存电路SAL导通，而且与存储单元相连的晶体管导通，于是在数据输入输出I/O可以输出读取的数据。该电路控制的MRAM的寻址读出操作过程的时序图如图7C所示。

在MRAM的寻址写入操作中，数据输入输出I/O提供要写入的数据，灵敏读出放大锁存电路SAL处于工作状态。

写有效，即WE写有效，读操作无效，即写入驱动器WD被连接可以进行数据写入。由于此实施例电路设计要求存储器每次写入数据的时候要分为两步来写，即要写入数据的0和1分开来写。如图7A所示，规定写数据0的时候写入电流从源线SLx流入，即源线为高电平；而写入数据1的时候电流从位线BLx’流入，此时源线为低电平。如上文所述，由于源线连接一列存储单元，所以如果0和1同时写入的话，在要写入1和写入0的不同存储单元源线之间会存在电压降，这是不允许的。因此本实施例，提出了一个解决办法，即分两步写入数据：(1)Step 0：先把所有存储单元写入0，因为这样可以保证在源线上具有相同的电势，(2)Step 1：把要存储数据中所有为1的数据再写入相应的存储单元中，由于写入1时候源线为低电平，而处在高电平的位线之间是独立的，所以不会造成存储单元之间的干扰。该电路控制的MRAM的寻址写入操作过程的时序图如图7D所示。

值得指出的是以上只是以阵列的第一个存储单元为例来说明数据读取和写入的过程。本发明的本实施例中的读写电路设计不论具体的存储单元结构如何变化或者是具体的集成线路如何布线或者不论该读写电路存储容量怎么改变或者是几选一电路，它都适用于基于这种新型的存储单元架构的纯粹的读写分离的磁性随机存储器的读写电路。

[实施例7]：

根据本发明的一个实施例，提供了另一种MRAM存储器，该MRAM存储器包括MRAM存储单元阵列和读写电路。其中，MRAM存储单元阵列采用实施例5中所描述的MRAM存储单元阵列。

如图8A所示，本实施例提供了一种基于实施例5的存储阵列的读写电路。该读写电路可以实现两条位线同时参与数据的写入。对于该实施例中电路图中的字母的具体含义，电路组成部分请参考实施例4所述，在此就不再赘述。此电路中读写控制信号WE和RE信号可以由一个信号

来控制。与实施例6电路图不同的是在每个存储单元所对应的位线BLx和位线BLx’中各有一个具有不同电阻值的集成开关K₁和K₂。阵列中每个存储单元一共有两条位线BL0和位线BL0’，在读数据的时候只有位线BLx导通和源线一同参与读出数据，而当数据写入的时候两条位线BLx和位线BLx’以及源线一同参与数据的写入。本实施例的电路中在每个存储单元所对应的位线BLx和位线BLx’中各有一个具有不同电阻值的集成开关K₁和K₂，以解决两条电路中存在的一定电阻差异的问题。由于两条电路中必定存在一定的电阻差异，如果没有集成电阻开关进行阻值匹配，在用一条供电线路分别给位线BLx和BLx’供电时，会造成导致一条位线所在支路中的电流密度过小，达不到写信息的临界电流密度，而同时另一条位线所在支路中电流密度过大。采用具有不同电阻的集成开关K₁和K₂，就可以匹配两条电路中的电阻，进而可以更加高效的写入信息。这种利用两条电路写入信息的方式与单纯一条电路写信息的方式相比，有两路电流分别以两种不同的机制来翻转磁性隧道结的信息层，因此该实施例中的电路设计还具有提高写入信息速度和提高可靠性的优点。

下面，结合电路图8A，控制信号图8B以及时序图7C和图8C更加详细的描述具体的读写操作方法。以图8A中第一个存储单元为例说明MRAM的寻址读出操作方法和写入操作方法。当MRAM的寻址读出操作时，灵敏读出放大锁存电路SAL控制SAE有效，灵敏读出放大锁存电路SAL处于工作状态。

读有效，即RE读有效，由于写无效，写入驱动器WD与数据输入输出I/O之间没有导通，没有要写的数据导入。通过电路本身的控制信号(如图8B所示)在读操作的时候，B0’选通信号始终与B0的选通信号反相，即位线BL0’始终不导通。此时当B0被选通后，使第一个存储单元的位线BL0和灵敏读出放大锁存电路SAL导通。同时当SL0和WL0供电后，该存储单元的源线全部接地并且与灵敏读出放大锁存电路SAL导通，而且与存储单元相连的晶体管导通，于是在I/O可以输出读取的数据。该电路控制的MRAM的寻址读出操作过程的时序图如图7C所示。

在MRAM的寻址写入操作中，I/O提供要写入的数据，灵敏读出放大锁存电路SAL处于工作状态。

写有效，即WE写有效，读操作无效，即写入驱动器WD被连接可以进行数据写入。由于此实施例电路设计要求存储器每次写入数据的时候要分为两步来写，即要写入数据的0和1分开来写。如图8A所示，我们规定写数据0的时候写入电流从源线SLx流入，即源线为高电平；而写入数据1的时候电流从位线BLx’流入，此时源线为低电平。如上文所述，由于源线连接一列存储单元，所以如果0和1同时写入的话，在要写入1和写入0的不同存储单元源线之间会存在电压降，这是不允许的。我们提出了一个解决办法分两步来写：(1)Step 0：先把所有存储单元写入0，因为这样可以保证在源线上具有相同的电势，(2)Step 1：把要存储数据中所有为1的数据再写入相应的存储单元中，由于写入1时候源线为低电平，而处在高电平的位线之间是独立的，所以不会造成存储单元之间的干扰。该电路控制的MRAM的寻址写入操作过程的时序图如图7D所示。具体的当Step 0执行时，存储单元相应的B0和B0’线同时被选通(如图8B所示)，使要写入0的存储单元的位线和相应的写入驱动器WD导通将来可以实现数据的写入。同时要写入数据所在列的SL0和WL0供电后，要写入0的存储单元的晶体管导通，SL0和写入驱动器WD导通，进而可以实现对MRAM存储单元数据0的写入。然后执行Step 1，把要写入数据中为1的数据写入存储单元中，写入的过程与Step 0执行过程相似，写入数据为1。该电路控制的MRAM的寻址写入操作过程的时序图如图8C所示。

值得指出的是以上只是以阵列的第一个存储单元为例来说明数据读取和写入的过程。本发明的本实施例中的读写电路设计不论具体的存储单元结构如何变化或者是具体的集成线路如何布线或者不论该读写电路存储容量怎么改变或者是几选一电路，它都适用于基于这种新型的存储单元架构的纯粹的读写分离的磁性随机存储器的读写电路。

[实施例8]：

根据本发明的一个实施例，提供了一种具有多个子存储阵列的MRAM存储器。图9示出了本实施例的MRAM存储器的整体结构示意图，包括基本的地址线，地址寄存器，控制电路，行译码器，列译码器，行选和列选电路，数据的写入和输出电路等。本实施例中的子存储阵列及其读写电路可以采用以上各实施例所记载的存储阵列和相应的读写电路。

值得指出的是，该实施例中的结构图只是根据存储器设计的一个特殊的例子，对该结构图所做的一些改变比如说：改变子阵列的个数，改变布线的方式等在本结构设计精神之内的改变都应该包含在并且属于该实施例的设计。

Claims (9)

1.一种磁性随机存储单元阵列，包括：

布设在第一层的晶体管阵列，晶体管阵列中埋设有字线，每一条字线控制一行晶体管的栅极；

布设在第二层的晶体管源极电极和漏极电极；

布设在第三层的源线和漏极输出电极；

布设在第四层的非磁性金属线，每条非磁性金属线与一列漏极输出电极直接接触，非磁性金属线的上表面设置磁性隧道结，所述磁性隧道结与漏极输出电极一一对应；以及

布设在磁性隧道结之上层次的第一位线和第二位线，每条所述第一位线直接与一列磁性隧道结的顶电极接触，所述第二位线平行于第一位线，并通过导通孔与所述非磁性金属线连通；

上述各个层次中，第三层和第四层直接接触，其余相邻层次间均设置有隔离层；

写操作时，所述非磁性金属线和所述第二位线以及第一位线同步导通，电流从所述非磁性金属线经过，在磁性隧道结与非磁性金属线的界面处形成Rashba效应。

2.根据权利要求1所述的磁性随机存储单元阵列，其特征在于，每条所述源线与一列或者一行晶体管的源极电极连通，所述漏极输出电极与晶体管的漏极电极一一对应地连通。

3.根据权利要求1所述的磁性随机存储单元阵列，其特征在于，所述第二位线布设在第一位线的正上方，所述第二位线与第一位线隔离，并且所述第二位线通过导通孔穿过所述第一位线与非磁性金属线连通。

4.根据权利要求1所述的磁性随机存储单元阵列，其特征在于，所述第二位线也布设在第五层，所述第二位线通过导通孔延伸至第四层，并且在第四层通过金属布线与所述非磁性金属线连通。

5.根据权利要求3或4所述的磁性随机存储单元阵列，其特征在于，所述晶体管阵列中，两个晶体管公用一个源极；所述第二位线通过一定数目的导通孔与所述非磁性金属线连通，所述导通孔的数目是磁性隧道结的一半，在进行写操作时，每两个磁性隧道结公用一个所述导通孔。

6.一种包含权利要求1所述的磁性随机存储单元阵列的磁性随机存储器，其特征在于，所述磁性随机存储器还包括读写电路，所述读写电路用于为所述源线、所述字线、所述第一位线、所述第二位线和所述非磁性金属线提供输入信号；所述读写电路还用于控制所述第一位线导通以读取数据，控制所述非磁性金属线和所述第二位线以及第一位线同步导通以写入数据。

7.根据权利要求6所述的磁性随机存储器，其特征在于，所述读写电路包括控制第一位线通断的第一开关和控制第二位线通断的第二开关，第一开关和第二开关的电阻与磁性隧道结的电阻匹配，以使垂直于磁性隧道结的电流和通过非磁性金属线的电流分别同步达到STT机制和Rashba机制的临界电流密度。

8.一种利用权利要求6或7所述的磁性随机存储器进行数据读取的方法，包括下列步骤：

1）控制源线SLx和第一位线BLx导通，第二位线BLx’断开；

2）然后控制字线WLy导通，使所述磁性随机存储单元阵列中第y行的晶体管导通，从而读出第y行、第x列的磁性随机存储单元所存储的数据。

9.一种利用权利要求6或7所述的磁性随机存储器进行数据写入的方法，包括下列步骤：

1）控制源线SLx、第一位线BLx和第二位线BLx’均导通；

2）然后控制字线WLy导通，使所述磁性随机存储单元阵列中第y行的晶体管导通，进而使电流从源线SLx经过晶体管进入所述非磁性金属线，经过非磁性金属线的电流的一部分横向经过第y行、第x列的磁性随机存储单元，并通过第二位线BLx’返回；经过非磁性金属线的电流的另一部分经过垂直通过第y行、第x列的磁性随机存储单元，从第一位线BLx返回；

3）使所述非磁性金属线内的横向经过第y行、第x列的磁性随机存储单元的电流密度达到Rashba效应的临界电流密度，同时使垂直通过第y行、第x列的磁性随机存储单元的电流密度达到STT效应的临界电流密度，从而在第y行、第x列的磁性随机存储单元写入数据。

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