CN113782077A - 磁性随机存储器 - Google Patents

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戴瑾
李志怀
吕玉鑫
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Abstract

本申请提供一种具备双端列地址解码器的磁性随机存储器，适用于磁性随机存储器芯片架构，读写电路通过行地址解码器和列地址解码器以控制连接选中的存储阵列的字线及位线，所述存储器改良在于，采用2T2M的存储单元结构，每一子单元与相邻存储单元的邻接子单元为共享源极线。相对于现行技术，存储单元的面积更小，源极线上电阻更小等特点，同时适用现行普及的MRAM工艺，具有结构简单、制造成本低、可靠性高等优点。

Description

磁性随机存储器
技术领域
本发明涉及存储器技术领域，特别是关于通过2T2M结构结合相邻存储单元共享源极线的磁性随机存储器及其适用的列地址解码器。
背景技术
现行2T2M存储单元是由两个1T1M的存储单元组成，其中两个MTJ永远在相反的状态，靠低/高和高/低两种可能性存储数据。读出时只需要把两个 MTJ的电阻进行比较。这种结构固然成本高，但可以实现很快的读出速度，并且在芯片制成时很容易实现较高的良率。
然而，由于两个相邻的MTJ的存储状态必须相反，写操作时两个MTJ 上的电流永远相反；对于独立式的源极线，两条线上的电流必须相反，如果源极线共享，考虑到MOS管的耐压能力，这样的设计基本上难以实现。
“美国专利U.S.Pat.9496314B1”公开一种2T2M存储单元架构与制作工艺，其关键点在于布板走线的时候，对于两个MTJ的其中一个自上向下反穿。这样进行写操作时，两个MOS管的电流方向是相同的，通过共享源极线可以很容易操作。然而，这个方案需要在MTJ阵列中打通孔，就现今工艺水平，可说是无法实现。
发明内容
为了解决上述技术问题，本申请的目的在于，提供一种磁性随机存储器，其为通过2T2M结构结合相邻存储单元共享源极线的结构，并形成相应适用的列地址解码器。
本申请的目的及解决其技术问题是采用以下技术方案来实现的。
依据本申请提出的一种磁性随机存储器，通过行地址解码器和列地址解码器控制行选择开关以及列选择开关，连接读写电路与选中的存储阵列的字线、位线和源极线，其特征在于，所述存储阵列包括：多数个存储单元，每一存储单元包括二子单元；每一子单元包括相互连接的晶体管与磁性隧道结与其所属的字线、位线和源极线相连接；所述二子单元的磁性隧道结的状态为相反；其中，所述多数个存储单元中，相邻的两个存储单元的邻接子单元为共享源极线。
本申请解决其技术问题还可采用以下技术措施进一步实现。
在本申请的一实施例中，共享源极线的两个邻接子单元，其字线连接到读写电路的方式相同。
在本申请的一实施例中，在同一字线上的多个存储单元形成一个或多个存储单元组。
在本申请的一实施例中，每一存储单元组两端的两个子单元作为哑元，所述哑元的位线和源极线形成短接。
在本申请的一实施例中，所述存储阵列包括多数个所述字线，所述位线与所述源极线在于所述字线垂直的方向上与所述字线相互连接。
在本申请的一实施例中，所述列地址解码器控制所述列选择开关，将被选中的列线对应的两条位线连通至所述读写电路，同时将被选中的存储单元的二子单元与相邻子单元共享的二源极线连通至所述读写电路。
在本申请的一实施例中，所述列地址解码器控制所述列选择开关，对未被选中的列线对应的位线，将其与相应的源极线短接。
在本申请的一实施例中，所述列地址解码器控制所述列选择开关，对未被选中列线对应的源极线，将其接地或者是连接至所述存储阵列的衬底。
在本申请的一实施例中，被行地址解码器和列地址解码器选中的存储单元，有两对位线和源极线组合，分别对所述选中的存储单元的两个磁性隧道结进行写操作；其中，所述读写电路中的写电路根据需要写入的数据，分别对两组位线与源极线组合施加相反的电压。
在本申请的一实施例中，所述列地址解码器包括n个地址线输入端与k 个控制线输出线，其中，k＝2n，k与n为正整数；所述列地址解码器控制k+1 条的共享源极线，其中，两端的共享源极线分别为第1条控制线与第k条控制线的信号控制，其余的共享源极线为第k条控制线与第k-1条控制线进行或逻辑信号控制。
在本申请的一实施例中，所述列地址解码器用以控制多个所述列选择开关，每一所述列选择开关各包括k条列线以相邻排列于所述存储阵列；其中，相邻的列选择开关控制共享源极线。
在本申请的一实施例中，每一所述列选择开关连接一写电路单元，所述写单元包括第一位线写驱动器、第二位线写驱动器、第一源极线写驱动器与第二源极线写驱动器，所述二子单元包括第一子单元与第二子单元；所述第一位线写驱动器通过所述列选择开关连接各所述第一子单元对应的位线，所述第二位线写驱动器通过所述列选择开关连接各所述第二子单元对应的位线，所述第一源极线写驱动器通过所述列选择开关连接各奇数源极线，所述第二源极线写驱动器通过所述列选择开关连接各偶数源极线；其中，所述第一位线写驱动器与所述第一源极线写驱动器的信号相反，所述第二位线写驱动器与所述第二源极线写驱动器的信号相反；所述第一源极线写驱动器与所述第二源极线写驱动器的信号相反。
本申请相对于非共享源极线的2T2M设计，不但电路设计非常精简巧妙，更具有存储单元的面积更小，源极线上电阻更小等特点，有利于读写电路的设计的优势。相对于现行技术，通过现行普及的MRAM工艺就可以实施，大幅降低的制作的困难度与复杂性，具有结构简单、制造成本低、可靠性高等优点。
附图说明
为了能更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为范例性的磁性隧道结结构的示意图；
图2A为范例性的磁随机存储器存储单元结构的1T1M结构示意图；
图2B为范例性的磁随机存储器存储单元结构的沿位线剖面示意图；
图2C为范例性的磁随机存储器存储单元结构的2T2M结构示意图；
图3为范例性的磁随机存储器结构的示意图；
图4为范例性的磁随机存储器局部结构的示意图；
图5为本申请实施例的磁随机存储器局部结构的示意图；
图6为本申请实施例的磁随机存储器的示意图；
图7为本申请实施例的磁随机存储器的共享源极线结构的示意图；
图8为本申请实施例的源极线/位线选择开关的示意图。
具体实施方式
请参照附图中的图式，其中相同的组件符号代表相同的组件。以下的说明是基于所例示的本申请具体实施例，其不应被视为限制本申请未在此详述的其它具体实施例。
以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。
本申请的说明书和权利要求书以及上述附图中的述语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情形下可以互换。此外，术语“包括”和“具有”以及他譬的变形，意图在于覆盖不排他的包含。
本申请说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本申请的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本申请说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本申请说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本发明提出的一种通过2T2M结构结合相邻存储单元共享源极线的磁性随机存储器及其适用的列地址解码器，其具体实施方式、结构、特征及其功效，详细说明如后。
图1为范例性的磁性隧道结结构的示意图。如图1所示，磁性隧道结于低电阻态01与高电阻态02的概要示意图。其中，磁随机存储器(MRAM)包括记忆层03，隧道势垒层04与参考层05，读取磁随机存储器(MRAM)的过程就是对磁性隧道结(MTJ)07的电阻进行测量。使用比较新的STT-MRAM技术，写磁性隧道结07也比较简单：使用比读更强的电流穿过磁性隧道结07进行写操作。一个自下而上的电流把可变磁化层置成与固定层平行的方向，自上而下的电流把它置成反平行的方向。
图2A为范例性的磁随机存储器存储单元结构的1T1M结构示意图。如图2A所示，最基本的磁随机存储器(MRAM)存储单元，由一个磁性隧道结07 和一个MOS管组成，也就是所谓的1T1M结构。MOS管的栅极连接到芯片的字线08负责接通或切断这个单元，磁性隧道结07和MOS管串接在芯片的位线06上。读写操作在位线06上进行。读出时需要把磁性隧道结07上的电阻和一个参考值相比较。然在制作芯片时，在芯片制成时，磁性隧道结(MTJ)一般会做在MOS管的上方，如图2B所绘示的范例性的磁随机存储器存储单元结构的沿位线剖面示意图。图2C则呈现另一种范例性的磁随机存储器存储单元结构的2T2M结构示意图。由两个1T1M的存储单元组成，其中两个MTJ永远在相反的状态，靠低/高和高/低两种可能性存储数据。读出时只需要把两个 MTJ的电阻进行比较。这种结构固然成本高，但可以实现很快的读出速度，并且在芯片制成时很容易实现较高的良率。
图3为范例性的磁随机存储器结构的示意图。一个MRAM芯片由一个或多个MRAM存储单元的存储阵列10组成，每个存储阵列10有若干外部电路。所述外部电路包括：行地址解码器11、列地址解码器12、行地址选择开关13、列地址选择开关14、读写电路20与各项输入输出控制的数据电路。
行地址解码器11：把收到的地址变成字线(Word Line)的选择，一般由一个以上的行地址解码器提供开关控制信号，控制每一行上的行地址选择开关13。
列地址解码器12：把收到的地址变成位线(Bit Line)和源极线(Source Line) 的选择，一般由一个以上的列地址解码器提供开关控制信号，去控制每一列上的列地址选择开关14。
读写电路20：控制位线和源极线上的读(测量)写(加电流)操作
输入输出控制电路：作为存储阵列10与外部电路进行数据交换的接口。
然而，就2T2M结构而言，由于两个相邻的MTJ的存储状态必须相反，写操作时两个MTJ上的电流永远相反；对于独立式的源极线，两条线上的电流必须相反，如果源极线共享，考虑到MOS管的耐压能力，这样的设计基本上难以实现。
美国专利U.S.Pat.9496314B1”公开一种2T2M存储单元架构与制作工艺，如图4所示，其关键点在于布板走线的时候，对于两个MTJ的其中一个自上向下反穿。这样进行写操作时，两个MOS管的电流方向是相同的，通过共享源极线可以很容易操作。然而，这个方案需要在MTJ阵列中打通孔，就现今工艺水平，可说是无法实现。
图5为本申请实施例的磁随机存储器局部结构的示意图，现行技术请配合先前图式理解。本申请提出的一种磁性随机存储器，通过行地址解码器11 和列地址解码器12控制行选择开关13以及列选择开关14，连接读写电路20 与选中的存储阵列10的字线、位线和源极线。所述存储阵列10包括多数个存储单元，每一存储单元包括二子单元，每一子单元与其所属的字线、位线和源极线相连接；每一子单元包括相互连接的晶体管与磁性隧道结(MTJ1，MTJ2)，即为前述的1T1M结构，每一存储单元即形成前述的2T2M结构。同一存储单元的二子单元的各该磁性隧道结(MTJ1，MTJ2)的状态为相反；其中，所述多数个存储单元中，相邻的两个存储单元的邻接子单元为共享源极线。
在本申请的一实施例中，共享源极线的两个邻接子单元，其字线连接到读写电路的方式相同。
在本申请的一实施例中，在同一字线上的多个存储单元形成一个或多个存储单元组，每一存储单元组两端的两个子单元作为哑元，所述哑元的位线和源极线形成短接。
在本申请的一实施例中，每一字线上形成有一个或多个所述存储单元组；所述存储阵列包括多数个所述字线，所述位线与所述源极线在于所述字线垂直的方向上与所述字线相互连接。
在本申请的一实施例中，所述列地址解码器12控制所述列选择开关14，将被选中的列线对应的两条位线连通至所述读写电路20，同时将被选中的存储单元的二子单元与相邻子单元共享的二源极线连通至所述读写电路20。
在本申请的一实施例中，所述列地址解码器12控制所述列选择开关14，对未被选中的列线对应的位线，将其与相应的源极线短接。
在本申请的一实施例中，所述列地址解码器12控制所述列选择开关14，对未被选中列线对应的源极线，将其接地或者是连接至所述存储阵列10的衬底。
在本申请的一实施例中，被行地址解码器11和列地址解码器12选中的存储单元，有两对位线和源极线组合，分别对所述选中的存储单元的两个磁性隧道结(MTJ1，MTJ2)进行写操作；其中，所述读写电路10中的写电路根据需要写入的数据，分别对两组位线与源极线组合施加相反的电压。
图6为本申请实施例的磁随机存储器的列地址解码器设计概念示意图。在本申请的一实施例中，所述列地址解码器12包括n个地址线输入端(A1…An)与k个控制线输出线，用以控制k个位线(BL1c…BLkc)，其中， k＝2n，k与n为正整数。控制线负责打开或者关上对应一个列的列选择开关，在一些实施例中，可设定1为打开，0关上。每一次根据地址在k列中只打开一列。常见的布局k＝4、8、16等2n数量。使用这组控制线控制MRAM存储阵列10中的包含k列的一组列选择开关，每次在其中选择1列。BLkc控制位线BLk和BLkN的打开。
在一些实施例中，所述列地址解码器12控制k+1条的共享源极线 (SL1c…SLk+1c)，其中，两端的共享源极线(SL1c与SLk+1c)分别为第1 条控制线与第k条控制线的信号控制，其余的共享源极线为第k条控制线与第 k-1条控制线进行或逻辑信号控制。如图6所示，源极线的控制需要在这个基础上增加一系列或门电路。其中，源极线控制与位线控制的对应关系如下所示：
S1c＝B1c
S2c＝B1c|B2c(逻辑或)
S3c＝B2c|B3c
……
Sk＝Bk-1c|Bkc
Sk+1＝Bkc
这组k列选择开关包括k+1条共享的源极线：SL1、SL2、……SLk+1，分别由这组信号线控制，其中，k＝4作为示例。
图7为本申请实施例的列地址解码器控制列选择开关的示意图。在本申请的一实施例中，所述列地址解码器12用以控制多个所述列选择开关14，每一所述列选择开关14各包括k条列线以相邻排列于所述存储阵列10；其中，相邻的列选择开关14为共享源极线。
如图7绘示，由列地址解码器同时选中第k列。每一组列选择开关 (MUX，等同前述14)的k+1条源极线中，其两侧的源极线SL1和SLk+1可以和相邻列选择开关(MUX)形成共享结构。此时共享源极线的部分必须同时接到两个列选择开关(MUX)，对于源极线SL1，一个开关扮演本组列选择开关(MUX)的源极线SL1、另一个列选择开关(MUX)扮演相邻列选择开关(MUX)的源极线SLk+1。对于本组列选择开关(MUX)的源极线SLk+1则为相反设置情形。
图8为本申请实施例的写电路单元的设置示意图。在一些实施例中，每个存储单元连接到两条位线BLk和BLkN，分别连接两个MTJ。当存储‘0’时前者状态为P后者为AP，存储‘1’时前者AP后者P。在一些实施例中，此定义也可也反过来设定。在一个MRAM存储阵列内，相邻两列中BLk和BLkN的排列次序相反。这样使得两列之间，永远是BLk和BLk+1相邻并共享源极线，或者BLkN和BLk+1N相邻并共享源极线。
在本申请的一实施例中，每一所述列选择开关(MUX，等同前述14) 连接一写电路单元，所述写单元包括第一位线写驱动器DB、第二位线写驱动器DBN、第一源极线写驱动器DS与第二源极线写驱动器DSN，所述二子单元包括第一子单元与第二子单元；所述第一位线写驱动器DB通过所述列选择开关(MUX)连接各所述第一子单元对应的位线，所述第二位线写驱动器DBN 通过所述列选择开关(MUX)连接各所述第二子单元对应的位线，所述第一源极线写驱动器DS通过所述列选择开关(MUX)连接各奇数源极线，所述第二源极线写驱动器DSN通过所述列选择开关(MUX)连接各偶数源极线。
列选择开关(MUX)在列解码器12的控制下选通相应的源极线与位线，上述四个写驱动器负责根据输入数据分别把选中的源极线与位线拉到高电位或低电位，其中所述第一位线写驱动器DB与所述第一源极线写驱动器DS的信号相反，所述第二位线写驱动器DBN与所述第二源极线写驱动器DSN的信号相反；所述第一源极线写驱动器DS与所述第二源极线写驱动器DSN的信号相反。
本申请相对于非共享源极线的2T2M设计，不但电路设计非常精简巧妙，更具有存储单元的面积更小，源极线上电阻更小等特点，有利于读写电路的设计的优势。相对于现行技术，通过现行普及的MRAM工艺就可以实施，大幅降低的制作的困难度与复杂性，具有结构简单、制造成本低、可靠性高等优点。
“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (11)

1.一种磁性随机存储器，通过行地址解码器和列地址解码器控制行选择开关以及列选择开关，连接读写电路与选中的存储阵列的字线、位线和源极线，其特征在于，所述存储阵列包括：多数个存储单元，每一存储单元包括二子单元；每一子单元包括相互连接的晶体管与磁性隧道结与其所属的字线、位线和源极线相连接；所述二子单元的磁性隧道结的状态为相反；
其中，所述多数个存储单元中，相邻的两个存储单元的邻接子单元为共享源极线。
2.如权利要求1所述磁性随机存储器，其特征在于，共享源极线的两个邻接子单元，其字线连接到读写电路的方式相同。
3.如权利要求1所述磁性随机存储器，其特征在于，在同一字线上的多个存储单元形成一个或多个存储单元组。
4.如权利要求3所述磁性随机存储器，其特征在于，每一存储单元组两端的两个子单元作为哑元，所述哑元的位线和源极线形成短接。
5.如权利要求1所述磁性随机存储器，其特征在于，所述列地址解码器控制所述列选择开关，将被选中的列线对应的两条位线连通至所述读写电路，同时将被选中的存储单元的二子单元与相邻子单元共享的二源极线连通至所述读写电路。
6.如权利要求4所述磁性随机存储器，其特征在于，所述列地址解码器控制所述列选择开关，对未被选中的列线对应的位线，将其与相应的源极线短接。
7.如权利要求4所述磁性随机存储器，其特征在于，所述列地址解码器控制所述列选择开关，对未被选中列线对应的源极线，将其接地或者是连接至所述存储阵列的衬底。
8.如权利要求4所述磁性随机存储器，其特征在于，被行地址解码器和列地址解码器选中的存储单元，有两对位线和源极线组合，分别对所述选中的存储单元的两个磁性隧道结进行写操作；其中，所述读写电路中的写电路根据需要写入的数据，分别对两组位线与源极线组合施加相反的电压。
9.如权利要求1所述磁性随机存储器，其特征在于，所述列地址解码器包括n个地址线输入端与k个控制线输出线，其中，k＝2n，k与n为正整数；所述列地址解码器控制k+1条的共享源极线，其中，两端的共享源极线分别为第1条控制线与第k条控制线的信号控制，其余的共享源极线为第k条控制线与第k-1条控制线进行或逻辑信号控制。
10.如权利要求8所述磁性随机存储器，其特征在于，所述列地址解码器用以控制多个所述列选择开关，每一所述列选择开关各包括k条列线以相邻排列于所述存储阵列；其中，相邻的列选择开关控制共享源极线。
11.如权利要求9所述磁性随机存储器，其特征在于，每一所述列选择开关连接一写电路单元，所述写单元包括第一位线写驱动器、第二位线写驱动器、第一源极线写驱动器与第二源极线写驱动器，所述二子单元包括第一子单元与第二子单元；所述第一位线写驱动器通过所述列选择开关连接各所述第一子单元对应的位线，所述第二位线写驱动器通过所述列选择开关连接各所述第二子单元对应的位线，所述第一源极线写驱动器通过所述列选择开关连接各奇数源极线，所述第二源极线写驱动器通过所述列选择开关连接各偶数源极线；其中，所述第一位线写驱动器与所述第一源极线写驱动器的信号相反，所述第二位线写驱动器与所述第二源极线写驱动器的信号相反；所述第一源极线写驱动器与所述第二源极线写驱动器的信号相反。
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