WO2012081453A1 - 半導体記憶装置 - Google Patents

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WO2012081453A1
WO2012081453A1 PCT/JP2011/078215 JP2011078215W WO2012081453A1 WO 2012081453 A1 WO2012081453 A1 WO 2012081453A1 JP 2011078215 W JP2011078215 W JP 2011078215W WO 2012081453 A1 WO2012081453 A1 WO 2012081453A1
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word line
diffusion layer
transistor
memory cell
lower terminal
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PCT/JP2011/078215
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崎村　昇
竜介 根橋
杉林　直彦
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日本電気株式会社
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Definitions

  • the present invention relates to a magnetic random access memory (MRAM), and more particularly to a layout of an MRAM.
  • MRAM magnetic random access memory
  • Magnetic random access memory (hereinafter referred to as MRAM: Magnetic Random Access Memory) is a non-volatile memory that can be read and written unlimitedly, and can operate at low voltage and high speed.
  • the memory cell of the MRAM includes a magnetoresistive element (example: MTJ (Magnetic Tunneling Junction) element) as an element for storing data.
  • MTJ Magnetic Tunneling Junction
  • a biaxial writing method has been used as a writing method for MRAM memory cells.
  • a write current is supplied to each of two orthogonal wirings (eg, word line and bit line), and a selected memory cell (hereinafter referred to as a selected cell) is generated by a combined magnetic field generated by the current. ) Of the magnetoresistive element is reversed.
  • the memory cell of the biaxial writing type MRAM has a 1T1MTJ cell configuration. That is, the memory cell is composed of one MTJ element (1MTJ) as a magnetoresistive element and one cell transistor (1T) for selecting a memory cell during a read operation.
  • the area of this memory cell can ideally be 8F2 (F is the minimum wiring width in manufacturing and the dimension of the wiring interval), and there is a possibility that a cell size comparable to DRAM (Dynamic Random Access Memory) can be realized.
  • F is the minimum wiring width in manufacturing and the dimension of the wiring interval
  • DRAM Dynamic Random Access Memory
  • a semi-selected state in which a magnetic field is applied to a non-selected memory cell (hereinafter, referred to as a non-selected cell).
  • the operation margin for writing is narrow.
  • the write current is typically as large as about 5 mA, it is difficult to increase the cell occupation rate and increase the capacity.
  • an MRAM with a 2T1MTJ cell configuration can solve the problem of the half-selected state, and can reduce the write current to 1 mA or less and simplify the peripheral circuit. As a result, it is suitable for large capacity.
  • An MRAM having a 2T1MTJ cell configuration is disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-348934 (see Patent Document 1).
  • FIGS. 1A and 1B are circuit diagrams showing a configuration of an MRAM cell (memory cell 200) described in Patent Document 1.
  • FIG. As shown in FIGS. 1A and 1B, a memory cell 200 having a 2T1MTJ cell configuration includes one MTJ element (1MTJ) as a magnetoresistive element and two memory cells for selecting a memory cell during a write operation and a read operation.
  • the cell transistors M100 and M200 (2T) are included.
  • the word line 230 (WL) transitions to a high level, whereby the two transistors M100 and M200 are turned on.
  • a complementary voltage corresponding to 1-bit write information is applied to the bit line 210 (BL) and the bit line 220 (/ BL).
  • VL low level
  • VH high level
  • a high level complementary voltage is applied to the bit line 210 (BL) and a low level complementary voltage is applied to the bit line 220 (/ BL).
  • the write current Iw as shown in FIG. 1A is conducted between the transistors M100 and M200, so that the magnetization state of only the MTJ element 300 of the selected cell is reversed, and 1-bit information of only the selected cell is rewritten. It is done. That is, in the case of the 2T1MTJ cell configuration, it is possible to improve the selectivity of the memory cell during the write operation.
  • the read current Is can be conducted only to the selected cell via the two transistors M100 and M200 even during the read operation.
  • a voltage Vc of about 0.3 V is applied to both the bit line 210 (BL) and the bit line 220 (/ BL), whereby the selected cell is selected with respect to the MTJ element 300 whose one-side terminal n30 is grounded.
  • the read current Is flows through the transistors M100 and M200. By detecting this current Is, the resistance value of the MTJ element 300 can be detected, and the information recorded in the selected cell can be read out.
  • FIG. 1A It is desirable to use a 3-terminal MTJ element 300 as shown in FIG. 1A for the memory cell 200 having a 2T1MTJ configuration.
  • FIG. 2 and 3 are cross-sectional views showing the structure of a typical three-terminal MTJ element (MTJ element 300).
  • FIG. 2 is a cross-sectional view showing the structure of a magnetic field writing type MTJ element 300.
  • the MTJ element 300 shown in FIG. 2 includes a nonmagnetic metal layer 204 having a lower terminal n10 and a lower terminal n20 at both ends, a free magnetic layer 203, a barrier layer 202, and a pinned magnetic layer 201.
  • a free magnetic layer 203, a barrier layer 202, and a pinned magnetic layer 201 are sequentially stacked on the nonmagnetic metal layer 204, and the pinned magnetic layer 201 serves as the upper terminal n30.
  • the magnetization of the pinned magnetic layer 201 is fixed in the in-plane direction.
  • the magnetization of only the free magnetic layer 203 is reversed by the magnetic field generated by the write current flowing in the nonmagnetic metal layer 204, and 1-bit information can be rewritten.
  • FIG. 3 is a cross-sectional view showing the structure of a domain wall motion type MTJ element 300.
  • An MTJ element 300 shown in FIG. 3 includes a hard magnetic layer 208a connected to the lower terminal n10, a hard magnetic layer 208b connected to the lower terminal n20, a free magnetic layer 207, a barrier layer 206, and a reference magnetic layer 205.
  • a free magnetic layer 207 is laminated directly on the hard layers 208a and 208b.
  • the reference magnetic layer 205 is laminated directly above the region where the hard magnetic layers 208a and 208b are not formed in the lower layer with the barrier layer 206 interposed therebetween, and this becomes the upper terminal n30.
  • FIG. 3 shows a case where all the magnetic layers are magnetized in the direction perpendicular to the laminated surface (z direction).
  • the magnetization of the hard magnetic layer 208a is fixed upward (positive in the z direction)
  • the magnetization of the hard magnetic layer 208b is fixed downward (negative in the z direction)
  • the reference magnetic layer 205 is Magnetization is fixed upward.
  • the magnetization is fixed so that the free magnetic layer region directly above the hard magnetic layer 208a faces upward and the free magnetic layer region directly above the hard magnetic layer 208b faces downward.
  • the free magnetic layer region in which the hard magnetic layers 208a and 208b are not formed under the free magnetic layer 207 is a region in which magnetization can be freely rewritten.
  • a domain wall is formed on either one of the hard magnetic layers 208a and 208b.
  • the magnetic state of the free magnetic layer region in which the domain wall is formed in the vicinity of the hard magnetic layer 208a and the hard magnetic layers 208a and 208b are not formed in the lower layer is downward.
  • the domain wall moves to the right (positive direction in the X direction) due to the action of the spin-polarized current and stops near the hard magnetic layer 208b.
  • the magnetization state of the free magnetic layer region in which the hard magnetic layers 208a and 208b are not formed in the lower layer transitions upward.
  • FIG. 4 is a circuit diagram showing a configuration of a memory array in which the memory cells 200 shown in FIGS. 1A and 1B are arranged in 4 rows ⁇ 3 columns.
  • 5A to 5C are plan views showing the layout structure of the memory array shown in FIG.
  • FIGS. 5A to 5C show an example of a plan view of a memory array formed by the memory cell 200 using the domain wall motion type MTJ element 300.
  • FIG. FIG. 6 is a cross-sectional view taken along line A-A ′ in FIGS. 5A to 5C.
  • FIG. 5A is a plan view showing the structure from the substrate to the MTJ element formation region immediately below the second wiring layer M2.
  • FIG. 5B is a plan view showing the structure from the second wiring layer M2 to the contact formation region immediately below the third wiring layer M3.
  • FIG. 5C is a plan view showing the structure above the third wiring layer.
  • a contact 210a for forming the lower terminal n10 and a metal wiring 209a are sequentially stacked, and an upper layer thereof is formed.
  • a hard layer 208a is formed.
  • a contact 210b for forming the lower terminal n20 and a metal wiring 209b are sequentially stacked, and a hard layer 208b is formed thereon.
  • a free magnetic layer 207 is formed above the hard layers 208a and 208b, and a barrier layer 206 and a reference layer 205 are formed above the free magnetic layer 207 where the hard layers 208a and 208b are not formed.
  • the ideal minimum area of the memory cell 200 minimized by the design rule is 12F2, and the bit cost is 1.5 times that of the 1T1MTJ cell configuration.
  • the 2T1MTJ cell configuration can solve the above-mentioned problem of the half-selected state, can reduce the write current to 1 mA or less, and can simplify the peripheral circuit. Therefore, the cell occupancy rate in the MRAM can be increased to the same level as that of the DRAM, and as a result, it is also suitable for increasing the capacity.
  • An MRAM equipped with a domain wall motion type MTJ element is described in, for example, Japanese Patent Application Laid-Open No. 2009-99625 (see Patent Document 2) and Japanese Patent Application Laid-Open No. 2003-297069 (see Patent Document 3).
  • the source electrode is connected to each of the bit lines 210 (BL) and 220 (/ BL), and the drain electrode is connected to the two terminals n20 and n30 of the MTJ element 300.
  • the currents Iw and Is are controlled by the transistors M100 and M200 whose gates are connected to the common word line 230.
  • the source electrode is connected to each of the bit lines 210 (BL) and 220 (/ BL), the drain electrode is connected to each of the two terminals n20 and n30 of the MTJ element 300, and the gate
  • the currents Iw and Is are controlled by the transistors M100 and M200 connected to the two word lines 230 having different values.
  • WO2006 / 054588 describes an MRAM having a magnetization free layer whose longitudinal direction is 45 ° with respect to a word line (see Patent Document 4).
  • the typical barrier layer 202 has a very thin film thickness of about 0.3 nm to 0.5 nm, the surface of the nonmagnetic metal layer 205 immediately below the magnetoresistive region is brought to the atomic layer level in order to prevent a short circuit of the barrier layer. Need to be flat.
  • the vias located at the lower terminal n10 and the lower terminal n20, the ends of the hard magnetic layers 208a and 208b, the barrier layer 206, and the reference layer The distance from the end of 205 becomes zero.
  • the surface of the free magnetic layer 207 needs to be flattened to the atomic layer level.
  • an inevitable step is generated in the free magnetic layer 207, and the barrier layer 206 in the subsequent process is appropriately formed. It becomes difficult.
  • the domain wall motion type MTJ element 300 shown in FIG. 3 when the domain wall width is several tens of nanometers and the free layer region where the reference layer 205 is not provided is wide, the domain wall may stop in this region. For this reason, it is not desirable that the distance in the X direction between the end portions of the hard magnetic layers 208a and 208b and the end portion of the reference layer 205 is zero.
  • the present invention adopts the following means.
  • a semiconductor memory device includes a plurality of memory cells arranged in a row direction (Y direction) and a column direction (X direction) orthogonal to the row direction, and a first word extending in the column direction (X direction). And a second word line extending in the column direction (X direction).
  • Each of the plurality of memory cells includes a magnetoresistive element, a first transistor, and a second transistor.
  • the magnetoresistive element has a first lower terminal and a second lower terminal connected to both ends of the conductive layer whose longitudinal direction is different from the column direction (X direction).
  • the first transistor has a drain connected to the first lower terminal and a gate connected to the first word line.
  • the second transistor has a drain connected to the second lower terminal and a gate connected to the second word line. Further, the gates of the first transistors of at least two memory cells adjacent in the row direction (Y direction) in the plurality of memory cells are connected to a common first word line.
  • a method of manufacturing a semiconductor memory device includes a step of extending a first word line in a column direction (X direction), a step of extending a second word line in a column direction, a column direction (X direction), and Disposing a plurality of memory cells in a row direction (Y direction) perpendicular to the column direction.
  • the step of disposing a plurality of memory cells includes forming a magnetoresistive element having a conductive layer connected to the first lower terminal and the second lower terminal, connecting the drain to the first lower terminal, and setting the gate to the first. Forming a first transistor connected to the word line; and forming a second transistor having a drain connected to the second lower terminal and a gate connected to the second word line.
  • the step of forming the magnetoresistive element includes the step of forming the conductive layer so that both ends are connected to the first lower terminal and the second lower terminal and the longitudinal direction is different from the column direction (X direction). Further, the gates of the first transistors of at least two memory cells adjacent in the row direction (Y direction) in the plurality of memory cells are connected to a common first word line.
  • the dimensional and process margin of the cell structure in the MRAM can be secured without increasing the cell area.
  • FIG. 1A is a circuit diagram showing a configuration of an MRAM cell described in Japanese Patent No. 3888463.
  • FIG. 1B is a circuit diagram showing a configuration of the MRAM cell described in Japanese Patent No. 3888463.
  • FIG. 2 is a cross-sectional view showing the structure of a magnetic field writing type MTJ element.
  • FIG. 3 is a cross-sectional view showing the structure of a domain wall motion type MTJ element 300.
  • FIG. 4 is a circuit diagram showing a configuration of a memory array in which the memory cells shown in FIG. 1A are arranged in 4 rows ⁇ 3 columns.
  • FIG. 1A is a circuit diagram showing a configuration of an MRAM cell described in Japanese Patent No. 3888463.
  • FIG. 1B is a circuit diagram showing a configuration of the MRAM cell described in Japanese Patent No. 3888463.
  • FIG. 2 is a cross-sectional view showing the structure of a magnetic field writing type MTJ element.
  • FIG. 3 is a cross-
  • FIG. 5A is a plan view showing a layout structure of the memory array shown in FIG.
  • FIG. 5B is a plan view showing the layout structure of the memory array shown in FIG.
  • FIG. 5C is a plan view showing a layout structure of the memory array shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line AA ′ in FIGS. 5A to 5C.
  • FIG. 7 is a circuit diagram showing the configuration of the MRAM cell according to the first embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing a configuration of a memory array in which the memory cells shown in FIG. 7 are arranged in 4 rows ⁇ 3 columns.
  • FIG. 9A is a plan view showing an example of the layout structure of the memory array shown in FIG. FIG.
  • FIG. 9B is a plan view showing an example of the layout structure of the memory array shown in FIG.
  • FIG. 9C is a plan view showing an example of the layout structure of the memory array shown in FIG.
  • FIG. 10 is a cross-sectional view taken along line BB ′ in FIGS. 9A to 9C.
  • FIG. 11 is a cross-sectional view along CC ′ in FIGS. 9A to 9C.
  • FIG. 12 is a cross-sectional view along DD ′ in FIGS. 9A to 9C.
  • FIG. 13 is a block diagram showing a configuration in the first embodiment of the semiconductor memory device on which the MRAM according to the present invention is mounted.
  • FIG. 14 is a circuit diagram showing a partial configuration of the row decoder shown in FIG. FIG.
  • FIG. 15 is an example of a truth table showing the operation of the row decoder shown in FIG.
  • FIG. 16 is a circuit diagram showing the configuration of the MRAM cell according to the second embodiment of the present invention.
  • FIG. 17 is a circuit diagram showing a configuration of a memory array in which the memory cells shown in FIG. 16 are arranged in 4 rows ⁇ 3 columns.
  • 18A is a plan view showing an example of the layout structure of the memory array shown in FIG. 18B is a plan view showing an example of the layout structure of the memory array shown in FIG. 18C is a plan view showing an example of the layout structure of the memory array shown in FIG. 18D is a plan view showing an example of the layout structure of the memory array shown in FIG. FIG.
  • FIG. 18E is a plan view showing an example of the layout structure of the memory array shown in FIG.
  • FIG. 19 is a cross-sectional view taken along line EE ′ in FIGS. 18A to 18E.
  • 20 is a cross-sectional view taken along the line FF ′ in FIGS. 18A to 18E.
  • FIG. 21 is a cross-sectional view taken along the line GG ′ in FIGS. 18A to 18E.
  • FIG. 22 is a circuit diagram showing the configuration of the MRAM cell according to the third embodiment of the present invention.
  • FIG. 23 is a circuit diagram showing a configuration of a memory array in which the memory cells shown in FIG. 22 are arranged in 4 rows ⁇ 3 columns.
  • 24A is a plan view showing an example of the layout structure of the memory array shown in FIG.
  • FIG. 24B is a plan view showing an example of the layout structure of the memory array shown in FIG. 24C is a plan view showing an example of the layout structure of the memory array shown in FIG. 24D is a plan view showing an example of the layout structure of the memory array shown in FIG.
  • FIG. 24E is a plan view showing an example of the layout structure of the memory array shown in FIG.
  • FIG. 25 is a cross-sectional view taken along line HH ′ in FIGS. 24A to 24E.
  • 26 is a cross-sectional view taken along the line II ′ of FIGS. 24A to 24E.
  • FIG. 27 is a cross-sectional view taken along the line JJ ′ of FIGS. 24A to 24E.
  • FIG. 28 is a block diagram showing a configuration in the third embodiment of the semiconductor memory device on which the MRAM according to the present invention is mounted.
  • FIG. 29 is a circuit diagram showing a part of the configuration of the row decoder shown in FIG.
  • FIG. 30 is an example of a truth table showing the operation of the row decoder shown in FIG.
  • FIG. 7 is a circuit diagram showing the configuration of the MRAM cell (memory cell 100) according to the first embodiment of the present invention.
  • the memory cell 100 according to the first embodiment is an MRAM cell having a so-called 2T1MTJ cell configuration including two transistors M10 and M20 and a three-terminal MTJ element 10.
  • the memory cell 100 is used as a memory array arranged in a row direction and a column direction perpendicular to the row direction (arranged in an array). With reference to FIG. 7, a detailed configuration of the memory cell 100 arranged in the X row and the i column in the present embodiment will be described.
  • X and i are integers
  • j is 0 or a positive even number.
  • each configuration will be described in detail.
  • the memory cell 100-i (j + 1) in the odd row (j + 1 row) is connected to the transistor M20 connected to the unique word line 13- (j + 1) in the j + 1 row and to the word line 14- (j / 2).
  • a transistor M10 and an MTJ element 10 are provided. Specifically, the gate of the transistor M10 is connected to the word line 14- (j / 2) (WL), the source is connected to the bit line 11-i (BL), and the drain is connected to the lower terminal n1 of the MTJ element 10. Is done.
  • the gate of the transistor M20 is connected to the word line 13- (j + 1) (WL), the source is connected to the bit line 12-i (/ BL), and the drain is connected to the lower terminal n2 of the MTJ element 10.
  • the MTJ element 10 is a variable resistance element, and lower terminals n1 and n2 connected to the bit lines 11-i (BL) and 12-i (/ BL) via the transistors M10 and M20, respectively, and a ground wiring 19 And an upper terminal n3 that is grounded to GND through the terminal.
  • the memory cell 100-ij in the even-numbered row (j row) includes a transistor M30 connected to the word line 13-j unique to the j row, a transistor M40 connected to the word line 14- (j / 2), and an MTJ An element 10 is provided.
  • the gate of the transistor M30 is connected to the word line 13-j (WL)
  • the source is connected to the bit line 11-i (BL)
  • the drain is connected to the lower terminal n1 of the MTJ element 10.
  • the gate of the transistor M40 is connected to the word line 14- (j / 2) (WL)
  • the source is connected to the bit line 12-i (/ BL)
  • the drain is connected to the lower terminal n2 of the MTJ element 10. .
  • the MTJ element 10 is a variable resistance element, and lower terminals n1 and n2 connected to the bit lines 11-i (BL) and 12-i (/ BL) via the transistors M30 and M40, respectively, and a ground wiring 19 And an upper terminal n3 that is grounded to GND through the terminal.
  • FIG. 8 is a circuit diagram showing a configuration of a memory array 101 in which the memory cells 100 shown in FIG. 7 are arranged in 4 rows ⁇ 3 columns.
  • the gate terminal of transistor M10 and the gate terminal of transistor M20 are connected to electrically different word lines 13 and 14.
  • the gate terminal of the transistor M30 and the gate terminal of the transistor M40 are connected to different word lines 13 and 14, respectively.
  • the odd-numbered memory cells 100 and the even-numbered memory cells 100 are connected to the common word line 14.
  • odd-numbered memory cells 100-i1 and adjacent even-numbered memory cells 100-i0 are commonly connected to the word line 14-0.
  • two adjacent rows of memory cells 100-ij and 100-i (j + 1) commonly connected to the word line 14 are defined as one unit, and the unit is formed in an array, thereby configuring a memory array. To do.
  • FIGS. 9A to 9C are plan views showing the layout structure of the memory array shown in FIG. 9A to 9C show plan views of a memory array 101 using the domain wall motion type MTJ element 10 as an example.
  • FIG. 10 is a cross-sectional view taken along the line B-B ′ in FIGS. 9A to 9C.
  • FIG. 11 is a cross-sectional view taken along the line C-C ′ in FIGS. 9A to 9C.
  • FIG. 12 is a cross-sectional view taken along the line D-D ′ in FIGS. 9A to 9C.
  • FIG. 9A is a plan view showing a structure from the substrate to the MTJ element formation layer (first via formation layer V1) immediately below the second wiring layer M2.
  • FIG. 9B is a plan view showing a structure from the second wiring layer M2 to the second via formation layer V2 immediately below the third wiring layer M3.
  • FIG. 9C is a plan view showing the structure above the third wiring layer.
  • free magnetic layer 3 (conductive layer) of memory cell 100 in the present embodiment extends in a direction at a predetermined angle with respect to the column direction (X direction) in the XY plane. Is done.
  • the free magnetic layer 3 (conductive layer) is extended in a direction different from the extending direction of the word lines 13 and 14. It becomes.
  • the free magnetic layer 3 extends in a direction of 45 ° with respect to the extending direction of the word lines 13 and 14 in the XY plane.
  • the extending direction (longitudinal direction) of the free magnetic layer 3 forms a predetermined angle ⁇ with respect to the column direction (X direction), and the lower terminal n1 is formed in the lower layer near both ends thereof. , N2 connected to hard layers 4a and 4b.
  • the distance in the X direction between the hard layers 4a and 4b is L
  • the distance between the hard layers 4a and 4b along the free magnetic layer 3 is L / cos ⁇ .
  • ⁇ 45 °
  • the distance between the hard layers 4a and 4b along the free magnetic layer 3 is 2 (1/2) ⁇ L.
  • the dimension that can be used as the long side of the free magnetic layer 3 can be enlarged by 2 (1/2) times compared to the layout shown in FIGS. 5A to 5C. That is, the distance between the lower terminals n10 and n20 of the MTJ element 300 shown in FIGS. 5A to 5C is a length corresponding to the width “4F” of the memory cell 200, but between the lower terminals n1 and n2 in the present embodiment. Is a length corresponding to “2 (1/2) ⁇ 4F”, which is about 1.41 times longer than the conventional distance.
  • the MRAM layer (MTJ element 10) is formed between the first wiring layer M1 and the second wiring layer M2.
  • a contact 6a for forming the lower terminal n1 and a metal wiring 5a are sequentially laminated, and a hard layer 4a is formed thereon.
  • a contact 6b for forming the lower terminal n2 and a metal wiring 5b are sequentially laminated, and a hard layer 4b is formed thereon.
  • the free magnetic layer 3 is formed above the hard layers 4a and 4b, and the barrier layer 9 and the reference layer 2 are formed above the free magnetic layer 3 where the hard layers 4a and 4b are not formed.
  • the distance between the hard layers 4a and 4b is “2 (1/2) ⁇ 4F” at the maximum, and the barrier layer 9 and the reference layer 2 are formed on the free magnetic layer 3 therebetween.
  • the reference layer 2 is connected to the ground wiring 19 through the via 1.
  • the ground wiring 19 extends in the column direction (X direction) and is connected to two rows of memory cells 100 adjacent in the row direction (Y direction) not sharing the word line 14. Thereby, the number of ground wirings 19 that ground one end (terminal n3) of the MTJ element 10 in the memory cell 100 can be reduced.
  • bit lines 11 (BL) and 12 (/ BL) extend in the row direction (Y direction) in the third wiring layer M3, which is an upper layer of the ground wiring 19. .
  • the structure of the transistor M10 in this embodiment will be described with reference to FIGS. 9A to 9C and FIG.
  • the transistor M10 includes a word line 14 that functions as a gate, an N + diffusion layer 20a that functions as a source, and an N + diffusion layer 7a that functions as a drain.
  • the N + diffusion layer 20a is provided in a P-type substrate at a position spaced apart from the N + diffusion layer 7a by a predetermined negative direction in the Y direction.
  • the word line 14 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7a and 20a.
  • the N + diffusion layer 20 a is connected to the bit line 11 (BL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, and the via 25, which are sequentially stacked from the lower layer.
  • the N + diffusion layer 7a is connected to the lower terminal n1 of the MTJ element 10.
  • the structure of the transistor M20 in this embodiment will be described with reference to FIGS. 9A to 9C and FIG.
  • the transistor M20 includes a word line 13 that functions as a gate, an N + diffusion layer 20b that functions as a source, and an N + diffusion layer 7b that functions as a drain.
  • the N + diffusion layer 20b is provided in a P-type substrate at a predetermined distance from the N + diffusion layer 7b in a negative direction in the Y direction.
  • the word line 13 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7b and 20b.
  • the N + diffusion layer 20b is connected to the bit line 12 (/ BL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, and the via 25, which are sequentially stacked from the lower layer.
  • the N + diffusion layer 7b is connected to the lower terminal n2 of the MTJ element 10.
  • the longitudinal direction of the free magnetic layer 3 has an angle with respect to the column direction (X direction), and the lower terminals n1 provided at both ends of the free magnetic layer 3 , N2, MOS transistors M10 and M20 having the row direction (Y direction negative direction) as the channel direction are formed. Therefore, for example, the memory cell 100-11 includes a rectangle (cell size 2F ⁇ 3F) including the word line 14-0 and the bit line 11-1, and a rectangle (cell cell) including the word line 13-1 and the bit line 12-1. Size 2F ⁇ 3F). That is, the minimum cell size of the memory cell 100 is “12F2”, and the cell area overhead is zero.
  • the distance between the hard layers 4a and 4b can be made 1 / cos ⁇ times longer than before.
  • ⁇ 45 °
  • the distance between the hard layers 4a and 4b can be made 1.41 times longer than the conventional one. This corresponds to securing a maximum distance of about 0.4 F between the hard layers 4a and 4b and the reference layer 2.
  • the bit cost is 1.5 times that of the 1T1MTJ cell configuration.
  • the odd-numbered rows of memory cells 100- (ij + 1) (100-i1, 100-i3) located on the Y direction positive side with respect to the word line 14
  • the structure of the even-numbered memory cells 100-ij (100-i0, 100-i2,...) Located on the Y direction negative side is the same.
  • the structures of the even-numbered memory cell 100-ij and the odd-numbered memory cell 100-i (j + 1) are rotationally symmetric in which one of them is rotated 180 ° about one point on the shared word line 14 in the XY plane. The structure is shown.
  • the word line 14- (j / 2) commonly connected to the two memory cells 100- (ij + 1) and 100-ij adjacent in the column direction (Y direction) has two memory cells 100- (ij + 1) and 100 It is provided between the word line 13- (j + 1) and the word line 13-j that are uniquely connected to each of -ij.
  • the memory array 101 includes a plurality of two rows of memory cell groups that share the word line 14 and are connected to different word lines 13.
  • each memory cell 100 On / off of the transistors M10 and M20 in each memory cell 100 is controlled by signals supplied to different word lines 13 and 14, respectively. For this reason, the memory cell 100 to which data is to be written or read is selected by a control method different from the conventional one.
  • the word line 14 is commonly connected to the memory cell 100 every two rows, the number of word lines normally required for two memory cells 100 can be substantially 1.5. That is, in the present invention, when the number of rows of the memory array 101 is n, the number of word lines is 1.5 ⁇ n.
  • FIG. 13 is a block diagram showing a configuration in the first embodiment of the semiconductor memory device on which the MRAM according to the present invention is mounted.
  • the semiconductor memory device in the first embodiment includes a memory array 101, a row decoder 102, and a column decoder 103.
  • the row decoder 102 outputs a control signal to the word lines 13 and 14 (WL), and controls on / off operations of the transistors M10 and M20 connected to the word lines 13 and 14. Thereby, the row address of the memory cell to be accessed (selected cell) is designated.
  • the column decoder 103 outputs a signal corresponding to the data recorded in the MRAM to the bit lines 11 and 12. Thereby, the column address of the memory cell to be accessed (selected cell) is designated.
  • the word line 14- (j / 2) is shared by the memory cell 100-ij and the memory cell 100-i (j + 1) adjacent in the row direction, and the word lines 13-j and 13- (j + 1) are The memory cells 100-ij and 100-i (j + 1) are dedicated word lines.
  • FIG. 14 is a circuit diagram showing a configuration of part of the row decoder shown in FIG.
  • a decoder circuit for driving word lines 13-j, 14- (j / 2), 13- (j + 1) for two rows is shown as an example.
  • row decoder 102 includes logic circuit 111 that drives word lines for two rows in response to 8-bit address signals “X012”, “X345”, and “X678”, respectively.
  • the logic circuit 111 includes NAND circuits 121, 122, and 125, NOT circuits 123 and 124, and a buffer 126.
  • the NAND circuit 122 outputs the NAND operation result of the input signal to the word line 13-j via the NOT circuit 124.
  • the NAND circuit 121 outputs the NAND operation result of the input signal to the word line 13- (j + 1) via the NOT circuit 123.
  • the outputs of the NAND circuits 121 and 122 are input to the NAND circuit 125, and the NAND operation result is output to the word line 14- (j / 2) via the buffer 126. That is, the OR operation result of the lower j + 1 bit signal and the lower j + 2 bit signal in the 8-bit address signals “X012”, “X345”, “X678” is received on the word line 14- (j / 2). Will be output. Therefore, the word line 14- (j / 2) is activated (becomes high level) when at least one of the word lines 13-j and 13- (j + 1) is activated.
  • the NAND circuit 122 outputs, to the NOT circuit 124 and the NAND circuit 125, the NAND operation result of the decoded signal of the lower first bit in each of the address signals “X012”, “X345”, and “X678”.
  • the NAND circuit 121 outputs the NAND operation result of the decoded signal of the lower second bit in each of the address signals “X012”, “X345”, and “X678” to the NAND circuit 125 and the NOT circuit 124.
  • the NAND circuit 125 outputs the NAND operation result of the input signal to the word line 14-0 via the buffer 126.
  • the NOT circuit 123 outputs an inverted signal of the input signal from the NAND circuit 121 to the word line 13-1.
  • the NOT circuit 124 outputs an inverted signal of the input signal from the NAND circuit 122 to the word line 13-0.
  • FIG. 15 is an example of a truth table showing the operation of the row decoder 102 shown in FIG.
  • FIG. 15 shows a truth table showing the word lines 13 and 14 activated corresponding to the selected row address “X”.
  • the row decoder 102 sets only the word line 13-j and the word line 14- (j / 2) to the high level, The other word lines 13 and 14 are set to a low level.
  • the row decoder 102 sets only the word line 13- (j + 1) and the word line 14- (j / 2) to the high level.
  • the row decoder 102 sets the word line 14-0 and the word line 13-1 to high level, The word lines 13 and 14 are all set to a low level.
  • the access method to the memory cell 100 is the same as that of the conventional 2T1MTJ cell-based MRAM except that the row address selection method is different.
  • the word line 13-j, 14- (j / 2) is set to the high level and the write information is stored.
  • a corresponding complementary voltage is applied to the bit lines 11-i and 12-i.
  • the word lines 13-0 and 14-0 are set to the high level.
  • a complementary voltage corresponding to the write information is applied to the bit lines 11-1 and 12-1.
  • All other unselected word lines and unselected bit lines are set to a low level.
  • a write current is supplied to the selected cell, the magnetization in the free magnetic layer 3 of the MTJ element 10 is reversed, and information in the memory cell 100 is rewritten.
  • the word lines 13- (j + 1) and 14- (j / 2) are set to the high level.
  • complementary voltages corresponding to the write information are applied to the bit lines 11-i and 12-i.
  • the word lines 13-1 and 14-0 are set to the high level.
  • a complementary voltage corresponding to the write information is applied to the bit lines 11-1 and 12-1. All other unselected word lines and unselected bit lines are set to a low level.
  • the word lines 13-j and 14- (j / 2) are set to the high level and 0 A voltage Vc of about 3 V is applied to the bit lines 11-i and 12-i.
  • Information in the memory cell 100-ij can be read by detecting the sense current Is flowing through the MTJ element 10 of the memory cell 100-ij at this time.
  • a voltage Vc of about 0.3 V is applied to the bit lines 11-1 and 12-1, and the MTJ element of the memory cell 100-10 By detecting the sense current Is flowing through the data, the data recorded in the memory cell 100-10 can be read out. Further, when data stored in the memory cell 100-i (j + 1) in the odd row (j + 1 row) and i column is read, the word lines 13- (j + 1) and 14- (j / 2) are set to the high level. In this state, a voltage Vc of about 0.3 V is applied to the bit lines 11-i and 12-i.
  • Information in the memory cell 100-i (j + 1) can be read by detecting the sense current Is flowing through the MTJ element 10 of the memory cell 100-i (j + 1) at this time.
  • a voltage Vc of about 0.3 V is applied to the bit lines 11-1 and 12-1, and the MTJ element of the memory cell 100-11
  • the data recorded in the memory cell 100-11 can be read out.
  • bit lines (BL, / BL) are separated for reading and writing, and the upper terminal n3 of the MTJ element 10 is not grounded, and the read bit line ( RBL).
  • RBL read bit line
  • FIG. 16 is a circuit diagram showing a configuration of the MRAM cell (memory cell 100) according to the second embodiment of the present invention.
  • the memory cell 100 in the second embodiment is an MRAM cell having a so-called 2T1MTJ cell configuration including two transistors M10 and M20 and a three-terminal MTJ element 10.
  • X and i are integers, and j is 0 or a positive even number.
  • each configuration will be described in detail.
  • the memory cell 100-i (j + 1) in the odd row (j + 1 row) is connected to the transistor M20 connected to the unique word line 13- (j + 1) in the j + 1 row and to the word line 14- (j / 2).
  • a transistor M10 and an MTJ element 10 are provided. Specifically, the gate of the transistor M10 is connected to the word line 14- (j / 2) (WL), the source is connected to the write bit line 15-i (WBL), and the drain is the lower terminal of the MTJ element 10. connected to n1.
  • the gate of the transistor M20 is connected to the word line 13- (j + 1) (WL), the source is connected to the write bit line 16-i (/ WBL), and the drain is connected to the lower terminal n2 of the MTJ element 10.
  • the The MTJ element 10 is a variable resistance element, and lower terminals n1 and n2 connected to the bit lines 15-i (WBL) and 16-i (/ WBL) via the transistors M10 and M20, respectively, An upper terminal n3 connected to the bit line 17-i is provided.
  • the memory cell 100-ij in the even-numbered row (j row) includes a transistor M30 connected to the word line 13-j unique to the j row, a transistor M40 connected to the word line 14- (j / 2), and an MTJ An element 10 is provided.
  • the gate of the transistor M30 is connected to the word line 13-j (WL)
  • the source is connected to the write bit line 15-i (WBL)
  • the drain is connected to the lower terminal n1 of the MTJ element 10.
  • the gate of the transistor M40 is connected to the word line 14- (j / 2) (WL)
  • the source is connected to the write bit line 16-i (/ WBL)
  • the drain is connected to the lower terminal n2 of the MTJ element 10. Connected.
  • the MTJ element 10 is a variable resistance element, and lower terminals n1 and n2 connected to the bit lines 15-i (WBL) and 16-i (/ WBL) via the transistors M30 and M40, respectively, An upper terminal n3 connected to the bit line 17-i (RBL) is provided.
  • FIG. 17 is a circuit diagram showing a configuration of a memory array 101 in which the memory cells 100 shown in FIG. 16 are arranged in 4 rows ⁇ 3 columns.
  • memory cells 100 in the same i column are connected to the same write bit lines 15-i and 16-i and read bit line 17-i.
  • Other configurations for example, word lines to which memory cells are connected
  • word lines to which memory cells are connected are the same as those in the first embodiment.
  • the MRAM in the second embodiment also has two adjacent memory cells 100-ij and 100-i (j + 1) commonly connected to the word line 14 as one unit.
  • a unit is formed in an array to constitute a memory array.
  • FIGS. 18A to 18E are plan views showing the layout structure of the memory array shown in FIG. 18A to 18E, as an example, plan views of a memory array 101 using the domain wall motion type MTJ element 10 are shown.
  • FIG. 19 is a cross-sectional view taken along the line E-E ′ of FIGS. 18A to 18E.
  • 20 is a cross-sectional view taken along the line F-F ′ in FIGS. 18A to 18E.
  • FIG. 21 is a cross-sectional view taken along the line G-G ′ in FIGS. 18A to 18E.
  • FIG. 18A is a plan view showing the structure from the substrate to the MTJ element formation layer (first via formation layer V1) immediately below the second wiring layer M2.
  • FIG. 18B is a plan view showing a structure from the second wiring layer M2 to the second via formation layer V2 immediately below the third wiring layer M3.
  • FIG. 18C is a plan view showing a structure from the third wiring layer M3 to the third via formation layer V3 immediately below the fourth wiring layer M4.
  • FIG. 18D is a plan view showing a structure from the fourth wiring layer M4 to the fourth via formation layer V4 immediately below the fifth wiring layer M5.
  • FIG. 18E is a plan view showing a structure above the fifth wiring layer.
  • the free magnetic layer 3 of the memory cell 100 in the present embodiment has a direction at a predetermined angle with respect to the column direction (X direction) in the XY plane, as in the first embodiment. Is extended in the longitudinal direction.
  • the free magnetic layer 3 is extended in a direction different from the extending direction of the word lines 13 and 14.
  • the free magnetic layer 3 extends in a direction of 45 ° with respect to the extending direction of the word lines 13 and 14 in the XY plane.
  • the extending direction (longitudinal direction) of the free magnetic layer 3 forms a predetermined angle ⁇ with respect to the column direction (X direction), and the lower terminal n1 is formed in the lower layer near both ends thereof. , N2 connected to hard layers 4a and 4b.
  • the distance in the X direction between the hard layers 4a and 4b is L
  • the distance between the hard layers 4a and 4b along the free magnetic layer 3 is L / cos ⁇ .
  • ⁇ 45 °
  • the distance between the hard layers 4a and 4b along the free magnetic layer 3 is 2 (1/2) ⁇ L.
  • the dimension that can be used as the long side of the free magnetic layer 3 can be enlarged by 2 (1/2) times compared to the layout shown in FIGS. 5A to 5C. That is, the distance between the lower terminals n10 and n20 of the MTJ element 300 shown in FIGS. 5A to 5C is a length corresponding to the width “4F” of the memory cell 200, but between the lower terminals n1 and n2 in the present embodiment. Is a length corresponding to “2 (1/2) ⁇ 4F”, which is about 1.41 times longer than the conventional distance.
  • the structure of the MTJ element 10 in the present embodiment will be described with reference to FIG. In this example, it is assumed that the MRAM layer (MTJ element 10) is formed between the first wiring layer M1 and the second wiring layer M2. Since the structure from the P-type substrate to the magnetoresistive element formation layer below the second wiring layer M2 is the same as that of the first embodiment, the description thereof is omitted.
  • the reference layer 2 in the present embodiment is connected to a metal wiring 18 extending in the same direction as the longitudinal direction of the free magnetic layer 3 through the via 1.
  • the metal wiring 18 is formed in the fifth wiring layer M5 via the via 31, the metal wiring 32 formed in the third wiring layer M3, the via 33, the metal wiring 34 formed in the fourth wiring layer M4, and the via 35.
  • the read bit line 17 (RBL) is connected.
  • the structure of the transistor M10 in this embodiment will be described with reference to FIGS. 18A to 18E and FIG.
  • the transistor M10 includes a word line 14 that functions as a gate, an N + diffusion layer 20a that functions as a source, and an N + diffusion layer 7a that functions as a drain.
  • the N + diffusion layer 20a is provided in a P-type substrate at a predetermined distance from the N + diffusion layer 7a in a predetermined direction in the Y direction (here, a negative direction).
  • the word line 14 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7a and 20a.
  • the N + diffusion layer 20 a is connected to the write bit line 15 (WBL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, and the via 25, which are sequentially stacked from the lower layer.
  • the N + diffusion layer 7a is connected to the lower terminal n1 of the MTJ element 10.
  • the transistor M20 includes a word line 13 that functions as a gate, an N + diffusion layer 20b that functions as a source, and an N + diffusion layer 7b that functions as a drain.
  • the N + diffusion layer 20b is provided in a P-type substrate at a predetermined distance from the N + diffusion layer 7b in a predetermined direction in the Y direction (here, a negative direction).
  • the word line 13 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7b and 20b.
  • the N + diffusion layer 20b is formed on the write bit line 16 (/ WBL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, the via 25, the metal wiring 41, and the via 42, which are sequentially stacked from the lower layer. Connected.
  • the N + diffusion layer 7b is connected to the lower terminal n2 of the MTJ element 10.
  • the gate of the transistor M20 is connected to the word line 13
  • the source is connected to the bit line 16
  • the drain is connected to the lower terminal n2 of the MTJ element 10.
  • the bit line 16 (/ BL) extends in the row direction (Y direction), branches in the column direction (X direction), and is connected to the via 25. For this reason, the memory cells 100 in the same column are connected to the common bit line 16.
  • a read bit line 17 (RBL) extending in the row direction (Y direction) is formed in the fifth wiring layer M5 above the bit line 16.
  • the longitudinal direction of the free magnetic layer 3 has an angle with respect to the column direction (X direction), and the free magnetic layer MOS transistors M10 and M20 having a channel direction in the row direction (a negative direction in the Y direction) are formed in the lower terminals n1 and n2 provided at both ends of 3, respectively. Therefore, for example, the memory cell 100-11 includes a rectangle (cell size 2F ⁇ 3F) including the word line 14-0 and the bit line 15-1, and a rectangle (cell cell) including the word line 13-1 and the bit line 16-1. Size 2F ⁇ 3F). That is, the minimum cell size of the memory cell 100 is “12F2”, and the cell area overhead is zero.
  • the distance between the hard layers 4a and 4b can be made 1 / cos ⁇ times longer than before.
  • ⁇ 45 °
  • the distance between the hard layers 4a and 4b can be made 1.41 times longer than the conventional one. This corresponds to securing a maximum distance of about 0.4 F between the hard layers 4a and 4b and the reference layer 2.
  • the memory cell to be written or read can be selected with high accuracy without being in a deselection state.
  • the write current can be reduced to 1 mA or less, and the peripheral circuit can be simplified. Therefore, according to the present invention, the cell occupancy rate in the MRAM can be increased to the same level as the DRAM, and as a result, an increase in memory capacity can be realized.
  • the odd-numbered rows of memory cells 100- (ij + 1) (100-i1, 100-i3) located on the Y direction positive side with respect to the word line 14
  • the structure of the even-numbered memory cells 100-ij (100-i0, 100-i2,...) Located on the Y direction negative side is the same.
  • the structures of the even-numbered memory cell 100-ij and the odd-numbered memory cell 100-i (j + 1) are rotationally symmetric in which one of them is rotated 180 ° about one point on the shared word line 14 in the XY plane. The structure is shown.
  • the word line 14- (j / 2) commonly connected to the two memory cells 100- (ij + 1) and 100-ij adjacent in the column direction (Y direction) has two memory cells 100- (ij + 1) and 100 It is provided between the word line 13- (j + 1) and the word line 13-j that are uniquely connected to each of -ij.
  • the memory array 101 includes a plurality of two rows of memory cell groups that share the word line 14 and are connected to different word lines 13.
  • the word line 14 is commonly connected to the memory cell 100 every two rows in the MRAM in the present embodiment, so that normally two word lines are required for each memory cell 100.
  • each bit line (sub bit line) of a plurality of memory arrays is connected to a main bit line via a plurality of switch circuits (dividing bit lines), and a memory cell is selected by a control signal from the main bit line. Do. In this way, by selecting a memory cell with a main bit line that is not directly connected to the memory array, the parasitic capacitance of the bit line when selecting the memory cell can be reduced, and the access speed to the memory is increased. it can. However, when the bit line is divided, the cell occupancy rate decreases due to the area overhead.
  • the size of the MRAM layer (MTJ element 10) and the cell size that is the minimum area while ensuring the process margin are maintained.
  • the number of word lines can be reduced.
  • the method for selecting the row address (the operation of the row decoder) is the same as that in the first embodiment, so that the description thereof is omitted.
  • a column address selection method different from that of the first embodiment will be described in detail.
  • a write to which a memory cell 100 to be accessed (selected) is connected with a complementary voltage corresponding to write information in a state where the adjacent word lines 13 and 14 are activated (set to high level).
  • bit lines 15, 16 (WBL, / WBL) are all set to a low level, and all read bit lines 17 are set to a high impedance state or to a low level (for example, ground level).
  • a write current is supplied to the selected cell, the magnetization of the free magnetic layer 3 of the MTJ element 10 is reversed, and information is rewritten.
  • the voltage Vc of about 0.3 V is applied to the read bit line 17 connected to the selected cell while the word lines 13 and 14 to be accessed (selected) are set to the high level. And the sense current Is flowing through the MTJ element 10 of the selected cell is detected. At this time, all the unselected read bit lines are set to a high impedance state, and all the write bit lines are set to a low level (for example, a ground level).
  • the selection control of the MTJ element 10 is performed by the two transistors M10 and M20.
  • the MTJ element 10 is controlled by the four transistors M11, M12, M21, and M22. Perform selection control to The other points are the same as in the second embodiment. Below, it demonstrates centering on the location different from 2nd Embodiment.
  • FIG. 22 is a circuit diagram showing a configuration of the MRAM cell (memory cell 100) according to the third embodiment of the present invention.
  • the memory cell 100 according to the third embodiment is an MRAM cell having a so-called 4T1MTJ cell configuration including four transistors M11, M12, M21, and M22 and a three-terminal MTJ element 10. .
  • the details of the configuration of the memory cell 100 with X rows and i columns in the present embodiment will be described.
  • X, i, and k are integers.
  • the configuration of the memory cell 100 in the present embodiment will be described in detail.
  • the gate of the transistor M11 is connected to the word line 13-k (WL)
  • the source is connected to the write bit line 15-i (WBL)
  • the drain is connected to the lower terminal n1 of the MTJ element 10.
  • the transistor M12 has a gate connected to the word line 14-k (WL), a source connected to the write bit line 15-i (WBL), and a drain connected to the lower terminal n1 of the MTJ element 10.
  • the gate of the transistor M21 is connected to the word line 14- (k + 1) (WL), the source is connected to the write bit line 16-i (/ WBL), and the drain is connected to the lower terminal n2 of the MTJ element 10. .
  • the gate of the transistor M22 is connected to the word line 13-k (WL), the source is connected to the write bit line 16-i (/ WBL), and the drain is connected to the lower terminal n2 of the MTJ element 10.
  • the MTJ element 10 is a variable resistance element and includes lower terminals n1, n2, and n3.
  • the lower terminal n1 is connected to the bit line 15-i via the transistors M11 and M12, and the lower terminal n2 is connected to the bit line 16-i via the transistors M21 and M22.
  • the lower terminal n3 is connected to the read bit line 17-i (RBL).
  • FIG. 23 is a circuit diagram showing a configuration of a memory array 101 in which the memory cells 100 shown in FIG. 22 are arranged in 4 rows ⁇ 3 columns.
  • the same i columns of memory cells 100 have the same write bit lines 15-i, 16-i and read cells. Connected to bit line 17-i.
  • the memory cell 100 is connected to three bit lines.
  • the memory cell 100 shares the word line 14 with the adjacent memory cell 100 in the row direction (Y direction), and the memory cells 100 in the same column are connected to the common bit lines 15, 16, and 17.
  • FIGS. 24A to 24E are plan views showing the layout structure of the memory array shown in FIG. 24A to 24E show, as an example, plan views of the memory array 101 using the domain wall motion type MTJ element 10.
  • FIG. 25 is a cross-sectional view taken along the line H-H ′ in FIGS. 24A to 24E.
  • 26 is a cross-sectional view taken along the line I-I ′ of FIGS. 24A to 24E.
  • FIG. 27 is a cross-sectional view taken along line J-J ′ in FIGS. 24A to 24E.
  • FIG. 24A is a plan view showing a structure from the substrate to the MTJ element formation layer (first via formation layer V1) immediately below the second wiring layer M2.
  • FIG. 24B is a plan view showing a structure from the second wiring layer M2 to the second via formation layer V2 immediately below the third wiring layer M3.
  • FIG. 24C is a plan view showing a structure from the third wiring layer M3 to the third via formation layer V3 immediately below the fourth wiring layer M4.
  • FIG. 24D is a plan view showing a structure from the fourth wiring layer M4 to the fourth via formation layer V4 immediately below the fifth wiring layer M5.
  • FIG. 24E is a plan view showing the structure above the fifth wiring layer.
  • the free magnetic layer 3 of the memory cell 100 in the present embodiment has a direction at a predetermined angle with respect to the column direction (X direction) in the XY plane, as in the second embodiment. Is extended in the longitudinal direction.
  • the free magnetic layer 3 is extended in a direction (angle ⁇ ) different from the extending direction of the word lines 13 and 14. It becomes.
  • the structure of the MTJ element 10 in the present embodiment is the same as that of the second embodiment, and thus detailed description thereof is omitted. However, in this embodiment, all the MTJ elements 10 on the memory array 101 have the same structure. Further, the word lines 13 and the word lines 14 are alternately arranged in the column direction (Y direction).
  • the transistor M12 includes a word line 14 that functions as a gate, an N + diffusion layer 20a that functions as a source, and an N + diffusion layer 7a that functions as a drain.
  • the N + diffusion layer 20a is provided in a P-type substrate at a predetermined distance from the N + diffusion layer 7a in a predetermined direction in the Y direction (here, a negative direction).
  • the word line 14 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7a and 20a.
  • the N + diffusion layer 20 a is connected to the write bit line 15 (WBL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, and the via 25, which are sequentially stacked from the lower layer.
  • the N + diffusion layer 7a is connected to the lower terminal n1 of the MTJ element 10.
  • the transistor M11 includes a word line 13 that functions as a gate, an N + diffusion layer 20b that functions as a source, and an N + diffusion layer 7a that functions as a drain.
  • the N + diffusion layer 20b is provided in a P-type substrate at a predetermined distance from the N + diffusion layer 7a in a predetermined direction in the Y direction (in this case, a positive direction).
  • the word line 13 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7a and 20b.
  • the N + diffusion layer 20 b is connected to the write bit line 15 (WBL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, and the via 25, which are sequentially stacked from the lower layer.
  • the N + diffusion layer 7a is connected to the lower terminal n1 of the MTJ element 10.
  • bit line 15 extends in the row direction (Y direction)
  • the memory cells 100 in the same column are connected to the common bit line 15.
  • a write bit line 16 extending in the row direction (Y direction) is formed in the fourth wiring layer M4 above the bit line 15, and the fifth wiring layer M5 above the bit line 15 is formed on the fourth wiring layer M4.
  • the read bit line 17 RBL extending in the row direction (Y direction) is formed.
  • the transistor M22 includes a word line 13 that functions as a gate, an N + diffusion layer 20c that functions as a source, and an N + diffusion layer 7b that functions as a drain.
  • the N + diffusion layer 20c is provided in a P-type substrate at a predetermined distance from the N + diffusion layer 7b in a predetermined direction in the Y direction (here, a negative direction).
  • the word line 13 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7b and 20c.
  • the N + diffusion layer 20c is formed on the write bit line 16 (/ WBL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, the via 25, the metal wiring 27, and the via 28, which are sequentially stacked from the lower layer. Connected.
  • the N + diffusion layer 7b is connected to the lower terminal n2 of the MTJ element 10.
  • the transistor M21 includes a word line 13 that functions as a gate, an N + diffusion layer 20d that functions as a source, and an N + diffusion layer 7b that functions as a drain.
  • the N + diffusion layer 20d is provided in a P-type substrate at a predetermined distance from the N + diffusion layer 7b in a predetermined direction in the Y direction (in this case, a positive direction).
  • the word line 13 extends in the column direction (X direction) on the P-type substrate between the N + diffusion layers 7b and 20d.
  • the N + diffusion layer 20d is formed on the write bit line 16 (/ WBL) via the contact 21, the metal wiring 22, the via 23, the metal wiring 24, the via 25, the metal wiring 27, and the via 28, which are stacked in order from the lower layer. Connected.
  • the N + diffusion layer 7b is connected to the lower terminal n2 of the MTJ element 10.
  • the gate of the transistor M21 is connected to the word line 13
  • the source is connected to the bit line 16
  • the drain is connected to the lower terminal n2 of the MTJ element 10.
  • the bit line 16 (/ BL) extends in the row direction (Y direction), branches in the column direction (X direction), and is connected to the via 25. For this reason, the memory cells 100 in the same column are connected to the common bit line 16. Further, a read bit line 17 (RBL) extending in the row direction (Y direction) is formed in the fifth wiring layer M5 above the bit line 16.
  • the memory array 101 is configured with the memory cells 100-ij and 100-i (j + 1) in two adjacent rows commonly connected to the word line 14 as one unit.
  • the configurations of the odd-numbered memory cells 100 and the even-numbered memory cells 100 are different, it is difficult to continuously lay out the diffusion layers and wirings in the same pattern in the memory array 101.
  • the third embodiment since all the memory cells 100 on the memory array 101 can have the same structure, it is possible to continuously lay out diffusion layers and wirings with the same pattern.
  • the longitudinal direction of the free magnetic layer 3 has an angle with respect to the column direction (X direction), and the lower terminals n1 provided at both ends of the free magnetic layer 3 , N2, four MOS transistors M11, M12, M21, and M22 are formed with the row direction (Y direction) as the channel direction. Therefore, for example, the memory cell 100-11 includes a rectangle (cell size 2F ⁇ 4F) including the word lines 13-1 and 14-1 and the bit line 15-1, and the word lines 13-1 and 14-2 and the bit line. This is a combination of a rectangle (cell size 2F ⁇ 4F) having 16-1.
  • the number of transistors is increased to four compared to the second embodiment, so that the cell area minimized by the design rule is 16F2.
  • the minimum cell size of the memory cell 100 is “16F2”, so the cell area overhead is zero.
  • the hard layer The distance between 4a and 4b (between lower terminals n1 and n2) can be made 1 / cos ⁇ times longer than before.
  • ⁇ 45 °
  • the distance between the hard layers 4a and 4b (between the lower terminals n1 and n2) can be made 1.41 times longer than the conventional one. This corresponds to securing a maximum distance of about 0.4 F between the hard layers 4a and 4b and the reference layer 2.
  • the present embodiment similarly to the first and second embodiments, only the memory cell that is the target of data writing or reading can be selected with high accuracy without entering the deselection state. Further, by increasing the distance between the hard layers 4a and 4b and the end of the reference layer 2, the write current can be reduced to 1 mA or less, and the peripheral circuit can be simplified. Therefore, according to the present invention, the cell occupancy rate in the MRAM can be increased to the same level as the DRAM, and as a result, an increase in memory capacity can be realized.
  • the memory array 101 includes a plurality of two rows of memory cell groups that share the word line 14 and are connected to different word lines 13.
  • the size of the MRAM layer (MTJ element 10) and the cell size that is the minimum area while ensuring the process margin are maintained.
  • the number of word lines can be reduced.
  • FIG. 28 is a block diagram showing a configuration in the third embodiment of the semiconductor memory device on which the MRAM according to the present invention is mounted.
  • word line 14-k is commonly connected to memory cell 100-ik and memory cell 100-i (k-1) adjacent in the row direction.
  • the word line 14-k + 1 is commonly connected to the memory cell 100-ik and the memory cell 100-i (k + 1) adjacent in the row direction.
  • the word lines 13- (k-1), 13-k, 13- (k + 1) are dedicated words for the memory cells 100-i (k-1), 100-ik, 100-i (k + 1), respectively. Become a line.
  • FIG. 29 is a circuit diagram showing a partial configuration of the row decoder shown in FIG.
  • the circuit (logic circuit 111) is shown.
  • the logic circuit 111 according to the third embodiment includes NAND circuits 132, 134, and 136, a NOT circuit 135, and buffers 137 and 138.
  • a NAND circuit 131 for driving the word line 13- (k + 2) is provided via the NOT circuit 139.
  • a NAND circuit 133 that drives the word line 13-k is provided via the NOT circuit 140.
  • the outputs of the NAND circuits 131 and 132 are input to the NAND circuit 134, and the NAND operation result is output to the word line 14- (k + 2) via the buffer 137. That is, the OR operation result of the lower k + 3 bit signal and the lower k + 2 bit signal in the 8-bit address signals “X012”, “X345”, “X678” is output to the word line 14- (k + 2). Will be. Therefore, the word line 14- (k + 2) is activated (becomes high level) when at least one of the word lines 13- (k + 1) and 13- (k + 2) is activated.
  • the outputs of the NAND circuits 132 and 133 are input to the NAND circuit 136, and the NAND operation result is output to the word line 14- (k + 1) via the buffer 138. That is, the OR operation result of the lower k + 2 bit signal and the lower k + 1 bit signal in the 8-bit address signals “X012”, “X345”, “X678” is output to the word line 14- (k + 1). Will be. Therefore, the word line 14- (k + 1) is activated (becomes high level) when at least one of the word lines 13- (k + 1) and 13-k is activated.
  • the NAND circuit 132 outputs the NAND operation result of the decoding signal of the lower second bit of each of the address signals “X012”, “X345”, and “X678” to the NAND circuits 134 and 136 and the NOT circuit 135.
  • the NAND circuit 131 outputs the NAND operation result of the decode signal of the lower third bit of each of the address signals “X012”, “X345”, and “X678” to the NOT circuit 139 and the NAND circuit 134.
  • the NAND circuit 133 outputs the NAND operation result of the decode signal of the lower first bit in each of the address signals “X012”, “X345”, and “X678” to the NOT circuit 140 and the NAND circuit 136.
  • the NAND circuit 134 outputs the NAND operation result of the input signal to the word line 14-2 via the buffer 137.
  • the NOT circuit 135 outputs an inverted signal of the input signal from the NAND circuit 132 to the word line 13-1. Further, the NAND circuit 136 outputs the NAND operation result of the input signal to the word line 14-1 via the buffer 138.
  • FIG. 30 is an example of a truth table showing the operation of the row decoder 102 shown in FIG.
  • FIG. 30 shows a truth table showing the word lines 13 and 14 activated corresponding to the selected row address “X”.
  • the row decoder 102 sets only three word lines 14-k, 13-k, 14- (k + 1) to a high level, The other word lines 13 and 14 are set to a low level.
  • the row decoder 102 sets the word lines 13-0, 14-0, and 14-1 to high level, All other word lines 13 and 14 are set to a low level.
  • the row decoder 102 uses the word line 14-0 and the word lines 13-1, 14-1, 14- 2 is set to the high level, and the other word lines 13 and 14 are all set to the low level.
  • the access method to the memory cell 100 is the same as that of the second embodiment except that the row address selection method is different.
  • the write information is stored in the state where the word lines 13-k, 14-k, 14- (k + 1) are set to the high level.
  • a corresponding complementary voltage is applied to the write bit lines 15 and 16 (WBL, / WBL) to which the memory cell 100 to be accessed (selected) is connected.
  • the other unselected word lines and unselected write bit lines are all set to a low level, and all read bit lines 17 are set to a high impedance state or to a low level (for example, ground level).
  • the ideal cell area of the memory cell 100 in the third embodiment is 16F 2, which is about 1.3 times that of the first and second embodiments.
  • the write current that can be supplied to the memory cell 100 can be doubled.
  • the patterns of the MRAM layer (MTJ element 10) are equally spaced. For this reason, the leakage magnetic field between adjacent cells becomes uniform and becomes magnetically uniform in all cells.
  • the longitudinal direction of the free magnetic layer 3 (conductive layer) in the MTJ element 10 is different from the row direction (X direction) of the memory cell column.
  • the distance between the lower electrodes (hard layers 4a and 4b) and the barrier layer 9 along the free magnetic layer 3 is set to several tens of nm without changing the length of the memory cell 100 in the row direction (X direction). This can be ensured. That is, according to the present invention, the free layer region where the reference layer 2 is not provided can be widened without increasing the cell size of the memory cell 100, and the domain wall can be prevented from stopping in this region.
  • the present invention can also be applied to an MRAM using a magnetic field writing type MTJ element as shown in FIG. 2 within a technically consistent range.
  • a magnetic field writing type MRAM as described above, the length of the memory cell in the row direction (X direction) is not changed, and the gap between the lower electrode and the barrier layer along the free magnetic layer is changed. Can be ensured by several tens of nm or more. Thereby, even when the surface of the free magnetic layer is flattened to the level of the atomic layer, it is possible to appropriately form the barrier layer and to suppress an increase in the cell size of the memory cell.
  • the memory cells 100 that are selectively controlled by a plurality of different word lines share one of the word lines with the memory cells in the adjacent rows, so that the number of word lines is reduced and efficient.
  • Memory cells can be arranged. As a result, the area cost of the MRAM can be reduced.
  • the embodiment of the present invention has been described in detail above, but the specific configuration is not limited to the above-described embodiment, and changes within a scope not departing from the gist of the present invention are included in the present invention. .
  • the first to third embodiments can be combined within the technically possible range.
  • the MOSFET is described as an example of the selection control transistor.
  • a transistor having another structure may be used as long as the switching operation is possible.
  • a plurality of memory cells arranged in a row direction and a column direction perpendicular to the row direction; A first word line extending in the column direction; A second word line extending in the column direction,
  • Each of the plurality of memory cells includes A magnetoresistive element having a first lower terminal and a second lower terminal connected to both ends of a conductive layer whose longitudinal direction is different from the column direction; A first transistor having a drain connected to the first lower terminal and a gate connected to the first word line; A second transistor having a drain connected to the second lower terminal and a gate connected to the second word line; A gate of the first transistor of each of at least two memory cells adjacent in the row direction in the plurality of memory cells is connected to the common first word line.
  • Each of the plurality of memory cells includes A first bit line extending in the column direction and connected to a source of the first transistor; A second bit line extending in the column direction and connected to a source of the second transistor, In the plurality of memory cells, one of the first transistors of the two memory cells adjacent in the column direction and the other second transistor are connected to the common first bit line, and the other first transistor The one second transistor is connected to the common second bit line.
  • a third bit line for reading extending in the row direction and connected to an upper terminal of the magnetoresistive element;
  • the first bit line and the second bit line are used as a write bit line.
  • the first transistor is formed in a lower layer of the first lower terminal and is provided at a position spaced apart from the first diffusion layer in a first direction in the row direction by a predetermined distance from the first diffusion layer functioning as a drain.
  • a second diffusion layer functioning as a source, The first word line is provided on a substrate between the first diffusion layer and the second diffusion layer and functions as a gate of the first transistor;
  • the second transistor is formed below the second lower terminal and is provided at a position spaced apart from the third diffusion layer functioning as a drain by a predetermined distance from the first diffusion layer in the first direction.
  • a fourth diffusion layer functioning as The second word line is provided on a substrate between the third diffusion layer and the fourth diffusion layer, and functions as a gate of the second transistor.
  • the plurality of memory cells include First memory cells arranged in odd rows; A second memory cell adjacent to the first memory cell and disposed in an even number of rows, The first word line commonly connected to the first memory cell and the second memory cell includes a word line uniquely connected to the first memory cell and a word uniquely connected to the second memory cell.
  • Semiconductor memory device provided between the wires.
  • the first memory cell includes the first transistor and the second transistor
  • the second memory cell includes A magnetoresistive element having a third lower terminal and a fourth lower terminal connected to both ends of the conductive layer whose longitudinal direction is different from the column direction; A third transistor having a drain connected to the third lower terminal and a gate connected to the second word line; And a fourth transistor having a drain connected to the fourth lower terminal and a gate connected to the first word line.
  • a memory array comprising the plurality of memory cells, the first word line, and the second word line;
  • a row decoder for selecting a memory cell row to be accessed by outputting a control signal to the first word line and the second word line;
  • the row decoder activates the first word line and the second word line connected to a memory cell to be accessed and deactivates other word lines.
  • Each of the plurality of memory cells includes A third word line extending in the column direction; A third transistor having a drain connected to the first lower terminal and a gate connected to the second word line; A fourth transistor having a drain connected to the second lower terminal and a gate connected to the third word line; The second word line is provided between the first word line and the third word line, In the plurality of memory cells, the second memory cell adjacent to the first memory cell on the positive side in the row direction and the first memory cell are commonly connected to the third word line, and are connected to the first memory cell. The third memory cell adjacent to the negative side in the row direction and the first memory cell are commonly connected to the first word line.
  • the first transistor is formed in a lower layer of the first lower terminal and is provided at a position spaced apart from the first diffusion layer in a first direction in the row direction by a predetermined distance from the first diffusion layer functioning as a drain.
  • a second diffusion layer functioning as a source, The first word line is provided on a substrate between the first diffusion layer and the second diffusion layer and functions as a gate of the first transistor;
  • the second transistor is formed below the second lower terminal and is provided at a position spaced apart from the third diffusion layer functioning as a drain by a predetermined distance from the first diffusion layer in the first direction.
  • a fourth diffusion layer functioning as The second word line is provided on a substrate between the third diffusion layer and the fourth diffusion layer, and functions as a gate of the second transistor.
  • the third transistor functions as a drain.
  • the fourth transistor is formed in a lower layer of the second lower terminal and is provided at a position spaced apart from the third diffusion layer in the second direction by a predetermined distance from the third diffusion layer functioning as a drain.
  • a sixth diffusion layer functioning as The first word line is provided on a substrate between the third diffusion layer and the sixth diffusion layer, and functions as a gate of the fourth transistor.
  • a memory array comprising the plurality of memory cells, the first word line, the second word line, and the third word line;
  • a row decoder for selecting a memory cell row to be accessed by outputting a control signal to the first word line, the second word line, and the third word line;
  • the row decoder activates the first word line, the second word line, and the third word line connected to the memory cell to be accessed, and deactivates the other word lines.
  • the step of arranging the plurality of memory cells includes: Forming a magnetoresistive element having a conductive layer connected to the first lower terminal and the second lower terminal; Forming a first transistor having a drain connected to the first lower terminal and a gate connected to the first word line; Forming a second transistor having a drain connected to the second lower terminal and a gate connected to the second word line;
  • the step of forming the magnetoresistive element comprises the step of forming a conductive layer so that both ends are connected to the first lower terminal and the second lower terminal, and the longitudinal direction is different from the column direction, A method of manufacturing a semiconductor memory device, wherein the gates of the first transistors of at least two memory cells adjacent in the row direction in the plurality of memory cells are connected to the common first word line.
  • the step of forming the first transistor includes a step of forming a first diffusion layer functioning as a drain below the first lower terminal, and a predetermined spacing from the first diffusion layer in the first direction in the row direction.
  • Forming a second diffusion layer functioning as a source at the position The step of forming the second transistor includes a step of forming a third diffusion layer functioning as a drain below the second lower terminal, and a position spaced apart from the first diffusion layer in the first direction by a predetermined distance.
  • Forming the magnetoresistive element comprises forming the first lower terminal on the first diffusion layer; and forming the second lower terminal on the second diffusion layer;
  • the step of extending the first word line comprises the step of forming the first word line as a gate of the first transistor on a substrate between the first diffusion layer and the second diffusion layer,
  • the step of extending the second word line includes the step of forming the second word line functioning as a gate of the second transistor on a substrate between the third diffusion layer and the fourth diffusion layer.
  • the step of forming the first transistor includes a step of forming a first diffusion layer functioning as a drain below the first lower terminal, and a predetermined spacing from the first diffusion layer in the first direction in the row direction.
  • Forming a second diffusion layer functioning as a source at the position The step of forming the second transistor includes a step of forming a third diffusion layer functioning as a drain below the second lower terminal, and a position spaced apart from the first diffusion layer in the first direction by a predetermined distance.
  • the step of forming the third transistor is spaced apart from the first diffusion layer in a second direction opposite to the first direction and the step of forming the first diffusion layer functioning as a drain.
  • Forming a fifth diffusion layer functioning as a source at a position The step of forming the fourth transistor includes a step of forming the third diffusion layer functioning as a drain below the second lower terminal and a predetermined distance from the third diffusion layer in the second direction.
  • Forming a sixth diffusion layer functioning as a source at a position Forming the magnetoresistive element comprises forming the first lower terminal on the first diffusion layer; and forming the second lower terminal on the second diffusion layer;
  • the step of extending the first word line includes forming the first word line on the substrate between the first diffusion layer and the second diffusion layer and between the first diffusion layer and the fifth diffusion layer. Forming the first word line as a gate of a transistor;
  • the step of extending the second word line includes forming the second transistor on the substrate between the third diffusion layer and the fourth diffusion layer and between the third diffusion layer and the sixth diffusion layer. Forming the second word line functioning as a gate of Manufacturing method of semiconductor memory device.

Abstract

　本発明によるメモリセル１００における磁気抵抗素子１０は、長手方向が列方向（Ｘ方向）と異なる方向である導電層３の両端に接続された第１下部端子ｎ１と第２下部端子ｎ２を有する。又、複数のメモリセル１００において行方向（Ｙ方向）に隣接する少なくとも２つのメモリセル１００のそれぞれの第１トランジスタＭ１のゲートは、共通の第１ワード線１４に接続される。これにより、セル面積を増加させることなくＭＲＡＭにおけるセル構造の寸法的、プロセス的なマージンを確保することが可能となる。

Description

[規則37.2に基づきISAが決定した発明の名称]　半導体記憶装置
　本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関し、特に、ＭＲＡＭのレイアウトに関する。
　磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙと称す）は、読み書き回数が無制限、低電圧動作、高速動作が可能な不揮発性メモリである。そのＭＲＡＭのメモリセルは、データを記憶する素子として磁気抵抗素子（例示：ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌｉｎｇ　Ｊｕｎｃｔｉｏｎ）素子）を含んでいる。
　ＭＲＡＭのメモリセルの書き込み方法として、２軸書き込み方式が用いられてきた。２軸書き込み方式では、直交する２本の配線（例示：ワード線及びビット線）の各々に書き込み電流を流し、その電流が生成する合成磁場により、選択されたメモリセル（以下、選択セルと称す）の磁気抵抗素子の磁化を反転させる。２軸書き込み方式ＭＲＡＭのメモリセルは１Ｔ１ＭＴＪセル構成である。すなわち、メモリセルは、磁気抵抗素子としての１つのＭＴＪ素子（１ＭＴＪ）と、読出し動作時にメモリセルを選択するための１つのセルトランジスタ（１Ｔ）とから構成されている。このメモリセルの面積は理想的に８Ｆ２（Ｆは製造上の最小配線幅、及び配線間隔の寸法）を実現でき、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）並みのセルサイズを実現できる可能性がある。しかし、２軸書き込み方式では、非選択のメモリセル（以下、非選択セルと称す）にも磁場が印加される状態（以下、半選択状態と称す）が存在する。そのため、書き込みの動作マージンが狭いという欠点を有していた。又、典型的に書き込み電流は５ｍＡ程度と大きいため、セル占有率を高めて大容量化することも困難であった。
　この問題を解決するために、いくつかの技術が提案されている。例えば、２Ｔ１ＭＴＪセル構成のＭＲＡＭは、半選択状態の課題を解決し、書き込み電流を１ｍＡ以下に低減可能なことや周辺回路が簡単にできること等からセル占有率をＤＲＡＭ並みに高めることが可能であり、結果的に大容量化にも適する。２Ｔ１ＭＴＪセル構成のＭＲＡＭは、例えば、特開２００４－３４８９３４に開示されている（特許文献１参照）。
　図１Ａ及び図１Ｂは、特許文献１に記載のＭＲＡＭセル（メモリセル２００）の構成を示す回路図である。図１Ａ及び図１Ｂに示されるように、２Ｔ１ＭＴＪセル構成のメモリセル２００は、磁気抵抗素子としての１つのＭＴＪ素子（１ＭＴＪ）と、書き込み動作時及び読出し動作時にメモリセルを選択するための２つのセルトランジスタＭ１００、Ｍ２００（２Ｔ）とから構成されている。
　図１Ａ及び図１Ｂを参照して２Ｔ１ＭＴＪセル構成のメモリセル２００の動作を説明する。書き込み動作時、ワード線２３０（ＷＬ）がハイレベルに遷移することで、２つのトランジスタＭ１００、Ｍ２００はオン状態となる。それと共に、１ビットの書き込み情報に応じた相補電圧がビット線２１０（ＢＬ）及びビット線２２０（／ＢＬ）に印加される。例えば、選択セルに“０”をライトする場合、ビット線２１０（ＢＬ）にローレベル（ＶＬ）、ビット線２２０（／ＢＬ）にハイレベル（ＶＨ）の相補電圧が印加される。同様に、選択セルに“１”をライトする場合はビット線２１０（ＢＬ）にハイレベル、ビット線２２０（／ＢＬ）にローレベルの相補電圧が印加される。これらの動作によって、トランジスタＭ１００、Ｍ２００間に図１Ａに示すような書き込み電流Ｉｗが導通することで、選択セルのＭＴＪ素子３００のみの磁化状態が反転し、選択セルのみの１ビット情報が書き換られる。すなわち、２Ｔ１ＭＴＪセル構成の場合、書き込み動作時におけるメモリセルの選択性を改善することが可能である。
　図１Ｂに示すように、読出し動作時にも、２つのトランジスタＭ１００、Ｍ２００を介して選択セルだけに読み出し電流Ｉｓを導通することができる。この場合は、ビット線２１０（ＢＬ）とビット線２２０（／ＢＬ）の両方に０．３Ｖ程度の電圧Ｖｃが印加されることで、片側端子ｎ３０が接地されたＭＴＪ素子３００に対し、選択セルのトランジスタＭ１００、Ｍ２００を介して読み出し電流Ｉｓが流れる。この電流Ｉｓを検出することでＭＴＪ素子３００の抵抗値を検出し、選択セルに記録された情報を読み出すことができる。
　２Ｔ１ＭＴＪ構成のメモリセル２００には、図１Ａに示すような３端子のＭＴＪ素子３００の利用が望まれる。代表的な３端子ＭＴＪ素子（ＭＴＪ素子３００）の構造を示す断面図を、図２及び図３に示す。図２は、磁場書き方式のＭＴＪ素子３００の構造を示す断面図である。図２に示すＭＴＪ素子３００は、下部端子ｎ１０と下部端子ｎ２０を両端とする非磁性金属層２０４、フリー磁性層２０３、バリア層２０２、ピン磁性層２０１を備える。非磁性金属層２０４の上層に、フリー磁性層２０３、バリア層２０２、ピン磁性層２０１が順に積層され、ピン磁性層２０１が上部端子ｎ３０となる。ここで、ピン磁性層２０１の磁化は面内方向に固定化されている。図２に示すＭＴＪ素子３００では、非磁性金属層２０４に流れる書き込み電流が生成する磁場によってフリー磁性層２０３のみの磁化が反転して１ビット情報を書き換えることができる。
　図３を参照して、３端子ＭＴＪ素子の構造の他の一例について説明する。図３は、磁壁移動方式のＭＴＪ素子３００の構造を示す断面図である。図３に示すＭＴＪ素子３００は、下部端子ｎ１０に接続されたハード磁性層２０８ａ、下部端子ｎ２０に接続されたハード磁性層２０８ｂ、フリー磁性層２０７、バリア層２０６、リファレンス磁性層２０５を備える。ハード層２０８ａ、２０８ｂの直上にフリー磁性層２０７が積層される。更に、フリー磁性層２０７において、下層にハード磁性層２０８ａ、２０８ｂが形成されていない領域の直上にバリア層２０６を挟んでリファレンス磁性層２０５が積層され、それが上部端子ｎ３０となる。
　図３では、全ての磁性層が積層面に対して垂直方向（ｚ方向）に磁化されている場合を図示している。例えば、ハード磁性層２０８ａは上向き（ｚ方向へ正の向き）に磁化が固定化され、ハード磁性層２０８ｂは下向き（ｚ方向へ負の向き）に磁化が固定化され、さらにリファレンス磁性層２０５は上向きに磁化が固定化されている。この場合、ハード磁性層２０８ａの真上のフリー磁性層領域は上向き、ハード磁性層２０８ｂの真上のフリー磁性層領域は下向きに、磁化がそれぞれ固定化される。フリー磁性層２０７の下層にハード磁性層２０８ａ、２０８ｂが形成されていないフリー磁性層領域は、磁化が自由に書き換えられる領域である。このため、ハード磁性層２０８ａ、２０８ｂのどちらか一方側に磁壁が形成されることになる。例えば、図２（ｂ）では、ハード磁性層２０８ａの近傍に磁壁が形成され、下層にハード磁性層２０８ａ、２０８ｂが形成されていないフリー磁性層領域の磁化状態は下向きとなる。この状態で端子ｎ２０からｎ１０の向きに電流が供給されると、スピン偏極電流の作用によって、この磁壁は右方向（Ｘ方向へ正の向き）に移動し、ハード磁性層２０８ｂの近傍で停止する。これにより、下層にハード磁性層２０８ａ、２０８ｂが形成されていないフリー磁性層領域の磁化状態は上向きに遷移する。更に、端子ｎ１０からｎ２０の向きに電流が供給されると、スピン偏極電流の作用によって、磁壁は左方向（Ｘ方向へ負の向き）に移動し、ハード磁性層２０８ａの近傍で停止する。これにより、下層にハード磁性層２０８ａ、２０８ｂが形成されていないフリー磁性層領域の磁化状態は下向きに遷移する。この様な動作によって、１ビットの情報を書き換えることができる。
　図１Ａ及び図１Ｂに示されるメモリセル２００をマトリックス状に配置することでアレイ化されたメモリアレイが形成される。図４は、図１Ａ及び図１Ｂに示すメモリセル２００を４行×３列分アレイ化したメモリアレイの構成を示す回路図である。図５Ａ～図５Ｃは、図４に示すメモリアレイのレイアウト構造を示す平面図である。図５Ａ～図５Ｃでは、磁壁移動方式のＭＴＪ素子３００を利用したメモリセル２００によって形成されたメモリアレイの平面図の一例が示される。図６は、図５Ａ～図５ＣにおけるＡ－Ａ’断面図である。
　詳細には、図５Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成領域までの構造を示す平面図である。図５Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下のコンタクト形成領域までの構造を示す平面図である。図５Ｃは第３配線層より上層の構造を示す平面図である。
　図５Ａ～図５Ｃ、及び図６を参照して、Ｐ型基板上に形成されたＮ＋拡散層２１１ａ上には、下部端子ｎ１０を形成するコンタクト２１０ａ、金属配線２０９ａが順に積層され、その上層にハード層２０８ａが形成される。又、Ｐ型基板上に形成されたＮ＋拡散層２１１ｂ上には、下部端子ｎ２０を形成するコンタクト２１０ｂ、金属配線２０９ｂが順に積層され、その上層にハード層２０８ｂが形成される。ハード層２０８ａ、２０８ｂの上層には、フリー磁性層２０７が形成され、下層にハード層２０８ａ、２０８ｂが形成されていないフリー磁性層２０７の上層にバリア層２０６及びリファレンス層２０５が形成される。
　図５Ａに例示される様に、設計ルール上最小化したメモリセル２００の理想的な最小面積は１２Ｆ２であり、ビットコストは１Ｔ１ＭＴＪセル構成に比べて１．５倍となる。しかし、２Ｔ１ＭＴＪセル構成は上述の半選択状態の課題を解決できるとともに、書き込み電流を１ｍＡ以下に低減可能なことや周辺回路が簡単にできる。このため、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能であり、結果的に大容量化にも適する。
　磁壁移動方式のＭＴＪ素子を搭載したＭＲＡＭは、例えば特開２００９－９９６２５（特許文献２参照）や特開２００３－２９７０６９（特許文献３参照）に記載されている。特許文献２に記載のＭＲＡＭでは、図４に示すように、ソース電極がビット線２１０（ＢＬ）、２２０（／ＢＬ）のそれぞれに接続され、ドレイン電極がＭＴＪ素子３００の２つの端子ｎ２０、ｎ３０のそれぞれに接続され，ゲートが共通のワード線２３０に接続されたトランジスタＭ１００、Ｍ２００によって、電流Ｉｗ、Ｉｓが制御される。特許文献３に記載のＭＲＡＭでは、ソース電極がビット線２１０（ＢＬ）、２２０（／ＢＬ）のそれぞれに接続され、ドレイン電極がＭＴＪ素子３００の２つの端子ｎ２０、ｎ３０のそれぞれに接続され、ゲートが異なる２つのワード線２３０のそれぞれに接続されたトランジスタＭ１００、Ｍ２００によって、電流Ｉｗ、Ｉｓが制御される。
　又、ＷＯ２００６／０５４５８８には、長手方向がワード線に対して４５°の磁化自由層を有するＭＲＡＭが記載されている（特許文献４参照）。
特開２００４－３４８９３４ 特開２００９－９９６２５ 特開２００３－２９７０６９ ＷＯ２００６／０５４５８８
　２Ｔ１ＭＴＪ構成のメモリセルを設計ルール上最小化したセル・レイアウトを行い１２Ｆ２のセルサイズを実現する場合、以下の課題が存在する。
　例えば、図２に示した磁場書き方式のＭＴＪ素子３００では、下部端子ｎ１０と下部端子ｎ２０に位置するビアの形状端部と、磁気抵抗形成領域（フリー磁性層２０３－バリア層２０２－ピン層２０１）の形状端部とのＸ方向の距離がゼロになる。典型的なバリア層２０２の膜厚は０．３ｎｍ～０．５ｎｍ程度と非常に薄いので、バリア層の短絡を防ぐために磁気抵抗形成領域直下の非磁性金属層２０５の表面を原子層のレベルまで平坦にする必要がある。しかし、下部電極（下部端子ｎ１０、ｎ２０）のビアを製造する段階で、特にビア端部において非磁性金属層２０４に避け難い段差が生じ、後工程のバリア層２０２を適切に形成することが困難となる。
　同様に、例えば、図３に示した磁壁移動方式のＭＴＪ素子３００では、下部端子ｎ１０と下部端子ｎ２０に位置するビア、及び、ハード磁性層２０８ａ、２０８ｂの端部と、バリア層２０６やリファレンス層２０５の端部との距離がゼロになる。バリア層２０６の短絡を防ぐためにはフリー磁性層２０７の表面を原子層のレベルまで平坦にする必要がある。しかし、下部電極（下部端子ｎ１０、ｎ２０）のビア、及びハード磁性層２０８ａ、２０８ｂを製造する段階において、フリー磁性層２０７に避け難い段差が生じ、後工程のバリア層２０６を適切に形成することが困難となる。
　以上のビア段差による影響を最小限にするためには、下部電極ビアとバリア層との間の距離を数１０ｎｍ以上確保する必要がある。
　更に、図３に示した磁壁移動方式のＭＴＪ素子３００において、磁壁幅は数１０ｎｍであり、リファレンス層２０５が設けられていないフリー層領域が広い場合、この領域で磁壁が停止することがある。このため、ハード磁性層２０８ａ、２０８ｂの端部とリファレンス層２０５の端部とのＸ方向の距離がゼロであることは望ましくない。
　以上のことから、図２に示すＭＴＪ素子３００における下部電極ビアと磁気抵抗形成領域、あるいは、図３に示すＭＴＪ素子３００におけるハード層２０８ａ、２０８ｂとリファレンス層２０５のＸ方向の距離を数１０ｎｍ以上離す必要がある。これは、配線工程の最小寸法値のＦ（４０ｎｍ世代のＦ＝６０ｎｍ程度）に比べて無視できない値である。よって、実現可能なセル面積の最小値は理想値である１２Ｆ２よりも大きくなってしまう。
　上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。
　本発明による半導体記憶装置は、行方向（Ｙ方向）及び行方向に直行する列方向（Ｘ方向）に配列される複数のメモリセルと、列方向（Ｘ方向）に延設された第１ワード線と、列方向（Ｘ方向）に延設された第２ワード線とを具備する。複数のメモリセルのそれぞれは、磁気抵抗素子と、第１トランジスタと、第２トランジスタとを備える。磁気抵抗素子は、長手方向が列方向（Ｘ方向）と異なる方向である導電層の両端に接続された第１下部端子と第２下部端子を有する。第１トランジスタは、ドレインが第１下部端子に接続され、ゲートが第１ワード線に接続される。第２トランジスタは、ドレインが第２下部端子に接続され、ゲートが第２ワード線に接続される。又、複数のメモリセルにおいて行方向（Ｙ方向）に隣接する少なくとも２つのメモリセルのそれぞれの第１トランジスタのゲートは、共通の第１ワード線に接続される。
　本発明による半導体記憶装置の製造方法は、列方向（Ｘ方向）に第１ワード線を延設するステップと、列方向に第２ワード線を延設するステップと、列方向（Ｘ方向）及び列方向に直行する行方向（Ｙ方向）に複数のメモリセルを配置するステップとを具備する。複数のメモリセルを配置するステップは、第１下部端子と第２下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、ドレインが第１下部端子に接続され、ゲートが第１ワード線に接続される第１トランジスタを形成するステップと、ドレインが第２下部端子に接続され、ゲートが第２ワード線に接続される第２トランジスタを形成するステップとを備える。磁気抵抗素子を形成するステップは、両端が第１下部端子と第２下部端子に接続され、長手方向が列方向（Ｘ方向）と異なる方向となるように導電層を形成するステップを備える。又、複数のメモリセルにおいて行方向（Ｙ方向）に隣接する少なくとも２つのメモリセルのそれぞれの第１トランジスタのゲートは、共通の第１ワード線に接続される。
　本発明によれば、セル面積を増加させることなくＭＲＡＭにおけるセル構造の寸法的、プロセス的なマージンを確保できる。
　上記発明の目的、効果、特徴は、添付される図面と連携して実施の形態の記述から、より明らかになる。
図１Ａは、特許３８８８４６３号公報に記載のＭＲＡＭセルの構成を示す回路図である。 図１Ｂは、特許３８８８４６３号公報に記載のＭＲＡＭセルの構成を示す回路図である。 図２は、磁場書き方式のＭＴＪ素子の構造を示す断面図である。 図３は、磁壁移動方式のＭＴＪ素子３００の構造を示す断面図である。 図４は、図１Ａに示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。 図５Ａは、図４に示すメモリアレイのレイアウト構造を示す平面図である。 図５Ｂは、図４に示すメモリアレイのレイアウト構造を示す平面図である。 図５Ｃは、図４に示すメモリアレイのレイアウト構造を示す平面図である。 図６は、図５Ａ～図５ＣにおけるＡ－Ａ’断面図である。 図７は、本発明によるＭＲＡＭセルの第１の実施の形態における構成を示す回路図である。 図８は、図７に示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。 図９Ａは、図８に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図９Ｂは、図８に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図９Ｃは、図８に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図１０は、図９Ａ～図９ＣにおけるＢ－Ｂ’断面図である。 図１１は、図９Ａ～図９ＣにおけるＣ－Ｃ’断面図である。 図１２は、図９Ａ～図９ＣにおけるＤ－Ｄ’断面図である。 図１３は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第１の実施の形態における構成を示すブロック図である。 図１４は、図１３に示すロウデコーダの一部の構成を示す回路図である。 図１５は、図１３に示すロウデコーダの動作を示す真理値表の一例である。 図１６は、本発明によるＭＲＡＭセルの第２の実施の形態における構成を示す回路図である。 図１７は、図１６に示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。 図１８Ａは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図１８Ｂは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図１８Ｃは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図１８Ｄは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図１８Ｅは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図１９は、図１８Ａ～図１８ＥにおけるＥ－Ｅ’断面図である。 図２０は、図１８Ａ～図１８ＥにおけるＦ－Ｆ’断面図である。 図２１は、図１８Ａ～図１８ＥにおけるＧ－Ｇ’断面図である。 図２２は、本発明によるＭＲＡＭセルの第３の実施の形態における構成を示す回路図である。 図２３は、図２２に示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。 図２４Ａは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図２４Ｂは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図２４Ｃは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図２４Ｄは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図２４Ｅは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。 図２５は、図２４Ａ～図２４ＥにおけるＨ－Ｈ’断面図である。 図２６は、図２４Ａ～図２４ＥにおけるＩ－Ｉ’断面図である。 図２７は、図２４Ａ～図２４ＥにおけるＪ－Ｊ’断面図である。 図２８は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第３の実施の形態における構成を示すブロック図である。 図２９は、図２８に示すロウデコーダの一部の構成を示す回路図である。 図３０は、図２８に示すロウデコーダの動作を示す真理値表の一例である。
　以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。又、同一又は類似の構成が複数あり、それぞれを区別する場合、同一の参照番号に付番を付して説明する。以下の実施の形態では、説明の便宜上、一例として磁壁移動方式の３端子ＭＴＪ素子を利用したＭＲＡＭについて、その構成及び動作を説明する。
　１．第１の実施の形態　図７から図１５を参照して、本発明によるＭＲＡＭの第１の実施の形態における構成及び動作の詳細を説明する。図７は、本発明によるＭＲＡＭセル（メモリセル１００）の第１の実施の形態における構成を示す回路図である。図７を参照して、第１の実施の形態におけるメモリセル１００は、２個のトランジスタＭ１０、Ｍ２０と、３端子のＭＴＪ素子１０を備える、所謂２Ｔ１ＭＴＪセル構成のＭＲＡＭセルである。
　メモリセル１００は、行方向、及び行方向に直行する列方向に配列された（アレイ状に配置された）メモリアレイとして利用される。図７を参照して、本実施の形態におけるＸ行、ｉ列に配置されるメモリセル１００の構成の詳細を説明する。ここでは、偶数行（Ｘ＝ｊ行）のメモリセル１００－ｉｊと、奇数行（Ｘ＝ｊ＋１）のメモリセル１００－ｉ（ｊ＋１）について説明する。ただし、Ｘ、ｉは整数であり、ｊは０又は正の偶数である。本実施の形態では、偶数行（Ｘ＝ｊ行）のメモリセル１００－ｉｊと奇数行（Ｘ＝ｊ＋１行）のメモリセル１００－ｉ（ｊ＋１）は、それぞれ固有のワード線１３に接続されるとともに、共通のワード線１４－（ｊ／２）に接続される。以下、それぞれの構成を詳細に説明する。
　奇数行（ｊ＋１行）のメモリセル１００－ｉ（ｊ＋１）は、ｊ＋１行に固有のワード線１３－（ｊ＋１）に接続されたトランジスタＭ２０と、ワード線１４－（ｊ／２）に接続されたトランジスタＭ１０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ１０のゲートはワード線１４－（ｊ／２）（ＷＬ）に接続され、ソースはビット線１１－ｉ（ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ２０のゲートは、ワード線１３－（ｊ＋１）（ＷＬ）に接続され、ソースはビット線１２－ｉ（／ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ１０、Ｍ２０を介してビット線１１－ｉ（ＢＬ）、１２－ｉ（／ＢＬ）に接続される下部端子ｎ１、ｎ２と、グランド配線１９を介してＧＮＤに接地される上部端子ｎ３を備える。
　偶数行（ｊ行）のメモリセル１００－ｉｊは、ｊ行に固有のワード線１３－ｊに接続されたトランジスタＭ３０と、ワード線１４－（ｊ／２）に接続されたトランジスタＭ４０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ３０のゲートはワード線１３－ｊ（ＷＬ）に接続され、ソースはビット線１１－ｉ（ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ４０のゲートは、ワード線１４－（ｊ／２）（ＷＬ）に接続され、ソースはビット線１２－ｉ（／ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ３０、Ｍ４０を介してビット線１１－ｉ（ＢＬ）、１２－ｉ（／ＢＬ）に接続される下部端子ｎ１、ｎ２と、グランド配線１９を介してＧＮＤに接地される上部端子ｎ３を備える。
　図８は、図７に示すメモリセル１００を４行×３列分アレイ化したメモリアレイ１０１の構成を示す回路図である。図８を参照して、第１の実施の形態における奇数行のメモリセル１００では、トランジスタＭ１０のゲート端子とトランジスタＭ２０のゲート端子が電気的に異なるワード線１３、１４に接続されている。例えばＸ＝１行目のメモリセル１００－ｉ１のトランジスタＭ１０のゲート端子はワード線１３－１に接続され、トランジスタＭ２０のゲート端子はワード線１４－０に接続される。同様に偶数行のメモリセル１００では、トランジスタＭ３０のゲート端子とトランジスタＭ４０のゲート端子が電気的に異なるワード線１３、１４に接続されている。例えばＸ＝０行目のメモリセル１００－ｉ０のトランジスタＭ３０のゲート端子はワード線１３－０に接続され、トランジスタＭ４０のゲート端子はワード線１４－０に接続される。このように、本実施の形態では、奇数行のメモリセル１００と偶数行のメモリセル１００は共通のワード線１４に接続される。例えば、ワード線１４－０に奇数行のメモリセル１００－ｉ１と、その隣接偶数行のメモリセル１００－ｉ０が共通接続される。
　本発明では、ワード線１４に共通接続される隣接する２行のメモリセル１００－ｉｊ、１００－ｉ（ｊ＋１）を１単位とし、当該単位がアレイ状に形成されることで、メモリアレイを構成する。
　次に、メモリセル１００－１１（奇数行のメモリセル）の構造を一例に、本実施の形態におけるメモリセル１００のレイアウト構造の詳細を説明する。
　図９Ａ～図９Ｃは、図８に示すメモリアレイのレイアウト構造を示す平面図である。図９Ａ～図９Ｃでは、一例として、磁壁移動方式のＭＴＪ素子１０を利用したメモリアレイ１０１の平面図が示される。図１０は、図９Ａ～図９ＣにおけるＢ－Ｂ’断面図である。図１１は、図９Ａ～図９ＣにおけるＣ－Ｃ’断面図である。図１２は、図９Ａ～図９ＣにおけるＤ－Ｄ’断面図である。
　図９Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成層（第１ビア形成層Ｖ１）までの構造を示す平面図である。図９Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下の第２ビア形成層Ｖ２までの構造を示す平面図である。図９Ｃは第３配線層より上層の構造を示す平面図である。
　図９Ａを参照して、本実施の形態におけるメモリセル１００のフリー磁性層３（導電層）は、ＸＹ平面状における列方向（Ｘ方向）に対して所定の角度の方向を長手方向として延設される。本実施の形態では、Ｘ方向にワード線１３、１４が延設されているため、フリー磁性層３（導電層）は、ワード線１３、１４の延設方向と異なる方向に延設されることとなる。例えば、メモリセル１００毎に、ＸＹ平面においてワード線１３、１４の延設方向に対して４５°の方向にフリー磁性層３が延設される。
　図９Ａ及び図１０を参照して、フリー磁性層３の延設方向（長手方向）は列方向（Ｘ方向）に対して所定の角度θを成し、その両端付近の下層に、下部端子ｎ１、ｎ２に接続されたハード層４ａ、４ｂが設けられる。ハード層４ａ、４ｂ間のＸ方向の距離をＬとすると、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、Ｌ／ｃｏｓθとなる。例えば、θ＝４５°の場合、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、２（１／２）×Ｌとなる。この場合、フリー磁性層３の長辺として利用できる寸法は、図５Ａ～図５Ｃに示したレイアウトに比較して２（１／２）倍に拡大できる。すなわち、図５Ａ～図５Ｃに示したＭＴＪ素子３００の下部端子ｎ１０、ｎ２０間の距離はメモリセル２００の幅“４Ｆ”に応じた長さとなるが、本実施の形態における下部端子ｎ１、ｎ２間の距離は、“２（１／２）×４Ｆ”に応じた長さとなり、従来よりも約１．４１倍長くなる。
　図１０を参照して、本実施の形態におけるＭＴＪ素子１０の構造を説明する。本一例では、ＭＲＡＭ層（ＭＴＪ素子１０）が第１配線層Ｍ１と第２配線層Ｍ２との間に形成される場合を仮定している。Ｐ型基板上に形成されたＮ＋拡散層７ａ上には、下部端子ｎ１を形成するコンタクト６ａ、金属配線５ａが順に積層され、その上層にハード層４ａが形成される。又、Ｐ型基板上に形成されたＮ＋拡散層７ｂ上には、下部端子ｎ２を形成するコンタクト６ｂ、金属配線５ｂが順に積層され、その上層にハード層４ｂが形成される。ハード層４ａ、４ｂの上層には、フリー磁性層３が形成され、下層にハード層４ａ、４ｂが形成されていないフリー磁性層３の上層にバリア層９及びリファレンス層２が形成される。ハード層４ａ、４ｂ間の距離は、最大で“２（１／２）×４Ｆ”となり、この間のフリー磁性層３上にバリア層９及びリファレンス層２が形成されることとなる。リファレンス層２は、ビア１を介してグランド配線１９に接続される。
　図９Ｂを参照して、グランド配線１９は、列方向（Ｘ方向）に延設され、ワード線１４を共有しない行方向（Ｙ方向）に隣接する２行のメモリセル１００に接続される。これにより、メモリセル１００内のＭＴＪ素子１０の一端（端子ｎ３）を接地するグランド配線１９の数を減じることができる。又、図１０及び図９Ｃを参照して、グランド配線１９の上層の第３配線層Ｍ３には、行方向（Ｙ方向）にビット線１１（ＢＬ）、１２（／ＢＬ）が延設される。
　図９Ａから図９Ｃ、及び図１１を参照して、本実施の形態におけるトランジスタＭ１０の構造を説明する。トランジスタＭ１０は、ゲートとして機能するワード線１４、ソースとして機能するＮ＋拡散層２０ａ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ａは、Ｎ＋拡散層７ａに対してＹ方向負の向きに所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１４は、Ｎ＋拡散層７ａ、２０ａ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ａは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してビット線１１（ＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１０のゲートは、他のメモリセル１００と共通のワード線１４に接続され、ソースはビット線１１に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。又、ビット線１１（ＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１１に接続されることとなる。
　図９Ａから図９Ｃ、及び図１２を参照して、本実施の形態におけるトランジスタＭ２０の構造を説明する。トランジスタＭ２０は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｂ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｂは、Ｎ＋拡散層７ｂに対してＹ方向負の向きに、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｂ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｂは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してビット線１２（／ＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２０のゲートは、ワード線１３に接続され、ソースはビット線１２に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。又、ビット線１２（／ＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１２に接続されることとなる。
　以上のように、本実施の形態におけるメモリセル１００では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して角度を有し、フリー磁性層３の両端に設けられた下部端子ｎ１、ｎ２のそれぞれに、行方向（Ｙ方向負の向き）をチャネル方向とするＭＯＳトランジスタＭ１０、Ｍ２０が形成される。このため、例えばメモリセル１００－１１は、ワード線１４－０及びビット線１１－１を備える矩形（セルサイズ２Ｆ×３Ｆ）と、ワード線１３－１及びビット線１２－１を備える矩形（セルサイズ２Ｆ×３Ｆ）とを組み合わせた形状となる。すなわち、メモリセル１００の最小セルサイズは、“１２Ｆ２”となり、セル面積のオーバヘッドはゼロとなる。又、本発明では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して所定の角度θを有しているため、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を、従来よりも１／ｃｏｓθ倍長くすることができる。例えばθ＝４５°の場合、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を従来よりも１．４１倍長くすることができる。これは、ハード層４ａ、４ｂと、リファレンス層２との距離を最大で約０．４Ｆ確保できることに相当する。以上のことから、本発明によれば、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現することが可能となる。
　本実施の形態では、設計ルール上最小化したメモリセル１００の理想的な最小面積は１２Ｆ２であるため、ビットコストは１Ｔ１ＭＴＪセル構成に比べて１．５倍となる。しかし、ハード層４ａ、４ｂとリファレンス層２の端部との距離（フリー磁性層３の長手方向の距離）を最大で約０．４Ｆ（θ＝４５°）確保できる。このため、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層４ａ、４ｂとリファレンス層２の端部との距離を増大させることで、書き込み電流を１ｍＡ以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。
　上記の説明では、ワード線１４に共通接続されたメモリセル１００のうち、ワード線１４に対してＹ方向正側に位置する奇数行のメモリセル１００－（ｉｊ＋１）（１００－ｉ１、１００－ｉ３、・・・）の構造について説明したが、Ｙ方向負側に位置する偶数行のメモリセル１００－ｉｊ（１００－ｉ０、１００－ｉ２、・・・）の構造も同様である。偶数行のメモリセル１００－ｉｊと奇数行のメモリセル１００－ｉ（ｊ＋１）の構造は、ＸＹ平面において、それぞれが共有するワード線１４上の一点を軸として一方を１８０°回転させた回転対称構造を示す。又、列方向（Ｙ方向）に隣接する２つメモリセル１００－（ｉｊ＋１）、１００－ｉｊに共通接続するワード線１４－（ｊ／２）は、２つメモリセル１００－（ｉｊ＋１）、１００－ｉｊのそれぞれに固有に接続されたワード線１３－（ｊ＋１）とワード線１３－ｊとの間に設けられる。
　以上のような構造により、本発明によるメモリアレイ１０１は、ワード線１４を共有し、それぞれ異なるワード線１３が接続された２行のメモリセル群を複数備えることとなる。
　各メモリセル１００におけるトランジスタＭ１０、Ｍ２０のオン・オフは、それぞれ異なるワード線１３、１４に供給された信号によって制御される。このため、従来と異なる制御方法によって、データの書込み又は読み出し対象のメモリセル１００が選択される。又、２行毎にワード線１４がメモリセル１００に共通接続されるため、通常、１つのメモリセル１００につき２本必要なワード線を実質１．５本とすることができる。すなわち、本発明では、メモリアレイ１０１の行数がｎの時、ワード線の本数は１．５×ｎ本となる。
　以下、図１３から図１５を参照して、本発明によるＭＲＡＭが搭載された半導体記憶装置の第１の実施の形態における構成及び動作の詳細を説明する。図１３は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第１の実施の形態における構成を示すブロック図である。
　図１３を参照して、第１の実施の形態における半導体記憶装置は、メモリアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３を備える。ロウデコーダ１０２は、ワード線１３、１４（ＷＬ）に対し制御信号を出力し、ワード線１３、１４に接続されたトランジスタＭ１０、Ｍ２０のオン・オフ動作を制御する。これにより、アクセス対象メモリセル（選択セル）の行アドレスが指定される。カラムデコーダ１０３は、ＭＲＡＭに記録するデータに応じた信号をビット線１１、１２に出力する。これにより、アクセス対象メモリセル（選択セル）の列アドレスが指定される。
　上述のようにワード線１４－（ｊ／２）は、行方向に隣接するメモリセル１００－ｉｊとメモリセル１００－ｉ（ｊ＋１）で共有され、ワード線１３－ｊ、１３－（ｊ＋１）は、メモリセル１００－ｉｊ、１００－ｉ（ｊ＋１）のそれぞれに専用のワード線となる。
　図１４は、図１３に示すロウデコーダの一部の構成を示す回路図である。ここでは、一例として２行分のワード線１３－ｊ、１４－（ｊ／２）、１３－（ｊ＋１）を駆動するデコーダ回路を示す。図１４を参照して、ロウデコーダ１０２は、それぞれが８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”に応じて２行分のワード線を駆動する論理回路１１１を備える。論理回路１１１は、ＮＡＮＤ回路１２１、１２２、１２５、ＮＯＴ回路１２３、１２４、バッファ１２６を備える。ＮＡＮＤ回路１２２には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｊに対応する下位ｊ＋１ビット目の信号が選択入力される。ＮＡＮＤ回路１２２は、入力信号のＮＡＮＤ演算結果を、ＮＯＴ回路１２４を介してワード線１３－ｊに出力する。同様に、ＮＡＮＤ回路１２１には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における、行アドレスＸ＝ｊ＋１に対応する下位ｊ＋２ビット目の信号が選択入力される。ＮＡＮＤ回路１２１は、入力信号のＮＡＮＤ演算結果を、ＮＯＴ回路１２３を介してワード線１３－（ｊ＋１）に出力する。
　ＮＡＮＤ回路１２１、１２２の出力は、ＮＡＮＤ回路１２５に入力され、そのＮＡＮＤ演算結果は、バッファ１２６を介してワード線１４－（ｊ／２）に出力される。すなわち、ワード線１４－（ｊ／２）には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における下位ｊ＋１ビット目の信号と、下位ｊ＋２ビット目の信号のＯＲ演算結果が出力されることとなる。このため、ワード線１４－（ｊ／２）は、ワード線１３－ｊ、１３－（ｊ＋１）の少なくとも一方が活性化されることで活性化される（ハイレベルとなる）。
　一例として、行アドレスＸ＝０、１行のメモリセル１００－ｉ０、１００－ｉ１を駆動する論理回路１１１（ｊ＝０）の動作を説明する。ＮＡＮＤ回路１２２は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、下位１ビット目のデコード信号のＮＡＮＤ演算結果をＮＯＴ回路１２４及びＮＡＮＤ回路１２５に出力する。同様に、ＮＡＮＤ回路１２１は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、下位２ビット目のデコード信号のＮＡＮＤ演算結果をＮＡＮＤ回路１２５、ＮＯＴ回路１２４に出力する。ＮＡＮＤ回路１２５は、入力信号のＮＡＮＤ演算結果を、バッファ１２６を介してワード線１４－０に出力する。又、ＮＯＴ回路１２３は、ＮＡＮＤ回路１２１からの入力信号の反転信号をワード線１３－１に出力する。又、ＮＯＴ回路１２４は、ＮＡＮＤ回路１２２からの入力信号の反転信号をワード線１３－０に出力する。
　図１５は、図１３に示すロウデコーダ１０２の動作を示す真理値表の一例である。図１５には、選択された行アドレス“Ｘ”に対応して活性化されるワード線１３、１４を示す真理値表が示される。上述のように、偶数行（Ｘ＝ｊ行）のメモリセル１００－ｉｊを選択する場合、ロウデコーダ１０２は、ワード線１３－ｊとワード線１４－（ｊ／２）のみをハイレベルとし、他のワード線１３、１４をローレベルに設定する。又、奇数行（Ｘ＝ｊ＋１行）のメモリセル１００－ｉ（ｊ＋１）を選択する場合、ロウデコーダ１０２は、ワード線１３－（ｊ＋１）とワード線１４－（ｊ／２）のみをハイレベルとし、他のワード線１３、１４をローレベルに設定する。このため、図１５に示すように、行アドレス“Ｘ＝ｊ”が選択されると、隣接するワード線１３－ｊ、１４－（ｊ／２）が活性化し、行アドレス“Ｘ＝ｊ＋１”が選択されると、隣接するワード線１３－（ｊ＋１）、１４－（ｊ／２）が活性化する。例えば、行アドレス“Ｘ＝０（ｊ＝０）”の（メモリセル１００－ｉ０）を選択する場合、ロウデコーダ１０２は、ワード線１３－０とワード線１４－０をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。同様に、行アドレス“Ｘ＝１（ｊ＋１＝１）”（メモリセル１００－ｉ１）を選択する場合、ロウデコーダ１０２は、ワード線１４－０とワード線１３－１をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。
　行アドレスの選択方法が異なるのを除けば、メモリセル１００へのアクセス方法は従来の２Ｔ１ＭＴＪセルベースのＭＲＡＭと同様である。例えば、偶数行（ｊ行）、ｉ列のメモリセル１００－ｉｊにデータが書き込まれる場合、ワード線１３－ｊ、１４－（ｊ／２）がハイレベルに設定された状態で、書込み情報に応じた相補の電圧がビット線１１－ｉ、１２－ｉに印加される。例えば、０行、１列目（ｉ＝１、ｊ＝０）のメモリセル１００－１０に、データが書き込まれる場合は、ワード線１３－０、１４－０がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧がビット線１１－１、１２－１に印加される。その他の非選択ワード線と非選択ビット線は全てローレベルに設定される。これにより、選択セルに書き込み電流が供給され、ＭＴＪ素子１０のフリー磁性層３における磁化が反転し、メモリセル１００内の情報が書き換えられる。又、奇数行（ｊ＋１行）、ｉ列のメモリセル１００－ｉ（ｊ＋１）にデータが書き込まれる場合、ワード線１３－（ｊ＋１）、１４－（ｊ／２）がハイレベルに設定された状態で、書込み情報に応じた相補の電圧がビット線１１－ｉ、１２－ｉに印加される。例えば、１行、１列目（ｉ＝１、ｊ＝１）のメモリセル１００－１１に、データが書き込まれる場合は、ワード線１３－１、１４－０がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧がビット線１１－１、１２－１に印加される。その他の非選択ワード線と非選択ビット線は全てローレベルに設定される。
　一方、偶数行（ｊ行）、ｉ列のメモリセル１００－ｉｊに記憶されたデータを読み出す場合、ワード線１３－ｊ、１４－（ｊ／２）がハイレベルに設定された状態で、０．３Ｖ程度の電圧Ｖｃがビット線１１－ｉ、１２－ｉに印加される。このときのメモリセル１００－ｉｊのＭＴＪ素子１０を流れるセンス電流Ｉｓを検出することで、メモリセル１００－ｉｊ内の情報を読み出すことができる。例えば、ワード線１３－０、１４－０がハイレベルに設定された状態で、ビット線１１－１、１２－１に０．３Ｖ程度の電圧Ｖｃが印加され、メモリセル１００－１０のＭＴＪ素子を流れるセンス電流Ｉｓを検出することで、メモリセル１００－１０に記録されたデータを読み出すことができる。又、奇数行（ｊ＋１行）、ｉ列のメモリセル１００－ｉ（ｊ＋１）に記憶されたデータを読み出す場合、ワード線１３－（ｊ＋１）、１４－（ｊ／２）がハイレベルに設定された状態で、０．３Ｖ程度の電圧Ｖｃがビット線１１－ｉ、１２－ｉに印加される。このときのメモリセル１００－ｉ（ｊ＋１）のＭＴＪ素子１０を流れるセンス電流Ｉｓを検出することで、メモリセル１００－ｉ（ｊ＋１）内の情報を読み出すことができる。例えば、ワード線１３－１、１４－０がハイレベルに設定された状態で、ビット線１１－１、１２－１に０．３Ｖ程度の電圧Ｖｃが印加され、メモリセル１００－１１のＭＴＪ素子を流れるセンス電流Ｉｓを検出することで、メモリセル１００－１１に記録されたデータを読み出すことができる。
　２．第２の実施の形態　図１６から図２１を参照して、本発明によるＭＲＡＭの第２の実施の形態における構成及び動作の詳細を説明する。第１の実施の形態との違いは、ビット線（ＢＬ、／ＢＬ）が読み出し用と書き込み用に分離されている点であり、ＭＴＪ素子１０の上部端子ｎ３は接地されずにリードビット線（ＲＢＬ）に接続される。それ以外の点は第１の実施の形態と同様である。以下では、第１の実施の形態と相違する箇所を中心に説明する。
　図１６は、本発明によるＭＲＡＭセル（メモリセル１００）の第２の実施の形態における構成を示す回路図である。図１６を参照して、第２の実施の形態におけるメモリセル１００は、２個のトランジスタＭ１０、Ｍ２０と、３端子のＭＴＪ素子１０を備える、所謂２Ｔ１ＭＴＪセル構成のＭＲＡＭセルである。
　図１６を参照して、本実施の形態におけるＸ行、ｉ列のメモリセル１００の構成の詳細を説明する。ここでは、偶数行（Ｘ＝ｊ行）のメモリセル１００－ｉｊと、奇数行（Ｘ＝ｊ＋１）のメモリセル１００－ｉ（ｊ＋１）について説明する。ただし、Ｘ、ｉは整数であり、ｊは０又は正の偶数である。本実施の形態では、偶数行（Ｘ＝ｊ行）のメモリセル１００－ｉｊと奇数行（Ｘ＝ｊ＋１行）のメモリセル１００－ｉ（ｊ＋１）は、それぞれ固有のワード線１３に接続されるとともに、共通のワード線１４－（ｊ／２）に接続される。以下、それぞれの構成を詳細に説明する。
　奇数行（ｊ＋１行）のメモリセル１００－ｉ（ｊ＋１）は、ｊ＋１行に固有のワード線１３－（ｊ＋１）に接続されたトランジスタＭ２０と、ワード線１４－（ｊ／２）に接続されたトランジスタＭ１０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ１０のゲートはワード線１４－（ｊ／２）（ＷＬ）に接続され、ソースはライト用のビット線１５－ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ２０のゲートは、ワード線１３－（ｊ＋１）（ＷＬ）に接続され、ソースはライト用のビット線１６－ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ１０、Ｍ２０を介してビット線１５－ｉ（ＷＢＬ）、１６－ｉ（／ＷＢＬ）に接続される下部端子ｎ１、ｎ２と、リード用のビット線１７－ｉに接続される上部端子ｎ３を備える。
　偶数行（ｊ行）のメモリセル１００－ｉｊは、ｊ行に固有のワード線１３－ｊに接続されたトランジスタＭ３０と、ワード線１４－（ｊ／２）に接続されたトランジスタＭ４０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ３０のゲートはワード線１３－ｊ（ＷＬ）に接続され、ソースはライト用のビット線１５－ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ４０のゲートは、ワード線１４－（ｊ／２）（ＷＬ）に接続され、ソースはライト用のビット線１６－ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ３０、Ｍ４０を介してビット線１５－ｉ（ＷＢＬ）、１６－ｉ（／ＷＢＬ）に接続される下部端子ｎ１、ｎ２と、リード用のビット線１７－ｉ（ＲＢＬ）に接続される上部端子ｎ３を備える。
　図１７は、図１６に示すメモリセル１００を４行×３列分アレイ化したメモリアレイ１０１の構成を示す回路図である。図１７を参照して、第２の実施の形態では、同じｉ列のメモリセル１００は同じライト用のビット線１５－ｉ、１６－ｉ及びリード用のビット線１７－ｉに接続される。その他の構成（例えばメモリセルが接続するワード線）については、第１の実施の形態と同じである。
　第２の実施の形態におけるＭＲＡＭも第１の実施の形態と同様に、ワード線１４に共通接続される隣接する２行のメモリセル１００－ｉｊ、１００－ｉ（ｊ＋１）を１単位とし、当該単位がアレイ状に形成されることで、メモリアレイを構成する。
　次に、メモリセル１００－１１の構造を一例に、本実施の形態におけるメモリセル１００のレイアウト構造の詳細を説明する。
　図１８Ａ～図１８Ｅは、図１７に示すメモリアレイのレイアウト構造を示す平面図である。図１８Ａ～図１８Ｅでは、一例として、磁壁移動方式のＭＴＪ素子１０を利用したメモリアレイ１０１の平面図が示される。図１９は、図１８Ａ～図１８ＥにおけるＥ－Ｅ’断面図である。図２０は、図１８Ａ～図１８ＥにおけるＦ－Ｆ’断面図である。図２１は、図１８Ａ～図１８ＥにおけるＧ－Ｇ’断面図である。
　図１８Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成層（第１ビア形成層Ｖ１）までの構造を示す平面図である。図１８Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下の第２ビア形成層Ｖ２までの構造を示す平面図である。図１８Ｃは、第３配線層Ｍ３から第４配線層Ｍ４直下の第３ビア形成層Ｖ３までの構造を示す平面図である。図１８Ｄは、第４配線層Ｍ４から第５配線層Ｍ５直下の第４ビア形成層Ｖ４までの構造を示す平面図である。図１８Ｅは第５配線層より上層の構造を示す平面図である。
　図１８Ａを参照して、本実施の形態におけるメモリセル１００のフリー磁性層３は、第１の実施の形態と同様に、ＸＹ平面状において列方向（Ｘ方向）に対して所定の角度の方向を長手方向として延設される。本実施の形態では、Ｘ方向にワード線１３、１４が延設されているため、フリー磁性層３は、ワード線１３、１４の延設方向と異なる方向に延設されることとなる。例えば、メモリセル１００毎に、ＸＹ平面においてワード線１３、１４の延設方向に対して４５°の方向にフリー磁性層３が延設される。
　図１８Ａ及び図１９を参照して、フリー磁性層３の延設方向（長手方向）は列方向（Ｘ方向）に対して所定の角度θを成し、その両端付近の下層に、下部端子ｎ１、ｎ２に接続されたハード層４ａ、４ｂが設けられる。ハード層４ａ、４ｂ間のＸ方向の距離をＬとすると、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、Ｌ／ｃｏｓθとなる。例えば、θ＝４５°の場合、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、２（１／２）×Ｌとなる。この場合、フリー磁性層３の長辺として利用できる寸法は、図５Ａ～図５Ｃに示したレイアウトに比較して２（１／２）倍に拡大できる。すなわち、図５Ａ～図５Ｃに示したＭＴＪ素子３００の下部端子ｎ１０、ｎ２０間の距離はメモリセル２００の幅“４Ｆ”に応じた長さとなるが、本実施の形態における下部端子ｎ１、ｎ２間の距離は、“２（１／２）×４Ｆ”に応じた長さとなり、従来よりも約１．４１倍長くなる。
　図１９を参照して、本実施の形態におけるＭＴＪ素子１０の構造を説明する。本一例では、ＭＲＡＭ層（ＭＴＪ素子１０）が第１配線層Ｍ１と第２配線層Ｍ２との間に形成される場合を仮定している。Ｐ型基板から第２配線層Ｍ２の下層の磁気抵抗素子形成層までの構造は、第１の実施の形態と同様であるため、その説明を省略する。本実施の形態におけるリファレンス層２は、ビア１を介して、フリー磁性層３の長手方向と同じ方向に延設された金属配線１８に接続される。金属配線１８は、ビア３１、第３配線層Ｍ３に形成された金属配線３２、ビア３３、第４配線層Ｍ４に形成された金属配線３４、ビア３５を介して第５配線層Ｍ５に形成されたリード用のビット線１７（ＲＢＬ）に接続される。
　図１８Ａから図１８Ｅ、及び図２０を参照して、本実施の形態におけるトランジスタＭ１０の構造を説明する。トランジスタＭ１０は、ゲートとして機能するワード線１４、ソースとして機能するＮ＋拡散層２０ａ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ａは、Ｎ＋拡散層７ａに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１４は、Ｎ＋拡散層７ａ、２０ａ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ａは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してライト用のビット線１５（ＷＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１０のゲートは、他のメモリセル１００と共通のワード線１４に接続され、ソースはビット線１５に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。又、ビット線１５（ＷＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１５に接続されることとなる。更に、ビット線１５の上層の第４配線層Ｍ４には、行方向（Ｙ方向）に延設されたライト用のビット線１６（／ＷＢＬ）が形成される。
　図１８Ａから図１８Ｅ、及び図２１を参照して、本実施の形態におけるトランジスタＭ２０の構造を説明する。トランジスタＭ２０は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｂ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｂは、Ｎ＋拡散層７ｂに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｂ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｂは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５、金属配線４１、ビア４２を介してライト用のビット線１６（／ＷＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２０のゲートは、ワード線１３に接続され、ソースはビット線１６に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。又、ビット線１６（／ＢＬ）は、行方向（Ｙ方向）に延設され、列方向（Ｘ方向）に分岐してビア２５に接続されている。このため、同列のメモリセル１００は共通のビット線１６に接続されることとなる。更に、ビット線１６の上層の第５配線層Ｍ５には、行方向（Ｙ方向）に延設されたリード用のビット線１７（ＲＢＬ）が形成される。
　以上のように、本実施の形態におけるメモリセル１００では、第１の実施の形態と同様に、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して角度を有し、フリー磁性層３の両端に設けられた下部端子ｎ１、ｎ２のそれぞれに、行方向（Ｙ方向負の向き）をチャネル方向とするＭＯＳトランジスタＭ１０、Ｍ２０が形成される。このため、例えばメモリセル１００－１１は、ワード線１４－０及びビット線１５－１を備える矩形（セルサイズ２Ｆ×３Ｆ）と、ワード線１３－１及びビット線１６－１を備える矩形（セルサイズ２Ｆ×３Ｆ）とを組み合わせた形状となる。すなわち、メモリセル１００の最小セルサイズは、“１２Ｆ２”となり、セル面積のオーバヘッドはゼロとなる。又、本発明では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して所定の角度θを有しているため、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を、従来よりも１／ｃｏｓθ倍長くすることができる。例えばθ＝４５°の場合、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を従来よりも１．４１倍長くすることができる。これは、ハード層４ａ、４ｂと、リファレンス層２との距離を最大で約０．４Ｆ確保できることに相当する。以上のことから、本発明によれば、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現することが可能となる。
　本実施の形態も第１の実施の形態と同様に、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層４ａ、４ｂとリファレンス層２の端部との距離を増大させることで、書き込み電流を１ｍＡ以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。
　上記の説明では、ワード線１４に共通接続されたメモリセル１００のうち、ワード線１４に対してＹ方向正側に位置する奇数行のメモリセル１００－（ｉｊ＋１）（１００－ｉ１、１００－ｉ３、・・・）の構造について説明したが、Ｙ方向負側に位置する偶数行のメモリセル１００－ｉｊ（１００－ｉ０、１００－ｉ２、・・・）の構造も同様である。偶数行のメモリセル１００－ｉｊと奇数行のメモリセル１００－ｉ（ｊ＋１）の構造は、ＸＹ平面において、それぞれが共有するワード線１４上の一点を軸として一方を１８０°回転させた回転対称構造を示す。又、列方向（Ｙ方向）に隣接する２つメモリセル１００－（ｉｊ＋１）、１００－ｉｊに共通接続するワード線１４－（ｊ／２）は、２つメモリセル１００－（ｉｊ＋１）、１００－ｉｊのそれぞれに固有に接続されたワード線１３－（ｊ＋１）とワード線１３－ｊとの間に設けられる。
　以上のような構造により、本発明によるメモリアレイ１０１は、ワード線１４を共有し、それぞれ異なるワード線１３が接続された２行のメモリセル群を複数備えることとなる。
　本実施の形態におけるＭＲＡＭも、第１の実施の形態と同様に、２行毎にワード線１４がメモリセル１００に共通接続されるため、通常、１つのメモリセル１００につき２本必要なワード線を実質１．５本とすることができる。すなわち、本発明では、メモリアレイ１０１の行数がｎの時、ワード線の本数は１．５×ｎ本となる。
　第２の実施の形態におけるメモリセル１００では、ビット線を読み出し用と書き込み用に分離していため、第１の実施の形態に比べて、高速化とセル占有率の効率化に適している。例えば、複数のメモリアレイのそれぞれのビット線（サブビット線）を、複数のスイッチ回路を介してメインビット線に接続し（ビット線の分割）、メインビット線からの制御信号によってメモリセルの選択を行う。このように、メモリアレイに直接的に接続しないメインビット線によってメモリセルの選択を行うことで、メモリセル選択時のビット線の寄生容量を低減させることができ、メモリへのアクセス速度を高速化できる。しかし、ビット線を分割した場合、面積オーバヘッドのためにセル占有率が下がってしまう。一方、本実施の形態におけるメモリセル１００を上述のような構成に適用した場合、センス電流の小さいリードビット線のみを分割し、書き込み電流が相対的に大きいライトビット線はアレイ間で共通にするといった工夫をすることができる。このため、分割のための面積オーバヘッドを最小限にしながら高速化を図ることができる。
　このように、アクセス速度の高速化を目的とし、且つセル占有率を効率化したメモリセルにおいても、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現するとともに、ワード線数を低減することが可能となる。
　次に、第２の実施の形態におけるメモリセル１００の選択方法を以下に説明する。行アドレスの選択方法（行デコーダの動作）は第１の実施の形態と同様であるので説明を省略する。以下では、第１の実施の形態と異なる列アドレスの選択方法について詳細に説明する。
　書き込み動作を行う場合、隣接するワード線１３、１４を活性化した（ハイレベルとした）状態で、書き込み情報に応じた相補の電圧を、アクセス対象（選択対象）のメモリセル１００が接続するライトビット線１５、１６（ＷＢＬ、／ＷＢＬ）に印加する。その他の非選択ワード線と非選択ライトビット線は全てローレベルに設定され、全てのリードビット線１７は高インピーダンス状態、あるいはローレベル（例えば接地レベル）に設定される。この時、選択セルに書き込み電流が供給され、ＭＴＪ素子１０のフリー磁性層３の磁化が反転され、情報が書き換えられる。一方、メモリセル１００の記憶情報を読み出す場合は、アクセス対象（選択対象）のワード線１３、１４をハイレベルにした状態で、選択セルが接続するリードビット線１７に０．３Ｖ程度の電圧Ｖｃを印加し、選択セルのＭＴＪ素子１０を流れるセンス電流Ｉｓを検出する。この時、全ての非選択リードビット線は高インピーダンス状態、全てのライトビット線はローレベル（例えば接地レベル）に設定される。
　３．第３の実施の形態　図２２から図３０を参照して、本発明によるＭＲＡＭの第３の実施の形態における構成及び動作の詳細を説明する。第２の実施の形態では、２つのトランジスタＭ１０、Ｍ２０によって、ＭＴＪ素子１０の選択制御を行っていたが、第３の実施の形態では、４つのトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２によってＭＴＪ素子１０への選択制御を行う。それ以外の点は第２の実施の形態と同様である。以下では、第２の実施の形態と相違する箇所を中心に説明する。
　図２２は、本発明によるＭＲＡＭセル（メモリセル１００）の第３の実施の形態における構成を示す回路図である。図２２を参照して、第３の実施の形態におけるメモリセル１００は、４個のトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２と、３端子のＭＴＪ素子１０を備える、所謂４Ｔ１ＭＴＪセル構成のＭＲＡＭセルである。
　図２２を参照して、本実施の形態におけるＸ行、ｉ列のメモリセル１００の構成の詳細を説明する。ここでは、Ｘ＝ｋ行のメモリセル１００－ｉｋの構成の詳細を説明する。ただし、Ｘ、ｉ、ｋは整数である。本実施の形態では、Ｘ＝ｋ行のメモリセル１００－ｉｋは、その隣接行（Ｘ＝ｋ－１行、ｋ＋１行）のメモリセル１００－ｉ（ｋ－１）、１００－ｉ（Ｋ＋１）のそれぞれに共通のワード線１４－ｋ、１４－（ｋ＋１）に接続される。以下、本実施の形態におけるメモリセル１００の構成を詳細に説明する。
　Ｘ＝ｋ行、ｉ列のメモリセル１００－ｉｋは、ｋ行に固有のワード線１３－ｋに接続されたトランジスタＭ１１、Ｍ２２と、ワード線１４－（ｋ＋１）に接続されたトランジスタＭ２１と、ワード線１４－ｋに接続されたトランジスタＭ１２と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ１１のゲートはワード線１３－ｋ（ＷＬ）に接続され、ソースはライト用のビット線１５－ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ１２のゲートはワード線１４－ｋ（ＷＬ）に接続され、ソースはライト用のビット線１５－ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ２１のゲートはワード線１４－（ｋ＋１）（ＷＬ）に接続され、ソースはライト用のビット線１６－ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。トランジスタＭ２２のゲートはワード線１３－ｋ（ＷＬ）に接続され、ソースはライト用のビット線１６－ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、下部端子ｎ１、ｎ２、ｎ３を備える。下部端子ｎ１は、トランジスタＭ１１、Ｍ１２を介してビット線１５－ｉに接続され、下部端子ｎ２は、トランジスタＭ２１、Ｍ２２を介してビット線１６－ｉに接続される。又、下部端子ｎ３は、リード用のビット線１７－ｉ（ＲＢＬ）に接続される。
　図２３は、図２２に示すメモリセル１００を４行×３列分アレイ化したメモリアレイ１０１の構成を示す回路図である。図２３を参照して、第３の実施の形態では、第２の実施の形態と同様に、同じｉ列のメモリセル１００は同じライト用のビット線１５－ｉ、１６－ｉ及びリード用のビット線１７－ｉに接続される。又、メモリセル１００は、３本のビット線に接続される。メモリセル１００は、行方向（Ｙ方向）の正負の向きに隣接するメモリセル１００とワード線１４を共有し、同列のメモリセル１００は共通のビット線１５、１６、１７に接続される。
　次に、メモリセル１００－１１の構造を一例に、本実施の形態におけるメモリセル１００のレイアウト構造の詳細を説明する。
　図２４Ａ～図２４Ｅは、図２３に示すメモリアレイのレイアウト構造を示す平面図である。図２４Ａ～図２４Ｅでは、一例として、磁壁移動方式のＭＴＪ素子１０を利用したメモリアレイ１０１の平面図が示される。図２５は、図２４Ａ～図２４ＥにおけるＨ－Ｈ’断面図である。図２６は、図２４Ａ～図２４ＥにおけるＩ－Ｉ’断面図である。図２７は、図２４Ａ～図２４ＥにおけるＪ－Ｊ’断面図である。
　図２４Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成層（第１ビア形成層Ｖ１）までの構造を示す平面図である。図２４Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下の第２ビア形成層Ｖ２までの構造を示す平面図である。図２４Ｃは、第３配線層Ｍ３から第４配線層Ｍ４直下の第３ビア形成層Ｖ３までの構造を示す平面図である。図２４Ｄは、第４配線層Ｍ４から第５配線層Ｍ５直下の第４ビア形成層Ｖ４までの構造を示す平面図である。図２４Ｅは第５配線層より上層の構造を示す平面図である。
　図２４Ａを参照して、本実施の形態におけるメモリセル１００のフリー磁性層３は、第２の実施の形態と同様に、ＸＹ平面状において列方向（Ｘ方向）に対して所定の角度の方向を長手方向として延設される。本実施の形態では、Ｘ方向にワード線１３、１４が延設されているため、フリー磁性層３は、ワード線１３、１４の延設方向と異なる方向（角度θ）に延設されることとなる。これにより、フリー磁性層３に沿ったハード層４ａ、４ｂ間（端子ｎ１、ｎ２間）の距離は、図５Ａ～図５Ｃに示したレイアウトに比べて１／ｃｏｓθ倍に拡大できる。例えば、θ＝４５°の場合、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、２（１／２）倍拡大される。
　図２４Ａ及び図２５を参照して、本実施の形態におけるＭＴＪ素子１０の構造は、第２の実施の形態と同様であるため、その詳細な説明は省略する。ただし、本実施の形態では、メモリアレイ１０１上のＭＴＪ素子１０は全て同じ構造を示す。又、列方向（Ｙ方向）に対しワード線１３とワード線１４が交互に配置される。
　図２４Ａから図２４Ｅ、及び図２６を参照して、本実施の形態におけるトランジスタＭ１１、Ｍ１２の構造を説明する。トランジスタＭ１２は、ゲートとして機能するワード線１４、ソースとして機能するＮ＋拡散層２０ａ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ａは、Ｎ＋拡散層７ａに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１４は、Ｎ＋拡散層７ａ、２０ａ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ａは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してライト用のビット線１５（ＷＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１２のゲートは、他のメモリセル１００と共通のワード線１４に接続され、ソースはビット線１５に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。
　又、トランジスタＭ１１は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｂ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ｂは、Ｎ＋拡散層７ａに対してＹ方向所定の向き（ここでは正の向き）に所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ａ、２０ｂ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｂは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してライト用のビット線１５（ＷＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１１のゲートは、メモリセル固有のワード線１３に接続され、ソースはビット線１５に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。
　ビット線１５（ＷＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１５に接続されることとなる。又、ビット線１５の上層の第４配線層Ｍ４には、行方向（Ｙ方向）に延設されたライト用のビット線１６（／ＷＢＬ）が形成され、その上層の第５配線層Ｍ５には、行方向（Ｙ方向）に延設されたリード用のビット線１７（ＲＢＬ）が形成される。
　図２４Ａから図２４Ｅ、及び図２７を参照して、本実施の形態におけるトランジスタＭ２１、Ｍ２２の構造を説明する。トランジスタＭ２２は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｃ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｃは、Ｎ＋拡散層７ｂに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｃ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｃは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５、金属配線２７、ビア２８を介してライト用のビット線１６（／ＷＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２２のゲートは、ワード線１３に接続され、ソースはビット線１６に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。
　トランジスタＭ２１は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｄ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｄは、Ｎ＋拡散層７ｂに対してＹ方向所定の向き（ここでは正の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｄ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｄは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５、金属配線２７、ビア２８を介してライト用のビット線１６（／ＷＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２１のゲートは、ワード線１３に接続され、ソースはビット線１６に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。
　又、ビット線１６（／ＢＬ）は、行方向（Ｙ方向）に延設され、列方向（Ｘ方向）に分岐してビア２５に接続されている。このため、同列のメモリセル１００は共通のビット線１６に接続されることとなる。更に、ビット線１６の上層の第５配線層Ｍ５には、行方向（Ｙ方向）に延設されたリード用のビット線１７（ＲＢＬ）が形成される。
　第１及び第２の実施の形態では、ワード線１４に共通接続される隣接する２行のメモリセル１００－ｉｊ、１００－ｉ（ｊ＋１）を１単位としてメモリアレイ１０１が構成される。この場合、奇数行のメモリセル１００と偶数行のメモリセル１００の構成は異なるため、メモリアレイ１０１において、拡散層や配線を同一パタンで連続的にレイアウトすることは難しい。一方、第３の実施の形態では、メモリアレイ１０１上の全てのメモリセル１００を同じ構造とすることができるため、拡散層や配線を同一パタンで連続してレイアウトすることが可能となる。
　以上のように、本実施の形態におけるメモリセル１００では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して角度を有し、フリー磁性層３の両端に設けられた下部端子ｎ１、ｎ２のそれぞれに、行方向（Ｙ方向）をチャネル方向とする４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２が形成される。このため、例えばメモリセル１００－１１は、ワード線１３－１、１４－１及びビット線１５－１を備える矩形（セルサイズ２Ｆ×４Ｆ）と、ワード線１３－１、１４－２及びビット線１６－１を備える矩形（セルサイズ２Ｆ×４Ｆ）とを組み合わせた形状となる。本実施の形態では、第２の実施の形態に比べてトランジスタが４個に増加しているため、設計ルール上最小化したセル面積は１６Ｆ２となる。上述の形状の場合、メモリセル１００の最小セルサイズは、“１６Ｆ２”となるため、セル面積のオーバヘッドはゼロとなる。
　又、本実施の形態では、第１及び第２の実施の形態と同様にフリー磁性層３の長手方向が列方向（Ｘ方向）に対して所定の角度θを有しているため、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を、従来よりも１／ｃｏｓθ倍長くすることができる。例えばθ＝４５°の場合、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を従来よりも１．４１倍長くすることができる。これは、ハード層４ａ、４ｂと、リファレンス層２との距離を最大で約０．４Ｆ確保できることに相当する。以上のことから、本発明によれば、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現することが可能となる。
　本実施の形態も第１、第２の実施の形態と同様に、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層４ａ、４ｂとリファレンス層２の端部との距離を増大させることで、書き込み電流を１ｍＡ以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。
　以上のような構造により、本発明によるメモリアレイ１０１は、ワード線１４を共有し、それぞれ異なるワード線１３が接続された２行のメモリセル群を複数備えることとなる。
　本実施の形態では、１つのメモリセルに必要な３本のワード線のうち、２本を他のメモリセルと共有しているため、メモリアレイの行数がｎの時、必要なワード線の本数は２×ｎ＋１本となる。
　又、本実施の形態では、第２の実施の形態と同様に、センス電流の小さいリードビット線のみを分割し、書き込み電流が相対的に大きいライトビット線はアレイ間で共通にするといった工夫をすることができる。このため、分割のための面積オーバヘッドを最小限にしながら高速化を図ることができる。
　このように、アクセス速度の高速化を目的とし、且つセル占有率を効率化したメモリセルにおいても、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現するとともに、ワード線数を低減することが可能となる。
　以下、図２８から図３０を参照して、本発明によるＭＲＡＭが搭載された半導体記憶装置の第３の実施の形態における構成及び動作の詳細を説明する。図２８は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第３の実施の形態における構成を示すブロック図である。
　図２８を参照して、第３の実施の形態における半導体記憶装置では、ワード線１４－ｋは、行方向に隣接するメモリセル１００－ｉｋとメモリセル１００－ｉ（ｋ－１）に共通接続され、ワード線１４－ｋ＋１は行方向に隣接するメモリセル１００－ｉｋとメモリセル１００－ｉ（ｋ＋１）に共通接続される。又、ワード線１３－（ｋ－１）、１３－ｋ、１３－（ｋ＋１）は、メモリセル１００－ｉ（ｋ－１）、１００－ｉｋ、１００－ｉ（ｋ＋１）のそれぞれに専用のワード線となる。
　図２９は、図２８に示すロウデコーダの一部の構成を示す回路図である。図２９を参照して、ロウデコーダ１０２は、それぞれが８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”に応じて１行分（Ｘ＝ｋ行）のワード線を駆動する論理回路１１１を備える。ここでは、一例として１行分（Ｘ＝ｋ＋１行）のメモリセル１００－ｉ（ｋ＋１）に接続されるワード線１４－（ｋ＋２）、１３－（ｋ＋１）、１４－（ｋ＋１）を駆動するデコーダ回路（論理回路１１１）を示す。第３の実施の形態における論理回路１１１は、ＮＡＮＤ回路１３２、１３４、１３６、ＮＯＴ回路１３５、バッファ１３７、１３８を備える。
　ＮＡＮＤ回路１３２は、ＮＯＴ回路１３５を介してワード線１３－（ｋ＋１）を駆動する。詳細には、ＮＡＮＤ回路１３２には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｋ＋１に対応する下位ｋ＋２ビット目の信号が選択入力される。
　同様に、隣接行Ｘ＝ｋ＋２のメモリセル１００－ｉ（ｋ＋２）を駆動する論理回路１１１内には、ＮＯＴ回路１３９を介してワード線１３－（ｋ＋２）を駆動するＮＡＮＤ回路１３１が設けられる。又、隣接行Ｘ＝ｋのメモリセル１００－ｉｋを駆動する論理回路１１１内には、ＮＯＴ回路１４０を介してワード線１３－ｋを駆動するＮＡＮＤ回路１３３が設けられる。ＮＡＮＤ回路１３１には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｋ＋２に対応する下位ｋ＋３ビット目の信号が選択入力される。同様に、ＮＡＮＤ回路１３３には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｋに対応する下位ｋ＋１ビット目の信号が選択入力される。
　ＮＡＮＤ回路１３１、１３２の出力は、ＮＡＮＤ回路１３４に入力され、そのＮＡＮＤ演算結果はバッファ１３７を介してワード線１４－（ｋ＋２）に出力される。すなわち、ワード線１４－（ｋ＋２）には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における、下位ｋ＋３ビット目の信号と、下位ｋ＋２ビット目の信号のＯＲ演算結果が出力されることとなる。このため、ワード線１４－（ｋ＋２）は、ワード線１３－（ｋ＋１）、１３－（ｋ＋２）の少なくとも一方が活性化されることで活性化される（ハイレベルとなる）。
　又、ＮＡＮＤ回路１３２、１３３の出力は、ＮＡＮＤ回路１３６に入力され、そのＮＡＮＤ演算結果はバッファ１３８を介してワード線１４－（ｋ＋１）に出力される。すなわち、ワード線１４－（ｋ＋１）には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における、下位ｋ＋２ビット目の信号と、下位ｋ＋１ビット目の信号のＯＲ演算結果が出力されることとなる。このため、ワード線１４－（ｋ＋１）は、ワード線１３－（ｋ＋１）、１３－ｋの少なくとも一方が活性化されることで活性化される（ハイレベルとなる）。
　一例として、行アドレスＸ＝１のメモリセル１００－ｉ１を駆動する論理回路１１１（ｋ＝０）の動作を説明する。ＮＡＮＤ回路１３２は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれの下位２ビット目のデコード信号のＮＡＮＤ演算結果を、ＮＡＮＤ回路１３４、１３６及びＮＯＴ回路１３５に出力する。ＮＡＮＤ回路１３１は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれの下位３ビット目のデコード信号のＮＡＮＤ演算結果をＮＯＴ回路１３９及びＮＡＮＤ回路１３４に出力する。ＮＡＮＤ回路１３３は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける下位１ビット目のデコード信号のＮＡＮＤ演算結果をＮＯＴ回路１４０及びＮＡＮＤ回路１３６に出力する。ＮＡＮＤ回路１３４は、入力信号のＮＡＮＤ演算結果を、バッファ１３７を介してワード線１４－２に出力する。又、ＮＯＴ回路１３５は、ＮＡＮＤ回路１３２からの入力信号の反転信号をワード線１３－１に出力する。更に、ＮＡＮＤ回路１３６は、入力信号のＮＡＮＤ演算結果を、バッファ１３８を介してワード線１４－１に出力する。
　尚、ＮＡＮＤ１３４及びバッファ１３７は、隣接するＸ＝ｋ＋２行の論理回路１１１としても利用され、ＮＡＮＤ１３６及びバッファ１３８は、隣接するＸ＝ｋ行の論理回路１１１としても利用される。
　図３０は、図２８に示すロウデコーダ１０２の動作を示す真理値表の一例である。図３０には、選択された行アドレス“Ｘ”に対応して活性化されるワード線１３、１４を示す真理値表が示される。本実施の形態では、Ｘ＝ｋ行のメモリセル１００－ｉｋを選択する場合、ロウデコーダ１０２は、３本のワード線１４－ｋ、１３－ｋ、１４－（ｋ＋１）のみをハイレベルとし、他のワード線１３、１４をローレベルに設定する。例えば、行アドレス“Ｘ＝０（ｋ＝０）”の（メモリセル１００－ｉ０）を選択する場合、ロウデコーダ１０２は、ワード線１３－０、１４－０、１４－１をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。同様に、行アドレス“Ｘ＝１（ｋ＝１）”（メモリセル１００－ｉ１）を選択する場合、ロウデコーダ１０２は、ワード線１４－０とワード線１３－１、１４－１、１４－２をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。
　行アドレスの選択方法が異なるのを除けば、メモリセル１００へのアクセス方法は第２の実施の形態と同様である。例えば、Ｘ＝ｋ行、ｉ列のメモリセル１００－ｉｋにデータが書き込まれる場合、ワード線１３－ｋ、１４－ｋ、１４－（ｋ＋１）がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧を、アクセス対象（選択対象）のメモリセル１００が接続するライトビット線１５、１６（ＷＢＬ、／ＷＢＬ）に印加する。その他の非選択ワード線と非選択ライトビット線は全てローレベルに設定され、全てのリードビット線１７は高インピーダンス状態、あるいはローレベル（例えば接地レベル）に設定される。この時、選択セルに書き込み電流が供給され、ＭＴＪ素子１０のフリー磁性層３の磁化が反転され、情報が書き換えられる。一方、メモリセル１００の記憶情報を読み出す場合は、アクセス対象（選択対象）のワード線１３、１４をハイレベルにした状態で、選択セルが接続するリードビット線１７に０．３Ｖ程度の電圧Ｖｃを印加し、選択セルのＭＴＪ素子１０を流れるセンス電流Ｉｓを検出する。この時、全ての非選択リードビット線は高インピーダンス状態、全てのライトビット線はローレベル（例えば接地レベル）に設定される。
　第３の実施の形態におけるメモリセル１００の理想的なセル面積は１６Ｆ２乗と、第１、第２の実施の形態に比べて約１．３倍になっている。しかし、メモリセル１００に供給可能な書き込み電流を２倍に増加できる。又、図２４Ａに示すように、ＭＲＡＭ層（ＭＴＪ素子１０）のパタンが等間隔になる。このため、隣接セル間の漏れ磁場が一様になり、全てのセルで磁気的に一様になる。
　以上のように、本発明では、３端子ＭＴＪ素子を利用したＭＲＡＭにおいて、ＭＴＪ素子１０におけるフリー磁性層３（導電層）の長手方向が、メモリセル列の行方向（Ｘ方向）と異なる。このため、メモリセル１００の行方向（Ｘ方向）の長さを変更せずに、フリー磁性層３に沿った下部電極（ハード層４ａ、４ｂ）とバリア層９との間の距離を数１０ｎｍ以上確保することができる。すなわち、本発明によれば、メモリセル１００のセルサイズを増大することなく、リファレンス層２が設けられていないフリー層領域を広くでき、この領域における磁壁の停止を防止することができる。
　又、本発明は、図２に示すような磁場書き方式のＭＴＪ素子を利用したＭＲＡＭにも、技術的に矛盾のない範囲内で適用することができる。本発明を磁場書き方式のＭＲＡＭに適用した場合、上述と同様に、メモリセルの行方向（Ｘ方向）の長さを変更せずに、フリー磁性層に沿った下部電極とバリア層との間の距離を数１０ｎｍ以上確保することができる。これにより、フリー磁性層の表面を原子層のレベルまで平坦にしてもバリア層を適切に形成することが可能ととともに、メモリセルのセルサイズの増大を抑制できる。
　更に、本発明では、異なる複数のワード線によって選択制御されるメモリセル１００において、隣接行のメモリセルと、ワード線のいずれかを共有しているため、ワード線数を低減しつつ効率的なメモリセルの配置が可能となる。これにより、ＭＲＡＭの面積コストを低減することが可能となる。
　以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１の実施の形態から第３の実施の形態は、技術的に可能な範囲で組み合せることができる。上述の実施の形態では、選択制御トランジスタとしてＭＯＳＦＥＴを一例として説明したが、スイッチ動作が可能であれば、他の構造のトランジスタを利用しても構わない。
　上記の実施の形態の一部又は全部は、以下の付記のようにも記載し得るが、以下には限られない。
　（付記１）
　行方向及び前記行方向に直行する列方向に配列される複数のメモリセルと、
　前記列方向に延設された第１ワード線と、
　前記列方向に延設された第２ワード線と
　を具備し、
　前記複数のメモリセルのそれぞれは、
　長手方向が前記列方向と異なる方向である導電層の両端に接続された第１下部端子と第２下部端子を有する磁気抵抗素子と、
　ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタと、
　ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタと
　を備え、
　前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される
　半導体記憶装置。
　（付記２）
　付記１に記載の半導体記憶装置において、
　前記複数のメモリセルのそれぞれは、
　前記列方向に延設され、前記第１トランジスタのソースに接続される第１ビット線と、
　前記列方向に延設され、前記第２トランジスタのソースに接続される第２ビット線と
　を更に備え、
　前記複数のメモリセルにおいて列方向に隣接する２つのメモリセルの一方の前記第１トランジスタと、他方の前記第２トランジスタは、共通の前記第１ビット線に接続され、前記他方の前記第１トランジスタと、前記一方の第２トランジスタは、共通の前記第２ビット線に接続される
　半導体記憶装置。
　（付記３）
　付記２に記載の半導体記憶装置において、
　前記行方向に延設され、前記磁気抵抗素子の上部端子に接続されるリード用の第３ビット線を更に具備し、
　前記第１ビット線及び前記第２ビット線は、ライト用のビット線として使用される
　半導体記憶装置。
　（付記４）
　付記１から３のいずれか１項に記載の半導体記憶装置において、
　前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、
　前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、
　前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、
　前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する
　半導体記憶装置。
　（付記５）
　付記１から４のいずれか１項に記載の半導体記憶装置において、
　前記複数のメモリセルは、
　奇数行に配置される第１メモリセルと、
　前記第１メモリセルに隣接し、偶数行に配置される第２メモリセルと
　を備え、
　前記第１メモリセルと前記第２メモリセルに共通接続される前記第１ワード線は、前記第１メモリセルに固有に接続されるワード線と、前記第２メモリセルに固有に接続されるワード線との間に設けられる
　半導体記憶装置。
　（付記６）
　付記５に記載の半導体記憶装置において、
　前記第１メモリセルは、前記第１トランジスタと前記第２トランジスタを備え、
　前記第２メモリセルは、
　長手方向が前記列方向と異なる方向である導電層の両端に接続された第３下部端子と第４下部端子を有する磁気抵抗素子と、
　ドレインが前記第３下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、
　ドレインが前記第４下部端子に接続され、ゲートが前記第１ワード線に接続される第４トランジスタと
　を備える
　半導体記憶装置。
　（付記７）
　付記１から６のいずれか１項に記載の半導体記憶装置において、
　前記複数のメモリセルと前記第１ワード線と前記第２ワード線とを備えるメモリアレイと、
　前記第１ワード線及び前記第２ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと
　を具備し、
　前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線及び前記第２ワード線を活性化し、他のワード線を非活性化する
　半導体記憶装置。
　（付記８）
　付記１から４のいずれか１項に記載の半導体記憶装置において、
　前記複数のメモリセルのそれぞれは、
　前記列方向に延設された第３ワード線と、
　ドレインが前記第１下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、
　ドレインが前記第２下部端子に接続され、ゲートが前記第３ワード線に接続される第４トランジスタと
　を更に備え、
　前記第２ワード線は、前記第１ワード線と前記第３ワード線との間に設けられ、
　前記複数のメモリセルにおいて、第１メモリセルに対して行方向正側に隣接する第２メモリセルと前記第１メモリセルは、前記第３ワード線に共通接続され、前記第１メモリセルに対して行方向負側に隣接する第３メモリセルと前記第１メモリセルは、前記第１ワード線に共通接続される
　半導体記憶装置。
　（付記９）
　付記８に記載の半導体記憶装置において、
　前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、
　前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、
　前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、
　前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する
　前記第３トランジスタは、ドレインとして機能する前記第１拡散層と、前記第１の向きとは逆の第２の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第５拡散層とを備え、
　前記第２ワード線は、前記第１拡散層と第５拡散層との間の基板上に設けられ、前記第３トランジスタのゲートとして機能し、
　前記第４トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第２の向きに前記第３拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第６拡散層とを備え、
　前記第１ワード線は、前記第３拡散層と第６拡散層との間の基板上に設けられ、前記第４トランジスタのゲートとして機能する
　半導体記憶装置。
　（付記１０）
　付記８又は９に記載の半導体記憶装置において、
　前記複数のメモリセルと前記第１ワード線と前記第２ワード線と前記第３ワード線とを備えるメモリアレイと、
　前記第１ワード線、前記第２ワード線、及び前記第３ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと
　を具備し、
　前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線、前記第２ワード線、及び前記第３ワード線を活性化し、他のワード線を非活性化する
　半導体記憶装置。
　（付記１１）
　付記１から１０のいずれか１項に記載の半導体記憶装置において、
　前記導電層の長手方向と前記列方向とのなす角度は４５度である
　半導体記憶装置。
　（付記１２）
　列方向に第１ワード線を延設するステップと、
　前記列方向に第２ワード線を延設するステップと、
　前記列方向及び前記列方向に直行する行方向に複数のメモリセルを配置するステップと、
　を具備し、
　前記複数のメモリセルを配置するステップは、
　第１下部端子と第２下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、
　ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタを形成するステップと、
　ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタを形成するステップと
　を備え、
　前記磁気抵抗素子を形成するステップは、両端が前記第１下部端子と前記第２下部端子に接続され、長手方向が前記列方向と異なる方向となるように導電層を形成するステップを備え、
　前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される
　半導体記憶装置の製造方法。
　（付記１３）
　付記１２に記載の半導体記憶装置の製造方法において、
　前記第１トランジスタを形成するステップは、ドレインとして機能する第１拡散層を前記第１下部端子の下層に形成するステップと、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第２拡散層を形成するステップとを備え、
　前記第２トランジスタを形成するステップは、ドレインとして機能する第３拡散層を前記第２下部端子の下層に形成するステップと、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第４拡散層を形成するステップとを備え、
　前記磁気抵抗素子を形成するステップは、前記第１拡散層上に前記第１下部端子を形成するステップと、前記第２拡散層上に前記第２下部端子を形成するステップとを備え、
　前記第１ワード線を延設するステップは、前記第１拡散層と前記第２拡散層との間の基板上に、前記第１トランジスタのゲートとして前記第１ワード線を形成するステップを備え、
　前記第２ワード線を延設するステップは、前記第３拡散層と前記第４拡散層との間の基板上に、前記第２トランジスタのゲートとして機能する前記第２ワード線を形成するステップを備える
　半導体記憶装置の製造方法。
　（付記１４）
　付記１２に記載の半導体記憶装置の製造方法において、
　前記列方向に第３ワード線を延設するステップと、
　ドレインが前記第１下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタを形成するステップと、
　ドレインが前記第２下部端子に接続され、ゲートが前記第３ワード線に接続される第４トランジスタを形成するステップと
　前記第２ワード線は、前記第１ワード線と前記第３ワード線との間に設けられ、
　前記複数のメモリセルにおいて、第１メモリセルに対して行方向正側に隣接する第２メモリセルと前記第１メモリセルは、前記第３ワード線に共通接続され、前記第１メモリセルに対して行方向負側に隣接する第３メモリセルと前記第１メモリセルは、前記第１ワード線に共通接続される
　半導体記憶装置の製造方法。
　（付記１５）
　付記１４に記載の半導体記憶装置の製造方法において、
　前記第１トランジスタを形成するステップは、ドレインとして機能する第１拡散層を前記第１下部端子の下層に形成するステップと、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第２拡散層を形成するステップとを備え、
　前記第２トランジスタを形成するステップは、ドレインとして機能する第３拡散層を前記第２下部端子の下層に形成するステップと、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第４拡散層を形成するステップとを備え、
　前記第３トランジスタを形成するステップは、ドレインとして機能する前記第１拡散層を形成するステップと、前記第１の向きとは逆の第２の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第５拡散層を形成するステップとを備え、
　前記第４トランジスタを形成するステップは、ドレインとして機能する前記第３拡散層を前記第２下部端子の下層に形成するステップと、前記第２の向きに前記第３拡散層から所定の間隔離隔した位置に、ソースとして機能する第６拡散層を形成するステップとを備え、
　前記磁気抵抗素子を形成するステップは、前記第１拡散層上に前記第１下部端子を形成するステップと、前記第２拡散層上に前記第２下部端子を形成するステップとを備え、
　前記第１ワード線を延設するステップは、前記第１拡散層と前記第２拡散層との間、及び前記第１拡散層と前記第５拡散層との間の基板上に、前記第１トランジスタのゲートとして前記第１ワード線を形成するステップを備え、
　前記第２ワード線を延設するステップは、前記第３拡散層と第４拡散層との間、及び前記第３拡散層と前記第６拡散層との間の基板上に、前記第２トランジスタのゲートとして機能する前記第２ワード線を形成するステップを備え、
　半導体記憶装置の製造方法。
　尚、本出願は、日本出願番号２０１０－２７７８６６に基づき、日本出願番号２０１０－２７７８６６における開示内容は引用により本出願に組み込まれる。

Claims (10)

  1. 　行方向及び前記行方向に直行する列方向に配列される複数のメモリセルと、
    　前記列方向に延設された第１ワード線と、
    　前記列方向に延設された第２ワード線と
    　を具備し、
    　前記複数のメモリセルのそれぞれは、
    　長手方向が前記列方向と異なる方向である導電層の両端に接続された第１下部端子と第２下部端子を有する磁気抵抗素子と、
    　ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタと、
    　ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタと
    　を備え、
    　前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される
    　半導体記憶装置。
  2. 　請求項１に記載の半導体記憶装置において、
    　前記複数のメモリセルのそれぞれは、
    　前記列方向に延設され、前記第１トランジスタのソースに接続される第１ビット線と、
    　前記列方向に延設され、前記第２トランジスタのソースに接続される第２ビット線と
    　を更に備え、
    　前記複数のメモリセルにおいて列方向に隣接する２つのメモリセルの一方の前記第１トランジスタと、他方の前記第２トランジスタは、共通の前記第１ビット線に接続され、前記他方の前記第１トランジスタと、前記一方の第２トランジスタは、共通の前記第２ビット線に接続される
    　半導体記憶装置。
  3. 　請求項２に記載の半導体記憶装置において、
    　前記行方向に延設され、前記磁気抵抗素子の上部端子に接続されるリード用の第３ビット線を更に具備し、
    　前記第１ビット線及び前記第２ビット線は、ライト用のビット線として使用される
    　半導体記憶装置。
  4. 　請求項１から３のいずれか１項に記載の半導体記憶装置において、
    　前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、
    　前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、
    　前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、
    　前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する
    　半導体記憶装置。
  5. 　請求項１から４のいずれか１項に記載の半導体記憶装置において、
    　前記複数のメモリセルと前記第１ワード線と前記第２ワード線とを備えるメモリアレイと、
    　前記第１ワード線及び前記第２ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと
    　を更に具備し、
    　前記複数のメモリセルは、
    　奇数行に配置される第１メモリセルと、
    　前記第１メモリセルに隣接し、偶数行に配置される第２メモリセルと
    　を備え、
    　前記第１メモリセルと前記第２メモリセルに共通接続される前記第１ワード線は、前記第１メモリセルに固有に接続されるワード線と、前記第２メモリセルに固有に接続されるワード線との間に設けられ、
    　前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線及び前記第２ワード線を活性化し、他のワード線を非活性化する
    　半導体記憶装置。
  6. 　請求項５に記載の半導体記憶装置において、
    　前記第１メモリセルは、前記第１トランジスタと前記第２トランジスタを備え、
    　前記第２メモリセルは、
    　長手方向が前記列方向と異なる方向である導電層の両端に接続された第３下部端子と第４下部端子を有する磁気抵抗素子と、
    　ドレインが前記第３下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、
    　ドレインが前記第４下部端子に接続され、ゲートが前記第１ワード線に接続される第４トランジスタと
    　を備える
    　半導体記憶装置。
  7. 　請求項１から４のいずれか１項に記載の半導体記憶装置において、
    　前記複数のメモリセルと前記第１ワード線と前記第２ワード線と前記第３ワード線とを備えるメモリアレイと、
    　前記第１ワード線、前記第２ワード線、及び前記第３ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと
    　を更に具備し、
    　前記複数のメモリセルのそれぞれは、
    　前記列方向に延設された第３ワード線と、
    　ドレインが前記第１下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、
    　ドレインが前記第２下部端子に接続され、ゲートが前記第３ワード線に接続される第４トランジスタと
    　を更に備え、
    　前記第２ワード線は、前記第１ワード線と前記第３ワード線との間に設けられ、
    　前記複数のメモリセルにおいて、第１メモリセルに対して行方向正側に隣接する第２メモリセルと前記第１メモリセルは、前記第３ワード線に共通接続され、前記第１メモリセルに対して行方向負側に隣接する第３メモリセルと前記第１メモリセルは、前記第１ワード線に共通接続され、
    　前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線、前記第２ワード線、及び前記第３ワード線を活性化し、他のワード線を非活性化する
    　半導体記憶装置。
  8. 　請求項７に記載の半導体記憶装置において、
    　前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、
    　前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、
    　前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、
    　前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する
    　前記第３トランジスタは、ドレインとして機能する前記第１拡散層と、前記第１の向きとは逆の第２の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第５拡散層とを備え、
    　前記第２ワード線は、前記第１拡散層と第５拡散層との間の基板上に設けられ、前記第３トランジスタのゲートとして機能し、
    　前記第４トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第２の向きに前記第３拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第６拡散層とを備え、
    　前記第１ワード線は、前記第３拡散層と第６拡散層との間の基板上に設けられ、前記第４トランジスタのゲートとして機能する
    　半導体記憶装置。
  9. 　列方向に第１ワード線を延設するステップと、
    　前記列方向に第２ワード線を延設するステップと、
    　前記列方向及び前記列方向に直行する行方向に複数のメモリセルを配置するステップと、
    　を具備し、
    　前記複数のメモリセルを配置するステップは、
    　第１下部端子と第２下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、
    　ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタを形成するステップと、
    　ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタを形成するステップと
    　を備え、
    　前記磁気抵抗素子を形成するステップは、両端が前記第１下部端子と前記第２下部端子に接続され、長手方向が前記列方向と異なる方向となるように導電層を形成するステップを備え、
    　前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される
    　半導体記憶装置の製造方法。
  10. 　請求項９に記載の半導体記憶装置の製造方法において、
    　前記第１トランジスタを形成するステップは、ドレインとして機能する第１拡散層を前記第１下部端子の下層に形成するステップと、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第２拡散層を形成するステップとを備え、
    　前記第２トランジスタを形成するステップは、ドレインとして機能する第３拡散層を前記第２下部端子の下層に形成するステップと、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第４拡散層を形成するステップとを備え、
    　前記磁気抵抗素子を形成するステップは、前記第１拡散層上に前記第１下部端子を形成するステップと、前記第２拡散層上に前記第２下部端子を形成するステップとを備え、
    　前記第１ワード線を延設するステップは、前記第１拡散層と前記第２拡散層との間の基板上に、前記第１トランジスタのゲートとして前記第１ワード線を形成するステップを備え、
    　前記第２ワード線を延設するステップは、前記第３拡散層と前記第４拡散層との間の基板上に、前記第２トランジスタのゲートとして機能する前記第２ワード線を形成するステップを備える
    　半導体記憶装置の製造方法。
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