JP5565704B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、磁気抵抗素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を記憶素子としてメモリセルに導入した半導体記憶装置、すなわち、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。

ＭＲＡＭのメモリセルに用いられるＭＴＪ素子は、固定磁性層と、自由磁性層と、トンネル絶縁膜とを含む。固定磁性層は、磁化の向きが任意の方向に固定されている。自由磁性層は、外部磁場により磁化の向きが可変である。トンネル絶縁膜は、これら二枚の磁性層に挟まれている。ＭＲＡＭにおいて、１ビットの記憶情報は固定磁性層と自由磁性層との間の相対的な磁化状態に割り当てられる。例えば、固定磁性層の磁化と自由磁性層の磁化とが同じ向きである場合、即ち平行状態である場合は「０」と定義される。固定磁性層の磁化と自由磁性層の磁化とが互いに１８０度向きが異なる場合、即ち反平行状態である場合は「１」と定義される。さらに、ＭＴＪ素子の抵抗値が上記磁化状態によって異なることを利用してＭＲＡＭの読み出しが実行される。図１は、典型的なＭＲＡＭの書き込み原理を示す概略図である。磁性層の磁化容易軸に平行に延在するライトワード線に書き込み電流Ｉｘを流し、磁化容易軸に垂直に延在するライトビット線に書き込み電流Ｉｙを流す。その結果、それら書き込み電流が作る合成磁場により自由磁性層（セルＡ）の磁化が反転される。このように、ＭＴＪ素子の磁化反転特性を利用してメモリセルを選択し書き込み動作を行う。図２は、書き込み電流と書き込みマージンとの関係を示すグラフである。縦軸は書き込み電流Ｉｘ、横軸は書き込み電流Ｉｙをそれぞれ示す。書き込み電流には、下限値と上限値が存在する（図中、「動作マージン」で表示）。その書き込みマージンは狭い。そのため、選択されたメモリセル（セルＡ）に選択的に書き込みを行うためには、電流値や電流波形を正確に制御する必要がある。従って、電流源回路が複雑になり、１００ＭＨｚ以上の高速な書き込み動作を行うことが困難であった。

書き込み電流をトランジスタやダイオードで電気的に選択するというメモリセル（２−Ｔｒａｎｓｉｓｔｏｒ−１−ＭＴＪ素子型メモリセル：２Ｔ１ＭＴＪセル）が特開２００４−３４８９３４号公報（ＵＳ２００４１００８３５（Ａ１））に紹介されている。図３は、この特開２００４−３４８９３４号公報における２Ｔ１ＭＴＪセルの構成を示す概略図である。図３に示されるように、２Ｔ１ＭＴＪセルは、ビット線ＢＬと書き込み線１１５とを接続するトランジスタ１１１と、ビット線／ＢＬと書き込み線１１５とを接続するトランジスタ１１２と、書き込み線１１５の直上に置かれたＭＴＪ素子１１３とから構成されている。書き込み動作において、選択メモリセルのワード線ＷＬを活性化して、トランジスタ１１１、１１２をオン状態にする。それにより、ビット線ＢＬ、／ＢＬに流れる書き込み電流Ｉｗは書き込み線１１５に流れる。このとき、ＭＴＪ素子１１３の磁化は、書き込み電流Ｉｗが生成する書き込み磁場Ｈｗにより反転される。ただし、書き込み線１１５ではなくビット線ＢＬ、／ＢＬのみに流れる書き込み電流で生成される磁場が、ＭＴＪ素子１１３の磁化を反転させないよう、これらの配線は、ＭＴＪ素子１１３から十分遠い配線層に形成される。例えば、３層配線と４層配線との間にＭＴＪ素子１１３が形成される場合、１層配線をビット線に用いれば良い。このように、非選択状態のメモリセルへは書き込み磁場Ｈｗが供給されないため、半選択の状態がないのが特徴である。従って、２Ｔ１ＭＴＪセルを用いた書き込み方式では、書き込み時のメモリセルの選択性が劇的に向上し、さらに、書き込み電流値や電流波形を正確に制御する必要がない。従って、書き込み回路はＳＲＡＭのデコーダの様な論理回路で単純化でき、ＧＨｚレベルでの高速な書き込み動作を行うことが可能となる。

高速な読み出し動作を実現することを目的としたＭＲＡＭの構成が特開２００２−１９７８５２号公報（ＵＳ６，３４９，０５４（Ｂ１））に開示されている。これによれば、ビット線ＢＬと接続される偶数行のメモリセルと、ビット線／ＢＬと接続される奇数行のメモリセルとからメモリアレイが構成されている。読み出しの判定基準として用いられるダミーセル（先述の参照セルと同等）も、同様に、その偶数行及びその奇数行にそれぞれ備えられている。ダミーセルは、データ「０」の抵抗値Ｒｌｏｗとデータ「１」の抵抗値Ｒｈｉｇｈとの中間の抵抗値を保持している。そして、偶数行のメモリセルが選択された場合には奇数行のダミーセルを使用し、奇数行のメモリセルが選択された場合には偶数行のダミーセルを使用する。この技術によれば、ビット線ＢＬとビット線／ＢＬの負荷容量が等しくなり、読み出し時間の高速化が図れる。しかし、書き込み方式は、図１に示す従来のＭＲＡＭと同じ方式を用いているため、その動作速度、すなわち、ランダムアクセス時間は１０ｎｓ以上の書き込み時間で制限されてしまう。また、マトリックス状にメモリセルを配置した場合に比べてセル面積が大きくなってしまう。

以上述べたように、ＭＲＡＭの動作速度（ランダムアクセス時間）をＳＲＡＭ並みに高速にすることは容易ではない。例えば、特開２００４−３４８９３４号公報に記載された２Ｔ１ＭＴＪセルを用いて、特開２００２−１９７８５２号公報に記載の思想に基づくメモリアレイを構成した場合、セル面積は約２倍に大きくなり、現実的ではない。ＳＲＡＭ並みの高速動作が可能な、磁気抵抗効果素子を用いた半導体記憶装置（例示：ＭＲＡＭ）が望まれる。セル面積のオーバヘッドなしに高速な読み出し動作を実現可能な、高速な書き込み動作を実現できる２Ｔ１ＭＴＪセルを用いた半導体記憶装置（例示：ＭＲＡＭ）が求められる。

関連する技術として特開２０００−１２７９０号公報に半導体装置が開示されている。この半導体装置は、半導体装置のメモリ部のメモリセルアレイが複数領域に分割され、前記分割されたメモリセルアレイ領域に偶数のＩ／Ｏ線群が割り当てられて配列され、前記メモリ部が所定のビット構成にできるようになっている。前記メモリ部のビット構成において、ビット数９が基本単位になっていてもよい。前記偶数のＩ／Ｏ線群のうち隣接するメモリセルアレイ領域に割り当てられた２つのＩ／Ｏ線が１つのＩ／Ｏ線にまとめられ、メモリセル部のビット構成でのビット数が所定のビット構成でのビット数の１／２にできるようになっていてもよい。

特開２００３−２８１８８０号公報（ＵＳ６，８２２，８９７（Ｂ２））に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、複数のメモリセルと、複数のデータ線と、複数の第１および第２ゲート配線とを備える。複数のメモリセルは、第１および第２の方向に沿って行列状に配置され、前記第１の方向に沿って互いに隣接するメモリセル群ごとに第１のグループが形成され、前記第２の方向に沿って互いに隣接するメモリセル群ごとに第２のグループが形成される。複数のデータ線は、前記第１の方向に沿って、各々が前記第１のグループごとに設けられる。複数の第１および第２ゲート配線は、前記第２の方向に沿って設けられ、各々が前記第２のグループごとに設けられる。各前記メモリセルは、磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子と、データ読出時に、対応するデータ線および固定電圧の間に前記磁気抵抗素子を電気的に結合するためのアクセストランジスタとを含む。各前記アクセストランジスタは、対応する第１および第２のゲート配線のうちの前記第１のグループごとに予め定められる所定の一方のゲート配線の電圧に応じてオンおよびオフする。

特開２００３−３４６４７４号公報（ＵＳ６，６１８，３１７（Ｂ１））に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、メモリアレイと、複数のビット線と、複数の列選択線と、アドレスデコーダと、第１および第２の書込制御回路とを備える。メモリアレイは、各々が磁気的に書込まれたデータを記憶する複数のメモリセルが行列状に配置された。複数のビット線は、複数のメモリセル列にそれぞれ対応して設けられる。複数の列選択線は、前記複数のメモリセル列にそれぞれ対応して設けられる。アドレスデコーダは、データ書込時に、列選択結果に応じて前記複数の列選択線の電圧を設定する。第１および第２の書込制御回路は、前記複数のビット線の一端側および他端側にそれぞれ対応して配置され、前記データ書込時に選択ビット線に書込データに応じた方向のデータ書込電流を供給する。前記第１の書込制御回路は、前記データ書込時に、第１および第２の電圧の前記書込データに応じた一方と第１の共有ノードとを電気的に接続するための第１のドライバと、前記複数のビット線の一端側と前記第１の共有ノードとの間にそれぞれ設けられ、各々が前記複数の列選択線のうちの対応する１本の電圧レベルに応じてオンする複数の第１のスイッチ回路とを含む。前記第２の書込制御回路は、前記データ書込時に、前記第１および第２の電圧の前記書込データに応じた他方と第２の共有ノードとを電気的に接続するための第２のドライバと、前記複数のビット線の他端側と前記第２の共有ノードとの間にそれぞれ設けられ、各々が前記複数の列選択線のうちの対応する１本の前記電圧レベルに応じてオンする複数の第２のスイッチ回路とを含む。

また、特開２００６−１０８５６５号公報（ＵＳ７３５５８８４（Ｂ２））に磁気抵抗効果素子及び磁気記録装置が開示されている。この磁気抵抗効果素子は、磁化の向きが固定された第１の固定層と、磁化の向きが変化する記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層とを具備する。この磁気抵抗効果素子では、記録層の膜厚は、５ｎｍ乃至２０ｎｍである。記録層は、第１の方向に延在する延在部と、延在部の側面から第１の方向に対して垂直な第２の方向に突出する突出部とを有する。記録層の第１の方向における最大の長さを第１の長さと規定し、記録層の第２の方向における最大の長さを第２の長さと規定した場合、第１の長さ／第２の長さは１．５乃至２．２である。

また、特開２００６−１１４７６２号公報（ＵＳ２００６０８３０５３（Ａ１））に磁気ランダムアクセスメモリが開示されている。この磁気ランダムアクセスメモリは、複数のコーナーを有する平面形状であり、一つ以上のコーナーにおける曲率半径が２０ｎｍ以下である磁気抵抗効果素子を具備する。

また、特開２００８−１４７４３７号公報に磁気抵抗性記憶装置が開示されている。この磁気抵抗性記憶装置は、複数のメモリセル、複数のワード線、複数のビット線、複数のコモン線、複数のビット線ドライバ、複数のコモン線ドライバを備える。複数のメモリセルは、行列状に配列され、各々が注入電流により磁化方向が設定され、その抵抗値によりデータを記憶する可変磁気抵抗素子を有する。複数のワード線は、各メモリセル行に対応して対をなして配置される。前記対をなすワード線は、対応の行のメモリセルに交互に接続される。複数のビット線は、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する。複数のコモン線は、前記複数のビット線の隣接するビット線の対各々の間に前記ビット線と平行に配置され、各々が対応のビット線対に接続するメモリセルに接続される。複数のビット線ドライバは、各前記ビット線に対応して配置され、データ書込時、列選択信号と書込データとに応じて対応のビット線に電流を流す。複数のコモン線ドライバは、各コモン線に対応して配置され、データ書込時、前記書込データと前記列選択信号とに従って対応のコモン線に電流を流す。選択列のビット線ドライバおよびコモン線ドライバは、データ書込時、一方が電流を供給し、他方が電流を引抜く。

発明者は、今回以下の事実を新たに発見した。２Ｔ１ＭＴＪセルは、それまでのＭＲＡＭで用いられる書き込み方式と比較して、ＳＲＡＭ並みの高速な書き込み動作を実現できる。しかし、それまでのＭＲＡＭと同じ読み出し方式を用いるため、その動作速度は読み出し速度で制限されてしまう。

図４は、２Ｔ１ＭＴＪセルを用いたＭＲＡＭ１０１の基本な構成を示す回路ブロック図である。メモリアレイ１０２は、マトリックス状に２Ｔ１ＭＴＪセル（以下、単にメモリセルともいう）Ｃを配置したセルカラムと、２列分の参照セルＲを配置した参照セルカラムとを備えている。

書き込み動作では、ロウデコーダ１０３が、複数のワード線ＷＬから選択ワード線ＷＬを選択する。カラムデコーダ１０４は、複数のビット線ＢＬから少なくとも１組の選択ビット線ＢＬ、／ＢＬをスイッチ１０６により選択する。すなわち、選択ワード線ＷＬと選択ビット線ＢＬ、／ＢＬとにより、複数のメモリセルＣからデータを書き込みたい少なくとも１個の選択セルＣが選択される。スイッチ１０６により、選択セルＣはカラムデコーダ１０４に電気的に接続される。そして、図示されない書き込み電流回路からの書き込み電流Ｉｗが、カラムデコーダ１０４−選択ビット線ＢＬ−選択セルＣの書き込み線１１５−選択ビット線／ＢＬ−カラムデコーダ１０４の経路に流される。

一方、読み出し時では、ロウデコーダ１０３が、複数のワード線ＷＬから選択ワード線ＷＬを選択する。カラムデコーダ１０４は、複数のビット線ＢＬから選択ビット線ＢＬをスイッチ１０７により選択する。すなわち、選択ワード線ＷＬと選択ビット線ＢＬとにより、複数のメモリセルＣから記憶データを読み出したい選択セルＣが選択される。スイッチ１０７により、選択セルＣはセンスアンプ１０５の一方の入力端子に電気的に接続される。選択セルＣのＭＴＪ素子１１３に流れるセンス電流ＩＲが生成され、センスアンプ１０５の一方の入力端子に供給される。

同時に、カラムデコーダ１０４は、２本の参照ビット線ＢＬＲ０、ＢＬＲ１をスイッチ１０７により常に選択状態とする。すなわち、選択ワード線ＷＬと２本の参照ビット線ＢＬＲ０、ＢＬＲ１とにより、データ「０」が記憶されている複数の参照セルＲ０と、データ「１」が記憶されている複数の参照セルＲ１とから、選択参照セルＲ０、Ｒ１が同時に選択される。スイッチ１０７により、選択参照セルＲ０、Ｒ１はセンスアンプ１０５の他方の入力端子に電気的に接続される。参照セルＲ０のＭＴＪ素子に流れる参照電流Ｉｒｅｆ（０）と、参照セルＲ１のＭＴＪ素子に流れるＩｒｅｆ（１）とが平均化されることで、読み出しの判定基準として使われる参照電圧Ｖｒｅｆが生成され、センスアンプ１０５の他方の入力端子に供給される。

すなわち、センスアンプ１０５の２つの入力端子のうち、一方には選択セルＣ、他方には選択参照セルＲ０、Ｒ１がそれぞれ接続される。そのため、センスアンプ１０５の２つの入力端子の負荷容量は不一致である。従って、センス信号（選択セルＣに流れるセンス電流ＩＲ０）が安定する速度と、参照信号（参照セルに流れる参照電流Ｉｒｅｆ）が安定する速度とが異なる。従って、センスアンプ１０５を、センス信号と参照信号とが十分セットリングされるまで判定動作させることができず、読み出し速度が制限される。また、電源電圧の変動や配線間容量のカップリングの影響が一様ではなく、これら雑音耐性の観点からも不利である。従って、２Ｔ１ＭＴＪセルを用いたＭＲＡＭの読み出し速度を向上させるのは容易ではない。その結果、その動作速度、即ち、ランダムアクセス時間は１０ｎｓ以上の読み出し時間で制限されてしまう。

特開２００４−３４８９３４号公報 特開２００２−１９７８５２号公報 特開２０００−１２７９０号公報 特開２００３−２８１８８０号公報 特開２００３−３４６４７４号公報 特開２００６−１０８５６５号公報 特開２００６−１１４７６２号公報 特開２００８−１４７４３７号公報

本発明の目的は、メモリセルの集積度が高く、かつ、高速動作（読み出し動作及び書き込み動作）を実行可能な、磁気抵抗効果素子を用いた半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行および奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、セル内配線に一端を接続された磁気抵抗素子を含み、行方向に沿った辺の少なくとも一方の辺の中央部に、前記セル内配線を含む凸部を有する。第２メモリセルの凸部は、第１メモリセルの凸部と第３メモリセルの凸部との間に形成される凹部に向いて配置される。

本発明により、磁気抵抗効果素子を用いた半導体記憶装置において、メモリセルの集積度が高く、ＳＲＡＭ並みの高速動作が実行可能となる。

本発明の前記及びその他の目的、長所及び特徴は、添付の図面を考慮して次の実施の形態の記載によって、より詳細に分かるであろう。
図１は、典型的なＭＲＡＭの書き込み原理を示す概略図である。 図２は、書き込み電流と書き込みマージンとの関係を示すグラフである。 図３は、特開２００４−３４８９３４号公報における２Ｔ１ＭＴＪセルの構成を示す概略図である。 図４は、２Ｔ１ＭＴＪセルを用いたＭＲＡＭの基本な構成を示す回路ブロック図である。 図５は、本発明の実施の形態に係る半導体記憶装置の構成を示す回路ブロック図である。 図６は、本発明の実施の形態に係る半導体記憶装置の構成を示す回路ブロック図である。 図７は、本発明の実施の形態に係る半導体記憶装置の書き込み動作時のライトビット線への印加電圧制御の真理値表を示す。 図８は、本発明の実施の形態に係る半導体記憶装置の参照セルにプログラムするための真理値表を示す。 図９は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイの一部を示す断面図である。 図１０は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。 図１１は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。 図１２は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイの一部を示す回路図である。 図１３は、本発明の実施の形態の変形例に係る半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。 図１４は、比較対象の半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。 図１５は、比較対象の半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。 図１６は、比較対象の半導体記憶装置におけるメモリアレイの一部を示す回路図である。 図１７は、本発明の実施の形態に係る半導体装置におけるメモリアレイの第１変形例の一部を示す断面図である。 図１８は、本発明の実施の形態に係る半導体装置におけるメモリアレイの第１変形例のレイアウトの一部を示す平面図である。 図１９は、本発明の実施の形態に係る半導体装置におけるメモリアレイの第２変形例の一部を示す断面図である。 図２０は、本発明の実施の形態に係る半導体装置におけるメモリアレイの第２変形例のレイアウトの一部を示す平面図である。

以下、本発明の半導体記憶装置の実施の形態に関して、添付図面を参照して説明する。

図５及び図６は、本発明の実施の形態に係る半導体記憶装置の構成を示す回路ブロック図である。ただし、図５は、読み出し動作におけるセンス電流の経路も併せて表示している。図６は、書き込み動作における書き込み電流の経路も併せて表示している。

この半導体記憶装置１は、２Ｔ１ＭＴＪセル型ＭＲＡＭである。半導体記憶装置１は、メモリアレイ２、ロウデコーダ３、カラムデコーダ４、センスアンプ５、第１スイッチ部６、第２スイッチ部８、セレクタ９を具備する。

メモリアレイ２は、複数のワード線ＷＬｉ（ｉ＝０〜ｎ：ｎは自然数）、複数のリードビット線ＲＢＬｊ、／ＲＢＬｊ（ｊ＝１〜ｍ：ｍは自然数）、複数のライトビット線ＷＢＬｊ、／ＷＢＬｊ、複数のメモリセルＣｉｊ（ｉ＝０〜ｎ、ｊ＝０〜ｍ）、二本の参照ワード線ＷＬＲ０、ＷＬＲ１、複数の参照セルＲ０ｊ、Ｒ１ｊ（ｊ＝０〜ｍ）を備える。ただし、区別する必要がない場合は、ｉ、ｊは省略して記載する場合もある。

複数のワード線ＷＬｉは、Ｘ方向に延伸し、ロウデコーダ３に接続されている。複数のリードビット線ＲＢＬｊ、／ＲＢＬｊは、Ｙ方向に延伸し、第１スイッチ部６及び選択部９を介してセンスアンプ５に接続されている。複数のライトビット線ＷＢＬｊ、／ＷＢＬｊは、Ｙ方向に延伸し、第２スイッチ部８を介してカラムデコーダ４に接続されている。ライトビット線ＷＢＬｊ、リードビット線ＲＢＬｊ、ライトビット線／ＷＢＬｊ、及びリードビット線／ＲＢＬｊは、この順にＸ方向に並んでいる。例えば、ライトビット線ＷＢＬ０、リードビット線ＲＢＬ０、ライトビット線／ＷＢＬ０、リードビット線／ＲＢＬ０、ライトビット線ＷＢＬ１、リードビット線ＲＢＬ１、ライトビット線／ＷＢＬ１、リードビット線／ＲＢＬ１、…という順番である。

複数のメモリセルＣｉｊは、行列状に配置されている。複数のメモリセルＣｉｊは、ｉが偶数の場合、複数のワード線ＷＬｉと複数のライトビット線ＷＢＬｊ（又はリードビット線ＲＢＬｊ）との交点の各々に対応して設けられている。ｉが奇数の場合、複数のワード線ＷＬｉと複数のライトビット線／ＷＢＬｊ（又はリードビット線／ＲＢＬｊ）との交点の各々に対応して設けられている。

複数のメモリセルＣｉｊは、偶数行（ｉ＝偶数）のメモリセルと、奇数行（ｉ＝奇数）のメモリセルとを備える。偶数行のメモリセルＣｉｊは、例えば、第０行（図中、ワード線ＷＬ０に沿った行）にメモリセルＣ００、Ｃ０１、Ｃ０２、…がＸ方向に配置され、第２行（図中、ワード線ＷＬ２に沿った行）には、Ｃ２０、Ｃ２１、Ｃ２２、…がＸ方向に配置されている。以下、第４行、第６行、…についても同様である。この場合、ｉは偶数である。一方、奇数行のメモリセルＣｉｊは、例えば、第１行（図中、ワード線ＷＬ１に沿った行）にメモリセルＣ１０、Ｃ１１、Ｃ１２、…がＸ方向に配置され、第３行（図中、ワード線ＷＬ３に沿った行）には、Ｃ３０、Ｃ３１、Ｃ３２、…がＸ方向に配置されている。以下、第５行、第７行、…についても同様である。この場合、ｉは奇数である。

偶数行のメモリセルＣｉｊは、結果として偶数列に沿って配置される。例えば、第０列（図中、リードビット線ＲＢＬ０に沿った列）には、メモリセルＣ００、Ｃ２０、Ｃ４０、…がＹ方向に配置され、第２列（図中、リードビット線ＲＢＬ１に沿った列）には、Ｃ０１、Ｃ２１、Ｃ４１、…がＹ方向に配置されている。以下、第４列、第６列、…についても同様である。一方、奇数行のメモリセルＣｉｊは、結果として奇数列に沿って配置される。例えば、第１列（図中、リードビット線／ＲＢＬ０に沿った列）にメモリセルＣ１０、Ｃ３０、Ｃ５０、…がＹ方向に配置され、第３列（図中、リードビット線／ＲＢＬ１に沿った列）には、Ｃ１１、Ｃ３１、Ｃ５１、…がＹ方向に配置されている。以下、第５列、第７列、…についても同様である。

各メモリセルＣｉｊは、第１トランジスタ１１、第２トランジスタ１２、ＭＴＪ素子１３を備える。
偶数行のメモリセルＣｉｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線ＷＢＬｊに、他方を（書き込み線１５を介して；後述）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して；後述）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

奇数行のメモリセルＣｉｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線／ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して；後述）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートをワード線ＷＬｉに、ソース／ドレインの一方をライトビット線ＷＢＬ（ｊ＋１）に、他方を（書き込み線１５を介して；後述）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

ライトビット線ＷＢＬｊ、／ＷＢＬｊは偶数行（列）のメモリセルと奇数行（列）のメモリセルとの間で共有されている。例えば、ライトビット線／ＷＢＬ０は、偶数行（列）のメモリセルＣ００と奇数行（列）のメモリセルＣ１０との間、Ｃ２０とＣ３０との間、Ｃ４０とＣ５０との間、…で共有されている。ライトビット線ＷＢＬ１は、奇数行（列）のメモリセルＣ１０と偶数行（列）のメモリセルＣ０１との間、Ｃ３０とＣ２１との間、Ｃ５０とＣ４１との間、…で共有されている。ライトビット線／ＷＢＬ１は、偶数行（列）のメモリセルＣ０１と奇数行（列）のメモリセルＣ１１との間、Ｃ２１とＣ３１との間、Ｃ４１とＣ５１との間、…で共有されている。

参照ワード線ＷＬＲ０、ＷＬＲ１は、Ｘ方向に延伸し、ロウデコーダ３に接続されている。複数の参照セルＲ０ｊは、参照ワード線ＷＬＲ０と複数のライトビット線ＷＢＬｊ（又はリードビット線ＲＢＬｊ）との交点の各々に対応して設けられている。複数の参照セルＲ１ｊは、参照ワード線ＷＬＲ１（奇数行）と複数のライトビット線／ＷＢＬｊ（又はリードビット線／ＲＢＬｊ）との交点の各々に対応して設けられている。すなわち、複数の参照セルＲ０ｊ（Ｒ００、Ｒ０１、Ｒ０２、…）は、偶数行の参照ワード線ＷＬＲ０に沿って並び、上記偶数列に配置されている。一方、複数の参照セルＲ１ｊ（Ｒ１０、Ｒ１１、Ｒ１２、…）は、奇数行の参照ワード線ＷＬＲ１に沿って並び、上記奇数列に配置されている。これら、複数の参照セルＲ０ｊ、Ｒ１ｊは、二行の参照セルロウを形成している。

各参照セルＲ０ｊ、Ｒ１ｊも、メモリセルＣと同様に第１トランジスタ１１、第２トランジスタ１２、ＭＴＪ素子１３を備える。偶数行の参照セルＲ０ｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートを参照ワード線ＷＬＲ０に、ソース／ドレインの一方をライトビット線ＷＢＬｊに、他方を（書き込み線１５を介して；後述）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートを参照ワード線ＷＬＲ０に、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して；後述）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

奇数行の参照セルＲ１ｊでは、まず、ＭＴＪ素子１３は、一方の端子をリードビット線／ＲＢＬｊに接続されている。第１トランジスタ１１は、ゲートを参照ワード線ＷＬＲ１に、ソース／ドレインの一方をライトビット線／ＷＢＬｊに、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。第２トランジスタ１２は、ゲートを参照ワード線ＷＬＲ１に、ソース／ドレインの一方をライトビット線ＷＢＬ（ｊ＋１）に、他方を（書き込み線１５を介して）ＭＴＪ素子１３の他方の端子にそれぞれ接続されている。

ライトビット線ＷＢＬｊ、／ＷＢＬｊは偶数行（列）の参照セルＲ０ｊと奇数行（列）の参照セルＲ１ｊとの間で共有されている。例えば、ライトビット線／ＷＢＬ０は、偶数行（列）の参照セルＲ００と奇数行（列）の参照セルＲ１０との間で共有されている。ライトビット線ＷＢＬ１は、偶数行（列）の参照セルＲ１０と奇数行（列）の参照セルＲ０１との間で共有されている。

本発明では、偶数列（リードビット線ＲＢＬｊに沿って並ぶ複数のメモリセルＣ及び参照セルＲの列）は、隣接する奇数列（リードビット線／ＲＢＬｊに沿って並ぶメモリセルＣ及び参照セルＲの列）と組を成している。そして、読み出し動作時に、当該組の偶数列及び奇数列のいずれか一方の列に属するメモリセルＣが選択されたとき、当該組の他方の列に属する参照セルＲが参照用に選択される。そして、偶数列のリードビット線ＲＢＬｊがセンスアンプ５の一方の入力端子に接続され、同じ組の奇数列のリードビット線／ＲＢＬｊが同一センスアンプ５の他方の入力端子に接続される。すなわち、当該組の中において、記憶データの読み出し対象のメモリセルＣと参照セルＲとが準備される。例えば、第０列（偶数列）のメモリセルＣ００が記憶データの読み出し対象として選択された場合、第０列と組を成す第１列（奇数列）の参照セルＲ１０が、参照セルとして準備される。

ロウデコーダ３は、読み出し動作時に、複数のワード線ＷＬｉから選択ワード線を選択し、二本の参照ワード線ＷＬＲ０、ＷＬＲ１から選択参照ワード線を選択する。また、書き込み動作時に、複数のワード線ＷＬｉから選択ワード線を選択する。

カラムデコーダ４は、読み出し動作時に、複数のリードビット線ＲＢＬ、／ＲＢＬｊの組から一組の選択リードビット線ＲＢＬｊ、／ＲＢＬｊを第１スイッチ部６により選択する。また、書き込み動作時に、複数のライトビット線ＷＢＬｊ、／ＷＢＬｊの組から一組の選択ライトビット線ＷＢＬｊ、／ＷＢＬｊを第２スイッチ部８により選択する。

センスアンプ５は、読み出し動作時に、選択リードビット線ＲＢＬｊ、／ＲＢＬｊからのセンス信号を二つの入力端子で受信して、センス結果を出力する。センスアンプ５は、ｊが偶数に対応する組のセンスアンプ５−１と、ｊが奇数に対応する組のセンスアンプ５−２を備える。なお、センスアンプ５は、偶数列と奇数列とで構成される組の数だけ有っても良い。その場合、その組の数だけ同時に読み出すことができる。

セレクタ９は、トランジスタＭ１０、Ｍ１１、Ｍ１２、Ｍ１３を備える。セレクタ９は、ロウアドレス（ＸＡ）の偶奇によってセンスアンプ５の入力端子を入れ替える。例えば、偶数行のメモリセルが選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎが活性化、Ｘ０Ｔが非活性となり、トランジスタＭ１０とＭ１１がオンの状態、トランジスタＭ１２とＭ１３がオフの状態となる。この時、ＳＡＩＮｊはセンスアンプ５の信号側入力端子ＳＳｉに接続され、／ＳＡＩＮｊはセンスアンプ５の参照側入力端子ＳＳＲに接続される。

ここで、隣り合う二台のセンスアンプ５の参照側入力端子ＳＳＲは互いに短絡されている。これにより、二つの参照セルに流れる参照電流を平均化することで読み出し判定の基準となる参照信号を生成することができる。例えば、参照セルＲ００とＲ１０にはデータ「０」、Ｒ０１とＲ１１にデータ「１」を予めプログラムすることで、平均化された参照電流Ｉｒｅｆは「０」のセンス電流Ｉｓ（０）と「１」のセンス電流Ｉｓ（１）の中間の値となる。

なお、第１スイッチ部６、第２スイッチ部８、セレクタ９のいずれかは、カラムデコーダ４に含まれていても良い。

次に、本発明の実施の形態に係る半導体記憶装置の読み出し動作について、図５を参照しながら説明する。

本実施の形態では、メモリセルＣの偶数列は、隣接する奇数列と同じカラムアドレス（ＹＡ＝同じ組）を形成している（偶数列か奇数列かはロウアドレス（ＸＡ）で区別される）。そして、リードモード（読み出し動作）時に入力されたアドレス（ＸＡ、ＹＡ）に基づいて、偶数列のメモリセルＣが選択された場合、同じカラムアドレスに位置する（同じ組に属する）奇数列の参照セルＲが同時に選択される。例えば、偶数列である第０列のメモリセルＣ００が選択された場合、奇数列である第１列の参照セルＲ１０が同時に選択される。一方、奇数列のメモリセルが選択された場合、同じカラムアドレスに位置する（同じ組に属する）偶数列の参照セルが同時に選択される。例えば、奇数列である第１列のメモリセルＣ１０が選択された場合、偶数列である第０列の参照セルＲ００が同時に選択される。

まず、少なくとも二つのセンスアンプ５を有し、それら二つのセンスアンプ５に対応して、偶数列のメモリセルＣ００及びメモリセルＣ０１を同時に読み出す場合を説明する（図５にはセンス電流経路が図示されている）。偶数列のメモリセルを読み出す場合、読み出されるメモリセルの属する偶数列と同じ組の奇数列の参照セルが選択される。なお、同時に読み出すことが可能なメモリセルの数は、センスアンプ５の数と同数又はそれ未満である。

まず、第０列のメモリセルＣ００と、対応する第１列の参照セルＲ１０とを同時に選択する。
ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ０を選択して活性化し、メモリセルＣ００の第１及び第２トランジスタ１１、１２をオンにする。同様に、ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択参照ワード線として参照ワード線ＷＬＲ１を選択して活性化し、参照セルＲ１０の第１及び第２トランジスタ１１、１２をオンにする。次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ０を活性化して、第１スイッチ部６のトランジスタＭ０、Ｍ１をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ０、リードビット線／ＲＢＬ０が選択される。その結果、ワード線ＷＬ０とリードビット線ＲＢＬ０とにより、メモリセルＣ００が選択されたことになる。同様に、参照ワード線ＷＬＲ１とリードビット線／ＲＢＬ０とにより、参照セルＲ１０が選択されたことになる。そして、リードビット線ＲＢＬ０は、トランジスタＭ０を介して、センスアンプ５への入力用配線ＳＡＩＮ０に接続される。リードビット線／ＲＢＬ０は、トランジスタＭ１を介して、センスアンプ５への入力用配線／ＳＡＩＮ０に接続される。

同様に第２列のメモリセルＣ０１と、対応する第３列の参照セルＲ１１とを同時に選択する。
ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ０を選択して活性化し、選択参照ワード線として参照ワード線ＷＬＲ１を選択して活性化している。従って、メモリセルＣ０１の第１及び第２トランジスタ１１、１２、及び参照セルＲ１１の第１及び第２トランジスタ１１、１２はオンになっている。次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ１を活性化して、第１スイッチ部６のトランジスタＭ２、Ｍ３をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ１、リードビット線／ＲＢＬ１が選択される。その結果、ワード線ＷＬ０とリードビット線ＲＢＬ１とにより、メモリセルＣ０１が選択されたことになる。同様に、参照ワード線ＷＬＲ１とリードビット線／ＲＢＬ１とにより、参照セルＲ１１が選択されたことになる。そして、リードビット線ＲＢＬ１は、トランジスタＭ２を介して、センスアンプ５への入力用配線ＳＡＩＮ１に接続される。リードビット線／ＲＢＬ１は、トランジスタＭ３を介して、センスアンプ５への入力用配線／ＳＡＩＮ１に接続される。

ここで、セレクタ９−１は、第０行（偶数行）のメモリセルＣ００が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを活性化し、Ｘ０Ｔを非活性とする。その結果、トランジスタＭ１０とＭ１１がオンの状態、トランジスタＭ１２とＭ１３がオフの状態となる。それにより、入力用配線ＳＡＩＮ０はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線／ＳＡＩＮ０はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

一方、セレクタ９−２は、第０行（偶数行）のメモリセルＣ０１が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを活性化し、Ｘ０Ｔを非活性とする。その結果、トランジスタＭ１０とＭ１１がオンの状態、トランジスタＭ１２とＭ１３がオフの状態となる。それにより、入力用配線ＳＡＩＮ１はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線／ＳＡＩＮ１はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

参照セルＲ１０にはデータ「０」、参照セルＲ１１にはデータ「１」を予めプログラムすることで平均化された参照電流Ｉｒｅｆは「０」のセンス電流Ｉｓ（０）と「１」のセンス電流Ｉｓ（１）の中間の値となる。センスアンプ５−１、５−２は信号側入力端子ＳＳｉと参照側入力端子ＳＳＲとにクランプ電圧Ｖｃを供給する。すなわち、入力用配線ＳＡＩＮ０、／ＳＡＩＮ０、選択リードビット線ＲＢＬ０、／ＲＢＬ０にもＶｃが印加される。同様に、入力用配線ＳＡＩＮ１、／ＳＡＩＮ１、選択リードビット線ＲＢＬ１、／ＲＢＬ１にもＶｃが印加される。リードモード（読み出し動作）においては、全てのライトビット線ＷＢＬ、／ＷＢＬは接地されている。従って、選択状態のメモリセルＣ００には入力用配線ＳＡＩＮ０とリードビット線ＲＢＬ０を介してセンス電流Ｉｓ０が流れる。同様に、選択状態のメモリセルＣ０１には入力用配線ＳＡＩＮ１とリードビット線ＲＢＬ１を介してセンス電流Ｉｓ１が流れる。一方、選択状態の参照セルＲ１０には入力用配線／ＳＡＩＮ０とリードビット線／ＲＢＬ０を介して参照電流／Ｉｓ０が流れる。同様に、参照セルＲ１１には入力用配線／ＳＡＩＮ１とリーロビット線／ＲＢＬ１を介して参照電流／Ｉｓ１が流れる。センスアンプ５−１は、センス電流Ｉｓ０と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する。同様に、センスアンプ５−２は、センス電流Ｉｓ１と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する。

次に、少なくとも二つのセンスアンプ５を有し、それら二つのセンスアンプ５に対応して、奇数列のメモリセルＣ１０及びメモリセルＣ１１を同時に読み出す場合を説明する（図５にはセンス電流経路が図示されていない）。

第１列のメモリセルＣ１０と、対応する第０列の参照セルＲ００とを同時に選択する。
まず、ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ１を選択して活性化し、メモリセルＣ１０の第１及び第２トランジスタ１１、１２をオンにする。同様に、ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択参照ワード線として参照ワード線ＷＬＲ０を選択して活性化し、参照セルＲ００の第１及び第２トランジスタ１１、１２をオンにする。次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ０を活性化して、第１スイッチ部６のトランジスタＭ０、Ｍ１をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ０、リードビット線／ＲＢＬ０が選択される。その結果、ワード線ＷＬ１とリードビット／線ＲＢＬ０とにより、メモリセルＣ１０が選択されたことになる。同様に、参照ワード線ＷＬＲ０とリードビット線ＲＢＬ０とにより、参照セルＲ００が選択されたことになる。そして、リードビット線ＲＢＬ０は、トランジスタＭ０を介して、センスアンプ５への入力用配線ＳＡＩＮ０に接続される。リードビット線／ＲＢＬ０は、トランジスタＭ１を介して、センスアンプ５への入力用配線／ＳＡＩＮ０に接続される。

同様に第２列のメモリセルＣ１１と、対応する第３列の参照セルＲ０１とを同時に選択する。
ロウデコーダ３は、ロウアドレスＸＡに基づいて、選択ワード線としてワード線ＷＬ１を選択して活性化し、選択参照ワード線として参照ワード線ＷＬＲ０を選択して活性化している。従って、メモリセルＣ１１の第１及び第２トランジスタ１１、１２、及び参照セルＲ０１の第１及び第２トランジスタ１１、１２はオンになっている。次に、カラムデコーダ４は、カラムアドレスＹＡに基づいて、信号ＲＹ１を活性化して、第１スイッチ部６のトランジスタＭ２、Ｍ３をオンにする。これにより、選択リードビット線としてリードビット線ＲＢＬ１、リードビット線／ＲＢＬ１が選択される。その結果、ワード線ＷＬ１とリードビット／線ＲＢＬ１とにより、メモリセルＣ１１が選択されたことになる。同様に、参照ワード線ＷＬＲ０とリードビット線ＲＢＬ１とにより、参照セルＲ０１が選択されたことになる。そして、リードビット線ＲＢＬ１は、トランジスタＭ２を介して、センスアンプ５への入力用配線ＳＡＩＮ１に接続される。リードビット線／ＲＢＬ１は、トランジスタＭ３を介して、センスアンプ５への入力用配線／ＳＡＩＮ１に接続される。

ここで、セレクタ９−１は、第１行（奇数行）のメモリセルＣ１０が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを非活性とし、Ｘ０Ｔを活性化する。その結果、トランジスタＭ１０とＭ１１がオフの状態、トランジスタＭ１２とＭ１３がオンの状態となる。それにより、入力用配線／ＳＡＩＮ０はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線ＳＡＩＮ０はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

一方、セレクタ９−２は、第１行（奇数行）のメモリセルＣ１１が選択された場合、ロウアドレスの最下位ビットＸ０をデコードした信号Ｘ０Ｎを非活性し、Ｘ０Ｔを活性化とする。その結果、トランジスタＭ１０とＭ１１がオフの状態、トランジスタＭ１２とＭ１３がオンの状態となる。それにより、入力用配線／ＳＡＩＮ１はセンスアンプ５の信号側入力端子ＳＳｉに接続され、入力用配線ＳＡＩＮ１はセンスアンプ５の参照側入力端子ＳＳＲに接続される。

センスアンプ５−１、５−２は信号側入力端子ＳＳｉと参照側入力端子ＳＳＲとにクランプ電圧Ｖｃを供給する。すなわち、入力用配線ＳＡＩＮ０、／ＳＡＩＮ０、選択リードビット線ＲＢＬ０、／ＲＢＬ０にもＶｃが印加される。同様に、入力用配線ＳＡＩＮ１、／ＳＡＩＮ１、選択リードビット線ＲＢＬ１、／ＲＢＬ１にもＶｃが印加される。リードモード（読み出し動作）においては、全てのライトビット線ＷＢＬ、／ＷＢＬは接地されている。従って、選択状態のメモリセルＣ１０には入力用配線／ＳＡＩＮ０とリードビット線／ＲＢＬ０を介してセンス電流Ｉｓ０が流れる。同様に、選択状態のメモリセルＣ１１には入力用配線／ＳＡＩＮ１とリードビット線／ＲＢＬ１を介してセンス電流Ｉｓ１が流れる。一方、選択状態の参照セルＲ００には入力用配線ＳＡＩＮ０とリードビット線ＲＢＬ０を介して参照電流／Ｉｓ０が流れる。同様に、参照セルＲ０１には入力用配線ＳＡＩＮ１とリーロビット線ＲＢＬ１を介して参照電流／Ｉｓ１が流れる。センスアンプ５−１は、センス電流Ｉｓ０と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する。同様に、センスアンプ５−２は、センス電流Ｉｓ１と平均化された参照電流Ｉｒｅｆ（＝（／Ｉｓ０＋／Ｉｓ１）／２）との大小を比較し、読み出し結果を出力する。

以上のようにして、本発明の半導体記憶装置の実施の形態における読み出し動作が実行される。

上述のように、隣り合う二台のセンスアンプ５は、参照側入力端子ＳＳＲを互いに短絡し、一方センスアンプ５の参照側入力端子ＳＳＲにはデータ「０」を記憶する参照セルＲから参照電流を供給され、他方のセンスアンプ５の参照側入力端子ＳＳＲにはデータ「１」を記憶する参照セルＲから参照電流を供給される必要がある。したがって、一つのメモリセルからデータを読み出す場合でも、そのメモリセル用の参照セル（例示：「０」を記憶）の他に、異なるデータ（例示：「１」）を記憶している参照セルも同時に選択するように制御する。例えば、一つのメモリセルからデータを読み出す場合でも、上記のように二つのデータを仮に読み出すようにする。

次に、本発明の半導体記憶装置の実施の形態における書き込み動作について、図６を参照しながら説明する。本図において、書き込み電流Ｉｗが、メモリセルＣにおいて−Ｘ方向（紙面に対し右から左）へ流れる場合を「０」書き込み、＋Ｘ方向（紙面に対し左から右）へ流れる場合を「１」書き込みと定義する。

メモリセルＣ（２Ｔ１ＭＴＪセル）への書き込みは、ライトビット線ＷＢＬｊとライトビット線／ＷＢＬｊに書き込みデータに応じて相補の電圧を印加することによって実行される。図７は、本発明の実施の形態に係る半導体記憶装置おけるライトモード（書き込み動作）時のライトビット線への印加電圧制御の真理値表を示す。「ＹＡ」はカラムアドレス、「ＸＡ」はロウアドレス（「偶」＝偶数、「奇」＝奇数）、「Ｄｉｎ」は入力データ（「１」、「０」）、「ＷＢＬｊ」及び「／ＷＢＬｊ」はライドビット線の状態（「Ｈ」＝Ｈｉｇｈレベル、「Ｌ」＝Ｌｏｗレベル）をそれぞれ示している。

例えば、第０組（ＹＡ＝０）の偶数行（ＸＡ＝「偶」）である第０行のメモリセルＣ００に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ０を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線ＷＢＬ０を「Ｈ」レベル、ライトビット線／ＷＢＬ０を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される。入力データが「０」のとき、ライトビット線ＷＢＬ０を「Ｌ」レベル、ライトビット線／ＷＢＬ０を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される（図示されず）。

一方、第０組（ＹＡ＝０）の奇数行（ＸＡ＝「奇」）である第１行のメモリセルＣ１０に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ１を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線／ＷＢＬ０を「Ｈ」レベル、ライトビット線ＷＢＬ１を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される。入力データが「０」のとき、ライトビット線／ＷＢＬ０を「Ｌ」レベル、ライトビット線ＷＢＬ１を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される（図示されず）。

例えば、第１組（ＹＡ＝１）の偶数行（ＸＡ＝「偶」）である第２行のメモリセルＣ０１に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ０を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線ＷＢＬ１を「Ｈ」レベル、ライトビット線／ＷＢＬ１を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される（図示されず）。入力データが「０」のとき、ライトビット線ＷＢＬ１を「Ｌ」レベル、ライトビット線／ＷＢＬ１を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される。

一方、第１組（ＹＡ＝１）の奇数行（ＸＡ＝「奇」）である第３行のメモリセルＣ１１に書き込みを行う場合、ロウデコーダ３は、ワード線ＷＬ１を活性化する。カラムデコーダ４は、入力データが「１」のとき、ライトビット線／ＷＢＬ１を「Ｈ」レベル、ライトビット線ＷＢＬ２を「Ｌ」レベルにする。それにより、＋Ｘ方向に書き込み電流Ｉｗ（１）が供給される（図示されず）。入力データが「０」のとき、ライトビット線／ＷＢＬ１を「Ｌ」レベル、ライトビット線ＷＢＬ２を「Ｈ」レベルにする。それにより、−Ｘ方向に書き込み電流Ｉｗ（０）が供給される。

図７に示す真理値表に基づいてライトビット線ＷＢＬｊへの電圧制御を行う書き込み回路は、図６に示すように第２スイッチ部８のスィッチＳｋ（ｋ＝０〜ｑ：ｑ自然数）を利用して実現できる。例えば、偶数行のメモリセルが選択された場合、Ｘ０Ｎが活性化され、Ｘ０Ｔが非活性となり、スィッチＳ０、Ｓ２、…がオン状態となる。この時、例えば、メモリセルＣ００に書き込む場合、カラムデコーダ４は、制御信号ＤＹ０を端子Ｗ０へ、制御信号／ＤＹ０を端子／Ｗ０へ伝達する。それにより、ライトビット線ＷＢＬ０と／ＷＢＬ０に（図７の真理値表に基づいて）入力データに応じた相補の電圧を印加することができる。

一方、奇数行のメモリセルが選択された場合、Ｘ０Ｎが非活性となり、Ｘ０Ｔが活性化され、スィッチＳ１、Ｓ３、…がオン状態となる。この時、例えば、メモリセルＣ１０に書き込む場合、カラムデコーダ４は、制御信号ＤＹ０をは端子／Ｗ０へ、制御信号／ＤＹ０を端子Ｗ１へ伝達する。それにより、ライトビット線／ＷＢＬ０とＷＢＬ１に（図７の真理値表に基づいて）入力データに応じた相補の電圧を印加することができる。

すなわち、本発明では、二本のライトビット線に相補の電圧を与えることで書き込み電流を流すことができる。例えば、図６の端子Ｗ０、／Ｗ０、…を入力とする論理ゲートのバッファ（あるいはインバータ等）によって、ライトビット線ＷＢＬを駆動する。このバッファは書き込みドライバの役割を有する。以上より、書き込みに関わる回路のオーバヘッド（付加分）は第２スイッチ部８のスィッチＳｋ及び端子Ｗのみであり、このスィッチは通常ＣＭＯＳスィッチ等で実現され、その面積オーバヘッドは小さい。

次に、参照セルをプログラムする方法について説明する。図８は、本発明の実施の形態に係る半導体記憶装置おける参照セルにプログラムするための真理値表を示す。「動作モード」は、動作モードの種類（リード（読み出し）、ライト（書き込み）、参照セル・プログラム（参照セル書き込み））、「ロウアドレスのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）」は最下位ビットＸ０の偶奇、「ワード線」はワード線ＷＬｉの状態（「Ｈ」＝Ｈｉｇｈレベル、「Ｌ」＝Ｌｏｗレベル）、「参照ワード線」は参照ワード線ＷＬＲ０、ＷＬＲ１の状態（「Ｈ」＝Ｈｉｇｈレベル、「Ｌ」＝Ｌｏｗレベル）をそれぞれ示している。

先述した通常のリードモード（読み出し動作）において、偶数行（ワード線ＷＬ０，２，…）のメモリセルが選択（「Ｈ」レベル）されるアドレス（Ｘ０＝０）が入力された場合、奇数行の参照ワード線ＷＬＲ１を活性化（「Ｈ」レベル）する。一方、奇数行（ワード線ＷＬ１，３，…）のメモリセルが選択（「Ｈ」レベル）されるアドレス（Ｘ０＝１）が入力された場合、偶数行の参照ワード線ＷＬＲ０を活性化（「Ｈ」レベル）する。

また、上述した通常のライトモード（書き込み動作）において、参照ワード線ＷＬＲ０、ＷＬＲ１を共に非活性（「Ｌ」レベル）にする。更に、参照セルへのプログラムモードにおいて、例えば、偶数行の参照セルへ所望のデータを書き込む（プログラムする）場合、参照ワード線ＷＬＲ０を活性化（「Ｈ」レベル）する。奇数行の参照セルへプログラムする場合、参照ワード線ＷＬＲ１を活性化（「Ｈ」レベル）する。

図９は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイの一部を示す断面図である。図１０及び図１１は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。図１２は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイの一部を示す回路図である。ただし、図９は、図１０及び図１１におけるＡＡ’断面図である。図１０は、図９におけるメタル層Ｍ１以下の層を示している。図１１は、図９におけるメタル層Ｍ１より上の層を示す。図１２は、図５から抽出した図１０、図１１に対応する回路図である。

図９〜図１１に示されるように、例えば、メモリセルＣ００の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、拡散層６１−１、拡散層６１−２、ゲート６２から構成される。拡散層６１−１は、コンタクトＤ１を介してライトビット線ＷＢＬ０に接続されている。拡散層６１−２は、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５の一端部に接続されている。ゲート６２は、ワード線ＷＬ０に接続され、ワード線ＷＬ０の直下に設けられているに設けられている。同様に、第２トランジスタ１２は、拡散層６１−１、拡散層６１−２、ゲートから構成される。拡散層６１−１は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続されている。拡散層６１−２は、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５の他端部に接続されている。ゲート６２は、ワード線ＷＬ０に接続され、ワード線ＷＬ０の直下に設けられているに設けられている。書き込み線１５上には、ＭＴＪ素子１３が配置されている。ＭＴＪ素子１３は、その上方のリードビット線ＲＢＬ０にＭＴＪビアを介して接続されている。

ただし、ＭＴＪ素子１３は、図示されないが、書き込み線１５の下側に配置されていてもよい。その場合、ＭＴＪ素子１３は、その下方のリードビット線ＲＢＬ０にＭＴＪビアを介して接続される。その場合、リードビット線ＲＢＬ０とライトビット線ＷＢＬ０とが接触しないように、コンタクトＤ２，Ｍ１、Ｖ１には十分な高さを持たせる。

同様にメモリセルＣ０１の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線ＷＢＬ１に接続された拡散層６１−1、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５の一端部に接続された拡散層６１−２、ワード線ＷＬ０に接続されたゲート６２から構成される。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２は、コンタクトＤ１を介してライトビット線／ＷＢＬ１に接続された拡散層６１−1、コンタクトＤ２とＭ１とＶ１を介して書き込み線の他端部に接続された拡散層６１−２、ワード線ＷＬ０に接続されたゲート６２から構成される。書き込み線１５上には、ＭＴＪ素子１３が配置されている。ＭＴＪ素子１３は、その上方のリードビット線ＲＢＬ１にＭＴＪビアを介して接続されている。

同様にメモリセルＣ１０の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続された拡散層、コンタクトＤ２とＭ１とＶ１を介して書き込み配線に接続された拡散層、ワード線に接続されたゲートから構成される。第２トランジスタは、デュアルゲート型トランジスタであり、コンタクトＤ１を介してライトビット線ＷＢＬ１に接続された拡散層、コンタクトＤ２とＭ１とＶ１を介して書き込み配線に接続された拡散層、ワード線に接続されたゲートから構成される。書き込み配線上には、ＭＴＪ素子が配置され、ＭＴＪ素子の上方のリードビット線／ＲＢＬ０と接続されている。以下同様である。

ここで、図５、図６、図１２の回路図上では、各メモリセルＣは、第１トランジスタ１１および第２トランジスタ１２として通常のトランジスタを用いる例を示している。しかし、図１０に示されるように、各メモリセルは、第１トランジスタ１１及び第２トランジスタ１２として、デュアルゲート型トランジスタを用いることも可能である。すなわち、二つの第１トランジスタ１１及び第２トランジスタ１２を有していても良い。この場合、各ワード線ＷＬは２本ずつ設けられている。

また、メモリセルＣ００とメモリセルＣ１０とが隣接する側において、コンタクトＤ１及びそれに接続される拡散層６１−1とは同じであり、共用されている。すなわち、ワード線ＷＬ０に沿ったメモリセル（例示：Ｃ００）とワード線ＷＬ１に沿ったメモリセル（例示：Ｃ１０）との間で、拡散層６１−1およびコンタクトＤ１が共用されている。なお、デュアルゲート型トランジスタの場合、ワード線ＷＬに沿ったメモリセルＣの片側において、拡散層６１−１及びコンタクトＤ１が共用されることになる。一方、シングルゲート型トランジスタの場合、ワード線に沿ったメモリセルの片側において、拡散層及びコンタクトが共用されることになる。いずれの場合にも、拡散層及びコンタクトの面積を削減でき好ましい。

ここで、図９〜図１２に示される半導体記憶装置を他の半導体記憶装置と比較する。
図１４及び図１５は、比較対象の半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。図１６は、比較対象の半導体記憶装置におけるメモリアレイの一部を示す回路図である。ただし、図１４は図１０に対応し、図１５は図１１に対応し、図１６は図１２に対応している。また、図１４〜図１６における各構成の符号は、図９〜図１２における対応する各構成の符号と同じにしている。

図１４及び図１５において、例えば、メモリセルＣ００の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線ＷＢＬ０に接続された拡散層６１−1、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５に接続された拡散層６１−２、ワード線ＷＬ０に接続されワード線ＷＬ０直下に設けられたゲート６２から構成される。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続された拡散層６１−1、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５に接続された拡散層６１−２、ワード線ＷＬ０に接続されワード線ＷＬ０直下に設けられたゲート６２から構成される。書き込み線１５上には、ＭＴＪ素子１３が配置されている。ＭＴＪ素子１３は、ＭＴＪ素子１３の上方のリードビット線ＲＢＬ０にＭＴＪビアを介して接続されている。

同様にメモリセルＣ０１の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線ＷＢＬ１に接続された拡散層６１−1、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５に接続された拡散層６１−２、ワード線ＷＬ０に接続されワード線ＷＬ０直下に設けられたゲート６２から構成される。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２は、コンタクトＤ１を介してライトビット線／ＷＢＬ１に接続された拡散層６１−1、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５に接続された拡散層６１−２、ワード線ＷＬ０に接続されワード線ＷＬ０直下に設けられたゲート６２から構成される。書き込み線１５上には、ＭＴＪ素子１３が配置されている。ＭＴＪ素子１３は、ＭＴＪ素子１３の上方のリードビット線ＲＢＬ１にＭＴＪビアを介して接続されている。

同様にメモリセルＣ１０の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線ＷＢＬ０に接続された拡散層６１−1、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５に接続された拡散層６１−２、ワード線ＷＬ１に接続されワード線ＷＬ１直下に設けられたゲート６２から構成される。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続された拡散層６１−１、コンタクトＤ２とＭ１とＶ１を介して書き込み線１５に接続された拡散層６１−２、ワード線ＷＬ１に接続されワード線ＷＬ１直下に設けられたゲート６２から構成される。書き込み線１５上には、ＭＴＪ素子１３が配置されている。ＭＴＪ素子１３は、ＭＴＪ素子１３の上方のリードビット線ＲＢＬ０にＭＴＪビアを介して接続されている。以下同様である。

ここで、図１６の回路図上では、各メモリセルＣは、第１トランジスタ１１および第２トランジスタ１２として通常のトランジスタを用いる例を示している。しかし、図１４に示されるように、各メモリセルは、第１トランジスタ１１及び第２トランジスタ１２として、デュアルゲート型トランジスタを用いることも可能である。すなわち、二つの第１トランジスタ１１及び第２トランジスタ１２を有していても良い。この場合、各ワード線ＷＬは２本ずつ設けられている。

以下、図９〜図１２に示される半導体記憶装置と、図１４〜図１６に示される半導体装置とを具体的に比較する。
図１０のレイアウトと図１４のレイアウトとを比較すると、その両者でトランジスタ層（拡散層６１−１、６１−２、ゲート６２、ワード線ＷＬ、コンタクトＤ１、Ｄ２）のレイアウトは同じである。しかし、その両者で書き込み線１５の引き出し方が異なる。すなわち、図１０では、（メモリセルＣの）偶数列のライトビット線ＷＢＬと奇数列のライトビット線ＷＢＬとを共有することができる。それにより、メモリセルＣを緻密に配置することができる。すなわち、図１４のメモリセルアレイと比較して、メモリセルの面積を増加させることなく、図１０のメモリアレイを形成することができる。それに対し、特開２００２−１９７８５２号公報に記載のメモリアレイにおいては、メモリセルを千鳥配置することによって生じるデッドエリアにより、メモリセルの面積の増加は避けられない。

図１１のメモリセルと図１５のメモリセルとを比較すると、その両者でＭＴＪ素子１３間の最小距離が異なる。すなわち、図１１（実施の形態）における隣接した行のＭＴＪ素子１３間の距離Ｄ０は、図１５におけるＭＴＪ素子１３間の距離Ｄ１より大きい。それにより、図１１（実施の形態）におけるにおけるＭＴＪ素子１３では、ＭＴＪ素子１３間の磁気的な相互作用を小さくすることができる。ＭＴＪ素子１３間の磁気的な相互作用を小さくすることは、データ保持特性の向上や、書き込み不良、読み出し不良の低減に効果がある。

また、図１１のメモリセルと図１５のメモリセルとを更に比較すると、その両者で書き込み線１５のレイアウトが異なる。すなわち、図１１のメモリセルにおいて、書き込み線１５は、ビアＶ１と接続している両端部において、Ｙ方向の幅が図１５の場合よりも細い（図１１の幅ＣＹ２＜図１５の幅ＣＹ０）。一方、書き込み線１５は、ＭＴＪ素子１３と接続している中央部で、Ｙ方向の幅が図１５の場合と変わらない（図１１の幅ＣＹ１＝図１５の幅ＣＹ０）。すなわち、行方向（Ｘ方向）に沿った辺の少なくとも一方の辺（本図では両方の辺）の中央部が、両端部と比較して列方向（Ｙ方向）に飛び出している。すなわち、その中央部は凸部１５ａを形成し、両端部は枝部１５ｃを形成している。そして、例えば、メモリセルＣ１０の凸部１５ａは、メモリセルＣ００の凸部１５ａとメモリセルＣ０１の凸部１５ａとの間において枝部１５ｃで形成された凹部１５ｂに向くようにして配置される。そのため、書き込み線１５におけるＹ方向の隣接セル間の最小スペースは、図１１（実施の形態）の方が、図１５の方よりも大きくすることができる（図１１の距離Ｓ０＞図１５の距離Ｓ１）。それにより、図１１の方が書き込み線１５を加工しやすくなり、歩留まりの向上に寄与する。また、図１１の方が、生じたスペースの分、メモリセルの大きさを変えずに、ＭＴＪ素子１３を大きくすることができる。ＭＴＪ素子１３を大きくすると、データ保持特性が向上する。また、ＭＴＪ素子１３を大きくできることは、ＭＴＪ素子１３の製造プロセスとトランジスタの製造プロセスとの整合性がよくなる。なぜなら、成熟したトランジスタの加工にくらべ、現状、ＭＴＪ素子１３の加工できる寸法は大きいからである。

なお、図１１（実施の形態）の書き込み線１５は、中央部（凸部１５ａ）は矩形形状であり、両端部（枝部１５ｃ）は中央部から行方向（Ｘ方向）へ延在する細長い矩形形状である。ただし、書き込み線１５は、この形状に限定されるのもではなく、中央部（凸部１５ａ）がＭＴＪ素子１３のような楕円形状を有していても良いし、丸みを帯びた略矩形形状であっても良い。

なお、図１１（実施の形態）の書き込み線１５は、メモリセルＣの行方向（Ｘ方向）の中心軸を通るｚｘ平面（基板に略垂直）に対し、面対称である。ただし、中心軸とは、行方向（Ｘ方向）に隣接するメモリセルＣのＭＴＪ素子１３の中心を通る軸である。しかし、その書き込み線１５は、その中心軸を通るｚｘ平面に対して必ずしも面対称である必要はない。面対称でなくとも、次のように配置することで、同様の効果が得られる。例えば、偶数行のモリセルＣの書き込み線１５及び奇数行のメモリセルＣの書き込み線１５の配置を以下のように決定する。すなわち、両メモリセルＣの書き込み線１５のうち、いずれか一方の書き込み線１５の位置は、他方の書き込み線１５を行方向（Ｘ方向）の軸に対して反転させて、その後、両書き込み線１５の凸部同士が互いにかみ合う様にリードビット線ＲＢＬ間隔分だけ行方向（Ｘ方向）にずらして配置すればよい。ただし、この軸は、概ね両メモリセルのＣ境界を通る、又は、概ね両メモリセルＣのＭＴＪ素子１３から等距離にある、行方向（Ｘ方向）の軸である。それにより、書き込み線１５の凸部の突出具合が大きい方同士が互いにかみ合いつつ、書き込み線１５の凸部の突出具合が小さい方同士が互いにかみ合うことが出来る。その結果、凸部の突出具合と凹部の引っ込み具合とを適切に組み合わせることが出来る。
なお、図１１、図１３（後述）は、この要件を満たしている。

なお、図１１（実施の形態）の書き込み線１５では、ＭＴＪ素子１３にデータを書き込むのに必要な書き込み電流の大きさは、図１５の書き込み配線とそれほど変わらない。なぜなら、書き込み電流は、ＭＴＪ素子１３の直下を通過する電流分布の影響を最も受けるが、ＭＴＪ素子１３直下の書き込み配線の形状は、図１１と図１５とで変わらないからである。

図１３は、本発明の実施の形態の変形例に係る半導体記憶装置におけるメモリアレイのレイアウトの一部を示す平面図である。ただし、図１３は図１１に対応し、図１３における各構成の符号は、図１１における対応する各構成の符号と同じにしている。

図１３のレイアウトと図１１のレイアウトとを比較すると、Ｙ方向のセルサイズが小さくなっている。この図の例では、ＣＹ（図１１）が（ＣＹ−ｄＹ）（図１３）になっている。すなわち、書き込み線１５の両端のＹ方向の幅を狭くし、メモリセルＣを千鳥配置させた図１１のレイアウトに対して、更に、そのレイアウトにより生じたスペースの分だけＹ方向につめて、メモリセルＣを配置することができる。従って、この実施の形態の変形例は、メモリセルの集積度をより高くすることができる。

このとき、図１３のレイアウトは、例えば、メモリセルＣ１０の書き込み線１５の凸部１５ａの（−Ｙ方向の）先端部は、メモリセルＣ００の書き込み線１５の凸部の（＋Ｙ方向の）先端部とメモリセルＣ０１の書き込み線１５の凸部の（＋Ｙ方向の）先端部とを結ぶ線Ｑよりも、メモリセルＣ００及びメモリセルＣ０１に近い側にある。従って、メモリセルＣ１０の書き込み線１５の凸部１５ａは、メモリセルＣ００の書き込み線１５の凸部１５ａとメモリセルＣ０１の書き込み線１５の凸部１５ａとの間に形成される凹部１５ｂに向いて、図１１の場合と比較してその凹部１５ｂにより深く嵌まり込むように配置されている。

なお、このような互いに凸部と凹部とを向い合せにする構造は、各組（一つの偶数行と一つの奇数行の組）ごとに、互いに向かい合った側だけとし、他の組と背中合わせとなる側については凸部／凹部を設けなくても良い。その場合でも、凸部／凹部を全く設けない場合に比較して、集積度を上げる効果を得ることができる。

以上のような、本実施の形態によれば、各文献に記載されたＭＲＡＭのメモリアレイに比べて格段に読み出し速度を向上することが可能となる。すなわち、図４に記載の２Ｔ１ＭＴＪセル及び特開２００２−１９７８５２号公報に記載の１Ｔ１ＭＴＪセル（１−Ｔｒａｎｓｉｓｔｏｒ−１−ＭＴＪ素子型セル）では、ビット線が読み出しと書き込みで共有されている。そのため、ビット線に書き込み回路（あるいは書き込み電流をドライブするための電流スィッチ）が付加されている。その結果、ビット線の負荷容量が増大していて、読み出し速度を低下させる原因となる。そして、特開２００２−１９７８５２号公報に記載されているＭＴＪの反転しきい値カーブを利用した書き込み方式では、書き込み回路の複雑さ等の理由で書き込み時間を１０ｎｓ以下にするのが難しい。従って、１０ｎｓ以下に読み出し時間を短縮できたとしてもランダムアクセス時間は１０ｎｓ以上になってしまう。

しかし、本実施の形態では、ビット線が読み出しと書き込みとで分離されている（リードビット線ＲＢＬとライトビット線ＷＢＬ）。そのため、リードビット線ＲＢＬの負荷容量を低減することができる。加えて、図９及び図１１に示されるように、本実施の形態では、一本のリードビット線ＲＢＬに接続されるＭＴＪ素子１３の数は、従来の場合に比較して、１／２に削減されている。ＭＴＪ素子１３のトンネル絶縁膜の容量は、配線容量に比較して非常に大きい。そのため、ＭＴＪ素子１３の削減により、リードビット線ＲＢＬの負荷容量を著しく低減させることができる。さらに、リードビット線ＲＢＬの負荷容量とリードビット線／ＲＢＬの負荷容量とは等しい。そのため、センス信号のセットリング時間と参照信号のセットリング時間とを等しくすることが可能である。従って、センス信号と参照信号とがセットリングしていなくても、それらの差の信号が十分大きければ高い信頼性をもってセンスすることが可能である。

以上の理由により、従来のＭＲＡＭにおいて１０ｎｓ以上かかっていた読み出し時間を、本実施の形態では５ｎｓ程度まで短縮することが可能となる。元々、２Ｔ１ＭＴＪセルは１ｎｓ程度まで書き込み時間を短縮できるセル方式である。従って、本発明によって、ＭＲＡＭのランダムアクセス時間を５ｎｓ程度まで高速化が図れる。これは、多くのシステムＬＳＩに搭載されているＳＲＡＭマクロに要求されるランダムアクセス時間にほぼ等しい。

次に、本発明の実施の形態に係る半導体記憶装置の第１変形例について説明する。
図１７は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイの第１変形例の一部を示す断面図である。図１８は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイの第１変形例のレイアウトの一部を示す平面図である。ただし、図１７は、図１８におけるＢＢ’断面図である。図１８は、図１７におけるメタル層Ｍ２より上の層を示す。なお、メタル層Ｍ１以下は、図１０と同様であるため、説明図は省略する。

図１７及び図１８に示されるように、本方法は、磁壁移動型のメモリ素子へも適用できる。たとえば、磁壁移動型のメモリ素子は、垂直磁化を有する磁性層５０と、面内磁化を有するＭＴＪ素子５５から構成されている。磁性層５０は、第１固定領域５１及び第２固定領域５２と、フリー領域５３とを備えている。ＭＴＪ素子５５は、フリー領域５３の垂直磁化の漏れ磁界に応答して、低抵抗状態または高抵抗状態に変化する。ＭＴＪ素子５５は、フリー領域５３からの漏れ磁界で磁化方向が変化するフリー層と、絶縁層であるバリア層と、磁化方向が固定されたピン層とを備えている。本素子は、垂直磁性膜（磁性層５０）に書き込み電流を流し、スピントルクの効果により、フリー領域５３の磁化の向きを自由に変化させることができる。また、本素子は、小さな書き込み電流でデータを書き込むことできるため、低電力、セルトランジスタの縮小化が期待できる。

例えば、メモリセルＣ００の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、拡散層６１−１、拡散層６１−２、ゲート６２から構成されている。拡散層６１−１は、コンタクトＤ１を介してライトビット線ＷＢＬ０に接続されている。拡散層６１−２は、コンタクトＤ２とＭ１とＶ１とＭ２とＶ２とＭ３とＶ３を介して磁性層５０の第１固定領域５１に接続されている。ゲート６２は、ワード線ＷＬ０に接続され、ワード線ＷＬ０の直下に設けられている。同様に、第２トランジスタ１２は、拡散層６１−１、拡散層６１−２、ゲートから構成される。拡散層６１−１は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続されている。拡散層６１−２は、コンタクトＤ２とＭ１とＶ１とＭ２とＶ２とＭ３とＶ３を介して磁性層５０の第２固定領域５２に接続されている。ゲート６２は、ワード線ＷＬ０に接続され、ワード線ＷＬ０の直下に設けられている。磁性層５０下には、ＭＴＪ素子５５が配置されている。ＭＴＪ素子５５は、その下方のリードビット線ＲＢＬ０にＭ３とＶ２とＭ２とを介して接続されている。

ただし、リードビット線ＲＢＬ０は、図示されないが、磁性層５０の上側に配置されていてもよい。その場合、配線層Ｍ３は、ビアを介して、リードビット線ＲＢＬ０に接続される。また、ＭＴＪ素子５３は、図示されないが、磁性層５０の上側に配置されていてもよい。その場合、ＭＴＪ５３素子は、その上方のリードビット線ＲＢＬ０に接続される。

同様にメモリセルＣ０１の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線ＷＢＬ１に接続された拡散層６１−１、コンタクトＤ２とＭ１とＶ１とＭ２とＶ２とＭ３とＶ３を介して磁性層５０の第１固定領域５１に接続された拡散層６１−２、ワード線ＷＬ０に接続されたゲート６２から構成されている。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２は、コンタクトＤ１を介してライトビット線／ＷＢＬ１に接続された拡散層６１−１、コンタクトＤ２とＭ１とＶ１とＭ２とＶ２とＭ３とＶ３を介して磁性層５０の第２固定領域５２に接続された拡散層６１−２、ワード線ＷＬ０に接続されたゲート６２から構成されている。磁性層５０下には、ＭＴＪ素子５５が配置されている。ＭＴＪ素子５５は、その下方のリードビット線ＲＢＬ１にＭ３とＶ２とＭ２とを介して接続されている。

同様にメモリセルＣ１０の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続された拡散層、コンタクトＤ２とＭ１とＶ１とＭ２とＶ２とＭ３とＶ３を介して磁性層５０の第１固定領域５１に接続された拡散層、ワード線に接続されたゲートから構成される。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２は、コンタクトＤ１を介してライトビット線ＷＢＬ１に接続された拡散層、コンタクトＤ２とＭ１とＶ１とＭ２とＶ２とＭ３とＶ３を介して磁性層５０の第２固定領域５２に接続された拡散層、ワード線に接続されたゲートから構成される。磁性層５０下には、ＭＴＪ素子が配置され、ＭＴＪ素子の下方のリードビット線／ＲＢＬ０と接続されている。以下同様である。

次に、データの書き込みについて説明する。たとえば、偶数行のＣ００のメモリセルにおいて、第１固定領域５１の磁化が＋Ｚ方向に、第２固定領域５２の磁化が−Ｚ方向に固定されていた場合、第２固定領域５２から第１固定領域５１に向かって電流を流すと、電子は第１固定領域５１から第２固定領域５２へ流れる。そして、スピントルクの効果により、フリー領域５３の磁化の向きは第１固定領域５１の磁化の向きと同じ＋Ｚ方向に向く。この時、ＭＴＪ素子５５のフリー層の磁化は、−Ｙ方向に向く。ＭＴＪ素子５５のピン層の面内磁化の向きが−Ｙ方向に固定されていると、ＭＴＪ素子５５は低抵抗状態となり、データ「０」が書き込まれる。逆に、第１固定領域５１から第２固定領域５２に向かって電流を流すと、フリー領域５３の磁化の向きは第２固定領域５２の磁化の向きと同じ−Ｚ方向に向く。この時、ＭＴＪ素子５５のフリー層の磁化は、＋Ｙ方向に向く。ＭＴＪ素子５５のピン層の面内磁化の向きが−Ｙ方向に固定されていると、ＭＴＪ素子５５は高抵抗状態となり、データ「１」が書き込まれる。

奇数行のＣ１０のメモリセルにおいては、偶数行とは異なり、第１固定領域５１の磁化が−Ｚ方向に、第２固定領域５２の磁化が＋Ｚ方向に固定される。第２固定領域５２から第１固定領域５１に向かって電流を流すと、電子は第１固定領域５１から第２固定領域５２へ流れる。そして、スピントルクの効果により、フリー領域５３の磁化の向きは第１固定領域５１の磁化の向きと同じ−Ｚ方向に向く。この時、ＭＴＪ素子５５のフリー層の磁化は、−Ｙ方向に向く。ＭＴＪ素子５５のピン層の面内磁化の向きが−Ｙ方向に固定されていると、ＭＴＪ素子５５は低抵抗状態となり、データ「０」が書き込まれる。逆に、第１固定領域５１から第２固定領域５２に向かって電流を流すと、フリー領域５３の磁化の向きは第２固定領域５２の磁化の向きと同じ＋Ｚ方向に向く。この時、ＭＴＪ素子５５のフリー層の磁化は、＋Ｙ方向に向く。ＭＴＪ素子５５の固定層の面内磁化の向きが−Ｙ方向に固定されていると、ＭＴＪ素子５５は高抵抗状態となり、データ「１」が書き込まれる。

上述のように、偶数行と奇数行のメモリセル毎に磁化の向きが異なる固定領域を作成することで、ＭＴＪ素子５５のピン層の磁化の方向は一定にでき、かつ、図５や図６に示した回路で動作させることができる。

また、図１８のメモリセルのレイアウトは、図１３と同様にメモリセルの集積度を高くすることができる。すなわち、メモリセルＣ１０の凸部（Ｍ３）の先端は、メモリセルＣ００及びメモリセルＣ０１から構成される凹部（各メモリセルの向かい合う磁性層５０の端部間の領域）に向いて、その凹部に深く嵌りこむように配置されている。それにより、図１３の場合と同様の効果を得ることができる。

次に、本発明の実施の形態に係る半導体記憶装置の第２変形例について説明する。
図１９は、本発明の実施の形態にかかる半導体記憶装置におけるメモリアレイの第２変形例の一部を示す断面図である。図２０は、本発明の実施の形態に係る半導体記憶装置におけるメモリアレイの第２変形例のレイアウトの一部を示す平面図である。ただし、図１９は、図２０におけるＣＣ’断面図である。図２０は、図１９における磁性層５０より上の層を示す。なお、メタル層Ｍ１以下は、図１０と同様であるため、説明図は省略する。

図１９及び図２０に示されるように、本方法は、磁壁移動型のメモリ素子へも適用できる。たとえば、磁壁移動型のメモリ素子は、垂直磁化を有する磁性層５０と、垂直磁化を有するＭＴＪ素子５５から構成されている。磁性層５０は、第１固定領域５１及び第２固定領域５２と、フリー領域５３とを備えている。ＭＴＪ素子５５は、フリー領域５３と兼用されたフリー層と、フリー領域５３上に形成された絶縁層のバリア層５６と、磁化方向が固定されたピン層５７とを備えている。ＭＴＪ素子５５は、フリー領域５３すなわちフリー層の磁化の向きによって、低抵抗状態または高抵抗状態に変化する。本素子は、垂直磁性膜（磁性層５０）に書き込み電流を流し、スピントルクの効果により、フリー領域５３の磁化の向きを自由に変化させることができる。また、本素子は、小さな書き込み電流でデータを書き込むことできるため、低電力、セルトランジスタの縮小化が期待できる。

例えば、メモリセルＣ００の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、拡散層６１−１、拡散層６１−２、ゲート６２から構成される。拡散層６１−１は、コンタクトＤ１を介してライトビット線ＷＢＬ０に接続されている。拡散層６１−２は、コンタクトＤ２とＭ１とＶ１を介して磁性層５０の第１固定領域５１に接続されている。ゲート６２は、ワード線ＷＬ０に接続され、ワード線ＷＬ０の直下に設けられている。同様に、第２トランジスタ１２は、拡散層６１−１、拡散層６１−２、ゲートから構成される。拡散層６１−１は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続されている。拡散層６１−２は、コンタクトＤ２とＭ１とＶ１を介して磁性層５０の第２固定領域５２に接続されている。ゲート６２は、ワード線ＷＬ０に接続され、ワード線ＷＬ０の直下に設けられている。磁性層５０上には、ＭＴＪ素子５５５のバリア層５６及びピン層５７が配置されている。ＭＴＪ素子５５は、その上方のリードビット線ＲＢＬ０にＭＴＪビア５９を介して接続されている。

ただし、ＭＴＪ素子５５は、図示されないが、磁性層５０の下側に配置されていてもよい。その場合、ＭＴＪ素子５５は、その下方のリードビット線ＲＢＬ０にＭＴＪビア５９を介して接続される。その場合、リードビット線ＲＢＬ０とライトビット線ＷＢＬ０とが接触しないように、コンタクトＤ２，Ｍ１、Ｖ１には十分な高さを持たせる。

同様にメモリセルＣ０１の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線ＷＢＬ１に接続された拡散層６１−１、コンタクトＤ２とＭ１とＶ１を介して磁性層５０の第１固定領域５１に接続された拡散層６１−２、ワード線ＷＬ０に接続されたゲート６２から構成される。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２は、コンタクトＤ１を介してライトビット線／ＷＢＬ１に接続された拡散層６１−１、コンタクトＤ２とＭ１とＶ１を介して磁性層５０の第２固定領域５２に接続された拡散層６１−２、ワード線ＷＬ０に接続されたゲート６２から構成される。磁性層５０上には、ＭＴＪ素子５５５のバリア層５６及びピン層５７が配置されている。ＭＴＪ素子５５は、その上方のリードビット線ＲＢＬ１にＭＴＪビア５９を介して接続されている。

同様にメモリセルＣ１０の第１トランジスタ１１は、デュアルゲート型トランジスタである。第１トランジスタ１１は、コンタクトＤ１を介してライトビット線／ＷＢＬ０に接続された拡散層、コンタクトＤ２とＭ１とＶ１を介して磁性層５０の第１固定領域５１に接続された拡散層、ワード線に接続されたゲートから構成される。第２トランジスタ１２は、デュアルゲート型トランジスタである。第２トランジスタ１２、コンタクトＤ１を介してライトビット線ＷＢＬ１に接続された拡散層、コンタクトＤ２とＭ１とＶ１を介して磁性層５０の第２固定領域５２に接続された拡散層、ワード線に接続されたゲートから構成される。磁性層５０上には、ＭＴＪ素子５５５のバリア層５６及びピン層５７が配置されている。ＭＴＪ素子５５は、その上方のリードビット線／ＲＢＬ０にＭＴＪビア５９を介して接続されている。以下同様である。

次に、データの書き込みについて説明する。たとえば、偶数行のＣ００のメモリセルにおいて、第１固定領域５１の磁化が＋Ｚ方向に、第２固定領域５２の磁化が−Ｚ方向に固定されていた場合、第２固定領域５２から第１固定領域５１に向かって電流を流すと、電子は第１固定領域５１から第２固定領域５２へ流れる。そして、スピントルクの効果により、フリー領域５３の磁化の向きは第１固定領域５１の磁化の向きと同じ＋Ｚ方向に向く。ＭＴＪ素子５５のピン層５７の面内磁化の向きが＋Ｚ方向に固定されていると、ＭＴＪ素子５５は低抵抗状態となり、データ「０」が書き込まれる。逆に、第１固定領域５１から第２固定領域５２に向かって電流を流すと、フリー領域５３の磁化の向きは第２固定領域５２の磁化の向きと同じ−Ｚ方向に向く。ＭＴＪ素子５５のピン層５７の面内磁化の向きが＋Ｚ方向に固定されていると、ＭＴＪ素子５５は高抵抗状態となり、データ「１」が書き込まれる。

奇数行のＣ１０のメモリセルにおいて、第１固定領域５１の磁化が＋Ｚ方向に、第２固定領域５２の磁化が−Ｚ方向に固定されていた場合、第２固定領域５２から第１固定領域５１に向かって電流を流すと、電子は第１固定領域５１から第２固定領域５２へ流れる。そして、スピントルクの効果により、フリー領域５３の磁化の向きは第１固定領域５１の磁化の向きと同じ＋Ｚ方向に向く。ＭＴＪ素子５５のピン層５７の面内磁化の向きが＋Ｚ方向に固定されていると、ＭＴＪ素子５５は低抵抗状態となり、データ「０」が書き込まれる。逆に、第１固定領域５１から第２固定領域５２に向かって電流を流すと、フリー領域５３の磁化の向きは第２固定領域５２の磁化の向きと同じ−Ｚ方向に向く。ＭＴＪ素子５５のピン層５７の面内磁化の向きが＋Ｚ方向に固定されていると、ＭＴＪ素子５５は高抵抗状態となり、データ「１」が書き込まれる。

図２０に示した磁壁移動型のメモリセルの磁性層５０においては、フリー領域５３（ＭＴＪ素子５５のフリー層）のＹ方向の幅が第１、第２固定層領域５１、５２に比べ広いという特徴を持つ。これにより、磁壁のエネルギーはフリー領域５３で高くなるため、磁壁がフリー領域５３と第１、第２固定層領域５１、５２との境界という双安定な位置に留まりやすくなる。すなわち、データの書き込み時に磁壁がフリー領域で止まってしまうような不良モードやデータ保持時に磁壁がフリー領域に移動してしまうこと防ぐことができる。

また、図２０のメモリセルのレイアウトは、図１３と同様にメモリセルの集積度を高くすることができる。すなわち、メモリセルＣ１０の凸部（フリー領域５３）の先端は、メモリセルＣ００及びメモリセルＣ０１から構成される凹部（各メモリセルの向かい合う磁性層５０の端部間の領域）に向いて、その凹部に深く嵌りこむように配置されている。それにより、図１３の場合と同様の効果を得ることができる。

以上のように、本発明では、メモリセルの集積度が高く、ＳＲＡＭ並みの高速動作（読み出し動作及び書き込み動作）を実行可能な半導体記憶装置を得ることができる。

以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施の形態は、技術的な矛盾の発生しない限り互いに適用可能である。

この出願は、２００８年１０月２３日に出願された特許出願番号２００８−２７２８７０号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

Claims (12)

1. 複数のメモリセルを備えるメモリアレイを具備し、
   前記複数のメモリセルは、
   偶数行および奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、
   他方に沿って配置された第２メモリセルと
   を備え、
   前記複数のメモリセルの各々は、
   ＭＴＪ素子と、
   内部を流れる書き込み電流で誘起される磁界で前記ＭＴＪ素子にデータを書き込む書き込み線と
   を含み、
   前記複数のメモリセルの各々の前記書き込み線は、
   前記ＭＴＪ素子が接続された凸部と、
   前記凸部の両側に設けられ、前記メモリアレイの行方向に延在する枝部と
   を含み、
   前記書き込み線の前記凸部の前記行方向に垂直な列方向の幅は、前記書き込み線の前記枝部の前記列方向の幅よりも広く、
   前記第２メモリセルの前記書き込み線の前記凸部は、前記第１メモリセルの前記書き込み線の前記凸部と前記第３メモリセルの前記書き込み線の前記凸部との間に形成される凹部に向いて配置される
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記第２メモリセルの前記書き込み線のレイアウトは、前記第１メモリセルの前記書き込み線のレイアウトを、前記第１メモリセルと前記第２メモリセルとの境界を通る前記行方向の軸に対して、反転させ、所定の間隔だけ前記行方向に並進させて設けられている
   半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   前記書き込み線は、前記行方向に前記書き込み線の中心を通り基板に略垂直な平面に対して面対称である
   半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   前記ＭＴＪ素子は、前記書き込み線の前記凸部の領域の上部または下部に配置される
   半導体記憶装置。
5. 請求項１に記載の半導体記憶装置において、
   前記第２メモリセルの前記書き込み線の凸部の先端部は、前記第１メモリセルの前記書き込み線の凸部の先端部と前記第３メモリセルの前記書き込み線の凸部の先端部とを結ぶ線よりも、前記第１メモリセル及び前記第３メモリセルに近い側にある
   半導体記憶装置。
6. 複数のメモリセルを備えるメモリアレイを具備し、
   前記複数のメモリセルは、
   偶数行および奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、
   他方に沿って配置された第２メモリセルと
   を備え、
   前記複数のメモリセルの各々は、
   前記メモリアレイの行方向に延び、垂直磁化を有する磁性層と、
   面内磁化を有するＭＴＪ素子と、
   前記行方向に略垂直な列方向に延び、前記ＭＴＪ素子を挟んで前記磁性層と反対側に設けられ、前記ＭＴＪ素子に流れる読み出し電流が経由する読み出し線と
   を含み、
   前記磁性層は、
   磁化の向きが固定された２つの固定領域と、
   前記２つの固定領域の間に設けられ、磁化の向きが変化するフリー領域と
   を含み、
   前記フリー領域の磁化は、前記２つの固定領域の一方から他方へ流れる書き込み電流の向きにより制御され、
   前記ＭＴＪ素子は、前記フリー領域の垂直磁化の漏れ磁界に応答して、低抵抗状態又は高抵抗状態に変化し、
   前記複数のメモリセルの各々の平面のレイアウトにおいて、前記読み出し線は、前記複数のメモリセルの各々の前記行方向に沿った辺の中央部において前記磁性層から前記列方向に突出する凸部を形成しており、
   前記第２メモリセルの前記凸部は、前記第１メモリセルの前記磁性層の端部と前記第３メモリセルの前記磁性層の端部との間に形成される領域に向いて配置される
   半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、
   前記第２メモリセルの前記凸部のレイアウトは、前記第１メモリセルの前記凸部のレイアウトを前記第１メモリセルと前記第２メモリセルとの境界を通る前記行方向の軸に対して、反転させ、所定の間隔だけ前記行方向に並進させて設けられている
   半導体記憶装置。
8. 請求項６に記載の半導体記憶装置において、
   前記第２メモリセルの前記凸部の先端は、前記第１メモリセルの前記凸部の先端部と前記第３メモリセルの前記凸部の先端部とを結ぶ線よりも前記第１メモリセル及び前記第３メモリセルに近い側にある
   半導体記憶装置。
9. 複数のメモリセルを備えるメモリアレイを具備し、
   前記複数のメモリセルは、
   偶数行および奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、
   他方に沿って配置された第２メモリセルと
   を備え、
   前記複数のメモリセルの各々は、
   前記メモリアレイの行方向に延伸する磁性層と、
   前記磁性層の上に形成されたバリア層と、
   前記バリア層の上に形成され、磁化方向が固定されたピン層と
   を含み、
   前記複数のメモリセルの各々の前記磁性層は、
   磁化の向きが固定された２つの固定領域と、
   前記２つの固定領域の間に設けられ、磁化の向きが変化するフリー領域と
   を含み、
   前記フリー領域の磁化は、前記２つの固定領域の一方から他方へ流れる書き込み電流の向きにより制御され、
   前記複数のメモリセルの各々の前記磁性層の前記フリー領域は、前記行方向に垂直な列方向の幅が前記２つの固定領域よりも広く、前記磁性層の凸部を形成しており、
   前記第２メモリセルの前記磁性層の前記凸部は、前記第１メモリセルの前記磁性層の端部と前記第３メモリセルの前記磁性層の端部との間の領域に向いて配置される
   半導体記憶装置。
10. 請求項１乃至５のいずれか１項に記載の半導体記憶装置において、
    前記複数のメモリセルの各々は、
    第１拡散層と第２拡散層とを含む第１トランジスタと、
    第３拡散層と第４拡散層とを含む第２トランジスタと
    を含み、
    前記第２拡散層と第３拡散層とは、前記書き込み線を介して電気的に接続される
    半導体記憶装置。
11. 請求項６乃至９のいずれか１項に記載の半導体記憶装置において、
    前記複数のメモリセルの各々は、
    第１拡散層と第２拡散層とを含む第１トランジスタと、
    第３拡散層と第４拡散層とを含む第２トランジスタと
    を含み、
    前記第２拡散層と前記第３拡散層とは、前記磁性層を介して電気的に接続される
    半導体記憶装置。
12. 請求項１０又は１１に記載の半導体記憶装置において、
    前記第１メモリセルの前記第４拡散層と前記第２メモリセルの前記第１拡散層とが共用され、
    前記第２メモリセルの前記第４拡散層と前記第３メモリセルの前記第１拡散層とが共用される
    半導体記憶装置。

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