JP5091450B2

JP5091450B2 - 磁気ランダムアクセスメモリ

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Publication number: JP5091450B2
Application number: JP2006272023A
Authority: JP
Inventors: 亮介滝澤; 賢二土田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-10-03
Filing date: 2006-10-03
Publication date: 2012-12-05
Anticipated expiration: 2026-10-03
Also published as: JP2008091701A

Description

本発明は、スピン注入磁化反転型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。

磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁気抵抗（Magneto Resistive）効果を利用して“１”又は“０”情報を蓄積させることでメモリ動作をさせるデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、高速動作を兼ね備えたユニバーサルなメモリデバイス候補の一つとして位置づけられている。

近年、磁気ランダムアクセスメモリでは、Slonczewskiによって、スピン注入磁化反転技術を用いた書き込み方法が提案されている（特許文献１：米国特許第5,695,864号明細書）。スピン注入磁化反転技術では、電流の向きにより記録層の磁化に寄与する２つの電子スピン方向を持つスピン偏極電子が存在し、このスピン偏極電子が記録層の磁化に作用し、記録層の磁化を反転させる。

このようなスピン注入磁化反転においては、書き込みに必要な電流量はＭＴＪ（Magnetic Tunnel Junction）素子の体積に比例するため、素子のサイズが小さくなるにつれて書き込みに必要な電流量は少なくなる。一方、ＭＴＪ素子の体積が小さくなるにつれて熱擾乱による磁化反転の耐性は低くなる。従って、従来例の１Ｔ１Ｒ型の磁気ランダムアクセスメモリでは、素子の微細化が進むことで、読み出し及び書き込み動作における充放電により非選択セルのソフトエラー（誤書き込み等）が生じる可能性が高まると考えられる。
米国特許第5,695,864号明細書

本発明は、読み出し及び書き込み時の非選択セルのソフトエラーの発生を抑制することが可能な磁気ランダムアクセスメモリを提供する。

本発明の一視点による磁気ランダムアクセスメモリは、磁化方向が固定された第１の固定層と磁化方向が反転可能な第１の記録層と前記第１の固定層及び前記第１の記録層の間に設けられた第１の非磁性層とを有し、前記第１の固定層及び前記第１の記録層の間に流す電流の向きに応じて前記第１の固定層及び前記第１の記録層の前記磁化方向が平行状態又は反平行状態となる第１の磁気抵抗効果素子と、第１のゲートと第１の電流経路とを有し、前記第１の電流経路の一端が前記第１の固定層に接続された第１のトランジスタと、第２のゲートと第２の電流経路とを有し、前記第２の電流経路の一端が前記第１の記録層に接続された第２のトランジスタと、前記第１の電流経路の他端が接続された第１のビット線と、前記第２の電流経路の他端が接続された第２のビット線とを具備する。

本発明によれば、読み出し及び書き込み時の非選択セルのソフトエラーの発生を抑制することが可能な磁気ランダムアクセスメモリを提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］メモリセル
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）のメモリセルアレイの概略的な回路図を示す。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルについて説明する。

本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルは、２つのトランジスタ（Ｔ）と１つの磁気抵抗素子（Ｒ）とで構成された、２Ｔ１Ｒ構造となっている。

具体的には、図１に示すように、ＭＴＪ（Magnetic Tunnel Junction）素子ＭＴＪの両端には、例えばＭＯＳＦＥＴ等からなるトランジスタＴｒａ、Ｔｒｂの電流経路の一端がそれぞれ接続されている。トランジスタＴｒａの電流経路の他端にはビット線ＢＬａが接続され、トランジスタＴｒｂの電流経路の他端にはビット線ＢＬｂが接続されている。トランジスタＴｒａ、Ｔｒｂのゲートには、ワード線ＷＬａ、ＷＬｂがそれぞれ接続されている。

［２］ＭＴＪ素子
図２（ａ）及び（ｂ）は、本発明の一実施形態に係るスピン注入磁化反転技術を用いたＭＴＪ素子の概略図を示す。以下に、本発明の一実施形態に係るＭＴＪ素子について説明する。

図２（ａ）及び（ｂ）に示すように、ＭＴＪ素子ＭＴＪは、磁化方向が固定された固定層（ピン層）Ｐと、磁化方向が反転可能な記録層（フリー層）Ｆと、固定層Ｐ及び記録層Ｆの間に設けられた非磁性層Ｎとを有する。そして、固定層Ｐ及び記録層Ｆの間に流す電流Ｉの向きに応じて、固定層Ｐ及び記録層Ｆの磁化方向が平行状態又は反平行状態となる。

尚、本図では、ＭＴＪ素子ＭＴＪの磁化方向は、膜面に対して水平方向に向いているが、膜面に対して垂直方向に向いていてもよい。

ＭＴＪ素子ＭＴＪは、図示するような非磁性層Ｎを１層有するシングルジャンクション構造でもよいし、非磁性層Ｎを２層有するダブルジャンクション構造でもよい。このダブルジャンクション構造のＭＴＪ素子ＭＴＪは、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層と、第２の固定層及び記録層間に設けられた第２の非磁性層とを有する。

ＭＴＪ素子ＭＴＪの平面形状は、例えば、長方形、正方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等、種々に変更することが可能である。

［３］スピン注入書き込み
本発明の一実施形態に係る磁気ランダムアクセスメモリでは、スピン注入技術を用いたデータ書き込みを行う。

“１”データを書き込む場合、図２（ａ）に示すように、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆの方向に電流Ｉを流す。すなわち、電子ｅを記録層Ｆ側から固定層Ｐ側へ注入する。これにより、固定層Ｐ及び記録層Ｆの磁化は、逆方向に向き、反平行状態となる。この高抵抗状態Ｒａｐを“１”データと規定する。

一方、“０”データを書き込む場合、図２（ｂ）に示すように、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐの方向に電流Ｉを流す。すなわち、電子ｅを固定層Ｐ側から記録層Ｆ側へ注入する。これにより、固定層Ｐ及び記録層Ｆの磁化は、同じ方向に向き、平行状態となる。この低抵抗状態Ｒｐを“０”データと規定する。

このようなスピン注入書き込みを、図１の選択セルに対して行う場合、例えば次のようになる。ビット線ＢＬａを電源電位Ｖｄｄに設定し、このビット線ＢＬａ以外のビット線ＢＬは接地電位Ｖｓｓに設定する。そして、ワード線ＷＬａ、ＷＬｂを電源電位Ｖｄｄに設定し、このワード線ＷＬａ、ＷＬｂ以外のワード線ＷＬは接地電位Ｖｓｓに設定する。これにより、選択セルのＭＴＪ素子ＭＴＪ素子につながるトランジスタＴｒａ、Ｔｒｂは両方ともオン状態となり、書き込み電流Ｉがビット線ＢＬａからＭＴＪ素子ＭＴＪを通ってビット線ＢＬｂへ流れる。そして、この書き込み電流Ｉの流れる方向に応じてＭＴＪ素子ＭＴＪの固定層及び記録層の磁化方向が平行又は反平行状態となる。

ここで、選択セルが接続されるビット線ＢＬａ、ＢＬｂには、選択セル以外の複数のセルが接続されている。しかし、図１のような２Ｔ１Ｒ型の構成では、選択セルと同一のビット線ＢＬａ、ＢＬｂに接続されたセルは、メモリセルの両端のトランジスタＴｒが選択されてないため、電気的に切断された状態となる。このため、非選択セルは、選択セルの読み出し又は書き込み動作による充放電の影響を受けることがなくなる。

［４］書き込み動作
［４−１］具体例１
図３は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例１を実現するための概略的な構成図を示す。図４及び図５は、図３の具体例１による“１”、“０”書き込み動作を説明するための図を示す。以下に、書き込み動作の具体例１について説明する。

図３に示すように、書き込み動作の具体例１では、メモリセルアレイＭＣＡの第１の端部側のみにドライバ２０が配置され、メモリセルアレイＭＣＡの第２の端部側のみにシンカー３０が配置されている。従って、ビット線ＢＬの一端はドライバ２０にのみ接続され、ビット線ＢＬの他端はシンカー３０にのみ接続されている。

このような周辺回路の構成により、書き込み動作の具体例１では、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）にのみ流れるようになっている。

“１”書き込みを行う場合、図４に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタ（トランスファーゲートトランジスタ）Ｔｒｂ１、Ｔｒａ２はオンにし、トランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒｂ２はオフにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣｂ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ２０、ビット線ＢＬｂ、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆ、ビット線ＢＬａ、シンカー３０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）に流れる。

“０”書き込みを行う場合、図５に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタＴｒａ１、Ｔｒｂ２はオンにし、トランジスタＴｒｂ１、Ｔｒａ２はオフにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣａ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ２０、ビット線ＢＬａ、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐ、ビット線ＢＬｂ、シンカー３０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）に流れる。

以上のように、具体例１では、メモリセルアレイＭＣＡの反対側の端部に書き込み回路のドライバ２０とシンカー３０が配置されている。従って、書き込み電流ＩはメモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）へと流れるため、メモリセルアレイＭＣＡのどのセルを選択した場合でも、書き込み電流Ｉの流れる電流経路の長さが同じとなる。このため、書き込み電流Ｉの流れる電流経路の抵抗が、選択セルの位置に影響されずにほぼ等しくすることができる。

［４−２］具体例２
図６は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例２を実現するための概略的な構成図を示す。図７及び図８は、図６の具体例２による“１”、“０”書き込み動作を説明するための図を示す。以下に、書き込み動作の具体例２について説明する。

図６に示すように、書き込み動作の具体例２では、メモリセルアレイＭＣＡの一端部側のみにドライバ／シンカー４０が配置されている。従って、ビット線ＢＬの一端はドライバ／シンカー４０に接続され、ビット線ＢＬの他端はドライバ／シンカーに接続されない。

このような周辺回路の構成により、書き込み動作の具体例２では、書き込み電流Ｉは、メモリセルアレイＭＣＡの一端部（紙面の上側）から一端部（紙面の上側）にのみ流れるようになっている。

“１”書き込みを行う場合、図７に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒｂ１をオンにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣｂ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０、ビット線ＢＬｂ、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆ、ビット線ＢＬａ、ドライバ／シンカー４０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの一端部（紙面の上側）から一端部（紙面の上側）に流れる。

“０”書き込みを行う場合、図８に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタＴｒａ１、Ｔｒｂ１をオンにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣａ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０、ビット線ＢＬａ、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐ、ビット線ＢＬｂ、ドライバ／シンカー４０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの一端部（紙面の上側）から一端部（紙面の上側）に流れる。

以上のように、具体例２では、メモリセルアレイＭＣＡの一端部に書き込み回路のドライバ／シンカー４０が配置されている。このため、周辺回路をメモリセルアレイＭＣＡの一端に集約することができ、例えば周辺回路部を中心に２つのメモリセルアレイを鏡面対象に配置すれば、回路の共通化が図られ面積効率が向上する。

［４−３］具体例３
図９は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例３を実現するための概略的な構成図を示す。図１０及び図１１は、図９の具体例３による“１”、“０”書き込み動作を説明するための図を示す。図１２は、図９の具体例３による電流経路の抵抗値を説明するための図を示す。以下に、書き込み動作の具体例３について説明する。

図９に示すように、書き込み動作の具体例３では、メモリセルアレイＭＣＡの第１の端部側にドライバ／シンカー４０−１が配置され、メモリセルアレイＭＣＡの第２の端部側にドライバ／シンカー４０−２が配置されている。従って、ビット線ＢＬの一端はドライバ／シンカー４０−１に接続され、ビット線ＢＬの他端はドライバ／シンカー４０−２に接続されている。

このような周辺回路の構成により、書き込み動作の具体例３では、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１及び第２の端部（紙面の上下）から第１及び第２の端部（紙面の上下）に流れるようになっている。

“１”書き込みを行う場合、図１０に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながる４つのトランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒａ２、Ｔｒｂ１、Ｔｒｂ２をオンする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣｂ１、ＣＣｂ２から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０−１、４０−２、ビット線ＢＬｂ、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆ、ビット線ＢＬａ、ドライバ／シンカー４０−１、４０−２へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの両端（紙面の上下）から両端（紙面の上下）に流れる。

“０”書き込みを行う場合、図１１に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながる４つのトランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒａ２、Ｔｒｂ１、Ｔｒｂ２をオンする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣａ１、ＣＣａ２から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０−１、４０−２、ビット線ＢＬａ、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐ、ビット線ＢＬｂ、ドライバ／シンカー４０−１、４０−２へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの両端（紙面の上下）から両端（紙面の上下）に流れる。

以上のように、具体例３では、メモリセルアレイＭＣＡの両端に書き込み回路のドライバ／シンカー４０−１、４０−２が配置されている。ここで、書き込み電流Ｉの流れる電流経路の抵抗を検討すると、具体例３は図１２のような並列接続となるため、抵抗は例えば４Ｒ／３となる。従って、具体例３によれば、具体例１（抵抗＝２Ｒ）、具体例２（抵抗＝４Ｒ）と比べて、配線抵抗を低減できる。

尚、上述する具体例１〜具体例３では、ワード線ＷＬは、メモリセルの両端のスイッチを同時にオン／オフさせるために共通線としているが、メモリセルの両端のスイッチ毎に別々に設けてもよい。

また、上述する具体例１〜具体例３では、“１”書き込みの場合と“０”書き込みの場合とで、トランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒａ２、Ｔｒｂ１、Ｔｒｂ２のオン／オフが制御できるようなデコーダ回路が備えられている。

［５］読み出し動作
本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。

図１の選択セルのデータ読み出しを行う場合、例えば次のようになる。ビット線ＢＬａを電源電位Ｖｄｄに設定し、このビット線ＢＬａ以外のビット線ＢＬは接地電位Ｖｓｓに設定する。そして、ワード線ＷＬａ、ＷＬｂを電源電位Ｖｄｄに設定し、このワード線ＷＬａ、ＷＬｂ以外のワード線ＷＬは接地電位Ｖｓｓに設定する。これにより、選択セルのＭＴＪ素子ＭＴＪ素子につながるトランジスタＴｒａ、Ｔｒｂは両方ともオン状態となり、読み出し電流Ｉがビット線ＢＬａからＭＴＪ素子ＭＴＪを通ってビット線ＢＬｂへ流れる。そして、この読み出し電流Ｉに基づいて読み出されたＭＴＪ素子ＭＴＪの抵抗値により、“１”、“０”データの判別が行われる。

尚、読み出し動作時は、セルアレイ端子間に定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。

［６］レイアウト及び断面構造
［６−１］具体例１
具体例１は、ＭＴＪ素子の両端のスイッチを制御するワード線を共有する、ワード線共有型の例である。

図１３は、本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例１の概略的な回路図を示す。以下に、具体例１の回路構成について概略的に説明する。

図１３に示すように、具体例１のメモリセルＭＣは、ＭＴＪ素子ＭＴＪ１の両端にトランジスタＴｒ１、Ｔｒ２の電流経路の一端がそれぞれ接続され、トランジスタＴｒ１、Ｔｒ２の電流経路の他端はビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。トランジスタＴｒ１、Ｔｒ２のゲートが共通のワード線ＷＬ１に接続されることで、トランジスタＴｒ１、Ｔｒ２のオン／オフの制御が同時にできるようになっている。

メモリセルＭＣとＸ方向において隣接するメモリセルＭＣｘは、メモリセルＭＣと共通するワード線ＷＬ１を用いるが、メモリセルＭＣと異なるビット線ＢＬ３、ＢＬ４を用いる。

メモリセルＭＣとＹ方向において隣接するメモリセルＭＣｙは、メモリセルＭＣと異なるワード線ＷＬ２を用いるが、メモリセルＭＣと共通するビット線ＢＬ１、ＢＬ２を用いる。

図１４は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例１の概略的なレイアウト図を示す。図１５（ａ）及び（ｂ）は、図１４の部分的なレイアウト図を示す。以下に、具体例１のレイアウトについて説明する。

図１４に示すように、ビット線ＢＬ１〜ＢＬ５とワード線ＷＬ１〜ＷＬ３が交差するように配置されている。ここで、ビット線ＢＬ１、ＢＬ３、ＢＬ５は、第１メタル層Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃで形成され、ビット線ＢＬ２、ＢＬ４は、第３メタル層Ｍ３ｂ、Ｍ３ｃで形成されている。尚、図１６（ａ）に示すように、メタル層Ｍ１ａ、Ｍ３ａは異なるメタル層でオーバーラップしており、メタル層Ｍ１ｂ、Ｍ３ｂは異なるメタル層でオーバーラップしており、メタル層Ｍ１ｃ、Ｍ３ｃは異なるメタル層でオーバーラップしているが、図１４では便宜的にずらして図示している。

メモリセルＭＣでは、ビット線ＢＬ１、ＢＬ２間にＭＴＪ素子ＭＴＪ１が配置され、このＭＴＪ素子ＭＴＪ１の両側にはコンタクトＣ１、Ｃ２が配置されている。コンタクトＣ１、Ｃ２の近傍にはワード線ＷＬ１が配置されており、このワード線ＷＬ１を挟んでコンタクトＣ５、Ｃ６が配置されている。

ＭＴＪ素子ＭＴＪ１の一端はコンタクトＣ１に接続され、このコンタクトＣ１はトランジスタＴｒ１のソース／ドレインの一端に接続されている。トランジスタＴｒ１のソース／ドレインの他端は、コンタクトＣ５を介してビット線ＢＬ１に接続されている。ここで、図１５（ａ）に示すように、ビット線ＢＬ１にはコンタクトＣ５側（ＭＴＪ素子ＭＴＪ１側）に突出した突出部Ｐ１を設け、この突出部Ｐ１とコンタクトＣ５とが接続されることで、ビット線ＢＬ１とコンタクトＣ５とが接続されている。

ＭＴＪ素子ＭＴＪ１の他端はメタル層Ｍ２ａを介してコンタクトＣ２に接続され、このコンタクトＣ２はトランジスタＴｒ２のソース／ドレインの一端に接続されている。トランジスタＴｒ２のソース／ドレインの他端は、コンタクトＣ６を介してビット線ＢＬ２に接続されている。ここで、図１５（ｂ）に示すように、ビット線ＢＬ２にはコンタクトＣ６側（ＭＴＪ素子ＭＴＪ１側）に突出した突出部Ｐ２を設け、この突出部Ｐ２とコンタクトＣ６とが接続されることで、ビット線ＢＬ２とコンタクトＣ６とが接続されている。

図１６（ａ）は、図１４のＸＶＩＡ−ＸＶＩＡ線に沿った断面図を示す。図１６（ｂ）は、図１４のＸＶＩＢ−ＸＶＩＢ線に沿った断面図を示す。図１６（ｃ）は、図１４のＸＶＩＣ−ＸＶＩＣ線に沿った断面図を示す。以下に、具体例１の断面構造について説明する。

図１６（ａ）に示すように、メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪ１の底面は、ベース金属層ＢＡＳＥ１及びコンタクトＣ１を介してトランジスタＴｒ１に接続され、ＭＴＪ素子ＭＴＪ１の上面は、コンタクトＣ２１、メタル層（第２メタル層）Ｍ２ａ及びコンタクトＣ２を介してトランジスタＴｒ２に接続されている。

トランジスタＴｒ１に繋がるビット線ＢＬ１とトランジスタＴｒ２に繋がるビット線ＢＬ２とは、異なる配線レベル（第１メタル層と第３メタル層）に配置されている。ビット線ＢＬ２の下方には隣接セルにおける第１メタル層のビット線ＢＬ３が配置されており、隣接セルのビット線ＢＬ２、ＢＬ３はオーバーラップするように配置されている。

図１６（ｂ）に示すように、メモリセルＭＣにおいて、トランジスタＴｒ１のソース／ドレインの一端は、コンタクトＣ１及びベース金属層ＢＡＳＥ１を介してＭＴＪ素子ＭＴＪ１に接続され、トランジスタＴｒ１のソース／ドレインの他端は、コンタクトＣ５を介してビット線ＢＬ１に接続されている。トランジスタＴｒ１のゲートは、ワード線ＷＬ１に繋がっている。

メモリセルＭＣに隣接するセルのトランジスタＴｒ５は、メモリセルＭＣのトランジスタＴｒ１とソース／ドレイン拡散層を共有している。このため、トランジスタＴｒ５は、トランジスタＴｒ１と共通のコンタクトＣ５を用いてビット線ＢＬ１に接続されている。

図１６（ｃ）に示すように、メモリセルＭＣにおいて、トランジスタＴｒ２のソース／ドレインの一端は、コンタクトＣ２及びメタル層Ｍ２ａを介してＭＴＪ素子ＭＴＪ１に接続され、トランジスタＴｒ２のソース／ドレインの他端は、コンタクトＣ６を介してビット線ＢＬ２に接続されている。トランジスタＴｒ２のゲートは、ワード線ＷＬ１に繋がっている。従って、トランジスタＴｒ１とトランジスタＴｒ２のゲートは、共通のワード線ＷＬ１に繋がっている。

以上のような具体例１によれば、ＭＴＪ素子ＭＴＪの両端のスイッチのワード線ＷＬの制御を共通線にし、隣接セル間においてビット線ＢＬを階層的に重ねている。このため、メモリセル面積を縮小できる。

［６−２］具体例２
具体例２は、具体例１とは異なる形でセルサイズを小さくする回路構成であり、斜め方向に隣接するセル間で１本のビット線を共有する、ビット線共有型の例である。

図１７は、本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例２の概略的な回路図を示す。以下に、具体例２の回路構成について概略的に説明する。

図１７に示すように、具体例２のメモリセルＭＣは、ＭＴＪ素子ＭＴＪ３の両端にトランジスタＴｒ５、Ｔｒ６の電流経路の一端がそれぞれ接続され、トランジスタＴｒ５、Ｔｒ６の電流経路の他端はビット線ＢＬ２、ＢＬ３にそれぞれ接続されている。トランジスタＴｒ５、Ｔｒ６のゲートは、異なるワード線ＷＬ３、ＷＬ２にそれぞれ接続されている。

メモリセルＭＣと斜め方向（Ｚ方向）において隣接するメモリセルＭＣｚは、ＭＴＪ素子ＭＴＪ６の両端にトランジスタＴｒ１１、Ｔｒ１２の電流経路の一端がそれぞれ接続され、トランジスタＴｒ１１、Ｔｒ１２の電流経路の他端はビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。従って、隣接するメモリセルＭＣとメモリセルＭＣｚとは、１本のビット線ＢＬ２を共有する。

図１８は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例２の概略的なレイアウト図を示す。以下に、具体例２のレイアウトについて説明する。

図１８に示すように、ビット線ＢＬ１〜ＢＬ５とワード線ＷＬ１〜ＷＬ５が交差するように配置されている。ここで、ビット線ＢＬ１〜ＢＬ５は、第１メタル層Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ、Ｍ１ｅで形成され、同一配線レベルに配置されている。

メモリセルＭＣでは、ビット線ＢＬ３の上方にＭＴＪ素子ＭＴＪ３が配置され、このＭＴＪ素子ＭＴＪ３の両側にはコンタクトＣ５、Ｃ６が配置されている。従って、コンタクトＣ５はビット線ＢＬ２、ＢＬ３間に位置し、コンタクトＣ６はビット線ＢＬ３、ＢＬ４間に位置する。

コンタクトＣ５の近傍にはワード線ＷＬ３が配置されており、このワード線ＷＬ３を挟んでビット線コンタクトＭ０ｆが配置されている。このビット線コンタクトＭ０ｆは、ビット線ＢＬ２、ＢＬ３間からビット線ＢＬ２に延在し、ビット線ＢＬ２に接続されている。

コンタクトＣ６の近傍にはワード線ＷＬ２が配置されており、このワード線ＷＬ２を挟んでビット線コンタクトＭ０ｃが配置されている。このビット線コンタクトＭ０ｃは、ビット線ＢＬ３、ＢＬ４間からビット線ＢＬ３に延在し、ビット線ＢＬ３に接続されている。

ＭＴＪ素子ＭＴＪ３の一端はコンタクトＣ５に接続され、このコンタクトＣ５はトランジスタＴｒ５のソース／ドレインの一端に接続されている。トランジスタＴｒ５のソース／ドレインの他端は、ビット線コンタクトＭ０ｆを介してビット線ＢＬ２に接続されている。

ＭＴＪ素子ＭＴＪ３の他端はメタル層Ｍ２ｃを介してコンタクトＣ６に接続され、このコンタクトＣ６はトランジスタＴｒ６のソース／ドレインの一端に接続されている。トランジスタＴｒ６のソース／ドレインの他端は、ビット線コンタクトＭ０ｃを介してビット線ＢＬ３に接続されている。

図１９（ａ）は、図１８のＸＩＸＡ−ＸＩＸＡ線に沿った断面図を示す。図１９（ｂ）は、図１８のＸＩＸＢ−ＸＩＸＢ線に沿った断面図を示す。図１９（ｃ）は、図１８のＸＩＸＣ−ＸＩＸＣ線に沿った断面図を示す。以下に、具体例２の断面構造について説明する。

図１９（ａ）に示すように、メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪ３の底面は、ベース金属層ＢＡＳＥ３及びコンタクトＣ５を介してトランジスタＴｒ５に接続され、ＭＴＪ素子ＭＴＪ３の上面は、コンタクトＣ２３、メタル層（第２メタル層）Ｍ２ｃ及びコンタクトＣ６を介してトランジスタＴｒ６に接続されている。

トランジスタＴｒ５に繋がるビット線ＢＬ２とトランジスタＴｒ６に繋がるビット線ＢＬ３とは、同じ配線レベル（第１メタル層）に配置されている。

図１９（ｂ）に示すように、メモリセルＭＣにおいて、トランジスタＴｒ５のソース／ドレインの一端は、コンタクトＣ５及びベース金属層ＢＡＳＥ３を介してＭＴＪ素子ＭＴＪ３に接続され、トランジスタＴｒ５のソース／ドレインの他端は、ビット線コンタクトＭ０ｆを介してビット線ＢＬ２に接続されている。トランジスタＴｒ５のゲートは、ワード線ＷＬ３に繋がっている。

メモリセルＭＣに隣接するセルのトランジスタＴｒ１２は、メモリセルＭＣのトランジスタＴｒ５とソース／ドレイン拡散層を共有している。このため、トランジスタＴｒ１２は、トランジスタＴｒ５と共通のビット線コンタクトＭ０ｆを用いてビット線ＢＬ２に接続されている。

図１９（ｃ）に示すように、メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪ３は、隣接するワード線ＷＬ２、ＷＬ３間の上方に配置されている。ビット線コンタクトＭ０ｃは、隣接するワード線ＷＬ１、ＷＬ２間に配置され、コンタクトＣ２４を介してビット線ＢＬ３に接続されている。

以上のような具体例２によれば、ＭＴＪ素子の両端のスイッチは、斜め方向に隣接するセルのスイッチとビット線との接続コンタクトを共有する。そして、斜め方向に隣接するセル間で１本のビット線を共有している。このため、メモリセル面積を縮小できる。

尚、具体例２では、ＭＴＪ素子の下側にビット線を形成する例をあげたが、ビット線はＭＴＪ素子の上側に形成してもよい。

［７］効果
本発明の一実施形態によれば、ＭＴＪ素子の両端にスイッチを設けている。このため、読み出し及び書き込み時において、活性化した２つのビット線に接続された非選択セルのＭＴＪ素子の両端のスイッチをオフとすることで、活性化したビット線から非選択セルを電気的に分離することができる。従って、読み出し及び書き込み時の充放電によって、熱擾乱によるソフトエラーの発生確率を低減させることが可能となる。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの概略的な回路図。図２（ａ）及び（ｂ）は、本発明の一実施形態に係るスピン注入磁化反転技術を用いたＭＴＪ素子の概略図。本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例１を実現するための概略的な構成図。図３の具体例１による“１”書き込み動作を説明するための図。図３の具体例１による“０”書き込み動作を説明するための図。本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例２を実現するための概略的な構成図。図６の具体例２による“１”書き込み動作を説明するための図。図６の具体例２による“０”書き込み動作を説明するための図。本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例３を実現するための概略的な構成図。図９の具体例３による“１”書き込み動作を説明するための図。図９の具体例３による“０”書き込み動作を説明するための図。図９の具体例３による電流経路の抵抗値を説明するための図。本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例１の概略的な回路図。本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例１の概略的なレイアウト図。図１５（ａ）及び（ｂ）は、図１４の部分的なレイアウト図。図１６（ａ）は、図１４のＸＶＩＡ−ＸＶＩＡ線に沿った断面図、図１６（ｂ）は、図１４のＸＶＩＢ−ＸＶＩＢ線に沿った断面図、図１６（ｃ）は、図１４のＸＶＩＣ−ＸＶＩＣ線に沿った断面図。本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例２の概略的な回路図。本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例２の概略的なレイアウト図。図１９（ａ）は、図１８のＸＩＸＡ−ＸＩＸＡ線に沿った断面図、図１９（ｂ）は、図１８のＸＩＸＢ−ＸＩＸＢ線に沿った断面図、図１９（ｃ）は、図１８のＸＩＸＣ−ＸＩＸＣ線に沿った断面図。

符号の説明

２０…ドライバ、３０…シンカー、４０、４０−１、４０−２…ドライバ／シンカー、ＭＴＪ…ＭＴＪ素子、Ｐ…固定層、Ｆ…記録層、Ｎ…非磁性層、ＢＬ…ビット線、ＷＬ…ワード線、Ｔｒ…トランジスタ、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＣＣ…定電流源、Ｃ…コンタクト、ＢＡＳＥ…ベース金属層、Ｍ０…ビット線コンタクト、Ｍ１…第１メタル層、Ｍ２…第２メタル層、Ｍ３…第３メタル層。

Claims

磁化方向が固定された第１の固定層と磁化方向が反転可能な第１の記録層と前記第１の固定層及び前記第１の記録層の間に設けられた第１の非磁性層とを有し、前記第１の固定層及び前記第１の記録層の間に流す電流の向きに応じて前記第１の固定層及び前記第１の記録層の前記磁化方向が平行状態又は反平行状態となる第１の磁気抵抗効果素子と、
第１のゲートと第１の電流経路とを有し、前記第１の電流経路の一端が前記第１の固定層に接続された第１のトランジスタと、
第２のゲートと第２の電流経路とを有し、前記第２の電流経路の一端が前記第１の記録層に接続された第２のトランジスタと、
前記第１の電流経路の他端が接続された第１のビット線と、
前記第２の電流経路の他端が接続された第２のビット線と
を具備することを特徴とする磁気ランダムアクセスメモリ。
前記第１及び第２のゲートは、共通のワード線に接続されており、
前記第１及び第２のビット線は、異なる配線層レベルに配置されている
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
前記第１及び第２のゲートは、共通のワード線に接続されており、
前記第１の磁気抵抗効果素子は、前記第１及び第２のビット線間に配置され、
前記第１のビット線は、前記第１の磁気抵抗効果素子側に突出する第１の突出部を有し、
前記第２のビット線は、前記第１の磁気抵抗効果素子側に突出する第２の突出部を有し、
前記第１の電流経路の前記他端は、第１のコンタクトを介して前記第１の突出部に接続され、
前記第２の電流経路の前記他端は、第２のコンタクトを介して前記第２の突出部に接続されている
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
磁化方向が固定された第２の固定層と磁化方向が反転可能な第２の記録層と前記第２の固定層及び前記第２の記録層の間に設けられた第２の非磁性層とを有し、前記第２の固定層及び前記第２の記録層の間に流す電流の向きに応じて前記第２の固定層及び前記第２の記録層の前記磁化方向が平行状態又は反平行状態となる第２の磁気抵抗効果素子と、
第３のゲートと第３の電流経路とを有し、前記第３の電流経路の一端が前記第２の固定層に接続された第３のトランジスタと、
第４のゲートと第４の電流経路とを有し、前記第４の電流経路の一端が前記第２の記録層に接続された第４のトランジスタと、
前記第３の電流経路の他端が接続された第３のビット線と、
前記第４の電流経路の他端が接続された第４のビット線と
をさらに具備し、
前記第１及び第２のゲートは、共通のワード線に接続されており、
前記第３及び第４のゲートは、前記ワード線に接続され、
前記第３のビット線は、前記第２のビット線と異なる配線層レベルでオーバーラップしている
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
磁化方向が固定された第２の固定層と磁化方向が反転可能な第２の記録層と前記第２の固定層及び前記第２の記録層の間に設けられた第２の非磁性層とを有し、前記第２の固定層及び前記第２の記録層の間に流す電流の向きに応じて前記第２の固定層及び前記第２の記録層の前記磁化方向が平行状態又は反平行状態となる第２の磁気抵抗効果素子と、
第３のゲートと第３の電流経路とを有し、前記第３の電流経路の一端が前記第２の固定層に接続された第３のトランジスタと、
第４のゲートと第４の電流経路とを有し、前記第４の電流経路の一端が前記第２の記録層に接続された第４のトランジスタと、
前記第１のゲートに接続された第１のワード線と、
前記第２のゲートに接続され、前記第１のワード線と隣り合う第２のワード線と、
前記第３のゲートに接続され、前記第２のワード線と隣り合う第３のワード線と、
前記第４のゲートに接続され、前記第３のワード線と隣り合う第４のワード線と、
前記第３の電流経路の他端が接続された第３のビット線と、
をさらに具備し、
前記第１及び第４の電流経路の前記他端は、共通のコンタクトで前記第１のビット線に接続されている
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。