WO2009122519A1 - 磁気ランダムアクセスメモリ - Google Patents

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WO2009122519A1
WO2009122519A1 PCT/JP2008/056387 JP2008056387W WO2009122519A1 WO 2009122519 A1 WO2009122519 A1 WO 2009122519A1 JP 2008056387 W JP2008056387 W JP 2008056387W WO 2009122519 A1 WO2009122519 A1 WO 2009122519A1
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WO
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current path
layer
bit line
recording layer
random access
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PCT/JP2008/056387
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English (en)
French (fr)
Inventor
亮介 滝澤
賢二 土田
Original Assignee
株式会社 東芝
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Publication date
Application filed by 株式会社 東芝 filed Critical 株式会社 東芝
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Definitions

  • the present invention relates to a spin injection magnetization reversal type magnetic random access memory (MRAM).
  • MRAM spin injection magnetization reversal type magnetic random access memory
  • Magnetic Random Access Memory is a device that operates memory by accumulating “1” or “0” information using the magnetoresistive (Magneto® Resistive) effect. It is positioned as one of the universal memory device candidates that have integration, high reliability, low power consumption, and high-speed operation.
  • Patent Document 1 US Pat. No. 5,695,864
  • spin injection magnetization reversal technique there are spin-polarized electrons having two electron spin directions that contribute to the magnetization of the recording layer depending on the direction of the current, and this spin-polarized electron acts on the magnetization of the recording layer. Invert the magnetization.
  • the present invention provides a magnetic random access memory capable of suppressing the occurrence of soft errors in unselected cells during reading and writing.
  • a magnetic random access memory includes a first fixed layer whose magnetization direction is fixed, a first recording layer whose magnetization direction is reversible, the first fixed layer, and the first recording layer.
  • a first nonmagnetic layer provided between the first pinned layer and the first recording layer according to a direction of a current flowing between the first pinned layer and the first recording layer.
  • a first magnetoresistive element in which the magnetization direction of the recording layer is in a parallel state or an antiparallel state; a first gate; and a first current path, wherein one end of the first current path is the first
  • a second transistor having a first transistor connected to one fixed layer, a second gate, and a second current path, wherein one end of the second current path is connected to the first recording layer; Transistors, a first bit line to which the other end of the first current path is connected, and the second current path ; And a second bit line whose other end is connected.
  • FIG. 1 is a schematic circuit diagram of a memory cell array of a magnetic random access memory according to an embodiment of the present invention.
  • FIG. 2A is a schematic view of an MTJ element using a spin transfer magnetization switching technique according to an embodiment of the present invention.
  • FIG. 2B is a schematic diagram of an MTJ element using a spin transfer magnetization switching technique according to an embodiment of the present invention.
  • FIG. 3 is a schematic configuration diagram for realizing a specific example 1 of the write operation of the magnetic random access memory according to the embodiment of the present invention.
  • FIG. 4 is a diagram for explaining the “1” write operation according to the first specific example of FIG.
  • FIG. 5 is a diagram for explaining the “0” write operation according to the first specific example of FIG.
  • FIG. 1 is a schematic circuit diagram of a memory cell array of a magnetic random access memory according to an embodiment of the present invention.
  • FIG. 2A is a schematic view of an MTJ element using a spin transfer magnetization switching technique according to an embodiment
  • FIG. 6 is a schematic configuration diagram for realizing a specific example 2 of the write operation of the magnetic random access memory according to the embodiment of the present invention.
  • FIG. 7 is a diagram for explaining the “1” write operation according to the second specific example of FIG. 6.
  • FIG. 8 is a diagram for explaining the “0” write operation according to the second specific example of FIG.
  • FIG. 9 is a schematic configuration diagram for realizing a specific example 3 of the write operation of the magnetic random access memory according to the embodiment of the present invention.
  • FIG. 10 is a diagram for explaining the “1” write operation according to the third specific example of FIG. 9.
  • FIG. 11 is a diagram for explaining the “0” write operation according to the third specific example of FIG. 9.
  • FIG. 12 is a diagram for explaining the resistance value of the current path according to the third specific example of FIG. 9.
  • FIG. 13 is a schematic circuit diagram of Specific Example 1 of the magnetic random access memory according to the embodiment of the present invention.
  • FIG. 14 is a schematic layout diagram of specific example 1 of the memory cell array of the magnetic random access memory according to the embodiment of the present invention.
  • FIG. 15 is a partial layout diagram of FIG. 16A is a cross-sectional view taken along line XVIA-XVIA of FIG. 16B is a cross-sectional view taken along line XVIB-XVIB in FIG. 16C is a cross-sectional view taken along the line XVIC-XVIC in FIG.
  • 16C is a cross-sectional view taken along the line XVIC-XVI
  • FIG. 17 is a schematic circuit diagram of Specific Example 2 of the magnetic random access memory according to the embodiment of the invention.
  • FIG. 18 is a schematic layout diagram of specific example 2 of the memory cell array of the magnetic random access memory according to the embodiment of the invention.
  • FIG. 19A is a cross-sectional view taken along line XIXA-XIXA in FIG.
  • FIG. 19B is a cross-sectional view taken along line XIXB-XIXB in FIG.
  • FIG. 19C is a cross-sectional view taken along line XIXC-XIXC in FIG.
  • FIG. 1 is a schematic circuit diagram of a memory cell array of a magnetic random access memory (MRAM) according to an embodiment of the present invention.
  • MRAM magnetic random access memory
  • the memory cell of the magnetic random access memory has a 2T1R structure including two transistors (T) and one magnetoresistive element (R).
  • one end of a current path of transistors Tra and Trb made of, for example, MOSFETs is connected to both ends of an MTJ (Magnetic Tunnel Junction) element MTJ.
  • a bit line BLa is connected to the other end of the current path of the transistor Tra, and a bit line BLb is connected to the other end of the current path of the transistor Trb.
  • Word lines WLa and WLb are connected to the gates of the transistors Tra and Trb, respectively.
  • FIGS. 2A and 2B are schematic views of an MTJ element using a spin transfer magnetization switching technique according to an embodiment of the present invention.
  • the MTJ element according to one embodiment of the present invention will be described below.
  • the MTJ element MTJ includes a fixed layer (pinned layer) P in which the magnetization direction is fixed, a recording layer (free layer) F in which the magnetization direction can be reversed, a fixed layer P, and a recording layer. And a nonmagnetic layer N provided between the layers F. Then, depending on the direction of the current I flowing between the fixed layer P and the recording layer F, the magnetization directions of the fixed layer P and the recording layer F are in a parallel state or an antiparallel state.
  • the magnetization direction of the MTJ element MTJ is oriented in the horizontal direction with respect to the film surface, but may be oriented in the direction perpendicular to the film surface.
  • the MTJ element MTJ may have a single junction structure having one nonmagnetic layer N as shown or a double junction structure having two nonmagnetic layers N.
  • the MTJ element MTJ having a double junction structure includes a first fixed layer, a second fixed layer, a recording layer provided between the first and second fixed layers, and a first fixed layer and a recording layer. A first nonmagnetic layer, and a second nonmagnetic layer provided between the second fixed layer and the recording layer.
  • the planar shape of the MTJ element MTJ can be variously changed, for example, a rectangle, a square, an ellipse, a circle, a hexagon, a rhombus, a parallelogram, a cross, and a bean (concave).
  • Bit line BLa is set to power supply potential Vdd
  • bit lines BL other than bit line BLa are set to ground potential Vss.
  • the word lines WLa and WLb are set to the power supply potential Vdd
  • the word lines WL other than the word lines WLa and WLb are set to the ground potential Vss.
  • the transistors Tra and Trb connected to the MTJ element MTJ element of the selected cell are both turned on, and the write current I flows from the bit line BLa through the MTJ element MTJ to the bit line BLb.
  • the magnetization directions of the fixed layer and the recording layer of the MTJ element MTJ are in a parallel or antiparallel state depending on the direction in which the write current I flows.
  • a plurality of cells other than the selected cell are connected to the bit lines BLa and BLb to which the selected cell is connected.
  • the cells connected to the same bit lines BLa and BLb as the selected cell are electrically disconnected because the transistors Tr at both ends of the memory cell are not selected. It becomes a state. For this reason, the non-selected cell is not affected by the charge / discharge due to the read or write operation of the selected cell.
  • FIG. 3 is a schematic configuration diagram for realizing the specific example 1 of the write operation of the magnetic random access memory according to the embodiment of the present invention.
  • 4 and 5 are diagrams for explaining the “1” and “0” write operations according to the first specific example of FIG. A specific example 1 of the write operation will be described below.
  • the driver 20 is arranged only on the first end side of the memory cell array MCA, and the sinker 30 is arranged only on the second end side of the memory cell array MCA. ing. Therefore, one end of the bit line BL is connected only to the driver 20, and the other end of the bit line BL is connected only to the sinker 30.
  • the write current I is applied only from the first end (upper side of the paper) to the second end (lower side of the paper) of the memory cell array MCA. It comes to flow.
  • the transistors (transfer gate transistors) Trb1 and Tra2 connected to the bit lines BLa and BLb connected to the selected cell are turned on, and the transistors (transfer gate transistors) Tra1 and Trb2 are turned on. Turn off. Further, the word line WLab is set to the power supply potential Vdd, and the transistors Tra and Trb connected to both ends of the MTJ element MTJ element of the selected cell are turned on. As a result, the write current I flows from the constant current source CCb1 to the selected cell.
  • This write current I flows from the driver 20, the bit line BLb, the fixed layer P of the MTJ element MTJ to the recording layer F, the bit line BLa, and the sinker 30. That is, the write current I flows from the first end (upper side of the paper) to the second end (lower side of the paper) of the memory cell array MCA.
  • the transistors Tra1 and Trb2 connected to the bit lines BLa and BLb connected to the selected cell are turned on, and the transistors Trb1 and Tra2 are turned off.
  • the word line WLab is set to the power supply potential Vdd, and the transistors Tra and Trb connected to both ends of the MTJ element MTJ element of the selected cell are turned on.
  • the write current I flows from the constant current source CCa1 to the selected cell.
  • the write current I flows from the driver 20, the bit line BLa, and the recording layer F of the MTJ element MTJ to the fixed layer P, the bit line BLb, and the sinker 30. That is, the write current I flows from the first end (upper side of the paper) to the second end (lower side of the paper) of the memory cell array MCA.
  • the driver 20 and the sinker 30 of the write circuit are arranged at the opposite end of the memory cell array MCA. Accordingly, since the write current I flows from the first end (upper side of the paper) to the second end (lower side of the paper) of the memory cell array MCA, the write current I can be written regardless of which cell of the memory cell array MCA is selected. The length of the current path through which the current I flows is the same. Therefore, the resistance of the current path through which the write current I flows can be made almost equal without being affected by the position of the selected cell.
  • FIG. 6 is a schematic configuration diagram for realizing the specific example 2 of the write operation of the magnetic random access memory according to the embodiment of the present invention.
  • 7 and 8 are diagrams for explaining the “1” and “0” write operations according to the second specific example of FIG. 6. A specific example 2 of the write operation will be described below.
  • the driver / sinker 40 is arranged only on one end side of the memory cell array MCA. Therefore, one end of the bit line BL is connected to the driver / sinker 40, and the other end of the bit line BL is not connected to the driver / sinker.
  • the write current I flows only from one end (upper side of the paper) to one end (upper side of the paper) of the memory cell array MCA.
  • transistors (transfer gate transistors) Tra1 and Trb1 connected to the bit lines BLa and BLb connected to the selected cell are turned on.
  • the word line WLab is set to the power supply potential Vdd, and the transistors Tra and Trb connected to both ends of the MTJ element MTJ element of the selected cell are turned on.
  • the write current I flows from the constant current source CCb1 to the selected cell.
  • the write current I flows from the fixed layer P of the driver / sinker 40, the bit line BLb, and the MTJ element MTJ to the recording layer F, the bit line BLa, and the driver / sinker 40. That is, the write current I flows from one end (upper side of the paper) to one end (upper side of the paper) of the memory cell array MCA.
  • the transistors Tra1 and Trb1 connected to the bit lines BLa and BLb connected to the selected cell are turned on.
  • the word line WLab is set to the power supply potential Vdd, and the transistors Tra and Trb connected to both ends of the MTJ element MTJ element of the selected cell are turned on.
  • the write current I flows from the constant current source CCa1 to the selected cell.
  • the write current I flows from the driver / sinker 40, the bit line BLa, and the recording layer F of the MTJ element MTJ to the fixed layer P, the bit line BLb, and the driver / sinker 40. That is, the write current I flows from one end (upper side of the paper) to one end (upper side of the paper) of the memory cell array MCA.
  • the driver / sinker 40 of the write circuit is arranged at one end of the memory cell array MCA.
  • peripheral circuits can be consolidated at one end of the memory cell array MCA. For example, if two memory cell arrays are arranged on the mirror surface centering on the peripheral circuit portion, circuit sharing is achieved and area efficiency is improved.
  • FIG. 9 is a schematic configuration diagram for realizing the specific example 3 of the write operation of the magnetic random access memory according to the embodiment of the present invention.
  • 10 and 11 are diagrams for explaining the “1” and “0” write operations according to the third specific example of FIG.
  • FIG. 12 is a diagram for explaining the resistance value of the current path according to the third specific example of FIG. 9. A specific example 3 of the write operation will be described below.
  • the driver / sinker 40-1 is arranged on the first end side of the memory cell array MCA, and the driver / sinker on the second end side of the memory cell array MCA.
  • 40-2 is arranged. Accordingly, one end of the bit line BL is connected to the driver / sinker 40-1, and the other end of the bit line BL is connected to the driver / sinker 40-2.
  • the write current I is changed from the first and second ends (up and down of the drawing) of the memory cell array MCA to the first and second ends (the drawing of the drawing). The top and bottom).
  • the four transistors (transfer gate transistors) Tra1, Tra2, Trb1, Trb2 connected to the bit lines BLa, BLb connected to the selected cell are turned on. Further, the word line WLab is set to the power supply potential Vdd, and the transistors Tra and Trb connected to both ends of the MTJ element MTJ element of the selected cell are turned on. As a result, the write current I flows from the constant current sources CCb1 and CCb2 to the selected cell.
  • This write current I flows from the fixed layer P of the driver / sinkers 40-1 and 40-2, the bit line BLb, and the MTJ element MTJ to the recording layer F, the bit line BLa, and the drivers / sinkers 40-1 and 40-2. . That is, the write current I flows from both ends (up and down on the paper surface) of the memory cell array MCA to both ends (up and down on the paper surface).
  • the write current I flows from the constant current sources CCa1 and CCa2 to the selected cell.
  • This write current I flows from the recording layers F of the drivers / sinkers 40-1 and 40-2, bit lines BLa, and MTJ elements MTJ to the fixed layer P, bit line BLb, drivers / sinkers 40-1 and 40-2. . That is, the write current I flows from both ends (up and down on the paper surface) of the memory cell array MCA to both ends (up and down on the paper surface).
  • the write circuit drivers / sinkers 40-1 and 40-2 are arranged at both ends of the memory cell array MCA.
  • the word line WL is a common line for simultaneously turning on and off the switches at both ends of the memory cell.
  • the word line WL is provided separately for each switch at both ends of the memory cell. Also good.
  • ON / OFF of the transistors (transfer gate transistors) Tra1, Tra2, Trb1, and Trb2 can be controlled in the case of writing “1” and the case of writing “0”.
  • a simple decoder circuit is provided.
  • Bit line BLa is set to power supply potential Vdd
  • bit lines BL other than bit line BLa are set to ground potential Vss.
  • the word lines WLa and WLb are set to the power supply potential Vdd
  • the word lines WL other than the word lines WLa and WLb are set to the ground potential Vss.
  • the transistors Tra and Trb connected to the MTJ element MTJ element of the selected cell are both turned on, and the read current I flows from the bit line BLa through the MTJ element MTJ to the bit line BLb.
  • “1” and “0” data are discriminated.
  • a current value may be read by applying a constant voltage between the cell array terminals, or a voltage value may be read by applying a constant current.
  • Specific example 1 is an example of a word line sharing type that shares a word line that controls switches at both ends of the MTJ element.
  • FIG. 13 is a schematic circuit diagram of Example 1 of the magnetic random access memory according to the embodiment of the present invention.
  • the circuit configuration of the specific example 1 will be schematically described below.
  • one end of the current path of the transistors Tr1 and Tr2 is connected to both ends of the MTJ element MTJ1, and the other end of the current path of the transistors Tr1 and Tr2 is the bit line BL1. , BL2 respectively. Since the gates of the transistors Tr1 and Tr2 are connected to the common word line WL1, the transistors Tr1 and Tr2 can be controlled on / off simultaneously.
  • the memory cell MCx adjacent to the memory cell MC in the X direction uses the word line WL1 common to the memory cell MC, but uses bit lines BL3 and BL4 different from the memory cell MC.
  • the memory cell MCy adjacent to the memory cell MC in the Y direction uses the word line WL2 different from the memory cell MC, but uses the bit lines BL1 and BL2 which are common to the memory cell MC.
  • FIG. 14 is a schematic layout diagram showing a specific example 1 of the memory cell array of the magnetic random access memory according to the embodiment of the present invention.
  • FIG. 15 shows a partial layout diagram of FIG. The layout of specific example 1 will be described below.
  • bit lines BL1 to BL5 and the word lines WL1 to WL3 are arranged so as to intersect each other.
  • the bit lines BL1, BL3, and BL5 are formed of first metal layers M1a, M1b, and M1c
  • the bit lines BL2 and BL4 are formed of third metal layers M3b and M3c.
  • the metal layers M1a and M3a overlap with different metal layers
  • the metal layers M1b and M3b overlap with different metal layers
  • the metal layers M1c and M3c are different metal layers. However, in FIG. 14, they are shifted for convenience.
  • an MTJ element MTJ1 is disposed between the bit lines BL1 and BL2, and contacts C1 and C2 are disposed on both sides of the MTJ element MTJ1.
  • a word line WL1 is arranged in the vicinity of the contacts C1 and C2, and contacts C5 and C6 are arranged across the word line WL1.
  • bit line BL1 is provided with a protrusion P1 protruding to the contact C5 side (MTJ element MTJ1 side), and the protrusion P1 and the contact C5 are connected, whereby the bit line BL1 and contact C5 are connected.
  • the other end of the MTJ element MTJ1 is connected to the contact C2 via the metal layer M2a, and this contact C2 is connected to one end of the source / drain of the transistor Tr2.
  • the other end of the source / drain of the transistor Tr2 is connected to the bit line BL2 via a contact C6.
  • the bit line BL2 is provided with a projecting portion P2 projecting to the contact C6 side (MTJ element MTJ1 side), and the projecting portion P2 and the contact C6 are connected, whereby the bit line BL2 and contact C6 are connected.
  • FIG. 16A shows a cross-sectional view along the line XVIA-XVIA of FIG.
  • FIG. 16B is a sectional view taken along line XVIB-XVIB in FIG.
  • FIG. 16C shows a cross-sectional view along the line XVIC-XVIC in FIG. Below, the cross-sectional structure of the specific example 1 is demonstrated.
  • the bottom surface of the MTJ element MTJ1 is connected to the transistor Tr1 via the base metal layer BASE1 and the contact C1, and the top surface of the MTJ element MTJ1 is the contact C21 and the metal layer (second layer).
  • the metal layer is connected to the transistor Tr2 through the M2a and the contact C2.
  • the bit line BL1 connected to the transistor Tr1 and the bit line BL2 connected to the transistor Tr2 are arranged at different wiring levels (first metal layer and third metal layer). Below the bit line BL2, the bit line BL3 of the first metal layer in the adjacent cell is arranged, and the bit lines BL2 and BL3 of the adjacent cell are arranged to overlap.
  • one end of the source / drain of the transistor Tr1 is connected to the MTJ element MTJ1 via the contact C1 and the base metal layer BASE1, and the other end of the source / drain of the transistor Tr1 is It is connected to the bit line BL1 via a contact C5.
  • the gate of the transistor Tr1 is connected to the word line WL1.
  • the transistor Tr5 of the cell adjacent to the memory cell MC shares the source / drain diffusion layer with the transistor Tr1 of the memory cell MC. For this reason, the transistor Tr5 is connected to the bit line BL1 using a contact C5 common to the transistor Tr1.
  • one end of the source / drain of the transistor Tr2 is connected to the MTJ element MTJ1 through the contact C2 and the metal layer M2a, and the other end of the source / drain of the transistor Tr2 is connected to the contact It is connected to the bit line BL2 via C6.
  • the gate of the transistor Tr2 is connected to the word line WL1. Therefore, the gates of the transistors Tr1 and Tr2 are connected to the common word line WL1.
  • the control of the word lines WL of the switches at both ends of the MTJ element MTJ is made a common line, and the bit lines BL are hierarchically overlapped between adjacent cells. For this reason, the memory cell area can be reduced.
  • Specific example 2 is a circuit configuration in which the cell size is reduced in a manner different from that of specific example 1, and is a bit line sharing type example in which one bit line is shared between cells adjacent in an oblique direction.
  • FIG. 17 is a schematic circuit diagram of Example 2 of the magnetic random access memory according to the embodiment of the present invention.
  • the circuit configuration of the specific example 2 will be schematically described below.
  • one end of the current path of the transistors Tr5 and Tr6 is connected to both ends of the MTJ element MTJ3, and the other end of the current path of the transistors Tr5 and Tr6 is the bit line BL2. , BL3, respectively.
  • the gates of the transistors Tr5 and Tr6 are connected to different word lines WL3 and WL2, respectively.
  • one end of the current path of the transistors Tr11 and Tr12 is connected to both ends of the MTJ element MTJ6, and the other end of the current path of the transistors Tr11 and Tr12 is the bit.
  • the lines are connected to the lines BL1 and BL2, respectively. Therefore, adjacent memory cells MC and memory cells MCz share one bit line BL2.
  • FIG. 18 is a schematic layout diagram showing a specific example 2 of the memory cell array of the magnetic random access memory according to the embodiment of the present invention. The layout of specific example 2 will be described below.
  • bit lines BL1 to BL5 and the word lines WL1 to WL5 are arranged so as to intersect each other.
  • the bit lines BL1 to BL5 are formed of the first metal layers M1a, M1b, M1c, M1d, and M1e, and are arranged at the same wiring level.
  • the MTJ element MTJ3 is disposed above the bit line BL3, and contacts C5 and C6 are disposed on both sides of the MTJ element MTJ3. Therefore, the contact C5 is located between the bit lines BL2 and BL3, and the contact C6 is located between the bit lines BL3 and BL4.
  • a word line WL3 is disposed in the vicinity of the contact C5, and a bit line contact M0f is disposed across the word line WL3.
  • the bit line contact M0f extends from between the bit lines BL2 and BL3 to the bit line BL2, and is connected to the bit line BL2.
  • a word line WL2 is arranged in the vicinity of the contact C6, and a bit line contact M0c is arranged across the word line WL2.
  • the bit line contact M0c extends from between the bit lines BL3 and BL4 to the bit line BL3 and is connected to the bit line BL3.
  • One end of the MTJ element MTJ3 is connected to the contact C5, and this contact C5 is connected to one end of the source / drain of the transistor Tr5.
  • the other end of the source / drain of the transistor Tr5 is connected to the bit line BL2 via the bit line contact M0f.
  • the other end of the MTJ element MTJ3 is connected to the contact C6 via the metal layer M2c, and this contact C6 is connected to one end of the source / drain of the transistor Tr6.
  • the other end of the source / drain of the transistor Tr6 is connected to the bit line BL3 via the bit line contact M0c.
  • FIG. 19A shows a cross-sectional view along the line XIXA-XIXA in FIG.
  • FIG. 19B is a sectional view taken along line XIXB-XIXB in FIG.
  • FIG. 19C is a sectional view taken along line XIXC-XIXC in FIG.
  • the cross-sectional structure of the specific example 2 is demonstrated.
  • the bottom surface of the MTJ element MTJ3 is connected to the transistor Tr5 via the base metal layer BASE3 and the contact C5, and the top surface of the MTJ element MTJ3 is composed of the contact C23 and the metal layer (second layer).
  • the metal layer is connected to the transistor Tr6 through the M2c and the contact C6.
  • the bit line BL2 connected to the transistor Tr5 and the bit line BL3 connected to the transistor Tr6 are arranged on the same wiring level (first metal layer).
  • one end of the source / drain of the transistor Tr5 is connected to the MTJ element MTJ3 via the contact C5 and the base metal layer BASE3, and the other end of the source / drain of the transistor Tr5 is It is connected to the bit line BL2 via the bit line contact M0f.
  • the gate of the transistor Tr5 is connected to the word line WL3.
  • the transistor Tr12 of the cell adjacent to the memory cell MC shares the source / drain diffusion layer with the transistor Tr5 of the memory cell MC. Therefore, the transistor Tr12 is connected to the bit line BL2 using the bit line contact M0f common to the transistor Tr5.
  • the MTJ element MTJ3 is arranged above the adjacent word lines WL2 and WL3.
  • the bit line contact M0c is disposed between the adjacent word lines WL1 and WL2, and is connected to the bit line BL3 via the contact C24.
  • the switches at both ends of the MTJ element share the connection contact between the switch of the cell adjacent in the diagonal direction and the bit line.
  • One bit line is shared between cells adjacent in the oblique direction. For this reason, the memory cell area can be reduced.
  • the bit line is formed below the MTJ element.
  • the bit line may be formed above the MTJ element.
  • switches are provided at both ends of the MTJ element. For this reason, at the time of reading and writing, by turning off the switches at both ends of the MTJ element of the non-selected cell connected to the two activated bit lines, the non-selected cell is electrically connected from the activated bit line. Can be separated. Therefore, it is possible to reduce the probability of occurrence of a soft error due to thermal disturbance by charging and discharging during reading and writing.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage.
  • the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be obtained as an invention.

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Abstract

　磁気ランダムアクセスメモリは、磁化方向が固定された固定層と磁化方向が反転可能な記録層と固定層及び記録層の間に設けられた非磁性層とを有し、固定層及び記録層の間に流す電流の向きに応じて固定層及び記録層の磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子（ＭＴＪ）と、第１のゲートと第１の電流経路とを有し、第１の電流経路の一端が固定層に接続された第１のトランジスタ（Ｔｒａ）と、第２のゲートと第２の電流経路とを有し、第２の電流経路の一端が記録層に接続された第２のトランジスタ（Ｔｒｂ）と、第１の電流経路の他端が接続された第１のビット線（ＢＬａ）と、第２の電流経路の他端が接続された第２のビット線（ＢＬｂ）とを具備する。

Description

磁気ランダムアクセスメモリ
　本発明は、スピン注入磁化反転型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
　磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁気抵抗（Magneto Resistive）効果を利用して“１”又は“０”情報を蓄積させることでメモリ動作をさせるデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、高速動作を兼ね備えたユニバーサルなメモリデバイス候補の一つとして位置づけられている。
　近年、磁気ランダムアクセスメモリでは、Slonczewskiによって、スピン注入磁化反転技術を用いた書き込み方法が提案されている（特許文献１：米国特許第5,695,864号明細書）。スピン注入磁化反転技術では、電流の向きにより記録層の磁化に寄与する２つの電子スピン方向を持つスピン偏極電子が存在し、このスピン偏極電子が記録層の磁化に作用し、記録層の磁化を反転させる。
　このようなスピン注入磁化反転においては、書き込みに必要な電流量はＭＴＪ（Magnetic Tunnel Junction）素子の体積に比例するため、素子のサイズが小さくなるにつれて書き込みに必要な電流量は少なくなる。一方、ＭＴＪ素子の体積が小さくなるにつれて熱擾乱による磁化反転の耐性は低くなる。従って、従来例の１Ｔ１Ｒ型の磁気ランダムアクセスメモリでは、素子の微細化が進むことで、読み出し及び書き込み動作における充放電により非選択セルのソフトエラー（誤書き込み等）が生じる可能性が高まると考えられる。
米国特許第5,695,864号明細書
　本発明は、読み出し及び書き込み時の非選択セルのソフトエラーの発生を抑制することが可能な磁気ランダムアクセスメモリを提供する。
　本発明の一視点による磁気ランダムアクセスメモリは、磁化方向が固定された第１の固定層と磁化方向が反転可能な第１の記録層と前記第１の固定層及び前記第１の記録層の間に設けられた第１の非磁性層とを有し、前記第１の固定層及び前記第１の記録層の間に流す電流の向きに応じて前記第１の固定層及び前記第１の記録層の前記磁化方向が平行状態又は反平行状態となる第１の磁気抵抗効果素子と、第１のゲートと第１の電流経路とを有し、前記第１の電流経路の一端が前記第１の固定層に接続された第１のトランジスタと、第２のゲートと第２の電流経路とを有し、前記第２の電流経路の一端が前記第１の記録層に接続された第２のトランジスタと、前記第１の電流経路の他端が接続された第１のビット線と、前記第２の電流経路の他端が接続された第２のビット線とを具備する。
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの概略的な回路図である。 図２Ａは、本発明の一実施形態に係るスピン注入磁化反転技術を用いたＭＴＪ素子の概略図である。 図２Ｂは、本発明の一実施形態に係るスピン注入磁化反転技術を用いたＭＴＪ素子の概略図である。 図３は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例１を実現するための概略的な構成図である。 図４は、図３の具体例１による“１”書き込み動作を説明するための図である。 図５は、図３の具体例１による“０”書き込み動作を説明するための図である。 図６は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例２を実現するための概略的な構成図である。 図７は、図６の具体例２による“１”書き込み動作を説明するための図である。 図８は、図６の具体例２による“０”書き込み動作を説明するための図である。 図９は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例３を実現するための概略的な構成図である。 図１０は、図９の具体例３による“１”書き込み動作を説明するための図である。 図１１は、図９の具体例３による“０”書き込み動作を説明するための図である。 図１２は、図９の具体例３による電流経路の抵抗値を説明するための図である。 図１３は、本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例１の概略的な回路図である。 図１４は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例１の概略的なレイアウト図である。 図１５は、図１４の部分的なレイアウト図である。 図１６Ａは、図１４のＸＶＩＡ－ＸＶＩＡ線に沿った断面図である。 図１６Ｂは、図１４のＸＶＩＢ－ＸＶＩＢ線に沿った断面図である。 図１６Ｃは、図１４のＸＶＩＣ－ＸＶＩＣ線に沿った断面図である。 図１７は、本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例２の概略的な回路図である。 図１８は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例２の概略的なレイアウト図である。 図１９Ａは、図１８のＸＩＸＡ－ＸＩＸＡ線に沿った断面図である。 図１９Ｂは、図１８のＸＩＸＢ－ＸＩＸＢ線に沿った断面図である。 図１９Ｃは、図１８のＸＩＸＣ－ＸＩＸＣ線に沿った断面図である。
　本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
　［１］メモリセル
　図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）のメモリセルアレイの概略的な回路図を示す。以下に、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルについて説明する。
　本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルは、２つのトランジスタ（Ｔ）と１つの磁気抵抗素子（Ｒ）とで構成された、２Ｔ１Ｒ構造となっている。
　具体的には、図１に示すように、ＭＴＪ（Magnetic Tunnel Junction）素子ＭＴＪの両端には、例えばＭＯＳＦＥＴ等からなるトランジスタＴｒａ、Ｔｒｂの電流経路の一端がそれぞれ接続されている。トランジスタＴｒａの電流経路の他端にはビット線ＢＬａが接続され、トランジスタＴｒｂの電流経路の他端にはビット線ＢＬｂが接続されている。トランジスタＴｒａ、Ｔｒｂのゲートには、ワード線ＷＬａ、ＷＬｂがそれぞれ接続されている。
　［２］ＭＴＪ素子
　図２Ａ及び図２Ｂは、本発明の一実施形態に係るスピン注入磁化反転技術を用いたＭＴＪ素子の概略図を示す。以下に、本発明の一実施形態に係るＭＴＪ素子について説明する。
　図２Ａ及び図２Ｂに示すように、ＭＴＪ素子ＭＴＪは、磁化方向が固定された固定層（ピン層）Ｐと、磁化方向が反転可能な記録層（フリー層）Ｆと、固定層Ｐ及び記録層Ｆの間に設けられた非磁性層Ｎとを有する。そして、固定層Ｐ及び記録層Ｆの間に流す電流Ｉの向きに応じて、固定層Ｐ及び記録層Ｆの磁化方向が平行状態又は反平行状態となる。
　尚、本図では、ＭＴＪ素子ＭＴＪの磁化方向は、膜面に対して水平方向に向いているが、膜面に対して垂直方向に向いていてもよい。
　ＭＴＪ素子ＭＴＪは、図示するような非磁性層Ｎを１層有するシングルジャンクション構造でもよいし、非磁性層Ｎを２層有するダブルジャンクション構造でもよい。このダブルジャンクション構造のＭＴＪ素子ＭＴＪは、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層と、第２の固定層及び記録層間に設けられた第２の非磁性層とを有する。
　ＭＴＪ素子ＭＴＪの平面形状は、例えば、長方形、正方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等、種々に変更することが可能である。
　［３］スピン注入書き込み
　本発明の一実施形態に係る磁気ランダムアクセスメモリでは、スピン注入技術を用いたデータ書き込みを行う。
　“１”データを書き込む場合、図２Ａに示すように、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆの方向に電流Ｉを流す。すなわち、電子ｅを記録層Ｆ側から固定層Ｐ側へ注入する。これにより、固定層Ｐ及び記録層Ｆの磁化は、逆方向に向き、反平行状態となる。この高抵抗状態Ｒａｐを“１”データと規定する。
　一方、“０”データを書き込む場合、図２Ｂに示すように、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐの方向に電流Ｉを流す。すなわち、電子ｅを固定層Ｐ側から記録層Ｆ側へ注入する。これにより、固定層Ｐ及び記録層Ｆの磁化は、同じ方向に向き、平行状態となる。この低抵抗状態Ｒｐを“０”データと規定する。
　このようなスピン注入書き込みを、図１の選択セルに対して行う場合、例えば次のようになる。ビット線ＢＬａを電源電位Ｖｄｄに設定し、このビット線ＢＬａ以外のビット線ＢＬは接地電位Ｖｓｓに設定する。そして、ワード線ＷＬａ、ＷＬｂを電源電位Ｖｄｄに設定し、このワード線ＷＬａ、ＷＬｂ以外のワード線ＷＬは接地電位Ｖｓｓに設定する。これにより、選択セルのＭＴＪ素子ＭＴＪ素子につながるトランジスタＴｒａ、Ｔｒｂは両方ともオン状態となり、書き込み電流Ｉがビット線ＢＬａからＭＴＪ素子ＭＴＪを通ってビット線ＢＬｂへ流れる。そして、この書き込み電流Ｉの流れる方向に応じてＭＴＪ素子ＭＴＪの固定層及び記録層の磁化方向が平行又は反平行状態となる。
　ここで、選択セルが接続されるビット線ＢＬａ、ＢＬｂには、選択セル以外の複数のセルが接続されている。しかし、図１のような２Ｔ１Ｒ型の構成では、選択セルと同一のビット線ＢＬａ、ＢＬｂに接続されたセルは、メモリセルの両端のトランジスタＴｒが選択されてないため、電気的に切断された状態となる。このため、非選択セルは、選択セルの読み出し又は書き込み動作による充放電の影響を受けることがなくなる。
　［４］書き込み動作
　［４－１］具体例１
　図３は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例１を実現するための概略的な構成図を示す。図４及び図５は、図３の具体例１による“１”、“０”書き込み動作を説明するための図を示す。以下に、書き込み動作の具体例１について説明する。
　図３に示すように、書き込み動作の具体例１では、メモリセルアレイＭＣＡの第１の端部側のみにドライバ２０が配置され、メモリセルアレイＭＣＡの第２の端部側のみにシンカー３０が配置されている。従って、ビット線ＢＬの一端はドライバ２０にのみ接続され、ビット線ＢＬの他端はシンカー３０にのみ接続されている。
　このような周辺回路の構成により、書き込み動作の具体例１では、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）にのみ流れるようになっている。
　“１”書き込みを行う場合、図４に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタ（トランスファーゲートトランジスタ）Ｔｒｂ１、Ｔｒａ２はオンにし、トランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒｂ２はオフにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣｂ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ２０、ビット線ＢＬｂ、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆ、ビット線ＢＬａ、シンカー３０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）に流れる。
　“０”書き込みを行う場合、図５に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタＴｒａ１、Ｔｒｂ２はオンにし、トランジスタＴｒｂ１、Ｔｒａ２はオフにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣａ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ２０、ビット線ＢＬａ、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐ、ビット線ＢＬｂ、シンカー３０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）に流れる。
　以上のように、具体例１では、メモリセルアレイＭＣＡの反対側の端部に書き込み回路のドライバ２０とシンカー３０が配置されている。従って、書き込み電流ＩはメモリセルアレイＭＣＡの第１の端部（紙面の上側）から第２の端部（紙面の下側）へと流れるため、メモリセルアレイＭＣＡのどのセルを選択した場合でも、書き込み電流Ｉの流れる電流経路の長さが同じとなる。このため、書き込み電流Ｉの流れる電流経路の抵抗が、選択セルの位置に影響されずにほぼ等しくすることができる。
　［４－２］具体例２
　図６は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例２を実現するための概略的な構成図を示す。図７及び図８は、図６の具体例２による“１”、“０”書き込み動作を説明するための図を示す。以下に、書き込み動作の具体例２について説明する。
　図６に示すように、書き込み動作の具体例２では、メモリセルアレイＭＣＡの一端部側のみにドライバ／シンカー４０が配置されている。従って、ビット線ＢＬの一端はドライバ／シンカー４０に接続され、ビット線ＢＬの他端はドライバ／シンカーに接続されない。
　このような周辺回路の構成により、書き込み動作の具体例２では、書き込み電流Ｉは、メモリセルアレイＭＣＡの一端部（紙面の上側）から一端部（紙面の上側）にのみ流れるようになっている。
　“１”書き込みを行う場合、図７に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒｂ１をオンにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣｂ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０、ビット線ＢＬｂ、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆ、ビット線ＢＬａ、ドライバ／シンカー４０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの一端部（紙面の上側）から一端部（紙面の上側）に流れる。
　“０”書き込みを行う場合、図８に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながるトランジスタＴｒａ１、Ｔｒｂ１をオンにする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣａ１から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０、ビット線ＢＬａ、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐ、ビット線ＢＬｂ、ドライバ／シンカー４０へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの一端部（紙面の上側）から一端部（紙面の上側）に流れる。
　以上のように、具体例２では、メモリセルアレイＭＣＡの一端部に書き込み回路のドライバ／シンカー４０が配置されている。このため、周辺回路をメモリセルアレイＭＣＡの一端に集約することができ、例えば周辺回路部を中心に２つのメモリセルアレイを鏡面対象に配置すれば、回路の共通化が図られ面積効率が向上する。
　［４－３］具体例３
　図９は、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み動作の具体例３を実現するための概略的な構成図を示す。図１０及び図１１は、図９の具体例３による“１”、“０”書き込み動作を説明するための図を示す。図１２は、図９の具体例３による電流経路の抵抗値を説明するための図を示す。以下に、書き込み動作の具体例３について説明する。
　図９に示すように、書き込み動作の具体例３では、メモリセルアレイＭＣＡの第１の端部側にドライバ／シンカー４０－１が配置され、メモリセルアレイＭＣＡの第２の端部側にドライバ／シンカー４０－２が配置されている。従って、ビット線ＢＬの一端はドライバ／シンカー４０－１に接続され、ビット線ＢＬの他端はドライバ／シンカー４０－２に接続されている。
　このような周辺回路の構成により、書き込み動作の具体例３では、書き込み電流Ｉは、メモリセルアレイＭＣＡの第１及び第２の端部（紙面の上下）から第１及び第２の端部（紙面の上下）に流れるようになっている。
　“１”書き込みを行う場合、図１０に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながる４つのトランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒａ２、Ｔｒｂ１、Ｔｒｂ２をオンする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣｂ１、ＣＣｂ２から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０－１、４０－２、ビット線ＢＬｂ、ＭＴＪ素子ＭＴＪの固定層Ｐから記録層Ｆ、ビット線ＢＬａ、ドライバ／シンカー４０－１、４０－２へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの両端（紙面の上下）から両端（紙面の上下）に流れる。
　“０”書き込みを行う場合、図１１に示すように、選択セルに接続するビット線ＢＬａ、ＢＬｂにつながる４つのトランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒａ２、Ｔｒｂ１、Ｔｒｂ２をオンする。さらに、ワード線ＷＬａｂを電源電位Ｖｄｄに設定し、選択セルのＭＴＪ素子ＭＴＪ素子の両端につながるトランジスタＴｒａ、Ｔｒｂをオンにする。これにより、定電流源ＣＣａ１、ＣＣａ２から選択セルに書き込み電流Ｉが流される。この書き込み電流Ｉは、ドライバ／シンカー４０－１、４０－２、ビット線ＢＬａ、ＭＴＪ素子ＭＴＪの記録層Ｆから固定層Ｐ、ビット線ＢＬｂ、ドライバ／シンカー４０－１、４０－２へと流れる。つまり、書き込み電流Ｉは、メモリセルアレイＭＣＡの両端（紙面の上下）から両端（紙面の上下）に流れる。
　以上のように、具体例３では、メモリセルアレイＭＣＡの両端に書き込み回路のドライバ／シンカー４０－１、４０－２が配置されている。ここで、書き込み電流Ｉの流れる電流経路の抵抗を検討すると、具体例３は図１２のような並列接続となるため、抵抗は例えば４Ｒ／３となる。従って、具体例３によれば、具体例１（抵抗＝２Ｒ）、具体例２（抵抗＝４Ｒ）と比べて、配線抵抗を低減できる。
　尚、上述する具体例１～具体例３では、ワード線ＷＬは、メモリセルの両端のスイッチを同時にオン／オフさせるために共通線としているが、メモリセルの両端のスイッチ毎に別々に設けてもよい。
　また、上述する具体例１～具体例３では、“１”書き込みの場合と“０”書き込みの場合とで、トランジスタ（トランスファーゲートトランジスタ）Ｔｒａ１、Ｔｒａ２、Ｔｒｂ１、Ｔｒｂ２のオン／オフが制御できるようなデコーダ回路が備えられている。
　［５］読み出し動作
　本発明の一実施形態に係る磁気ランダムアクセスメモリの読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。
　図１の選択セルのデータ読み出しを行う場合、例えば次のようになる。ビット線ＢＬａを電源電位Ｖｄｄに設定し、このビット線ＢＬａ以外のビット線ＢＬは接地電位Ｖｓｓに設定する。そして、ワード線ＷＬａ、ＷＬｂを電源電位Ｖｄｄに設定し、このワード線ＷＬａ、ＷＬｂ以外のワード線ＷＬは接地電位Ｖｓｓに設定する。これにより、選択セルのＭＴＪ素子ＭＴＪ素子につながるトランジスタＴｒａ、Ｔｒｂは両方ともオン状態となり、読み出し電流Ｉがビット線ＢＬａからＭＴＪ素子ＭＴＪを通ってビット線ＢＬｂへ流れる。そして、この読み出し電流Ｉに基づいて読み出されたＭＴＪ素子ＭＴＪの抵抗値により、“１”、“０”データの判別が行われる。
　尚、読み出し動作時は、セルアレイ端子間に定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。
　［６］レイアウト及び断面構造
　［６－１］具体例１
　具体例１は、ＭＴＪ素子の両端のスイッチを制御するワード線を共有する、ワード線共有型の例である。
　図１３は、本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例１の概略的な回路図を示す。以下に、具体例１の回路構成について概略的に説明する。
　図１３に示すように、具体例１のメモリセルＭＣは、ＭＴＪ素子ＭＴＪ１の両端にトランジスタＴｒ１、Ｔｒ２の電流経路の一端がそれぞれ接続され、トランジスタＴｒ１、Ｔｒ２の電流経路の他端はビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。トランジスタＴｒ１、Ｔｒ２のゲートが共通のワード線ＷＬ１に接続されることで、トランジスタＴｒ１、Ｔｒ２のオン／オフの制御が同時にできるようになっている。
　メモリセルＭＣとＸ方向において隣接するメモリセルＭＣｘは、メモリセルＭＣと共通するワード線ＷＬ１を用いるが、メモリセルＭＣと異なるビット線ＢＬ３、ＢＬ４を用いる。
　メモリセルＭＣとＹ方向において隣接するメモリセルＭＣｙは、メモリセルＭＣと異なるワード線ＷＬ２を用いるが、メモリセルＭＣと共通するビット線ＢＬ１、ＢＬ２を用いる。
　図１４は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例１の概略的なレイアウト図を示す。図１５は、図１４の部分的なレイアウト図を示す。以下に、具体例１のレイアウトについて説明する。
　図１４に示すように、ビット線ＢＬ１～ＢＬ５とワード線ＷＬ１～ＷＬ３が交差するように配置されている。ここで、ビット線ＢＬ１、ＢＬ３、ＢＬ５は、第１メタル層Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃで形成され、ビット線ＢＬ２、ＢＬ４は、第３メタル層Ｍ３ｂ、Ｍ３ｃで形成されている。尚、図１６Ａに示すように、メタル層Ｍ１ａ、Ｍ３ａは異なるメタル層でオーバーラップしており、メタル層Ｍ１ｂ、Ｍ３ｂは異なるメタル層でオーバーラップしており、メタル層Ｍ１ｃ、Ｍ３ｃは異なるメタル層でオーバーラップしているが、図１４では便宜的にずらして図示している。
　メモリセルＭＣでは、ビット線ＢＬ１、ＢＬ２間にＭＴＪ素子ＭＴＪ１が配置され、このＭＴＪ素子ＭＴＪ１の両側にはコンタクトＣ１、Ｃ２が配置されている。コンタクトＣ１、Ｃ２の近傍にはワード線ＷＬ１が配置されており、このワード線ＷＬ１を挟んでコンタクトＣ５、Ｃ６が配置されている。
　ＭＴＪ素子ＭＴＪ１の一端はコンタクトＣ１に接続され、このコンタクトＣ１はトランジスタＴｒ１のソース／ドレインの一端に接続されている。トランジスタＴｒ１のソース／ドレインの他端は、コンタクトＣ５を介してビット線ＢＬ１に接続されている。ここで、図１５に示すように、ビット線ＢＬ１にはコンタクトＣ５側（ＭＴＪ素子ＭＴＪ１側）に突出した突出部Ｐ１を設け、この突出部Ｐ１とコンタクトＣ５とが接続されることで、ビット線ＢＬ１とコンタクトＣ５とが接続されている。
　ＭＴＪ素子ＭＴＪ１の他端はメタル層Ｍ２ａを介してコンタクトＣ２に接続され、このコンタクトＣ２はトランジスタＴｒ２のソース／ドレインの一端に接続されている。トランジスタＴｒ２のソース／ドレインの他端は、コンタクトＣ６を介してビット線ＢＬ２に接続されている。ここで、図１５に示すように、ビット線ＢＬ２にはコンタクトＣ６側（ＭＴＪ素子ＭＴＪ１側）に突出した突出部Ｐ２を設け、この突出部Ｐ２とコンタクトＣ６とが接続されることで、ビット線ＢＬ２とコンタクトＣ６とが接続されている。
　図１６Ａは、図１４のＸＶＩＡ－ＸＶＩＡ線に沿った断面図を示す。図１６Ｂは、図１４のＸＶＩＢ－ＸＶＩＢ線に沿った断面図を示す。図１６Ｃは、図１４のＸＶＩＣ－ＸＶＩＣ線に沿った断面図を示す。以下に、具体例１の断面構造について説明する。
　図１６Ａに示すように、メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪ１の底面は、ベース金属層ＢＡＳＥ１及びコンタクトＣ１を介してトランジスタＴｒ１に接続され、ＭＴＪ素子ＭＴＪ１の上面は、コンタクトＣ２１、メタル層（第２メタル層）Ｍ２ａ及びコンタクトＣ２を介してトランジスタＴｒ２に接続されている。
　トランジスタＴｒ１に繋がるビット線ＢＬ１とトランジスタＴｒ２に繋がるビット線ＢＬ２とは、異なる配線レベル（第１メタル層と第３メタル層）に配置されている。ビット線ＢＬ２の下方には隣接セルにおける第１メタル層のビット線ＢＬ３が配置されており、隣接セルのビット線ＢＬ２、ＢＬ３はオーバーラップするように配置されている。
　図１６Ｂに示すように、メモリセルＭＣにおいて、トランジスタＴｒ１のソース／ドレインの一端は、コンタクトＣ１及びベース金属層ＢＡＳＥ１を介してＭＴＪ素子ＭＴＪ１に接続され、トランジスタＴｒ１のソース／ドレインの他端は、コンタクトＣ５を介してビット線ＢＬ１に接続されている。トランジスタＴｒ１のゲートは、ワード線ＷＬ１に繋がっている。
　メモリセルＭＣに隣接するセルのトランジスタＴｒ５は、メモリセルＭＣのトランジスタＴｒ１とソース／ドレイン拡散層を共有している。このため、トランジスタＴｒ５は、トランジスタＴｒ１と共通のコンタクトＣ５を用いてビット線ＢＬ１に接続されている。
　図１６Ｃに示すように、メモリセルＭＣにおいて、トランジスタＴｒ２のソース／ドレインの一端は、コンタクトＣ２及びメタル層Ｍ２ａを介してＭＴＪ素子ＭＴＪ１に接続され、トランジスタＴｒ２のソース／ドレインの他端は、コンタクトＣ６を介してビット線ＢＬ２に接続されている。トランジスタＴｒ２のゲートは、ワード線ＷＬ１に繋がっている。従って、トランジスタＴｒ１とトランジスタＴｒ２のゲートは、共通のワード線ＷＬ１に繋がっている。
　以上のような具体例１によれば、ＭＴＪ素子ＭＴＪの両端のスイッチのワード線ＷＬの制御を共通線にし、隣接セル間においてビット線ＢＬを階層的に重ねている。このため、メモリセル面積を縮小できる。
　［６－２］具体例２
　具体例２は、具体例１とは異なる形でセルサイズを小さくする回路構成であり、斜め方向に隣接するセル間で１本のビット線を共有する、ビット線共有型の例である。
　図１７は、本発明の一実施形態に係る磁気ランダムアクセスメモリの具体例２の概略的な回路図を示す。以下に、具体例２の回路構成について概略的に説明する。
　図１７に示すように、具体例２のメモリセルＭＣは、ＭＴＪ素子ＭＴＪ３の両端にトランジスタＴｒ５、Ｔｒ６の電流経路の一端がそれぞれ接続され、トランジスタＴｒ５、Ｔｒ６の電流経路の他端はビット線ＢＬ２、ＢＬ３にそれぞれ接続されている。トランジスタＴｒ５、Ｔｒ６のゲートは、異なるワード線ＷＬ３、ＷＬ２にそれぞれ接続されている。
　メモリセルＭＣと斜め方向（Ｚ方向）において隣接するメモリセルＭＣｚは、ＭＴＪ素子ＭＴＪ６の両端にトランジスタＴｒ１１、Ｔｒ１２の電流経路の一端がそれぞれ接続され、トランジスタＴｒ１１、Ｔｒ１２の電流経路の他端はビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。従って、隣接するメモリセルＭＣとメモリセルＭＣｚとは、１本のビット線ＢＬ２を共有する。
　図１８は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの具体例２の概略的なレイアウト図を示す。以下に、具体例２のレイアウトについて説明する。
　図１８に示すように、ビット線ＢＬ１～ＢＬ５とワード線ＷＬ１～ＷＬ５が交差するように配置されている。ここで、ビット線ＢＬ１～ＢＬ５は、第１メタル層Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ１ｄ、Ｍ１ｅで形成され、同一配線レベルに配置されている。
　メモリセルＭＣでは、ビット線ＢＬ３の上方にＭＴＪ素子ＭＴＪ３が配置され、このＭＴＪ素子ＭＴＪ３の両側にはコンタクトＣ５、Ｃ６が配置されている。従って、コンタクトＣ５はビット線ＢＬ２、ＢＬ３間に位置し、コンタクトＣ６はビット線ＢＬ３、ＢＬ４間に位置する。
　コンタクトＣ５の近傍にはワード線ＷＬ３が配置されており、このワード線ＷＬ３を挟んでビット線コンタクトＭ０ｆが配置されている。このビット線コンタクトＭ０ｆは、ビット線ＢＬ２、ＢＬ３間からビット線ＢＬ２に延在し、ビット線ＢＬ２に接続されている。
　コンタクトＣ６の近傍にはワード線ＷＬ２が配置されており、このワード線ＷＬ２を挟んでビット線コンタクトＭ０ｃが配置されている。このビット線コンタクトＭ０ｃは、ビット線ＢＬ３、ＢＬ４間からビット線ＢＬ３に延在し、ビット線ＢＬ３に接続されている。
　ＭＴＪ素子ＭＴＪ３の一端はコンタクトＣ５に接続され、このコンタクトＣ５はトランジスタＴｒ５のソース／ドレインの一端に接続されている。トランジスタＴｒ５のソース／ドレインの他端は、ビット線コンタクトＭ０ｆを介してビット線ＢＬ２に接続されている。
　ＭＴＪ素子ＭＴＪ３の他端はメタル層Ｍ２ｃを介してコンタクトＣ６に接続され、このコンタクトＣ６はトランジスタＴｒ６のソース／ドレインの一端に接続されている。トランジスタＴｒ６のソース／ドレインの他端は、ビット線コンタクトＭ０ｃを介してビット線ＢＬ３に接続されている。
　図１９Ａは、図１８のＸＩＸＡ－ＸＩＸＡ線に沿った断面図を示す。図１９Ｂは、図１８のＸＩＸＢ－ＸＩＸＢ線に沿った断面図を示す。図１９Ｃは、図１８のＸＩＸＣ－ＸＩＸＣ線に沿った断面図を示す。以下に、具体例２の断面構造について説明する。
　図１９Ａに示すように、メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪ３の底面は、ベース金属層ＢＡＳＥ３及びコンタクトＣ５を介してトランジスタＴｒ５に接続され、ＭＴＪ素子ＭＴＪ３の上面は、コンタクトＣ２３、メタル層（第２メタル層）Ｍ２ｃ及びコンタクトＣ６を介してトランジスタＴｒ６に接続されている。
　トランジスタＴｒ５に繋がるビット線ＢＬ２とトランジスタＴｒ６に繋がるビット線ＢＬ３とは、同じ配線レベル（第１メタル層）に配置されている。
　図１９Ｂに示すように、メモリセルＭＣにおいて、トランジスタＴｒ５のソース／ドレインの一端は、コンタクトＣ５及びベース金属層ＢＡＳＥ３を介してＭＴＪ素子ＭＴＪ３に接続され、トランジスタＴｒ５のソース／ドレインの他端は、ビット線コンタクトＭ０ｆを介してビット線ＢＬ２に接続されている。トランジスタＴｒ５のゲートは、ワード線ＷＬ３に繋がっている。
　メモリセルＭＣに隣接するセルのトランジスタＴｒ１２は、メモリセルＭＣのトランジスタＴｒ５とソース／ドレイン拡散層を共有している。このため、トランジスタＴｒ１２は、トランジスタＴｒ５と共通のビット線コンタクトＭ０ｆを用いてビット線ＢＬ２に接続されている。
　図１９Ｃに示すように、メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪ３は、隣接するワード線ＷＬ２、ＷＬ３間の上方に配置されている。ビット線コンタクトＭ０ｃは、隣接するワード線ＷＬ１、ＷＬ２間に配置され、コンタクトＣ２４を介してビット線ＢＬ３に接続されている。
　以上のような具体例２によれば、ＭＴＪ素子の両端のスイッチは、斜め方向に隣接するセルのスイッチとビット線との接続コンタクトを共有する。そして、斜め方向に隣接するセル間で１本のビット線を共有している。このため、メモリセル面積を縮小できる。
　尚、具体例２では、ＭＴＪ素子の下側にビット線を形成する例をあげたが、ビット線はＭＴＪ素子の上側に形成してもよい。
　［７］効果
　本発明の一実施形態によれば、ＭＴＪ素子の両端にスイッチを設けている。このため、読み出し及び書き込み時において、活性化した２つのビット線に接続された非選択セルのＭＴＪ素子の両端のスイッチをオフとすることで、活性化したビット線から非選択セルを電気的に分離することができる。従って、読み出し及び書き込み時の充放電によって、熱擾乱によるソフトエラーの発生確率を低減させることが可能となる。
　その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

Claims (11)

  1. 　磁化方向が固定された第１の固定層と磁化方向が反転可能な第１の記録層と前記第１の固定層及び前記第１の記録層の間に設けられた第１の非磁性層とを有し、前記第１の固定層及び前記第１の記録層の間に流す電流の向きに応じて前記第１の固定層及び前記第１の記録層の前記磁化方向が平行状態又は反平行状態となる第１の磁気抵抗効果素子と、
    　第１のゲートと第１の電流経路とを有し、前記第１の電流経路の一端が前記第１の固定層に接続された第１のトランジスタと、
    　第２のゲートと第２の電流経路とを有し、前記第２の電流経路の一端が前記第１の記録層に接続された第２のトランジスタと、
    　前記第１の電流経路の他端が接続された第１のビット線と、
    　前記第２の電流経路の他端が接続された第２のビット線と
    　を具備することを特徴とする磁気ランダムアクセスメモリ。
  2. 　メモリセルアレイの第１の端部側のみに配置され、前記第１及び第２のビット線の一端に接続されたドライバと、
    　前記メモリセルアレイの第２の端部側のみに配置され、前記第１及び第２のビット線の他端に接続されたシンカーと
    　をさらに具備し、
    　書き込み動作時に、前記メモリセルアレイの前記第１の端部から前記第２の端部に書き込み電流が流れることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
  3. 　メモリセルアレイの一端部側のみに配置され、前記第１及び第２のビット線の一端に接続されたドライバ及びシンカーと
    　をさらに具備し、
    　書き込み動作時に、前記メモリセルアレイの前記一端部から前記一端部に書き込み電流が流れることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
  4. 　メモリセルアレイの第１の端部側のみに配置され、前記第１及び第２のビット線の一端に接続された第１のドライバ及びシンカーと、
    　メモリセルアレイの第２の端部側のみに配置され、前記第１及び第２のビット線の他端に接続された第２のドライバ及びシンカーと
    　をさらに具備し、
    　書き込み動作時に、前記メモリセルアレイの前記第１及び第２の端部の両側から前記第１及び第２の端部の両側に書き込み電流が流れることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
  5. 　前記第１及び第２のゲートは、共通のワード線に接続されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
  6. 　前記第１及び第２のビット線は、異なる配線層レベルに配置されていることを特徴とする請求項５に記載の磁気ランダムアクセスメモリ。
  7. 　前記第１の磁気抵抗効果素子は前記第１及び第２のビット線間に配置され、
    　前記第１のビット線は前記第１の磁気抵抗効果素子側に突出する第１の突出部を有し、
    　前記第２のビット線は前記第１の磁気抵抗効果素子側に突出する第２の突出部を有し、
    　前記第１の電流経路の前記他端は第１のコンタクトを介して前記第１の突出部に接続され、
    　前記第２の電流経路の前記他端は第２のコンタクトを介して前記第２の突出部に接続されている
    　ことを特徴とする請求項５に記載の磁気ランダムアクセスメモリ。
  8. 　磁化方向が固定された第２の固定層と磁化方向が反転可能な第２の記録層と前記第２の固定層及び前記第２の記録層の間に設けられた第２の非磁性層とを有し、前記第２の固定層及び前記第２の記録層の間に流す電流の向きに応じて前記第２の固定層及び前記第２の記録層の前記磁化方向が平行状態又は反平行状態となる第２の磁気抵抗効果素子と、
    　第３のゲートと第３の電流経路とを有し、前記第３の電流経路の一端が前記第２の固定層に接続された第３のトランジスタと、
    　第４のゲートと第４の電流経路とを有し、前記第４の電流経路の一端が前記第２の記録層に接続された第４のトランジスタと、
    　前記第３の電流経路の他端が接続された第３のビット線と、
    　前記第４の電流経路の他端が接続された第４のビット線と
    　をさらに具備し、
    　前記第３及び第４のゲートは前記ワード線に接続され、
    　前記第３のビット線は前記第２のビット線と異なる配線層レベルでオーバーラップしていることを特徴とする請求項５に記載の磁気ランダムアクセスメモリ。
  9. 　前記第１及び第２のビット線は、同じ配線層レベルに配置されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
  10. 　磁化方向が固定された第２の固定層と磁化方向が反転可能な第２の記録層と前記第２の固定層及び前記第２の記録層の間に設けられた第２の非磁性層とを有し、前記第２の固定層及び前記第２の記録層の間に流す電流の向きに応じて前記第２の固定層及び前記第２の記録層の前記磁化方向が平行状態又は反平行状態となる第２の磁気抵抗効果素子と、
    　第３のゲートと第３の電流経路とを有し、前記第３の電流経路の一端が前記第２の固定層に接続された第３のトランジスタと、
    　第４のゲートと第４の電流経路とを有し、前記第４の電流経路の一端が前記第２の記録層に接続された第４のトランジスタと、
    　前記第１のゲートに接続された第１のワード線と、
    　前記第２のゲートに接続され、前記第１のワード線と隣り合う第２のワード線と、
    　前記第３のゲートに接続され、前記第２のワード線と隣り合う第３のワード線と、
    　前記第４のゲートに接続され、前記第３のワード線と隣り合う第４のワード線と、
    　前記第３の電流経路の他端が接続された第３のビット線と、
    　をさらに具備し、
    　前記第４の電流経路の他端は前記第１のビット線に接続されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
  11. 　前記第１及び第４の電流経路の前記他端は、共通のコンタクトで前記第１のビット線に接続されていることを特徴とする請求項１０に記載の磁気ランダムアクセスメモリ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011119647A1 (en) * 2010-03-22 2011-09-29 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
WO2011119641A1 (en) * 2010-03-22 2011-09-29 Qualcomm Incorporated Multiple instruction streams memory system

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225783A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
JP5502635B2 (ja) * 2010-03-08 2014-05-28 株式会社東芝 半導体記憶装置
CN102859602A (zh) * 2010-04-13 2013-01-02 莫塞德技术公司 具有双写入驱动器的相变存储器
US10606973B2 (en) * 2011-02-08 2020-03-31 Iii Holdings 1, Llc Memory cell layout for low current field-induced MRAM
US9058857B2 (en) * 2011-10-10 2015-06-16 Micron Technology, Inc. Cross-point memory compensation
US8816455B2 (en) * 2012-10-22 2014-08-26 Crocus Technology Inc. Memory devices with magnetic random access memory (MRAM) cells and associated structures for connecting the MRAM cells
US9165610B1 (en) * 2014-06-30 2015-10-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory cell arrays and methods of fabricating semiconductor devices
US9406720B2 (en) 2014-08-11 2016-08-02 Kabushiki Kaisha Toshiba Semiconductor storage device
WO2017007484A1 (en) * 2015-07-09 2017-01-12 Hewlett Packard Enterprise Development Lp Memory array with bit-cells to accommodate different numbers and types of memory elements
US9679643B1 (en) 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
US10483457B1 (en) * 2018-08-14 2019-11-19 Qualcomm Incorporated Differential spin orbit torque magnetic random access memory (SOT-MRAM) cell structure and array
US10998024B2 (en) * 2019-07-31 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for enhancing tunnel magnetoresistance in memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010511A (ja) * 2006-06-27 2008-01-17 Tdk Corp 磁気記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695864A (en) 1995-09-28 1997-12-09 International Business Machines Corporation Electronic device using magnetic components
JP4284326B2 (ja) * 2006-01-12 2009-06-24 株式会社東芝 磁気抵抗ランダムアクセスメモリおよびその書き込み制御方法
JP5076361B2 (ja) * 2006-05-18 2012-11-21 株式会社日立製作所 半導体装置
US7577021B2 (en) * 2007-11-21 2009-08-18 Magic Technologies, Inc. Spin transfer MRAM device with separated CPP assisted writing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010511A (ja) * 2006-06-27 2008-01-17 Tdk Corp 磁気記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011119647A1 (en) * 2010-03-22 2011-09-29 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
WO2011119641A1 (en) * 2010-03-22 2011-09-29 Qualcomm Incorporated Multiple instruction streams memory system
US8315081B2 (en) 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
US8400822B2 (en) 2010-03-22 2013-03-19 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
US8867258B2 (en) 2010-03-22 2014-10-21 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
KR101492109B1 (ko) * 2010-03-22 2015-02-10 퀄컴 인코포레이티드 저항성 메모리 엘리먼트를 포함하는 멀티-포트 비휘발성 메모리
US9135974B2 (en) 2010-03-22 2015-09-15 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element

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