JPWO2009031677A1 - 半導体装置 - Google Patents

Abstract

記憶データの信頼性を向上させる。第１磁気抵抗素子（２０３）及び第２磁気抵抗素子（２０４）を設ける。上記第１磁気抵抗素子及び上記第２磁気抵抗素子は、スピンの向きを変更可能なフリー層と、スピンの向きが固定されたピン層とを含む。上記第１磁気抵抗素子は、フリー層側が第１トランジスタ（２０５）に結合され、ピン層側が第１電源端子（２０７）に結合される。上記第２磁気抵抗素子は、フリー層側が第２トランジスタ（２０６）に結合され、ピン層側が第１電源端子（２０７）に結合される。磁気抵抗メモリセルにおける不所望な抵抗状態変化を阻止することによって記憶データの信頼性を向上させる。

Description

本発明は、磁気抵抗メモリセル、電場誘起抵抗メモリセル、相変化メモリセル等の可変抵抗素子を含むメモリセル及びそれを用いた半導体装置に関するものである。例えばＴＭＲ（Tunnel Magneto-Resistance：トンネル磁気抵抗）効果を用いた不揮発性メモリであるＭＲＡＭ（Magnetroresistive Random Access Memory）に適用して有効な技術に関する。

従来から、スピン依存電気伝導によるＴＭＲ効果を用いた不揮発性メモリであるＭＲＡＭが用いられている。ＭＲＡＭは、無限回数の書き換え、ＴＭＲ素子の微細化による大容量化、高速動作、および低電圧動作が可能等の優れた特性を持っている。メモリ動作を行う素子は、ＴＭＲ構造と呼ばれる構造を持ち、２つの磁性膜が上下にトンネル絶縁層を挟む形状で配置されている。下部の磁性層はピン層、上部の磁性層はフリー層と呼ばれ、磁性を持つ合金の積層膜によって構成されている。

フリー層は、層に電流が流れることで、層内の磁性の向き（スピンの向き）が変えられるものである。ピン層は、層に電流が流れてもフリー層に比べ、層内の磁性の向きが変わりにくいもの、もしくは層内の磁性の向きが変わらないものである。メモリ動作としては、ピン層の磁性の向きを固定しておき、電流によって誘起された外部磁場をＴＭＲ素子に印加することにより、フリー層の磁性の向きをコントロールする。ピン層の磁性の向きに対して、フリー層の磁性の向きが平行な場合と半平行な場合とにおいて、トンネル絶縁膜を流れるトンネル電流の抵抗状態が変化し、この変化がメモリ動作の論理値“０”及び“１”にそれぞれ対応する。

このようなＭＲＡＭについて記載された文献としては、例えば、特許文献１，２を挙げることができる。

特開昭６３−１３６３８６号公報 特表２００２−５１１６３１号公報

ＴＭＲ効果を用いた磁気抵抗メモリセルは、１個のトランジスタと、１個の抵抗との組合せによって形成することができる。この場合、抵抗変化に起因するビット線の電位変化がセンスされる。このようなセルは、１Ｔｒ＋１Ｒ型セルと称される。セルの抵抗部分は、ＭＲＡＭの場合、ＭＴＪ（Mgnetic Tunnel Junction）が使われる。特にＭＲＡＭの場合は、抵抗比が５０〜７０％程度と小さいため、ビット線の電位変化を読むのにリファレンスビット線を使った差動増幅型のセンスアンプが使われることが多い。

一般に差動増幅型のセンスアンプの場合、センス時間が短縮され高速読み出し動作が可能となる。しかしメモリセル内に差動増幅機能がない場合、ビット線の電位変動をメモリセル内のトランジスタと抵抗との直列回路での放電能力でまかなわなければならず、その能力の限界によって高速動作が制限される。

これに対して、引用文献１や２に記載されているようにメモリセル内に差動増幅機能を設ける場合には高速動作が可能とされるが、抵抗素子に電流が流れることによって不所望な抵抗状態の変化を生じた場合にはデータ破壊を招来するため、注意を要する。しかしながら、引用文献１や２おいては、それについての具体的な記載は無い。

本発明の目的は、記憶データの信頼性を向上させるためメモリセル構成の技術を提供することにある。

本発明の別の目的は、磁気抵抗メモリセル、電場誘起抵抗メモリセル、相変化メモリセル等の可変抵抗素子を含むメモリセルを用いた半導体装置における書き込み動作等のアクセス動作を安定に行う技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、第１磁気抵抗素子及び第２磁気抵抗素子を設ける。上記第１磁気抵抗素子及び上記第２磁気抵抗素子は、スピンの向きを変更可能なフリー層と、スピンの向きが固定されたピン層とを含む。上記第１磁気抵抗素子は、フリー層側が第１トランジスタに結合され、ピン層側が第１電源端子に結合される。上記第２磁気抵抗素子は、フリー層側が第２トランジスタに結合され、ピン層側が第１電源端子に結合される。磁気抵抗メモリセルにおける不所望な抵抗状態変化を阻止することによって記憶データの信頼性を向上させる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、磁気抵抗メモリセルにおける不所望な抵抗状態変化を阻止することによって記憶データの信頼性を向上させることができる。

本発明にかかる半導体装置の一例とされる半導体記憶装置の構成例ブロック図である。 上記半導体装置に含まれる磁気抵抗素子の構成例説明図である。 図２に示される磁気抵抗素子における状態変更の説明図である。 上記磁気抵抗素子の別の構成例説明図である。 上記半導体装置に含まれる磁気抵抗メモリセルの構成例回路図である。 図５に示される磁気抵抗メモリセルの動作説明のための回路図である。 図５に示される磁気抵抗メモリセルの書き換えにおける主要部の動作タイミング図である。 図５に示される磁気抵抗メモリセルの動作説明のための別の回路図である。 図５に示される磁気抵抗メモリセルの書き換えにおける主要部の別の動作タイミング図である。 上記半導体装置に含まれる磁気抵抗メモリセルの別の構成例回路図である。 図１０に示される磁気抵抗メモリセルの動作説明のための別の回路図である。 図１０に示される磁気抵抗メモリセルの書き換えにおける主要部の動作タイミング図である。 図１０に示される磁気抵抗メモリセルの動作説明のための別の回路図である。 図１０に示される磁気抵抗メモリセルの書き換えにおける主要部の別の動作タイミング図である。 図１０に示される磁気抵抗メモリセル動作説明のための別の回路図である。 図１０に示される磁気抵抗メモリセルの立ち上げシーケンスに関する主要部の動作タイミング図である。 図５に示される磁気抵抗メモリセルのレイアウト平面図である。 図５に示される磁気抵抗メモリセルのレイアウト平面図である。 図１８Ａにおける主要部の切断断面図である。 図１０に示される磁気抵抗メモリセルのレイアウト平面図である。 図１０に示される磁気抵抗メモリセルのレイアウト平面図である。 図１９における主要部の切断断面図である。 図１０に示される磁気抵抗メモリセルと、図１８や図１９などに示されるレイアウトとの対応関係説明図である。 本発明にかかる半導体装置の一例とされるマイクロコンピュータの構成例ブロック図である。 上記マイクロコンピュータに含まれるメインメモリにおける主要部の構成例回路図である。 上記半導体記憶装置における主要部の別の構成例を示す回路図である。 上記半導体記憶装置における主要部の別の構成例を示す回路図である。 上記半導体記憶装置における主要部の別の動作タイミング図である。 上記半導体記憶装置における主要部の別の動作タイミング図である。 上記半導体記憶装置における主要部の別の動作タイミング図である。 上記半導体記憶装置における主要部の動作説明のための別の回路図である。 図５に示される磁気抵抗メモリセルの別の書き換え手順の説明のための別の回路図である。 図１０に示される磁気抵抗メモリセルの別の書き換え手順の説明のための別の回路図である。 上記磁気抵抗素子の別の構成例説明図である。 図１０に示される磁気抵抗メモリセルの別のレイアウト平面図である。 図３３における主要部の切断断面図である。 図１０に示される磁気抵抗メモリセルにおける主要部の別のレイアウト平面図である。 図１０に示される磁気抵抗メモリセルにおける主要部の別のレイアウト平面図である。 図３５及び図３６における主要部の切断断面図である。

符号の説明

１１ イコライズ回路
１３ Ｘアドレスバッファ及びデコーダ
１４ ワード線ドライバ
１５ Ｙアドレスバッファ及びデコーダ
１６ カラム選択スイッチ回路
１８ 制御回路
１９ センスアンプ
２０ 書き込みドライバ
２１ 入出力バッファ
２２ Ｒ／Ｗバッファ
２０３，２０４，３０３，３０４ 磁気抵抗素子
２０１，２０２，２０３，２０５，２０６，３０１，３０２，３０６，３０８ ｎチャネル型ＭＯＳトランジスタ
３０５，３０７ ｐチャネル型ＭＯＳトランジスタ
３１２ ラッチ回路
ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ ビット線
ＭＣ メモリセル
ＰＬ１，ＰＬ２ セル電源線
ＷＬ１，ＷＬ２ ワード線

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る磁気抵抗メモリセル（ＭＣ）は、高電位側電源の供給を可能とする第１電源端子（２０７）と、低電位側電源の供給を可能とする第２電源端子（２０８）と、それぞれ上記第１電源端子に結合された第１磁気抵抗素子（２０３）及び第２磁気抵抗素子（２０４）と、それぞれ上記第２電源端子に結合された第１トランジスタ（２０５）及び第２トランジスタ（２０６）とを含む。上記第１磁気抵抗素子と上記第１トランジスタとが直列接続され、この直列接続ノードが上記第２トランジスタの制御端子に結合される。上記第２磁気抵抗素子と上記第２トランジスタとが直列接続され、この直列接続ノードが上記第１トランジスタの制御端子に結合される。上記第１磁気抵抗素子及び上記第２磁気抵抗素子は、スピンの向きを変更可能なフリー層と、スピンの向きが固定されたピン層とを含む。上記第１磁気抵抗素子は、フリー層側が上記第１トランジスタに結合され、ピン層側が上記第１電源端子に結合される。上記第２磁気抵抗素子は、フリー層側が上記第２トランジスタに結合され、ピン層側が上記第１電源端子に結合される。

〔２〕上記第１磁気抵抗素子と上記第１トランジスタとの直列接続ノードを第１ビット線に結合可能な第３トランジスタ（２０１）と、上記第２磁気抵抗素子と上記第２トランジスタとの直列接続ノードを、上記第１ビット線と相補レベルの関係にある第２ビット線に結合可能な第４トランジスタ（２０２）とを設けることができる。

〔３〕本発明の代表的な実施の形態に係る別の磁気抵抗メモリセル（ＭＣ）は、高電位側電源の供給を可能とする第１電源端子（３０９）と、低電位側電源の供給を可能とする第２電源端子（３１０）と、それぞれ上記第１電源端子に結合された第１磁気抵抗素子（３０３）及び第２磁気抵抗素子（３０４）とを含む。そして、上記第１磁気抵抗素子に結合された第１導電型の第１トランジスタ（３０５）と、上記第２電源端子に結合された第２導電型の第２トランジスタ（３０６）と、上記第２磁気抵抗素子に結合された第１導電型の第３トランジスタ（３０７）と、上記第２電源端子に結合された第２導電型の第４トランジスタ（３０８）とを含む。上記第１トランジスタと上記第２トランジスタとが直列接続される。上記３トランジスタと上記第４トランジスタとが直列接続される。上記第１トランジスタと上記第２トランジスタとの直列接続ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合される。上記第３トランジスタと上記第４トランジスタとの直列接続ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合される。上記第１磁気抵抗素子及び上記第２磁気抵抗素子は、スピンの向きを変更可能なフリー層と、スピンの向きが固定されたピン層とを含む。上記第１磁気抵抗素子は、フリー層側が上記第１電源端子に結合され、ピン層側が上記第１トランジスタに結合される。上記第２磁気抵抗素子は、フリー層側が上記第１電源端子に結合され、ピン層側が上記第３トランジスタに結合される。

〔４〕上記第１トランジスタと上記第２トランジスタとの直列接続ノードと、上記第３トランジスタ及び上記第４トランジスタの制御端子とを、第１ビット線に結合可能な第５トランジスタ（３０１）を含む。上記第３トランジスタと上記第４トランジスタとの直列接続ノードと、上記第１トランジスタ及び上記第２トランジスタの制御端子とを、上記第１ビット線と相補レベルの関係にある第２ビット線に結合可能な第６トランジスタ（３０２）とを含む。

〔５〕上記〔２〕記載の磁気抵抗メモリセルと、上記磁気抵抗メモリセルへの書き込み用情報が上記第１ビット線及び上記第２ビット線に蓄えられた状態で、上記第１電源端子の電圧レベルを、上記第１ビット線と上記第２ビット線との電位差のほぼ１／２に調整することで、上記磁気抵抗メモリセルの書き換えを可能とする制御回路（１８）とを含んで半導体装置を構成することができる。

〔６〕上記〔２〕磁気抵抗メモリセルと、上記磁気抵抗メモリセルへの書き込み用情報が上記第１ビット線及び上記第２ビット線に蓄えられた状態で、上記第１電源端子の電圧レベルを、上記第１ビット線及び上記第２ビット線における上記書き込み用情報のハイレベルにほぼ等しいレベルとし、所定時間経過後に上記第１電源端子の電圧レベルを、上記第１ビット線及び上記第２ビット線における上記書き込み用情報のローレベルにほぼ等しいレベルに調整することによって、上記磁気抵抗メモリセルの書き換えを可能とする制御回路（１８）とを含んで半導体装置を構成することができる。

〔７〕上記〔４〕記載の磁気抵抗メモリセルと、上記第１ビット線及び上記第２ビット線の双方を上記第２電源端子の電圧レベルにほぼ等しいレベルとし、その状態で、上記第１電源端子の電圧レベルを、上記第１ビット線及び上記第２ビット線における上記書き込み用情報のハイレベルにほぼ等しいレベルとすることで、上記第１磁気抵抗素子及び上記第２磁気抵抗素子の抵抗状態を揃えてから、上記磁気抵抗メモリセルへの書き込み用情報が上記第１ビット線及び上記第２ビット線に蓄えられた状態で、上記第１電源端子の電圧レベルを、上記書き込み用情報のハイレベルよりも低いレベルに調整することによって、上記磁気抵抗メモリセルの書き換えを可能とする制御回路（１８）とを含んで半導体装置を構成することができる。

〔８〕上記〔４〕記載の磁気抵抗メモリセルと、上記第１ビット線及び上記第２ビット線の双方を上記第２電源端子の電圧レベルにほぼ等しいレベルとし、その状態で、上記第１電源端子の電圧レベルを、上記第１ビット線及び上記第２ビット線における上記書き込み用情報のハイレベルとローレベルとの中間レベルの電位に調整可能な制御回路（１８）と設ける。上記制御回路によって、上記第１電源端子の電圧レベルが、上記第１ビット線及び上記第２ビット線における上記書き込み用情報のハイレベルとローレベルとの中間レベルの電位に調整され、所定時間経過後に、上記磁気抵抗メモリセルへの書き込み用情報が上記第１ビット線及び上記第２ビット線に蓄えられることで、上記磁気抵抗メモリセルの書き換えが可能とされる。

〔９〕上記〔４〕記載の磁気抵抗メモリセルと、上記磁気抵抗メモリセルへの電圧供給を制御する制御回路（１８）とを設ける。上記制御回路は、電源遮断後の立ち上げシーケンス制御モードを有し、立ち上げシーケンス制御モードでは、上記第１電源端子の電圧レベルと、上記第１ビット線及び上記第２ビット線の電圧レベルとが、上記第２電源端子の電圧レベルに等しくされ、その状態で、上記第５トランジスタ及び上記第６トランジスタが導通されることで、上記第１トランジスタと上記第２トランジスタとの直列接続ノードの電位と、上記第３トランジスタと上記第４トランジスタとの直列接続ノードの電位とが揃えられ、その後、第１磁気抵抗素子及び第２磁気抵抗素子の抵抗状態に従って、上記第１トランジスタと上記第２トランジスタとの直列接続ノードの電位と、上記第３トランジスタと上記第４トランジスタとの直列接続ノードの電位が復帰される。

〔１０〕複数のワード線（ＷＬ１，ＷＬ２）と、上記ワード線に交差するように配置された複数のビット線（ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ）と、上記ワード線と上記ビット線とが交差する箇所に配置された複数のメモリセル（ＭＣ）と設ける。上記メモリセルが上記〔２〕又は〔４〕記載の磁気抵抗メモリセルとされる半導体装置において、上記ワード線が共有される複数の上記磁気抵抗メモリセル毎に上記第１電源端子への電圧供給を可能とする複数の電圧供給ライン（ＰＬ１，ＰＬ２）を設ける。

〔１１〕上記〔１０〕において、上記電圧供給ラインは、それに対応する上記ワード線に結合される。

〔１２〕複数のワード線と、上記ワード線に交差するように配置された複数のビット線と、上記ワード線と上記ビット線とが交差する箇所に配置された複数のメモリセルとを設けられ、上記メモリセルが上記〔２〕又は〔４〕記載の磁気抵抗メモリセルとされる半導体装置において、上記ビット線が共有される複数の上記磁気抵抗メモリセル毎に上記第１電源端子への電圧供給を可能とする複数の電圧供給ラインを含んで成る。

〔１３〕それぞれ選択可能な複数のメモリマットを含む半導体装置において、上記メモリマットは、複数のワード線と、上記ワード線に交差するように配置された複数のビット線と、上記ワード線と上記ビット線とが交差する箇所に配置された複数のメモリセルと、選択されたメモリマットに対してのみ、上記磁気抵抗メモリセルにおける上記第１電源端子への電圧供給を可能とする制御回路とを設けることができる。このとき、上記メモリセルが上記〔２〕又は〔４〕記載の磁気抵抗メモリセルとされる。

〔１４〕上記〔１〕又は〔３〕記載の磁気抵抗メモリセルを含む第１メモリ（２２１）と、ひとつの磁気抵抗素子に、ひとつのトランジスタが直列接続されて成る磁気抵抗素子を含む第２メモリ（２２４）と、上記第１メモリ及び上記第２メモリにアクセス可能な中央処理装置（２２３）とを含んで半導体装置を構成することができる。

上記〔３〕半導体装置において、上記第１メモリに対するアクセスモードとして、上記第１磁気抵抗素子及び上記第２磁気抵抗素子の抵抗状態の変化を伴わずに上記１メモリへの情報書込みを行う揮発書き込みモードと、上記第１磁気抵抗素子又は上記第２磁気抵抗素子の抵抗状態の変化を伴って上記１メモリへの情報書込みを行う不揮発書き込みモードとを設けることができる。

〔１６〕高電位側電源の供給を可能とする第１電源端子（２０７）と、低電位側電源の供給を可能とする第２電源端子（２０８）と、それぞれ上記第１電源端子に結合された第１磁気抵抗素子（２０３）及び第２磁気抵抗素子（２０４）と、それぞれ上記第２電源端子に結合された第１トランジスタ（２０５）及び第２トランジスタ（２０６）とが設けられる。上記第１磁気抵抗素子と上記第１トランジスタとが直列接続され、この直列接続ノードが上記第２トランジスタの制御端子に結合される。上記第２磁気抵抗素子と上記第２トランジスタとが直列接続され、この直列接続ノードが上記第１トランジスタの制御端子に結合される。上記第１磁気抵抗素子と上記第１トランジスタとの直列接続ノードを第１ビット線に結合可能な第３トランジスタと、上記第２磁気抵抗素子と上記第２トランジスタとの直列接続ノードを、上記第１ビット線と相補レベルの関係にある第２ビット線に結合可能な第４トランジスタとを設ける。上記第１ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第３トランジスタ及び上記第４トランジスタが導通されることで、上記第１磁気抵抗素子の書き換えが可能とされる。上記第２ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第３トランジスタ及び上記第４トランジスタが導通されることで、上記第２磁気抵抗素子の書き換えが可能とされる。

〔１７〕高電位側電源の供給を可能とする第１電源端子（３０９）と、低電位側電源の供給を可能とする第２電源端子（３１０）と、それぞれ上記第１電源端子に結合された第１磁気抵抗素子（３０３）及び第２磁気抵抗素子（３０４）と、上記第１磁気抵抗素子に結合された第１導電型の第１トランジスタ（３０５）と、上記第２電源端子に結合された第２導電型の第２トランジスタ（３０６）と、上記第２磁気抵抗素子に結合された第１導電型の第３トランジスタ（３０７）と、上記第２電源端子に結合された第２導電型の第４トランジスタ（３０８）とを設ける。上記第１トランジスタと上記第２トランジスタとが直列接続され、上記３トランジスタと上記第４トランジスタとが直列接続され、上記第１トランジスタと上記第２トランジスタとの直列接続ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合され、上記第３トランジスタと上記第４トランジスタとの直列接続ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合される。上記第１トランジスタと上記第２トランジスタとの直列接続ノードと、上記第３トランジスタ及び上記第４トランジスタの制御端子とを、第１ビット線に結合可能な第５トランジスタ（３０１）を設ける。上記第３トランジスタと上記第４トランジスタとの直列接続ノードと、上記第１トランジスタ及び上記第２トランジスタの制御端子とを、上記第１ビット線と相補レベルの関係にある第２ビット線に結合可能な第６トランジスタ（３０８）とを設ける。上記第１ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第５トランジスタ及び上記第６トランジスタが導通されることで、上記第１磁気抵抗素子の書き換えが可能とされる。上記第２ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第５トランジスタ及び上記第６トランジスタが導通されることで、上記第２磁気抵抗素子の書き換えが可能とされる。

〔１８〕上記〔１６〕又は〔１７〕において、上記磁気抵抗メモリセルの書き換え後に、上記第１磁気抵抗素子及び上記第２磁気抵抗素子が所望の値になっているか否かのベリファイを可能とする制御回路を設けることができる。

上記〔１６〕において、上記磁気抵抗メモリセルの書き換え後に、上記第１磁気抵抗素子及び上記第２磁気抵抗素子が所望の値になっているか否かのベリファイを可能とする制御回路と、上記磁気抵抗メモリセルからの読み出し情報をラッチ可能なセンスアンプと設ける。上記制御回路は、上記第１ビット線及び上記第２ビット線を上記第２電源端子の電位レベルに等しくし、上記第３トランジスタ及び上記第４トランジスタを導通させてから所定時間内に上記センスアンプで期待値がラッチされたか否かの判定を行うことで上記ベリファイを可能に構成する。

〔２０〕上記〔１７〕において、上記磁気抵抗メモリセルの書き換え後に、上記第１磁気抵抗素子及び上記第２磁気抵抗素子が所望の値になっているか否かのベリファイを可能とする制御回路と、上記磁気抵抗メモリセルからの読み出し情報をラッチ可能なセンスアンプとを設ける。上記制御回路は、上記磁気抵抗メモリセルにデータが書き込まれた後に、上記第１ビット線及び上記第２ビット線を上記第２電源端子の電位レベルに等しくし、上記第５トランジスタ及び上記第６トランジスタを非導通状態にした状態で上記第１ビット線及び上記第２ビット線を高電位側電源の電圧レベルにまで上昇させ、上記第５トランジスタ及び上記第６トランジスタを導通させてから所定時間内に上記センスアンプに期待値がラッチされたか否かの判定を行うことで上記ベリファイを可能に構成する。

〔２１〕上記〔１６〕又は〔１７〕において、磁気抵抗メモリセルからの読み出しモードとして、上記半導体装置の電源がオフされた状態からの読み出しを可能とする第１読み出しモードと、上記半導体装置の電源がオンされた状態からの読み出しを可能とする第２読み出しモードと設けることができる。

〔２２〕上記〔１６〕又は〔１７〕記載の磁気抵抗メモリセルを含む第１メモリ（２２４）と、
ひとつの磁気抵抗素子に、ひとつのトランジスタが直列接続されて成る磁気抵抗素子を含む第２メモリ（２２１）と、上記第１メモリ及び上記第２メモリにアクセス可能な中央処理装置（２２３）とを設ける。上記第１メモリは、上記中央処理装置によって上記第２メモリから情報を読み出す際のキャッシュメモリとして機能する。

〔２３〕上記〔１６〕又は〔１７〕記載の磁気抵抗メモリセルを含む第１メモリ（２２４）と、ひとつの磁気抵抗素子に、ひとつのトランジスタが直列接続されて成る磁気抵抗素子を含む第２メモリ（２２１）と、上記第１メモリ及び上記第２メモリにアクセス可能な中央処理装置（２２３）とを設ける。上記第１メモリと上記第２メモリとは、相互にデータのやり取り可能に結合される。

〔２４〕上記〔３〕又は〔１７〕において、上記第１トランジスタ及び上記第３トランジスタは、互いに隣接するトランジスタ間で拡散層が分離されて成る。

〔２５〕上記〔４〕において、上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタは、半導体基板の主面に形成され、上記第１トランジスタ及び上記第３トランジスタは、上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタのそれぞれよりも上部に形成され、上記第１トランジスタと上記第１電源端子との間に上記第１磁気抵抗素子が介在され、上記第３トランジスタと上記第１電源端子との間に上記第２磁気抵抗素子が介在されるように構成することで、セル面積の不所望な増加を回避することができる。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

図１には、本発明にかかる半導体装置の一例とされる半導体記憶装置が示される。

図１に示される半導体記憶装置１００は、特に制限されないが、メモリセルアレイ２３、Ｘアドレスバッファ及びデコーダ（ＸＡＢＵＦ−ＤＥＣ）１３、ワード線ドライバ（ＷＬ−ＤＲＶ）１４、Ｙアドレスバッファ及びデコーダ（ＹＡＢＵＦ−ＤＥＣ）１５、カラム選択スイッチ（Ｃ−ＳＥＬ−ＳＷ）１６、制御回路（ＣＯＮＴ）１８、センスアンプ１９、書き込みドライバ（ＷＤＲＶ）２０、入出力バッファ（ＩＯＤＲＶ）２１、及びＲ／Ｗバッファ（Ｒ／ＷＢＵＦ）２２を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などのひとつの半導体基板に形成される。

上記メモリセルアレイ２３は、複数のワード線ＷＬ１，ＷＬ２と、複数の相補ビット線対ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ、ＢＬ３，ＢＬ３Ｂとが交差するように配置され、その交差箇所に磁気抵抗メモリセルＭＣが配置されて成る。複数の相補ビット線対ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ、ＢＬ３，ＢＬ３Ｂは、それぞれ所定のビット線負荷１０を介して高電位側電源Ｖｄｄに結合されている。また、相補ビット線対ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ、ＢＬ３，ＢＬ３Ｂには、所定のタイミングで相補ビット線間の電位レベルを揃えるためのイコライズ回路１１が設けられる。

Ｘアドレスバッファ及びデコーダ１３は、入力されたＸ（ロー）アドレス信号のバッファリング及びデコードを行う。このＸアドレス信号のデコード結果は、後段に配置されたワード線ドライバ１４に伝達され、このワード線ドライバ１４の出力信号によって、複数のワード線ＷＬ１，ＷＬ２のうちから上記Ｘアドレス信号によって特定されるワード線が選択レベルに駆動される。

Ｙアドレスバッファ及びデコーダ１５は、入力されたＹ（カラム）アドレスのバッファリング及びデコードを行う。このＹアドレス信号のデコード結果は、カラム選択スイッチ回路１６に伝達される。このカラム選択スイッチ回路１６は、上記複数の相補ビット線対ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ、ＢＬ３，ＢＬ３Ｂを選択的にコモンビット線ＣＯＭ，ＣＯＭＢに接続するための複数のスイッチを含んで成る。上記磁気抵抗メモリセルＭＣから読み出された信号は、対応する相補ビット線対ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ、ＢＬ３，ＢＬ３Ｂから上記カラム選択スイッチ回路１６を介してコモンビット線ＣＯＭ，ＣＯＭＢに伝達される。上記コモンビット線ＣＯＭ，ＣＯＭＢには、センスアンプ１９及び書き込みドライバ２０が結合される。センスアンプ１９は、上記カラム選択スイッチ回路１６を介して上記コモンビット線ＣＯＭ，ＣＯＭＢに伝達された読み出し信号を増幅する。このセンスアンプ１９の出力信号は、入出力バッファ２１を介して外部出力可能とされる。また、入出力バッファ２１を介して外部から取り込まれた書き込みデータは、書き込みドライバ２０を介して上記コモンビット線ＣＯＭ，ＣＯＭＢに伝達される。そして、上記カラム選択スイッチ回路１６を介して、Ｙアドレスによって特定される相補ビット線に伝達される。このとき、Ｘアドレスによって特定されるワード線が選択レベルに駆動されることにより、特定の磁気抵抗メモリセルＭＣへのデータ書き込みが可能とされる。

上記読み出し動作や書き込み動作は、制御回路１８によって制御される。この制御回路１８は、Ｒ／Ｗ信号によって、読み出し動作と書き込み動作とを判別し、読み出し動作や書き込み動作のために必要とされる各種電圧や制御信号を形成する。上記各種電圧は、セル電源線ＰＬ−１，ＰＬ−２を介して対応する磁気抵抗メモリセルＭＣに伝達可能とされる。

「実施の形態１」
＜４トランジスタと２磁気抵抗セル構成＞
図５には、上記磁気抵抗メモリセルＭＣの構成例が示される。

上記磁気抵抗メモリセルＭＣは、図５に示されるように、２個の磁気抵抗素子２０３，２０４と、４個のｎチャネル型ＭＯＳトランジスタ２０１，２０２，２０５，２０６とを含んで成る。磁気抵抗素子２０３にｎチャネル型ＭＯＳトランジスタ２０５が直列接続され、この直列接続ノード（「ストレージノード」という）ＳＮ１Ｂがｎチャネル型ＭＯＳトランジスタ２０１を介してビット線ＢＬ１Ｂに結合される。同様に、磁気抵抗素子２０４にｎチャネル型ＭＯＳトランジスタ２０６が直列接続され、この直列接続ノード（「ストレージノード」という）ＳＮ１がｎチャネル型ＭＯＳトランジスタ２０２を介してビット線ＢＬ１に結合される。上記磁気抵抗素子２０３，２０４は、第１電源端子２０７に共通接続される。第１電源端子２０７には例えば高電位側電源Ｖｄｄが供給される。上記ｎチャネル型ＭＯＳトランジスタ２０５，２０６は、第２電源端子２０８に共通接続される。この第２電源端子２０８には、例えば高電位側電源Vｄｄより低い電源電圧である低電位側電源Ｖｓｓ（例えば接地電圧）が供給される。

図１７（Ａ）〜（Ｄ）には、図５に示される磁気抵抗メモリセルＭＣのレイアウト状態が示される。図１８Ａには、上記磁気抵抗メモリセルのレイアウトが示され、図１８Ｂには、図１８ＡにおけるＡ−Ａ’線の切断断面が示される。

図１７（Ａ）はメタル一層目までの加工が終わった段階の平面レイアウトに対応する。１７０１と１７０２が記憶ノードとなり、この上に磁気抵抗を形成する。１７１１はＭＯＳトランジスタのゲート電極とメタル配線とを接続するためのコンタクトホール、１７１２は活性領域と第１層メタル配線とを接続するためのコンタクトホールである。１７１３はＭＯＳトランジスタ２０１のゲート電極、１７１４はＭＯＳトランジスタ２０５のゲート電極、１７１５はＭＯＳトランジスタ２０６のゲート電極、１７１６は活性領域、１７１７はＭＯＳトランジスタ２０２のゲート電極、１７１８は分離領域とされる。

次に、図１７（Ｂ）に示されるように、１７０１と１７０３の第１層メタル配線Ｍ１の配線上に磁気抵抗と抵抗の下部電極を形成する。第１層メタル配線Ｍ１を絶縁膜で被服した後、１７０３，１７０４で示される場所に、ビアホールのための開口部を設け、下部電極となる配線層を例えばTaなどを含む金属をスパッタすることにより形成し加工する。１７１９は下部電極、１７２０は第１層メタル配線と下部電極１７１９を接続するためのコンタクトホールである。

その後、磁気抵抗およびその上部電極をスパッタや酸化の技術を用いて形成し、図１７（Ｃ）に示されるように１７０５，１７０６の位置のみに磁気抵抗材料が残るようにメサ状に加工し、絶縁膜で平坦化する。

続いて、ビット線やワード線に接続される部分の第１層メタル配線上に第１ビアホールＶｉａ１を形成し、図１７（Ｄ）に示されるように、ＢＬ１、ＢＬ１Ｂ、ＰＬ１となる配線を第２層メタル配線Ｍ２で形成する。このとき磁気抵抗部分の上部電極はＰＬ１に接続される。

その後、絶縁膜を堆積し、第２層メタル配線Ｍ２と第３層メタル配線Ｍ３を接続する第２ビアホールを設ける。そして、第３層メタル配線を形成する。

第３層メタル配線によりＶｓｓ，ＷＬが形成される。

尚、ここでは、磁気抵抗部分の製造方法の一例として磁気抵抗部分をメサ状に加工する例を示したが、製造方法は特に限定されるものではない。

このようにビット線間に一本の電源配線ＰＬ１を配置することで、磁気抵抗素子を複雑な接続なしに容易に電源配線PLに接続することができる。

別の見方をすれば、磁気抵抗素子をビット線間に配置することで、セル内に一本の電源配線ＰＬ１を通すのみで容易に接続することができる。

＜磁気抵抗素子＞
図２には、上記磁気抵抗素子２０３，２０４の構成例が示される。

本例では、ＴＭＲ効果を発揮する磁気抵抗素子が採用される。第１強磁性層２００１にトンネル絶縁膜２００２を介して第２強磁性層２００３が積層され、さらにこの第２強磁性層２００３に反強磁性層２００４が積層される。第１強磁性層２００１はフリー層ＦＬＹとされ、「ＣｏＦｅＢ」によって形成される。第２強磁性層２００３に反強磁性層２００４が積層されることでピン層ＰＬＹが形成される。第２強磁性層２００３は、「ＣｏＦｅＢ」、「Ｒｕ」、「ＣｏＦｅ」が積層されて成る。反強磁性層は「ＰｔＭｎ」によって形成される。磁気抵抗素子の両端には、「Ｔａ」による電極が形成される。ピン層は反強磁性層によってスピンの向きが固定されており、電流や磁場等によりスピンの向きが変化されない。これに対してフリー層は、強磁性層であり、スピンの向きが揃っているものの、その方向については制約がなく、電流や磁場によってスピンの向きを変えることができる。トンネル絶縁膜を介して対向配置された二つの電極間のトンネル電流による抵抗（以下、単に「抵抗」という）の値は、フリー層ＦＬＹとピン層ＰＬＹとのスピンの向きに依存する。すなわち、図３（Ａ）に示されるように、フリー層ＦＬＹとピン層ＰＬＹとでスピンの向きが等しい状態（これを「平行状態」という）では、抵抗値は小さい（低抵抗状態）。これに対して、図３（Ｂ）に示されるように、フリー層ＦＬＹとピン層ＰＬＹとでスピンの向きが異なる状態（これを「反平行状態」という）では、抵抗値が大きくなる（高抵抗状態）。

スピンの向きを並行状態から反平行状態にするには、図３（Ｃ）に示されるように、フリー層ＦＬＹ側からピン層ＰＬＹに向かって電子を注入すれば良い。これにより、スピンの向きは並行状態から反平行状態に遷移される。これに対してスピンの向きを反平行状態から平行状態にするには、図３（Ｄ）に示されるように、ピン層ＰＬＹ側からフリー層ＦＬＹに向かって電子を注入すれば良い。これにより、スピンの向きは反並行状態から平行状態に遷移される。一般に、状態の遷移に必要となる電流は、平行から反平行への遷移の方が反平行から平行への遷移に比べ、小さい特徴傾向にある。

＜４トランジスタと２磁気抵抗セルの接続関係、データ保持＞
ここで、上記磁気抵抗素子２０３は、フリー層ＦＬＹ側が上記ｎチャネル型ＭＯＳトランジスタ２０５に接続され、ピン層ＰＬＹが上記第１電源端子２０７に接続される。上記磁気抵抗素子２０４は、フリー層ＦＬＹ側が上記ｎチャネル型ＭＯＳトランジスタ２０６に接続され、ピン層ＰＬＹ側が上記第１電源端子２０７に接続される。このように上記磁気抵抗素子２０３，２０４を配置するのは、以下の理由による。

図５に示される磁気抵抗メモリセルＭＣの待機状態（データ保持状態）において、ノードＳＮ１Ｂがローレベル、ノードＳＮ１がハイレベルになっているものとする。この場合、磁気抵抗素子２０３は反平行状態（高抵抗状態）であり、磁気抵抗素子２０４は平行状態（低抵抗状態）であり、この状態を維持するためには、次のような向きに電子を流す必要がある。

すなわち、磁気抵抗素子２０３の反平行状態（高抵抗状態）を維持するためには、図３（Ｃ）に示されるようにフリー層ＦＬＹ側からピン層ＰＬＹに向かって電子が流れるようにしなければならない（電流の流れは逆方向に流れる）。第１電源端子２０７に高電位側電源Ｖｄｄが供給され、ノードＳＮ１Ｂがローレベルの状態で、フリー層側からピン層に向かって電子が流れるようにするには、磁気抵抗素子２０３の場合、フリー層ＦＬＹ側を上記ｎチャネル型ＭＯＳトランジスタ２０５に接続し、ピン層ＰＬＹ側を上記第１電源端子２０７に接続すれば良い。

一方、磁気抵抗素子２０４は平行状態（低抵抗状態）であるが、ノードＳＮ１がハイレベルであるため、殆ど電流が流れない。また、仮に電流が流れても、平行状態を維持する方向である。

このため平行状態から反平行状態への遷移する可能性は極めて低く、本発明の方法により磁気抵抗層２０３と２０４の抵抗状態を安定に保つことが出来る。

＜４トランジスタと２磁気抵抗セルの書き込み動作１＞
次に、図５に示される磁気抵抗メモリセルＭＣの書き換え手順について説明する。

図７には、図５に示される磁気抵抗メモリセルＭＣの書き換えにおける主要部の動作タイミングが示される。

説明の便宜上、書き換え前の状態として、磁気抵抗素子２０３は反平行状態（高抵抗状態）、磁気抵抗値２０４は平行状態（低抵抗状態）になっているものとする。

リードライト信号Ｒ／Ｗがローレベルにされることで書き換えが指示される（ｔ１）。そして、図６に示されるように、ビット線ＢＬ１がＶｄｄレベルからＶｓｓレベル（０Ｖレベル）に遷移され、ビット線ＢＬ１ＢがＶｄｄレベルから２Ｖｗレベルに遷移される（ｔ２）。ここで、Ｖｗは書き込み電圧であり、Ｖｗ＞Ｖｄｄの関係にある。

次に、制御回路１８により、セル電源線ＰＬ１の電位がＶｗにされることで、第１電源端子２０７にこのＶｗが印加される（ｔ３）。ワード線ＷＬ１がＶｄｄレベル（選択レベル）にされ（ｔ４）、ｎチャネル型ＭＯＳトランジスタ２０１，２０２がオンされることで、ノードＳＮ１，ＳＮ１Ｂが所望値になり、書き込みが開始される（ｔ５）。これにより、磁気抵抗素子２０３では、ピン層ＰＬＹ側からフリー層ＦＬＹに向かって電子が流れることにより、高抵抗状態（Ｈ）から低抵抗状態（Ｌ）に遷移され、磁気抵抗素子２０４では、フリー層ＦＬＹ側からピン層ＰＬＹに向かって電子が流れることにより、低抵抗状態から高抵抗状態に遷移される。

次に、ワード線ＷＬ１がＶｓｓレベル（非選択レベル）にされ（ｔ６）、制御回路１８により、セル電源線ＰＬ１の電位がＶｄｄレベルにされる（ｔ７）。ｔ５〜ｔ６は書き込み期間７０１とされる。そして、ビット線ＢＬ１，ＢＬ１ＢがＶｄｄレベルにされ、Ｒ／Ｗ信号がハイレベルに戻される（ｔ９）。これにより、上記磁気抵抗メモリセルＭＣの書き換えが完了する。

この書換え手順において、書換えしないワード線（非選択ワード線）の電位は、Ｖｓｓレベルとし、ビット線電位の影響が非選択ワード線のセルに伝わらないようにしておくのが望ましい。また書換えするワード線（選択ワード線）上にあって書換えしないビット（非選択ビット）のビット線の電位は、ＶｗあるいはＶｄｄあるいは電圧の供給が停止された状態にしておくのが望ましく、特にＶｗとすることによって、選択ワード線上の非選択ビットの抵抗に流れる電流を阻止し、書換えによる非選択ビットの抵抗変化を防止できる。またこの書換え手順においては書換えしないビットの情報はＳＲＡＭにラッチされたままであり、書換えするビットの情報も、書換えが完了した時点でラッチされるので、書換えによってデータが失われることは無い。

ここでは、Ｖｗ＞Ｖｄｄの例を示したが、セル電源線ＰＬ１をＶｄｄとし、ビット線ＢＬ１Ｂにかける電圧を２Ｖｄｄとしても良い。

もう少し定性的に考えると、ビット線ＢＬ１Ｂ（ハイレベル側の記憶ノードにＭＯＳトランジスタを介して接続される側のビット線）の電圧＞セル電源線ＰＬ１の電圧＞ビット線ＢＬ１（ローレベル側の記憶ノードにＭＯＳトランジスタを介して接続される側のビット線）の電圧の関係になれば良いと言える。

また、（ビット線ＢＬ１Ｂの電圧―セル電源線ＰＬ１の電圧）と（セル電源線ＰＬ１の電圧―ビット線ＢＬ１電圧）が近いほど、ハイレベルとローレベルのいずれの書き込みの動作余裕が取れる。

このため、書き込み時のセル電源線の電圧を１／２Ｖｄｄとし、ハイレベル側の記憶ノードにＭＯＳトランジスタを介して接続される側のビット線の電圧をＶｄｄとしても良い。

さらに、外部から供給される電源電圧をＶｄｄとし、データ保持時の電源電圧と等しいとしているが、データ保持時の電圧がＶｄｄより低い電圧とし、書き込み時の電圧をＶｄｄもしくはデータ保持時の電圧より高い電圧としても良い。

この具体的実現方法としては、外部からの電圧を降圧し、降圧された電圧をデータ保持時に電源電圧として用い、書き込み時に外部からの電圧を用いることが考えられる。

このようにすることで、外部から供給される電圧より高い電圧を生成する必要がなくなる。

なお、後の実施の形態でも、上記書き込み電圧Ｖｗ、電源電圧Ｖｄｄ、ビット線電圧の関係および外部からの電圧の降圧の考え方は、適宜適用できるものである。

＜４トランジスタと２磁気抵抗セルの書き込み動作２＞
次に、図５に示される磁気抵抗メモリセルＭＣの別の書き換え手順について説明する。

図９には、図５に示される磁気抵抗メモリセルＭＣの書き換えにおける主要部の動作タイミングが示される。

説明の便宜上、書き換え前の状態として、磁気抵抗素子２０３は反平行状態（高抵抗状態）、磁気抵抗値２０４は平行状態（低抵抗状態）になっているものとする。

リードライト信号Ｒ／Ｗがローレベルにされることで書き換えが指示される（ｔ１）。そして、図８（Ａ）に示されるように、ビット線ＢＬ１がＶｄｄレベルからＶｓｓレベル（０Ｖレベル）に遷移され、ビット線ＢＬ１ＢがＶｄｄレベルからＶｗレベルに遷移される（ｔ２）。次に、制御回路１８により、セル電源線ＰＬ１の電位がＶｗにされることで、第１電源端子２０７にこのＶｗが印加される（ｔ３）。ワード線ＷＬ１がＶｄｄレベル（選択レベル）にされ（ｔ４）、ｎチャネル型ＭＯＳトランジスタ２０１，２０２がオンされる。この状態でノードＳＮ１側の磁気抵抗素子２０４に電子が流れることで、この磁気抵抗素子２０４への書き込みが開始される（ｔ５）。

次に、制御回路１８により、セル電源線ＰＬ１の電位がＶｓｓレベルにされることで、図８（Ｂ）に示されるように、第１電源端子２０７がＶｓｓレベルにされる。これにより、ノードＳＮ１Ｂ側の磁気抵抗素子２０３に電子が流れることで、この磁気抵抗素子２０４への書き込みが開始される（ｔ１０）。尚、ｔ５〜ｔ１０までが第１書き込み期間９０１とされ、ｔ１０〜ｔ６までが第２書き込み期間９０２とされる。

次に、ワード線ＷＬ１がＶｓｓレベル（非選択レベル）にされ（ｔ６）、制御回路１８により、セル電源線ＰＬ１の電位がＶｄｄレベルにされる（ｔ７）。そして、ビット線ＢＬ１，ＢＬ１ＢがＶｄｄレベルにされ、Ｒ／Ｗ信号がハイレベルに戻される（ｔ９）。これにより、上記磁気抵抗メモリセルＭＣの書き換えが完了する。この書換え手順において、書換えしないワード線（非選択ワード線）の電位は、Ｖｓｓレベルとし、ビット線電位の影響が非選択ワード線のセルに伝わらないようにしておくのが望ましい。また書換えするワード線（選択ワード線）上にあって書換えしないビット（非選択ビット）のビット線の電位は、図９の（ｔ１０）まではＶｗあるいはＶｄｄあるいは電圧の供給が停止された状態にしておくのが望ましく、特にＶｗとするのが良い。また（ｔ１０）から先はＶｓｓあるいは電圧の供給が停止された状態にしておくのが望ましく、特にＶｓｓとするのが良い。この電圧を選ぶことにより、選択ワード線上の非選択ビットの抵抗に流れる電流を阻止し、書換えによる非選択ビットの抵抗変化を防止できる。なおこの書換え手順においては、書換えしないビットの情報は第１電源端子の電圧がＶｓｓレベルになることでラッチされにくくなる。そのため図３０に示される手順により、第１電源端子が共通のビットの情報をリフレッシュするのが望ましい。まず図３０（Ａ）に示すように対象となるセルの第１電源端子およびビット線ＢＬ１，ＢＬ１Ｂの電位をＶｓｓレベルに、ワード線ＷＬの電位をＶｄｄレベルにすることでストレージノードの電位を何れもＶｓｓレベルにする。次に、図３０（Ｂ）に示すようにワード線ＷＬの電位をＶｓｓレベルにして、第１電源端子をＶｄｄにすることで、抵抗に記憶されたデータをラッチすることが出来る。このときビット線ＢＬ１，ＢＬ１Ｂの電位は、特に制限されないが、このシーケンスの後読み出し待機状態に移ることを考えて、Ｖｄｄレベルにしておくことが望ましい。なお図２４（Ａ），（Ｂ）に示すように第１電源端子がワード線単位やビット線単位に分割されている場合は、書換えしたワード線やビット線のみをリフレッシュの対象とすれば良い。

以上のように、一方の磁気抵抗素子の抵抗を変化させた後に、他方の磁気抵抗素子の抵抗を変化させるように第１電源端子２０７の電圧レベルを変えても良い。

また、上記説明では、記憶ノードをローレベルからハイレベルに変化させる方を、ハイレベルからローレベルに変化させるものより先に行ったが、この逆の順序であっても良い。

尚、図９では、Ｖｗ＞Ｖｄｄの例を示したが、Ｖｗ＝Ｖｄｄでも良い。

また、第１電源端子２０７の電圧レベルをそれぞれのビット線の電圧レベルと等しくする例で説明した。しかし、一方の記憶ノードの磁気抵抗を変化させるには、他方の記憶ノードに結合されるビット線の電圧レベルに比べ、一方の記憶ノードに結合されるビット線の電圧レベルに近い電圧レベルに第１電源端子２０７の電圧レベルをしてもよい。

同様に他方の記憶ノードの磁気抵抗を変化させるには、一方の記憶ノードに結合されるビット線の電圧レベルに比べ、他方の記憶ノードに結合されるビット線の電圧レベルに近い電圧レベルに第１電源端子２０７の電圧レベルをしてもよい。

＜４トランジスタと２磁気抵抗セルの読み出し動作＞
次に、図５に示される磁気抵抗メモリセルＭＣの読み出し手順について説明する。

説明の便宜上、メモリセルの状態として、磁気抵抗素子２０３は反平行状態（高抵抗状態）、磁気抵抗値２０４は平行状態（低抵抗状態）になっているものとする。言い換えると、記憶ノードＳＮ１がハイレベル、記憶ノードＳＮ１Ｂがローレベルにあるとする。

リードライト信号Ｒ／Ｗがハイレベルにされることで読み出しが指示される。ビット線ＢＬ１およびＢＬ１ＢがＶｄｄレベルにプリチャージされている。

セル電源線ＰＬ１の電位がＶｄｄとされている。ワード線ＷＬ１がＶｄｄレベル（選択レベル）にされ、ｎチャネル型ＭＯＳトランジスタ２０１，２０２がオンされる。

ノードＳＮ１はハイレベルであることから、ビット線ＢＬ１とノードＳＮ１間には、ほぼ電流は流れない。

一方のノードＳＮ１Ｂはローレベルであることから、ビット線ＢＬ１ＢからノードＳＮ１B、そしてトランジスタ２０５を介して接地電圧線２０８へ電流が流れる。

これにより、ビット線ＢＬ１Ｂの電圧が下がる。そして、ビット線ＢＬ１とビット線ＢＬ１Ｂの電圧をセンスアンプ１９で比較され、データが出力される。

読み出しが終わると、ワード線ＷＬ１がＶｓｓレベル（非選択レベル）にされる。

読み出し動作においては、記憶ノードの電圧がほぼ変化しないため、データの破壊は生じない。

＜フリー層とピン層の接続を入れ替えた場合＞
上記説明では、データを保持した状態でのデータ反転を防止するために、ピン層側を第１電源端子側に接続する例を示した。

しかし、電源を投入してデータをラッチする際に流れる電流によるデータ反転を防止することを重視する場合には、ピン層側をＭＯＳ側に接続するのが望ましい。

＜実施の形態１の作用効果＞
上記の例によれば、以下の作用効果を得ることができる。

（１）電源投入状態ではＳＲＡＭとして機能することで、書き込まれたデータを保持することができる。また、磁気抵抗素子２０３，３０４に情報が記憶されることで、電源遮断後においても、データを保持することができる。

（２）例えば１Ｔｒ＋１Ｒ型のメモリ素子は読み出し時に抵抗に電流が流れるため、読み出し電圧と電流が抵抗の書換え特性によって制限され、条件によっては読み出しによって情報が反転する虞れがある。また、読み出し電流は抵抗とＭＯＳトランジスタの直列抵抗に律速されるため、高速動作に適さない。これに対して、図１に示される磁気抵抗メモリセルＭＣを採用した半導体記憶装置においては、読み出し時には磁気抵抗素子にはほとんど電流が流れず、ｎチャネル型ＭＯＳトランジスタ２０５，２０６で賄われる。そのため読み出しによってデータが反転することが無い。また仮に放置中に磁気抵抗素子が変化するような異常なビット（リテンション）があったとしても、２つの抵抗の大小が逆転しない限り、データは破壊しないから、記憶データの安定性が確保される。

（３）書き換えを容易にできるため、ＳＲＡＭとしての利便性を失わない。

（４）上記磁気抵抗素子２０３は、フリー層側が上記ｎチャネル型ＭＯＳトランジスタ２０５に接続され、ピン層側が上記第１電源端子２０７に接続される。また、上記磁気抵抗素子２０４は、フリー層側が上記ｎチャネル型ＭＯＳトランジスタ２０６に接続され、ピン層側が上記第１電源端子２０７に接続される。このように接続することによって、図５に示される磁気抵抗メモリセルＭＣの待機状態における記憶情報の安定化を図ることができる。

「実施の形態２」
＜６トランジスタと２磁気抵抗セルの構成＞
次に、図１に用いられる磁気抵抗メモリセルＭＣの別の構成例について説明する。

上記磁気抵抗メモリセルＭＣは、図１０に示されるように、６ｔｒ＋２Ｒ型とされ、６個のトランジスタ３０５，３０６，３０７，３０８と、磁気抵抗素子３０３，３０４を含んで成る。ｐチャネル型ＭＯＳトランジスタ３０５と、ｎチャネル型ＭＯＳトランジスタ３０６とが直列接続れ、ｐチャネル型ＭＯＳトランジスタ３０７とｎチャネル型ＭＯＳトランジスタ３０８とが直列接続される。ｐチャネル型ＭＯＳトランジスタ３０５と、ｎチャネル型ＭＯＳトランジスタ３０６との直列接続ノードＳＮ１Ｂが、上記ｐチャネル型ＭＯＳトランジスタ３０７及びｎチャネル型ＭＯＳトランジスタ３０８のゲート電極（制御端子）に結合され、ｐチャネル型ＭＯＳトランジスタ３０７と、ｎチャネル型ＭＯＳトランジスタ３０８との直列接続ノードＳＮ１が、上記ｐチャネル型ＭＯＳトランジスタ３０５及びｎチャネル型ＭＯＳトランジスタ３０６のゲート電極（制御端子）に結合されことで、ラッチ回路３１２が形成される。また、上記ｐチャネル型ＭＯＳトランジスタ３０５のソース電極は、磁気抵抗素子３０３を介して第１電源端子３０９に結合され、上記ｐチャネル型ＭＯＳトランジスタ３０７のソース電極は、磁気抵抗素子３０４を介して第１電源端子３０９に結合される。上記ｎチャネル型ＭＯＳトランジスタ３０６，３０８のソース電極は、第２電源端子３１０に結合される。第２電源端子３１０は、低電位側電源Ｖｓｓレベル（０Ｖレベル）とされる。また、上記ｐチャネル型ＭＯＳトランジスタ３０５と、上記ｎチャネル型ＭＯＳトランジスタ３０６との直列接続ノードはｎチャネル型ＭＯＳトランジスタ３０１を介してビット線ＢＬ１Ｂに結合され、上記ｐチャネル型ＭＯＳトランジスタ３０７と、上記ｎチャネル型ＭＯＳトランジスタ３０８との直列接続ノードはｎチャネル型ＭＯＳトランジスタ３０２を介してビット線ＢＬ１に結合される。

図１９（Ａ）〜（Ｆ）及び図２０Ａには、図１０に示される磁気抵抗メモリセルＭＣのレイアウト状態が示される。図２０Ｂには、図２０ＡにおけるＢ−Ｂ’線の切断断面が示される。

図１９（Ａ）には、磁気抵抗メモリセルＭＣの半導体領域と第１層メタル配線（Ｍ１）を接続するためのコンタクトホールＣＯＮＴまでのレイアウト状態が示されている。中央に配置された領域がＰＭＯＳ領域１９０２、上下に分離して配置された領域がＮＭＯＳ領域１９０１，１９０３であり、ＰＭＯＳ領域に特徴の１つがある。１９１１は活性領域と第１層メタル配線接続するためのコンタクトホール、１９１２はゲート電極と第１層メタル配線とを接続するためのコンタクトホールである。１９１３はｎチャネル型ＭＯＳトランジスタ３０２のゲート電極、１９１４はＭＯＳトランジスタ３０７，３０８のゲート電極、１９１５はＭＯＳトランジスタ３０５，３０６のゲート電極、である。１９１６は活性領域、１９１７は分離領域、１９１８はＭＯＳトランジスタ３０１のゲート電極である。

一般的なのＳＲＡＭではＰＭＯＳの拡散層のうちＶｄｄに接続される側の拡散層は隣接ビットと共有されるが、本実施の形態では、隣接ビットとは共有されず、その上に図１９（Ｃ）に示すように磁気抵抗となる部分の電極が形成される。

図１９（Ｂ）には、第１層メタル配線（Ｍ１）までのレイアウトが示される。ここでも磁気抵抗に繋がる配線１９０５は、１セル内に２個配置され、隣接セルとは電気的に絶縁された状態となる。

図１９（Ｃ）には、磁気抵抗の下部電極１９０４及びそれに設けられたビアホール（スルーホール）Ｖｉａ０までのレイアウト状態が示される。第１メタル配線Ｍ１を絶縁膜で被服したあと、Via０部分を開口し、磁気抵抗の下部電極１９０４を例えばTaなどを含む金属をスパッタすることにより形成し加工する。その後磁気抵抗およびその上部電極をスパッタや酸化の技術を用いて形成し、図18（Ｄ）に示すように３０３,３０４の位置のみに磁気抵抗材料および上部電極材料が残るようにメサ状に加工し、絶縁膜で平坦化する。

続いて、ビット線やワード線に接続される第１メタル配線上に第１ビアホールを形成し、（Ｅ）に示すようにＢＬ１，ＢＬ１Ｂ，ＰＬ１となる第２メタル配線Ｍ２を形成する。このとき磁気抵抗部分の上部電極はＰＬ１に接続される。図１８（Ｆ）には、第３層メタル配線（Ｍ３）までのレイアウト状態が示される。なおここでは、磁気抵抗部分の製造方法の一例として磁気抵抗部分をメサ状に加工する例を示したが、製造方法は特に限定されるものではない。

図２０には、図１９における切断部１９１での断面が示される。図２１には、図１０に示される磁気抵抗メモリセルＭＣと、図１８（Ａ）〜（Ｆ）や図１９などに示されるレイアウトとの対応関係が示される。

異なる層のメタル配線間は上記ビアホールＶｉａ１又はＶｉａ２を介して結合される。磁気抵抗素子３０４は、ビアホールＶｉａ０を介して第１層メタル配線Ｍ１に結合され、さらにこの第１層メタル配線Ｍ１からコンタクトホールＣＯＮＴを介してｐチャンネル型ＭＯＳトランジスタ３０７の拡散層に結合される。尚、図面上省略されているが、磁気抵抗素子３０３も、上記磁気抵抗素子３０４と同様に、ビアホールＶｉａ０を介して第１層メタル配線Ｍ１に結合され、さらにこの第１層メタル配線Ｍ１からコンタクトホールＣＯＮＴを介してｐチャンネル型ＭＯＳトランジスタ３０５の拡散層に結合される。

ここで、ｐチャネル型ＭＯＳトランジスタ３０５，３０７のソース電極は、それぞれ磁気抵抗素子３０３，３０４を介して第１電源端子３０９（セル電源線ＰＬ１）に結合されるため、ｐチャネル型ＭＯＳトランジスタ３０５，３０７の拡散層は、共通化されていない。換言すれば、ｐチャネル型ＭＯＳトランジスタ３０５，３０７は、互いに隣接するトランジスタ間で拡散層が分離されている。このように拡散層が分離されていることにより、ｐチャネル型ＭＯＳトランジスタ３０５，３０７のソース電極を、それぞれ個別的に上記磁気抵抗素子３０３，３０４に対応させることができる。

＜６トランジスタと２磁気抵抗セルの接続関係、データ保持＞
また、上記磁気抵抗素子３０３，３０４は、図５に示される場合と同様に、スピンの向きを変更可能なフリー層と、スピンの向きが固定されたピン層とを含んで成る。そして本例において磁気抵抗素子３０３は、フリー層側が上記第１電源端子に結合され、ピン層側が上記ｐチャネル型ＭＯＳトランジスタ３０３に結合され、磁気抵抗素子３０４は、フリー層側が上記第１電源端子３０９に結合され、ピン層側が上記ｐチャネル型ＭＯＳトランジスタ３０７に結合されて成る。上記磁気抵抗素子３０３，３０４を配置するのは、以下の理由による。

６ｔｒ＋２Ｒ型の上記磁気抵抗メモリセルＭＣは、待機時にトランジスタのリーク電流等によるわずかな電流以外の定常電流は流れない。しかし、電源投入後に、磁気抵抗素子３０３，３０４の状態によってラッチ回路３１２の保持状態が決定されるまでの間に、磁気抵抗素子３０３又は３０４に電子が流れることで状態が変化すると、情報を正しく保持することができないため注意を要する。

例えば低抵抗状態にある磁気抵抗素子の場合、高抵抗状態にある磁気抵抗素子に比べて多くの電子が流れやすいため、状態が変化しやすい。

そこで本例では、低抵抗状態にある磁気抵抗素子の状態を優先的に保護するようにしている。電源投入によって第１電源端子３０９に高電位側電源Ｖｄｄが供給される場合、ｐチャネル型ＭＯＳトランジスタ３０５，３０７側から第１電源端子３０９に向かって電子が流れることが考えられるため、このような電子の流れによって、低抵抗状態にある磁気抵抗素子の平行状態が維持されるようにすれば良い。

よって、磁気抵抗素子の平行状態を維持するには、ピン層側からフリー層に向かって電子を流せば良いので（図３（Ｄ）参照）、磁気抵抗素子３０３，３０４は、ピン層がｐチャネル型ＭＯＳトランジスタ３０５，３０７側になるように配置することになる。

尚、高抵抗状態にある磁気抵抗素子の場合、ピン層側からフリー層に向かって電子が流れることで、反平行状態（高抵抗状態）から平行状態（低抵抗状態）に遷移するように作用するが、高抵抗状態ゆえに、そこに流れる電子の量が少ないことから、状態の遷移には影響しないと考える。

＜６トランジスタと２磁気抵抗セルの書き込み動作１＞
次に、図１０に示される磁気抵抗メモリセルＭＣの書き換え手順について説明する。

図１２には、図１０に示される磁気抵抗メモリセルＭＣの書き換えにおける主要部の動作タイミングが示される。

説明の便宜上、書き換え前の状態として、磁気抵抗素子３０３は反平行状態（高抵抗状態）、磁気抵抗３０４は平行状態（低抵抗状態）になっているものとする。

リードライト信号Ｒ／Ｗがローレベルにされることで書き換えが指示される（ｔ１）。そして、図１１（Ａ）に示されるように、ビット線ＢＬ１がＶｄｄレベルからＶｓｓレベル（０Ｖレベル）に遷移され、ビット線ＢＬ１ＢもＶｄｄレベルからＶｓｓレベル（０Ｖレベル）に遷移される（ｔ２）。制御回路１８により、セル電源線ＰＬ１の電位がＶｗにされることで、第１電源端子２０７にこのＶｗが印加される（ｔ３）。ワード線ＷＬ１がＶｄｄレベル（選択レベル）にされ（ｔ４）、ｎチャネル型ＭＯＳトランジスタ３０１，３０２がオンされる。これにより、二つの磁気抵抗素子３０３，３０４は、同一方向に電子が流れることによって、抵抗の状態が同程度に揃えられる（ｔ５）。

次に、図１１（Ｂ）に示されるように、抵抗の状態を変えたい側のビット線（本例ではＢＬ１）の状態がＶｗレベルにされ（ｔ１１）、セル電源線ＰＬ１がＶｓｓレベル（０Ｖレベル）に遷移されることで（ｔ１０）、第１電源端子３０９がＶｓｓレベル（０Ｖレベル）にされる。これにより、ノードＳＮ１がＶｗレベルになり、磁気抵抗素子３０４にはフリー層ＦＬＹ側からピン層ＰＬＹに向かって電子が流れることによって、磁気抵抗素子３０４への書き込みが行われる。この書き込みにより、磁気抵抗素子３０４は低抵抗状態から高抵抗状態に遷移される。ここで、ｔ５〜ｔ１１は第１書き込み期間１２０１とされ、ｔ１０〜ｔ６は第２書き込み期間１２０２とされる。

そして、ワード線ＷＬ１がＶｓｓレベル（非選択レベル）にされ（ｔ６）、制御回路１８により、セル電源線ＰＬ１の電位がＶｄｄレベルにされる（ｔ７）。そして、ビット線ＢＬ１，ＢＬ１ＢがＶｄｄレベルにされ、Ｒ／Ｗ信号がハイレベルに戻される（ｔ９）。これにより、上記磁気抵抗メモリセルＭＣの書き換えが完了する。

つまり、２つの磁気抵抗を高抵抗状態と高抵抗状態より抵抗値の低い低抵抗状態の一方に揃えてから、一方の磁気抵抗の抵抗状態を変えるものである。

上記例では、２つの磁気抵抗を低抵抗状態とし、その後、他方の磁気抵抗を高抵抗状態とするものである。

このほかに、２つの磁気抵抗を高抵抗状態に揃えてから、一方の磁気抵抗の低抵抗状態を変えるものでもよい。

なお、実施の形態１で述べたように、ＶｄｄＶｄｄとＶＷが等しくても良い。

この書換え手順において、書換えしないワード線（非選択ワード線）の電位は、Ｖｓｓレベルとし、ビット線電位の影響が非選択ワード線のセルに伝わらないようにしておくのが望ましい。また書換えするワード線（選択ワード線）上にあって書換えしないビット（非選択ビット）のビット線の電位は、図１２の（ｔ１０）まではＶｗあるいはＶｄｄあるいは電圧の供給が停止された状態にしておくのが望ましく、特にＶｗとするのが良い。また（ｔ１０）から先はＶｓｓあるいは電圧の供給が停止された状態にしておくのが望ましく、特にＶｓｓとするのが良い。この電圧を選ぶことにより、選択ワード線上の非選択ビットの抵抗に流れる電流を阻止し、書換えによる非選択ビットの抵抗変化を防止できる。なおこの書換え手順においては、書換えしないビットの情報は第１電源端子の電圧がＶｓｓレベルになることでラッチされなくなる。また書換えしたビットには抵抗に記録された情報と逆の情報がラッチされる。そのため図３１に示す手順により、第１電源端子が共通のビットの情報を全てリフレッシュする必要がある。まず図３１（Ａ）に示すように対象となるセルの第１電源端子およびビット線ＢＬ１，ＢＬＢ１の電位をＶｓｓレベルに、ワード線ＷＬの電位をＶｄｄレベルにすることでストレージノードの電位を何れもＶｓｓレベルにする。次に、図３１（Ｂ）に示すようにワード線ＷＬの電位をＶｓｓレベルにして、第１電源端子をＶｄｄにすることで、抵抗に記憶されたデータをラッチすることが出来る。このときビット線ＢＬ，ＢＬＢの電位は、特に制限されないが、このシーケンスの後読み出し待機状態に移ることを考えて、Ｖｄｄレベルにしておくことが望ましい。なお図２４（Ａ）や（Ｂ）に示すように第１電源端子がワード線単位やビット線単位に分割されている場合は、書換えしたワード線やビット線のみをリフレッシュの対象とすれば良い。

＜６トランジスタと２磁気抵抗セルの書き込み動作２＞
次に、図１０に示される磁気抵抗メモリセルＭＣの別の書き換え手順について説明する。

図１４には、図１０に示される磁気抵抗メモリセルＭＣの書き換えにおける主要部の動作タイミングが示される。

説明の便宜上、書き換え前の状態として、磁気抵抗素子３０３は反平行状態（高抵抗状態）、磁気抵抗３０４は平行状態（低抵抗状態）になっているものとする。

リードライト信号Ｒ／Ｗがローレベルにされることで書き換えが指示される（ｔ１）。そして、図１３（Ａ）に示されるように、ビット線ＢＬ１がＶｄｄレベルからＶｓｓレベル（０Ｖレベル）に遷移され、ビット線ＢＬ１ＢがＶｄｄレベルからＶｓｓレベル（０Ｖレベル）に遷移される（ｔ２）。制御回路１８により、セル電源線ＰＬ１の電位がＶｗにされることで、第１電源端子２０７にこのＶｗが印加される（ｔ３）。ワード線ＷＬ１がＶｄｄレベル（選択レベル）にされ（ｔ４）、ｎチャネル型ＭＯＳトランジスタ３０１，３０２がオンされる。これにより、二つの磁気抵抗素子３０３，３０４は、同一方向に電子が流れることによって、抵抗の状態が同程度に揃えられる（ｔ５）。

次に、図１３（Ｂ）に示されるように、抵抗の状態を変えたい側のビット線（本例ではＢＬ１）の状態が２Ｖｗレベルにされる（ｔ１１）。このとき、セル電源線ＰＬ１がＶｗレベルとされ、第１電源端子３０９がＶｗレベルにされているため、磁気抵抗素子３０４には、フリー層側からピン層に向かって電子が流れることによって、磁気抵抗素子３０４への書き込みが行われる。この書き込みにより、磁気抵抗素子３０４は低抵抗状態から高抵抗状態に遷移される。

そして、ワード線ＷＬ１がＶｓｓレベル（非選択レベル）にされ（ｔ６）、制御回路１８により、セル電源線ＰＬ１の電位がＶｄｄレベルにされる（ｔ７）。そして、ビット線ＢＬ１，ＢＬ１ＢがＶｄｄレベルにされ、Ｒ／Ｗ信号がハイレベルに戻される（ｔ９）。これにより、上記磁気抵抗メモリセルＭＣの書き換えが完了する。ここで、ｔ５〜ｔ１１までが第１書き込み期間１４０１とされ、ｔ１１〜ｔ６までが第２書き込み期間１４０２とされる。

実施の形態１で述べたように、ＶＷ＝１／２Ｖｄｄとしても良い。

この書換え手順において、書換えしないワード線（非選択ワード線）の電位は、Ｖｓｓレベルとし、ビット線電位の影響が非選択ワード線のセルに伝わらないようにしておくのが望ましい。また書換えするワード線（選択ワード線）上にあって書換えしないビット（非選択ビット）のビット線の電位は、ＶｗあるいはＶｄｄあるいは電圧の供給が停止された状態にしておくのが望ましく、特にＶｗとすることによって、選択ワード線上の非選択ビットの抵抗に流れる電流を阻止し、書換えによる非選択ビットの抵抗変化を防止できる。なおこの書換え手順においては、書換えしないビットの情報はラッチされるが、書換えしたビットには抵抗に記録された情報と逆の情報がラッチされる。そのため＜６トランジスタと２磁気抵抗セルの書き込み動作１＞に示した如く、図３１に示す手順により書換えしたビットの情報をリフレッシュする必要がある。

＜６トランジスタと２磁気抵抗セルの読み出し動作＞
４トランジスタと２磁気抵抗セルの読み出し動作と同様である。

＜６トランジスタと２磁気抵抗セルの電源遮断後の立ち上げ＞
次に、図１０に示される磁気抵抗メモリセルＭＣの電源遮断後の立ち上げについて説明する。

６ｔｒ＋２Ｒ型の上記磁気抵抗メモリセルＭＣの場合、電源遮断により、ラッチ回路３１２でのラッチ状態が解除されてしまうため、次の電源投入の際に、磁気抵抗素子３０３，３０４の状態に基づいて、ラッチ回路３１２でのラッチ状態の復帰が行われる。

図１６には、図１０に示される磁気抵抗メモリセルＭＣの電源遮断後の立ち上げの際の動作タイミングが示される。

中間電位を防止するため、ビット線ＢＬ１，ＢＬ１Ｂが低電位側電源Ｖｓｓの電位レベル（０Ｖレベル）にされ（ｔ１）、セル電源線ＰＬ１がＶｓｓレベルにされる（ｔ２）。そして、ワード線ＷＬ１が高電位側電源Ｖｄｄにされ、ｎチャネル型ＭＯＳトランジスタ３０１，３０２がオンされることで、ノードＳＮ１，ＳＮ１Ｂの電位がどちらも０Ｖにされる。

次に、図１５（Ｂ）に示されるように、ワード線ＷＬ１が低電位側電源Ｖｓｓの電位レベル（０Ｖレベル）にされ（ｔ４）、セル電源線ＰＬ１が高電位側電源Ｖｄｄの電位レベルにされることで、第１電源端子３０９に高電位側電源Ｖｄｄが供給される（ｔ５）。この状態で、磁気抵抗素子３０３，３０４の抵抗差により、ノードＳＮ１，ＳＮ１Ｂの論理が決定され、その論理レベルがラッチ回路３１２にラッチされる（ｔ５）。これにより、磁気抵抗メモリセルＭＣの電源遮断後の立ち上げが完了する。それ以降、必要に応じて、記憶データの読み出しが可能とされる（ｔ６，ｔ７）。尚、ｔ５〜ｔ６までがデータラッチ期間１６０１とされ、ｔ６〜ｔ７までが読み出し準備期間１６０２とされ、ｔ７以降が読み出し期間１６０３とされる。

なお、ここでは電源遮断後の立ち上げシーケンスとして、抵抗に記憶されたデータをメモリセルに復帰する方法を説明したが、この方法は電源が遮断されている場合に限定されるわけではなく、データの復旧手段や信頼性を高める手段として活用することも出来る。

例えば保持されたデータがソフトエラー等により反転した場合に、その誤りを検出したり訂正したりすることが可能な半導体装置において、従来では訂正不可能な誤りを訂正する手段として活用することが出来る。例えば、パリティ符号を用いてデータを保持した場合、１ビットの誤りを検知できるが、それを訂正することは出来ず、Ｎビットまでの誤り訂正が可能なハミング符号を用いてデータを保持した場合、Ｎ＋１ビット以上の誤りは検知できるが、それを訂正することは出来ない。

しかしながら、磁気抵抗の抵抗値から再度データを修復できので、既存の誤り訂正符号を用いて訂正不可能な誤りであっても、それが検出できる限り訂正することが可能である。

よって、極めて信頼性の高い半導体装置を構築することが出来る。また、再度のデータ修復により、記憶ノードにラッチされたデータを一旦リセットし、改めて抵抗に保持されたデータをラッチし直すことにより、データをリフレッシュする手段として用いることも可能である。

なお、ここでは実施の形態２のメモリセルに対して説明したが、これは、実施の形態１のメモリセルに対しても、同様な動作を行うことができる。

＜フリー層とピン層の接続を入れ替えた場合＞
上記では、電源を投入してデータをメモリセル内でラッチする際に流れる電流によるデータ反転を防止するために、ピン層ＰＬＹ側をＭＯＳ側に接続する例を示した。

しかしながら、電源投入のシーケンスとして、ビット線からセル内の記憶ノードにＶｄｄ電位を与え、電源投入後に片方のノードを第２電源レベルに近づける方法も考えられる。

この場合にはむしろ、ピン層側を第１電源端子側に接続することが望ましい。

＜実施の形態２の作用効果＞
上記の例によれば、以下の作用効果を得ることができる。

（１）電源投入状態ではＳＲＡＭとして機能することで、書き込まれたデータを保持することができる。また、磁気抵抗素子３０３，３０４に情報が記憶されることで、電源遮断後においても、データを保持することができる。

（２）例えば１Ｔｒ＋１Ｒ型のメモリ素子は読み出し時に抵抗に電流が流れるため、読み出し電圧と電流が抵抗の書換え特性によって制限され、条件によっては読み出しによって情報が反転する虞れがある。また、読み出し電流は抵抗とＭＯＳトランジスタの直列抵抗に律速されるため、高速動作に適さない。これに対して、図１に示される磁気抵抗メモリセルＭＣを採用した半導体記憶装置においては、読み出し時には磁気抵抗素子にはほぼ電流が流れず、ｎチャネル型ＭＯＳトランジスタ３０６，３０８で賄われる。そのため読み出しによってデータが反転することが無い。また仮に放置中に磁気抵抗素子が変化するような異常なビット（リテンション）があったとしても、２つの抵抗の大小が逆転しない限り、データは破壊しないから、記憶データの安定性が確保される。

（３）書き換えが容易なため、ＳＲＡＭとしての利便性を失わない。

（４）上記磁気抵抗素子３０３は、ピン層側が上記ｎチャネル型ＭＯＳトランジスタ３０６に接続され、フリー層側が上記第１電源端子３０９に接続される。また、上記磁気抵抗素子３０４は、ピン層側が上記ｎチャネル型ＭＯＳトランジスタ３０８に接続され、フリー層側が上記第１電源端子３０９に接続される。このように接続することによって、図１０に示される磁気抵抗メモリセルＭＣの待機状態における記憶情報の安定化を図ることができる。

「実施の形態３」
次に、上記半導体記憶装置１００の適用例について説明する。

図２２には、半導体装置の一例とされるマイクロコンピュータが示される。

図２２に示されるマイクロコンピュータ２２０は、特に制限されないが、キャッシュメモリ（ＣＡＣＨ）２２１、タグ（ＴＡＧ）メモリ２２２、ＣＰＵ（中央処理装置）２２３、及びメインメモリ（ＭＭＥＭ）２２４を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。

上記ＣＰＵ２２３は、予め設定されたプログラムに従って所定の演算処理を実行する。メインメモリ２２４は、上記ＣＰＵ２２３での演算処理で使用される各種データなどが格納される。メインメモリ２２４には、図２３に示されるように、複数のワード線ＷＬ１，ＷＬ２と、複数のビット線ＢＬ１，ＢＬ２との交差箇所に、いわゆる１ｔｒ＋１Ｒ型のメモリセルＭＣが配置されて成る。１ｔｒ＋１Ｒ型のメモリセルＭＣは、１個の磁気抵抗素子２３２と、１個のｎチャネル型ＭＯＳトランジスタ２３１とが直列接続されて成る。磁気抵抗素子２３２は、強磁性材料を含んで成り、抵抗値の変化によって情報記憶を可能とする。メインメモリ２２４は、１ｔｒ＋１Ｒ型のメモリセルＭＣを含んで成るため、上記半導体記憶装置１００のように、４ｔｒ＋２Ｒ型のメモリセルＭＣや、６ｒ＋２Ｒ型のメモリセルＭＣを含んで成るものに比べて、読み出しに時間がかかる。キャッシュメモリ２２１には、上記半導体記憶装置１００が適用される。高速動作可能なキャッシュメモリ２２１には、ＣＰＵ２２３での使用頻度の高いデータが蓄積されることにより、低速なメインメモリ２２４へのアクセスを減らすことができ、処理を高速化することができる。タグメモリ２２２には、目的とするデータがキャッシュメモリ２２１に存在するか否かの判別を可能とするタグ情報が記憶されている。ＣＰＵ２２３は、メモリアクセスの際に、上記タグメモリ２２２のタグ情報をチェックし、目的とするデータがキャッシュメモリ２２１に存在する場合には、そのデータをキャッシュメモリ２２１から読み出す。しかし、目的とするデータがキャッシュメモリ２２１に存在しない場合には、目的とするデータをメインメモリ２２４から読み出す。このとき、メインメモリ２２４から読み出されたデータは、キャッシュメモリ２２１に書き込まれ、次回のメモリアクセスに備えられる。また、それに伴い、ダグメモリ２２２内のタグ情報が更新される。

このようなマイクロコンピュータ２２０において、キャッシュメモリ２２１は、高速動作が要求されるので、４ｔｒ＋２Ｒ型のメモリセルＭＣや、６ｒ＋２Ｒ型のメモリセルＭＣを含んで成る上記半導体記憶装置１００を適用するのが望ましい。それに対して、メインメモリ２２４は、アクセス速度よりも記憶容量が優先されるため、１ｔｒ＋１Ｒ型のメモリセルＭＣを使用することで、メインメモリ２２４のチップ占有面積を縮小するのが望ましい。

また、タグメモリに、ＳＲＡＭを用いる場合は、４ｔｒ＋２Ｒ型のメモリセルＭＣや、６ｒ＋２Ｒ型のメモリセルＭＣを用いるのが望ましい。

また、タグメモリに、ＣＡＭ(Context Addressable Memory）をも用いる場合も、ＳＲＡＭセルにトランジスタが更に追加されるものに対しては、上記ＳＲＡＭのラッチ部を適宜採用しても良い。

また、マイクロコンピュータを例に示したが、複数の機能が搭載されたいわゆるシステムオンチップへの適用しても良い。

「実施の形態４」
（１）図２４（Ａ）に示されるように、ワード線ＷＬ１，ＷＬ２に対応してセル電源線ＰＬ１，ＰＬ２を設け、ワード線ＷＬ１又はＷＬ２が選択レベルに駆動される場合にのみ、対応するセル電源線ＰＬ１，ＰＬ２を介して制御回路１８から電源供給を行うようにする。このようにすれば、非選択状態のワード線に対応するセル電源線を介して電源供給が行われないので、ワード線選択の有無にかかわらず、セル電源線ＰＬ１，ＰＬ２を介して全ての第１電源端子２０７に対して電源電圧の供給を行う場合に比べて、無駄な電流消費を抑えることができる。

（２）また、図２４（Ｂ）に示されるように、相補ビット線ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂに対応してセル電源線ＰＬ１，ＰＬ２を設け、読み出しや書き込みにかかるカラムアドレスにかかる相補ビット線に対応するセル電源線を介して制御回路１８から電源供給を行うようにしても、上記図２４（Ａ）に示される場合と同様に、無駄な電流消費を抑えることができる。

（３）図２５に示されるように、ワード線ＷＬ１，ＷＬ２に対応してセル電源線ＰＬ１，ＰＬ２を設け、ワード線ＷＬ１には、それに対応するセル電源線ＰＬ１を結合し、ワード線ＷＬ２には、それに対応するセル電源線ＰＬ２を結合するようにしても良い。かかる構成によれば、ワード線ＷＬ１又はＷＬ２が選択レベルに駆動される際に、それに対応するセル電源線ＰＬ１又はＰＬ２にも、対応するワード線を介して選択レベルの電圧が供給されるため、図２４（Ａ）の場合に比べて、制御回路１８の構成の簡略化を図ることができる。

「実施の形態５」
図１０に示される６ｒ＋２Ｒ型のメモリセルＭＣを含む半導体記憶装置１００においては、本来の不揮発性書き込みとは別に、揮発性書き込みを行うことができる。図２６には、この場合の動作タイミングが示される。半導体記憶装置１００の基本的な構成は、図１に示されるのと同様とされる。メモリセルＭＣは、図１０に示される６ｒ＋２Ｒ型とされる。従って、図１２、図１４、図１５に示されるシーケンスによる動作が可能とされる。しかし、本例では、図２６に示されるように、新たに揮発性ライトイネーブル信号／ＷＥが設けられ、この揮発性ライトイネーブル信号／ＷＥがローレベルにアサートされた場合に上記６ｒ＋２Ｒ型のメモリセルＭＣへの揮発性書き込みが行われる。すなわち、揮発性ライトイネーブル信号／ＷＥがローレベルにアサートされ（ｔ１）、ビット線ＢＬ１，ＢＬ１Ｂに書込み用データが伝達される（ｔ２）。この状態で、例えば図１０に示されるワード線ＷＬ１がＶｄｄレベル（選択レベル）に駆動されると（ｔ３）、ｎチャネル型ＭＯＳトランジスタ３０１，３０２がオン状態にされ、その場合の磁気抵抗素子３０３，３０４の状態にかかわらず、ラッチ回路３１には、上記ビット線ＢＬ１，ＢＬ１Ｂから伝達された書込み用データが書き込まれる（ｔ４）。次に、ワード線ＷＬ１がＶｓｓレベル（非選択レベル）にされ（ｔ５）、ビット線ＢＬ１，ＢＬ１ＢがＶｄｄレベルにされる（ｔ７）。ここで、ｔ４〜ｔ５は書き込み期間２６０１とされる。上記ラッチ回路３１の状態はそのまま保持される。しかし、電源電圧が遮断された場合には、上記ラッチ回路３１の状態は失われ、次に、電源が投入された場合には、図１６に示されるシーケンスに従って、磁気抵抗素子３０３，３０４の抵抗差により、ノードＳＮ１，ＳＮ１Ｂの論理が決定され、その論理レベルがラッチ回路３１２にラッチされる。

従って、図１０に示される６ｒ＋２Ｒ型のメモリセルＭＣを採用する場合には、不揮発性書き込みと、揮発性書き込みとの２通りの書き込みモードが実現されるため、ＣＰＵ２２３において、必要に応じて使い分ける。

「実施の形態６」
ＴＭＲ効果を発揮する磁気抵抗素子としては、図２に示される構成の他に、図４（Ａ）に示されるように、「ＰｔＭｎ」、「ＣｏＦｅ」、「Ｒｕ」、「ＣｏＦｅ」、「ＡｌＯｘ」、「ＮｉＦｅ」、「Ｒｕ」、「ＮｉＦｅ」が積層されて成るものや、二つの電極Ｔａ間に、「ＮｉＦｅＣｒ」、「ＰｔＭｎ」、「ＣｏＦｅ」、「Ｒｕ」、「ＣｏＦｅ」、「ＡｌＯｘ」、「ＣｏＦｅ」、「ＮｉＦｅ」が積層されて成るものを適用することができる。さらに具体的な例として、図３２（Ａ）〜（Ｆ）を用いて、６ＴＲ＋２抵抗素子に適用される場合の構造を説明する。いずれの図面においてもＰＭＯＳ側に接続される電極を図の下側に書いてあり、それを下部電極と呼ぶ。また、いずれの図面においても第１電源端子側に接続される電極を図の上側に書いてあり、それを上部電極と呼ぶ。

図３２（Ａ）に示される磁気抵抗素子は、下部電極としてＴａを用い、その上に反強磁性層としてＰｔＭｎ、ＰｔＭｎとの交換結合によって磁化の向きが固着されたＣｏＦｅ／Ｒｕ／ＣｏＦｅ層（この３層がシンセティックな反強磁性結合をすることで、磁化の固着をより安定にしている。ＰｔＭｎからこの３層まで全体でピン層ＰＬＹとして機能している。）、トンネル絶縁層ＴＩＮＳとなるＡｌＯｘ層、磁気記録層となるフリー層ＦＬＹとなるＣｏＦｅ、その上に上部電極Ｔａが積層される。フリー層の第１電源端子に対して逆側にトンネル絶縁層とピン層を配置することによって、前述の如くセル内の抵抗差をラッチする際に流れる電流によって、磁気抵抗が反転することを防止している。

図３２（Ｂ）に示される磁気抵抗素子は、下部電極のＴａとＰｔＭｎの間、およびフリー層ＦＬＹであるＣｏＦｅと上部電極Ｔａの間にそれぞれＮｉＦｅＣｒを挟んだ例が示される。フリー層ＦＬＹ、トンネル絶縁層ＴＩＮＳ、ピン層ＰＬＹの第一電源端子との位置関係は図３２（Ａ）の場合と同じであり、データをラッチする際の抵抗反転を防止している。この例のように、電極との接着性の向上や磁気的安定性を確保するために、電極材料間に別の材料を挟んでも構わない。また反強磁性層としてここではＰｔＭｎを用いた場合を示したが、ＩｒＭｎなど他の反強磁性材料を用いても構わない。

図３２（Ｃ）に示される磁気抵抗素子は、フリー層ＦＬＹを３層構造とし、上下の磁性層ＮｉＦｅが非磁性層Ｒｕを介してシンセティックな反強磁性結合をすることで、漏れ磁場などの外乱による磁化反転などに対して、より安定するようにしている。尚、フリー層ＦＬＹ、トンネル絶縁層ＴＩＮＳ、ピン層ＰＬＹの第一電源端子との位置関係は、図３２（Ａ），（Ｂ）に示される場合と同じであることは言うまでもない。

また、特開２００７−２７５７５号公報や特開２００１−１５６３５８号公報に示されているように、２層のピン層にフリー層が挟まれる構造であっても良い。図３２（Ｄ）〜（Ｆ）がこの構造に対応する。

図３２（Ｄ），（Ｅ）に示される例では、図３２（Ｃ）に対して新たにaで示される部分、すなわち非磁性体金属層ＭＮＮとピン層ＰＬＹ２が加わる形となる。いずれもＰＭＯＳに繋がる電極からフリー層ＦＬＹまでは、図３２（Ｃ）に示される構造とほぼ同様である。各部分の材料の組み合わせを若干変えている。大きな差異は、フリー層ＦＬＹから第１電源端子までの構造が図３２（Ｃ）の場合と異なることである。まず非磁性金属層ＮＭＭとしてＣｕやＲｕが積まれる。次にＣｏＦｅ／Ｒｕ／ＣｏＦｅの３層からなるシンセティックに反強磁性結合した強磁性／非磁性／強磁性の積層構造の上にＩｒＭｎやＰｔＭｎからなる反強磁性層を積層することにより、それら全体でピン層ＰＬＹ２として働く構造になっている。本構造では、フリー層ＦＬＹ上にＣｕやＲｕおよびピン層を積層することより、ピン層ＰＬＹ２を透過または反射してきたスピンの揃った電子がフリー層ＦＬＹに転送され、フリー層ＦＬＹに対し図中下側からのスピントルクのみならず上側からもスピントルクを作用させることによって、フリー層ＦＬＹの反転をより少ない電流密度で行える。

フリー層ＦＬＹの図中上部にはトンネル絶縁層がないため、トンネル磁気抵抗は、フリー層ＦＬＹと図中下部のピン層ＰＬＹ１のスピンの向きによって決定される。

従って、本例においては、フリー層ＦＬＹの上下にピン層が配置される構造だが、図３２（Ａ）に示される如く、フリー層ＦＬＹの第１電源端子に対して逆側にトンネル絶縁層ＴＩＮＳを配置することによって、前述の如くセル内の抵抗差をラッチする際に流れる電流で、磁気抵抗が反転することを防止している。

尚、ここでは上部および下部電極に近接する反強磁性体材料が、各事例内で同じになる材料を選んだが、フリー層ＦＬＹ上部と下部のピン層ＰＬＹ１のスピンの向きを最適に調整するために、ネール温度の違う反強磁性材料を上下で使い分けても構わない。

図３２（Ｆ）に示される例では、新たにｂで示される部分が加わる。図３２（Ｄ），（Ｅ）に示される場合と同様に、図３２（Ｃ）に示されるフリー層ＦＬＹ上部の構造を変更したものである。この場合フリー層ＦＬＹ上部には、非磁性金属層ではなくトンネル絶縁層ＴＩＮＳ２を用い、その上にＣｏＦｅ／Ｒｕ／ＣｏＦｅの３層からなるシンセティックに反強磁性結合した強磁性／非磁性／強磁性の積層構造とＰｔＭｎからなる反強磁性層を積層し全体としてピン層ＰＬＹ２として働く構造になっている。この場合フリー層ＦＬＹの上下にトンネル絶縁層ＴＩＮＳ１，ＴＩＮＳ２がくることで、磁気抵抗材料全体の抵抗値を高くすることができる。メモリに抵抗の情報をラッチする時に抵抗に流す電流を小さくすることで、誤って抵抗値が反転することを防止する効果が期待できる。また図中の上部のトンネル磁気抵抗をスピンの向きが同じ状態で比較して、下部より小さくすることで、磁気抵抗の誤反転を防止していることが大きな特徴である。

尚、図３２（Ａ）〜（Ｆ）示される例では、６Ｔｒ+２抵抗素子構造に接続する磁気抵抗の例を挙げたが、４Ｔｒ+２抵抗素子構造に接続する場合には、フリー層の第１電源端子側にトンネル絶縁層を設ける必要がある。従って具体的には示さないが、４Ｔｒ+２抵抗素子構造に接続する場合には、図の上側の電極をＭＯＳの記憶ノードとなる配線に接続し、図の下側の電極を第１電源端子に接続しなければならない。

また、ＴＭＲ効果を発揮するものではないが、ＧＭＲ（巨大磁気抵抗）効果を発揮するものとして、図４（Ｂ）に示されるように、「ＮｉＦｅＣｏ」、「ＣｏＦｅ」、「Ｃｕ」、「ＣｏＦｅ」、「ＦｉＦｅＣｏ」が積層されて成るものを挙げることができる。ＣＭＲ（超巨大磁気抵抗）効果を発揮する磁気抵抗素子として、図４（Ｃ）に示されるように、「ＰｒＣｒＭｎＯ３」や、「Ｃｒ ｄｏｐｅｎｄ ＳｒＴｉ（Ｚｒ）Ｏ３」や、「ＰｂＺｒＴｉＯ３」などを挙げることができる。

また、抵抗値を可逆的に変化させ、保持しうる抵抗素子として以下の例を挙げることが出来る。

電場誘起抵抗変化を用いる２元系酸化物として、図４（Ｄ）に示されるように、「Ｃｕ２Ｏ」、「ＮｉＯ」、「ＴｉＯ２」、「ＨｆＯ２」、「ＺｒＯ２」などを挙げることができる。

相変化を用いるカルコゲナイドとして、図４（Ｅ）に示されるように、「ＧｅＳｅＴｅ」を含んで成るものを挙げることができる。その他として、図４（Ｆ）に示されるように、「ＧｅＳｅ／Ａｇ」の積層体を挙げることができる。

「実施の形態７」
これまでの実施の形態に示した例では、抵抗素子２０３，２０４に流れる電子の向きを制御して、抵抗素子２０３，２０４の状態を変更することでデータの不揮発性書き込みを行うようにしていた。

しかし、抵抗素子にかかる電圧と時間の違いにより、抵抗素子の状態を変更することによって、不揮発性書き込みを行うことができる。この場合、例えば１０に示される抵抗素子３０３，３０４には、印加電圧と時間の違いにより抵抗状態を変更可能な抵抗材料例えばカルコゲナイト「ＧｅＳｅＴｅ」を用いる。図２７には、抵抗メモリセルＭＣの書き換えにおける主要部の動作タイミングが示される。

リードライト信号Ｒ／Ｗがローレベルにされることで書き換えが指示される（ｔ１）。そして、ビット線ＢＬ１がＶｄｄレベルからＶｓｓレベル（０Ｖレベル）に遷移され、ビット線ＢＬ１ＢがＶｄｄレベルからＶｗレベルに遷移される（ｔ２）。制御回路１８により、セル電源線ＰＬ１の電位がＶｗにされる（ｔ３）。そして、ワード線ＷＬ１がＶｄｄレベル（選択レベル）にされ（ｔ４）、ｎチャネル型ＭＯＳトランジスタ３０１，３０２がオンされ、時刻ｔ５までに、抵抗素子３０４の状態が変更されることで、ノードＳＮ１側の書き込みが完了される。次に、ビット線ＢＬ１がＶｅ（Ｖｅ＞Ｖｗ）に変更され、ビット線ＢＬ１ＢがＶｓｓレベル（０Ｖレベル）に変更される（ｔ５）。そして、制御回路１８により、セル電源線ＰＬ１の電位がＶｅにされ（ｔ６）、時刻ｔ７までに、ノードＳＮ１Ｂ側の抵抗素子３０３の状態が変更されることで、ノードＳＮ１Ｂ側の消去が行われる。

ここでｔ６からｔ７までの時間は例えば１００ｎｓｅｃとする。結晶化していて低抵抗であった材料に、書込みに比べ相対的に大きな電流（例えば200uA）を流すことで、一旦融点を越える温度にし、その後急速に冷却することで非晶質化させ、低抵抗から低抵抗より抵抗値の高い高抵抗への状態遷移を行っている。

ここではワード線レベルはＶｄｄレベルとしているが、晶質から非晶質への切り替えを確実に行うために、書込み時と電圧を変えても構わない。その場合は例えばｔ５までは前述の如く０．７Ｖとし、ｔ５から１．２Ｖに切り替えるなどの処置を講じればよい。

その後、ワード線ＷＬ１がＶｓｓレベル（非選択レベル）にされ（ｔ７）、制御回路１８により、セル電源線ＰＬ１の電位がＶｄｄレベルにされる（ｔ８）。そして、ビット線ＢＬ１，ＢＬ１ＢがＶｄｄレベルにされ（ｔ９）、Ｒ／Ｗ信号がハイレベルに戻される（ｔ１０）。尚、ｔ４〜ｔ５までの期間は書き込み期間２７０１とされ、ｔ６〜ｔ７までの期間は、消去期間２７０２とされる。

以上のように、電流の流れる向きは同じでも、電圧を変化させて電流量を変えることで、低抵抗状態と高抵抗状態を実現できる。

「実施の形態８」
半導体記憶装置１００において、データ書き換え後に、抵抗素子２０３，２０４や、３０３，３０４が所望の状態になっているか否かを確認するためのベリファイを行うように構成することができる。ベリファイは、相補ビット線をＶｓｓレベル（０Ｖレベル）にしてワード線を選択レベルに駆動し、所定時間内にセンスアンプで所望データを保持できるか否かによって行うことができる。図２８には、この場合の主要部における動作タイミングが示される。

先ず、中間電位となるのを防止するため、ビット線ＢＬ１，ＢＬ１ＢをＶｓｓレベル（０Ｖレベル）にされる（ｔ１）。そして、ＰＬ１がＶｓｓレベル（０Ｖレベル）に制御される（ｔ２）。その状態でワード線ＷＬ１が選択レベル（Ｖｄｄレベル）に駆動され、ノードＳＮ１，ＳＮ１ＢがＶｓｓレベル（０Ｖレベル）にされる（ｔ３）。この状態でワード線ＷＬ１が非選択レベル（０Ｖレベル）にされ（ｔ４）、ＰＬ１がＶｄｄレベルに制御される（ｔ５）。このとき、抵抗素子２０３，２０４（又は３０３，３０４）の状態により、ノードＳＮ１，ＳＮＢ１がハイ（Ｈ）レベル又はロー（Ｌ）レベルにラッチされる（ｔ５）。ビット線ＢＬ１，ＢＬ１Ｂが読み出し時の所定のレベル（ここではＶｄｄレベル）にされる（ｔ６）。そして、ワード線ＷＬ１が選択レベル（Ｖｄｄレベル）に駆動されて、セル内電位がビット線ＢＬ１，ＢＬ１Ｂに伝達される（ｔ７）。そして、時刻ｔ７からｔ８までの間に、ビット線ＢＬ１，ＢＬ１Ｂの電位がセンスアンプによってラッチされ、この電位が期待値と一致するか否かを判別することで、ベリファイが可能となる。上記ベリファイにおける主たる動作制御は、制御回路１８によって行うことができる。尚、ｔ５〜ｔ７まではデータラッチ期間２８０１とされ、ｔ７〜ｔ８まではベリファイ期間２８０２とされる。

「実施の形態９」
読み出し時に第１電源端子２０７（３０９）に通電するように制御することで、待機時の電力消費を抑えることができる。また、待機時に第１電源端子２０７（３０９）に通電されないことで、待機時のアルファ線ソフトエラーに起因する誤動作を回避することができる。

例えば、図１０に示される６ｒ＋２Ｒ型のメモリセルＭＣを含む半導体記憶装置１００においては、図２９（Ａ）に示されるように、待機状態において、電源供給が停止された状態では、ビット線ＢＬ１，ＢＬ１ＢがＶｓｓレベル（０Ｖレベル）とされ、第１電源端子３０９は、Ｖｓｓレベル（０Ｖレベル）とされる。次に、図２９（Ｂ）に示されるように、読み出しが行われる場合には、第１電源端子３０９に所定の電圧（例えばＶｄｄレベル）が供給され、それによって、磁気抵抗素子３０３，３０４の状態に応じた電位がラッチ回路３０２に保持される。そして、図２９（Ｃ）に示されるように、ビット線ＢＬ１，ＢＬ１ＢがＶｄｄレベルにされ、その後、図２９（Ｄ）に示されるように、ワード線ＷＬ１が選択レベルに駆動され、ｎチャネル型ＭＯＳトランジスタ３０１，３０２がオンされることで、データ読み出しが可能とされる。

「実施の形態１０」
図１に示されるメモリセルアレイ２３は、それぞれ選択可能な複数のメモリセルのかたまりであるメモリマットに分割することができる。分割された複数のマットは、アドレス信号をデコードして得たマット選択信号によって選択することができる。上記メモリマットは、複数のワード線と、上記ワード線に交差するように配置された複数のビット線と、上記ワード線と上記ビット線とが交差する箇所に配置された複数のメモリセルとを含む。そして選択されたメモリマットに対してのみ、上記磁気抵抗メモリセルにおける上記第１電源端子２０７や３０９への電圧供給を可能とするように構成することができる。このような電圧供給制御は、制御回路１８などによって行うことができる。

これにより、選択されたメモリマットは、選択により電流が流れるものの、非選択のメモリマットでの電流は抑制できる。

「実施の形態１１」
図３３には、図１０に示される磁気抵抗メモリセルの別のレイアウト状態が示される。図３４には、図３３におけるＣ−Ｃ’線の切断断面が示される。

図３３及び図３４に示される磁気抵抗メモリセルＭＣは、縦型トランジスタを用いたもので、以下のように構成される。

ｎチャネル型ＭＯＳトランジスタ３０１，３０２，３０６，３０８は、半導体基板３３４の主面に形成される。すなわち、半導体基板３３４の主面にはＰ型ウェル３３９が形成され、このＰ型ウェル３３９の素子分離溝３４０によって、長方形の活性領域３３７，３３８が規定される。ｎチャネル型ＭＯＳトランジスタ３０１，３０６は、一方の活性領域３３７に形成され、それらのソース、ドレインの一方が互いに共有される。ｎチャネル型ＭＯＳトランジスタ３０２，３０８は他方の活性領域３３８に形成され、それらのソース、ドレインの一方が互いに共有される。

上記ｐチャネル型ＭＯＳトランジスタ３０５，３０７は、縦型トランジスタであり、上記ｎチャネル型ＭＯＳトランジスタ３０１，３０２，３０６，３０８のそれぞれよりも上部に形成される。

ｐチャネル型ＭＯＳトランジスタ３０５，３０７は、下部半導体層（ドレイン）３４１、中間半導体層３４２、上部半導体層（ソース）３４３を積層した柱状の積層体と、この積層体の側壁にゲート絶縁膜ＧＩを介して形成されたゲート電極３４４とによって構成されている。なお、図３３及び図３４では、上記柱状の積層体は四角柱状として例示しているが、四角以上の多角柱状や円柱状としても良い。

上記ｐチャネル型ＭＯＳトランジスタ３０５のソース３４３は、コンタクトホール３４５を介して磁気抵抗素子３０３の下部電極３３３に結合され、磁気抵抗素子３０３の上部電極は、メタル層３３０に結合される。これと同様に、上記ｐチャネル型ＭＯＳトランジスタ３０７のソースは、コンタクトホールを介して磁気抵抗素子３０４の下部電極に結合され、磁気抵抗素子の上部電極は、メタル層３３０に結合される。メタル層３３０は、第１電源端子３０９に結合される。

このようにｐチャネル型ＭＯＳトランジスタ３０５，３０７を縦型トランジスタとし、その上部に磁気抵抗素子３０３，３０４を形成する構成では、プレーナー型のＳＲＡＭに比べて面積の縮小を図ることができる。つまり、従来のプレーナー型のＳＲＡＭの場合、電源端子がｐチャネル型ＭＯＳトランジスタの拡散層に接続されるため、その接続部分は互いに隣接するメモリセル間で共有される構成が基本とされる。この場合、電源とｐチャネル型ＭＯＳトランジスタとの間にセル毎に磁気抵抗素子を設けることはできないため、セル毎に磁気抵抗素子を設けるには、例えば図２０Ａ，図２０Ｂに示されるように、ｐチャネル型ＭＯＳトランジスタの拡散層をセル毎に独立させる必要がある。これに対して、図３３，図３４に示されるように、半導体基板の主面にｎチャネル型ＭＯＳトランジスタ３０１，３０２，３０６，３０８が形成され、その上部にｐチャネル型ＭＯＳトランジスタ３０５，３０７を形成する構成によれば、ｐチャネル型ＭＯＳトランジスタ３０５，３０７とそれに電源供給を行うための配線は、メモリセル内で独立に接続される。また、ｐチャネル型ＭＯＳトランジスタ３０５，３０７とそれに電源供給を行うための配線は、互いに隣接するセル間で互い独立となるため、レイアウトの変更を伴わずに、ｐチャネル型ＭＯＳトランジスタ３５，３７と電源との間に磁気抵抗素子３０３，３０４を配置することができる。このため、図３３，図３４に示される構成で不揮発性ＲＡＭを形成する場合、プレーナー型のＳＲＡＭに比べてセル面積が増加しないで済むという利点がある。

「実施の形態１２」 図３５及び図３６には、図１０に示される磁気抵抗メモリセルの別のレイアウト状態が示される。図３７には、図３５及び図３６におけるＤ−Ｄ’線の切断断面が示される。図３５は、ｎチャンネル型ＭＯＳトランジスタ３０１，３０２，３０６，３０８、ワードＷＬ１及び線ビット線ＢＬ１，ＢＬ１Ｂの部分を示し、図３６は、Ｐチャンネル型ＭＯＳトランジスタ３０５，３０７、及び磁気抵抗素子３０３，３０４の部分を示す。

ｎチャンネル型ＭＯＳトランジスタ３０１，３０２，３０６，３０８は、ｎ型シリコン基板８０９上のｐ型ウェル８１０に形成されており、それぞれのゲート電極はいずれも第１層目の導電膜とされる。ｎチャンネル型ＭＯＳトランジスタ３０６，３０８のゲート電極８０４ｄ，８０４ｅは、コンタクトホール８０２ｅ，８０２ｄを介してそれぞれのドレインであるｎ型不純物領域８０１ｃ’及び８０１ｄに接続される。特に制限されないが、ゲート電極はｎ型ｐ型の不純物が高濃度に添加されたポリシリコンやタングステン、あるいはモリブデンなどの高融点金属、又はこれらの高融点金属とシリコンの化合物やポリシリコンとシリサイドの複合膜とされる。ｎチャンネル型ＭＯＳトランジスタ３０６，３０８の共通ソースとなるｎ型不純物領域８０１ｅは、接地電位の配線とされる。

一方、ｐチャンネル型ＭＯＳトランジスタ３０５，３０７は、上記ｎチャンネル型ＭＯＳトランジスタ３０６，３０８上にシリコン酸化膜８１３を介して形成されている。第２層目のポリシリコン膜８１６ｂ，８１６ｆはｐチャンネル型ＭＯＳトランジスタ３０５，３０７のドレイン領域とされ、第２層目のポリシリコン膜は上記ｐチャンネル型ＭＯＳトランジスタのチャネル領域８１６a，８１６ｅとされ、第２層目のポリシリコン膜８１６ｃ，８１６ｇは上記Ｐチャンネル型ＭＯＳトランジスタのソース領域である。このポリシリコン膜８１６ｃ，８１６ｇは、それぞれ磁気抵抗素子３０３，３０４と接続するために、互いに独立した配線とされる。これにより、ポリシリコン層８１６ｃは、磁気抵抗素子３０３を介してメタル層３３０に結合される。同様にポリシリコン層８１６ｇは、磁気抵抗素子３０４を介してメタル層３３０に結合される。例えばポリシリコン層８１６ｃは、コンタクトホール８３０を介して磁気抵抗素子３０３の下部電極８３１に結合され、磁気抵抗素子３０３の上部電極３３１はメタル層３３０に結合される。

また、第２層目のポリシリコン８１６ｂ，８１６ｆは、コンタクトホール８１５ｂ，８１５ｃを介して記憶ノードの不純物領域８０１ｄ，８０１ｃ又はｎ型不純物領域８０１ｄ，８０１ｃに接続されたゲート電極８０４ｄ，８０４ｅに接続されており、さらにＰチャンネル型ＭＯＳトランジスタのゲート電極を形成している第３層目のポリシリコン膜８１８ａ，８１８ｂは、コンタクトホール８２４ａ，８２４ｂを介して、第２層目のポリシリコン膜８１６ｂ，８１６ｆに接続される。尚、８１１はシリコン酸化膜、８２２はチャネルストッパ層、８１９は絶縁膜である。

このようにｎチャネル型ＭＯＳトランジスタ３０６，３０８上にシリコン酸化膜８１３を介してｐチャネル型ＭＯＳトランジスタ３０５，３０７を形成し、その上に磁気抵抗素子３０３，３０４を形成するようにしても、実施の形態１１の場合と同様に、セル面積の増加を回避することができる。

「その他」
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

各実施の形態に分けて説明したが、各実施の形態内のみに留まるのではなく、各実施の形態内の一部もしくは全部を適宜他の実施の形態と組み合わせても良い。

例えば、実施の形態１や２等では、ビット線とメモリセルの記憶部を接続するトランジスタが２つの例（２２０１，２０２等）を示したが、１つにする場合や、３つ以上としても良い。

また、２元系酸化物等を用いた電場誘起抵抗変化によるメモリセルは、一般に抵抗素子への電圧のかけ方もしくは電流の流し方により抵抗値を変化させるので、各実施の形態を適用できる。

さらに、カルコゲナイド等を用いた相変化によるメモリは、一般に電圧をかける時間もしく電流を流す時間により抵抗素子の抵抗値を変化させる。これについても、適宜各実施の形態を適用しても良い。ただし、書き込み動作については、実施の形態７が望ましい。

また、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体装置に広く適用することができる。

本発明は、メモリセルを含む半導体装置に広く適用することができる。

Claims (31)

1. 高電位側電源の供給を可能とする第１電源端子と、
   低電位側電源の供給を可能とする第２電源端子と、
   それぞれ上記第１電源端子に結合された第１磁気抵抗素子及び第２磁気抵抗素子と、
   それぞれ上記第２電源端子に結合された第１トランジスタ及び第２トランジスタと、を含み、
   上記第１磁気抵抗素子と上記第１トランジスタとが直列接続され、この２つが直列に接続される第１接続ノードが上記第２トランジスタの制御端子に結合され、
   上記第２磁気抵抗素子と上記第２トランジスタとが直列接続され、この２つが直列に接続される第２接続ノードが上記第１トランジスタの制御端子に結合されたメモリセルを含む半導体装置であって、
   上記第１磁気抵抗素子及び上記第２磁気抵抗素子は、層に電流が流れることで層内のスピンの向きを変更可能なフリー層と、層に電流が流れても上記フリー層に比べ層内のスピンの向きが変化しにくいピン層とを含み、
   上記第１磁気抵抗素子は、フリー層側が上記第１トランジスタに結合され、ピン層側が上記第１電源端子に結合され、
   上記第２磁気抵抗素子は、フリー層側が上記第２トランジスタに結合され、ピン層側が上記第１電源端子に結合されて成ることを特徴とする半導体装置。
2. 上記第１接続ノードを第１ビット線に結合可能な第３トランジスタと、
   上記第２接続ノードを、上記第１ビット線と対の関係にある第２ビット線に結合可能な第４トランジスタと、を含む請求項１記載の半導体装置。
3. 高電位側電源の供給を可能とする第１電源端子と、
   低電位側電源の供給を可能とする第２電源端子と、
   それぞれ上記第１電源端子に結合された第１磁気抵抗素子及び第２磁気抵抗素子と、
   上記第１磁気抵抗素子に結合された第１トランジスタと、
   上記第２電源端子に結合された第２トランジスタと、
   上記第２磁気抵抗素子に結合された第３トランジスタと、
   上記第２電源端子に結合された第４トランジスタと、を含み、
   上記第１トランジスタと上記第２トランジスタとが直列接続され、上記３トランジスタと上記第４トランジスタとが直列接続され、上記第１トランジスタと上記第２トランジスタとが直列接続される第１ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合され、上記第３トランジスタと上記第４トランジスタとが直列接続される第２ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合された磁気抵抗素子を含むメモリセルを備えた半導体装置であって、
   上記第１磁気抵抗素子及び上記第２磁気抵抗素子は、層に電流が流れることで層内のスピンの向きを変更可能なフリー層と、層に電流が流れても上記フリー層に比べて層内のスピンの向きが変化しにくいスピンの向きが固定されたピン層とを含み、
   上記第１磁気抵抗素子は、フリー層側が上記第１電源端子に結合され、ピン層側が上記第１トランジスタに結合され、
   上記第２磁気抵抗素子は、フリー層側が上記第１電源端子に結合され、ピン層側が上記第３トランジスタに結合されて成ることを特徴とする半導体装置。
4. 上記第１接続ノードと、上記第３トランジスタ及び上記第４トランジスタの制御端子とを、第１ビット線に結合可能な第５トランジスタと、
   上記２接続ノードと、上記第１トランジスタ及び上記第２トランジスタの制御端子とを、上記第１ビット線と対の関係にある第２ビット線に結合可能な第６トランジスタと、を含む請求項３記載の半導体装置。
5. 第１の電源電位を供給する第１電源端子と、
   第１の電源電位より低い第２の電源電位を供給する第２電源端子と、
   それぞれ上記第１電源端子に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第１抵抗素子及び第２抵抗素子と、
   それぞれ上記第２電源端子に結合された第１トランジスタ及び第２トランジスタと、を含み、
   上記第１抵抗素子と上記第１トランジスタとが直列接続され、この２つが直列に接続される第１接続ノードが上記第２トランジスタの制御端子に結合され、
   上記第２抵抗素子と上記第２トランジスタとが直列接続され、この２つが直列に接続される第２接続ノードが上記第１トランジスタの制御端子に結合されたメモリセルを含む半導体装置であって、
   上記第１接続ノードを第１ビット線に結合可能な第３トランジスタと、
   上記第２直列接続ノードを、上記第１ビット線と相補レベルの関係にある第２ビット線に結合可能な第４トランジスタと、
   上記メモリセルへのデータの書き込み用情報が上記第１ビット線及び上記第２ビット線に蓄えられた状態で、上記第１電源端子の電圧レベルを、上記第１ビット線と上記第２ビット線との電圧レベルの間に調整することで上記メモリセルの書き換えを可能とする制御回路と、を含むことを特徴とする半導体装置。
6. 第１の電源電位を供給する第１電源端子と、
   第１の電源電位より低い第２の電源電位を供給する第２電源端子と、
   それぞれ上記第１電源端子に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第１抵抗素子及び第２抵抗素子と、
   それぞれ上記第２電源端子に結合された第１トランジスタ及び第２トランジスタと、を含み、
   上記第１抵抗素子と上記第１トランジスタとが直列接続され、この２つが直列に接続される第１接続ノードが上記第２トランジスタの制御端子に結合され、
   上記第２抵抗素子と上記第２トランジスタとが直列接続され、この２つが直列に接続される第２接続ノードが上記第１トランジスタの制御端子に結合されたメモリセルを含む半導体装置であって、
   上記第１接続ノードを第１ビット線に結合可能な第３トランジスタと、
   上記第２接続ノードを、上記第１ビット線と対の関係にある第２ビット線に結合可能な第４トランジスタと、
   上記メモリセルへの書き込み用情報が上記第１ビット線及び上記第２ビット線に蓄えられた状態で、上記第１電源端子の電圧レベルを、上記第１ビット線及び上記第２ビット線における一方のビット線レベルよりも他方のビット線レベルに近い電圧にした後、他方のビット線レベルよりも一方のビット線レベルに近い電圧に調整することによって、上記メモリセルの書き換えを可能とする制御回路と、を含む半導体装置。
7. 第１の電源電位を供給する第１電源端子と、
   第１の電源電位より低い第２の電源電位を供給する第２電源端子と、
   それぞれ上記第１電源端子に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第１抵抗素子及び第２抵抗素子と、
   上記第１抵抗素子に結合された第１トランジスタと、
   上記第２電源端子に結合された第２トランジスタと、
   上記第２抵抗素子に結合された第３トランジスタと、
   上記第２電源端子に結合された第４トランジスタと、を含み、
   上記第１トランジスタと上記第２トランジスタとが直列接続され、上記３トランジスタと上記第４トランジスタとが直列接続され、上記第１トランジスタと上記第２トランジスタとが直列に接続される第１接続ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合され、上記第３トランジスタと上記第４トランジスタとが直列接続される第２接続ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合されたメモリセルを含む半導体装置であって、
   上記第１接続ノードと、上記第３トランジスタ及び上記第４トランジスタの制御端子とを、第１ビット線に結合可能な第５トランジスタと、
   上記第２接続ノードと、上記第１トランジスタ及び上記第２トランジスタの制御端子とを、上記第１ビット線と対の関係にある第２ビット線に結合可能な第６トランジスタと、
   上記第１抵抗素子及び上記第２抵抗素子をいずれも一方の同じ状態にし、その後、一方の抵抗素子を他方の状態に変化させることで上記メモリセルの書き換えを可能とする制御回路と、を含んで成る半導体装置。
8. 上記制御回路は、上記第１ビット線及び上記第２ビット線の双方を上記第２電源端子の電圧レベルになるようにし、その状態で、上記第１電源端子の電圧レベルを、上記第１ビット線及び上記第２ビット線における上記書き込み用情報のハイレベルとローレベルとの中間レベルの電位に調整し、所定時間経過後に、上記メモリセルへの書き込み用情報が上記第１ビット線及び上記第２ビット線に蓄えられることで、上記メモリセルの書き換えが可能とされる請求項７記載の半導体装置。
9. 第１の電源電位を供給する第１電源と、
   第１の電源電位より低い第２の電源電位を供給する第２電源と、
   それぞれ上記第１電源に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第１抵抗素子及び第２抵抗素子と、
   上記第１抵抗素子に結合された第１トランジスタと、
   上記第２電源に結合された第２トランジスタと、
   上記第２抵抗素子に結合された第３トランジスタと、
   上記第２電源に結合された第４トランジスタと、を含み、
   上記第１トランジスタと上記第２トランジスタとが直列接続され、上記３トランジスタと上記第４トランジスタとが直列接続され、上記第１トランジスタと上記第２トランジスタとが直列接続される第１接続ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合され、上記第３トランジスタと上記第４トランジスタとが直列接続される第２接続ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合され、
   更に上記第１トランジスタと上記第２トランジスタとの直列接続ノードと、上記第３トランジスタ及び上記第４トランジスタの制御端子とを、第１ビット線に結合可能な第５トランジスタと、
   上記第３トランジスタと上記第４トランジスタとの直列接続ノードと、上記第１トランジスタ及び上記第２トランジスタの制御端子とを、上記第１ビット線と相補レベルの関係にある第２ビット線に結合可能な第６トランジスタと、が設けられたメモリセルを含む半導体装置であって、
   メモリセルへの電圧供給を制御する制御回路と、を含み、
   上記制御回路は、電源遮断後の立ち上げシーケンス制御モードを有し、
   立ち上げシーケンス制御モードでは、上記第１電源の電圧レベルと、上記第１ビット線及び上記第２ビット線の電圧レベルとが、上記第２電源の電圧レベルに等しくされ、その状態で、上記第５トランジスタ及び上記第６トランジスタが導通されることで、上記第２トランジスタの制御端子の電位と、上記第４トランジスタの制御端子の電位とが揃えられ、その後、第１抵抗素子及び第２抵抗素子の抵抗状態に従って、上記第２トランジスタの制御端子の電位と、上記第４トランジスタの制御端子の電位が復帰されることを特徴とする半導体装置。
10. 第１の電源電位を供給する第１電源と、
    第１の電源電位より低い第２の電源電位を供給する第２電源と、
    それぞれ上記第１電源に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第１抵抗素子及び第２抵抗素子と、
    それぞれ上記第２電源に結合された第１トランジスタ及び第２トランジスタと、を含み、
    上記第１抵抗素子と上記第１トランジスタとが直列接続され、この２つが直列に接続される第１接続ノードが上記第２トランジスタの制御端子に結合され、
    上記第２抵抗素子と上記第２トランジスタとが直列接続され、この２つが直列に接続される第２接続ノードが上記第１トランジスタの制御端子に結合され、
    更に上記第１接続ノードを第１ビット線に結合可能な第３トランジスタと、
    上記第２接続ノードを、上記第１ビット線と対の関係にある第２ビット線に結合可能な第４トランジスタと、が設けられたメモリセルを含む半導体装置であって、
    上記メモリセルへの電圧供給を制御する制御回路を含み、
    上記制御回路は、電源遮断後の立ち上げシーケンス制御モードを有し、
    立ち上げシーケンス制御モードでは、上記第１電源の電圧レベルと、上記第１ビット線及び上記第２ビット線の電圧レベルとが、上記第２電源の電圧レベルに等しくされ、その状態で、上記第３トランジスタ及び上記第４トランジスタが導通されることで、上記第３トランジスタの制御端子の電位と、上記第４トランジスタの制御端子の電位とが揃えられ、その後、第１抵抗素子及び第２抵抗素子の抵抗状態に従って、上記第３トランジスタの制御端子の電位と、上記第４トランジスタの制御端子の電位が復帰されることを特徴とする半導体装置。
11. 複数のワード線と、
    上記ワード線に交差するように配置された複数のビット線と、を含み、
    上記メモリセルは、上記ワード線と上記ビット線とに結合されるとともに、マトリクス状に複数配置され、
    上記ワード線が共有される複数の上記メモリセル毎に上記第１電源端子への電圧供給を可能とする複数の電圧供給ラインが設けられる請求項２又は４に記載の半導体装置。
12. 上記電圧供給ラインは、それに対応する上記ワード線に結合されて成る請求項１１記載の半導体装置。
13. 複数のワード線と、
    上記ワード線に交差するように配置された複数のビット線と、を含み、
    上記メモリセルは、上記ワード線と上記ビット線とに結合されるとともに、マトリクス状に複数配置され、
    上記ビット線が共有される複数の上記磁気抵抗メモリセル毎に上記第１電源端子への電圧供給を可能とする複数の電圧供給ライン設けられる請求項２又は４に記載の半導体装置。
14. それぞれ選択可能な複数のメモリマットを含み、
    上記メモリマットは、上記メモリセルがマトリクス状に複数配列されて成り、
    選択されたメモリマットに対して、上記磁気抵抗メモリセルにおける上記第１電源端子への電圧供給を可能とする制御回路を含む請求項２又は４に記載の半導体装置。
15. 第１メモリ又は第２メモリ及び第３メモリと、
    上記第１メモリ又は第２メモリ及び第３メモリにアクセス可能な中央処理装置と、を含む半導体装置であって、
    上記第１メモリは、第１の電源電位を供給する第１電源と、
    第１の電源電位より低い第２の電源電位を供給する第２電源と、
    それぞれ上記第１電源に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第１抵抗素子及び第２抵抗素子と、
    上記第１抵抗素子に結合された第１トランジスタと、
    上記第２電源に結合された第２トランジスタと、
    上記第２抵抗素子に結合された第３トランジスタと、
    上記第２電源に結合された第４トランジスタと、を含み、
    上記第１トランジスタと上記第２トランジスタとが直列接続され、上記３トランジスタと上記第４トランジスタとが直列接続され、上記第１トランジスタと上記第２トランジスタとが直列接続される第１接続ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合され、上記第３トランジスタと上記第４トランジスタとが直列接続される第２接続ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合され、
    更に上記第１トランジスタと上記第２トランジスタとが直列接続される第３接続ノードと、上記第３トランジスタ及び上記第４トランジスタの制御端子とを、第１ビット線に結合可能な第５トランジスタと、
    上記第３トランジスタと上記第４トランジスタとが直列接続される第４接続ノードと、上記第１トランジスタ及び上記第２トランジスタの制御端子とを、上記第１ビット線と相補レベルの関係にある第２ビット線に結合可能な第６トランジスタと、が設けられて成り、
    上記第２メモリは、第３の電源電位を供給する第３電源と、
    第３の電源電位より低い第４の電源電位を供給する第４電源と、
    それぞれ上記第３電源に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第３抵抗素子及び第４抵抗素子と、
    それぞれ上記第３電源に結合された第７トランジスタ及び第８トランジスタと、を含み、
    上記第３抵抗素子と上記第７トランジスタとが直列接続され、この２つが直列に接続される第５接続ノードが上記第８トランジスタの制御端子に結合され、
    上記第４抵抗素子と上記第８トランジスタとが直列接続され、この２つが直列に接続される第６接続ノードが上記第７トランジスタの制御端子に結合され、
    更に上記第５接続ノードを第３ビット線に結合可能な第９トランジスタと、
    上記第６接続ノードを、上記第３ビット線と対の関係にある第４ビット線に結合可能な第９トランジスタと、が設けられたメモリセルを含んで成り、
    上記第３メモリは、ひとつの抵抗素子に、ひとつのトランジスタが直列接続されて成るメモリセルを含んで成る半導体装置。
16. 上記メモリセルにアクセス可能な中央処理装置を含み、
    上記メモリセルに対するアクセスモードとして、上記第１抵抗素子及び上記第２抵抗素子の抵抗状態の変化を伴わずに上記メモリセルへの情報書込みを行う揮発書き込みモードと、
    上記第１抵抗素子又は上記第２抵抗素子の抵抗状態の変化を伴って上記メモリセルへの情報書込みを行う不揮発書き込みモードと、を含む請求項３記載の半導体装置。
17. 第１の電源電位を供給する第１電源と、
    第１の電源電位より低い第２の電源電位を供給する第２電源と、
    それぞれ上記第１電源に結合され、電気的、可逆的にその抵抗値を変化させ保持することが可能な第１抵抗素子及び第２抵抗素子と、
    それぞれ上記第２電源に結合された第１トランジスタ及び第２トランジスタと、を含み、
    上記第１抵抗素子と上記第１トランジスタとが直列接続され、この２つが直列に接続される第１接続ノードが上記第２トランジスタの制御端子に結合され、
    上記第２抵抗素子と上記第２トランジスタとが直列接続され、この２つが直列に接続される第２接続ノードが上記第１トランジスタの制御端子に結合され、
    更に上記第１接続ノードを第１ビット線に結合可能な第３トランジスタと、
    上記第２接続ノードを、上記第１ビット線と対の関係にある第２ビット線に結合可能な第４トランジスタと、が設けられたメモリセルを含み、
    上記第１ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第３トランジスタ及び上記第４トランジスタが導通されることで、上記第１抵抗素子の書き換えが可能とされ、
    上記第２ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第３トランジスタ及び上記第４トランジスタが導通されることで、上記第２抵抗素子の書き換えが可能とされる半導体装置。
18. 高電位側電源の供給を可能とする第１電源端子と、
    低電位側電源の供給を可能とする第２電源端子と、
    それぞれ上記第１電源端子に結合された第１抵抗素子及び第２抵抗素子と、
    上記第１抵抗素子に結合された第１トランジスタと、
    上記第２電源端子に結合された第２トランジスタと、
    上記第２抵抗素子に結合された第３トランジスタと、
    上記第２電源端子に結合された第４トランジスタと、を含み、
    上記第１トランジスタと上記第２トランジスタとが直列接続され、上記３トランジスタと上記第４トランジスタとが直列接続され、上記第１トランジスタと上記第２トランジスタとの直列接続ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合され、上記第３トランジスタと上記第４トランジスタとの直列接続ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合されたメモリセルであって、
    上記第１トランジスタと上記第２トランジスタとの直列接続ノードと、上記第３トランジスタ及び上記第４トランジスタの制御端子とを、第１ビット線に結合可能な第５トランジスタと、
    上記第３トランジスタと上記第４トランジスタとの直列接続ノードと、上記第１トランジスタ及び上記第２トランジスタの制御端子とを、上記第１ビット線と対の関係にある第２ビット線に結合可能な第６トランジスタと、が設けられたメモリセルを含み、
    上記第１ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第５トランジスタ及び上記第６トランジスタが導通されることで、上記第１抵抗素子の書き換えが可能とされ、
    上記第２ビット線と、上記第１電源端子との間に所定の電位差が与えられた状態で、上記第５トランジスタ及び上記第６トランジスタが導通されることで、上記第２抵抗素子の書き換えが可能とされる半導体装置。
19. 上記メモリセルの書き換え後にベリファイを可能とする制御回路を含む請求項５，６，７，８，１７又は１８記載の半導体装置。
20. 上記メモリセルからの読み出しモードとして、読み出しが指示された際、上記第１電源端子への電圧供給が停止されている状態から上記第１電源端子への電圧供給が供給され、その後メモリセルからの読み出しを可能とする第１読み出しモードと、
    読み出しが指示された際、上記第１電源端子への電圧供給が供給された状態からの読み出しを可能とする第２読み出しモードと、を含む請求項１乃至４の何れか１項記載の半導体装置。
21. 上記第１メモリ又は上記第２メモリは、上記中央処理装置によって上記第３メモリから情報を読み出す際のキャッシュメモリとして機能する請求項１５記載の半導体装置。
22. 上記第１メモリ又は上記第２メモリ及び上記第３メモリは、相互にデータのやり取り可能に結合されて成る請求項１５記載の半導体装置。
23. 上記第１トランジスタ及び上記第３トランジスタは、互いに隣接するトランジスタ間で拡散層が分離されて成る請求項３記載の半導体装置。
24. 上記各磁気抵抗素子のフリー層は、上記ピン層と、このピン層と別に設けられた第２のピン層とに挟まれるようにそれぞれ形成され、
    上記第１磁気抵抗素子のフリー層は、上記第２のピン層を介して、上記第１トランジスタに結合され、
    上記第２磁気抵抗素子のフリー層は、上記第２のピン層を介して、上記第２トランジスタに結合される請求項１又は２記載の半導体装置。
25. 上記各磁気抵抗素子のフリー層は、上記ピン層と、このピン層と別に設けられた第２のピン層とに挟まれるようにそれぞれ形成され、
    上記第１磁気抵抗素子のフリー層は、上記第２のピン層を介して、上記第１電源端子に結合され、
    上記第２磁気抵抗素子のフリー層は、上記第２のピン層を介して上記第１電源端子に結合される請求項３又は４記載の半導体装置。
26. 高電位側電源の供給を可能とする第１電源端子と、
    低電位側電源の供給を可能とする第２電源端子と、
    それぞれ上記第１電源端子に結合された第１抵抗素子及び第２抵抗素子と、
    それぞれ上記第２電源端子に結合された第１トランジスタ及び第２トランジスタと、を含み、
    上記第１抵抗素子と上記第１トランジスタとが直列接続され、この２つが直列に接続される第１接続ノードが上記第２トランジスタの制御端子に結合され、
    上記第２抵抗素子と上記第２トランジスタとが直列接続され、この２つが直列に接続される第２接続ノードが上記第１トランジスタの制御端子に結合されたメモリセルを含む半導体装置であって、
    上記第１抵抗素子及び上記第２抵抗素子は、抵抗素子に電子を注入する向きによって、その抵抗値が変化させうる抵抗素子であり、
    上記第１電源端子側から上記抵抗素子に電子を注入することによって、高抵抗状態から低抵抗状態への変化が可能とされ、上記抵抗素子の逆側から電子を注入することによって、低抵抗状態から高抵抗状態への変化が可能とされることを特徴とする半導体装置。
27. 高電位側電源の供給を可能とする第１電源端子と、
    低電位側電源の供給を可能とする第２電源端子と、
    それぞれ上記第１電源端子に結合された第１抵抗素子及び第２抵抗素子と、
    上記第１抵抗素子に結合された第１トランジスタと、
    上記第２電源端子に結合された第２トランジスタと、
    上記第２抵抗素子に結合された第３トランジスタと、
    上記第２電源端子に結合された第４トランジスタと、を含み、
    上記第１トランジスタと上記第２トランジスタとが直列接続され、上記３トランジスタと上記第４トランジスタとが直列接続され、上記第１トランジスタと上記第２トランジスタとが直列接続される第１ノードが上記第３トランジスタ及び上記第４トランジスタの制御端子に結合され、上記第３トランジスタと上記第４トランジスタとが直列接続される第２ノードが上記第１トランジスタ及び上記第２トランジスタの制御端子に結合された抵抗素子を含むメモリセルを備えた半導体装置であって、
    上記第１抵抗素子及び上記第２抵抗素子は、抵抗素子に電子を注入する向きによって、その抵抗値が変化させうる抵抗素子とされ、第１電源端子側から上記抵抗素子に電子を注入することによって低抵抗状態から高抵抗状態への変化が可能とされ、抵抗素子の逆側から電子を注入することによって高抵抗状態から低抵抗状態への変化が可能とされることを特徴とする半導体装置。
28. 電源が投入された状態での待機状態として、上記第１電源端子、上記第１ビット線、および上記第２ビット線への電圧の供給が停止された状態にあるモードを含む請求項２又は４記載の半導体装置。
29. 上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタは、半導体基板の主面に形成され、上記第１トランジスタ及び上記第３トランジスタは、上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタのそれぞれよりも上部に形成され、上記第１トランジスタと上記第１電源端子との間に上記第１磁気抵抗素子が介在され、上記第３トランジスタと上記第１電源端子との間に上記第２磁気抵抗素子が介在されて成る請求項４記載の半導体装置。
30. 上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタは、半導体基板の主面に形成され、上記第１トランジスタ及び上記第３トランジスタは、上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタのそれぞれよりも上部に形成され、
    上記第１トランジスタは、上記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、上記第１積層体の側壁部に形成されたゲート電極とを有し、
    上記第３トランジスタは、上記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、上記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
    上記第１トランジスタのソースは、上記第１積層体よりも上部に形成された上記第１磁気抵抗素子を介して上記第１電源端子に接続され、
    上記第３トランジスタのソースは、上記第１積層体よりも上部に形成された上記第２磁気抵抗素子を介して上記第１電源端子に接続されて成る請求項４記載の半導体装置。
31. 上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタは、半導体基板の主面に形成され、上記第１トランジスタ及び上記第３トランジスタは、上記第２トランジスタ、上記第４トランジスタ、上記第５トランジスタ、及び上記第６トランジスタのそれぞれよりも上部に形成され、上記第１トランジスタと上記第１磁気抵抗素子とが接続される配線と、上記第３トランジスタと上記第２磁気抵抗素子とが接続される配線とは、上記メモリセル内および隣接するメモリセルとの間においてそれぞれ独立して形成された請求項４記載の半導体装置。

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