JP2020187811A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上する。【解決手段】実施形態の半導体記憶装置１は、抵抗変化素子３０を含むメモリセルＭＣと、メモリセルＭＣに電圧を印加してデータを書き込むライトドライバＷＤと、それぞれの長さが第１時間である第１書き込みと第２書き込みとを実行する制御回路１２とを備える。第１書き込みにおいて、ライトドライバＷＤは、メモリセルＭＣに第１電圧を第２時間印加し、第１電圧と異なる第２電圧を第３時間印加する。第２書き込みにおいて、ライトドライバＷＤは、メモリセルＭＣに第１電圧を第２時間よりも長く且つ第３時間よりも長い第４時間印加する。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。

抵抗変化素子を有する半導体記憶装置が知られている。

特開２０１８−１５６５５６号公報

動作信頼性を向上する。

実施形態の半導体記憶装置は、抵抗変化素子を含むメモリセルと、メモリセルに電圧を印加してデータを書き込むライトドライバと、それぞれの長さが第１時間である第１書き込みと第２書き込みとを実行する制御回路とを備える。第１書き込みにおいて、ライトドライバは、メモリセルに第１電圧を第２時間印加し、第１電圧と異なる第２電圧を第３時間印加する。第２書き込みにおいて、ライトドライバは、メモリセルに第１電圧を第２時間よりも長く且つ第３時間よりも長い第４時間印加する。

実施形態に係る半導体記憶装置を含むメモリシステムの構成例を示すブロック図。 実施形態に係る半導体記憶装置の構成例を示すブロック図。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置の備えるメモリセルの構成を説明するための模式図。 実施形態に係る半導体記憶装置の読み出し動作を説明するためのフローチャート。 実施形態に係る半導体記憶装置の破壊読み出し動作を説明するためのフローチャート。 実施形態に係る半導体記憶装置の書き戻し動作を説明するためのフローチャート。 実施形態に係る半導体記憶装置のエラーが有った場合における書き戻し動作を説明するためのタイミングチャート。 実施形態に係る半導体記憶装置のエラーが無かった場合における書き戻し動作を説明するためのタイミングチャート。 実施形態の比較例に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャート。 実施形態に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャート。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［実施形態］
以下に、実施形態に係る半導体記憶装置１について説明する。

［１］半導体記憶装置１の構成
［１−１］半導体記憶装置１を含むメモリシステムＭＳの全体構成
図１は、実施形態に係る半導体記憶装置１を含むメモリシステムＭＳの構成例を示している。図１に示すように、メモリシステムＭＳは、半導体記憶装置１とメモリコントローラ２とを備えている。メモリシステムＭＳは、外部のホスト機器３に接続され、ホスト機器３からの命令に応じて各種動作を実行する。

半導体記憶装置１は、抵抗変化素子をメモリセルとして使用し、データを不揮発に保持する。抵抗変化素子としては、例えば磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）による磁気抵抗効果を有する素子が使用される。磁気抵抗効果を有する素子は、例えばＭＴＪ素子、又は磁気抵抗効果素子と呼ばれる。半導体記憶装置１の詳細な構成については後述する。

メモリコントローラ２は、例えばＳｏＣ（System on Chip）であり、ホスト機器３からの命令に応答して半導体記憶装置１に対してデータの読み出しや、データの書き込み等を命令する。また、メモリコントローラ２は、ホストインターフェイス２０、ＣＰＵ（Central Processing Unit）２１、ＥＣＣ（Error Correction Code）回路２２、ＲＡＭ（Random Access Memory）２３、データバッファ２４、及びデバイスインターフェイス２５を備えている。

ホストインターフェイス２０は、ホスト機器３と接続され、メモリコントローラ２及びホスト機器３間のデータ、コマンド、及びアドレスの転送を制御する回路である。

ＣＰＵ２１は、メモリコントローラ２全体の動作を制御する。ＣＰＵ２１は、例えばホスト機器３から受信した書き込み命令に応答して、半導体記憶装置１に対する書き込みコマンドを発行する。また、ＣＰＵ２１は、半導体記憶装置１のメモリ空間を管理するための様々な処理を実行する。

ＥＣＣ回路２２は、データのエラー訂正処理を実行する。書き込み動作時においてＥＣＣ回路２２は、外部のホスト機器から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時においてＥＣＣ回路２２は、半導体記憶装置１から受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出及び訂正する。

ＲＡＭ２３は、例えばＳＲＡＭ（Static Random Access Memory）等の揮発性のメモリである。ＲＡＭ２３は、ＣＰＵ２１の作業領域として使用され、例えば半導体記憶装置１を管理するためのファームウェアや各種管理テーブル等を保持する。

データバッファ２４は、ホストインターフェイス２０を介して外部のホスト機器から受信したデータを一時的に保持する。また、データバッファ２４は、デバイスインターフェイス２５を介して半導体記憶装置１から受信したデータを一時的に保持する。

デバイスインターフェイス２５は、半導体記憶装置１と接続され、メモリコントローラ２及び半導体記憶装置１間のデータ、コマンド、及びアドレスの転送を制御する回路である。

［１−２］半導体記憶装置１の構成
図２は、実施形態に係る半導体記憶装置１の構成例を示している。図２に示すように、半導体記憶装置１は、メモリセルアレイ１０、入出力回路１１、制御回路１２、ページバッファ１３、ロウデコーダ１４、読み書き回路１５、及びカレントシンク１６を備えている。

メモリセルアレイ１０は、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のソース線ＳＬとを含む。複数のビット線ＢＬは、それぞれ複数のソース線ＳＬと組み合わされる。複数のメモリセルＭＣのそれぞれは、行（row）及び列（column）に対応づけられ、１本のワード線ＷＬと、１組のビット線ＢＬ及びソース線ＳＬとに接続される。複数のワード線のそれぞれは、行に対応づけられる。ビット線ＢＬとソース線ＳＬとの組のそれぞれは、列に対応づけられる。同一行にある複数のメモリセルＭＣは、同一のワード線ＷＬに接続される。同一列にある複数のメモリセルＭＣは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。メモリセルアレイ１０の詳細な構成については後述する。

入出力回路１１は、メモリコントローラ２から受信した各種信号を、制御回路１２及びページバッファ１３へと送信する。また、入出力回路１１は、制御回路１２及びページバッファ１３から受信した各種情報を、メモリコントローラ２へと送信する。

制御回路１２は、半導体記憶装置１全体の動作を制御する。具体的には、制御回路１２は、ページバッファ１３、ロウデコーダ１４、読み書き回路１５、及びカレントシンク１６を制御する。例えば、制御回路１２は、入出力回路１１から転送されたコマンドに基づいて、読み出し動作、書き込み動作等を実行する。

ページバッファ１３は、入出力回路１１を介してメモリコントローラ２と送受信するデータを一時的に保持する。具体的には、ページバッファ１３は、入出力回路１１から受信したデータを一時的に保持し、読み書き回路１５へ送信する。ページバッファ１３は、読み書き回路１５から受信したデータを一時的に保持し、入出力回路１１へ送信する。

ロウデコーダ１４は、ワード線ＷＬの電圧を制御する。具体的には、ロウデコーダ１４は、制御回路１２の制御に基づいて、ワード線ＷＬを選択する。そして、ロウデコーダ１４は、選択したワード線ＷＬに、データの書き込み及び読み出し等の動作に必要な電圧を印加する。

読み書き回路１５は、複数のビット線ＢＬと複数のソース線ＳＬとに接続され、メモリセルに対するデータの読み出しとデータの書き込みとを制御する。読み書き回路１５の詳細については後述する。

カレントシンク１６は、ソース線ＳＬと接地線との間の接続を制御する。例えば、カレントシンク１６は、センスアンプＳＡがデータを読み出す際に、制御回路１２の制御に基づいて、ソース線ＳＬを接地電位とする。

［１−３］メモリセルアレイ１０の回路構成
図３は、実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ１０の回路構成の一例を示している。図３に示すように、例えば複数のメモリセルＭＣは、メモリセルアレイ１０内において行列状に配置される。ワード線ＷＬ０、ＷＬ１、…、ＷＬｍ（ｍは正の整数）のそれぞれが、メモリセルアレイの行に対応して設けられる。ビット線ＢＬ０とソース線ＳＬ０との組、ビット線ＢＬ０とソース線ＳＬ１との組、…、ビット線ＢＬｎとソース線ＳＬｎ（ｎは正の整数）との組のそれぞれが、メモリセルアレイの列に対応して設けられる。

各メモリセルＭＣは、抵抗変化素子３０と、選択トランジスタ３１とを含む。抵抗変化素子３０は、例えば磁気抵抗効果素子である。選択トランジスタ３１は、ワード線ＷＬの電圧に基づいて、抵抗変化素子３０とソース線ＳＬとを電気的に接続又は遮断する。抵抗変化素子３０の一端は、ビット線ＢＬと接続されている。抵抗変化素子３０の他端は、選択トランジスタ３１の一端と接続されている。選択トランジスタ３１の他端は、ソース線ＳＬと接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬと接続されている。

読み書き回路１５は、複数のセンスアンプＳＡ及び複数のライトドライバＷＤを含む。各センスアンプＳＡは、２種類の電圧を保持可能な電圧保持部と、保持した２種類の電圧の差を増幅するアンプとを含む。複数のセンスアンプＳＡは、複数のビット線ＢＬにそれぞれ対応して設けられる。各センスアンプＳＡは、対応するビット線ＢＬと接続される。センスアンプＳＡは、ビット線ＢＬに読み出し電流を流し、ビット線ＢＬの電圧を検知することで、メモリセルＭＣに記憶されたデータを読み出す。複数のライトドライバＷＤは、ビット線ＢＬとソース線ＳＬとの複数組にそれぞれ対応して設けられる。各ライトドライバＷＤは、対応するビット線ＢＬとソース線ＳＬとの組と接続される。ライトドライバＷＤは、ビット線ＢＬ及びソース線ＳＬ間に電位差を与え、メモリセルＭＣに書き込み電流を流すことで、メモリセルＭＣにデータを書き込む。

本明細書では、共通のワード線ＷＬに接続されたメモリセルＭＣの集合のことをページと称する。ページを構成する複数のメモリセルＭＣは、それぞれが１ビットのデータを記憶する。また、ページを構成する複数のメモリセルＭＣによって記憶された複数ビットデータの集合のことを、ページデータと称する。例えば、ページデータは、ページバッファ１３に保持されるデータの単位、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの単位、ＥＣＣ回路２２によってエラー訂正が実行されるデータの単位に対応している。

読み書き回路１５は、複数のセンスアンプＳＡが並列に制御されることによって、ページ単位でデータを読み出すことが出来る。同様に、読み書き回路１５は、複数のライトドライバＷＤが並列に制御されることによって、ページ単位でデータを書き込むことが出来る。言い換えると、読み書き回路１５は、あるページに含まれる複数のメモリセルＭＣに対して、それぞれ同時にデータを読み出すことが出来る。また、読み書き回路１５は、あるページに含まれる複数のメモリセルＭＣに対して、それぞれ同時にデータを書き込むことが出来る。

［１−４］メモリセルＭＣの構造
図４は、実施形態に係る半導体記憶装置１に含まれるメモリセルＭＣの構成を説明するための模式図である。図４に示すように、抵抗変化素子３０は、記憶層３２、トンネルバリア層３３、及び参照層３４を含む。記憶層３２、トンネルバリア層３３、及び参照層３４は、この順番で積層され、記憶層３２側に選択トランジスタ３１を介してソース線ＳＬが接続され、参照層３４側にビット線ＢＬが接続される。

抵抗変化素子３０において、記憶層３２及び参照層３４のそれぞれの磁化方向（magnetization orientation）は、それぞれの膜面に対して垂直である。つまり、本例における抵抗変化素子３０は、垂直磁化型の磁気抵抗効果素子である。

記憶層３２は、膜面に垂直な方向に磁化容易軸方向を有する強磁性層であり、例えばコバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。記憶層３２の磁化方向は、トンネルバリア層３３へ向かう方向、トンネルバリア層３３とは反対へ向かう方向のいずれかである。記憶層３２の磁化方向は、参照層３４の磁化方向と比較して容易に反転する。すなわち、記憶層３２は参照層３４よりも、磁化反転閾値が低い。

トンネルバリア層３３は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。

参照層３４は、膜面に垂直な方向に磁化容易軸方向を有する強磁性層であり、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含む。参照層３４の磁化方向は、固定されている。図４に示した例では、参照層３４の磁化方向は、トンネルバリア層３３とは反対側へ向かう方向に固定されている。なお、「磁化方向が固定されている」とは、記憶層３２の磁化方向を反転させ得る大きさの電流によって、磁化方向が変化しないことを意味する。記憶層３２、トンネルバリア層３３、及び参照層３４は、磁気トンネル接合を構成している。

なお、実施形態では、抵抗変化素子３０に直接書き込み電流を流し、この書き込み電流によって記憶層３２の磁化方向を制御するスピン注入書き込み方式を採用する。抵抗変化素子３０は、記憶層３２の磁化方向と参照層３４の磁化方向との相対関係が平行か反平行かによって、低抵抗状態又は高抵抗状態となる。

抵抗変化素子３０に、図４における矢印Ａ１の方向、即ち記憶層３２から参照層３４に向かう書込み電流を流すと、記憶層３２及び参照層３４の磁化方向の相対関係は、平行になる。この平行状態の場合、抵抗変化素子３０の抵抗値は低くなり、抵抗変化素子３０は低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

抵抗変化素子３０に図４における矢印Ａ２の方向、即ち参照層３４から記憶層３２に向かう書込み電流を流すと、記憶層３２及び参照層３４の磁化方向の相対関係は、反平行になる。この反平行状態の場合、抵抗変化素子３０の抵抗値は高くなり、抵抗変化素子３０は高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

以上のように、抵抗変化素子３０は、低抵抗状態と高抵抗状態とを有し、書き込み電流が流された方向に応じて低抵抗状態と高抵抗状態との間で遷移する。すなわち抵抗変化素子３０は、低抵抗状態と高抵抗状態とをデータと対応づけることで、データを不揮発に保持することが出来る記憶素子として機能する。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

［２］半導体記憶装置１の読み出し動作
次に、実施形態に係る半導体記憶装置１の読み出し動作について説明する。図５は、実施形態に係る半導体記憶装置１の読み出し動作を説明するためのフローチャートである。図５に示すように、読み出し動作において半導体記憶装置１は、破壊読み出し動作（ステップＳ１０）と、書き戻し動作（ステップＳ２０）とを順に実行する。

破壊読み出し動作は、書き込みを伴う読み出し動作である。破壊読み出し動作では、書き込みの前に読み出した情報と、書き込みの後に読み出した情報とを比較することで、メモリセルＭＣに記憶されていたデータを判別する。破壊読み出しを行うと、メモリセルＭＣに記憶されていたデータは上書きされる。

書き戻し動作は、破壊読み出しの結果データが上書きされたメモリセルＭＣに、データを書き込む動作である。メモリセルＭＣに書き込むデータは、破壊読み出しの結果判別されたデータ、又はエラー訂正の結果得られたデータである。

上述した破壊読み出し動作と書き戻し動作とが実行される読み出し動作は、自己参照方式の読み出し動作とも称される。以下に、破壊読み出し動作と書き戻し動作とのそれぞれの詳細について説明する。

（破壊読み出し動作について）
まず、図６を用いて半導体記憶装置１の破壊読み出し動作について説明する。図６は、破壊読み出し動作を説明するためのフローチャートである。

はじめに、制御回路１２は、ロウデコーダ１４、読み書き回路１５、及びカレントシンク１６等を制御して、第１読み出しを実行する（ステップＳ１１）。具体的には、ロウデコーダ１４が、１本のワード線ＷＬを選択する。カレントシンク１６が、ソース線ＳＬを接地する。読み書き回路１５内の各センスアンプＳＡが、対応するビット線ＢＬに読み出し電流を供給する。そして、各センスアンプＳＡが、対応するビット線ＢＬの電圧に基づいて、選択されたメモリセルＭＣが記憶するデータに基づいた電圧ＶＢＬ１を保持する。

続いて、制御回路１２は、読み書き回路１５及びカレントシンク１６等を制御して、“０”書き込みを実行する（ステップＳ１２）。具体的には、カレントシンク１６が、ソース線ＳＬと接地電位との接続を遮断する。読み書き回路１５内の各ライトドライバＷＤが、対応するビット線ＢＬとソース線ＳＬとの組に書き込み電流を供給し、各メモリセルＭＣにデータ“０”を書き込む。

続いて、制御回路１２は、読み書き回路１５及びカレントシンク１６等を制御して、第２読み出しを実行する（ステップＳ１３）。具体的には、カレントシンク１６が、ソース線ＳＬを接地する。読み書き回路１５内の各センスアンプＳＡが、対応するビット線ＢＬに読み出し電流を供給する。そして、各センスアンプＳＡが、各選択されたメモリセルＭＣが記憶するデータに基づいた電圧ＶＢＬ２を保持する。

続いて、制御回路１２は、各センスアンプＳＡ等を制御することで、データの判定を行う（ステップＳ１４）。具体的には、各センスアンプＳＡは、電圧ＶＢＬ１と電圧ＶＢＬ２とを比較することで、各メモリセルＭＣに記憶されていたデータが“０”であるか、又は“１”であるかを判定する。判定されたデータは、ページバッファ１３へ送信され、保持される。

破壊読み出し動作が完了した半導体記憶装置１では、選択されたワード線ＷＬに接続されたメモリセルＭＣによって記憶されたページデータが、ページバッファ１３によって保持されている。かつ、選択されたワード線ＷＬに接続された各メモリセルＭＣには、ステップＳ１２の“０”書き込みによって、データ“０”が上書きされている。

破壊読み出し動作が完了すると、制御回路１２は、ページバッファ１３に保持されている読み出されたページデータを、入出力回路１１を介してメモリコントローラ２へ送信する。メモリコントローラ２が読み出されたページデータを受信すると、ＥＣＣ回路２２がエラー訂正処理を開始する。

なお、ページバッファ１３は、メモリコントローラ２へ読み出されたページデータを送信した後も、読み出されたページデータを保持する。そして、制御回路１２は、読み出されたページデータを用いて、書き戻し動作を開始する。つまり、実施形態に係る半導体記憶装置１の読み出し動作では、破壊読み出し動作によって得られた読み出しデータのエラー訂正処理と、書き戻し動作とが並列で実行される。

（書き戻し動作について）
次に、図７を用いて半導体記憶装置１の書き戻し動作について説明する。図７は、書き戻し動作を説明するためのフローチャートであり、選択されたワード線ＷＬに接続されたメモリセルＭＣのうち１つのメモリセルＭＣに対する書き戻し動作に着目して説明する。

はじめに、制御回路１２は、ライトドライバＷＤ等を制御して、第１電圧を用いた書き込みを開始する（ステップＳ２１）。具体的には、ライトドライバＷＤが、ページバッファ１３に保持されている読み出しデータを、メモリセルＭＣに書き込む。この際、ライトドライバＷＤは、第１電圧を用いて書き込みを開始する。

そして、第１電圧を用いた書き込みの途中で、ＥＣＣ回路２２によるエラー訂正処理が完了する（ステップＳ２２）。エラー訂正処理が行われた読み出しデータは、半導体記憶装置１に送信され、ページバッファ１３に保持される。以下では、エラー訂正が行われた読み出しデータのことを訂正されたデータと称する。

続いて、制御回路１２は、エラーの有無を判定する（ステップＳ２３）。具体的には、制御回路１２は、ページバッファ１３に保持されたデータを参照して、読み出しデータと、訂正されたデータとに差異があるか否かを確認する。

読み出しデータと訂正されたデータが異なる、すなわち読み出しデータにエラーがあった場合（ステップＳ２３、Ｙｅｓ）、制御回路１２は、第１電圧を用いた書き込みを中止する（ステップＳ２４）。そして制御回路１２は、当該ライトドライバＷＤに、訂正されたデータに基づく、第２電圧を用いた書き込みを開始させる。（ステップＳ２５）。そして、定められた動作タイミングまで書き込みが継続され、書き込みが完了する（ステップＳ２６）。

対して、読み出しデータと訂正されたデータが同じ、すなわち読み出しデータにエラーが無かった場合（ステップＳ２３、Ｎｏ）、制御回路１２は、ステップＳ２１で開始された第１電圧を用いた書き込みを継続する。その後、定められた動作タイミングまで書き込みが継続され、書き込みが完了する（ステップＳ２６）。

書き戻し動作では、エラーの有無によってメモリセルＭＣに対する動作が異なるが、エラーの有無に関わらず、書き戻し動作が完了するタイミングは同一である。言い換えると、ステップＳ２１からステップＳ２６までの処理時間は、ステップＳ２３においてエラーがあった場合と、エラーが無かった場合とで等しい。

書き戻し動作が完了すると、選択されたワード線ＷＬに接続された各メモリセルＭＣは、読み出しデータ又は訂正されたデータを記憶した状態となる。

以上で説明したように破壊読み出し動作及び書き戻し動作が完了すると、半導体記憶装置１は読み出し動作を完了する。

以下に、図８及び図９を用いて、書き戻し動作においてメモリセルＭＣに印加される電圧の一例について説明する。図８は、書き戻し動作において、エラーがあった場合に、メモリセルＭＣに印加される電圧の大きさを示すタイミングチャートである。図９は、書き戻し動作において、エラーが無かった場合に、メモリセルＭＣに印加される電圧の大きさを示すタイミングチャートである。

図８及び図９において、横軸は時間を示し、縦軸はビット線電圧ＶＢＬとソース線電圧ＶＳＬとの差の絶対値、すなわちメモリセルＭＣに印加される電圧Ｖwriteの大きさを示している。また、図８及び図９に示された時刻ｔ１〜ｔ４は同一の時刻を示し、時刻ｔ１及び時刻ｔ４間の時間は図８と図９とで等しい。また、時刻ｔ１は、図７のステップＳ２１において、第１電圧での書き込みが開始される時刻に対応している。時刻ｔ２は、図７のステップＳ２４において、第１電圧での書き込みが中止される時刻に対応している。時刻ｔ３は、図７のステップＳ２５において、第２電圧での書き込みを開始した時刻に対応している。時刻ｔ４は、図７のステップＳ２６において、書き込みが完了した時刻に対応している。

図８及び図９に示すように、時刻ｔ１において、メモリセルＭＣには第１電圧Ｖ１が印加される。そして、第１電圧Ｖ１は、時刻ｔ１から時刻ｔ２までメモリセルＭＣに印加され続ける。

第１電圧Ｖ１を用いた書き込みで参照されたデータにエラーがあった場合、図８に示すように、時刻ｔ２において第１電圧Ｖ１の印加が中止され、時刻ｔ３においてメモリセルＭＣに第２電圧Ｖ２が印加される。第２電圧Ｖ２は、第１電圧Ｖ１よりも大きい電圧である。そして、第２電圧Ｖ２は、時刻ｔ３から時刻ｔ４までメモリセルＭＣに印加され続ける。

一方で、第１電圧Ｖ１を用いた書き込みで参照されたデータにエラーが無かった場合、図９に示すように、第１電圧Ｖ１が時刻ｔ２から時刻ｔ４までメモリセルＭＣに印加され続ける。つまり、第１電圧Ｖ１を用いた書き込みで参照された読み出しデータにエラーが無かった場合、第１電圧Ｖ１が時刻ｔ１から時刻ｔ４まで印加され続ける。

なお、以上で説明した書き戻し動作においてメモリセルＭＣに印加される電圧の正負は、選択されたメモリセルＭＣに書き込まれるデータに応じて変化する。このため、読み出しデータにエラーがあったメモリセルに対する書き戻し動作では、時刻ｔ１及び時刻ｔ２間に印加される電圧と、時刻ｔ３及び時刻ｔ４間に印加される電圧の正負が異なっている。言い換えると、電圧が印加される方向が異なっている。

［３］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１に依れば、メモリセルＭＣに対するストレスを低減することが出来、メモリセルＭＣの寿命を延ばすことが出来る。以下に、第１実施形態に係る半導体記憶装置１の効果の詳細について説明する。

抵抗変化素子を使用した半導体記憶装置として、磁気抵抗素子を使用したＭＲＡＭ（Magnetoresistive Random Access Memory）などが知られている。抵抗変化素子を使用したメモリセルの特徴は、データの記憶に抵抗値の変化を使用することである。例えば、ＭＲＡＭの読み出し動作では、抵抗変化素子に読み出し電流が流される。そして、抵抗変化素子の抵抗値に基づいた電流値あるいは電圧値が取得され、参照しきい値と比較されることによって、抵抗状態が判断される。

しかしながら、抵抗変化素子における抵抗値のばらつきが増加すると、高抵抗状態と低抵抗状態との二種類の抵抗値分布の間隔が狭くなる。このため、読み出し動作において高抵抗状態と低抵抗状態とに対して共通の参照しきい値が設定される場合に、読み出しマージンが減少するおそれがある。

これに対して、抵抗変化素子の高抵抗状態と低抵抗状態のうち片方の抵抗状態を基準とした自己参照方式の読み出し動作が知られている。自己参照方式の読み出し動作は、１回目の読み出し、特定データの書き込み、及び２回目の読み出しを含む。自己参照方式の読み出し動作では、例えば１回目の読み出しの後に特定のデータが書き込まれ、続けて２回目の読み出しが実行される。そして、１回目の読み出し結果と、２回目の読み出し結果に対してオフセットを載せた信号とが比較されることによって、データが判定される。

つまり、自己参照方式の読み出し動作では、２回目の読み出し結果に対してオフセットを載せた信号が参照信号として使用され、メモリセル毎に参照信号が設定される。このため、メモリセルの特性ばらつき起因の誤読み出しを抑制することが出来る。一方で、自己参照方式の読み出し動作は、メモリセルへの書き込みを伴う破壊読み出し動作であるため、読み出したデータを再びメモリセルに書き込む（書き戻す）必要がある。

例えば、書き戻し動作において半導体記憶装置は、まず破壊読み出し動作の読み出しデータを用いた書き込みを開始し、この書き込みと並行してエラー訂正処理が実行される。そして、エラー訂正処理が完了すると、半導体記憶装置は、エラービットに対応するメモリセルに対して訂正されたデータの書き込みを実行する。半導体記憶装置の書き戻し動作の処理時間は、破壊読み出し動作の読み出しデータを用いた書き込みの開始から、エラービットが検出された場合の書き込みが完了するまでの時間に設定される。

また、メモリセルとして用いられる抵抗変化素子では、書き込み電圧の大きさ及び印加時間に応じて、書き込みエラー率が変化する。具体的には、書き込み電圧が大きいと、書き込みエラー率は低下する。書き込み電圧が小さいと、書き込みエラー率は上昇する。また、書き込み電圧を印加する時間が長いと、書き込みエラー率は低下する。書き込み電圧を印加する時間が短いと、書き込みエラー率は上昇する。これらの関係から、書き込み電圧を印加する時間を長くすると、一定の書き込みエラー率を維持したまま、書き込み電圧を下げることが可能になる。言い換えると、書き込み電圧を下げ、電圧を印加する時間を長くすることにより、一定のエラー率を維持したまま、低ストレスで書き込むことが出来る。

図１０は、実施形態の比較例に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャートである。図１０における時刻ｔ１からｔ２の期間、及び時刻ｔ３からｔ４の期間のそれぞれは、例えば図８及び図９の時刻ｔ３からｔ４の期間と同じ長さに対応している。なお、以下で参照される図面において、“エラー有り”は、エラー訂正処理によってエラーが検出されたメモリセルに対応する動作に対応し、“エラー無し”は、エラー訂正処理によってエラーが検出されなかったメモリセルに対応する動作に対応している。

図１０に示すように、実施形態の比較例に係る半導体記憶装置では、訂正されたデータの書き込みが実行されている間、破壊読み出し動作で正しいデータが読み出され且つ当該データの書き込みが完了したメモリセルが待ち状態（アイドル状態）になっている。

また、比較例における読み出し動作は、実施形態における読み出し動作に対して、書き戻し動作で実行される書き込みが、通常書き込みの１種類である点が異なる。通常書き込みで使用される電圧の大きさは、半導体記憶装置の書き込み動作で使用される書き込み電圧と同様であり、例えば実施形態の第２電圧に対応している。

これに対して、実施形態に係る半導体記憶装置１は、書き戻し動作において、破壊読み出し動作の読み出しデータを用いた書き込みを通常書き込みよりも低い電圧で実行し、エラーが検出された場合の書き込みを通常書き込みと同様の電圧で実行する。

図１１は、実施形態に係る半導体記憶装置１の読み出し動作を説明するためのタイミングチャートである。図１１における時刻ｔ１〜ｔ４は、それぞれ図８及び図９の時刻ｔ１〜ｔ４に対応している。

図１１に示すように、実施形態に係る半導体記憶装置１は、破壊読み出し動作の読み出しデータを用いた書き込みを、通常書き込みよりも低ストレスな第１電圧を用いて開始する。そして、読み出しデータのエラー訂正処理が完了すると、エラー無しのメモリセルには第１電圧を用いた書き込みが継続され、エラー有りのメモリセルには第１電圧を用いた書き込みから第２電圧を用いた書き込みに移行する。

第１電圧を用いた書き込みは、通常書き込みよりも低い電圧が使用されるが、時刻ｔ１からｔ４までメモリセルに第１電圧を印加することにより書き込みエラー率を下げることが出来る、または、書き込みエラー率を維持したまま低ストレスで書き込むことが出来る。第２電圧を用いた書き込みは、通常書き込みと同様の電圧を使用することにより、第１電圧を用いた書き込みに比べて短時間で書き込みを完了することが出来る。

また、実施形態における“エラー有り”のメモリセルは、時刻ｔ１から時刻ｔ２まで第１電圧を用いた低ストレスな書き込みが実行されるため、書き戻し動作におけるストレスが比較例よりも小さくなる。同様に、実施形態における“エラー無し”のメモリセルは、時刻ｔ１から時刻ｔ４まで第１電圧を用いた書き込みが実行されるため、書き戻し動作におけるストレスが比較例よりも小さくなる。

以上のように、実施形態に係る半導体記憶装置１は、全体の動作を遅延させることなく、低ストレスな書き戻し動作を実行することが出来る。言い換えると、実施形態に係る半導体記憶装置１は、動作を遅延させずに、メモリセルＭＣに対するストレスを低減することが出来、メモリセルＭＣの寿命を延ばすことが出来る。すなわち、メモリセルの信頼性を向上することができる。

［４］その他の変形例等
実施形態では、メモリセルＭＣが、３端子の素子である選択トランジスタ３１を含む場合を示したが、これに限定されない。例えば、メモリセルＭＣが、抵抗変化素子と、２端子のスイッチング素子とによって構成されてもよい。例えば、２端子のスイッチング素子は、２端子間に印加する電圧が閾値未満の場合に高抵抗状態となり、２端子間を電気的に遮断する。また、２端子間に印加する電圧が閾値以上の場合には低抵抗状態となり、２端子間を電気的に接続する。２端子のスイッチング素子は、２端子間に印加される電圧がどちらの方向であっても、この機能を有する。すなわち、抵抗変化素子と、２端子のスイッチング素子とを含むメモリセルは、メモリセルに印加される電圧の大きさに応じて、電流を流すか遮断するかを切り替え可能な機能を有する。

抵抗変化素子３０に含まれる、記憶層３２、トンネルバリア層３３、及び参照層３４において、膜面とは、積層方向に対して垂直な面であり、隣接する層との境界面でもある。すなわち、膜面に対して垂直な方向は、積層方向と等しい。記憶層３２、トンネルバリア層３３、及び参照層３４それぞれの膜面は、互いに平行である。

実施形態において、破壊読み出し動作の際に実行される書き込みで使用されるデータには、任意のデータが使用され得る。よって、実施形態では破壊読み出し動作において“０”書き込みする場合を示したが、“１”書き込みでもよい。

実施形態では、メモリコントローラ２がＥＣＣ回路２２を備え、メモリコントローラ２によってエラー訂正処理が実行される場合について例示したが、これに限定されない。例えば、半導体記憶装置１がＥＣＣ回路を備え、半導体記憶装置１内でエラー訂正処理が実行されてもよい。このような場合においても、半導体記憶装置１は、実施形態と同様の書き戻し動作を実行することが出来る。

また、実施形態では、ＥＣＣ回路２２がエラー訂正したデータは、メモリコントローラ２から半導体記憶装置１へ送信され、ページバッファ１３に保持された。そして、制御回路１２が、ページバッファ１３に保持された読み出しデータと訂正されたデータとを比較することで、エラーの有無を判定した。メモリコントローラ２と半導体記憶装置１とのエラー訂正に関するやりとりは、これに限定されない。例えば、ＥＣＣ回路２２が、読み出しデータと訂正されたデータとを比較し、エラーの有無を判定してもよい。そして、ＥＣＣ回路２２が、エラーの生じているビットを特定するデータを、半導体記憶装置１へ送信してもよい。

本明細書において、メモリセルＭＣに電圧を印加する、メモリセルＭＣにある電圧を用いた書き込みを行うとは、ビット線ＢＬの電圧と、ソース線ＳＬの電圧とをそれぞれ制御することで、メモリセルＭＣの一端と他端との間に電位差を与えることを意味する。また、ビット線ＢＬの電圧がソース線ＳＬの電圧より高くてもよいし、ソース線ＳＬの電圧がビット線ＢＬの電圧より高くてもよい。

また、本明細書において、書き込みに用いる電圧の大小、上下、及び高低は、電圧の絶対値の大小関係を示している。例えば、第２電圧Ｖ２が第１電圧Ｖ１よりも大きいとは、第２電圧Ｖ２の絶対値が第１電圧Ｖ１の絶対値よりも大きいことを示している。また、書き込み電圧を下げるとは、書き込み電圧の絶対値を小さくすることを示している。また、低い電圧とは、絶対値の小さい電圧を示している。

実施形態では、メモリセルＭＣの一端はビット線ＢＬと接続され、他端はソース線ＳＬと接続されている構成を示したが、配線の名称はこれに限定されない。例えば、ビット線ＢＬを第１ビット線、ソース線ＳＬを第２ビット線と読み替えてもよい。

実施形態では、第２電圧Ｖ２が第１電圧Ｖ１よりも大きい電圧であり、第１電圧Ｖ１を用いた書き込みが低ストレスである場合について説明した。第１電圧Ｖ１と第２電圧Ｖ２の大きさの大小関係は、これに限定されない。たとえば、第１電圧Ｖ１が、第２電圧Ｖ２と同じ大きさの電圧であってもよい。第１電圧Ｖ１及び第２電圧Ｖ２のそれぞれは、半導体記憶装置１で許容される書き込みエラー率に応じて任意の電圧が使用され得る。

実施形態では、書き戻し動作において、エラーが無かった場合における第１電圧を用いた書き込みと、エラーが有った場合における第２電圧を用いた書き込みとが、同一のタイミングで完了する場合を説明した。しかしながら、エラーが無かった場合における第１電圧を用いた書き込みを完了するタイミングは、これに限定されない。例えば、エラーが無かった場合における書き戻し動作では、第１電圧が印加される時間が、少なくともエラーが有った場合に第１電圧が印加される時間よりも長く且つエラーが有った場合に第２電圧が印加される時間よりも長ければよい。この場合、第１電圧の印加を完了してから書き戻し動作が完了するまでの時間をアイドル状態としてもよい。このような場合においても、半導体記憶装置１は、メモリセルの信頼性を向上することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…制御回路、１３…ページバッファ、１４…ロウデコーダ、１５…読み書き回路、１６…カレントシンク、２０…ホストインターフェイス、２１…ＣＰＵ、２２…ＥＣＣ回路、２３…ＲＡＭ、２４…データバッファ、３０…抵抗変化素子、３１…選択トランジスタ、ＭＣ…メモリセル、ＳＡ…センスアンプ、ＷＤ…ライトドライバ

Claims (8)

1. 抵抗変化素子を含むメモリセルと、
   前記メモリセルに電圧を印加してデータを書き込むライトドライバと、
   それぞれの長さが第１時間である第１書き込みと第２書き込みとを実行する制御回路と
   を備え、
   前記第１書き込みにおいて、前記ライトドライバは、前記メモリセルに第１電圧を第２時間印加し、前記第１電圧と異なる第２電圧を第３時間印加し、
   前記第２書き込みにおいて、前記ライトドライバは、前記メモリセルに前記第１電圧を前記第２時間よりも長く且つ前記第３時間よりも長い第４時間印加する、
   半導体記憶装置。
2. 前記メモリセルに保持されたデータを読み出すセンスアンプをさらに備え、
   前記制御回路は、第１読み出しと、第２読み出しと、前記第１書き込みと、前記第２書き込みと、第３書き込みとを含む読み出し動作を実行し、
   前記読み出し動作において、前記制御回路は、前記第１読み出し、前記第３書き込み、及び前記第２読み出しを順に実行し、
   前記第１読み出しにおいて、前記センスアンプは、前記メモリセルに保持されたデータに基づいた第３電圧を取得し、
   前記第３書き込みにおいて、前記ライトドライバは、第１データを前記メモリセルに書き込み、
   前記第２読み出しにおいて、前記センスアンプは、前記メモリセルに書き込まれた前記第１データに基づいた第４電圧を取得し、
   前記第２読み出しの後に、前記制御回路は、前記第３電圧と前記第４電圧とに基づいてデータを判定し、判定したデータを用いて前記第１書き込み又は前記第２書き込みを実行する、
   請求項１に記載の半導体記憶装置。
3. 前記読み出し動作では、前記判定したデータに対するエラー訂正処理が実行され、
   前記読み出し動作における前記第２読み出しの後の動作は、
   前記判定したデータにエラーがあった場合が前記第１書き込みに対応し、
   前記判定したデータにエラーが無かった場合が前記第２書き込みに対応する、
   請求項２に記載の半導体記憶装置。
4. 前記第１書き込みにおいて、前記ライトドライバは、前記第１電圧を印加した後に前記第２電圧を印加し、前記第１電圧を用いた書き込みは前記判定したデータの書き込みに対応し、前記第２電圧を用いた書き込みは前記判定したデータが訂正されたデータの書き込みに対応し、
   前記第２書き込みにおいて、前記第１電圧を用いた書き込みは前記判定したデータの書き込みに対応する、
   請求項３に記載の半導体記憶装置。
5. 前記第１電圧の絶対値は、前記第２電圧の絶対値よりも小さい、
   請求項１に記載の半導体記憶装置。
6. 前記第１書き込み動作において、前記メモリセルに前記第１電圧が印加される方向は、前記メモリセルに前記第２電圧が印加される方向と異なる、
   請求項１に記載の半導体記憶装置。
7. 前記メモリセルの一端に接続された第１ビット線と、
   前記メモリセルの他端に接続された第２ビット線と、をさらに備え、
   前記ライトドライバは、前記第１ビット線と前記第２ビット線とに電圧を印加し、前記第１ビット線と前記第２ビット線との電圧差に基づいて前記メモリセルに電圧を印加する、
   請求項１に記載の半導体記憶装置。
8. 前記第４時間は、前記第２時間と前記第３時間との合計よりも長い、
   請求項１に記載の半導体記憶装置。