TWI657439B - 磁性記憶體及記憶體系統 - Google Patents

磁性記憶體及記憶體系統 Download PDF

Info

Publication number
TWI657439B
TWI657439B TW106131680A TW106131680A TWI657439B TW I657439 B TWI657439 B TW I657439B TW 106131680 A TW106131680 A TW 106131680A TW 106131680 A TW106131680 A TW 106131680A TW I657439 B TWI657439 B TW I657439B
Authority
TW
Taiwan
Prior art keywords
read
voltage
transistor
state
memory
Prior art date
Application number
TW106131680A
Other languages
English (en)
Other versions
TW201824272A (zh
Inventor
野口紘希
藤田忍
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201824272A publication Critical patent/TW201824272A/zh
Application granted granted Critical
Publication of TWI657439B publication Critical patent/TWI657439B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

根據一實施例，一種磁性記憶體包含：一第一磁阻效應元件，其具有一第一電阻狀態或一第二電阻狀態；及一讀取電路。一讀取電路經組態以：將第一讀取電壓施加至該第一磁阻效應元件；保持由該第一讀取電壓引起之一第一充電電位；將高於該第一讀取電壓之一第二讀取電壓施加至該第一磁阻效應元件；保持由該第二讀取電壓引起之一第二充電電位；及基於該第一充電電位與該第二充電電位之間的一比較結果來判定該第一磁阻效應元件是處於該第一電阻狀態抑或該第二電阻狀態。

Description

磁性記憶體及記憶體系統
本文中所描述之實施例大體上係關於一種磁性記憶體及一種記憶體系統。
作為揮發性記憶體(諸如SRAM及DRAM)之一替代，非揮發性記憶體(諸如自旋轉移力矩(STT)-MRAM)已受到關注。 隨著諸如資料寫入及資料讀取之各種操作之研發的推進，非揮發性記憶體之特性及功能得到改良。
相關申請案之交叉參考 本申請案係基於且主張2016年11月21日申請之日本專利申請案第2016-226364號之優先權權利，該案之全部內容以引用方式併入本文中。 一般而言，根據一實施例，一種磁性記憶體包含：一第一磁阻效應元件，其具有一第一電阻狀態或一第二電阻狀態；及一讀取電路，其經組態以將一第一讀取電壓施加至該第一磁阻效應元件，保持由該第一讀取電壓引起之一第一充電電位，將高於該第一讀取電壓之一第二讀取電壓施加至該第一磁阻效應元件，保持由該第二讀取電壓引起之一第二充電電位，及基於該第一充電電位與該第二充電電位之間的一比較結果來判定該第一磁阻效應元件是處於該第一電阻狀態抑或該第二電阻狀態。 [實施例] 在下文中，將參考圖1至圖21來詳細描述本發明實施例。在下列說明中，相同元件符號標示具有相同功能及組態之組成元件。在下列實施例中，當具有在元件符號末尾處加有用於區分之符號/字母的元件(諸如字線WL、位元線BL及各種電壓及信號)無需彼此區別時，使用其中省略最後數字/字母之一表達。 (1) 第一實施例 將參考圖1至圖9來描述第一實施例之一記憶體裝置(例如諸如一磁性記憶體之一電阻變化型記憶體)。 (a) 組態 將參考圖1至圖4來描述實施例之記憶體裝置之一組態實例。 圖1係用於說明第一實施例之記憶體裝置之組態實例的一方塊圖。 如圖1中所展示，一記憶體裝置1直接或間接連接至一記憶體控制器5。記憶體裝置1及記憶體控制器5包含於一記憶體系統中。 記憶體控制器5可控制記憶體裝置1之操作。記憶體控制器5包含一CPU、一緩衝記憶體、一工作記憶體、一ECC電路及其類似者。 記憶體控制器5基於來自一主機裝置(圖中未展示)之一請求來產生一命令。記憶體控制器5將所產生之命令傳輸至電阻變化型記憶體1。 記憶體控制器5基於工作記憶體中之一管理表來將待選擇之一記憶體胞元之一位址傳輸至記憶體裝置1。 當將資料寫入至記憶體裝置1時，記憶體控制器5藉由ECC電路來將同位檢查位元附加至待寫入之資料。記憶體控制器5經由緩衝記憶體來將附加同位檢查位元之資料DT傳輸至電阻變化型記憶體1。 當自記憶體裝置1讀取資料時，記憶體控制器5經由緩衝記憶體來接收自記憶體裝置1讀取之資料DT。記憶體控制器5藉由對讀取資料執行之ECC處理來偵測資料之一錯誤且校正偵測到之錯誤。記憶體控制器5將經ECC處理之資料傳輸至主機裝置。 記憶體裝置1至少包含一記憶體胞元陣列10、一命令位址鎖存電路11、一輸入/輸出電路12、一列解碼器13A、一字線控制電路13B、一行解碼器14A、一位元線控制電路14B、一讀取電路15、一寫入電路16、一電壓產生電路17及一控制電路18。 記憶體胞元陣列10包含複數個記憶體胞元MC。 當記憶體裝置1係一電阻變化型記憶體時，記憶體胞元MC包含至少一可變電阻元件100。在電阻變化型記憶體1中，可由可變電阻元件100採取之複數個電阻值(電阻狀態)與待儲存之資料相關聯，其中電阻變化型記憶體1儲存一或多個位元之資料。 命令位址鎖存電路11暫時保存自記憶體控制器5傳輸之一命令CMD及一位址ADR。命令位址鎖存電路11將命令CMD傳輸至控制電路18。命令位址鎖存電路11將位址ADR傳輸至列解碼器13A及行解碼器14A。 輸入/輸出電路(I/O電路) 12暫時保存自記憶體控制器5傳輸之資料(寫入資料) DIN。輸入/輸出電路12暫時保存自記憶體胞元陣列10讀取之資料DOUT。 列解碼器13A解碼包含於位址ADR中之一列位址。 字線控制電路13B基於列位址之解碼結果來選擇記憶體胞元陣列10之一列(例如一字線)。 行解碼器14A解碼包含於位址ADR中之一行位址。 位元線控制電路14B基於行位址之解碼結果來選擇記憶體胞元陣列之一行(例如一位元線)。 在讀取操作期間，讀取電路15將用於資料讀取之各種電壓或電流供應至基於位址ADR所選擇之記憶體胞元。因此，讀取儲存於記憶體胞元中之資料。讀取電路15至少包含一讀取驅動器及一感測放大器電路。 在寫入操作期間，寫入電路16將用於資料寫入之各種電壓及電流供應至基於位址ADR所選擇之記憶體胞元。因此，將待寫入之資料寫入記憶體胞元MC中。寫入電路16至少包含一寫入驅動器。 電壓產生電路17藉由使用自記憶體裝置1之外部供應之電壓來產生用於操作記憶體裝置1之各種電壓。電壓產生電路17將所產生之電壓供應至電路11至16之各者。 控制電路18自記憶體控制器5接收一控制信號CNT。控制電路18根據記憶體裝置1中之操作狀態來將控制信號CNT傳輸至記憶體控制器5。控制電路18經由命令位址鎖存電路11來自記憶體控制器5接收命令CMD。控制電路18基於命令CMD及控制信號CNT來控制記憶體裝置1中之電路11至16之各者之操作。 例如，控制電路18將與用於寫入操作、讀取操作及其類似者之電壓及電流有關之資訊保存為設定資訊。例如，控制電路18保存與用於讀取操作之電壓之電壓值及脈寬有關之資訊。 包含記憶體裝置1之記憶體系統之組態不受限於圖1中所展示之實例。此實施例之記憶體裝置1可應用於各種記憶體系統。例如，在一些情況中，可不對記憶體裝置1提供記憶體控制器5。在此情況中，將一命令或其類似者自主機裝置(例如CPU)直接傳輸至記憶體裝置1。記憶體裝置1可設置於CPU中。在一些情況中，記憶體裝置1可應用於記憶體控制器5 (或CPU)中之工作記憶體或緩衝記憶體。ECC電路可設置於記憶體裝置1中。 圖2係展示根據實施例之電阻變化型記憶體之記憶體胞元陣列之一內部組態及記憶體胞元陣列周圍之一電路之一實例的一圖式。 如圖2中所展示，複數(n)個字線WL (WL＜0＞、WL＜1＞、...、WL＜n-1＞)設置於記憶體胞元陣列10中。複數(m)個位元線BL (BL＜0＞、BL＜1＞、...、BL＜m-1＞)及複數(m)個位元線bBL (bBL＜0＞、bBL＜1＞、...、bBL＜m-1＞)設置於記憶體胞元陣列10中。位元線BL及位元線bBL形成一對位元線。 記憶體胞元MC依一矩陣形式配置於記憶體胞元陣列10中。 沿x方向(列方向)對準之記憶體胞元MC連接至一共同字線WL。字線WL連接至字線控制電路13B。字線控制電路13B基於列位址來控制字線WL之電位。因此，選擇且啟動由列位址指示之字線WL (列)。 沿y方向(行方向)對準之記憶體胞元MC共同連接至屬於一位元線對之兩個位元線BL及bBL。 例如，在圖2中，記憶體胞元陣列10具有一階層式位元線系統之一結構。在此情況中，全域位元線GBL及bGBL設置於記憶體胞元陣列10中。 全域位元線GBL經由一開關元件M1 (M1＜0＞、M1＜1＞、...、M1＜m-1＞)來連接至位元線BL。全域位元線bGBL經由一開關元件M2 (M2＜0＞、M2＜1＞、...、M2＜m-1＞)來連接至位元線bBL。在下列描述中，為區別說明，位元線BL及bBL亦指稱局域位元線BL及bBL。 將一對應控制線號CSL (CSL＜0＞、CSL＜1＞、...、CSL＜m-1＞)作為一行選擇信號供應至電晶體M1及M2之各者之閘極。 當將電晶體M1及M2設定為「接通」狀態時，位元線BL及bBL電連接至全域位元線GBL及bGBL。因此，選擇且啟動由行位址所指示之位元線BL及bBL (行)。 開關元件M1及M2係(例如) N型場效電晶體。開關元件M1及M2可被視作位元線控制電路14B之組成元件。 在下列描述中，基於來自外部之位址ADR來選擇為待操作之一記憶體胞元的一記憶體胞元指稱一選定胞元。 例如，讀取電路15之一讀取驅動器150及寫入電路16之一寫入驅動器(驅動器/沈降器) 160連接至全域位元線GBL。一寫入驅動器161及讀取電路15之一感測放大器電路151連接至全域位元線bGBL。 寫入驅動器160及161之操作(啟動)由一控制信號WE及其反相信號控制。讀取驅動器150及感測放大器電路151之操作(啟動)分別由控制信號RE1、RE2及SE及其等之反相信號控制。 驅動器150、160及161及感測放大器電路151可連接至局域位元線BL及bBL。經組態以將局域位元線BL及bBL及全域位元線GBL及bGBL設定為放電狀態之開關元件可設置於局域位元線BL及bBL及全域位元線GBL及bGBL中。 記憶體胞元MC包含可變電阻元件100及一胞元電晶體200。可變電阻元件100用作一記憶體元件。胞元電晶體200用作記憶體胞元MC之一選擇元件。 可變電阻元件100之一端連接至位元線BL。可變電阻元件100之另一端連接至胞元電晶體200之一端(源極/汲極之一者)。胞元電晶體200之另一端(源極/汲極之另一者)連接至位元線bBL。 記憶體胞元MC藉由使可變電阻元件100之電阻狀態(電阻值)與資料相關聯來儲存一或多個位元之資料。 例如，此實施例之電阻變化型記憶體係一MRAM。在MRAM中，一磁阻效應元件用作作為一記憶體元件之一可變電阻元件。 包含磁阻效應元件之記憶體胞元MC具有下列結構。 ＜記憶體胞元之結構之實例＞ 圖3係展示此實施例之電阻變化型記憶體之記憶體胞元之一結構實例的一橫截面圖。 如圖3中所展示，記憶體胞元MC設置於一半導體基板290上。在圖3中，為簡化繪示，省略半導體基板290上之一層間絕緣膜及半導體基板290中之一元件隔離絕緣膜之繪示。 胞元電晶體200係任何類型之電晶體。例如，胞元電晶體200係具有一平面結構之一場效電晶體、具有一三維結構之一場效電晶體(諸如FinFET)或具有一內埋閘極結構之一場效電晶體。在下列描述中，舉具有一平面結構之一胞元電晶體為例。 胞元電晶體200設置於半導體基板290上之一主動區域(半導體區域) AA中。 在胞元電晶體200中，一閘極電極210經由一閘極絕緣膜220來設置於主動區域AA上方。在圖3中，閘極電極210沿深度方向(或向前方向)延伸。閘極電極210用作字線WL。 胞元電晶體200之源極/汲極區域230A及230B設置於主動區域AA中。 一接觸插塞P1A設置於源極/汲極區域230A上。作為位元線bBL之一互連件(金屬膜) 90A設置於接觸插塞P1A上。 一接觸插塞P1B設置於源極/汲極區域230B上。 磁阻效應元件100設置於接觸插塞P1B上之一金屬膜90B上。磁阻效應元件100設置於一層間絕緣膜(圖中未展示)中。 磁阻效應元件100至少包含兩個磁性層110及120、一非磁性層130、一上電極180及一下電極190。 非磁性層130設置於兩個磁性層110與120之間。 磁性層110設置於上電極180與非磁性層130之間。磁性層120設置於非磁性層130與下電極190之間。下電極190設置於金屬膜90B上。作為位元線BL之一互連件(金屬膜) 95經由一通路插塞P2來設置於上電極180上方。 在此實施例中，磁阻效應元件100具有一磁性穿隧接面。磁性穿隧接面係由兩個磁性層110及120及非磁性層130形成。在下文中，具有一磁性穿隧連接之磁阻效應元件100指稱一MTJ元件。 在MTJ元件100中，非磁性層130指稱穿隧障壁層130。穿隧障壁層130係(例如)包含氧化鎂(MgO)之一絕緣膜。 兩個磁性層110及120具有定域磁化。磁性層110係其磁化方向可變之一磁性層。磁性層120係其磁化方向不可變之一磁性層。在下文中，其磁化方向可變之磁性層110指稱儲存層110，且其磁化方向不可變之磁性層120指稱參考層120。在一些情況中，儲存層110可指稱一自由層或一磁化自由層。在一些情況中，參考層120可指稱一釘紮層、一受釘紮層、一磁化固定層或一磁化不可變層。 當參考層120之磁化方向「不可變」或「處於一固定狀態」時，其意謂：當將用於使儲存層110之磁化方向反向的一電流或電壓供應至MTJ元件100時，參考層120之磁化方向不改變。儲存層110之一磁化切換臨限值及參考層120之一磁化切換臨限值經分別控制使得參考層120之磁化方向不可變。 儲存層110係具有垂直磁各向異性之一磁性層。 藉由穿隧障壁層130與儲存層110之間的界面磁各向異性來在儲存層110中發展垂直磁各向異性。因此，儲存層110具有實質上垂直於穿隧障壁層130與儲存層110之間的一界面之磁化。儲存層110之磁化方向(易磁化軸方向)實質上平行於兩個磁性層110及120之一堆疊方向。 儲存層110係包含鈷(Co)、鐵(Fe)、硼(B)及其類似者之至少兩者的一磁性層。 參考層120具有歸因於界面磁各向異性之垂直磁各向異性。參考層120之磁化方向實質上平行於兩個磁性層110及120之堆疊方向。參考層120之磁化方向實質上垂直於磁性層120之一層表面。 例如，參考層120包含一人工晶格，其至少包含鈷(Co)及鉑(Pt)。例如，參考層120之厚度大於儲存層110之厚度。因此，參考層120之磁化切換臨限值高於儲存層110之磁化切換臨限值。 包含Co、Fe、B及其類似者之至少兩者的一磁性層(下文中指稱一界面層)可設置於參考層120之人工晶格與穿隧障壁層130之間。 一轉變抵消層125設置於參考層120與下電極190之間。轉變抵消層125係經組態以減弱參考層120之一雜散磁場的一磁性層。轉變抵消層125之磁化方向與參考層120之磁化方向相反。因此，抑制歸因於參考層120之雜散磁場而對儲存層110之磁化所產生的不利影響(例如磁場轉變)。 藉由一合成反鐵磁性(SAF)結構來將參考層120之磁化方向與轉變抵消層125之磁化方向設定為彼此相反。 在SAF結構中，一中間層129設置於參考層120與轉變抵消層125之間。參考層120與轉變抵消層125藉由中間層129來反鐵磁性耦合。 中間層129係(例如)諸如釕(Ru)之一非磁性金屬膜。 例如，當Ru用於中間層129時，可藉由調整中間層129之厚度來增強參考層120及轉變抵消層125中之一反鐵磁性耦合力。因此，參考層120及轉變抵消層125之磁化方向自動穩定於一反平行狀態。 參考層120及轉變抵消層125之磁化方向可彼此反平行，且不受限為圖3中所展示之方向。在一些情況中，包含磁性層120及125及中間層129之一層疊(SAF結構)可指稱一參考層。 MTJ元件100之電阻狀態(電阻值)根據儲存層110之磁化方向與參考層120之磁化方向之間的一相對關係(磁化對準)來改變。 當儲存層110之磁化方向相同於參考層120之磁化方向(MTJ元件100之磁化對準處於一平行對準狀態)時，MTJ元件100設定一第一電阻值R1。當儲存層110之磁化方向不同於參考層120之磁化方向(MTJ元件100之磁化對準處於一磁化反平行對準狀態)時，MTJ元件100具有高於第一電阻值R1之一第二電阻值R2。 在此實施例中，MTJ元件100之平行對準狀態亦指稱P狀態，且MTJ元件100之反平行對準狀態亦指稱AP狀態。 例如，當記憶體胞元MC儲存1個位元之資料(「0」資料或「1」資料)時，第一資料(例如「0」資料)與MTJ元件100處於具有第一電阻值R1之一狀態(第一電阻狀態)相關聯。第二資料(例如「1」資料)與MTJ元件100處於具有第二電阻值R2之一狀態(第二電阻狀態)相關聯。 依此方式，使用一垂直磁化膜之MTJ元件(垂直磁化型MTJ元件) 100用於記憶體元件。 MTJ元件100可為其中將儲存層及參考層之磁化定向於垂直於磁性層之堆疊方向的一方向上的一MTJ元件(平行磁化型MTJ元件)。在平行磁化型MTJ元件中，儲存層及參考層之易磁化軸方向平行於磁性層之層表面。 (b) 操作實例 (b-1) MRAM之操作原理 將參考圖4A及圖4B來描述此實施例之MRAM之操作。 圖4A及圖4B係用於說明此實施例之MRAM之寫入操作及讀取操作的示意圖。在圖4A及圖4B中，為簡化繪示及說明，省略轉變抵消層125及中間層129之繪示。 下列兩種方法之任一者可用於MRAM之寫入操作。 在圖4A中，將STT (自旋轉移力矩)施加至MRAM之寫入操作。使用STT之寫入操作係一寫入方法，其藉由將包含於一寫入電流中之電子之一自旋力矩施加至MTJ元件100之儲存層110之磁化來引起儲存層110之磁化切換。在此實施例中，其中將STT用於資料寫入之MRAM指稱STT-MRAM。 在使用STT之資料寫入中，將一寫入電流IW (IW1、IW2)之電子之一自旋力矩施加至儲存層110之磁化。因此，使儲存層110之磁化方向對準相同於施加自旋力矩之電子之自旋的方向。 取決於是將儲存層110之磁化方向設定為平行於(相同於)參考層120之磁化方向抑或設定為反平行於(相反於)參考層120之磁化方向來控制供應至MTJ元件100之寫入電流IW之方向。 當將儲存層110之磁化方向設定為相反於參考層120之磁化方向(MTJ元件之磁化狀態自平行對準狀態改變至反平行對準狀態)時，將自參考層120流動至儲存層110之寫入電流IW1供應至MTJ元件100。在此情況中，由穿隧障壁層130反射具有沿相反於參考層120之磁化方向之一方向之一自旋的電子。藉由穿隧障壁層130反射之電子來將一自旋力矩施加至儲存層110之磁化。 因此，儲存層110之磁化變成相反於參考層120之磁化方向。 當將儲存層110之磁化方向設定為相同於參考層120之磁化方向(MTJ元件之磁化對準自反平行對準狀態改變至平行對準狀態)時，將自儲存層110流動至參考層120之寫入電流IW2供應至MTJ元件100。在此情況中，具有沿相同於參考層120之磁化方向之方向之自旋的電子通過穿隧障壁層130。藉由通過穿隧障壁層130之電子來將一自旋力矩施加至儲存層110之磁化。 因此，使儲存層110之磁化與參考層120之磁化方向對準。 依此方式，在STT-MRAM中，在MTJ元件100中流動之寫入電流IW之極性(電流流動方向)根據寫入MTJ元件100中之資料而不同。 在圖4B中，基於不同於用於使用STT來寫入資料之原理的一原理來執行將資料寫入至MTJ元件100。 在圖4B之資料寫入中，利用MTJ元件100之一電壓效應。在使用電壓效應之寫入操作中，藉由將一寫入電壓VW施加至MTJ元件100來將MTJ元件之磁化對準設定為反平行對準狀態或平行對準狀態。在下列描述中，使用電壓效應來將資料寫入至MTJ元件100之一方法(寫入操作)指稱電壓寫入。在此實施例中，其中將電壓效應用於資料寫入之MRAM指稱一電壓寫入型MRAM (或一電壓力矩型MRAM)。 在圖4B之實例中，將寫入電壓VW施加至位元線bBL，且將小於電壓VW之一特定電壓施加至位元線BL。歸因於兩個位元線BL與bBL之間的一電位差，電流IW1流入至MTJ元件100中。 在電壓效應中，將具有一特定脈寬及一特定電壓值之寫入電壓VW施加至MTJ元件100，且減小施加至MTJ元件100之一有效磁場。例如，寫入電壓VW之電壓值經設定使得有效磁場變成零。 此引起儲存層110之磁化之一進動運動受激發。因此，切換儲存層110之磁化。 在儲存層110之磁化方向自一初始狀態中之方向改變至其相反方向時停止供應寫入電壓VW。因此，儲存層110之進動運動終止，且儲存層110之磁化方向被設定為相反於初始狀態。 寫入電壓VW之脈寬經設定使得儲存層110之磁化之進動運動在儲存層110之磁化方向自初始狀態中之方向改變至其相反方向時終止。例如，為切換儲存層110之磁化，將寫入電壓VW之脈寬大致設定於自0.5奈秒至1.0奈秒之範圍內。 在電壓寫入型MRAM中，待寫入之資料不取決於施加至MTJ元件100之一電壓之一極性。磁性層110及120之磁性性質經設計使得參考層120相對於一電壓值之一切換臨限值高於儲存層110相對於一電壓值之一切換臨限值。因此，即使將寫入電壓VW施加至MTJ元件100，但參考層120之磁化不被切換。 依此方式，使用STT或電壓效應來控制MTJ元件100之磁化狀態。因此，將資料寫入記憶體胞元MC中。即使寫入操作之任何者用於此實施例之MRAM中，但可獲得相同結果。 即使MRAM中之寫入操作係STT方法或電壓寫入方法，但藉由實質上相同操作來執行MRAM中之讀取操作。 在MRAM之讀取操作中，將一讀取電壓VR施加至記憶體胞元MC。在施加讀取電壓VR之後，一讀取電流IR流入至MTJ元件100中。讀取電壓VR (例如)小於寫入電壓VW。例如，讀取電流IR小於寫入電流IW1及IW2。例如，將讀取電流IR之一流動方向設定為自儲存層110至參考層120之一方向。 歸因於供應讀取電流IR之一位元線之一充電電位、歸因於施加讀取電流VR之記憶體胞元MC之一特定節點之電位或來自記憶體胞元MC之讀取電流IR之量值取決於MTJ元件100之電阻狀態而變動。 藉由比較歸因於將讀取電流VR施加至記憶體胞元MC之電位或電流值與一特定參考值來區別儲存於記憶體胞元MC中之資料。 在此實施例之MRAM之讀取操作中，使用讀取操作時之選定胞元來設定用於資料讀取之一參考值(區別MTJ元件之電阻狀態)。 如上文所描述，使用選定胞元本身來設定用於資料讀取之一參考值的資料讀取指稱一自參考方法。此實施例之MRAM使用自參考方法來執行讀取操作。 如下文將描述，在此實施例之MRAM中，將具有不同脈衝波形之兩個讀取電壓VR1及VR2連續施加至包含MTJ元件100之記憶體胞元MC以藉由自參考方法來進行讀取操作。 下文中將更詳細描述此實施例之MRAM之讀取操作。 (b-2) 本實施例之MRAM之讀取操作之原理 將參考圖5及圖6來描述此實施例之MRAM之讀取操作之原理。 圖5係展示磁阻效應元件(MTJ元件)之電阻值之一電壓相依性的一曲線圖。 在圖5中，曲線圖之水平軸對應於施加至MTJ元件之一電壓，且曲線圖之垂直軸對應於MTJ元件之電阻值。圖5中展示處於平行對準狀態(P狀態)之MTJ元件之一特性PL1及處於磁化反平行對準狀態(AP狀態)之MTJ元件之一特性PL2。 如圖5中所展示，就MTJ元件之電阻值與外加電壓之間的一關係之趨勢而言，MTJ元件100之電阻值隨著外加電壓增大而減小。若未將一寫入電壓(寫入電流)或崩潰電壓施加至MTJ元件，則即使MTJ元件之電阻值歸因於外加電壓增大而減小，但MTJ元件之磁化對準被維持。 處於P狀態之MTJ元件之電阻值之電壓相依特性PL1不同於處於AP狀態之MTJ元件之電阻值之電壓相依特性PL2。 如由特性PL1所展示，即使外加電壓自電壓值VR1增大至電壓值VR2，但處於P狀態之MTJ元件之電阻值之變化量(減小量) Z1係很小的。 另一方面，如由特性PL2所展示，在自電壓值VR1至電壓值VR2之外加電壓範圍內，處於AP狀態之MTJ元件之電阻值之變化量Z2大於處於P狀態之MTJ元件之電阻值之變化量Z1。 例如，當將電壓VR2施加至MTJ元件時，處於AP狀態之MTJ元件之電阻值具有接近於處於P狀態之MTJ元件之電阻值的一值。 依此方式，將一特定電壓施加至MTJ元件之情況中之MTJ元件之電阻值及針對外加電壓之MTJ元件之電阻值之變化量Z1及Z2根據MTJ元件之磁化對準狀態而不同。 在此實施例之MRAM 1中，藉由利用歸因於電壓相依性之MTJ元件之電阻值之變化量Z1與Z2之間的差異來區別對應於MTJ元件100之一電阻狀態的資料與自具有不同電壓施加狀態之選定胞元獲得之兩個值。 此實施例之MRAM使用上文所描述之MTJ元件之電阻值之電壓相依性以在不破壞MTJ元件之資料的情況下執行藉由自參考方法之讀取操作。 圖6係用於說明此實施例之MRAM中之讀取操作的一圖式。 圖6之(a)係展示歸因於在施加電壓VR1時自MTJ元件輸出之一電流之一特定節點之一充電電位與時間之間的一關係的一示意圖。在圖6之(a)中，曲線圖之水平軸對應於時間，且曲線圖之垂直軸對應於充電電位。 圖6之(b)係展示歸因於在施加電壓VR2 (VR2＞VR1)時自MTJ元件輸出之電流之一特定節點(互連件)之充電電位與時間之間的關係的一示意圖。在圖6之(b)中，曲線圖之水平軸對應於時間，且曲線圖之垂直軸對應於充電電位。 圖6之(a)及(b)之各者中展示指示時間與處於AP狀態之MTJ元件之充電電位之間的一關係的特性線P2a及P2b及指示時間與處於P狀態之MTJ元件之充電電位之間的一關係的特性線P3a及P3b。 在圖6之(a)及(b)中，特性線P1a及P1b指示時間與MTJ元件中之一充電電壓之間的一關係，該MTJ元件具有處於P狀態之MTJ元件之電阻值與處於AP狀態之MTJ元件之電阻值之間的一電阻值。特性線P1a及P1b對應於處於P狀態之MTJ元件之充電電位與處於AP狀態之MTJ元件之充電電位之間的一充電電位變化。 如圖6之(a)中所展示，在自開始施加電壓VR1至時間ta之一時期(充電時期) T1內，藉由MTJ元件之輸出電流(記憶體胞元之讀取電流)來對一特定節點充電。 藉此，在時間ta處，根據MTJ元件之電阻狀態，一特定節點之充電電位達到特定電位Vap1及Vp1。 如由特性線P2a所指示，相對於處於AP狀態之MTJ元件，在時間ta處將一特定節點充電至電位Vap1。 如由特性線P3a所指示，相對於處於P狀態之MTJ元件，在時間ta處將一特定節點充電至電位Vp1。 如參考圖5所描述，當施加電壓VR1時，處於P狀態之MTJ元件之電阻值小於處於AP狀態之MTJ元件之電阻值。因此，在時期T1內，自處於P狀態之MTJ元件輸出之電流量(電荷量)大於自處於AP狀態之MTJ元件輸出之電流量。 因此，在時間ta處，連接至處於P狀態之MTJ元件之一節點之充電電位Vp1高於連接至處於AP狀態之MTJ元件之一節點之充電電位Vap1。 如由特性線P1a所指示，在具有處於P狀態之MTJ元件之電阻值與處於AP狀態之MTJ元件之電阻值之間的電阻值的MTJ元件中，時間ta處之電位係一電位Vref。電位Vref係一充電電位Vp1與一充電電位Vap1之間的一值。 例如，時期T1對應於讀取電壓VR1之一脈寬(讀取電壓施加時期) W1。 如圖6之(b)中所展示，藉由被施加電壓VR2 (＞VR1)之MTJ元件(記憶體胞元)之輸出電流來對一特定節點充電。在處於P狀態之MTJ元件之充電電位與處於AP狀態之MTJ元件之充電電位之間的一關係中，類似於圖6之(a)中之實例，在圖6之(b)中之各時間處，處於P狀態之MTJ元件之充電電位高於處於AP狀態之MTJ元件之充電電位。 如參考圖5所描述，由於MTJ元件之電阻值隨著施加至MTJ元件之電壓VR2增大而減小，因此自記憶體胞元輸出之一電流增大。因此，當將高於電壓VR1之電壓VR2施加至包含MTJ元件之記憶體胞元時，施加電壓VR2時之一特定節點之充電速度高於施加電壓VR1時之一節點之充電速度。 在自開始施加電壓VR2至時間tb之一時期T2內，如由圖6之(b)中之特性線P2b及P3b所指示，施加電壓VR2時之MTJ元件中之一節點之一充電電位變化比施加電壓VR1時之MTJ元件中之一節點之一充電電位變化劇烈。 當將電壓VR2施加至MTJ元件時，與MTJ元件處於P狀態相關之一節點之充電電位與與MTJ元件處於AP狀態相關之一節點之充電電位之間的一電壓值在短於時期T1之時期T2內達到電壓值Vref。 施加電壓VR2時之時間tb處之電壓值Vref係相同於施加電壓VR1時之時間ta處之電壓值Vref的值。 在時間tb處，處於P狀態之MTJ元件中之節點之充電電位具有高於電壓值Vref之一電壓值Vp2。在時間tb處，處於AP狀態之MTJ元件中之節點之充電電位具有低於電壓值Vref之一電壓值Vap2。 然而，相對於處於P狀態之MTJ元件，時間tb處之電壓值Vp2低於時間ta處之電壓值Vp1。 相反地，相對於處於AP狀態之MTJ元件，時間tb處之電壓值Vap2高於時間ta處之電壓值Vap1。 施加電壓VR1時之時間ta處之充電電位與施加電壓VR2時之時間tb處之充電電位之間的一量值關係在處於AP狀態之MTJ元件與處於P狀態之MTJ元件之間係相反的，且如參考圖5所描述，此係因為：歸因於MTJ元件之電阻值之電壓相依性，處於AP狀態之MTJ元件之電阻值之減小量大於處於P狀態之MTJ元件之電阻值之減小量。 依此方式，在此實施例之MRAM中，當使用兩個不同電壓VR1及VR2時，此節點在一特定節點達到共同電壓值Vref之時間ta及tb處之充電電位之量值關係在處於P狀態之MTJ元件與處於AP狀態之MTJ元件之間係相反的。 此實施例之MRAM使用讀取電壓VR1及VR2，其等經設定以能夠基於MTJ元件之電阻值之電壓相依性來比較充電電位以比較施加讀取電壓VR1時之一特定節點之充電電位與施加讀取電壓VR2時之一特定節點之充電電位。 自開始施加電壓VR1至時間ta之時期T1對應於讀取電壓VR1之脈寬W1。自開始施加電壓VR2至時間tb之時期T2對應於讀取電壓VR2之脈寬W2。時期T2短於歸因於MTJ元件100之輸出之充電電位達到一飽和狀態之前之時期。 第一讀取時期T1 (第一讀取電壓VR1之脈寬W1)可相同於第二讀取時期T2 (第二讀取電壓VR2之脈寬W2)。 在此實施例之MRAM中，考量一節點之充電電位達到一特定共同電位之一時期，電壓VR1及VR2之脈寬W1及W2經控制使得當MTJ元件處於P狀態時，施加電壓VR2時之節點之充電電位低於施加電壓VR1時之節點之充電電位，及當MTJ元件處於AP狀態時，施加電壓VR2時之節點之充電電位高於施加電壓VR1時之節點之充電電位。 因此，在此實施例之MRAM中，即使對選定胞元執行施加具有不同電壓值之讀取電壓VR1及VR2以區別選定胞元中之資料，但可執行基於兩個讀取電壓VR1及VR2之施加來比較與MTJ元件處於P狀態相關之兩個充電電位及基於兩個讀取電壓VR1及VR2之施加來比較與MTJ元件處於AP狀態相關之兩個充電電位。 可基於MRAM之一實驗結果、一模擬結果及MRAM之一晶片之一測試程序來設定讀取電壓VR1及VR2之電壓值及脈寬W1及W2。將實驗及測試程序之結果保存於MRAM 1之一晶片中作為與讀取電壓(及寫入電壓)有關之設定資訊。 讀取電壓VR2之電壓值小於MTJ元件介質崩潰時之一電壓。較佳地，讀取電壓VR2之電壓值小於寫入電壓VW。 若讀取電壓之脈寬經設定使得當MTJ元件處於P狀態時，施加電壓VR2時之節點之充電電位低於施加電壓VR1時之節點之充電電位，及當MTJ元件處於AP狀態時，施加電壓VR2時之節點之充電電位高於施加電壓VR1時之節點之充電電位，則可基於不同於一節點之充電電位達到一特定共同電位之時期的一時期來設定讀取電壓之脈寬。 在圖6所展示之讀取方法之實例中，將讀取電壓VR1及VR2施加至位元線BL以對一特定節點(互連件)之電位充電。此一讀取方法可被稱為藉由一電荷累積方法之讀取操作。 在預先使一特定節點(互連件)(例如位元線bBL)之電位放電之後，將位元線bBL設定為一浮動狀態。藉此，當將讀取電壓VR1及VR2施加至位元線BL時，獲得位元線bBL之充電電位作為來自選定胞元之輸出。 在此實施例之MRAM 1之讀取操作中，不僅位元線bBL之充電電位，且流動通過一特定節點(互連件)之一電流可被處置為來自選定胞元之輸出。在此情況中，在此實施例之MRAM 1中，當將兩個不同電壓VR1及VR2施加至位元線BL時，由感測放大器電路放大流動通過一特定節點(互連件)之一電流差，藉此執行讀取操作。 基於上述原理，在此實施例之MRAM中，在資料讀取操作時，比較在一特定時期W1內將具有一特定電壓值之讀取電壓VR1施加至選定胞元之情況中之來自選定胞元之輸出與在一特定時期W2內將具有高於電壓VR1之電壓值之一電壓值的讀取電壓VR2施加至選定胞元之情況中之來自選定胞元之輸出。 基於比較結果，此實施例之MRAM可區別選定胞元中之資料。 因此，此實施例之MRAM可藉由自參考方法來讀取記憶體胞元中之資料。 (b-3) 基本實例 將參考圖7來描述此實施例之MRAM之讀取操作之一基本實例。在此實例中，將視情況使用圖1至圖6來描述此實施例之MRAM之讀取操作。 圖7係用於說明此實施例之MRAM之讀取操作之基本實例的一流程圖。 如圖7中所展示，記憶體控制器5回應於來自主機裝置之一請求而發出一讀取命令CMD。記憶體控制器5將讀取命令CMD傳輸至此實施例之MRAM 1。記憶體控制器5參考管理表且將其中儲存待讀取之資料之位址ADR傳輸至MRAM 1。 此實施例之MRAM 1接收讀取命令CMD及位址ADR。因此，此實施例之MRAM 1開始針對由位址ADR指示之選定胞元之讀取操作(步驟ST0)。 在此實施例中，控制電路18按照讀取操作之一序列來執行第一讀取(步驟ST1)。 為執行第一讀取(下文中亦指稱第一感測操作)，讀取驅動器150經由選定全域位元線GBL及選定局域位元線BL來將由電壓產生電路17產生之第一讀取電壓VR1供應至選定胞元MC。例如，第一讀取電壓VR1具有第一脈寬W1。 在施加第一讀取電壓VR1之後，選定胞元MC將一讀取電流(下文中指稱一讀取電流IR1)輸出至局域位元線bBL及全域位元線bGBL。 讀取電流IR1之一電流值及連接至選定胞元MC之一節點之電位根據選定胞元MC中之MTJ元件100之電阻狀態(P狀態或AP狀態)來變動。 例如，在此實施例中，使歸因於讀取電流IR1 (或節點之電位)之一電荷累積於位元線bBL及bGBL與感測放大器電路151之一輸入端子之間的一第一電容(例如互連電容)中。 在第一讀取中，在對應於第一脈寬W1之時期T1內，藉由第一讀取電壓VR1來對第一電容充電。因此，第一電容保持一第一電位(第一充電電位)。 在第一讀取(施加讀取電壓VR1)之後，控制電路18按照讀取操作之一序列來執行第二讀取(步驟ST2)。 為執行第二讀取(下文中亦指稱第二感測操作)，讀取驅動器150經由選定位元線BL及GBL來將由電壓產生電路17產生之第二讀取電壓VR2供應至選定胞元MC。第二讀取電壓VR2之一電壓值高於第一讀取電壓VR1之一電壓值。例如，第二讀取電壓VR2之電壓值低於寫入電壓VW之電壓值。 第二讀取電壓VR2具有第二脈寬W2。第二讀取電壓VR2之脈寬W2小於第一讀取電壓VR1之脈寬W1。由一元件(MTJ元件)基於將一特定節點充電至一特定電壓值Vref之前之一時期來設定脈寬W1及W2，該元件在施加電壓VR1及VR2時具有處於P狀態之MTJ元件之電阻值與處於AP狀態之MTJ元件之電阻值之間的一電阻值。 在施加第二讀取電壓VR2之後，一選定胞元MCk將一讀取電流(下文中指稱一讀取電流IR2)輸出至一局域位元線bBLk及全域位元線bGBL。 根據選定胞元MCk中之MTJ元件100之電阻狀態，一電荷因讀取電流IR2而累積於位元線bBL及bGBL與感測放大器電路151之另一輸入端子之間的一第二電容(互連電容)中。 在第二讀取時，在對應於第二脈寬W2之時期T2內對第二電容充電。因此，第二電容保持一第二電位(第二充電電位)。 在第二讀取之後，感測放大器電路151在控制電路18之控制下比較第一充電電位與第二充電電位(步驟ST3)。 如圖6中所展示，當選定胞元MC包含處於P狀態之MTJ元件時，第一充電電位Vp1高於第二充電電位Vp2。 因此，當第一充電電位高於第二充電電位時，感測放大器電路151判定選定胞元MC中之資料係「0」資料。 另一方面，當選定胞元MC包含處於AP狀態之MTJ元件時，第一充電電位Vap1低於第二充電電位Vap2。 當第一充電電位低於第二充電電位時，感測放大器電路151判定選定胞元MC中之資料係「1」資料。 依此方式，此實施例之MRAM 1基於充電電位之比較結果來判定選定胞元中之資料。 感測放大器電路151將基於充電電位之比較結果所獲得之資料傳輸至記憶體控制器5 (步驟ST4)。此實施例之MRAM 1在傳輸資料之後完成讀取操作。 如上文所描述，此實施例之MRAM 1結束讀取操作。 在此實施例之MRAM之讀取操作中，在使用第二讀取電壓VR2 (＞VR1)之第二讀取之後，可執行使用第一讀取電壓VR1之第一讀取。 如上文所描述，在此實施例之MRAM 1之讀取操作中，根據第一讀取之第一充電電位與根據第二讀取之第二充電電位之間的量值關係取決於選定胞元MCk中之MTJ元件100之電阻狀態(磁化對準狀態)而不同。 因此，此實施例之MRAM可藉由自參考方法來讀取選定胞元中之資料。 在此實施例之MRAM中，可在不改變MTJ元件之磁化對準狀態(不破壞選定胞元之資料)的情況下於第一讀取(步驟ST2)與第二讀取(步驟ST3)之間執行藉由自參考方法之資料讀取操作。 因此，此實施例之MRAM可在藉由自參考方法之讀取操作時期期間減少用於改變MTJ元件之磁化對準狀態之操作(寫入操作)。因此，此實施例之MRAM可縮短用於使用自參考方法之讀取操作之一操作時期。 然而，在第二讀取(步驟ST3)中，由於將高於第一讀取電壓VR1之第二讀取電壓VR2施加至位元線BL，因此藉由位元線之間的電位差引起之一電流來對MTJ元件100執行藉由STT之資料寫入，且存在MTJ元件100之磁化對準狀態改變之一可能性。 然而，如參考圖5所描述，處於AP狀態之MTJ元件100之電阻值隨著施加至MTJ元件100之電壓VR2增大而減小。因此，在第二讀取(步驟ST3)中，處於AP狀態之MTJ元件100之電阻值接近於處於P狀態之MTJ元件100之電阻值。 由於此實施例之MRAM 1藉由使用電阻值(電壓相依性)之變化來執行讀取操作，因此即使MTJ元件100之磁化對準狀態在讀取操作期間改變，但不會對讀取操作本身產生不利影響。 在此實施例之MRAM中，若將一讀取電流之方向設定為某一恆定方向(例如自AP狀態至P狀態之一寫入方向)，則即使MTJ元件100之磁化對準狀態在第二讀取(步驟ST3)時改變，但當使沿一預定方向(例如自P狀態至AP狀態之一寫入方向)之一寫入電流流動通過處於磁化對準狀態(其中磁化切換可發生於使用自參考方法之讀取操作完成之後)之MTJ元件時，此實施例之MRAM 1可正確地恢復MTJ元件之磁化對準狀態(資料保持狀態)。 在此情況中，由於足以在完成讀取操作之後恢復MTJ元件100之磁化對準狀態，因此讀取操作之延遲時間不發生於此實施例之MRAM中。 (c) 具體實例 將參考圖8至圖9來描述此實施例之MRAM之一具體實例。在此實例中，將視情況使用圖1至圖7來描述此實施例之MRAM之具體實例。 (c-1) 電路組態 將參考圖8來描述此實施例之MRAM之一更具體電路組態。 圖8係展示此實施例之MRAM之一讀取電路之一具體實例的一等效電路圖。圖8中繪示此實施例之MRAM之讀取電路之一主要部分。 如圖8中所展示，在MRAM之讀取操作期間，讀取驅動器150經由選定位元線BL及GBL及一行選擇開關(圖中未展示)來電連接至將自其讀取資料之選定胞元MCk。 例如，讀取驅動器150連接至全域位元線GBL。 讀取驅動器150基於控制信號(讀取啟用信號) RE1及RE2來將複數個讀取電壓VR1及VR2之任一者輸出至選定胞元MCk。 一電晶體TR3輸出讀取電壓VR1。電晶體TR3之一電流路徑之一端連接至一電壓端子991。電晶體TR3之電流路徑之另一端連接至全域位元線GBL。將讀取啟用信號RE1供應至電晶體TR3之閘極。例如，自控制電路18供應讀取啟用信號RE1。 一電晶體TR4輸出讀取電壓VR2 (＞VR1)。電晶體TR4之一電流路徑之一端連接至一電壓端子992。電晶體TR4之電流路徑之另一端連接至全域位元線GBL。將讀取啟用信號RE2供應至電晶體TR4之閘極。例如，自控制電路18供應讀取啟用信號RE2。 分別藉由讀取啟用信號RE1及RE2來獨立控制讀取驅動器150中之將讀取電壓VR1及VR2供應至選定胞元MCk之時序。 例如，藉由控制讀取啟用信號RE1及RE2處於「H」位準之一時期來控制讀取電壓VR1及VR2之脈寬W1及W2。 一箝位電晶體可設置於讀取驅動器150與全域位元線GBL之間。箝位電晶體可將全域位元線GBL之電位箝制為不超過一供應閘極電壓。在此情況中，讀取驅動器150包含(例如)將不小於讀取電壓VR2之一電壓施加至其之一單一電壓源。可藉由控制供應至箝位電晶體之閘極的一控制信號之信號位準來產生第一讀取電壓VR1及第二讀取電壓VR2。 如圖8中所展示，在MRAM之讀取操作期間，感測放大器電路151經由選定位元線bBL及bGBL及一行選擇開關(圖中未展示)來電連接至選定胞元MCk。 在此實施例中，一電荷累積型差動感測放大器電路用於感測放大器電路151。 感測放大器電路151至少包含一感測放大器單元50、兩個電荷保持部分981及982及複數個控制元件SW1、SW2、TR1及TR2。 控制元件SW1及SW2控制感測放大器電路151與全域位元線bGBL之間的一電連接。控制元件SW1及SW2係(例如) MOS開關。 控制元件TR1及TR2控制感測放大器單元50與電荷保持部分981及982之間的一電連接。控制元件TR1及TR2係(例如) N型場效電晶體。 開關元件SW1之一端連接至全域位元線bGBL。開關元件SW1之另一端連接至電晶體TR1之一電流路徑之一端。電晶體TR1之電流路徑之另一端連接至作為感測放大器單元50之一輸入端子的一輸入端子(節點) ND1。 開關元件SW2之一端連接至全域位元線bGBL。開關元件SW2之另一端連接至電晶體TR2之一電流路徑之一端。電晶體TR2之電流路徑之另一端連接至作為感測放大器單元50之另一輸入端子的一輸入端子(節點) ND2。 將控制信號(讀取啟用信號) RE1供應至開關元件SW1之閘極。將讀取啟用信號RE2供應至開關元件SW2之閘極。經由一反相器950來將信號RE1及RE2供應至MOS開關元件SW1及SW2之P型MOS電晶體之閘極。 分別基於讀取啟用信號RE1及RE2來獨立控制開關元件SW1及SW2之接通及切斷狀態。因此，分別控制選定位元線bBLk及bGBL與電荷保持部分981及982之間的電連接。 依此方式，藉由讀取啟用信號RE1及RE2來控制感測放大器電路151中之自選定胞元MCk獲取一輸出信號之時序。 將控制信號(感測啟用) SE供應至電晶體TR1及TR2之閘極。例如，自控制電路18供應感測啟用信號SE。 基於感測啟用信號SE來控制電晶體TR1及TR2之接通及切斷狀態。因此，控制電荷保持部分981及982與感測放大器單元50之間的電連接。因此，藉由感測啟用信號SE來控制感測放大器單元50中之鎖存電荷保持部分981及982之信號(自選定胞元之輸出)之時序。 電荷保持部分981及982具有(例如)一特定大小之電容器C1及C2。電荷保持部分981及982保持由電流依不同時序流動於選定位元線bBLk及bGBL中(或選定位元線bBLk及bGBL之電位變動)引起之電荷。 電荷保持部分981設置於開關元件SW1與電晶體TR1之間。電荷保持部分981之一端連接至開關元件SW1與電晶體TR1之間的一連接節點。電荷保持部分981之另一端係接地的。 電荷保持部分982設置於開關元件SW2與電晶體TR2之間。電荷保持部分982之一端連接至開關元件SW2與電晶體TR2之間的一連接節點。電荷保持部分982之另一端係接地的。 例如，電荷保持部分981及982之各者係開關元件SW1及SW2與電晶體TR1及TR2之間的一互連電容(寄生電容)。然而，一電容元件(例如使用一閘極電容來安裝之一MOS電容器或一電晶體或其類似者之接面電容或MIM電容器)可設置為半導體基板290上或一層間絕緣膜中之電荷保持部分981及982。 感測放大器單元50包含複數個P型場效電晶體(例如P型MOS電晶體) TRa、TRb、TRd及TRe及複數個N型場效電晶體(例如N型MOS電晶體) TRc、TRf、TRg、TRh及TRi。 電晶體TRa至TRf形成一正反器。 電晶體TRa之一電流路徑之一端(源極/汲極)連接至一電壓端子990。電晶體TRa之電流路徑之另一端(源極/汲極)連接至電晶體TRb之一電流路徑之一端。電晶體TRb之電流路徑之另一端連接至節點(互連件) ND1。電晶體TRc之一電流路徑之一端連接至節點ND1。電晶體TRc之一電流路徑之另一端連接至一電壓端子999。 電晶體TRb及TRc之閘極連接至節點ND2。 將一電源供應電壓VDD供應至電壓端子990。在下文中，被施加電源供應電壓VDD之電壓端子990指稱電源供應端子990。 將一接地電壓VSS施加至電壓端子999。在下文中，被施加接地電壓VSS之電壓端子999被稱為接地端子999。 電晶體TRd之一電流路徑之一端連接至電源供應端子990，且電晶體TRd之電流路徑之另一端連接至電晶體TRe之電流路徑之一端。電晶體TRe之另一端連接至節點ND2。電晶體TRf之一電流路徑之一端連接至節點ND2。電晶體TRf之電流路徑之另一端連接至接地端子999。 電晶體TRe及TRf之閘極連接至節點ND1。 將一控制信號(感測啟用信號) bSE供應至電晶體TRa及TRd之閘極。基於感測啟用信號bSE來控制電晶體TRa及TRd之接通及切斷狀態。因此，控制感測放大器單元50之啟動及停用。例如，自控制電路18供應感測啟用信號bSE。 藉由感測啟用信號SE及bSE來控制感測放大器電路151中之一信號之偵測及放大操作之時序。 電晶體TRg、TRh及TRi控制感測放大器單元50之內部節點ND1及ND2之放電。 電晶體TRg之一電流路徑之一端連接至節點ND1。電晶體TRg之電流路徑之一端連接至接地端子999。電晶體TRh之一電流路徑之一端連接至節點ND2。電晶體TRh之電流路徑之另一端連接至接地端子999。 電晶體TRi之一電流路徑之一端連接至節點ND1及電晶體TRg之電流路徑之一端。電晶體TRi之電流路徑之另一端連接至節點ND2及電晶體TRh之電流路徑之一端。 將一控制信號(預放電啟用信號) PDE供應至電晶體TRg、TRh及TRi之閘極。藉由預放電啟用信號PDE來控制感測放大器電路151之初始化操作(節點之放電)之時序。 感測放大器單元50之節點ND2用作感測放大器單元50之輸入端子及感測放大器單元50之輸出端子DOUT。自感測放大器電路151之一輸出端子輸出節點ND2之電位作為選定胞元MCk中之資料。 感測放大器單元50之節點ND1保持與節點ND2之位準電位相反之一位準電位。將節點ND1之電位處置為選定胞元MCk中之資料之互補資料。因此，感測放大器電路151可將節點ND1之電位輸出為選定胞元MCk之互補資料。例如，節點ND1可用作感測放大器單元50之一輸出端子bDOUT。 圖8中之感測放大器電路151之內部組態係一實例，且用於此實施例之MRAM中之感測放大器電路之內部組態不限於為圖8中之內部組態。 (c-2) 操作實例 將參考圖9來描述此實施例之MRAM之一更具體操作實例。 圖9係用於說明此實施例之MRAM之讀取操作之一具體實例的一時序圖。 如圖9中所展示，在接收命令CMD及位址ADR之後，在時間t0處將位址ADR鎖存於命令位址鎖存電路中，且位址ADR係有效的。 在時間t1處，MRAM 1之控制電路18將預放電啟用信號PDE之信號位準自「L」位準改變至「H」位準。 藉由處於「H」位準之信號PDE來接通圖8之感測放大器電路151中之電晶體TRg、TRh及TRi。節點ND1及ND2經由處於「接通」狀態之電晶體TRg及TRh來電連接至接地端子999。此外，節點ND1經由處於「接通」狀態之電晶體TRi來電連接至節點ND2。因此，節點ND1及ND2兩者被放電且被設定為實質上相同電位。 在時間t2處，控制電路18將信號PDE之信號位準設定為「L」位準。切斷電晶體TRg、TRh及TRi且使節點ND1及ND2與接地端子999電分離。 當讀取電路15不在作用中時，可將預放電啟用信號PDE始終設定為「H」位準。因此，在接收位址ADR之前，預先將節點ND1及ND2兩者設定為一放電狀態。在此情況中，在此實施例之MRAM中，由於已預先完成預放電處理，因此可在接收位址ADR之後跳過自時間t0至時間t2之處理。因此，此實施例之MRAM可減少存取延遲且達成高速讀取操作。 可在自時間t1至時間t2之一時期內將讀取啟用信號RE1及RE2設定為「H」位準。因此，接通電晶體TR3及TR4且對全域位元線GBL預充電。藉由處於「接通」狀態之開關元件SW1及SW2來使電容器981 (C1)及982 (C2)放電。 在時間t3處，位元線控制電路14B將對應於選定位址ADR之行選擇信號CSL設定為「H」位準。因此，接通行開關M1及M2且將選定位元線BLk及bBLk電連接至全域位元線GBL及bGBL。 在時間t4處，字線控制電路13B將處於「H」位準之一電壓施加至選定字線WLk。因此，接通選定胞元MCk之胞元電晶體200。啟動選定胞元MCk。可在啟動選定字線WLk之後啟動選定位元線BLk及bBLK。 在時間t5處，控制電路18將第一讀取啟用信號RE1之信號位準自「L」位準改變至「H」位準。藉由處於「H」位準之信號RE1來接通讀取驅動器150中之兩個電晶體TR3及TR4之電晶體TR3。 電壓端子991經由處於「接通」狀態之電晶體TR3來連接至全域位元線GBL及選定位元線BLk。 因此，將讀取電壓VR1供應至選定胞元MCk，且將電壓VR1施加至MTJ元件100。讀取電流IR1經由MTJ元件100來自位元線BLk流動至位元線bBLK。 藉由處於「H」位準之信號RE1來接通開關元件SW1。將電荷保持部分(互連電容) 981電連接至位元線bBLk及全域位元線bGBL。 將讀取電流IR1供應至電荷保持部分981，藉此對節點充電且電荷保持部分981之電位升高。 讀取電流IR1之電流值具有對應於MTJ元件之電阻值(磁化對準狀態)之一量值。流動通過處於平行對準狀態之MTJ元件100之讀取電流IR1之電流值高於流動通過處於反平行對準狀態之MTJ元件100之讀取電流IR1之電流值。因此，電荷保持部分981之充電電位之高度根據選定胞元MCk中之MTJ元件之電阻狀態來變動。 控制電路18控制第一讀取啟用信號RE1之信號位準，使得具有一特定脈寬W1之第一讀取電壓VR1被施加至選定胞元MCk。 第一讀取啟用信號RE1處於「H」位準之一時期經控制使得讀取電壓VR1具有脈寬W1。 在時間t6處，控制電路18將信號RE1之信號位準自「H」位準改變至「L」位準。因此，切斷電晶體TR3且使電壓端子991與選定位元線BLk電分離。 自時間t5至時間t6之一時期實質上對應於讀取電壓VR1之脈寬W1。例如，讀取電壓VR1及VR2之脈寬對應於讀取電壓VR1及VR2之半高全寬。然而，可基於讀取電壓具有一所要電壓值之一時期來界定讀取電壓VR1及VR2之脈寬。 因此，在對應於脈寬W1之時期(時間t5與t6之間的時期)內，對電容器C1 (電荷保持部分981)充電。電容器C1根據MTJ元件100之電阻狀態及充電時期W1來保持充電電位。當MTJ元件100處於P狀態(低電阻狀態)時，電容器C1具有充電電位Vp1，及當MTJ元件100處於AP狀態(高電阻狀態)時，電容器C1具有充電電位Vap1。 在時間t7處，控制電路18將第二讀取啟用信號RE2之信號位準自「L」位準改變至「H」位準。藉由處於「H」位準之信號RE2來接通作為讀取驅動器150中之另一電晶體的電晶體TR4。 電壓端子992經由處於「接通」狀態之電晶體TR4來連接至全域位元線GBL及選定位元線BLk。 因此，將讀取電壓VR2供應至選定胞元MCk且施加至MTJ元件100。讀取電流IR2經由MTJ元件100來自位元線BLk流動至位元線bBLk。 電荷保持部分(互連電容) 982經由處於「接通」狀態之開關元件SW2藉由處於「H」位準之信號RE2來電連接至位元線bBLk及全域位元線bGBL。 將讀取電流IR2供應至電荷保持部分982，藉此對節點充電，且電荷保持部分981之電位升高。 如參考圖5所描述，當將高於電壓VR1之讀取電壓VR2施加至MTJ元件100時，儘管MTJ元件100之磁化對準狀態因MTJ元件100之電阻值之電壓相依性而維持，但MTJ元件100之電阻值減小。 控制電路18控制第二讀取啟用信號RE2之信號位準，使得第二讀取電壓VR2具有小於第一脈寬W1之第二脈寬W2。 例如，讀取電壓VR2之脈寬W2經設定使得施加讀取電壓VR2時之根據具有處於P狀態之MTJ元件之電阻值與處於AP狀態之MTJ元件之電阻值之間的電阻值之MTJ元件之節點之充電電位相同於施加具有脈寬W1之讀取電壓VR1時之根據具有處於P狀態之MTJ元件之電阻值與處於AP狀態之MTJ元件之電阻值之間的電阻值之MTJ元件之節點之充電電位。 在時間t8處，控制電路18將信號RE2之信號位準自「H」位準改變至「L」位準。切斷電晶體TR4且使電壓端子992與選定位元線BLk電分離。 自時間t7至時間t8之一時期實質上對應於讀取電壓VR2之脈寬W2。 因此，在對應於脈寬W2之時期(時間t7與t8之間的時期)內，對電容器C2 (電荷保持部分982)充電。電容器C2根據MTJ元件100之電阻狀態及充電時期W2來保持充電電位。當MTJ元件100處於P狀態(低電阻狀態)時，電容器C2具有充電電位Vp2，及當MTJ元件100處於AP狀態(高電阻狀態)時，電容器C2具有充電電位Vap2。 在將信號RE2之信號位準設定為「L」位準之後，控制電壓18在時間t9處將感測啟用信號SE之信號位準自「L」位準改變至「H」位準。與將信號SE設定為「H」位準同步地，信號bSE之信號位準自「H」位準改變至「L」位準。 藉由處於「H」位準之信號SE來接通電晶體TR1及TR2。藉由處於「L」位準之信號bSE來接通電晶體TRa及TRd。 經由處於「接通」狀態之電晶體TRa及TRd來將電晶體TRa、TRc、TRe及TRf電連接至電源供應端子990。因此，將一電壓Vdd供應至電晶體TRb、TRc、TRe及TRf。 經由處於「接通」狀態之電晶體TR1及TR2來將電荷保持部分981及982分別連接至節點ND1及ND2。 將電荷保持部分981之電位(電荷)轉移至節點ND1，且將電荷保持部分982之電位轉移至節點ND2。將節點ND1之電位施加至電晶體TRe及TRf之閘極。將節點ND2之電位施加至電晶體TRb及TRc之閘極。 當第一讀取(使用電壓VR1之讀取)中之充電電位低於第二讀取(使用電壓VR2之讀取)中之充電電位時，取決於轉移電荷(充電電位)，節點ND2之電位相對高於節點ND1之電位。 因此，藉由處於「切斷」狀態之電晶體TRb及處於「接通」狀態之TRc來使節點ND1放電，且藉由處於「接通」狀態之電晶體TRe及處於「切斷」狀態之電晶體TRf來將節點ND2大致充電至電源供應電壓Vdd。 將節點ND1之電位設定為「L」位準，且將節點ND2之電位設定為「H」位準。 當第一讀取中之充電電位高於第二讀取中之充電電位時，取決於轉移電荷，節點ND1之電位相對高於節點ND2之電位。 因此，藉由處於「接通」狀態之電晶體TRb及處於「切斷」狀態之TRc來將節點ND1大致充電至電源供應電壓Vdd，且藉由處於「切斷」狀態之電晶體TRe及處於「接通」狀態之電晶體TRf來使節點ND2放電。 將節點ND1之電位設定為「H」位準，且將節點ND2之電位設定為「L」位準。 依此方式，將第一讀取中之一充電電位VC1與第二讀取中之一充電電位VC2之間的比較結果反映為節點ND1及ND2之充電/放電。 如參考圖6所描述，在處於P狀態之MTJ元件中，第一讀取中之充電電位Vp1高於第二讀取中之充電電位Vp2。如參考圖6所描述，在處於AP狀態之MTJ元件中，第一讀取中之充電電位Vap1低於第二讀取中之充電電位Vap2。 如圖6之(a)及(b)中所展示，在鑑於達到一特定電位Vref之一時期來施加具有脈寬W1及W2之讀取電壓VR1及VR2中，當MTJ元件100之磁化對準狀態係P狀態時，節點ND2之電位低於節點ND1之電位。 據此，當節點ND2之電位處於「L」位準時，將「0」資料為判定儲存於選定胞元MCk中之資料。 當MTJ元件100之磁化對準狀態係AP狀態時，節點ND2之電位高於節點ND1之電位。 據此，當節點ND2之電位處於「H」位準時(當MTJ元件100處於AP狀態時)，將「1」資料判定為儲存於選定胞元MCk中之資料。 依此方式，讀取選定胞元MCk中之資料。 當選定胞元MCk中之MTJ元件100處於P狀態時，將「0」資料傳輸至記憶體控制器5。當選定胞元MCk中之MTJ元件100處於AP狀態時，將「1」資料傳輸至記憶體控制器5。 在時間t10處，控制電路18將信號SE設定為「L」位準且將信號bSE設定為「H」位準。 在時間t11處，字線控制電路13B將字線WLk之電位設定為「L」位準。因此，停用字線WLk且切斷胞元電晶體200。 在時間t12處，位元線控制電路14B將信號CSL設定為「L」位準。因此，切斷行開關M1及M2且停用位元線BLk及bBLk。可在停用位元線BLk及bBLk之後停用字線WLk。 因此，此實施例之MRAM完成讀取操作。 記憶體控制器5自MRAM 1接收資料。記憶體控制器5將ECC處理及其類似者施加至資料且接著將資料轉移至主機裝置。 如上文所描述般完成此實施例之MRAM之操作。 (d) 總結 此實施例之磁性記憶體(例如MRAM)使用藉由自參考方法之讀取操作來讀取資料。 在此實施例之磁性記憶體中，可藉由自參考方法之讀取操作來減少歸因於記憶體胞元之特性變動(例如製程變動)的讀取錯誤。 此實施例之磁性記憶體藉由利用MTJ元件之電阻值之電壓相依性的自參考方法來執行讀取操作。 此實施例之磁性記憶體藉由在讀取操作時使用具有不同脈衝波形之兩個讀取電壓VR1及VR2來自一選定胞元讀取資料。第一讀取電壓VR1低於第二讀取電壓VR2。例如，第一讀取電壓VR1之脈寬W1寬於第二讀取電壓VR2之脈寬W2。例如，將第二讀取電壓VR2設定為MTJ元件100之電阻狀態不在其處改變之一電壓值及一脈寬。 此實施例之磁性記憶體使用MTJ元件100之電阻值之電壓相依性(參閱圖5)且基於歸因於供應第一讀取電壓之選定胞元之輸出(例如充電電位)與歸因於供應第二讀取電壓之選定胞元之輸出之間的比較結果來區別及判定選定胞元MC中之資料。 因此，在此實施例之磁性記憶體中，可在不破壞記憶體胞元MC之資料(不重寫MTJ元件之電阻狀態)的情況下達成藉由自參考方法之讀取操作。 因此，在此實施例之磁性記憶體中，可減少用於改變讀取操作序列中之第一讀取與第二讀取之間的MTJ元件之電阻狀態的寫入操作之執行。 因此，此實施例之磁性記憶體可縮短藉由使用自參考方法之讀取操作之時期。 如上文所描述，在此實施例之磁性記憶體中，可改良磁性記憶體之操作特性。 (2) 第二實施例 將參考圖10及圖11來描述第二實施例之一磁性記憶體。 在此實施例中，將描述作為此實施例之磁性記憶體之一實例的STT-MRAM。 在此實施例之MRAM中，在讀取操作之後執行寫回處理。 在此實施例之MRAM之讀取操作中，為增大處於一反平行對準狀態(AP狀態)之一MTJ元件中之第一讀取與第二讀取之間的一讀取邊限(充電電位差)，可在一些情況中將一讀取電壓VR2之一電壓值設定為一較高值。 在此實施例之MRAM中，可將第二讀取電壓VR2設定為不小於第二讀取時之一寫入電壓VW之一電壓值。在此實施例之MRAM中，在第二讀取時，當第二讀取電壓VR2之施加時期遠小於寫入電壓VW之施加時間時，可在一些情況中將第二讀取電壓VR2設定為高於寫入電壓VW之一電壓值。 在此等情況中，存在可歸因於記憶體胞元陣列中之MTJ元件之特性變動而發生MTJ元件之磁化切換的一可能性。 一讀取電流在MTJ元件中之一流動方向係使MTJ元件之磁化對準狀態自AP狀態改變至P狀態之方向。因此，歸因於MTJ元件之特性變動，處於AP狀態之MTJ元件之磁化對準狀態可因讀取電流而改變至P狀態。 取決於MTJ元件之一組態及與一位元線之一連接關係，讀取電流之方向可不同於圖4A及圖4B中所展示之讀取電流之方向。由此，亦可使MTJ元件之磁化對準狀態自P狀態改變至AP狀態。 不論讀取電流之方向如何，如參考圖5所描述，處於AP狀態之MTJ元件100之電阻值隨著施加至MTJ元件100之電壓VR2增大而減小，且在第二讀取時，處於AP狀態之MTJ元件之電阻值接近於處於P狀態之MTJ元件之電阻值。 相反地，即使外加電壓增大，但處於P狀態之MTJ元件之電阻值實質上維持處於P狀態之MTJ元件之電阻值。 在此實施例之MRAM中，由於藉由使用電阻值之變化來執行讀取操作，因此即使MTJ元件之磁化對準在第二讀取時改變，但讀取操作不受影響。然而，若MTJ元件之磁化對準在讀取操作時改變，則為維持一記憶體中之資料之可靠性，可較佳地使MTJ元件之磁化對準恢復至磁化對準歸因於讀取操作而改變之前的狀態。 為減少由上文所描述之讀取干擾所引起之錯誤，此實施例之MRAM在將資料轉移至記憶體控制器5之後執行寫回處理。在下列描述中，為簡化說明，假定一讀取電流在MTJ元件100中之一流動方向係使MTJ元件100之磁化對準狀態自AP狀態改變至P狀態之方向。 圖10係用於說明此實施例之磁性記憶體(例如MRAM)之讀取操作的一流程圖。圖11係用於說明此實施例之MRAM之讀取操作的一時序圖。 如圖10中所展示，在將資料傳輸至記憶體控制器5之後，一控制電路18判定讀取資料是否為對應於AP狀態之「1」資料(步驟ST5)。 此處，由於將一讀取電流IR在MTJ元件100中之一流動方向設定為使MTJ元件100之磁化對準狀態自AP狀態改變至P狀態之方向，因此具有引起讀取干擾之一可能性的一MTJ元件係處於AP狀態之MTJ元件。 當讀取資料係「1」資料時，此實施例之MRAM對已自其讀取「1」資料之選定胞元執行寫回處理(步驟ST6)。 如圖11中所展示，在停用一讀取電路15 (時間t10)之後的時間t20處，控制電路18將一寫入啟用信號WE之信號位準自「L」位準改變至「H」位準。因此，啟動一寫入電路16。 一寫入驅動器161啟動各互連件且控制各互連件之電位，使得「1」資料被寫入至已自其讀取「1」資料之一選定胞元MCk。 當此實施例之MRAM係STT-MRAM時，寫入驅動器(驅動器/沈降器) 160及161供應一寫入電流IW2以將「1」資料寫入至待經受寫回處理之選定胞元MCk。 當選定胞元MCk中之MTJ元件100之磁化對準狀態係AP狀態時，即使寫入電流IW2在MTJ元件100中流動，但MTJ元件100之磁化對準狀態不改變。 當選定胞元MCk中之MTJ元件100之磁化對準狀態因讀取干擾而自AP狀態改變至P狀態時，MTJ元件100之磁化對準狀態因寫入電流IW2而自P狀態返回至AP狀態。 例如，在供應寫入電流IW2之後，控制電路18在時間t21 (時間t11及時間t12)處停用字線WLk及位元線BLk且接著在無需驗證至選定胞元MCk之一寫入結果(無需程式驗證)的情況下將寫入啟用信號WE之信號位準自「H」位準改變至「L」位準。 藉由處於「L」位準之信號WE來停用寫入電路16。在寫回處理中，可在寫入「1」資料之後執行程式驗證。 因此，此實施例之MRAM在將資料轉移至記憶體控制器5之後完成寫回處理。 當讀取資料係「0」資料時，此實施例之MRAM在不執行寫回操作之情況下完成操作。 在第二實施例中，如同第一實施例，可在感測放大器電路151不在作用中時將一預放電啟用信號PDE始終設定為「H」位準。因此，在接收一位址ADR之前，預先使節點ND1及ND2兩者放電。在此情況中，在此實施例之MRAM中，由於已預先完成預放電處理，因此可在接收位址ADR之後減少自時間t0至時間t2之處理。因此，此實施例之MRAM可加快讀取操作。 如上文所描述，在此實施例之MRAM中，可藉由用於選定胞元之寫回處理來減少讀取干擾。 在此實施例之MRAM中，不論自記憶體胞元讀取之資料如何，可在資料係「0」資料或「1」資料時執行寫回處理。 在此實施例中，在將資料自MRAM 1轉移至記憶體控制器5之後執行寫回處理。 因此，在包含此實施例之MRAM 1之記憶體系統中，即使此實施例之MRAM 1執行寫回操作，但幾乎不會對記憶體控制器側上之資料轉移之效能(資料轉移效率)產生任何不利影響。 如上文所描述，此實施例之磁性記憶體可在不劣化操作效能之情況下改良資料之可靠性。 (3) 第三實施例 將參考圖12至圖15來描述第三實施例之一磁性記憶體。 (a) 電路組態 此實施例之磁性記憶體(例如MRAM)包含可將兩個讀取電壓VR1及VR2之脈寬自動控制為所要脈寬之一電路。在下文中，經組態以控制讀取電壓VR1及VR2之脈寬的電路指稱一脈寬控制電路。 一脈寬控制電路40係包含一參考胞元RC之一電路。 圖12係用於說明此實施例之一MRAM之一組態實例的一示意圖。 如圖12中所展示，參考胞元RC設置於一MRAM 1之一記憶體胞元陣列10中之一參考區域RA中。 參考區域RA設置於記憶體胞元陣列10之一端側上。參考區域RA設置於其中使記憶體胞元MC對準之一區域(指稱一記憶體胞元區域) MA之相鄰處。參考區域RA具有類似於記憶體胞元區域MA之一結構。 參考胞元RC電連接至脈寬控制電路40中之一電路400。電路400設置於記憶體胞元陣列10外。然而，電路400可設置於記憶體胞元陣列10內。電路400基於來自參考胞元RC之輸出(電壓或電流)來控制控制線491及492之電位(一控制信號之信號位準)。 對參考區域RA提供至少一讀取驅動器150R及至少一感測放大器電路151R。讀取驅動器150R經由各種互連件來電連接至參考胞元RC。用於參考胞元RC之讀取驅動器150R與用於記憶體胞元MC之讀取驅動器150共同連接至電壓端子(電壓線) 991及992。 例如，當將複數個控制單元MX設定於記憶體胞元區域MA中時，將讀取驅動器150及感測放大器電路151提供至控制單元(例如全域位元線對) MX之各者。 經由控制線491及192來將控制信號自電路400供應至各自讀取驅動器150及150R。因此，控制自讀取驅動器150輸出讀取電壓VR1及VR2之時序。 圖13係用於說明此實施例之MRAM中之脈寬控制電路的一等效電路圖。圖13中提取且繪示脈寬控制電路之一主要部分。為便於繪示，圖13中繪示參考胞元。 如圖13中所展示，參考胞元RC連接於位元線RL與bRL之間。在下列描述中，為澄清說明，連接至參考胞元RC之位元線RL及bRL指稱參考位元線RL及bRL。 參考位元線RL及bRL經由一行選擇開關(圖中未展示)來連接至全域位元線GRL及bGRL。在下列描述中，為澄清說明，對應於參考胞元RC之全域位元線GRL及bGRL指稱參考全域位元線GRL及bGRL。 參考胞元RC連接至參考胞元MC之一共同字線WLk。 參考胞元RC包含處於一P狀態之一MTJ元件100A、處於一AP狀態之一MTJ元件100B及兩個胞元電晶體200A及200B。 MTJ元件100A及100B之各者之一端連接至參考位元線RL。MTJ元件100A之另一端連接至胞元電晶體200A之一端。MTJ元件100B之另一端連接至胞元電晶體200B之一端。胞元電晶體200A及200B之另一端連接至參考位元線bRL。 處於P狀態之MTJ元件100A及處於AP狀態之MTJ元件100B並聯連接於位元線RL與位元線bRL之間。 因此，參考胞元RC之電阻值係處於P狀態之MTJ元件之電阻值與處於AP狀態之MTJ元件之電阻值之間的一值。 脈寬控制電路40包含如同上述電路400之兩個監測電路400A及400B。 第一監測電路400A包含一P型電晶體411、N型電晶體412及413及一「及」閘416。 電晶體411之一電流路徑之一端連接至一電源供應端子990。電晶體411之電流路徑之另一端連接至一節點NDa。 電晶體412之電流路徑之一端連接至節點NDa。電晶體412之電流路徑之另一端連接至電晶體413之一電流路徑之一端。電晶體413之電流路徑之另一端連接至一接地端子999。 將一讀取啟用信號RE1供應至電晶體411及413之閘極。 經由位元線bRL及bGRL及其類似者來將參考胞元RC之輸出(充電電位)供應至電晶體412之閘極。 「及」閘416之一輸入端子連接至節點NDa。將讀取啟用信號RE1供應至「及」閘416之另一輸入端子。「及」閘416之一輸出端子連接至控制線491。 將「及」閘416之一計算結果作為一控制信號AND1供應至控制線491。 在監測電路400A中，一P型電晶體418及一反相器419連接至節點NDa。 電晶體418之一電流路徑之一端連接至電源供應端子990。P型電晶體418之電流路徑之另一端連接至節點NDa及「及」閘416之一輸入端子。 反相器419之一輸入端子連接至節點NDa及「及」閘416之一輸入端子。反相器419之一輸出端子連接至電晶體418之閘極。 電晶體418及反相器419用作節點NDa之一保持器電路(保持電路)。保持器電路可使節點NDa之電位維持為操作監測電路400A之前的一狀態。然而，電晶體418及反相器419之驅動力經設計使得可根據監測電路400A之操作來使節點NDa充電及放電。 第二監測電路400B包含一P型電晶體421、N型電晶體422及423及一「及」閘426。 電晶體421之一電流路徑之一端連接至電源供應端子990。電晶體421之電流路徑之另一端連接至一節點NDb。 電晶體422之一電流路徑之一端連接至節點NDb。電晶體422之電流路徑之另一端連接至電晶體423之一電流路徑之一端。 電晶體423之電流路徑之另一端連接至接地端子999。 將一讀取啟用信號RE2供應至電晶體421及423之閘極。 經由位元線bRL及bGRL及其類似者來將參考胞元RC之輸出供應至電晶體422之閘極。 「及」閘426之一輸入端子連接至節點NDb。將讀取啟用信號RE2供應至「及」閘426之另一輸入端子。「及」閘426之一輸出端子連接至控制線492。 將「及」閘426之一計算結果作為一控制信號AND2供應至控制線492。 在監測電路400B中，作為保持器電路之一P型電晶體428及一反相器429連接至節點NDb。 電晶體428之一電流路徑之一端連接至電源供應端子990。電晶體428之電流路徑之另一端連接至節點NDb及「及」閘426之一輸入端子。 反相器429之一輸入端子連接至節點NDb及「及」閘426之一輸入端子。反相器429之一輸出端子連接至電晶體428之閘極。 電晶體428及反相器429可使節點NDb之電位維持為操作監測電路400B之前的一狀態。然而，電晶體428及反相器429之驅動力經設計使得可根據監測電路400B之操作來使節點NDb充電及放電。 為在資料讀取時形成記憶體胞元MC之一複製電路，經由參考位元線bRL及參考全域位元線bGBL來將參考胞元RC連接至感測放大器電路151R。因此，在MRAM之讀取操作時，將由感測放大器電路151R引起之一負載施加至參考胞元RC及位元線bRL及bGRL。當自一選定胞元MCk讀取資料時，感測放大器電路151R之一操作結果不輸出至MRAM 1之外部。 對應於參考胞元RC之讀取驅動器150R與對應於記憶體胞元MC之讀取驅動器150共同連接至控制線491及492及電壓線991及992。 讀取驅動器150R包含一電晶體TR3R及一電晶體TR4R。 電晶體TR3R及TR4R之各電流路徑之一端經由參考全域位元線GRL及一行選擇開關(圖中未展示)來連接至參考位元線RL。 電晶體TR3R之電流路徑之另一端電連接至電壓端子(電壓線) 991。將讀取電壓VR1供應至電壓端子991。電晶體TR4R之另一端電連接至電壓端子992。將讀取電壓VR2供應至電壓端子992。 可使用一單一電壓源來組態讀取驅動器150R。在此情況中，一箝位電晶體設置於讀取驅動器150R與全域位元線bGRL及RL之間。藉由控制供應至箝位電晶體之閘極的一控制信號之信號位準來自一電壓(≥VR2)(其自一電壓源輸出)產生第一讀取電壓VR1及第二讀取電壓VR2。 電晶體TR3R之閘極與一電晶體TR3共同連接至控制線491。電晶體TR4R之閘極與一電晶體TR4共同連接至控制線492。 在監測電路400A及400B中，將電晶體412及422之一臨限電壓(「接通」電壓)大致設定為圖6中之電壓值(參考電位) Vref。當位元線bRL及bGRL之充電電位達到電壓值Vref時，接通電晶體412及422。 (b) 操作實例 將參考圖14來描述此實施例之MRAM中之脈寬控制電路之一操作實例。 圖14係用於說明此實施例之MRAM之脈寬控制電路之一操作實例的一時序圖。 如上文所描述，此實施例之MRAM 1基於一命令CMD來執行讀取操作。 在讀取操作開始(時間t90)時，參考位元線bRL及參考全域位元線bGRL之電位處於「L」位準。 在監測電路400A及400B中，切斷N型電晶體412及422。節點NDa及NDb因N型電晶體412及422處於「切斷」狀態而與接地端子999電分離。 在讀取操作之前，讀取啟用信號RE1及RE2處於「L」位準。在此情況中，接通電晶體411及421且切斷電晶體413及423。因電晶體411及421處於「接通」狀態而對節點NDa及NDb充電。因此，將節點NDa及NDb之一初始狀態設定為「H」位準。 在時間t91處，控制電路18將讀取啟用信號RE1設定為「H」位準。因此，接通電晶體413且切斷電晶體411。 藉由作為保持器電路之電晶體418及反相器419來使節點NDa維持為一初始狀態(「H」位準狀態)。 「及」閘416因節點NDa中之一信號處於「H」位準且信號RE1處於「H」位準而將處於「H」位準之一信號AND1輸出至控制線491。 在將讀取啟用信號RE1設定為「H」位準之一時期內，將讀取啟用信號RE2設定為「L」位準。因此，「及」閘426將處於「L」位準之信號AND2輸出至控制線492。 在讀取驅動器150及150R中，藉由處於「H」位準之信號AND1來接通電晶體TR3及TR3R。藉此，讀取驅動器150及150R將讀取電壓VR1供應至一選定胞元MC及參考胞元RC。 由於供應讀取電壓VR1，參考胞元RC將一電流輸出至參考位元線bRL及bGRL。因此，對參考位元線bRL及bGRL逐漸充電。 當參考位元線bRL及bGRL之電位達到不小於電壓值Vref (時間t92)時，接通監測電路400A中之電晶體412。 節點NDa藉由處於「接通」狀態之電晶體412及413來電連接至接地端子999。因此，使節點NDa放電。 因此，節點NDa之電位改變至「L」位準。 當將處於「L」位準之信號(節點NDa之電位)供應至「及」閘416之一輸入端子時，「及」閘416之計算結果變成「L」位準。 「及」閘416將處於「L」位準之信號AND1輸出至控制線491。因此，在驅動器150及150R中，切斷電晶體TR3及TR3R。藉由切斷電晶體TR3及TR3R來停止供應讀取電壓VR1。 如上文所描述，當基於處於P狀態之MTJ元件之電阻值與處於AP狀態之MTJ元件之電阻值之間的電阻值的輸出隨著作為起始點之第一讀取開始而達到電壓Vref時，中斷讀取電壓之供應。 因此，將讀取電壓VR1之脈寬自動控制為基於一特定參考電壓Vref (電晶體412之臨限電壓)之一值W1。 由於在自時間t91至時間t92之一時期內將監測電路400B中之信號RE2之信號位準設定為「L」位準，因此在自時間t91至時間t92之時期內使控制信號AND2之信號位準維持為「L」位準。因此，電晶體TR4及TR4R處於「切斷」狀態。因電晶體TR4及TR4R處於「切斷」狀態而不將電壓VR2供應至選定胞元MCk及參考胞元RC。 在停止供應讀取電壓VR1之後，控制電路18在時間t93處將讀取啟用信號RE1之信號位準設定為「L」位準。 在使參考位元線bRL及bGRL放電之後，控制電路18開始第二讀取。 當位元線bRL及bGRL之電位歸因於參考位元線bRL及bGRL之放電而變成「L」位準時，切斷電晶體422。藉由作為保持器電路之電晶體428及反相器429來使節點NDb之電位維持為一初始狀態(「H」位準狀態)。 在時間t94處，控制電路18將讀取啟用信號RE2設定為「H」位準。由於信號RE2處於「H」位準，接通電晶體423且切斷電晶體421。 「及」閘426因節點NDb中之一信號處於「H」位準且信號RE2處於「H」位準而將處於「H」位準之控制信號AND2輸出至控制線492。 在讀取驅動器150及150R中，藉由處於「H」位準之控制信號AND2來接通電晶體TR4及TR4R。 藉此，讀取驅動器150及150R將讀取電壓VR2 (VR2＞VR1)供應至選定胞元MC及參考胞元RC。 由於供應讀取電壓VR2，因此藉由參考胞元RC之輸出來對參考位元線bRL及參考全域位元線bGRL充電。 在時間t95處，當參考位元線bRL及參考全域位元線bGRL之電位因供應讀取電壓VR2而大致達到電壓值Vref時，接通電晶體422。由於第二讀取電壓VR2之電壓值高於第一讀取電壓VR1，因此參考全域位元線bGRL之電位在短於第一讀取電壓VR1之施加時間的一時期內達到電壓值Vref。 由於接通電晶體422，因此經由處於「接通」狀態之電晶體422及423來將節點NDb電連接至接地端子999。因此，將節點NDb之電位設定為「L」位準。 因此，將處於「L」位準之一信號自節點NDb供應至「及」閘426之一輸入端子。 「及」閘426因一信號處於「L」位準(節點NDb之電位)且信號RE2處於「H」位準而將處於「L」位準之信號AND2輸出至控制線492。 經由控制線492來將處於「L」位準之信號AND2供應至電晶體TR4及TR4R。因此，切斷電晶體TR4及TR4R。 藉由切斷電晶體TR4及TR4R來停止供應讀取電壓VR2。 依此方式，當歸因於參考胞元RC之輸出的充電電位隨著作為起始點之第二讀取開始而達到電位Vref時，中斷讀取電壓VR2之供應。因此，將讀取電壓VR2之脈寬自動控制為基於一特定參考電壓Vref之一值W2。 在停止供應讀取電壓VR2之後，控制電路18在時間t96處將讀取啟用信號RE2之信號位準設定為「L」位準。 其後，如上文所描述，基於第一讀取及第二讀取之結果來判定選定胞元MCk中之資料，且自此實施例之MRAM讀取所判定之資料。 如上文所描述，此實施例之MRAM可基於參考胞元RC之輸出之監測結果來將讀取電壓VR1及VR2之脈寬控制為所要值。 如同此實施例之MRAM，基於一特定節點在讀取操作時之電位之監測結果來控制讀取電壓之脈寬，藉此可藉由控制讀取電壓之脈寬來反映根據MRAM之一操作環境(諸如溫度)之變化之MTJ元件之一特性變化。因此，此實施例之MRAM可穩定讀取操作。 據此，在此實施例之磁性記憶體中，可改良記憶體之操作特性。 (c) 修改方案 將參考圖15來描述此實施例之MRAM之一修改方案。 圖15係用於說明此實施例之MRAM之修改方案的一等效電路圖。 在此修改方案中，脈寬控制電路400中之監測電路之內部組態不同於圖13中所展示之實例。 在監測電路400A中，設置一N型電晶體414及一P型電晶體415。 電晶體414之一電流路徑之一端連接至電晶體413之電流路徑之另一端。電晶體414之電流路徑之另一端連接至接地端子999。將一控制信號TRE供應至電晶體414之閘極。 電晶體415之一電流路徑之一端連接至電源供應端子990。電晶體415之電流路徑之另一端連接至節點NDa及「及」閘416之一輸入端子。將讀取啟用信號RE1供應至電晶體415之閘極。 在此修改方案中，將控制信號TRE供應至電晶體411之閘極。 在監測電路400B中，設置一N型電晶體424及一P型電晶體425。 電晶體424之一電流路徑之一端連接至電晶體423之電流路徑之另一端。電晶體424之電流路徑之另一端連接至接地端子999。將控制信號TRE供應至電晶體424之閘極。 電晶體425之一電流路徑之一端連接至電源供應端子990。電晶體425之電流路徑之另一端連接至節點NDb及「及」閘426之一輸入端子。將讀取啟用信號RE2供應至電晶體425之閘極。 在此修改方案中，將控制信號TRE供應至電晶體421之閘極。 控制信號TRE係用於判定是否使用複製電路151R來執行讀取電壓VR1及VR2之脈寬W1及W2之調整(微調)的一信號。在下文中，控制信號TRE指稱微調啟用信號TRE。 在此修改方案中，無需設置作為保持器電路之元件418、419、428及429。 在此修改方案中，圖15之一脈寬調整電路操作如下。 當判定使用脈寬控制電路40來執行讀取電壓VR1及VR2之脈寬調整時，將處於「H」位準之微調啟用電壓TRE供應至電晶體411、414、421及424。 由於信號TRE處於「H」位準，因此接通電晶體414及424且切斷電晶體411及421。 因此，將監測電路400A及400B之各者設定為能夠監測位元線bRL及bGRL之電位的一狀態。 其後，執行第一讀取。 實質上如同圖14中所展示之操作實例，將讀取啟用信號RE1設定為「H」位準且將讀取啟用信號RE2設定為「L」位準。 由於信號RE1處於「H」位準，因此將電晶體413設定為「接通」狀態且將電晶體415設定為「切斷」狀態。另一方面，由於信號RE2處於「L」位準，因此將電晶體423設定為「切斷」狀態且將電晶體425設定為「接通」狀態。 此處，由於在第一讀取時之監測操作開始時將處於一放電狀態之位元線bRL及bGRL之電位供應至電晶體412及422之閘極，因此電晶體412及422之初始狀態係「切斷」狀態。 節點NDa因電晶體412處於「切斷」狀態而與接地端子999電分離。因此，即使電晶體411及415處於「切斷」狀態，但維持節點NDa之一充電狀態。 將處於對應於節點NDa之電位之「H」位準的一信號供應至「及」閘416之一輸入端子。將處於「H」位準之信號RE1供應至「及」閘416之另一輸入端子。 因此，「及」閘416將處於「H」位準之信號AND1輸出至控制線491。藉由控制線491上處於「H」位準之一信號來接通電晶體TR3及TR3R。 藉由處於「接通」狀態之電晶體TR3及TR3R來將讀取電壓VR1供應至選定胞元MCk及參考胞元RC。 如參考圖14所描述，當參考位元線bRL及bGRL之電位因歸因於隨著一特定時期T1逝去供應讀取電壓VR1之充電而達到電壓值Vref時，接通電晶體412。因此，節點NDa經由處於「接通」狀態之電晶體412、413及414來電連接至接地端子999且被放電。 將節點NDa之處於「L」位準之電位供應至「及」閘416之一輸入端子。 因此，「及」閘416將處於「L」位準之信號AND1輸出至控制線491。 藉由控制線491上處於「L」位準之信號AND1來切斷電晶體TR3及TR3R。因電晶體TR3及TR3R處於「切斷」狀態而停止供應讀取電壓VR1。 如上文所描述，讀取電壓VR1之供應經控制使得讀取電壓VR1之脈寬W1具有對應於直至位元線bRL及bGRL之充電電位達到電壓值Vref之時期T1的一量值。 在監測電路400B中，節點NDb因電晶體422處於「切斷」狀態而與接地端子999電分離，且藉由處於「接通」狀態之電晶體425來電連接至電源供應端子990。 然而，在將讀取啟用信號RE1設定為「H」位準之時期(用於第一讀取之時期)內，將讀取啟用信號RE2設定為「L」位準。因此，「及」閘426將處於「L」位準之信號AND2輸出至控制線492。據此，因電晶體TR4及TR4R處於「切斷」狀態而中斷將第二讀取電壓VR2供應至選定胞元MCk及參考胞元RC。 在使位元線bRL及bGRL放電之後，執行第二讀取。 在監測電路400A中，在將讀取啟用信號RE1設定為「L」位準之後，將讀取啟用信號RE2設定為「H」位準。 在監測電路400B中，由於信號RE2處於「H」位準，因此接通電晶體423且切斷電晶體425。 「及」閘416因信號RE1處於「L」位準而輸出處於「L」位準之信號AND1。因此，切斷電晶體TR3及TR3R。依此方式，在第二讀取時，因電晶體TR3及TR3R處於「切斷」狀態而中斷將第一讀取電壓VR1供應至選定胞元MCk及參考胞元RC。 由於在第二讀取時之監測操作開始時將處於放電狀態之位元線bRL及bGRL之電位供應至電晶體422，因此電晶體422之初始狀態係「切斷」狀態。 節點NDb因電晶體422處於「切斷」狀態而與接地端子999電分離。在第二讀取之前，節點NDb維持充電狀態。 「及」閘426因節點NDb中之一信號處於「H」位準且信號RE2處於「H」位準而將處於「H」位準之信號AND2輸出至控制線492。藉由控制線492上處於「H」位準之一信號來接通電晶體TR4及TR4R。 經由處於「接通」狀態之電晶體TR4及TR4R來將讀取電壓VR2供應至選定胞元MCk及參考胞元RC。 在一特定時期T2逝去之後，當參考位元線bRL及bGRL之電位因歸因於供應讀取電壓VR2之充電而達到電壓值Vref時，接通電晶體422。節點NDb因電晶體422、423及424處於「接通」狀態而放電。將節點NDb之處於「L」位準之電位供應至「及」閘426之一輸入端子。 因此，「及」閘426將處於「L」位準之信號AND2輸出至控制線492。 藉由控制線492上處於「L」位準之一信號來切斷電晶體TR4及TR4R。因電晶體TR4及TR4R處於「切斷」狀態而停止將讀取電壓VR2供應至選定胞元MCk及參考胞元RC。 如上文所描述，讀取電壓VR1之供應經控制使得讀取電壓VR2之脈寬W2具有對應於直至位元線bRL及bGRL之充電電位達到電壓值Vref之時期T2的一量值。 其後，基於第一讀取及第二讀取之結果來判定選定胞元MCk中之資料，且自此實施例之MRAM讀取所判定之資料。 當不執行藉由脈寬控制電路40來自動調整讀取電壓VR1及VR2之脈寬時，將處於「L」位準之微調啟用電壓TRE供應至電晶體411、414、421及424。 接通電晶體411及421且切斷電晶體414及424；因此，在讀取操作期間維持節點NDa及NDb之充電狀態。 因此，「及」閘416及426之輸出信號AND1及AND2之信號位準僅根據控制電路18對讀取啟用信號RE1及RE2之信號位準之控制來改變。 因此，根據控制電路18基於設定資訊對讀取啟用信號RE1及RE2之控制來控制讀取電壓VR1及VR2之脈寬。 如上文所描述，在此實施例之MRAM中，即使使用圖15中所展示之電路組態，但可藉由實質上相同於圖13中所展示之電路之操作(參閱圖14)基於參考胞元RC之輸出之監測結果來將讀取電壓VR1及VR2之脈寬控制為所要值。 具有圖15之脈寬控制電路40之此實施例之MRAM 1可藉由微調啟用信號TRE來控制脈寬控制電路40之啟動/停用。 因此，在此實施例之MRAM中，可選擇存在或不存在讀取電壓VR1及VR2之脈寬W1及W2之自動調整作為一操作選項。 如上文所描述，在此實施例之磁性記憶體中，可改良記憶體之操作特性。 (4) 第四實施例 將參考圖16至圖19來描述第四實施例之一磁性記憶體。 圖16係用於說明此實施例之磁性記憶體之一組態實例的一等效電路圖。 在此實施例之磁性記憶體(例如MRAM)中，電壓模式差動放大型感測放大器電路151A用作用於資料讀取之一感測放大器電路。即使一電壓模式感測放大器電路用於此實施例之MRAM中，但此實施例之MRAM可藉由圖5至圖9中所展示之操作來讀取一選定胞元中之資料。 如圖16中所展示，電壓模式感測放大器電路151A連接至在讀取操作時設定為一低電位側之位元線bBL及bGBL。 在圖16之感測放大器電路151A中，由於感測放大器單元50A中之電晶體TRa至TRf之一連接關係實質上相同於圖8之實例之連接關係，因此此處將省略說明。 電晶體TRg之一電流路徑之一端連接至節點ND1且電晶體TRg之電流路徑之另一端連接至接地端子999。將一預放電啟用信號PDE1自(例如)控制電路18供應至電晶體TRg之閘極。 電晶體TRh之一電流路徑之一端連接至節點ND2且電晶體TRh之電流路徑之另一端連接至接地端子999。將一預放電啟用信號PDE2自(例如)控制電路18供應至電晶體TRh之閘極。 一N型電晶體609之一電流路徑之一端連接至全域位元線bGBL (或位元線bBLk)。電晶體609之電流路徑之另一端連接至接地端子999。將一控制信號VG自(例如)控制電路18供應至電晶體609之閘極。電晶體609根據控制信號VG之信號位準來箝制位元線bBLk及bGBL之電位。 感測放大器電路151A與全域位元線bGBL之間的一連接受開關元件SW1及SW2控制。 在電壓模式感測放大器電路151A中，基於施加讀取電壓VR1時之位元線之電壓下降量及施加讀取電壓VR2時之位元線之電壓下降量來判定且讀取選定胞元MCk中之資料。 在讀取操作時，將處於「H」位準之信號VG供應至電晶體609之閘極，且將電晶體609設定為「接通」狀態。因此，箝制位元線bBLk及bGBL之電位。 其後，藉由實質上相同於上述實施例之操作來將第一讀取電壓VR1及第二讀取電壓VR2供應至選定胞元MCk。 施加具有脈寬W1之第一讀取電壓VR1時之位元線bBLk及bGBL之電位根據由選定胞元MCk中之MTJ元件100之電阻值引起之電壓降來變動。當施加電壓VR1時，使對應於位元線bBLk及bGBL之電位變動之電荷保持於一電容器981中。 施加具有脈寬W2之第二讀取電壓VR2時之位元線bBLk及bGBL之電位根據由選定胞元MCk中之MTJ元件100之電阻值引起之電壓降來變動。當施加電壓VR2時，使對應於全域位元線bBLk及bGBL之電位變動之電荷保持於一電容器982中。 將電容器981及982之電位分別轉移至感測放大器單元50A中之節點ND1及ND2。基於節點ND1及ND2之電位之比較結果(電位之量值關係)來判定選定胞元MCk中之資料。 存在可根據第一讀取電壓VR1與第二讀取電壓VR2之一比率(α=VR2/VR1)來改變用於增大及減小由MTJ元件100之電阻值引起之電壓降及電流值變動之一偏移電壓的一可能性。為校正此偏移，可將一電壓轉換電路700設置於位元線bBLk及bGBL與電容器982之間。在電壓轉換電路700中，將電壓轉換電路700之一輸出電壓設定為電壓轉換電路700之一輸入電壓之1/α。 因此，讀取選定胞元MCk中之資料。 在讀取電壓VR1及VR2中，脈寬W1及脈寬W2可具有相同脈寬。 可藉由一單一電壓源(電壓VRX)來驅動讀取驅動器150。在此情況中，將一箝位電晶體設置於讀取驅動器150與全域位元線GBL及BLk之間。可藉由控制供應至箝位電晶體之閘極的控制信號VG之信號位準來自電壓VRX (≥VR2)產生第一讀取電壓VR1及第二讀取電壓VR2。 圖17係展示圖16之一修改方案的一感測放大器電路之一等效電路圖。 如圖17中所展示，電壓模式感測放大器電路151A可連接至在讀取操作時設定為一高電位側之位元線BL及GBL。 在此情況中，電晶體609之電流路徑之一端連接至讀取驅動器150之一輸出端子，且電晶體609之電流路徑之另一端連接至全域位元線GBL (或位元線BLk)。 在圖17之實例中，當供應讀取電壓VR1及VR2時，位元線BLk及GBL之電位根據由選定胞元MCk之MTJ元件之電阻值引起之電壓降來變動。使對應於施加讀取電壓VR1及VR2時之位元線BLk及GBL之電位變動的電荷保持於電容器981及982中。 此外，在此實例中，用於增大及減小由MTJ元件100之電阻值引起之電壓降及電流值變動的偏移電壓根據第一讀取電壓VR1與第二讀取電壓VR2之比率(α=VR2/VR1)來增大及減小。為校正偏移，可將一電壓轉換電路(輸出電壓=輸入電壓/α)設置於全域位元線bBLk及bGBL與電容器982之間。 感測放大器單元50A比較電容器981及982之電位，藉此讀取選定胞元MCk中之資料。 圖18係展示此實施例之MRAM之一電壓模式感測放大器電路之一電路組態的一等效電路圖。圖18中之一感測放大器電路151B藉由不同於圖16及圖17中之方法的一方法來區別選定胞元中之資料。 圖18之感測放大器電路151B控制位元線BL及GBL之箝位電壓以控制在第一讀取及第二讀取時施加至選定胞元MCk之讀取電壓VR1及VR2之量值。 一讀取驅動器150X包含一電晶體TRX。電晶體TRX之一電流路徑之一端連接至一電壓端子995，且電晶體TRX之電流路徑之另一端連接至全域位元線GBL (或位元線bBLk)。將電壓VRX (≥VR2)施加至電壓端子995。將一控制信號RD供應至電晶體TRX之閘極。 例如，一電晶體619之一電流路徑連接於讀取驅動器150X與全域位元線GBL之間。 將控制信號VG自(例如)控制電路18供應至電晶體619之閘極。信號VG之信號位準除具有用於將電晶體619設定為「切斷」狀態之信號位準之外，亦具有一第一位準VG1及一第二位準VG2。 第一位準VG1具有用於自一電壓VR產生第一讀取電壓VR1之一電壓值。第二位準VG2具有自電壓VR產生第二讀取電壓VR2之一電壓值。例如，第二位準VG2之電壓值之一絕對值大於第一位準VG1之電壓值之一絕對值。 根據信號VG1及VG2之供應時期來控制讀取電壓VR1及VR2之脈寬W1及W2。 一N型電晶體611連接至全域位元線bGBL。 電晶體611之一電流路徑之一端連接至全域位元線bGBL及電晶體611之閘極。電晶體611之另一端連接至接地端子999。 一N型電晶體612之一閘極及一N型電晶體613之一閘極連接至電晶體611之閘極。 電晶體612之一電流路徑之一端連接至感測放大器電路151B之一輸入端子。電晶體612之電流路徑之另一端連接至接地端子999。 電晶體613之一電流路徑之一端連接至感測放大器電路151B之另一輸入端子。電晶體613之電流路徑之另一端連接至接地端子999。 此外，在此實例中，存在可根據第一讀取電壓VR1與第二讀取電壓VR2之比率(α=VR2/VR1)來發生用於增大及減小由MTJ元件100之電阻值(電阻狀態)引起之電壓降及電流值變動之一偏移電壓的一可能性。為校正偏移，電晶體612及613可經設計使得電晶體612之驅動力與電晶體613之驅動力之間的一關係(例如電晶體之閘極寬度)係α:1。 在讀取操作時，藉由處於「L」位準之信號RD來將電晶體TRX設定為「接通」狀態，且將電壓端子995電連接至全域位元線GBL。 在第一讀取時，在對應於讀取電壓VR1之脈寬W1之一特定時期內將信號位準VG1之控制信號VG供應至電晶體619之閘極。因此，將具有脈寬W1之讀取電壓VR1供應至選定胞元MCk。當施加電壓VR1時，全域位元線bGBL之電位根據選定胞元MCk中之MTJ元件100之電阻值(電阻狀態)來變動。 將供應第一讀取電壓VR1時之全域位元線bGBL之電位施加至電晶體611、612及613之閘極。因此，電晶體612及613使對應於全域位元線bGBL之電位的一電流通過。在第一讀取時，根據電晶體612之一輸出電流，經由處於「接通」狀態之開關元件SW1來對電容器981充電。 在第二讀取時，在對應於讀取電壓VR2之脈寬W2之一特定時期內將信號位準VG2之控制信號VG供應至電晶體619之閘極。因此，將具有脈寬W2之讀取電壓VR2供應至選定胞元MCk。當施加電壓VR2時，全域位元線bGBL之電位根據選定胞元MCk中之MTJ元件100之電阻值來變動。 將供應第二讀取電壓VR2時之全域位元線bGBL之電位施加至電晶體611、612及613之閘極。因此，電晶體612及613使對應於全域位元線bGBL之電位的一電流通過。在第二讀取時，根據電晶體613之一輸出電流，經由處於「接通」狀態之開關元件SW2來對電容器982充電。 感測放大器單元50A根據電晶體612及613之輸出電流來比較電容器981及982之電位，藉此讀取選定胞元MCk中之資料。 依此方式，圖18之感測放大器電路151B可基於根據兩個讀取電壓供應操作之一電流差來判定資料。 可在不調整電晶體619之一閘極電壓(信號VG之信號位準)的情況下根據讀取操作之操作狀態來將讀取電壓VR1及讀取電壓VR2之一者直接施加至電壓端子995。 在兩個讀取電壓VR1及VR2中，脈寬W1及脈寬W2可具有相同寬度。 圖19係展示圖18之一修改方案的感測放大器電路之一等效電路圖。 如圖19中所展示，感測放大器電路151B可連接至全域位元線GBL。 一P型電晶體621之一電流路徑連接於電晶體619與讀取驅動器150X之間。 電晶體621之閘極、一P型電晶體622之一閘極及一P型電晶體623之一閘極連接至電晶體619之電流路徑之一端。電晶體621、622及623之閘極經由電晶體619之電流路徑來連接至全域位元線GBL。 電晶體622及623之各電流路徑之一端連接至電壓端子995。 電晶體622之電流路徑之一端經由開關元件SW1來連接至電容器981之一端。電晶體623之電流路徑之一端經由開關元件SW2來連接至電容器982之一端。 在圖19之感測放大器電路151B中，類似於圖18之實例，藉由控制供應至電晶體619之控制信號VG之信號位準來產生第一讀取電壓VR1及第二讀取電壓VR2。 電晶體622及623根據歸因於將第一讀取電壓VR1及第二讀取電壓VR2供應至選定胞元MCk之全域位元線GBL之電位來輸出電流。根據讀取電壓VR1及VR2之電晶體之輸出電流來對電容器981及982充電。 此外，在此實例中，存在可根據第一讀取電壓VR1與第二讀取電壓VR2之比率(α=VR2/VR1)來發生用於增大及減小由MTJ元件100之電阻值引起之電壓降及電流值變動之一偏移的一可能性。因此，可藉由執行設定使得電晶體622之驅動力與電晶體623之驅動力之比率(例如電晶體之閘極寬度)係α:1來校正偏移。 圖16至圖19中之感測放大器電路之內部組態係一實例，且用於此實施例之MRAM中之電壓模式感測放大器電路之內部組態不限於為圖16至圖19中之內部組態。 如上文所描述，在此實施例之MRAM中，即使一電壓模式感測放大器電路用作一感測放大器電路，但可在不破壞選定胞元中之資料的情況下藉由自參考方法來讀取選定胞元中之資料。 (5) 第五實施例 將參考圖20及圖21來描述第五實施例之一磁性記憶體。 圖20係用於說明此實施例之磁性記憶體之一組態實例的一等效電路圖。 在此實施例之磁性記憶體(例如MRAM)中，一電流模式感測放大器電路用作用於資料讀取之一感測放大器電路。即使電流模式感測放大器電路用於此實施例之MRAM中，但此實施例之MRAM可藉由圖5至圖9中所展示之操作來讀取一選定胞元中之資料。 圖20之一感測放大器電路151C連接至在讀取操作時處於一低電位之位元線bBL及bGBL之側。 在圖20之感測放大器電路151C中，由於形成一正反器之複數個電晶體TRa至TRf之一連接關係實質上相同於圖8之實例之連接關係，因此此處將省略描述。 一N型電晶體630之一電流路徑連接於全域位元線bGBL (或一位元線bBLk)與一接地端子999之間。 一N型電晶體631之一電流路徑之一端連接至電晶體630之閘極及全域位元線bGBL。電晶體631之電流路徑之另一端連接至N型電晶體632之閘極。將一讀取啟用信號RE1自一控制電路18供應至電晶體631之閘極。電晶體631控制一電容器981與全域位元線bGBL之間的連接。 電容器981之一端連接至電晶體631之電流路徑之另一端及電晶體630之閘極。電容器981之另一端連接至接地端子999。 一N型電晶體632之一電流路徑之一端經由一電晶體TR1來連接至一節點ND3。電晶體632之電流路徑之另一端連接至接地端子999。節點ND3係電晶體TRa之一電流路徑與電晶體TRb之一電流路徑之間的一連接節點。 一N型電晶體633之一電流路徑之一端連接至電晶體630之閘極及全域位元線bGBL。電晶體633之電流路徑之另一端連接至一N型電晶體634之一閘極。將一讀取啟用信號RE2自控制電路18供應至電晶體633之閘極。電晶體633控制一電容器982與全域位元線bGBL之間的連接。 電容器982之一端連接至電晶體633之電流路徑之另一端及電晶體634之閘極。電容器982之另一端連接至接地端子999。 N型電晶體634之一電流路徑之一端經由一電晶體TR2來連接至一節點ND4。電晶體634之電流路徑之另一端連接至接地端子999。節點ND4係電晶體TRd之一電流路徑與電晶體TRe之一電流路徑之間的一連接節點。 可使用上文所描述之開關元件SW1及SW2來替代電晶體631及633。 在讀取操作時，感測放大器電路151C將一電流輸出至電晶體632及634。 電流模式感測放大器電路151C繼續在資料讀取時輸出電流。電晶體632及634使一選定胞元MCk與節點ND3及ND4之間的電流路徑分離。因此，抑制歸因於來自感測放大器電路151C之電流的選定胞元之讀取干擾。 在使用第一讀取電壓VR1之第一讀取時(當信號VG係信號位準VG1時)，根據選定胞元MCk之一輸出(電流或充電電位)來經由處於「接通」狀態之電晶體631對電容器981充電。 因此，電容981保持對應於被供應第一讀取電壓VR1之選定胞元MCk之輸出(電流或充電電位)的一電位。 在使用第二讀取電壓VR2之第二讀取時(當信號VG係信號位準VG2時)，根據選定胞元MCk之輸出(電流或充電電位)來經由處於「接通」狀態之電晶體633對電容器982充電。 因此，電容982保持對應於被供應第二讀取電壓VR2之選定胞元MCk之輸出(電流或充電電位)的一電位。 在接通電晶體TR1及TR2之後，藉由對應於電容器981及982之電位的電晶體之驅動力來驅動電晶體632及634。因此，節點ND3及ND4之電位根據電容器981及982之電位來變動。 節點ND1及ND2之電位根據節點ND3與ND4之間的一相對量值關係來改變。基於節點ND1及ND2之電位之一比較結果來判定選定胞元MCk中之資料。 因此，讀取選定胞元MCk中之資料。 可在不調整一電晶體619之一閘極電壓(信號VG之信號位準)的情況下根據讀取操作之操作狀態來將讀取電壓VR1及讀取電壓VR2之一者直接施加至一電壓端子995。在兩個讀取電壓VR1及VR2中，脈寬W1及脈寬W2可具有相同寬度。 此外，在此實例中，存在可根據第一讀取電壓VR1與第二讀取電壓VR2之比率(α=VR2/VR1)來發生用於增大及減小由一MTJ元件100之一電阻值引起之電壓降及電流值變動之一偏移的一可能性。因此，可藉由將電晶體632之驅動力與電晶體634之驅動力之比率(例如電晶體之閘極寬度)設定為α:1來校正偏移。 圖21係不同於圖20之電路的一電流模式感測放大器電路之一等效電路圖。 在圖21之一感測放大器電路151D之一感測放大器單元50D中，由於形成一正反器之複數個電晶體TRb、TRc、TRd及TRe之一連接關係實質上相同於圖8之實例之連接關係，因此此處將省略描述。然而，電晶體TRb之電流路徑之一端連接至一電源供應端子990且電晶體TRe之電流路徑之另一端連接至電源供應端子990。 感測放大器電路50D包含N型電晶體TRj及TRk及P型電晶體TRx、TRy及TRz。 電晶體TRj之一電流路徑之一端連接至一節點ND5。電晶體TRj之電流路徑之另一端連接至接地端子999。電晶體TRk之一電流路徑之一端連接至一節點ND6。電晶體TRk之電流路徑之另一端連接至接地端子999。 將一信號SE供應至電晶體TRj及TRk之閘極。 電晶體TRj及TRk控制將來自選定胞元之一輸出鎖存於感測放大器電路151D中之時序。 電晶體TRx及TRy之各電流路徑之一端連接至電源供應端子990。 電晶體TRx之電流路徑之另一端連接至節點ND1。電晶體TRy之電流路徑之另一端連接至節點ND2。電晶體TRz之一電流路徑之一端連接至節點ND1且電晶體TRz之電流路徑之另一端連接至節點ND2。 將一信號bPDE供應至電晶體TRx、TRy及TRz之閘極。 電晶體TRx、TRy及TRz控制節點ND1及ND2之充電。 如圖21中所展示，感測放大器電路151D連接至在讀取操作時處於一高電位之位元線bBL及bGBL之側。 一P型電晶體640之一電流路徑連接於一讀取驅動器150X之一輸出端子與電晶體619之間。 電晶體640之閘極經由電晶體619之電流路徑來連接至全域位元線GBL。 一N型電晶體641之一電流路徑之一端連接至電晶體640之閘極及全域位元線GBL。電晶體641之電流路徑之另一端連接至一N型電晶體642之一閘極。將讀取啟用信號RE1自控制電路18供應至電晶體641之閘極。電晶體641控制電容器981與全域位元線GBL之間的連接。 電容器981之一端連接至電晶體641之電流路徑之另一端及電晶體642之閘極。電容器981之另一端連接至接地端子999。 電晶體642之一電流路徑之一端連接至電壓端子995。電晶體642之電流路徑之另一端經由電晶體TR1來連接至節點ND5。 一N型電晶體643之一電流路徑之一端連接至電晶體640之閘極及全域位元線GBL。電晶體643之電流路徑之另一端連接至一N型電晶體644之一閘極。將讀取啟用信號RE2自控制電路18供應至電晶體643之閘極。電晶體643控制電容器982與全域位元線GBL之間的連接。 電容器982之一端連接至電晶體643之電流路徑之另一端及電晶體644之閘極。電容器982之另一端連接至接地端子999。 電晶體644之一電流路徑之一端連接至電壓端子995。電晶體644之電流路徑之另一端經由電晶體TR2來連接至節點ND6。 可使用上文所描述之開關元件SW1及SW2來替代電晶體641及643。 感測放大器電路151D在讀取操作時汲取電流。 感測放大器電路151D藉由電晶體642及644來與選定胞元MCk之一電流路徑電分離。因此，在此實施例之MRAM中，即使感測放大器電路151D在讀取操作期間將電流汲取至電路151D中，但可歸因於感測放大器電路151D中之電流汲取而抑制電流流入至選定胞元MCk中。因此，此實施例之MRAM可防止歸因於感測放大器電流151D之電流之讀取干擾。 類似於圖20中所展示之實例，根據第一讀取及第二讀取時之選定胞元之輸出之量值來對電容器981及982之各者充電。 在接通電晶體TR1、TR2、TRj及TRk之後，根據電容器981及982之電位來驅動電晶體642及644。因此，節點ND5及ND6之電位根據電容器981及982之電位來變動。 節點ND1及ND2之電位根據節點ND5與ND6之間的一相對量值關係來改變。基於節點ND1及ND2之電位之比較結果來判定選定胞元MCk中之資料。 因此，讀取選定胞元MCk中之資料。 此外，在此實例中，存在可根據第一讀取電壓VR1與第二讀取電壓VR2之比率(α=VR2/VR1)來發生用於增大及減小由MTJ元件100之電阻值引起之電壓降及電流值變動之偏移的一可能性。為校正偏移，可將電晶體642之驅動力與電晶體644之驅動力之比率(例如電晶體之閘極寬度)設定為α:1。 圖20及圖21所展示之實例中展示其中藉由控制電晶體619之閘極電壓VG來自電壓VR產生第一讀取電壓VR1及第二讀取電壓VR2之一實例。然而，如同圖8及其類似者中所展示之實例，第一讀取電壓VR1及第二讀取電壓VR2可自被施加電壓VR1及VR2之電壓端子991及992輸出至選定胞元。 圖20及圖21中之感測放大器電路151C及151D之內部組態係實例，且用於此實施例之MRAM中之電流模式感測放大器電路之內部組態不限於為圖20及圖21中之內部組態。 如上文所描述，在此實施例之MRAM中，即使一電流模式感測放大器電路用作一感測放大器電路，但可在不破壞選定胞元中之資料的情況下藉由自參考方法來讀取選定胞元中之資料。 (6) 其他 在上文所描述之各實施例中，已使用MRAM為例來描述記憶體裝置之讀取操作。 上文所描述之各實施例可應用於除MRAM之外的一磁性記憶體，只要其係使用一MTJ元件之一磁性記憶體。 只要作為一記憶體元件之一可變電阻元件具有相對於處於一特定電阻狀態之一元件之一電阻值的一電壓相依性，則類似於一磁阻效應元件，本發明實施例中所描述之讀取操作可應用於使用除磁阻效應元件之外的一可變電阻元件之一電阻變化型記憶體。 儘管已描述特定實施例，但此等實施例僅供例示且不意欲限制本發明之範疇。其實，本文所描述之新穎實施例可依各種其他形式體現；此外，可在不背離本發明之精神的情況下對本文所描述之實施例作出各種省略、替代及形式改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
1‧‧‧記憶體裝置/電阻變化型記憶體/MRAM
5‧‧‧記憶體控制器
10‧‧‧記憶體胞元陣列
11‧‧‧命令位址鎖存電路
12‧‧‧輸入/輸出(I/O)電路
13A‧‧‧列解碼器
13B‧‧‧字線控制電路
14A‧‧‧行解碼器
14B‧‧‧位元線控制電路
15‧‧‧讀取電路
16‧‧‧寫入電路
17‧‧‧電壓產生電路
18‧‧‧控制電路
40‧‧‧脈寬控制電路
50‧‧‧感測放大器單元
50A‧‧‧感測放大器單元
50D‧‧‧感測放大器單元
90A‧‧‧互連件
90B‧‧‧金屬膜
95‧‧‧互連件
100‧‧‧可變電阻元件/磁阻效應元件/磁性穿遂接面(MTJ)元件
100A‧‧‧MTJ元件
100B‧‧‧MTJ元件
110‧‧‧磁性層/儲存層
120‧‧‧磁性層/參考層
125‧‧‧轉變抵消層/磁性層
129‧‧‧中間層
130‧‧‧非磁性層/穿遂障壁層
150‧‧‧讀取驅動器
150R‧‧‧讀取驅動器
150X‧‧‧讀取驅動器
151‧‧‧感測放大器電路
151A‧‧‧電壓模式差動放大型感測放大器電路
151B‧‧‧感測放大器電路
151C‧‧‧電流模式感測放大器電路
151D‧‧‧感測放大器電路
151R‧‧‧感測放大器電路
160‧‧‧寫入驅動器
161‧‧‧寫入驅動器
180‧‧‧上電極
190‧‧‧下電極
200‧‧‧胞元電晶體
200A‧‧‧胞元電晶體
200B‧‧‧胞元電晶體
210‧‧‧閘極電極
220‧‧‧閘極絕緣膜
230A‧‧‧源極/汲極區域
230B‧‧‧源極/汲極區域
290‧‧‧半導體基板
400‧‧‧電路
400A‧‧‧第一監測電路
400B‧‧‧第二監測電路
411‧‧‧P型電晶體
412‧‧‧N型電晶體
413‧‧‧N型電晶體
414‧‧‧N型電晶體
415‧‧‧P型電晶體
416‧‧‧「及」閘
418‧‧‧P型電晶體
419‧‧‧反相器
421‧‧‧P型電晶體
422‧‧‧N型電晶體
423‧‧‧N型電晶體
424‧‧‧N型電晶體
425‧‧‧P型電晶體
426‧‧‧「及」閘
428‧‧‧P型電晶體
429‧‧‧反相器
491‧‧‧控制線
492‧‧‧控制線
609‧‧‧N型電晶體
611‧‧‧N型電晶體
612‧‧‧N型電晶體
613‧‧‧N型電晶體
619‧‧‧電晶體
621‧‧‧P型電晶體
622‧‧‧P型電晶體
623‧‧‧P型電晶體
630‧‧‧N型電晶體
631‧‧‧N型電晶體
632‧‧‧N型電晶體
633‧‧‧N型電晶體
634‧‧‧N型電晶體
640‧‧‧P型電晶體
641‧‧‧N型電晶體
642‧‧‧N型電晶體
643‧‧‧N型電晶體
644‧‧‧N型電晶體
700‧‧‧電壓轉換電路
950‧‧‧反相器
981‧‧‧電荷保持部分/電容器
982‧‧‧電荷保持部分/電容器
990‧‧‧電壓端子/電源供應端子
991‧‧‧電壓端子/電壓線
992‧‧‧電壓端子/電壓線
995‧‧‧電壓端子
999‧‧‧電壓端子/接地端子
AA‧‧‧主動區域
ADR‧‧‧位址
AND1‧‧‧控制信號
AND2‧‧‧控制信號
BL‧‧‧局域位元線
BL＜0＞至BL＜m-1＞‧‧‧局域位元線
bBL‧‧‧局域位元線
bBL＜0＞至bBL＜m-1＞‧‧‧局域位元線
BLk‧‧‧選定位元線
bBLk‧‧‧選定位元線
C1‧‧‧電容器
C2‧‧‧電容器
CMD‧‧‧命令
CNT‧‧‧控制信號
CSL‧‧‧控制信號/行選擇信號
CSL＜0＞至CSL＜m-1＞‧‧‧控制信號/行選擇信號
DIN‧‧‧寫入資料
DOUT‧‧‧輸出端子
bDOUT‧‧‧輸出端子
DT‧‧‧資料
GBL‧‧‧全域位元線
bGBL‧‧‧全域位元線
GRL‧‧‧參考全域位元線
bGRL‧‧‧參考全域位元線
IR‧‧‧讀取電流
IW‧‧‧寫入電流
IW1‧‧‧寫入電流
IW2‧‧‧寫入電流
IR1‧‧‧讀取電流
IR2‧‧‧讀取電流
M1‧‧‧行開關/開關元件/電晶體
M1＜0＞至M1＜m-1＞‧‧‧行開關/開關元件/電晶體
M2‧‧‧行開關/開關元件/電晶體
M2＜0＞至M2＜m-1＞‧‧‧行開關/開關元件/電晶體
MA‧‧‧記憶體胞元區域
MC‧‧‧記憶體胞元
MCk‧‧‧選定胞元
MX‧‧‧控制單元
ND1‧‧‧輸入端子/節點
ND2‧‧‧輸入端子/節點
ND3‧‧‧節點
ND4‧‧‧節點
ND5‧‧‧節點
ND6‧‧‧節點
NDa‧‧‧節點
NDb‧‧‧節點
P1a‧‧‧特性線
P1b‧‧‧特性線
P1A‧‧‧接觸插塞
P1B‧‧‧接觸插塞
P2‧‧‧通路插塞
P2a‧‧‧特性線
P2b‧‧‧特性線
P3a‧‧‧特性線
P3b‧‧‧特性線
PDE‧‧‧控制信號/預放電啟用信號
bPDE‧‧‧信號
PDE1‧‧‧預放電啟用信號
PDE2‧‧‧預放電啟用信號
PL1‧‧‧電壓相依特性
PL2‧‧‧電壓相依特性
R1‧‧‧第一電阻值
R2‧‧‧第二電阻值
RA‧‧‧參考區域
RC‧‧‧參考胞元
RD‧‧‧控制信號
RE1‧‧‧控制信號/第一讀取啟用信號
RE2‧‧‧控制信號/第二讀取啟用信號
RL‧‧‧參考位元線
bRL‧‧‧參考位元線
SE‧‧‧控制信號/感測啟用信號
bSE‧‧‧控制信號/感測啟用信號
ST0‧‧‧步驟
ST1‧‧‧步驟
ST2‧‧‧步驟
ST3‧‧‧步驟
ST4‧‧‧步驟
ST5‧‧‧步驟
ST6‧‧‧步驟
SW1‧‧‧開關元件/控制元件
SW2‧‧‧開關元件/控制元件
TR1‧‧‧電晶體
TR2‧‧‧電晶體
TR3‧‧‧電晶體
TR3R‧‧‧電晶體
TR4‧‧‧電晶體
TR4R‧‧‧電晶體
TRa‧‧‧P型場效電晶體
TRb‧‧‧P型場效電晶體
TRc‧‧‧N型場效電晶體
TRd‧‧‧P型場效電晶體
TRe‧‧‧P型場效電晶體
TRf‧‧‧N型場效電晶體
TRg‧‧‧N型場效電晶體
TRh‧‧‧N型場效電晶體
TRi‧‧‧N型場效電晶體
TRj‧‧‧N型電晶體
TRk‧‧‧N型電晶體
TRx‧‧‧P型電晶體
TRy‧‧‧P型電晶體
TRz‧‧‧P型電晶體
TRE‧‧‧控制信號/微調啟用信號
TRX‧‧‧電晶體
Vap1‧‧‧第一充電電位
Vap2‧‧‧第二充電電位
VC1‧‧‧充電電位
VC2‧‧‧充電電位
VDD‧‧‧電源供應電壓
VG‧‧‧控制信號/閘極電壓
VG1‧‧‧第一位準
VG2‧‧‧第二位準
Vp1‧‧‧第一充電電位
Vp2‧‧‧第二充電電位
VR‧‧‧讀取電壓
VR1‧‧‧第一讀取電壓
VR2‧‧‧第二讀取電壓
Vref‧‧‧參考電位
VRX‧‧‧電壓
VSS‧‧‧接地電壓
VW‧‧‧寫入電壓
W1‧‧‧第一脈寬
W2‧‧‧第二脈寬
WE‧‧‧控制信號/寫入啟用信號
WL‧‧‧字線
WL＜0＞至WL＜n-1＞‧‧‧字線
WLk‧‧‧選定字線
Z1‧‧‧變化量
Z2‧‧‧變化量
圖1係用於說明一實施例之一磁性記憶體之一組態實例的一圖式； 圖2係展示實施例之磁性記憶體之一記憶體胞元陣列之一組態實例的一等效電路圖； 圖3係展示實施例之磁性記憶體之一記憶體胞元之一結構性實例的一示意性橫截面圖； 圖4A及圖4B係用於說明實施例之磁性記憶體之操作的圖式； 圖5及圖6(a)、(b)係用於說明實施例之磁性記憶體之操作的圖式； 圖7係展示一第一實施例之一磁性記憶體之一操作實例的一流程圖； 圖8係展示實施例之磁性記憶體之一讀取電路之一組態實例的一等效電路圖； 圖9係展示第一實施例之磁性記憶體之操作實例的一時序圖； 圖10係展示一第二實施例之一磁性記憶體之一操作實例的一流程圖； 圖11係展示第二實施例之磁性記憶體之操作實例的一時序圖； 圖12係展示一第三實施例之一磁性記憶體之一組態實例的一示意圖； 圖13係展示第三實施例之磁性記憶體之組態實例的一等效電路圖； 圖14係展示第三實施例之磁性記憶體之一操作實例的一時序圖； 圖15係展示第三實施例之磁性記憶體之組態實例的一等效電路圖； 圖16、圖17、圖18及圖19係展示一第四實施例之一磁性記憶體之一組態實例的等效電路圖；及 圖20及圖21係展示一第五實施例之一磁性記憶體之一組態實例的等效電路圖。

Claims (19)

  1. 一種磁性記憶體，其包括：一第一磁阻效應元件，其具有一第一電阻狀態或一第二電阻狀態；及一讀取電路，其構成為以：將一第一讀取電壓施加至該第一磁阻效應元件；保持由該第一讀取電壓引起之一第一充電電位；將高於該第一讀取電壓之一第二讀取電壓施加至該第一磁阻效應元件；保持由該第二讀取電壓引起之一第二充電電位；及基於該第一充電電位與該第二充電電位之間的一比較結果來判定該第一磁阻效應元件是處於該第一電阻狀態抑或該第二電阻狀態；其中該第一讀取電壓之一第一脈寬寬於該第二讀取電壓之一第二脈寬。
  2. 如請求項1之記憶體，其中基於一第一電位達到一第一值之一第一時期及一第二電位達到該第一值之一第二時期來設定該第一脈寬及該第二脈寬，該第一電位係由在施加該第一讀取電壓時具有該第一電阻狀態之該第一磁阻效應元件引起之一充電電位與由在施加該第一讀取電壓時具有該第二電阻狀態之該第一磁阻效應元件引起之一充電電位之間的一電位，及該第二電位係由在施加該第二讀取電壓時具有該第一電阻狀態之該第一磁阻效應元件引起之一充電電位與由在施加該第二讀取電壓時具有該第二電阻狀態之該第一磁阻效應元件引起之一充電電位之間的一電位。
  3. 如請求項2之記憶體，其進一步包括一控制電路，其控制該第一脈寬及該第二脈寬，其中該控制電路包括一第二磁阻效應元件，其具有該第一電阻狀態，一第三磁阻效應元件，其並聯電性連接至該第二磁阻效應元件且具有該第二電阻狀態，及第一監測電路及第二監測電路，其等監測藉由將該第一讀取電壓及該第二讀取電壓施加至該第二磁阻效應元件及該第三磁阻效應元件引起之充電電位。
  4. 如請求項3之記憶體，其中在施加該第一讀取電壓時，當該充電電位達到該第一值時，該第一監測電路將一第一信號供應至該讀取電路，該讀取電路基於該第一信號來停止施加該第一讀取電壓，在施加該第二讀取電壓時，當該充電電位達到該第一值時，該第二監測電路將一第二信號供應至該讀取電路，及該讀取電路基於該第二信號來停止施加該第二讀取電壓。
  5. 如請求項1之記憶體，其進一步包括一寫入電路，其構成為以將一寫入電流或一寫入電壓施加至該第一磁阻效應元件以將該等一磁阻效應元件之一電阻狀態設定為該第一電阻狀態或該第二電阻狀態， 其中在判斷該第一磁阻效應元件之該電阻狀態之後，該寫入電路將該第一磁阻效應元件之該電阻狀態設定為相同於該第一磁阻效應元件之該電阻狀態之一判斷結果的一電阻狀態。
  6. 如請求項5之記憶體，其中該第一磁阻效應元件具有該第二電阻狀態之情況中之該第一磁阻效應元件之電阻值高於該第一磁阻效應元件具有該第一電阻狀態之情況中之該第一磁阻效應元件之電阻值，及當該第一磁阻效應元件之該電阻狀態係該第二電阻狀態時，該寫入電路將該寫入電流或該寫入電壓供應至該第一磁阻效應元件以將該第一磁阻效應元件之該電阻狀態設定為該第二電阻狀態。
  7. 如請求項1之記憶體，其中該讀取電路包括一第一電路，其基於一第三信號來將該第一讀取電壓施加至該第一磁阻效應元件，及一第二電路，其基於一第四信號來將該第二讀取電壓施加至該第一磁阻效應元件。
  8. 如請求項1之記憶體，其中將該第二讀取電壓施加至具有該第二電阻狀態之該第一磁阻效應元件之情況中之該第一磁阻效應元件之電阻值低於將該第一讀取電壓施加至具有該第二電阻狀態之該第一磁阻效應元件之情況中之該第一磁阻效應元 件之電阻值。
  9. 如請求項1之記憶體，其中該讀取電路包括一第一保持器，其保持該第一充電電位，一第二保持器，其保持該第二充電電位，一感測部分，其包含電性連接至該第一保持器之一第一節點及連接至該第二保持器之一第二節點，一第一開關元件，其電性連接於該第一保持器與該第一節點之間，及一第二開關元件，其電性連接於該第二保持器與該第二節點之間。
  10. 如請求項9之記憶體，其中該讀取電路包括一第三開關元件，其電性連接於該第一磁阻效應元件與該第一保持器之間，及一第四開關元件，其電性連接於該第一磁阻效應元件與該第二保持器之間，當施加該第一讀取電壓時，接通(turn on)該第三開關元件，切斷(turn off)該第四開關元件，當施加該第二讀取電壓時，切斷該第三開關元件，且接通該第四開關元件。
  11. 如請求項10之記憶體，其中該第三開關元件藉由處於一第一位準之一第一控制信號來接通及藉由處於一第二位準之該第一控制信號來切斷，該第四開關元件藉由處於該第一位準之一第二控制信號來接通及藉由處於該第二位準之該第二控制信號來切斷，及將該第一控制信號設定為該第一位準之一時期長於將該第二控制信號設定為該第一位準之一時期。
  12. 如請求項9之記憶體，其中該讀取電路包括一第一電晶體，其具有電性連接至該第一磁阻效應元件之一第一端子及電性連接至該第一端子之一第一閘極，一第二電晶體，其具有電性連接至該第一閘極之一第二閘極及電性連接至該第一保持器之一第二端子，及一第三電晶體，其具有電性連接至該第一閘極之一第三閘極及電性連接至該第二保持器之一第三端子。
  13. 如請求項9之記憶體，其中在施加該第二讀取電壓之後，同時接通該第一開關元件及該第二開關元件。
  14. 如請求項9之記憶體，其中 當該第一充電電位高於該第二充電電位時，該第一節點之電位高於該第二節點之電位，及當該第一充電電位低於該第二充電電位時，該第一節點之電位低於該第二節點之電位。
  15. 如請求項9之記憶體，其中在施加該第一讀取電壓之前，將該第一節點及該第二節點設定為一放電狀態。
  16. 如請求項9之記憶體，其中該讀取電路包括介於該第二保持器與該第二節點之間的一第三電路，及將該第三電路之一輸出信號設定為該第三電路之一輸入信號之1/α。
  17. 如請求項16之記憶體，其中該α係基於該第一讀取電壓與該第二讀取電壓之一比率的一值。
  18. 如請求項1之記憶體，其中該讀取電路包括一第一保持器，其保持該第一充電電位，一第二保持器，其保持該第二充電電位，一感測部分，其包含一第一節點及一第二節點，一第一電晶體，其具有電性連接至該第一磁阻效應元件之一第一 端子及電性連接至該第一端子之一第一閘極，一第一開關元件，其具有電性連接至該第一保持器之一第二端子及電性連接至該第一閘極之一第三端子，一第二開關元件，其具有電性連接至該第二保持器之一第四端子及電性連接至該第一閘極之一第五端子，一第二電晶體，其具有電性連接至該第一保持器之一第二閘極及電性連接至該第一節點之一第六端子，及一第三電晶體，其具有電性連接至該第二保持器之一第三閘極及電性連接至該第二節點之一第七端子。
  19. 一種記憶體系統，其包括：如請求項1之磁性記憶體；及一控制器，其構成為以將一命令傳輸至該磁性記憶體。
TW106131680A 2016-11-21 2017-09-15 磁性記憶體及記憶體系統 TWI657439B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP??2016-226364 2016-11-21
JP2016226364A JP2018085155A (ja) 2016-11-21 2016-11-21 磁気メモリ

Publications (2)

Publication Number Publication Date
TW201824272A TW201824272A (zh) 2018-07-01
TWI657439B true TWI657439B (zh) 2019-04-21

Family

ID=62147773

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106131680A TWI657439B (zh) 2016-11-21 2017-09-15 磁性記憶體及記憶體系統

Country Status (4)

Country Link
US (1) US10083729B2 (zh)
JP (1) JP2018085155A (zh)
CN (1) CN108091358B (zh)
TW (1) TWI657439B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043224A (ja) * 2018-09-11 2020-03-19 キオクシア株式会社 磁気装置
JP7159036B2 (ja) * 2018-12-25 2022-10-24 キオクシア株式会社 メモリデバイス
JP2020123412A (ja) 2019-01-30 2020-08-13 キオクシア株式会社 半導体記憶装置
JP6970132B2 (ja) * 2019-02-28 2021-11-24 株式会社東芝 磁気記憶装置
JP6944477B2 (ja) * 2019-03-14 2021-10-06 株式会社東芝 磁気記憶装置
JP2020155186A (ja) * 2019-03-22 2020-09-24 キオクシア株式会社 メモリデバイス
JP2020161201A (ja) * 2019-03-27 2020-10-01 キオクシア株式会社 半導体記憶装置
US11436071B2 (en) * 2019-08-28 2022-09-06 Micron Technology, Inc. Error control for content-addressable memory
JP2021036483A (ja) * 2019-08-30 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 メモリチップ及びメモリチップの制御方法
US11074968B2 (en) 2019-11-22 2021-07-27 International Business Machines Corporation Method and system to improve read reliability in memory devices
JP2022050059A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 磁気記憶装置及びメモリシステム
CN116828965A (zh) * 2022-03-21 2023-09-29 中电海康集团有限公司 一种磁存储单元及磁存储器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090323402A1 (en) * 2008-06-27 2009-12-31 Seagate Technology Llc Spin-transfer torque memory self-reference read method
US20130235649A1 (en) * 2012-03-07 2013-09-12 Rambus Inc. Direct relative measurement of memory durability
US20150348623A1 (en) * 2014-05-29 2015-12-03 Intel Corporation Apparatuses and methods for detecting write completion for resistive memory

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829188B2 (en) * 2002-08-19 2004-12-07 Micron Technology, Inc. Dual loop sensing scheme for resistive memory elements
US6754097B2 (en) * 2002-09-03 2004-06-22 Hewlett-Packard Development Company, L.P. Read operations on multi-bit memory cells in resistive cross point arrays
JP3809445B2 (ja) * 2004-03-05 2006-08-16 株式会社東芝 磁気抵抗ランダムアクセスメモリおよびその駆動方法
JP4231502B2 (ja) * 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
JP4864760B2 (ja) * 2007-02-15 2012-02-01 株式会社東芝 半導体記憶装置及びそのデータ書き込み／読み出し方法
JP4568303B2 (ja) * 2007-06-19 2010-10-27 株式会社東芝 磁気ランダムアクセスメモリ
JP2009087494A (ja) * 2007-10-02 2009-04-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP5173706B2 (ja) 2008-09-26 2013-04-03 株式会社東芝 不揮発性半導体記憶装置およびその読み出し方法
US7894254B2 (en) * 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
EP2309514B1 (en) 2009-10-05 2016-01-06 Crocus Technology Circuit for generating adjustable timing signals for sensing a self-referenced MRAM cell
JP5149414B2 (ja) * 2010-07-16 2013-02-20 シャープ株式会社 半導体記憶装置およびその駆動方法
JP5209150B1 (ja) * 2011-07-21 2013-06-12 パナソニック株式会社 不揮発性半導体記憶装置とその読み出し方法
JP5740267B2 (ja) * 2011-09-26 2015-06-24 株式会社東芝 磁気抵抗効果素子、ダイオードおよびトランジスタを用いた磁気ランダムアクセスメモリ
JP5867315B2 (ja) * 2012-06-28 2016-02-24 富士通株式会社 判定装置、および判定方法
US9047950B2 (en) * 2012-09-11 2015-06-02 The Regents Of The University Of California Read-disturbance-free nonvolatile content addressable memory (CAM)
KR101545512B1 (ko) * 2012-12-26 2015-08-24 성균관대학교산학협력단 반도체 메모리 장치, 검증 독출 방법 및 시스템
US8923040B2 (en) * 2013-01-30 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Accommodating balance of bit line and source line resistances in magnetoresistive random access memory
US9299410B2 (en) * 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
KR20150044475A (ko) * 2013-10-16 2015-04-27 에스케이하이닉스 주식회사 저항성 메모리 장치 및 동작 방법 방법과 이를 포함하는 시스템
KR102140785B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090323402A1 (en) * 2008-06-27 2009-12-31 Seagate Technology Llc Spin-transfer torque memory self-reference read method
US20130235649A1 (en) * 2012-03-07 2013-09-12 Rambus Inc. Direct relative measurement of memory durability
US20150348623A1 (en) * 2014-05-29 2015-12-03 Intel Corporation Apparatuses and methods for detecting write completion for resistive memory

Also Published As

Publication number Publication date
CN108091358B (zh) 2021-09-10
US20180144782A1 (en) 2018-05-24
CN108091358A (zh) 2018-05-29
US10083729B2 (en) 2018-09-25
TW201824272A (zh) 2018-07-01
JP2018085155A (ja) 2018-05-31

Similar Documents

Publication Publication Date Title
TWI657439B (zh) 磁性記憶體及記憶體系統
JP6270934B2 (ja) 磁気メモリ
US9349449B2 (en) Resistance change type memory
US20160147599A1 (en) Memory Systems that Perform Rewrites of Resistive Memory Elements and Rewrite Methods for Memory Systems Including Resistive Memory Elements
US9589621B2 (en) Resistance change memory
US20110292714A1 (en) Structures and methods for a field-reset spin-torque mram
US10269403B2 (en) Semiconductor storage device
US9093148B2 (en) Resistance change type memory
JP2007115956A (ja) 半導体記憶装置
US9330732B2 (en) Semiconductor memory device
TWI752346B (zh) 記憶體裝置
KR20140021781A (ko) 가변 저항 메모리를 포함하는 반도체 메모리 장치
US10020040B2 (en) Semiconductor memory device
US20150261602A1 (en) Resistance change memory
KR102455151B1 (ko) 자기 저항 랜덤 액세스 메모리 내에서 자기-참조 읽기를 수행하는 방법 및 장치
US20170076791A1 (en) Semiconductor memory device
TWI785733B (zh) 記憶體元件
US10956092B2 (en) Semiconductor storage device
JP2019160365A (ja) 磁気メモリ装置及び磁気メモリ装置の書き込み方法
JP2016177853A (ja) 不揮発性半導体メモリ
TWI829271B (zh) 半導體記憶體裝置
US11929106B2 (en) Semiconductor memory device
KR20120087717A (ko) 자기 저항 메모리 장치