JP2009087494A - 磁気ランダムアクセスメモリ - Google Patents

Abstract

【課題】読み出しマージンの劣化を抑制する。
【解決手段】第１の磁気抵抗変化素子を有するメモリセルＭＣと、第２の磁気抵抗効果素子を有する参照セルＲＣと、メモリセルに接続され、読み出し動作時に第１のバイアス電位ＶＢＩＡＳに設定される第１のビット線ＢＬと、参照セルに接続され、第１のバイアス電位と異なる第２のバイアス電位ＶＢＩＡＳＲＥＦに設定される第２のビット線ＢＬＲＥＦと、高抵抗状態に設定された第３の磁気抵抗効果素子６１を有する基準電流発生回路６０と低抵抗状態に設定された第４の磁気抵抗効果素子７１を有する電流−電圧発生回路７０とを備え、基準電流発生回路は第３の磁気抵抗効果素子に第１のバイアス電位を印加することで第１の電流Ｉ１を発生し、電流−電圧発生回路は第４の磁気抵抗効果素子に第１の電流と異なる第２の電流Ｉ２を流すことで第２のバイアス電位を発生する基準電圧発生回路５０とを具備する。
【選択図】図４

Description

本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）であって、特に、メモリセルからの蓄積情報の読み出しの際に使用する参照セル用のビット線バイアス電位に関する。

ＭＲＡＭは、磁気抵抗（Magneto Resistive）効果を利用して“１”又は“０”情報を蓄積させることでメモリ動作をさせるデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、高速動作を兼ね備えたユニバーサルなメモリデバイスの候補のひとつとして位置付けられ、各社で開発が始まっている。

磁気抵抗効果のうち、ＴＭＲ（Tunneling Magneto Resistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子は２枚の強磁性層である金属に挟まれた絶縁膜からなる積層構造を持ち、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（Magnetic Tunnel Junction）素子を使用するのが一般的である。

ＭＴＪ素子は、具体的には、次のような抵抗値を有する。まず、上下の強磁性層のスピンの向きが互いに平行な場合は、トンネル絶縁膜を介した２枚の磁性層間のトンネル確率が最大となるため、抵抗値が最小となる。一方、上下の強磁性層のスピンの向きが互いに反平行な場合は、トンネル確率が最小となるため、抵抗値が最大となる。このような２つのスピン状態を実現するために、通常、上記２枚の磁性体膜のうち何れか一方の磁性体膜は、その磁化の向きが固定されており外部磁化の影響を受けないように設定されている。一般的に、この層はピン層（固定層）と呼ばれている。他方の磁性体膜は、印加される磁界の向きにより磁化の向きはピン層と平行あるいは反平行にプログラム可能となっている。こちらの層は、一般的に、フリー層（記録層）と呼ばれており、情報を蓄える役割を担っている。ＭＴＪ素子の場合、抵抗変化率（ＭＲ比）は、現在では５０％を超えるものも得られており、この抵抗変化率の大きさが読み出しマージンの確保に直結するため、現在のＭＲＡＭ開発はＴＭＲ効果素子を利用するのが主流になりつつある。

ところで、ＭＴＪ素子を用いたＭＲＡＭの読み出しは、次の方法で行われる。選択されたビット線に対応するＭＴＪ素子の２枚の磁性層間に電圧を印加し、このＭＴＪ素子を流れる電流から抵抗値を読み取る方法や、選択されたＭＴＪ素子に定電流を流し、これにより発生する２枚の磁性層間の電圧を読み出す方法等がある。

一方、ＭＴＪ素子を用いたＭＲＡＭの書き込みは、次の方法で行われる。ＭＴＪ素子のフリー層の磁化の向きを反転させるため、それぞれのメモリセルに対して直交通過しているビット線及びワード線に一定以上の電流を流し、この電流が発生する合成磁界の大きさによりフリー層の磁化の向きを書き換える。

このようなＭＴＪ素子を用いたＭＲＡＭの一例としては、例えば、非特許文献１等が報告されている。この非特許文献１に示された読み出し回路では、センスアンプに入力される参照信号の生成のため、低抵抗状態と高抵抗状態に設定した２つのＭＴＪ素子を１組とした参照セルを使用している。これら２つのＭＴＪ素子に定電圧を印加し、これに流れる電流をカレントミラー回路で合算し、かつ、１／２に割算することで、所望の信号電流を生成している。

これに対し、特許文献１及び特許文献２では、参照セルは１つの低抵抗状態のＭＴＪ素子を使用し、この参照セル用のビット線クランプ電圧を読み出し、これと異なる電位をメモリセル用のビット線クランプ電圧に印加することで、所望の信号電流を生成する方式も提案されている。この方式は、アレイ内の参照セルの数を半減できるため、チップサイズを縮小できる効果が期待できる。このため、高集積化にとっては最適な方法と言える。

しかしなから、特許文献１及び特許文献２のような読み出し方法では、次のような問題がある。

特許文献１及び特許文献２のＦｉｇ．１に示すように、読み出し時、読み出しセル１７には、オペアンプ３５及びトランジスタ３２により、ＶＢＩＡＳ１の電位が印加される。一方、参照セル２７には、オペアンプ４５及びトランジスタ４２により、読み出しセル１７とは異なるＶＢＩＡＳＲＥＦが印加される。このＶＢＩＡＳＲＥＦは、特許文献１及び特許文献２のＦｉｇ．３に示された基準電圧発生回路により生成される。特許文献１及び特許文献２のＦｉｇ．３において、メモリセル６０内のＭＴＪ素子を低抵抗状態Ｒｍｉｎに設定し、さらにメモリセル６２内のＭＴＪ素子を高抵抗状態Ｒｍａｘに設定し、オペアンプ５６の正入力端子に読み出しセルのバイアス電位の１／２であるＶＢＩＡＳ／２を入力する。これにより、以下の式（１）のようなＶＢＩＡＳＲＥＦが生成される。

ＶＢＩＡＳＲＥＦ＝（ＶＢＩＡＳ／２）×（１＋Ｒｍｉｎ／Ｒｍａｘ）…（１）
この（１）式の電位ＶＢＩＡＳＲＥＦが、特許文献１及び特許文献２のＦｉｇ．１のオペアンプ４５に入力されることで、低抵抗状態に設定された参照セル２７に流れる電流ＩＲＥＦは、以下の式（２）となる。

ＩＲＥＦ＝（ＶＢＩＡＳ／２）×（１／Ｒｍｉｎ＋１／Ｒｍａｘ）…（２）
この電流ＩＲＥＦは、ＶＢＩＡＳが印加された読み出しセルを想定すると、低抵抗状態Ｒｍｉｎと高抵抗状態Ｒｍａｘのセルを流れる信号電流の１／２となることから、参照信号としては所望の信号と言える。これにより、特許文献１及び特許文献２のＦｉｇ．１に示した読み出し系回路の出力電位であるＶＯ及びＶＯＲＥＦには、読み出しセル情報に従った信号電圧が読み出される。

ところで、特許文献１及び特許文献２のＦｉｇ．３における参照電位発生回路に注目すると、その生成電位は（１）式で示したように、オペアンプ５６への入力電位であるＶＢＩＡＳ／２と２種の異なる抵抗値を有すＭＴＪ素子の抵抗値Ｒｍｉｎ、Ｒｍａｘのみで表現される。この時、ＭＴＪ素子の抵抗絶対値は、一般的にバイアス依存性を持つことが知られている。定性的には、ＭＴＪ素子の両端に印加される電圧が大きくなると、抵抗値が小さくなる傾向にある。

このようなＭＴＪ素子のバイアス依存性を考慮すると、高抵抗状態Ｒｍａｘに設定されるべきメモリセル６２のＭＴＪ素子にはＶＢＩＡＳ／２の電位が印加されることから、実際はＲｍａｘ−ΔＲｍａｘと抵抗が低下する。加えて、低抵抗状態Ｒｍｉｎに設定されるべきメモリセル６０のＭＴＪ素子には必ずＶＢＩＡＳ／２以下の電位が印加されることから、Ｒｍｉｎ−ΔＲｍｉｎと抵抗が低下した値となる。この場合、ＶＢＩＡＳＲＥＦの電位は、所望の電圧から一定の値で誤差を生じることになる。これは、結果的に参照セル信号の変動を意味し、読み出しマージン劣化を引き起こす原因となる。
2004 Symposium on VLSI Circuits Digest of Technical Paper, p.454-457, 「16Mb MRAM Featuring Bootstrap Write Driver」 IEEE International Device Meeting 2005, 「High Speed Toggle MRAM with MgO-Based Tunnel Junctions」 米国特許第6,385,109号明細書 米国特許第6,496,436号明細書

本発明は、読み出しマージンの劣化を抑制することが可能な磁気ランダムアクセスメモリを提供する。

本発明の一態様による磁気ランダムアクセスメモリは、高抵抗状態と低抵抗状態とに変化する第１の磁気抵抗変化素子を有するメモリセルと、前記低抵抗状態に設定された第２の磁気抵抗効果素子を有する参照セルと、前記メモリセルに接続され、読み出し動作時に第１のバイアス電位に設定される第１のビット線と、前記参照セルに接続され、前記読み出し動作時に前記第１のバイアス電位と異なる第２のバイアス電位に設定される第２のビット線と、前記高抵抗状態に設定された第３の磁気抵抗効果素子を有する基準電流発生回路と前記低抵抗状態に設定された第４の磁気抵抗効果素子を有する電流−電圧発生回路とを備え、前記基準電流発生回路は前記第３の磁気抵抗効果素子に前記第１のバイアス電位を印加することで第１の電流を発生し、前記電流−電圧発生回路は前記第４の磁気抵抗効果素子に前記第１の電流と異なる第２の電流を流すことで前記第２のバイアス電位を発生する基準電圧発生回路とを具備する。

本発明によれば、読み出しマージンの劣化を抑制することが可能な磁気ランダムアクセスメモリを提供できる。

本発明者らは、上述した従来の問題をより具体的に調べるために、次のような考察を行った。

ＭＴＪ素子（磁気抵抗効果素子）内の絶縁膜としては、従来はＡｌ_２Ｏ_３膜が用いられていたが、近年は高い抵抗変化率が得られること等からＭｇＯ膜への応用が報告されている（例えば、非特許文献２参照）。

図１は、ＭｇＯ膜を用いたＭＴＪ素子の抵抗値のバイアス依存性を測定した一例を示す。本図において、横軸はＭＴＪ素子の印加電圧を示し、縦軸は高抵抗状態の抵抗実測値Ｒｍａｘ（Ｒａｐ）と低抵抗状態の抵抗実測値Ｒｍｉｎ（Ｒｐ）を示す。

図１に示すように、低抵抗状態のＭＴＪ素子の抵抗実測値Ｒｍｉｎは印加電圧が変化しても殆ど変動しないのに対し、高抵抗状態のＭＴＪ素子の抵抗実測値Ｒｍａｘは印加電圧が変化すると変動している。つまり、低抵抗状態のバイアス依存性は、高抵抗状態のバイアス依存性に対し、比較的小さいのが最大の特徴である。これは、低抵抗状態、すなわち、ＭＴＪ素子の２枚の磁性層の磁化が平行状態にあるとき、格子結合によりＭｇＯ内に特殊なバンド伝導チャネル（Δ１バンド）が形成され、このバンド伝導チャネルはバリア膜内での波動関数の減衰のバイアス依存性が小さいためであると一般的には説明されている。

図１に示すようなＭｇＯ膜を用いたＭＴＪ素子の特性を想定すると、特許文献１及び特許文献２のＦｉｇ．３で開示された参照セル用の基準電圧発生回路の場合、生成電圧であるＶＢＩＡＳＲＥＦは所望の電圧よりも低い電圧しか生成できない。なぜなら、高抵抗状態であるメモリセル６２内のＭＴＪ素子には、ＶＢＩＡＳ／２の電圧が印加されるため、その抵抗値はＶＢＩＡＳが印加された状態と比べて若干上昇する（図1参照）。これにより、低抵抗状態に設定されたメモリセル６０内のＭＴＪ素子には所望の電流よりも少ない電流しか流れないことになる。一方で、低抵抗状態に設定されたメモリセル６０内のＭＴＪ素子の抵抗はバイアス依存性が極めて小さいことから（図1参照）、結果的にＶＢＩＡＳＲＥＦの電位は所望の電位よりも低下してしまう。

図２は、高抵抗状態のＭＴＪ素子のバイアス依存性による抵抗変化率とセンス信号の劣化率を計算した結果を示す。

図２に示すように、高抵抗状態のＭＴＪ素子のバイアス依存性による抵抗変化率が大きくなるほど、センス劣化率が大きくなる。例えば、バイアス依存性による抵抗変化率が２０％の場合、センス信号は１７％も劣化してしまう。これは、読み出しマージンの大幅な悪化を意味する。

そこで、本発明は、センスアンプ回路に入力される基準信号の生成法の改良し、参照セル用のビット線クランプ回路の構成を提案することで、ＭＴＪ素子のバイアス依存性による抵抗変動に起因する電位変動を抑制し、読み出しマージンの劣化を低減する。

このような本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
第１の実施形態では、参照セル用のビット線バイアス電位を生成する参照電圧発生回路は、高抵抗状態に設定されたＭＴＪ素子と低抵抗状態に設定されたＭＴＪ素子とを有し、高抵抗状態に設定されたＭＴＪ素子には読み出しセル用のビット線バイアス電圧に相当する電圧のみを印加する。

［１−１］読み出し系に関する回路
図３は、本発明の第１の実施形態における参照セル用の基準電圧発生回路を適応したＭＲＡＭの読み出し系に関する回路の一例を示す。尚、本図では、メモリセルアレイＭＣＡの周辺部に配置される種々の制御回路は省略している。

図３に示すように、読み出し系に関わる回路は、メモリセルアレイＭＣＡ、参照セルアレイＲＣＡ、カラムゲート回路２０、ビット線バイアス回路３０、カレントコンベアー４０である。

メモリセルアレイＭＣＡは、情報記憶用の複数のメモリセルＭＣがマトリクス状に配置されている。各メモリセルＭＣは、ＭＴＪ素子１０ｍと選択読み出し用のＭＯＳトランジスタＴｒｍとを有する。ＭＴＪ素子１０ｍの一端はＭＯＳトランジスタＴｒｍの電流経路の一端に接続され、ＭＴＪ素子１０ｍの他端はビット線ＢＬに接続されている。このビット線ＢＬは、複数のＭＴＪ素子１０ｍで共通に用いられる。ＭＯＳトランジスタＴｒｍの電流経路の他端は、接地端子又は電源端子に接続される。ＭＯＳトランジスタＴｒｍのゲートは、ワード線ＷＬｎ（ｎ＝０、１、…）に接続されている。このワード線ＷＬｎは、メモリセルＭＣ毎に異なる。

参照セルアレイＲＣＡは、複数の参照セルＲＣで構成される。各参照セルＲＣは、ＭＴＪ素子１０ｒと選択読み出し用のＭＯＳトランジスタＴｒｒとを有する。参照セルＲＣのＭＴＪ素子１０ｒは全て低抵抗状態に設定されている。ＭＴＪ素子１０ｒの一端はＭＯＳトランジスタＴｒｒの電流経路の一端に接続され、ＭＴＪ素子１０ｒの他端は参照ビット線ＢＬＲＥＦに接続されている。この参照ビット線ＢＬＲＥＦは、複数のＭＴＪ素子１０ｒで共通に用いられる。ＭＯＳトランジスタＴｒｒの電流経路の他端は、接地端子又は電源端子に接続される。ＭＯＳトランジスタＴｒｒのゲートは、ワード線ＷＬｎ（ｎ＝０、１、…）に接続されている。このワード線ＷＬｎは、参照セルＲＣ毎に異なるが、対応するメモリセルＭＣと共通して用いる。

カラムゲート回路２０は、ＭＯＳトランジスタＴｒ１、Ｔｒ２で構成される。ＭＯＳトランジスタＴｒ１の電流経路の一端はビット線ＢＬに接続され、ＭＯＳトランジスタＴｒ２の電流経路の一端は参照ビット線ＢＬＲＥＦに接続されている。ＭＯＳトランジスタＴｒ１、Ｔｒ２のゲートは互いに接続され、この接続点のノードｎ１にはカラム選択信号線ＣＳＬが接続されている。

ビット線バイアス回路３０は、ＭＯＳトランジスタＴｒ３、Ｔｒ４、オペアンプＯＰ１、ＯＰ２で構成される。ＭＯＳトランジスタＴｒ３の電流経路の一端はＭＯＳトランジスタＴｒ１の電流経路の他端に接続され、このＭＯＳトランジスタＴｒ３、Ｔｒ１の接続ノードｎ２はオペアンプＯＰ１の反転入力端子（−）に接続されている。ＭＯＳトランジスタＴｒ４の電流経路の一端はＭＯＳトランジスタＴｒ２の電流経路の他端に接続され、このＭＯＳトランジスタＴｒ４、Ｔｒ２の接続ノードｎ３はオペアンプＯＰ２の反転入力端子（−）に接続されている。オペアンプＯＰ１の出力端子はＭＯＳトランジスタＴｒ３のゲートに接続され、オペアンプＯＰ２の出力端子はＭＯＳトランジスタＴｒ４のゲートに接続されている。オペアンプＯＰ１の正入力端子（＋）にはバイアス電位ＶＢＩＡＳが供給され、オペアンプＯＰ２の正入力端子（＋）にはバイアス電位ＶＢＩＡＳＲＥＦが供給される。参照セルＲＣ用のバイアス電位ＶＢＩＡＳＲＥＦは、メモリセルＭＣ用のバイアス電位ＶＢＩＡＳと異なる電位であり、本例ではバイアス電位ＶＢＩＡＳよりも低くなっている。

カレントコンベアー４０は、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６で構成される。ＰＭＯＳトランジスタＴｒ５の電流経路の一端はＭＯＳトランジスタＴｒ３の電流経路の他端に接続され、このＭＯＳトランジスタＴｒ５、Ｔｒ３の接続ノードｎ４から電圧信号ＶＯＵＴが出力される。ＰＭＯＳトランジスタＴｒ６の電流経路の一端はＭＯＳトランジスタＴｒ４の電流経路の他端に接続され、このＭＯＳトランジスタＴｒ６、Ｔｒ４の接続ノードｎ５から電圧信号ＶＯＵＴＲＥＦが出力される。ＰＭＯＳトランジスタＴｒ５、Ｔｒ６のゲートは互いに接続され、この接続点のノードｎ６には中間電圧ＶＬＯＡＤが供給される。

本実施形態に用いるＭＴＪ素子１０ｍ、１０ｒは、固定層と記録層と前記固定層及び前記記録層に挟まれた非磁性層とを有する。非磁性層は、例えばＭｇＯ膜で形成されている。固定層及び記録層の磁化方向は、膜面に対して垂直方向である垂直磁化型でもよいし、膜面に対して平行方向である面内磁化型でもよい。固定層及び記録層は、単層又は積層の強磁性層で形成されてもよいし、非磁性層を２枚の強磁性層で挟んだ構造でもよい。

［１−２］参照セル用の基準電圧発生回路
図４は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの参照セル用の基準電圧発生回路の回路図を示す。以下に、第１の実施形態に係る参照セル用の基準電圧発生回路について説明する。

図４に示すように、第１の実施形態に係る参照セル用の基準電圧発生回路５０は、２つの回路ステージから構成される。第１の回路ステージは、高抵抗状態に設定されたＭＴＪ素子６１を用いた基準電流発生回路６０である。第２の回路ステージは、第１の回路ステージで生成した基準電流Ｉ１が入力され、かつ、低抵抗状態に設定されたＭＴＪ素子７１を用いた電流−電圧変換回路７０で構成される。そして、第１の回路ステージと第２の回路ステージは、カレントミラー接続された構成を取る。具体的には、以下のように構成されている。

基準電流発生回路６０は、高抵抗状態に設定されたＭＴＪ素子６１、ＰＭＯＳトランジスタＴｒ７、オペアンプＯＰ３で構成される。ＭＴＪ素子６１の一端はＰＭＯＳトランジスタＴｒ７の電流経路の一端に接続され、ＭＴＪ素子６１の他端は接地端子に接続されている。ＭＴＪ素子６１とＰＭＯＳトランジスタＴｒ７の接続点であるノードｎ７は、オペアンプＯＰ３の反転入力端子（−）に接続されている。オペアンプＯＰ３の出力端子は、ＰＭＯＳトランジスタＴｒ７のゲートに接続されている。オペアンプＯＰ３の正入力端子（＋）には、メモリセルＭＣ用のバイアス電位ＶＢＩＡＳと同じバイアス電位ＶＢＩＡＳが供給される。

電流−電圧変換回路７０は、低抵抗状態に設定されたＭＴＪ素子７１、ＰＭＯＳトランジスタＴｒ８で構成される。ＭＴＪ素子７１の一端は、ＰＭＯＳトランジスタＴｒ８の電流経路の一端に接続される。ＭＴＪ素子７１の他端には、メモリセルＭＣ用のバイアス電位ＶＢＩＡＳの１／２であるバイアス電位ＶＢＩＡＳ／２が供給される。ＰＭＯＳトランジスタＴｒ８のゲートは、オペアンプＯＰ３の出力端子とＰＭＯＳトランジスタＴｒ７のゲートとの接続ノードｎ８に接続されている。ＭＴＪ素子７１とＰＭＯＳトランジスタＴｒ８の接続点であるノードｎ９には、参照セルＲＣ用のバイアス電位ＶＢＩＡＳＲＥＦが生成される。

基準電流発生回路６０のＰＭＯＳトランジスタＴｒ７と電流−電圧変換回路７０のＰＭＯＳトランジスタＴｒ８との関係は、次の通りである。まず、ＰＭＯＳトランジスタＴｒ７は、飽和領域で動作するように回路寸法が決められている。さらに、ＰＭＯＳトランジスタＴｒ７は、ＰＭＯＳトランジスタＴｒ８とカレントミラー接続される。そして、ＰＭＯＳトランジスタＴｒ７とＰＭＯＳトランジスタＴｒ８とのカレントミラー比は、２：１になっている。具体的には、例えば、ＰＭＯＳトランジスタＴｒ７のゲート幅とＰＭＯＳトランジスタＴｒ８のゲート幅との比が２：１になっている。これにより、第２の回路ステージである電流−電圧変換回路７０には、基準電流Ｉ１の１／２の電流Ｉ２が流れるようになる。

［１−３］参照セル用のバイアス電位ＶＢＩＡＳＲＥＦ
図４を用いて、本実施形態における参照セル用のバイアス電位ＶＢＩＡＳＲＥＦの生成について説明する。

まず、基準電流発生回路６０である第１の回路ステージには、基準電流Ｉ１が流れる。この基準電流Ｉ１は、高抵抗状態のＭＴＪ素子６１の抵抗値ＲｍａｘとオペアンプＯＰ３の入力電圧ＶＢＩＡＳとで決定される。従って、基準電流Ｉ１の値は、以下の式（３）で表される。

Ｉ１＝ＶＢＩＡＳ／Ｒｍａｘ…（３）
次に、第１の回路ステージ内のＰＭＯＳトランジスタＴｒ７は飽和領域で動作し、さらに、このＰＭＯＳトランジスタＴｒ７は第２の回路ステージ内のＰＭＯＳトランジスタＴｒ８と２：１のミラー比でカレントミラー接続されている。このため、第２の回路ステージには、基準電流Ｉ１の１／２の電流Ｉ２が流れる。従って、電流Ｉ２の値は、以下の式（４）となる。

Ｉ２＝Ｉ１／２＝ＶＢＩＡＳ／２Ｒｍａｘ…（４）
この電流Ｉ２は低抵抗状態のＭＴＪ素子７１に流れ、かつ、このＭＴＪ素子７１の一端にはＶＢＩＡＳ／２の電位が供給される。このため、ノードｎ９に発生する参照セル用のバイアス電位ＶＢＩＡＳＲＥＦは、以下の式（５）で表される。

ＶＢＩＡＳＲＥＦ＝（ＶＢＩＡＳ／２）＋（Ｉ２×Ｒｍｉｎ）
ＶＢＩＡＳＲＥＦ＝（ＶＢＩＡＳ／２）×（１＋Ｒｍｉｎ／Ｒｍａｘ）…（５）
以上のように、本実施形態では、高抵抗状態のＭＴＪ素子６１への印加電圧はＶＢＩＡＳのみであり、高抵抗状態のＭＴＪ素子６１にはＶＢＩＡＳ／２は印加されない。このため、高抵抗状態のＭＴＪ素子６１は、図1に示すようなバイアス依存性による抵抗変動の影響を受けない。一方、低抵抗状態のＭＴＪ素子７１には、ＶＢＩＡＳ／２以下の電圧が印加される。しかし、低抵抗状態のＭＴＪ素子７１のバイアス依存性は、図１に示したように極めて小さい。このため、本実施形態における参照セル用のバイアス電位ＶＢＩＡＳＲＥＦは、従来例に比べ、センスマージンの劣化を起こさない理想的な電位になるといえる。

尚、本実施形態における基準電圧発生回路５０においても、式（１）に示す従来例と同じバイアス電位ＶＢＩＡＳＲＥＦを生成することができることは、式（５）から明らかである。

［１−４］読み出し動作
図３及び図４を用いて、本実施形態における読み出し動作について説明する。

まず、読み出し対象のメモリセルＭＣ（以下、読み出し対象セルと称す）のアドレスに従ったワード線ＷＬｎが活性化される。これにより、読み出し対象セルの抵抗値がビット線ＢＬへ読み出されるとともに、この読み出し対象セルに対応する参照セルＲＣの抵抗値が参照ビット線ＢＬＲＥＦへ読み出される。

また、読み出し対象セルのアドレスに従って、特定のカラムゲート回路２０がカラム選択信号線ＣＳＬにより活性化される。これにより、ビット線ＢＬと参照ビット線ＢＬＲＥＦが、ビット線バイアス回路３０に接続される。このビット線バイアス回路３０により、読み出し対象セルのビット線ＢＬの電位はＶＢＩＡＳに設定され、参照ビット線ＢＬＲＥＦの電位はＶＢＩＡＳＲＥＦに設定される。具体的には、図４の基準電圧発生回路５０で生成したバイアス電位ＶＢＩＡＳＲＥＦが、オペアンプＯＰ２の正入力端子（＋）に入力される。

ここで、参照セルＲＣのＭＴＪ素子１０ｒは全て低抵抗状態Ｒｍｉｎに設定されることで、参照セルＲＣを流れる電流ＩＲＥＦは、以下の式（６）で表される。

ＩＲＥＦ＝ＶＢＩＡＳＲＥＦ／Ｒｍｉｎ
ＩＲＥＦ＝（ＶＢＩＡＳ／２）×（１／Ｒｍｉｎ＋１／Ｒｍａｘ）…（６）
この式（６）は、従来の式（２）と完全に同一となることから、正常な読み出しが行えていることが分かる。

次に、式（６）で与えられる参照セル電流ＩＲＥＦと読み出し対象セルのセル電流は、飽和領域で動作するのに充分な中間電圧ＶＬＯＡＤがゲートに入力されたＰＭＯＳトランジスタＴｒ５、Ｔｒ６により、電流から電圧へ変換される。この変換された電圧信号ＶＯＵＴ、ＶＯＵＴＲＥＦは、例えば一般的な差動増幅器等で信号増幅され、チップの外部へ読み出される。

読み出し対象セルの電圧信号ＶＯＵＴと参照セルの電圧信号ＶＯＵＴＲＥＦは、センスアンプで比較し、読み出し対象セルのＭＴＪ素子１０ｍの抵抗状態が判断される。つまり、ＭＴＪ素子１０ｍの電圧信号ＶＯＵＴが電圧信号ＶＯＵＴＲＥＦよりも低い場合は、ＭＴＪ素子１０ｍのデータは低抵抗状態（例えば“０”データ）であると判断される。一方、ＭＴＪ素子１０ｍの電圧信号ＶＯＵＴが電圧信号ＶＯＵＴＲＥＦよりも高い場合は、ＭＴＪ素子１０ｍのデータは高抵抗状態（例えば“１”データ）であると判断される。

［１−５］書き込み動作
本実施形態の書き込み動作では、電流磁場型、スピン注入磁化反転型のどちらでもよい。

電流磁場型の書き込みは、次のように行われる。まず、書き込み対象セルに対応するビット線ＢＬ及びワード線ＷＬｎを選択し、これらビット線ＢＬ及びワード線ＷＬｎに書き込み電流を流す。この書き込み電流の合成磁場を書き込み対象セルに印加することで、ＭＴＪ素子１０ｍの磁化を反転させる。これにより、ＭＴＪ素子１０ｍの固定層及び記録層の磁化方向を平行状態（低抵抗状態）又は反平行状態（高抵抗状態）に設定する。

スピン注入磁化反転型の書き込みは、次のように行われる。まず、“０”データを書き込む場合、ＭＴＪ素子１０ｍの記録層から固定層の方向に電流Ｉを流す。すなわち、電子ｅを固定層側から記録層側へ注入する。これにより、固定層及び記録層の磁化は、同じ方向に向き、平行状態となる。この低抵抗状態を、ここでは“０”データと規定する。一方、“１”データを書き込む場合、ＭＴＪ素子１０ｍの固定層から記録層の方向に電流Ｉを流す。すなわち、電子ｅを記録層側から固定層側へ注入する。これにより、固定層及び記録層の磁化は、逆方向に向き、反平行状態となる。この高抵抗状態を、ここでは“１”データと規定する。

［１−６］効果
上記第１の実施形態では、参照セルＲＣが低抵抗状態のみのＭＴＪ素子１０ｒで構成され、この参照セルＲＣに専用のバイアス電圧ＶＢＩＡＳＲＥＦを印加することで所望の参照電流ＩＲＥＦを生成する。ここで、参照セルＲＣのバイアス電圧ＶＢＩＡＳＲＥＦは、高抵抗状態に設定されたＭＴＪ素子６１の両端に読み出し対象セルのビット線バイアス電圧ＶＢＩＡＳと同一の電圧のみを印加することで、生成される。これにより、ＭＴＪ素子のバイアス依存性による抵抗変動を極力排除できるので、この抵抗変動に起因する電位変動を抑制できる。このため、読み出しマージンの劣化が低減でき、読み出しマージンの大きな信頼性の高いＭＲＡＭを実現できる。

［２］第２の実施形態
第２の実施形態は、第１の実施形態における電流−電圧変換回路７０のバイアス電圧ＶＢＩＡＳ／２を生成する構成を変形したものである。尚、本実施形態において、第１の実施形態と同様の点については説明を省略する。

［２−１］参照セル用の基準電圧発生回路
図５は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの参照セル用の基準電圧発生回路の回路図を示す。以下に、第２の実施形態に係る参照セル用の基準電圧発生回路について説明する。

図５に示すように、第２の実施形態において、第１の実施形態と異なる点は、バイアス電位ＶＢＩＡＳ／２と低抵抗状態のＭＴＪ素子７１との接続である。

具体的には、第２の実施形態の電流−電圧変換回路７０は、ＮＭＯＳトランジスタＴｒ９とオペアンプＯＰ４をさらに備えている。ＮＭＯＳトランジスタＴｒ９の電流経路の一端はＭＴＪ素子７１に接続され、このＮＭＯＳトランジスタＴｒ９の電流経路の一端とＭＴＪ素子７１との接続ノードｎ１０はオペアンプＯＰ４の正入力端子（＋）に接続されている。オペアンプＯＰ４の出力端子は、ＮＭＯＳトランジスタＴｒ９のゲートに接続されている。そして、オペアンプＯＰ４の反転入力端子（−）に、メモリセルＭＣのバイアス電位ＶＢＩＡＳの１／２の電位ＶＢＩＡＳ／２が供給される。

尚、本実施形態に係る参照セル用の基準電圧発生回路５０も、図３に示したＭＲＡＭの読み出し系回路に矛盾なく適用できる。

［２−２］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得られる。

一般的に、ＭＲＡＭにおける消費電力の低減を考慮して、ＶＢＩＡＳ／２の電位を生成する電圧回路の出力インピーダンスを大きく設定することが多い。この場合、ＶＢＩＡＳ／２の電源に定常電流が流れ込むと、電位変動の可能性が高く、参照セル用のバイアス電位ＶＢＩＡＳＲＥＦの変動が大きくなる。

そこで、第２の実施形態では、ＶＢＩＡＳ／２の電位は入力インピーダンスが高いオペアンプＯＰ４の反転入力端子（−）に接続させ、かつ、ＭＴＪ素子７１の端部の電位をＶＢＩＡＳ／２に設定している。このため、所望値のバイアス電位ＶＢＩＡＳＲＥＦが生成できると共に、高抵抗状態のＭＴＪ素子６１にはＶＢＩＡＳ以外の電位が印加されないため、生成電位は極めて理想的な電位となる。

［３］第３の実施形態
第３の実施形態は、第１及び第２の実施形態における参照セル用の基準電圧発生回路５０に第３のステージ回路を追加したものである。尚、本実施形態において、第１及び第２の実施形態と同様の点については説明を省略する。

［３−１］参照セル用の基準電圧発生回路
図６及び図７は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの参照セル用の基準電圧発生回路の回路図を示す。以下に、第３の実施形態に係る参照セル用の基準電圧発生回路について説明する。

図６及び図７に示すように、第３の実施形態において、第１及び第２の実施形態と異なる点は、ＶＢＩＡＳからＶＢＩＡＳ／２の電位を生成する第３のステージ回路を有している点である。

第３のステージ回路は、メモリセル用のバイアス電位ＶＢＩＡＳを基に、電流−電圧変換回路７０に入力するバイアス電位ＶＢＩＡＳ／２を生成する電圧発生回路８０からなる。この電圧発生回路８０は、ＭＴＪ素子８１、８２、ＰＭＯＳトランジスタＴｒ１０、オペアンプＯＰ５で構成される。

ＭＴＪ素子８１、８２は、本例では２つであるが、偶数個であれば何個でもよい。但し、このＭＴＪ素子８１、８２は、全てが低抵抗状態又は高抵抗状態のいずれか一方の同じ抵抗状態に設定されている。そして、ＭＴＪ素子８１、８２は互いに直列接続された素子群を形成している。この素子群内の接続点の中点ｎ１３には、メモリセル用のバイアス電位ＶＢＩＡＳの１／２の電位ＶＢＩＡＳ／２が発生される。尚、素子群の中点ｎ１３は、ＭＴＪ素子が４個であれば２対２に分かれる接続点であり、ＭＴＪ素子が６個であれば３対３に分かれる接続点である。

素子群の一端はＰＭＯＳトランジスタＴｒ１０の電流経路の一端に接続され、この素子群とＰＭＯＳトランジスタＴｒ１０の電流経路の一端との接続ノードｎ１１はオペアンプＯＰ５の反転入力端子（−）に接続されている。オペアンプＯＰ５の出力端子は、ＰＭＯＳトランジスタＴｒ１０のゲートに接続されている。

ここで、図６の例は、第１の実施形態の参照セル用の基準電圧発生回路５０に第３のステージ回路を追加したものである。このため、素子群の中点ｎ１３の電位ＶＢＩＡＳ／２は、電流−電圧変換回路７０の低抵抗状態のＭＴＪ素子７１に直接接続されている。

一方、図７の例は、第２の実施形態の参照セル用の基準電圧発生回路５０に第３のステージ回路を追加したものである。このため、素子群の中点ｎ１３の電位ＶＢＩＡＳ／２は、電流−電圧変換回路７０のオペアンプＯＰ４の反転入力端子（−）に接続されている。

尚、本実施形態に係る参照セル用の基準電圧発生回路５０も、図３に示したＭＲＡＭの読み出し系回路に矛盾なく適用できる。

［３−２］効果
上記第３の実施形態によれば、参照セル用の基準電圧発生回路５０に、ＶＢＩＡＳからＶＢＩＡＳ／２の電位を生成する第３のステージ回路が設けられている。この第３の回路ステージでは同一の抵抗状態に設定されたＭＴＪ素子８１、８２が直列接続され、この接続の中点ｎ１３の電位ＶＢＩＡＳ／２が第２の回路ステージに供給されている。従って、第２の回路ステージ内の低抵抗状態のＭＴＪ素子７１にはＶＢＩＡＳ／２が印加されることで、所望のバイアス電位ＶＢＩＡＳＲＥＦが生成できる。

このように、図６の場合、高抵抗状態に設定されたＭＴＪ素子６１には読み出し対象セルのビット線バイアス電圧ＶＢＩＡＳと同一の電圧のみが印加されるため、第１の実施形態と同様の効果を得ることができる。

また、図７の場合、ＶＢＩＡＳ／２の電位は入力インピーダンスが高いオペアンプＯＰ４の反転入力端子（−）に接続しているため、第２の実施形態と同じ構成を持つことが可能となり、第２の実施形態と同様の効果を得ることができる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

ＭｇＯ膜を用いたＭＴＪ素子の抵抗値のバイアス依存性を測定した一例を示す図。 高抵抗状態のＭＴＪ素子のバイアス依存性による抵抗変化率とセンス信号の劣化率を計算した結果を示す図。 本発明の第１の実施形態における参照セル用の基準電圧発生回路を適応したＭＲＡＭの読み出し系に関する回路の一例を示す回路図。 本発明の第１の実施形態に係る磁気ランダムアクセスメモリの参照セル用の基準電圧発生回路を示す回路図。 本発明の第２の実施形態に係る磁気ランダムアクセスメモリの参照セル用の基準電圧発生回路を示す回路図。 本発明の第３の実施形態に係る磁気ランダムアクセスメモリの参照セル用の基準電圧発生回路を示す回路図。 本発明の第３の実施形態に係る磁気ランダムアクセスメモリの他の参照セル用の基準電圧発生回路を示す回路図。

符号の説明

１０ｍ、１０ｒ、６１、７１、８１、８２…ＭＴＪ素子、２０…カラムゲート回路、３０…ビット線バイアス回路、４０…カレントコンベアー、５０…基準電圧発生回路、６０…基準電流発生回路、７０…電流−電圧変換回路、８０…電圧発生回路、ＭＣＡ…メモリセルアレイ、ＭＣ…メモリセル、ＲＣＡ…参照セルアレイ、ＲＣ…参照セル、Ｔｒｍ、Ｔｒｒ、Ｔｒ１〜１０…ＭＯＳトランジスタ、ＢＬ…ビット線、ＢＬＲＥＦ…参照ビット線、ＷＬｎ…ワード線、ＣＳＬ…カラム選択信号線、ＯＰ１〜５…オペアンプ、ｎ１〜１３…ノード。

Claims (5)

1. 高抵抗状態と低抵抗状態とに変化する第１の磁気抵抗変化素子を有するメモリセルと、
   前記低抵抗状態に設定された第２の磁気抵抗効果素子を有する参照セルと、
   前記メモリセルに接続され、読み出し動作時に第１のバイアス電位に設定される第１のビット線と、
   前記参照セルに接続され、前記読み出し動作時に前記第１のバイアス電位と異なる第２のバイアス電位に設定される第２のビット線と、
   前記高抵抗状態に設定された第３の磁気抵抗効果素子を有する基準電流発生回路と前記低抵抗状態に設定された第４の磁気抵抗効果素子を有する電流−電圧発生回路とを備え、前記基準電流発生回路は前記第３の磁気抵抗効果素子に前記第１のバイアス電位を印加することで第１の電流を発生し、前記電流−電圧発生回路は前記第４の磁気抵抗効果素子に前記第１の電流と異なる第２の電流を流すことで前記第２のバイアス電位を発生する基準電圧発生回路と
   を具備することを特徴とする磁気ランダムアクセスメモリ。
2. 前記基準電流発生回路と前記電流−電圧変換回路とは、互いにカレントミラー接続されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
3. 前記基準電流発生回路と前記電流−電圧変換回路との前記カレントミラー接続のミラー比は、２：１であることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
4. 前記基準電流発生回路は、前記第３の磁気抵抗効果素子の一端に電流経路の一端が接続された第１のトランジスタと第１のオペアンプとを有し、
   前記電流−電圧変換回路は、前記第４の磁気抵抗効果素子の一端に電流経路の一端が接続された第２のトランジスタと前記第４の磁気抵抗効果素子の他端に電流経路の一端が接続された第３のトランジスタと第２のオペアンプとを有し、
   前記第１及び第２のトランジスタのゲートは、互いに接続され、
   前記第１のトランジスタの前記電流経路の一端と前記第３の磁気抵抗効果素子の前記一端との接続点は、前記第１のオペアンプの反転入力端子に接続され、
   前記第１のオペアンプの出力端子は、前記第１及び第２のトランジスタの前記ゲートの接続点に接続され、
   前記第３のトランジスタの電流経路の前記一端と前記第４の磁気抵抗効果素子の前記他端との接続点は、前記第２のオペアンプの正入力端子に接続され、
   前記第２のオペアンプの出力端子は、前記第３のトランジスタのゲートに接続され、
   前記第１のバイアス電位は、前記第１のオペアンプの正入力端子に供給され、
   前記第１のバイアス電位の１／２の電位は、前記第２のオペアンプの反転入力端子に供給され、
   前記第２のバイアス電位は、前記第２のトランジスタの前記電流経路の一端と前記第４の磁気抵抗効果素子の前記一端との接続点から発生されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
5. 前記基準電圧発生回路は、前記第１のバイアス電位を基に前記第１のバイアス電位の１／２の電位を生成する電圧発生回路をさらに備え、
   前記基準電流発生回路は、前記第３の磁気抵抗効果素子の一端に電流経路の一端が接続された第１のトランジスタと第１のオペアンプとを有し、
   前記電流−電圧変換回路は、前記第４の磁気抵抗効果素子の一端に電流経路の一端が接続された第２のトランジスタを有し、
   前記電圧発生回路は、偶数個の第５の磁気抵抗効果素子と第３のトランジスタと第２のオペアンプとを有し、
   前記第１及び第２のトランジスタのゲートは、互いに接続され、
   前記第１のトランジスタの前記電流経路の一端と前記第３の磁気抵抗効果素子の前記一端との接続点は、前記第１のオペアンプの反転入力端子に接続され、
   前記第１のオペアンプの出力端子は、前記第１及び第２のトランジスタの前記ゲートの接続点に接続され、
   前記偶数個の第５の磁気抵抗効果素子の全ては、前記低抵抗状態又は前記高抵抗状態のいずれか一方に設定され、
   前記偶数個の第５の磁気抵抗効果素子は、互いに直列接続された素子群を形成し、
   前記素子群の一端は、前記第３のトランジスタの電流経路の一端に接続され、
   前記素子群と前記第３のトランジスタの前記電流経路の一端との接続点は、前記第２のオペアンプの反転入力端子に接続され、
   前記第２のオペアンプの出力端子は、前記第３のトランジスタのゲートに接続され、
   前記第１のバイアス電位は、前記第１及び第２のオペアンプの正入力端子に供給され、
   前記第１のバイアス電位の１／２の電位は、前記素子群内の接続点の中点から発生され、かつ、前記第４の磁気抵抗効果素子の他端に供給され、
   前記第２のバイアス電位は、前記第２のトランジスタの前記電流経路の一端と前記第４の磁気抵抗効果素子の前記一端との接続点から発生される
   ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。

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