JPH1139858A

JPH1139858A - 半導体記憶装置

Info

Publication number: JPH1139858A
Application number: JP9191380A
Authority: JP
Inventors: Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-07-16
Filing date: 1997-07-16
Publication date: 1999-02-12
Anticipated expiration: 2017-07-16
Also published as: JP3450657B2

Abstract

(57)【要約】【課題】トランジスタや配線部のバラツキ等によるＩ
Ｒ drop の変動を無くすることができ、セルの読み出し
信号が小さくても安定動作が可能で、かつ電源変動の影
響が小さく高速動作を可能とする。【解決手段】ビット線とワード線の交差部に配設さ
れ、ＧＭＲセルをビット線方向に複数個直列接続してメ
モリ用サブセルブロックを構成し、サブセルブロックの
複数個とダミーセルとして用いるダミー用サブセルブロ
ックをビット線方向に直列接続してセルブロックを構成
し、セルブロックをワード線方向に複数個配列してメモ
リセルアレイを構成したＧＭＲメモリであって、セルブ
ロックのビット線方向に電流を流し、メモリ用サブセル
ブロックの内でワード線により選択されたメモリセルを
含むサブセルブロックの両端のノードからデータを読出
し、ダミー用サブセルブロックの両端のノードからリフ
ァレンスデータを読出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に磁気スピンによる磁気抵抗の変化によって
データを記憶する半導体記憶装置に関する。

【０００２】

【従来の技術】今日、半導体メモリは、大型コンピュー
タの主記憶から、パーソナルコンピュータ，家電製品，
携帯電話等、至る所で利用されている。半導体メモリの
種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ），
ＳＲＡＭ（Ｓtatic ＲＡＭ）、不揮発性のＭＲＯＭ（Ｍ
ask ＲＯＭ），Flash ＥＥＰＲＯＭ（Electricaly Eras
able Promgramable ＲＯＭ）等が市場に出まわってい
る。特に、ＤＲＡＭは揮発性メモリであるにも拘らず、
その低コスト性（ＳＲＡＭに比べてセル面積が１／
４）、高速性（ＥＥＰＲＯＭに比べて）の点で優れてお
り、市場の殆どを占めているのが現状である。

【０００３】ところで、書き換え可能で不揮発性のＥＥ
ＰＲＯＭは、書き換え回数（Ｗ／Ｅ回数）が１０の６乗
程度しかなく、書き込む時間がマイクロ秒程度かかり、
さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する
必要がある等の欠点があるため、ＤＲＡＭ程には市場が
ひらけていない。

【０００４】これに対して、強誘電体キャパシタ（Ferr
oelectric Capacitor)を用いた不揮発性半導体メモリで
あるＦＲＡＭ（Ferroelectric ＲＡＭ）は、１９８０年
に提案されて以来、書き換え回数が１０の１２乗、読み
出し／書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等
の長所があるため、各メーカが競って開発を行ってい
る。しかしながら、書き換え回数が１０の１２乗では、
１００ｎｓサイクルタイムで、（１００ｎｓ×１０の１
２乗）／（６０×６０×２４秒）＝１．１５日であり、
書き換え回数が１０の１５乗以上でないと１０年以上連
続動作ができず、ＤＲＡＭ等のようなメインメモリとし
ての利用ができないの現状である。

【０００５】これに対して、近年、ＧＭＲ（Ginat Magn
eto Resistance）等の磁気抵抗効果を利用した不揮発性
半導体メモリの開発がなされている（文献(1):J.L.Brow
n etal,IEEE Trans. of Components Packaging, and Ma
nufacturing Technology-PART A,Vol.17,No.3,Sep.,199
4、文献(2): Y.Irie et al.,Japanese Journal of Appl
ied Physics Letter, Vol.34,pp.L415-417,1995、文献
(3): D.D.Tang et al.,IEEE InterMAG'95,AP03,1995
等）。このＧＭＲメモリは、非破壊読み出し，高速動
作，高放射線耐圧性等の長所に加え、書き換え回数が１
０の１５乗以上と高いため、ＤＲＡＭマーケット、更に
は全半導体メモリ，ハードディスク（ＨＤ）等をそのま
ま置き換える可能性がある。

【０００６】図３１（ａ）に従来のＧＭＲメモリのセル
部の平面図を、（ｂ）に（ａ）のＢ−Ｂ’断面図を示
す。図３１（ａ）（ｂ）に示すように、ＧＭＲ膜１はビ
ット線２，３に直列接続され、ワード線４はＧＭＲ膜１
の上層にビット線２，３と交差するように形成されてい
る。ＧＭＲ膜１には、金属人工格子やナノグラニュラー
合金、更には図３２（ａ）に示すような、薄い強磁性層
１１，非磁性導体層１２，強磁性層１３のサンドイッチ
層で形成される交換結合型ＧＭＲ膜等がある。その他に
も、トンネル型ＧＭＲや酸化物磁性体のＧＭＲ、更には
ＣＭＲ（Ｃolossal ＭＲ）等も提案されている。

【０００７】次に、ＧＭＲメモリの動作を図３２（ａ）
に示す交換結合型ＧＭＲ膜を用いて説明する。非磁性導
体層１２の両側の強磁性層１１，１３のスピン（ｓｐｉ
ｎ）は、ゼロ磁界では、交換相互作用で互いに逆方向の
スピンを持ち、図３２（ｂ）に示すようなワード線、及
び図３２（ｃ）に示すようなビット線に流れる電流によ
り発生する磁界（Ｈ）の合成磁界方向にスピン方向が変
化する。そして、両側のスピン方向が反対方向の時は電
気抵抗が高く、両側のスピン方向が同一方向の時は電気
抵抗が低くなる。

【０００８】つまり、両側のスピンの相対方向のみで抵
抗は決まり、両側のスピンの絶対方向には抵抗は依存し
ない（等方性）。ＧＭＲメモリとしては、この抵抗差を
利用して書き込み情報を読み出す。即ち、ビット線に電
流を流した時に発生する電位差をセンスアンプ回路で増
幅して、“０”，“１”情報を読み出す。

【０００９】図３２（ｂ）にはワード線に、図３２
（ｃ）にはビット線に電流を流した場合の磁界方向を示
している。丸に点は手前側に電流を流した場合を示し、
丸に×印は奥側に電流を流した場合を示す。アンぺアの
右ねじの法則により、ワード線電流はビット線方向に磁
界を発生し、両側の強磁性層とも同一の方向に磁界を発
生させる。ビット線電流はワード線方向に磁界を発生
し、両側の強磁性層に対して互いに逆方向に磁界（以後
回転磁界と呼ぶ）を発生させる。

【００１０】ＧＭＲメモリのセル構成としては、図３３
に示すような各種方式（ａ）（ｂ）（ｃ）等が提案され
ている。

【００１１】図３３（ａ）は交換結合型ＧＭＲ膜で、一
つのデータ記憶法として、低磁界では反対方向にスピン
を持ち、飽和磁界以上では同一方向のスピンを持ち、こ
れで“１”，“０”を記憶する。もう一つの記憶法とし
て、ワード線方向に反対方向のスピンを持たせ、これを
“０”データとし、ワード線に大きな電流を流し、ビッ
ト線方向に両方のスピンを向け、さらに反対方向を向い
ているスピン方向と逆方向になる方向に回転磁界を発生
するようにビット線に電流を流し、反対方向ではある
が、絶対方向が逆のスピン方向に上下強磁性層のスピン
を反転させ、これを“１”データとして記憶する。単に
回転磁界だけではスピンは反転せず、ワード線電流によ
る磁界との合成磁界が反転に必要なエネルギーを越えた
場合に反転する。

【００１２】読み出し法であるが、まず前記ワード線方
向と逆方向に書き込み時より小さな電流を流し、両方の
スピンの方向を同一ビット線方向に向ける。次に、
“１”データを書き込んだ場合と同じ回転磁界を発生さ
せる方向にビット線電流を流す。このとき、“１”デー
タであれば、スピン方向と回転磁界が同じ方向であるた
め、ワード線電流に拘らずスピンは反対方向でワード線
方向に向き、結果としてビット線の抵抗は高抵抗とな
る。“０”データであれば、スピン方向と回転磁界が異
なる方向であるため、ワード線電流による両方のスピン
の方向が同一ビット方向に向く力が強まる（ワード線電
流が小さいため、反転はしない）。結果として、ビット
線の抵抗は低抵抗となる。なお、この詳細は前記文献
(1) に記載されている。

【００１３】図３３（ｂ）（ｃ）は非結合型（スピンバ
ルブ型）で、導体層の上下の磁性層が言わば独立に動作
する。図３３（ｂ）において、（半）硬質磁性層のスピ
ン方向が反転する磁界は高く、軟磁性層のスピン方向が
反転する磁界は低い。よって、図３３（ｂ）中、例えば
手前向きに大きなワード線電流を流すと、（半）硬質磁
性層は“０”データを記憶し、奥向きに大きなワード線
電流を流すと、（半）硬質磁性層は“１”データを記憶
する（前記文献(2) ）。

【００１４】読み出し時は、例えば“０”データの場
合、奥向きに小さいワード線電流を流すと、軟磁性層は
左スピンとなり、上下逆スピンとなり抵抗は高く、
“１”データの場合、上下同じスピンとなり抵抗は低
い。磁界の強弱は、ワード線とビット線の合成磁界でも
よいし、前記ワード線と垂直方向に第２のワード線を設
け、選択した前記ワード線と第２のワード線が交差した
部分のセルをこの合成磁界で発生させても良い。

【００１５】図３３（ｃ）においては、反磁性層により
導体層の上の軟磁性層は交換結合により強く結びつきス
ピンは固定で、導体層の下の軟磁性層のみ磁界でスピン
が反転し、データを記憶する（前記文献(3) ）。

【００１６】しかしながら、この種のＧＭＲメモリは未
だ実用化されていない。これは、次のような大きな問題
点が存在するためである。

【００１７】図３４は、従来のＧＭＲメモリの構成の等
価回路図を示す。ここでは、簡略化のため、抵抗の記号
に斜線を入れたものを１つのメモリセルとしている。ビ
ット線の抵抗が磁気抵抗効果で変化するため、このよう
な記号をとる。ワード線は省略している。これは、図３
３のセルが適用できる。１個のセルの上層下層の磁性層
のスピンが逆の場合のビット線の抵抗をＲ、同じ向きに
なった場合の抵抗を（Ｒ−△Ｒ）としている。図３４に
おいては、セルを複数個直列接続して、一端（Ｖｓ）を
接地し、他端をブロック選択トランジスタ（Ｑ１）を介
して、センスアンプ回路と一定電流発生回路に接続して
いる。なお、この詳細も前記文献(1) に記載されてい
る。

【００１８】この構成において、例えば読み出し動作と
して、“１”データ読み出し時は、選択セルの抵抗及び
その他の非選択セルの抵抗がＲであり、“０”データ読
み出し時は、選択セルの抵抗は（Ｒ−△Ｒ）で、その他
の非選択セルの抵抗がＲである。この結果、一定電流発
生回路からＶint ，Ｖｓと流れる電流をＩとすると、
“１”データと“０”データでのセンスアンプへの入力
電位（Ｖint ）の半分、即ちセルの読み出し信号量（Ｖ
out ）は理論上△Ｒ×Ｉとなる。但し、現状のＧＭＲで
はこの抵抗変化率△Ｒ／Ｒ値が５％から３０％と低く。
Ｖout も５ｍＶから１０ｍＶと低い。このように読み出
し信号が小さいために、従来ＧＭＲセル構成において
は、次のような問題点があった。

【００１９】ビット線に流れる電流Ｉのために、ブロッ
ク選択トランジスタのＯＮ抵抗（ｒ）により、ブロック
選択トランジスタ部にＩＲ drop が発生する。例えば、
直列セル数＝１６，Ｒ＝１００Ω，△Ｒ＝１０Ω，ｒ＝
６２５Ω，Ｖint ＝２Ｖでは、Ｉ＝２Ｖ／（１００×１
６＋６２５）Ω＝０．８９ｍＡで、出力Ｖout ＝±４．
５ｍＶとなる。これに対して、ブロック選択トランジス
タのソースドレイン間にはＩ×ｒ＝０．５５Ｖの電位が
かかり、このトランジスタの電流バラツキが±１０％と
すると±５５ｍＶも出力電位が変動し、ノイズ／信号比
が１０００％にもなってしまう。さらに、セルブロック
と一定電流発生回路間の配線抵抗ｒ’のＩＲ drop も加
えると、１セルブロックの動作は可能であるが、大容量
のメモリとしては実際上、動作が困難となる。

【００２０】これに対して、前記文献(1) のようなＧＭ
Ｒメモリにおいては、セルデータを２度読みして、この
ノイズをキャンセルしようとしている。例えば、センス
アンプ側で、選択セルの抵抗がＲのままでのＶout と、
選択セルの抵抗が（Ｒ−△Ｒ）の場合のＶout の両方を
読み差分を見る等の工夫をしている。しかしながら、こ
の２度読み方式は、センス動作が極めて遅くなる問題点
もさることながら、電源の変動に対して致命的である。
即ち、１回目の読み出し時と２回目の読み出し時でＶin
t の値が１００ｍＶ変動すれば、それだけで誤動作して
しまう。

【００２１】

【発明が解決しようとする課題】このように、従来のＧ
ＭＲメモリ等の磁気抵抗効果を利用する半導体記憶装置
においては、非破壊読み出し，高速動作，高放射線耐圧
性等の長所に加え、書き換え回数１０の１５乗以上と１
０年連続動作が可能で、ＤＲＡＭマーケット及び全半導
体メモリ，ハードディスク（ＨＤ）等をそのまま置き換
える可能性がある反面、小さな読み出し信号量に対し
て、ブロック選択トランジスタ等のトランジスタ部での
ＩＲ drop のバラツキや配線系のＩＲ drop 等が大き
く、大容量メモリとして動作が困難であった。また、デ
ータを２度読みする方式では、動作が遅い問題があり、
さらに電源電圧の変動に対して致命的な欠点を持ってい
た。

【００２２】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、抵抗変化によって情報
を記憶するメモリにおいて、トランジスタや配線部のバ
ラツキ等によるＩＲ drop の変動を低減或いは理論上無
くすることができ、セルの読み出し信号が小さくても安
定動作が可能で、かつ電源変動の影響が小さく高速動作
が可能な半導体記憶装置を提供することにある。

【００２３】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。

【００２４】即ち、本発明（請求項１）は、ビット線と
ワード線の交差部に配設され、抵抗変化によってデータ
を記憶するメモリセルの１個から、又は該メモリセルを
ビット線方向に複数個直列接続してサブセルブロックを
構成し、該サブセルブロックをビット線方向に複数個直
列接続してセルブロックを構成し、該セルブロックをワ
ード線方向に複数個配列してメモリセルアレイを構成し
た半導体記憶装置であって、前記セルブロックのビット
線方向に電流を流す手段と、前記サブセルブロックの内
で前記ワード線により選択されたメモリセルを含むサブ
セルブロックの両端のノードからデータを読み出す手段
とを具備してなることを特徴とする。

【００２５】また、本発明（請求項２）は、ビット線と
ワード線の交差部に配設され、抵抗変化によってデータ
を記憶するメモリセルの１個から、又は該メモリセルを
ビット線方向に複数個直列接続してメモリ用サブセルブ
ロックを構成し、該サブセルブロックの複数個とダミー
セルとして用いるダミー用サブセルブロックをビット線
方向に直列接続してセルブロックを構成し、該セルブロ
ックをワード線方向に複数個配列してメモリセルアレイ
を構成した半導体記憶装置であって、前記セルブロック
のビット線方向に電流を流す手段と、前記メモリ用サブ
セルブロックの内で前記ワード線により選択されたメモ
リセルを含むサブセルブロックの両端のノードからデー
タを読み出す手段と、前記ダミー用サブセルブロックの
両端のノードからリファレンスデータを読み出す手段と
を具備してなることを特徴とする。

【００２６】また、本発明（請求項３）は、ビット線と
ワード線の交差部に配設され、抵抗変化によってデータ
を記憶するメモリセルの１個から、又は該メモリセルを
ビット線方向に複数個直列接続してメモリ用サブセルブ
ロックを構成し、該サブセルブロックをビット線方向に
複数個直列接続してメモリ用セルブロックを構成し、ダ
ミーセルとして用いるダミー用サブセルブロックをビッ
ト線方向に複数個直列接続してダミー用セルブロックを
構成し、前記メモリ用セルブロックの複数個と前記ダミ
ー用セルブロックをワード線方向に配列してメモリセル
アレイを構成した半導体記憶装置であって、前記メモリ
用セルブロック及びダミー用セルブロックのビット線方
向に電流を流す手段と、前記メモリ用サブセルブロック
の内で前記ワード線により選択されたメモリセルを含む
サブセルブロックの両端のノードからデータを読み出す
手段と、前記ダミー用セルブロック内の前記選択された
メモリセルに対応するダミー用サブセルブロックの両端
のノードからリファレンスデータを読み出す手段とを具
備してなることを特徴とする。

【００２７】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) セルブロックの一端は、セルブロック選択トランジ
スタを介して電源端に接続されること。 (2) セルブロックの一端はセルブロック選択トランジス
タ介して電源端に接続され、他端はセルブロック選択ト
ランジスタ介して接地端に接続されること。

【００２８】(3) サブセルブロックの両端ノードは、サ
ブセルブロック選択トランジスタを介してセンスアンプ
に接続されること。 (3) 選択されたメモリセルのデータは、メモリ用サブセ
ルブロックの両端のノードの電位差と、ダミー用サブセ
ルブロックの両端のノードの電位差との差から読み出さ
れること。 (4) ダミー用サブセルブロックの抵抗値は、メモリ用サ
ブセルブロック内の選択されたメモリセルのデータが
“０”のときの該サブセルブロックの抵抗値と、選択さ
れたメモリセルのデータが“１”のときの該サブセルブ
ロックの抵抗値との中間の値に設定されていること。

【００２９】(5) メモリセルは、ＧＭＲ（Giant Magnet
o Resistance）膜からなるものであること。 (6) ＧＭＲ膜は、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性
導体層の両側にＣｏ，Ｎｉ，Ｆｅ等及びこれらの合金の
強磁性層を接続させた交換結合型のものであること。

【００３０】(7) ＧＭＲ膜は、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ
等の非強磁性導体層の片側に、ＣｏＰｔ等の（半）硬質
磁性層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を
接続したスピンバルブ型もの、或いはＣｕ，Ａｕ，Ａ
ｇ，Ｃｒ等の非強磁性導体層の片側に、ＮｉＦｅ，Ｎｉ
ＦｅＣｏ等の軟磁性層とＦｅＭｎ等の反強磁性層、他側
にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続したスピ
ンバルブ型ものであること。

【００３１】(8) メモリセルは、トンネル型ＧＭＲから
なり、Ａｌ₂Ｏ₂等の非強磁性絶縁層の両側に、Ｆｅ等
の強磁性層を接続したもの、或いはＣＭＲ（Colossal M
agneto Resistance ）膜からなり、Ｐｒ，Ｓｒ，Ｍｎ，
Ｏ等を含む膜であること。

【００３２】また、本発明（請求項８）は、第１のワー
ド線により選択され抵抗変化によってデータを記憶する
磁気抵抗効果素子と第２のワード線により選択されるセ
ルトランジスタとを並列接続してメモリセルを構成し、
該メモリセルをビット線方向に複数個直列接続してセル
ブロックを構成し、該セルブロックをワード線方向に複
数個配列してメモリセルアレイを構成し、前記セルブロ
ックを少なくとも１個のブロック選択トランジスタを介
してビット線にそれぞれ接続してなることを特徴とす
る。

【００３３】なお、本発明における抵抗変化によってデ
ータを記憶するメモリセルは、ＧＭＲ膜等の磁気抵抗効
果膜の他に、例えばボロメータ（bolpmeter ）型の赤外
線センサ等の抵抗変化によりデータを記憶する素子のい
ずれにも適用可能である。

【００３４】（作用）本発明（請求項１〜７）によれ
ば、第１にサブセルブロックの両端から引き出されるデ
ータ線側をハイインピーダンスなセンスアンプに接続に
することによって、データ線にＤＣ電流が流れず、デー
タ線の寄生抵抗によるＩＲ drop や、データ線とサブセ
ルブロックの両端のノード間に挿入された、サブセルブ
ロック選択トランジスタ等のＯＮ抵抗により引起こされ
るＩＲ drop は無くなる。このため、サブセルブロック
の両端の電位がそのままセンスアンプに伝わり、ノイズ
の影響なしにデータの読み出しが可能となる。

【００３５】第２に、セルデータを１回で読んだとして
も、セルブロックのビット線端に接続されたセルブロッ
ク選択トランジスタのＯＮ抵抗のバラツキによるＩＲ d
ropのバラツキや、電源とビット線間の配線抵抗のバラ
ツキによるＩＲ drop のバラツキによる、電位のずれに
よるノイズＶnoise は、ｍ個のサブセルブロックで分割
され、１個のサブセルブロックの両端で見るとＶnoise
／ｍに低減される。

【００３６】セルデータを１回で読むと電源電圧の変動
ノイズは無く、仮に複数回で読んだとしても、電源電圧
変動ノイズも１／ｍに低減される。

【００３７】また、ダミー用サブセルブロックもビット
線に直列接続すれば、上記の１個のサブセルブロックに
流れる電流が上記バラツキ等で変化してＶnoise ／ｍの
ノイズを受けたとしても、ダミー用サブセルブロックに
も同じ電流が流れるため、同じＶnoise ／ｍのノイズを
受けるため、センスアンプで２つの差分を取れば、理論
上は上記Ｖnoise ／ｍノイズを無くすることができる。

【００３８】また、本発明（請求項８）によれば、卜ン
ネル型ＧＭＲセル等、の磁気抵抗効果の抵抗自身が非常
に大きく、１トランジスタ／１ＧＭＲ素子で１セルを構
成する場合、ＧＭＲ素子とトランジスタを並列接続し、
これを直列接続することにより、セルサイズがＤＲＡＭ
のように、８Ｆ²サイズ以下にしにくい問題点を解決し
て、平面トランジスタでランダムアクセスができる４Ｆ
²サイズのＧＭＲセルを実現できる。

【００３９】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。

【００４０】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる半導体記憶装置を示す回路構成図で
ある。これは、磁気抵抗効果により、“１”，“０”デ
ータを記憶するＧＭＲメモリのセルアレイ部の１つのセ
ルブロックである。磁気抵抗効果素子としては、後述す
るように、ビット線とその上層に形成されたワード線の
交差部分のビット線側に、強磁性層／非磁性導体層／強
磁性層等で形成された、磁気抵抗効果のあるＧＭＲ（Gi
ant Magneto Resistance）膜等を形成したものが用いら
れる。

【００４１】図１では、簡略化のため、抵抗の記号に斜
線を入れたものを１つのメモリセルとしている。ビット
線の抵抗が磁気抵抗効果で変化するため、このような記
号をとる。ワード線は省略している。１個のセルの上層
下層の磁性層のスピンが逆の場合のビット線の抵抗を
Ｒ、同じ向きになった場合の抵抗を（Ｒ−△Ｒ）として
いる。

【００４２】図１においては、メモリセルを４個直列接
続してメモリ用サブセルブロックを構成し、同様に、ダ
ミーセルを４個直列接続してダミー用サブセルブロック
を構成している。そして、ｎ個のメモリ用サブセルブロ
ックと１個のダミー用サブセルブロックを直列接続した
ものに、さらにブロック選択トランジスタ（Ｑ１）を直
列接続して、セルブロックを構成している。そして、直
列接続されたセルブロックの両端のＶint ，Ｖｓに電圧
を印加して、ビット線に電流を流すようにしている。な
お、図には示さないが、セルブロックをワード線方向に
複数個配列してメモリセルアレイを構成している。

【００４３】このような構成において、一端（Ｖｓ）を
接地し、他端にＶｃｃ電位を印加し、ブロック選択トラ
ンジスタ（Ｑ１）をＯＮして、ビット線に電流を流す。
データの読み出しは、データ線を介して行われる。即
ち、メモリ用サブセルブロックの両端のノードから、ト
ランジスタＱ３〜Ｑ７を介して、データ線（ＤＬ０〜Ｄ
Ｌｎ）にデータが読み出される。同様に、ダミーセルの
リファレンスデータは、ダミー用サブセルブロックの両
端のノードから、トランジスタＱ１，Ｑ２を介してダミ
ーデータ線（ＤＤＬ０，ＤＤＬ１）に読み出される。こ
のとき、ＤＤＬ１とＤＬ０は共有化されている。

【００４４】ここで、例えば読み出し動作として、
“１”データ読み出し時は、選択セルの抵抗及びその他
の非選択セルの抵抗がＲであり、“０”データ読み出し
時は、選択セルの抵抗は（Ｒ−△Ｒ）で、その他の非選
択セルの抵抗がＲである。ダミー用サブセルブロックに
おいては、４個のセルの内１個のセルの抵抗を“１”デ
ータと“０”データの半分の（Ｒ−△Ｒ／２）に設定し
ておき、残り３つのセルをＲに設定しておく。

【００４５】また、別の方法として、４個のダミーセル
全部を（Ｒ−△Ｒ／８）にしておいても良い。さらに、
ダミー用サブセルブロックは全体で４Ｒ−ΔＲ／２の抵
抗であればよいので、必ずしも４個のダミーセルを用い
る必要はなく、１個の抵抗で代用することも可能であ
る。

【００４６】こうすることにより、Ｖint ，Ｖｓ間に電
圧を印加しビット線に流れる電流をＩとすると、選択セ
ルを含むメモリ用サブセルブロックの両端に接続される
データ線の電位差（ＤＬ２−ＤＬ１）は、“１”データ
時は４ＲＩ、“０”データ時は（４Ｒ−△Ｒ）Ｉとな
る。また、ダミーデータ線の電位差（ＤＤＬ１−ＤＤＬ
０）は、（４Ｒ−△Ｒ／２）Ｉとなる。よって、センス
アンプ側で、データ線間の電位差とダミーデータ線間の
電位差の差、即ち読み出し信号Ｖout ＝｛（ＤＬ２−Ｄ
Ｌ１）−（ＤＤＬ１−ＤＤＬ０）｝は、“１”データ時
には＋△ＲＩ／２、“０”データ時には−△ＲＩ／２と
なり、この結果を増幅すれば、“１”，“０”データが
読み出される。

【００４７】現状のＧＭＲメモリのセルではこの抵抗の
変化率△Ｒ／Ｒ値が５％から３０％と低く、Voutも±５
ｍＶから±１０ｍＶと低い。このような読み出し信号が
小さい場合、セルアレイ内に大きなノイズが発生する
と、データが正確に読み出されない。

【００４８】ノイズ源として、ビット線に流れる電流Ｉ
のために、ブロック選択トランジスタのＯＮ抵抗（ｒ）
により、ブロック選択トランジスタ部にＩＲ drop が発
生したとする。例えば、直列セル数＝１６，直列ダミー
セル数＝４，Ｒ＝１００Ω，△Ｒ＝１０Ω，ｒ＝６２５
Ω，Ｖｉｎｔ＝２Ｖでは、Ｉ＝２Ｖ／（１００×２０＋
６２５）Ω＝０．７６ｍＡで、出力信号Ｖout ＝Ｉ×△
Ｒ／２＝±３．８ｍＶとなる。これに対して、ブロック
選択トランジスタのソースドレイン間にはＩ×ｒ＝０．
４８Ｖの電位がかかり、このトランジスタのＯＮ抵抗バ
ラツキが±１０％とすると、±４８ｍＶもブロック選択
トランジスタのソース・ドレイン間の電圧が変化してし
まう。

【００４９】これに対し本実施形態においては、このノ
イズは理論上は完全にキャンセルされる。第１に、サブ
セルブロックの両端から引き出されるデータ線（ＤＬ０
〜ＤＬｎ，ＤＤＬ０〜ＤＤＬ１）側をハイインピーダン
スなセンスアンプに接続にすることにより、データ線に
ＤＣ電流が流れず、データ線の寄生抵抗（ｒ”）による
ＩＲ drop や、データ線とサブセルブロックの両端のノ
ード間に挿入された、サブセルブロック選択トランジス
タ（Ｑ２〜Ｑ７）のＯＮ抵抗により引起こされるＩＲ d
rop は無くなり、サブセルブロックの両端の電位がその
ままセンスアンプに伝わりノイズが無くなる。

【００５０】第２に、セルデータを１回で読んだとして
も、セルブロックのビット線端に接続されたセルブロッ
ク選択トランジスタの上記±４８ｍＶものＯＮ抵抗のバ
ラツキによるＩＲ drop のバラツキノイズＶnoise は、
ｎ個のサブセルブロックで分割され、１個のサブセルブ
ロックの両端で見ると、Ｖnoise ／ｎに低減される。更
に、ダミー用サブセルブロックもビット線に直列接続さ
れているため、上記の１個のサブセルブロックに流れる
電流が上記バラツキ等で変化してＶnoise ／ｎのノイズ
を受けたとしても、ダミー用サブセルブロックにも同じ
電流Ｉが流れ、同じＶnoise ／ｎのノイズを受ける。こ
のため、センスアンプ側でデータ線間の電位差とダミー
データ線間の電位差の差、即ち読み出し信号Ｖout ＝
｛（ＤＬ２−ＤＬ１）−（ＤＤＬ１−ＤＤＬ０）｝を取
ると、２つのＶnoise ／ｎの差分が取られ、理論上、上
記Ｖnoise ／ｎノイズも無くすることができる。

【００５１】同様に、従来ＧＭＲメモリで問題であっ
た、電源とビット線間の配線の寄生抵抗のバラツキによ
るＩＲ drop のバラツキによる、電位のずれも本実施形
態によればキャンセルできる。本実施形態は、セルデー
タを１回で読むため電源電圧の変動ノイズは無く、たと
え複数回で読んだとしても電源電圧変動によるＶint の
変動によるノイズもキャンセルでき、理論上、ノイズ無
くすることができる。

【００５２】なお、本実施形態では省略したが、当然の
ことながら、ワード線とビット線の合成磁界を利用し
て、データの読み書きを行うことができるし、ワード線
と垂直なカラム線とワード線の合成磁界でデータの読み
書きを行っても良い。

【００５３】（第２の実施形態）図２は、本発明の第２
の実施形態に係わるＧＭＲメモリのセル構造の例を示す
図である。このメモリセルは、本発明の全てのセルブロ
ックに適用できるものである。（ａ）は断面図を示し、
（ｂ）は平面図を示している。

【００５４】本実施形態は、磁気抵抗効果膜として、Ｇ
ＭＲ（Giant Magneto Resistance）膜で、Ｃｕ，Ａｕ，
Ａｇ，Ｃｒ等の非強磁性導体層の両側にＣｏ，Ｎｉ，Ｆ
ｅ等及びこれらの合金の強磁性層を接続させた交換結合
型のものである。

【００５５】これに限らず、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等
の非強磁性導体層の片側にＣｏＰｔ等の（半）硬質磁性
層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続
したスピンバルブ型ものでもよい。さらに、Ｃｕ，Ａ
ｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側にＮｉＦｅ，
ＮｉＦｅＣｏ等の軟磁性層とＦｅＭｎ等の反強磁性層、
他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続した
スピンバルブ型ものであってもよい。

【００５６】（第３の実施形態）図３は、本発明の第３
の実施形態に係わるＧＭＲメモリのセル構造の例を示す
図である。このメモリセルは、本発明の全てのセルブロ
ックに適用できるものである。（ａ）は断面図を示し、
（ｂ）は平面図を示し、（ｃ）は断面図を示している。

【００５７】本実施形態は、トンネル型ＧＭＲで、Ａｌ
₂Ｏ₂等の非強磁性絶縁層の両側にＣｏ，Ｆｅ，Ｎｉ等
の強磁性層を接続したものである。ワード線ＷＬはトン
ネル型ＧＭＲの下層に形成しても良いし、ＷＬ以外に、
ＷＬと垂直にカラム線を設けて、これらの合成磁界で読
み書きしても良い。その他、ＣＭＲ（Colossal Magneto
Resistance）膜で、Ｐｒ，Ｓｒ，Ｍｎ，Ｏ等を含む膜で
あるメモリセル等が適用できる。

【００５８】（第４の実施形態）図４は、本発明の第４
の実施形態に係わる半導体記憶装置を示す回路構成図で
あり、ＧＭＲメモリのセルブロックを示している。図１
に示した第１の実施形態とは異なり、サブセルブロック
内の直列セル数を２にした場合を示し、効果は第１の実
施形態と同じである。

【００５９】また、第１の実施形態においては、データ
線間差（ＤＬk −ＤＬk-1 ）は４ＲＩとなるのに対し
て、本実施形態ではデータ線間差は２ＲＩとなり、（読
み出し信号）／（データ線間差）の値を大きくでき、セ
ンス動作上のマージンを大きくできる。

【００６０】（第５の実施形態）図５は、本発明の第５
の実施形態に係わる半導体記憶装置を示す回路構成図で
あり、ＧＭＲメモリのセルブロックを示している。図１
に示した第１の実施形態とは異なり、サブセルブロック
内の直列セル数を１にした場合を示し、効果は第１の実
施形態と同じである。

【００６１】また、第１の実施形態においては、データ
線間差（ＤＬk −ＤＬk-1 ）は４ＲＩとなるのに対し
て、本実施形態ではデータ線間差はＲＩとなり、（読み
出し信号）／（データ線間差）の値を更に大きくでき、
センス動作上のマージンが更に大きくなる。

【００６２】（第６の実施形態）図６は、本発明の第６
の実施形態に係わる半導体記憶装置を示す回路構成図で
あり、ＧＭＲメモリのセルブロックを示している。

【００６３】本実施形態においては、図１に示した第１
の実施形態とは異なり、ダミーデータ線ＤＤＬ１とデー
タ線ＤＬ０の共有を止め、各々を独立に設けている。こ
のような構成であっても第１の実施形態と同様の効果が
得られる。

【００６４】（第７の実施形態）図７は、本発明の第７
の実施形態に係わる半導体記憶装置を示す回路構成図で
あり、ＧＭＲメモリのセルブロックを示している。本実
施形態においては、図１に示した第１の実施形態とは異
なり、ダミー用サブセルブロックを、メモリ用サブセル
ブロックの端部ではなく中央部に配置している。

【００６５】このような構成であれば、第１の実施形態
と同様の効果が得られるのは勿論のこと、次のような効
果が得られる。即ち、データ線ＤＬに表れる電位とダミ
ーデータ線ＤＤＬに表れる電位との比較の際に、これら
のシフト量を少なくできるので、センスアンプ動作のＳ
ＥＴ信号動作時の寄生容量によるカップリングノイズを
半減できる。この点に関しては、後に詳しく説明する。

【００６６】（第８の実施形態）図８は本発明の第８の
実施形態に係わる半導体記憶装置を示す回路構成図であ
り、ＧＭＲメモリのセルブロックを示している。

【００６７】本実施形態は、図１に示した第１の実施形
態とは異なり、直列接続していたダミー用サブセルブロ
ックを取り除き、メモリセルのみからなるメモリ用セル
ブロックを構成している。なお、図には示さないが、メ
モリ用セルブロックとは別に、ダミーセルを複数個直列
接続したダミー用サブセルブロックを構成し、更にこれ
を複数個直列接続してダミー用セルブロックを形成して
いる。この場合、次のような効果が得られる。

【００６８】第１に、メモリ用サブセルブロックの両端
から引き出されるデータ線（ＤＬ０〜ＤＬｎ、ＤＤＬ０
〜ＤＤＬ１）側をハイインピーダンスなセンスアンプに
接続にすることにより、データ線にＤＣ電流が流れず、
データ線の寄生抵抗（ｒ”）によるＩＲ drop や、デー
タ線とサブセルブロックの両端のノード間に挿入され
た、サブセルブロック選択トランジスタ（Ｑ２〜Ｑ７）
のＯＮ抵抗により引起こされるＩＲ drop は無くなり、
メモリ用サブセルブロックの両端の電位がそのままセン
スアンプに伝わりノイズが無くなる。

【００６９】第２に、セルデータを１回で読んだとして
も、メモリ用セルブロックのビット線端に接続されたセ
ルブロック選択トランジスタの上記±４８ｍＶものＯＮ
抵抗のバラツキによるＩＲ drop のバラツキノイズＶno
ise は、ｎ個のメモリ用サブセルブロックで分割され、
１個のサブセルブロックの両端で見ると、Ｖnoise ／ｎ
に低減される。

【００７０】（第９の実施形態）図９は、本発明の第９
の実施形態に係わる半導体記憶装置を示す回路構成図で
あり、図８に示した第８の実施形態に適応できるＧＭＲ
メモリのセルアレイの構成を示す。

【００７１】メモリ用セルブロック側のデータ線に接続
されるセンスアンプ（ＡＭＰ）には、メモリ用セルブロ
ックのセルと同じ構成のダミー用セルブロック側のダミ
ーデータ線が接続されている。そして、ＡＭＰは、メモ
リ用セルブロック側のデータ線とダミー用セルブロック
側のダミーデータ線とを比較して、“１”，“０”デー
タを判断するようになっている。なお、ダミー用セルブ
ロックは図のように、ＡＭＰを挟んで反対側にあっても
良いし、同一側にあっても良い。

【００７２】（第１０の実施形態）図１０は、本発明の
第１０の実施形態に係わる半導体記憶装置を示す回路構
成図であり、ＧＭＲメモリのセルアレイの構成を示す。

【００７３】本実施形態では、図１、図４〜８のセルブ
ロックの方向を１個毎に逆配置している。Ｖint とＶｓ
の電位は、“１”データ書き込みと“０”データ書き込
みとで逆になるし、読み出しでも、ブロック選択トラン
ジスタは直列セルに対して、図１のように右側にあって
も、左にあっても良いためである。Ｏdd信号とＥven信
号で、Ｖint とＶｓの位置が切り替えられる。

【００７４】（第１１の実施形態）図１１は本発明の第
１１の実施形態に係わる半導体記憶装置を示す回路構成
図であり、ＧＭＲメモリのセルアレイの構成を示す。

【００７５】本実施形態は、図１０に示した第１１の実
施形態とは異なり、図１、図４〜８のセルブロックの方
向全て同じにした場合の例である。“１”データ書き込
みと“０”データ書き込みとで、／Ｗ０，Ｗ０と／Ｗ
１，Ｗ１信号を用いて、ＶintとＶｓの電位の関係を逆
にできる。

【００７６】（第１２の実施形態）図１２は、本発明の
第１２の実施形態に係わる半導体記憶装置を説明するた
めのもので、ＧＭＲメモリのレイアウトを示し、特にビ
ット線，ワード線層，データ線層，アクティブエリア
層，ゲート層，ビット線−アクティブエリア間コンタク
ト，データ線−アクティブエリア間コンタタトを示す。

【００７７】図１２（ａ）は図６に対応したレイアウト
を示し、サブセルブロック内のセル数ｍ＝４、セルブロ
ック内のサブセルブロック数ｎ＝４の場合で、図１０に
示すように、ブロック選択トランジスタは上から交互に
右、左と接続されている。

【００７８】図１２（ｂ）は図１又は図７に対応したレ
イアウトを示し、サブセルブロック内のセル数ｍ＝４、
セルブロック内のサブセルブロック数ｎ＝４の場合で、
図１０に示すように、ブロック選択トランジスタは上か
ら交互に右、左と接続されている。

【００７９】図１２（ｃ）は図８に対応したレイアウト
を示し、サブセルブロック内のセル数ｍ＝４、セルブロ
ック内のサブセルブロック数ｎ＝４の場合で、図１０に
示すように、ブロック選択トランジスタは上から交互に
右、左と接続されている。

【００８０】各セルは、サブセルブロック内のセル数ｍ
＝４のため、１セル当りの平均セルサイズは５Ｆ2 とな
る。ここで、Ｆは最小配線長を示す。

【００８１】図１３は図１２中のビット線，ワード線層
のみを示す。図１４は、図１２中のアクティブエリア
層，ゲート層，ビット線−アクティブエリア間コンタク
トのみを示す。図１５は、図１２中のデータ線層，デー
タ線−アクティブエリア間コンタクトのみを示す。

【００８２】（第１３の実施形態）図１６は、本発明の
第１３の実施形態に係わる半導体記憶装置を説明するた
めのもので、磁気抵抗効果メモリのレイアウトを示し、
特にビット線，ワード線層，データ線層，アクティブエ
リア層，ゲート層，ビット線−アクティブエリア間コン
タクト，データ線−アクティブエリア間コンタクトを示
す。

【００８３】図１６（ａ）は図６に対応したレイアウト
を示し、サブセルブロック内のセル数ｍ＝２、セルブロ
ック内のサブセルブロック数ｎ＝４の場合で、図１０に
示すように、ブロック選択トランジスタは上から交互に
右、左と接続されている。

【００８４】図１６（ｂ）は図４又は図７に対応したレ
イアウトを示し、サブセルブロック内のセル数ｍ＝２、
セルブロック内のサブセルブロック数ｎ＝４の場合で、
図１０に示すように、ブロック選択トランジスタは上か
ら交互に右、左と接続されている。

【００８５】図１６（ｃ）は図８に対応したレイアウト
を示し、サブセルブロック内のセル数ｍ＝２、セルブロ
ック内のサブセルブロック数ｎ＝４の場合で、図１０に
示すように、ブロック選択トランジスタは上から交互に
右、左と接続されている。

【００８６】各セルは、サブセルブロック内のセル数ｍ
＝２の為、１セル当りの平均セルサイズは６Ｆ²とな
る。ここで、Ｆは最小配線長を示す。

【００８７】図１７は図１６中のビット線，ワード線層
のみを示す。図１８は、図１６中のActiveエリア層，ゲ
ート層，ビット線−アクティブエリア間コンタクトのみ
を示す。図１９は、図１６中のデータ線層，データ線−
アクティブエリア間コンタクトのみを示す。

【００８８】（第１４の実施形態）図２０は、本発明の
第１４の実施形態に係わるＧＭＲメモリを説明するため
のもので、センスアンプ部を示す回路構成図である。図
２１は、このセンスアンプ部の動作例を示す信号波形図
である。

【００８９】データ線ＤＬ０〜ＤＬn-1 はそれぞれサブ
ブロック選択トランジスタＬＷＳ１〜ＬＷＳｎを介して
共有データ線ＬＤＬに接続され、データ線ＤＬ１〜ＤＬ
ｎはそれぞれサブブロック選択トランジスタＵＷＳ１〜
ＵＷＳｎを介して共有データ線ＵＤＬに接続されてい
る。そして、ＬＤＬとＵＤＬ間にはキャパシタＣ１が接
続され、ＬＤＬには電位シフト用のトランジスタが接続
され、ＵＤＬはセンスアンプに接続されている。

【００９０】また、ダミーデータ線ＤＤＬ０はサブブロ
ック選択トランジスタＤＬＷＳを介して共有ダミーデー
タ線ＤＬＤＬに接続され、ダミーデータ線ＤＤＬ１はサ
ブブロック選択トランジスタＤＵＷＳを介して共有ダミ
ーデータ線ＤＵＤＬに接続されている。そして、ＤＬＤ
ＬとＤＵＤＬ間にはキャパシタＣ２が接続され、ＤＬＤ
Ｌには電位シフト用のトランジスタが接続され、ＤＵＤ
Ｌはセンスアンプに接続されている。

【００９１】このような構成において、選択したセルを
含むメモリ用サブセルブロックの両端のデータ線のみを
ＵＷＳｉ，ＬＷＳｉ信号で選んで、その後ＵＷＳｉ，Ｌ
ＷＳｉ信号を立ち下げ、共有データ線ＵＤＬ，ＬＤＬと
して取り込む。同時に、ＤＵＷＳ，ＤＬＷＳを立ち下
げ、共有ダミーデータ線に取り込む。このとき、メモリ
用サブセルブロックの両端の電位差（ＵＤＬ−ＬＤＬ）
がキャパシタＣ１に蓄積される。同時に、ダミー用サブ
セルブロックの両端の電位差（ＤＵＤＬ−ＤＬＤＬ）が
キャパシタＣ２に蓄積される。その後、電位シフト用ト
ランジスタに加わるＳＥＴ信号をＨｉｇｈにすること
で、ＬＤＬとＤＬＤＬの電位が０Ｖとなる。これによ
り、ＵＤＬとＤＵＤＬ間の電位の大小をアンプ回路で判
断すれば、“０”，“１”データの判断ができることに
なる。

【００９２】なお、ＬＤＬが０Ｖに下がり、Ｃ１のカッ
プリングでＵＤＬも下がる時、ＵＤＬにつながるＣ１以
外の寄生容量の効果で僅かにＵＤＬの電位が所望も電位
より上がる問題があるが、これはＵＤＬ或いはＤＵＤＬ
に寄生容量効果補正用のキャパシタを付けてカップリン
グにより補正すれば良い。或いは、ＵＤＬ配線の回りの
基板等の寄生容量を持つ部分も同時に下げれば、この寄
生容量効果を減らすことができる。この問題の解決法
は、以後の実施形態（図２２、２４）にも適用できる。

【００９３】（第１５の実施形態）図２２は本発明の第
１５の実施形態に係わるＧＭＲメモリを説明するための
もので、センスアンプ部を示す回路構成図である。図２
３は、このセンスアンプ部の動作例を示す信号波形図で
ある。

【００９４】データ線ＤＬ０〜ＤＬn-1 はそれぞれサブ
ブロック選択トランジスタＬＷＳ１〜ＬＷＳｎを介して
分散共有データ線ＬＤＬ１，２に接続され、データ線Ｄ
Ｌ１〜ＤＬｎはそれぞれサブブロック選択トランジスタ
ＵＷＳ１〜ＵＷＳｎを介して共有データ線ＵＤＬ１，２
に接続されている。そして、ＬＤＬ１とＵＤＬ１間には
キャパシタＣ11が接続され、ＬＤＬ２とＵＤＬ２間には
キャパシタＣ12が接続され、ＵＤＬ１とＬＤＬ２間及び
ＬＤＬ１と接地端Ｖｓｓ間には電位シフト用のトランジ
スタがそれぞれ接続され、ＵＤＬ２はセンスアンプに接
続されている。

【００９５】また、ダミーデータ線ＤＤＬ０はサブブロ
ック選択トランジスタＤＬＷＳを介して共有ダミーデー
タ線ＤＬＤＬ，２に接続され、ダミーデータ線ＤＤＬ１
はサブブロック選択トランジスタＤＵＷＳを介して分散
共有ダミーデータ線ＤＵＤＬ１，２に接続されている。
そして、ＤＬＤＬ１とＤＵＤＬ１間にはキャパシタＣ21
が接続され、ＤＬＤＬ２とＤＵＤＬ２間にはキャパシタ
Ｃ22が接続され、ＤＵＤＬ１とＤＬＤＬ２間及びＤＬＤ
Ｌ１と接地端Ｖｓｓ間には電位シフト用のトランジスタ
がそれぞれ接続され、ＤＵＤＬ２はセンスアンプに接続
されている。

【００９６】本実施形態は、セル信号が小さいＧＭＲメ
モリの欠点を克服し、アンプ回路への入力信号をｎ倍
（この実施形態では２倍）にできる。まず、図２０と同
様に、選択したセルを含むメモリ用サブセルブロックの
両端のデータ線のみをＵＷＳｉ，ＬＷＳｉ信号で選んで
その後ＵＷＳｉ，ＬＷＳｉ信号を立ち下げる。ここで、
／ＳＥＴ信号を用い、共有データ線ＵＤＬ，ＬＤＬを複
数に分散させた、分散共有データ線ＵＤＬ２，ＵＤＬ
１，ＬＤＬ２，ＬＤＬ１として取り込む。同時に、ＤＵ
ＷＳ，ＤＬＷＳを立ち下げ、共有ダミーデータ線を複数
に分散させた、ダミー分散共有データ線ＤＵＤＬ２，Ｄ
ＵＤＬ１，ＤＬＤＬ２，ＤＬＤＬ２に取り込む。

【００９７】このとき、サブセルブロックの両端の電位
差がＵＤＬ２−ＬＤＬ２間のキャパシタＣ12と、ＵＤＬ
１−ＬＤＬ１間のキャパシタＣ11に蓄積される。同時
に、ダミーセルのサブセルブロックの両端の電位差がＤ
ＵＤＬ２−ＤＬＤＬ２間のキャパシタＣ22とＤＵＤＬ１
−ＤＬＤＬ１間のキャパシタＣ21に蓄積される。その
後、ＳＥＴ信号をＨｉｇｈにすることで、ＬＤＬ１とＤ
ＬＤＬ１の電位が０Ｖとなり、ＵＤＬ１とＬＤＬ２がシ
ョートされ同一電位になり、ＤＵＤＬ１とＤＬＤＬ２が
ショートされ同一電位になる。これによって、ＵＤＬ２
とＤＵＤＬ２の電位は、サブセルブロックの両端の電位
差の２倍の電位となり、セル信号も２倍となる。アンプ
動作としては、ＵＤＬ２とＤＵＬＤ２間の電位の大小を
アンプ回路で判断すれば、“０”，“１”データの判断
ができる。このように、複数のキャパシタの並列蓄積後
に直列接続すれば、信号はｎ倍にできる。

【００９８】（第１６の実施形態）図２４は本発明の第
１６の実施形態に係わるＧＭＲメモリを説明するための
もので、センスアンプ部を示す回路構成図である。図２
５は、このセンスアンプ部の動作例を示す信号波形図で
ある。

【００９９】選択したセルを含むサブセルブロックの両
端のデータ線のみをＵＷＳｉ，ＬＷＳｉ信号で選んでそ
の後ＵＷＳｉ，ＬＷＳｉ信号を立ち下げ、共有データ線
（ＵＤＬ，ＬＤＬ）に取り込み、同時にＤＵＷＳ，ＤＬ
ＷＳを立ち下げ、共有ダミーデータ線（ＤＵＤＬ，ＤＬ
ＤＬ）に取り込む点までは、図２０と同じであるが、キ
ャパシタの電荷の蓄積方法が異なる。

【０１００】即ち本実施形態では、ＵＤＬ−ＤＵＤＬ間
電位がキャパシタＣ１に蓄えられ、ＬＤＬ−ＤＬＤＬ間
電位がキャパシタＣ２に蓄えられる。その後、ＳＥＴ信
号をＨｉｇｈにすることで、ＤＵＤＬとＤＬＤＬの電位
が０Ｖとなる。これによって、ＵＤＬとＬＤＬ間の電位
の大小をアンプ回路で判断すれば、“０”，“１”デー
タの判断ができる。

【０１０１】これは、図２０では、アンプ信号を（ＵＤ
Ｌ−ＬＤＬ）−（ＤＵＤＬ−ＤＬ）として求めていた
が、図２４では、式を変形して（ＵＤＬ−ＬＤＬ）−
（ＤＵＤＬ−ＤＬＤＬ）＝（ＵＤＬ−ＤＵＤＬ）−（Ｌ
ＤＬ−ＤＬＤＬ）として、求めているに等しい。本方式
の特徴は、Ｃ１，Ｃ２のカップリングによる、ノードの
シフト電位をサブセルブロックの両端の電位差１個分に
抑えることができ、図２０で示した寄生容量のノイズを
減らすことができる。

【０１０２】（第１７の実施形態）図２６は本発明の第
１７の実施形態に係わるＧＭＲメモリを説明するための
もので、センスアンプ部を示す回路構成図である。図２
７は、このセンスアンプ部の動作例を示す信号波形図で
ある。

【０１０３】選択したセルを含むサブセルブロックの両
端のデータ線のみをＵＷＳｉ，ＬＷＳｉ信号で選んでそ
の後ＵＷＳｉ，ＬＷＳｉ信号を立ち下げ、共有データ線
（ＵＤＬ，ＬＤＬ）に取り込み、同時にＤＵＷＳ，ＤＬ
ＷＳを立ち下げ、共有ダミーデータ線（ＤＵＤＬ，ＤＬ
ＤＬ）に取り込む点までは、図２０と同じであるが，キ
ャパシタへの電荷蓄積方法が異なる。

【０１０４】即ち本実施形態では、ＵＤＬ，ＤＵＤＬ，
ＬＤＬ，ＤＬＤＬの電位自身をキャパシタＣ11，Ｃ21，
Ｃ12，Ｃ22にそれぞれ蓄積する。その後、ＳＥＴ信号を
Ｈｉｇｈにすることで、ＵＤＬとＤＬＤＬをショート
し、ＬＤＬとＤＵＤＬをショートして同一電位にする。
これによって、ＵＤＬとＬＤＬ間の電位の大小をアンプ
回路で判断すれば、“０”，“１”データの判断ができ
る。

【０１０５】これは、図２０では、アンプ信号を（ＵＤ
Ｌ−ＬＤＬ）−（ＤＵＤＬ−ＤＬ）として求めていた
が、図２６では、式を変形して２で割って、1/2 ｛（Ｕ
ＤＬ−ＬＤＬ）−（ＤＵＤＬ−ＤＬＤＬ）｝＝1/2 （Ｕ
ＤＬ＋ＤＬＤＬ）−1/2 （ＬＤＬ＋ＤＵＤＬ）として、
求めているに等しい。

【０１０６】本方式の特徴は、読み出し信号量が半分に
なるが、図２０で示した寄生容量のノイズを無くするこ
とができる。理由としては、ショートによりＵＤＬ，Ｌ
ＤＬノードは下がる反面、ＤＵＤＬ，ＤＬＤＬノードが
同じだけ上がるため、ＵＤＬ，ＬＤＬの寄生容量ノイズ
と、ＤＵＤＬ，ＤＬＤＬの寄生容量ノイズがキャンセル
されるためである。

【０１０７】（第１８の実施形態）図２８は、本発明の
第１８の実施形態に係わる半導体記憶装置を説明するた
めのもので、ＧＭＲメモリのセルブロック構成の等価回
路図及び断面図である。

【０１０８】図２８（ａ）の回路構成において、磁気抵
抗を持つ２端子とセルトランジスタを並列接続し１セル
として、これを直列接続し、さらにブロック選択トラン
ジスタを直列接続して、１セルブロックとしている。な
お、図には示さないが、このセルブロックがワード線方
向に複数個配列されてメモリセルアレイが構成されてい
る。

【０１０９】スタンドバイ中は、ワード線ＷＬｉを全て
Ｈｉｇｈにして、セルトランジスタを全てＯＮにして、
ブロック選択信号ＢＳをＬｏｗにして、ブロック選択ト
ランジスタをＯＦＦにしておく。セル選択時は、例えば
Ｃ１００を選択する場合、ＷＬ２をＬｏｗにして、セル
トランジスタＱ１００をＯＦＦにして、ブロック選択信
号ＢＳをＨｉｇｈにして、ブロック選択トランジスタを
ＯＮにする。そして、一定電流発生回路を用いてＢＬ−
Ｖｓ間に電圧を印加し、Ｃ１００に電圧を印加する。こ
のとき、Ｃ１００のデータが“１”又は“０”により磁
気抵抗がＲ又は（Ｒ−△Ｒ）になるため流れる電流Ｉが
変わるため、ＢＬの電位の変化で信号を読み出す。

【０１１０】本実施形態は、トンネル型ＧＭＲ等の磁気
抵抗自身がセルトランジスタのＯＮ抵抗に比べて大きい
時に有効となる。この場合、選択セルブロック内の非選
択セルは、セルトランジスタがＯＮしているため、磁気
抵抗素子間には殆ど電圧が印加されない。これにより、
Ｖｓ−ＢＬ間電位が殆ど、選択セルの磁気抵抗素子間に
印加されるわけである。磁気抵抗が大きい素子の２端子
間には、小さい電流で大きな電位差が発生するため、直
列接続し難いが本実施形態では、非選択セルがセルトラ
ンジスタでバイパスされるため、Ｖｓ−ＢＬ間に大きな
電圧が必要でなくなるため、有効である。

【０１１１】図２８（ｂ）にセルの断面図を示す。セル
トランジスタ用のワード線以外に、書き込みワード線が
必要となるが、セルサイズは４Ｆ²と小さくできる。デ
ータの書き込み読み出しは、（ｂ）に示すように、ビッ
ト線電流と、ワード線電流の合成磁界で行ってもよい
し、図には示していないが、ワード線と垂直なカラム線
を追加して、ワード線とカラム線の合成磁界を用いても
良い。

【０１１２】（第１９の実施形態）図２９は、本発明の
第１９の実施形態に係わる半導体記憶装置を説明するた
めのもので、ＧＭＲメモリのセルブロック構成の等価回
路図及び断面図である。

【０１１３】本実施形態が図２８に示した第１９の実施
形態と異なる点は、ブロック選択トランジスタをさらに
１個直列接続した点である。ＢＳ０側のトランジスタを
Ｄタイプ（Depletion 型）にして、ＢＳ１側のトランジ
スタをＥタイプ（Enhancemint 型）にして、実施形態で
は示してないが、隣接セルブロックではこの逆のＢＳ１
側のトランジスタをＤタイプにして、ＢＳ０側のトラン
ジスタをＥタイプにする。この場合、ＢＳ０或いはＢＳ
１のどちらかをＨｉｇｈにすることにより、どちらかの
セルブロックのみ選択され、ＤＲＡＭのようなフォール
デッドビット線方式が実現できる。その他の効果は、図
２８と同じである。

【０１１４】（第２０の実施形態）図３０は、本発明の
第２０の実施形態に係わる半導体記憶装置を説明するた
めのもので、磁気抵抗効果を利用したメモリセルのセル
ブロック構成の等価回路図及び断面図である。

【０１１５】回路構成は図２８と同じであるが、本実施
形態では、メモリセルを構成する磁気抵抗として、トン
ネル型ＧＭＲ膜の代りに交換結合型ＧＭＲ膜を用いてい
る。このような構成であっても、第１８の実施形態と同
様の効果が得られるのは勿論のことである。

【０１１６】

【発明の効果】以上詳述してきたように本発明によれ
ば、磁気抵抗効果による抵抗変化によってデータを記憶
するメモリセルをビット線方向に直列接続してなるサブ
セルブロックの両端のノードからデータを読み出す構成
としているので、トランジスタや配線部のバラツキ等に
よるＩＲ drop の変動を低減或いは理論上無くすること
ができ、セルの読み出し信号が小さくても安定動作が可
能で、かつ電源変動の影響が小さく高速動作が可能な半
導体記憶装置を実現することができる。

【０１１７】また、磁気抵抗効果素子とセルトランジス
タを並列接続してメモリセルを構成し、該メモリセルを
ビット線方向に複数個直列接続してセルブロックを構成
し、該セルブロックをブロック選択トランジスタを介し
てビット線に接続することによっても、上記と同様に、
トランジスタや配線部のバラツキ等によるＩＲ dropの
変動を低減或いは理論上無くすることができ、セルの読
み出し信号が小さくても安定動作が可能で、かつ電源変
動の影響が小さく高速動作が可能な半導体記憶装置を実
現することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＧＭＲメモリのセルブ
ロックを示す回路構成図。

【図２】第２の実施形態に係わるＧＭＲメモリのセル構
造を示す断面図と平面図。

【図３】第３の実施形態に係わるＧＭＲメモリのセル構
造を示す断面図と平面図。

【図４】第４の実施形態に係わるＧＭＲメモリのセルブ
ロックを示す回路構成図。

【図５】第５の実施形態に係わるＧＭＲメモリのセルブ
ロックを示す回路構成図。

【図６】第６の実施形態に係わるＧＭＲメモリのセルブ
ロックを示す回路構成図。

【図７】第７の実施形態に係わるＧＭＲメモリのセルブ
ロックを示す回路構成図。

【図８】第８の実施形態に係わるＧＭＲメモリのセルブ
ロックを示す回路構成図。

【図９】第９の実施形態に係わるＧＭＲメモリのセルブ
ロックを示す回路構成図。

【図１０】第１０の実施形態に係わるＧＭＲメモリのセ
ルアレイを示す回路構成図。

【図１１】第１１の実施形態に係わるＧＭＲメモリのセ
ルアレイを示す回路構成図。

【図１２】第１２の実施形態に係わるＧＭＲメモリのパ
ターン配置を示すレイアウト図。

【図１３】１２の実施形態の一部のレイヤーのみを示す
レイアウト図。

【図１４】１２の実施形態の一部のレイヤーのみを示す
レイアウト図。

【図１５】１２の実施形態の一部のレイヤーのみを示す
レイアウト図。

【図１６】第１３の実施形態に係わるＧＭＲメモリのパ
ターン配置を示すレイアウト図。

【図１７】１３の実施形態の一部のレイヤーのみを示す
レイアウト図。

【図１８】１３の実施形態の一部のレイヤーのみを示す
レイアウト図。

【図１９】１３の実施形態の一部のレイヤーのみを示す
レイアウト図。

【図２０】第１４の実施形態に係わるＧＭＲメモリのセ
ンスアンプ部を示す回路構成図。

【図２１】第１４の実施形態における動作例を説明する
ための信号波形図。

【図２２】第１５の実施形態に係わるＧＭＲメモリのセ
ンスアンプ部を示す回路構成図。

【図２３】第１５の実施形態における動作例を説明する
ための信号波形図。

【図２４】第１６の実施形態に係わるＧＭＲメモリのセ
ンスアンプ部を示す回路構成図。

【図２５】第１６の実施形態における動作例を説明する
ための信号波形図。

【図２６】第１７の実施形態に係わるＧＭＲメモリのセ
ンスアンプ部を示す回路構成図。

【図２７】第１７の実施形態における動作例を説明する
ための信号波形図。

【図２８】第１８の実施形態に係わるＧＭＲメモリのセ
ルブロック構成を示す等価回路図と断面図。

【図２９】第１９の実施形態に係わるＧＭＲメモリのセ
ルブロック構成を示す等価回路図と断面図。

【図３０】第２０の実施形態に係わるＧＭＲメモリのセ
ルブロック構成を示す等価回路図と断面図。

【図３１】従来のＧＭＲメモリのセル構成を示す平面図
と断面図。

【図３２】従来のＧＭＲメモリの動作メカニズムを説明
するための模式図。

【図３３】従来のＧＭＲメモリの各種セル構成例を説明
するための模式図。

【図３４】従来のＧＭＲメモリのセルブロックを示す回
路構成図。

【符号の説明】

Ｒ…磁気抵抗 △Ｒ…磁気抵抗変化量ｒ…ブロック選択トランジスタのＯＮ抵抗ｒ’…ビット線の寄生抵抗ｒ”…データ線の寄生抵抗Ｑｉ…トランジスタＩ…電流ＢＬ…ビット線ＷＬ…ワード線Ｖｉｎｔ，Ｖｓ，Ｖｉｎｔｉ，Ｖｓｉ…内部ノ一ドＤＬｉ…データ線ＤＤＬｉ…ダミーデータ線ＢＳ…ブロック選択線ＤＢＳ…ダミーセル用ブロック選択線ＡＭＰ…増幅回路Ｖodd ，／Ｖodd ，Ｖeven，／Ｖeven，Ｗｉ，／Ｗｉ…
制御信号ＵＷＳｉ，ＬＷＳｉ，ＤＵＷＳ，ＤＬＷＳ…サブセルブ
ロック選択線ＵＤＬ，ＬＤＬＬ…共有データ線ＤＵＤＬ，ＤＬＤＬ…共有ダミーデータ線ＵＤＬｉ，ＬＤＬｉ…分散共有データ線ＤＵＤＬｉ，ＤＬＤＬｉ…分散共有ダミーデータ線Ｃ…キャパシタＳＥＴ，／ＳＥＴ…センスアンプ制御信号

Claims

【特許請求の範囲】

【請求項１】ビット線とワード線の交差部に配設され、
抵抗変化によってデータを記憶するメモリセルの１個か
ら、又は該メモリセルをビット線方向に複数個直列接続
してサブセルブロックを構成し、該サブセルブロックを
ビット線方向に複数個直列接続してセルブロックを構成
し、該セルブロックをワード線方向に複数個配列してメ
モリセルアレイを構成した半導体記憶装置であって、前記セルブロックのビット線方向に電流を流す手段と、
前記サブセルブロックの内で前記ワード線により選択さ
れたメモリセルを含むサブセルブロックの両端のノード
からデータを読み出す手段とを具備してなることを特徴
とする半導体記憶装置。
【請求項２】ビット線とワード線の交差部に配設され、
抵抗変化によってデータを記憶するメモリセルの１個か
ら、又は該メモリセルをビット線方向に複数個直列接続
してメモリ用サブセルブロックを構成し、該サブセルブ
ロックの複数個とダミーセルとして用いるダミー用サブ
セルブロックをビット線方向に直列接続してセルブロッ
クを構成し、該セルブロックをワード線方向に複数個配
列してメモリセルアレイを構成した半導体記憶装置であ
って、前記セルブロックのビット線方向に電流を流す手段と、
前記メモリ用サブセルブロックの内で前記ワード線によ
り選択されたメモリセルを含むサブセルブロックの両端
のノードからデータを読み出す手段と、前記ダミー用サ
ブセルブロックの両端のノードからリファレンスデータ
を読み出す手段とを具備してなることを特徴とする半導
体記憶装置。
【請求項３】ビット線とワード線の交差部に配設され、
抵抗変化によってデータを記憶するメモリセルの１個か
ら、又は該メモリセルをビット線方向に複数個直列接続
してメモリ用サブセルブロックを構成し、該サブセルブ
ロックをビット線方向に複数個直列接続してメモリ用セ
ルブロックを構成し、ダミーセルとして用いるダミー用
サブセルブロックをビット線方向に複数個直列接続して
ダミー用セルブロックを構成し、前記メモリ用セルブロ
ックの複数個と前記ダミー用セルブロックをワード線方
向に配列してメモリセルアレイを構成した半導体記憶装
置であって、前記メモリ用セルブロック及びダミー用セルブロックの
ビット線方向に電流を流す手段と、前記メモリ用サブセ
ルブロックの内で前記ワード線により選択されたメモリ
セルを含むサブセルブロックの両端のノードからデータ
を読み出す手段と、前記ダミー用セルブロック内の前記
選択されたメモリセルに対応するダミー用サブセルブロ
ックの両端のノードからリファレンスデータを読み出す
手段とを具備してなることを特徴とする半導体記憶装
置。
【請求項４】前記セルブロックの少なくとも一端は、セ
ルブロック選択トランジスタを介して電源端に接続され
ることを特徴とする請求項１〜３のいずれかに記載の半
導体記憶装置。
【請求項５】前記サブセルブロックの両端のノードは、
サブセルブロック選択トランジスタを介してセンスアン
プに接続されることを特徴とする請求項１〜３のいずれ
かに記載の半導体記憶装置。
【請求項６】前記選択されたメモリセルのデータは、前
記メモリ用サブセルブロックの両端のノードの電位差
と、ダミー用サブセルブロックの両端のノードの電位差
との差から読み出されることを特徴とする請求項３又は
４記載の半導体記憶装置。
【請求項７】前記ダミー用サブセルブロックの抵抗値
は、前記メモリ用サブセルブロック内の選択されたメモ
リセルのデータが“０”のときの該サブセルブロックの
抵抗値と、選択されたメモリセルのデータが“１”のと
きの該サブセルブロックの抵抗値との中間の値に設定さ
れていることを特徴とする請求項３又は４記載の半導体
記憶装置。
【請求項８】第１のワード線により選択され抵抗変化に
よってデータを記憶する磁気抵抗効果素子と第２のワー
ド線により選択されるセルトランジスタとを並列接続し
てメモリセルを構成し、該メモリセルをビット線方向に
複数個直列接続してセルブロックを構成し、該セルブロ
ックをワード線方向に複数個配列してメモリセルアレイ
を構成し、前記セルブロックを少なくとも１個のブロッ
ク選択トランジスタを介してビット線にそれぞれ接続し
てなることを特徴とする半導体記憶装置。