JP4646485B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合部(MTJ:Magnetic Tunnel Junction)を有するメモリセルを備えた薄膜磁性体記憶装置および、当該薄膜磁性体記憶装置を回路ブロックの1つとして備える半導体集積回路装置に関する。
【0002】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【0003】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている。(たとえば、非特許文献1,2を参照)。
【0004】
図39は、磁気トンネル接合部を有するメモリセル(以下、単にMTJメモリセルとも称する)の構成を示す概略図である。
【0005】
図39を参照して、MTJメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。アクセストランジスタATRは、ビット線BLおよびソース線SLとの間に、トンネル磁気抵抗素子TMRと直列に接続される。代表的には、アクセストランジスタATRとして、電界効果トランジスタが適用される。
【0006】
MTJメモリセルに対して直接作用する配線としては、データ書込時およびデータ読出時においてデータ書込電流およびデータ読出電流をそれぞれ流すためのビット線BLと、データ書込時にデータ書込電流を流すためのライトディジット線WDLと、データ読出を指示するためのワード線WLと、データ読出時にトンネル磁気抵抗素子TMRを接地電圧GNDにプルダウンするためのソース線SLとが設けられる。
【0007】
図40は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
【0008】
図40を参照して、トンネル磁気抵抗素子TMRは、固定された磁化方向を有する磁性体層(以下、単に固定磁化層とも称する)FLと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層(以下、単に自由磁化層とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリアTBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または反対方向(正方向または負方向)に磁化される。
【0009】
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLの間の磁化方向の相対関係によって変化する。具体的には、固定磁化層FLおよび自由磁化層VLの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【0010】
トンネル磁気抵抗素子TMRの下層には、トンネル磁気抵抗素子TMRとアクセストランジスタATRとの電気的な結合を確保するための、導電質の物質で形成されたストラップSRPが形成されている。
【0011】
データ書込時においては、ワード線WLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込電流は、ビット線BLおよびライトディジット線WDLのそれぞれにおいて、書込データのレベルに応じた方向に流される。すなわち、自由磁化層VLの磁化方向は、ビット線BLおよびライトディジット線WDLをそれぞれ流れるデータ書込電流の向きによって決定される。
【0012】
図41は、データ書込電流とMTJメモリセルの磁化状態との関係を示す概念図である。
【0013】
図41を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびライトワード線WWLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
【0014】
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベル(“1”および“0”)に応じて、磁化容易軸方向に沿って、固定磁化層FLと平行(同一)あるいは反平行(反対)方向に磁化される。以下、本明細書においては、自由磁化層VLの2種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子TMRの電気抵抗をR1およびR0(ただし、R1>R0)でそれぞれ示すこととする。MTJメモリセルは、このような自由磁化層VLの2種類の磁化方向と対応させて、1ビットのデータ(“1”および“0”)を記憶することができる。
【0015】
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
【0016】
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【0017】
図41の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはライトワード線WWLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
【0018】
図42は、MTJメモリセルからのデータ読出を説明する概念図である。
図42を参照して、データ読出時においては、アクセストランジスタATRは、ワード線WLの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子TMRは、接地電圧GNDでプルダウンされた状態でビット線BLと電気的に結合される。この状態で、ビット線BLおよびトンネル磁気抵抗素子TMRを含む電流経路にデータ読出電流Isを流すことにより、トンネル磁気抵抗素子TMRの電気抵抗に応じた、すなわちMTJメモリセルの記憶データのレベルに応じた電圧変化を、ビット線BLに生じさせることができる。たとえば、ビット線BLを所定電圧にプリチャージした後にデータ読出電流Isの供給を開始すれば、ビット線BLの電圧を検知することによって、MTJメモリセルの記憶データを読出すことができる。
【0019】
図43は、半導体基板上に作製されたMTJメモリセルの構造図である。
図43を参照して、半導体主基板SUB上に形成されたアクセストランジスタATRは、n型領域であるソース/ドレイン領域310および320と、ゲート330とを有する。ソース/ドレイン領域310は、コンタクトホール341に形成される金属膜を介して、ソース線SLと電気的に結合される。
【0020】
ライトディジット線WDLは、ソース線SLの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子TMRは、ライトディジット線WDLの上層側に配置される。トンネル磁気抵抗素子TMRは、ストラップSRPおよびコンタクトホール340に形成された金属膜を介して、アクセストランジスタATRのソース/ドレイン領域320と電気的に結合される。ストラップSRPは、トンネル磁気抵抗素子TMRをアクセストランジスタATRと電気的に結合するために設けられ、導電性の物質で形成される。
【0021】
ビット線BLは、トンネル磁気抵抗素子TMRの上層側に設けられ、トンネル磁気抵抗素子TMRとバッファ層BFFを介して電気的に結合される。既に説明したように、データ書込時においては、ビット線BLおよびライトディジット線WDLの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線WLをたとえば高電圧状態に活性化することによって、アクセストランジスタATRがターンオンする。これにより、アクセストランジスタATRを介して接地電圧GNDにプルダウンされたトンネル磁気抵抗素子が、ビット線BLと電気的に結合される。
【0022】
データ書込電流およびデータ読出電流が流されるビット線BLおよびデータ書込電流が流されるライトディジット線WDLは、金属配線層を用いて形成される。一方、ワード線WLは、アクセストランジスタATRのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線WLは、独立した金属配線層を新たに設けることなく、ゲート330と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【0023】
【非特許文献1】
ロイ・ショイアーライン(Roy Scheuerline)他6名、“各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。
【0024】
【非特許文献2】
ダーラム(M.Durlam)他5名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.3(2000 IEEE ISSCC Digest of Technical Papers, TA7.3),p.130−131。
【0025】
【発明が解決しようとする課題】
一方、近年では、ダイナミック・ランダム・アクセス・メモリ(DRAM)やスタティック・ランダム・アクセス・メモリ(SRAM)等のメモリデバイスを1つの回路ブロックとして、ロジック機能を有する回路ブロックと同一チップ上に混載するシステムLSI(Large Scale Integrated circuit)が種々提案されている。したがって、MRAMデバイスについても、このようなシステムLSIに適用された場合の構成について考慮する必要が生まれる。
【0026】
図44は、MRAMデバイスを搭載したシステムLSIの一般的な全体構成を説明する概略図である。
【0027】
図44を参照して、同一ウェハ上に形成された複数のシステムLSI350は、太線で示されるダイシングラインに沿って、個々のLSIチップに切断・分割される。各システムLSI350は、複数の回路ブロックを含む。これらの回路ブロックには、MRAMデバイスとしての機能を有するMRAM回路ブロック360や、周辺回路ブロックを含む。周辺回路ブロックは、MRAM回路ブロック360への動作指示を行なうためのロジック回路370や、システムLSI350の内部での回路ブロック間、またはシステムLSI外部との間で情報・データの授受を実行するためのA/D(アナログ/デジタル)コンバータ等のインターフェイス(I/F)回路365から構成されている。
【0028】
MRAM回路ブロック360には、図39から図43に示したMTJメモリセルが集積配置されたメモリセルアレイ(以下、「MTJメモリセルアレイ」とも称する)が配置されている。たとえば、図44においては、ハッチングを施した領域において、MTJメモリセルアレイが配置されている。
【0029】
このように、システムLSI350の内部において、MTJメモリセルは、MRAM回路ブロック360中のMTJメモリセルアレイ部分にのみ形成されるので、MTJメモリセルの配置について、チップ内で疎・密が発生してしまう。すなわち、MTJメモリセルアレイの中央部分においては、MTJメモリセルが連続的に配置されるため、その配置密度が高い一方で、MTJメモリセルアレイ周辺部分においては、MTJメモリセルが配置されない領域と隣接しているため、その配置密度は低くなってしまう。
【0030】
このように、同一チップ上で、MTJメモリセルの配置に疎密が生じるため、メモリセルアレイ内において、MTJメモリセルを均一に製造することが困難になる問題点が生じてしまう。以下、このような問題点について詳細に説明する。
【0031】
図45および図46は、MTJメモリセル配置の疎密に起因して、MTJメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する概念図である。以下の説明で明らかになるように、このような不均一性は、特に、磁気トンネル接合部を形成するトンネル磁気抵抗素子TMRにおいて顕著である。
【0032】
図45を参照して、工程(a)では、堆積されたストラップ層410が設計されたパターン形状に合わせて加工されて、図43に示したストラップSRPが形成される。ストラップ層410には、ポリシリコンまたはタングステンが用いられる。
【0033】
ストラップ層410の加工は、一般的には、設計パターンに沿ったエッチングによって実行される。しかし、エッチングの際に、MTJメモリセルの配置密度が低い領域(以下、「パターン疎領域」とも称する)においては、MTJメモリセルの配置密度が高い領域(以下、「パターン密領域」とも称する)に比較して、エッチング後のレジスト除去時に膜厚が薄くなってしまう傾向にある。この結果、仕上ったストラップSRPの厚みに不均一性が生じてしまう。なお、パターン密領域は、MTJメモリセルアレイの中心に相当し、パターン疎領域は、MTJメモリセルアレイの境界部に相当する。
【0034】
次に、工程(b)においては、形成されたストラップSRP上に、トンネル磁気抵抗素子TMRを形成するための磁性体層が形成される。すなわち、工程(a)で形成されたストラップSRPの上層に、バッファ層425,427,429を介して、磁性体層420,422,424が積層される。磁性体層422は、図40に示した固定磁化層FLに相当し、磁性体層424は、図40に示した自由磁化層VLに相当する。磁性体層420は、固定磁化層FLの磁化方向を固定するための反強磁性体によって形成されている。バッファ層425,427,429は、たとえばポリシリコンによって形成される。
【0035】
さらに、磁性体層424の上には、図43に示されたバッファ層BFFを形成するためのバッファ層430が形成される。既に説明したように、バッファ層430は、トンネル磁気抵抗素子TMRとその上層に配置されるビット線BLに相当する金属配線との間での電気的結合を確保するために、導電性物質を用いて形成される。
【0036】
図示されるように、工程(b)の終了時点で、パターン密領域とパターン疎領域の間において、形成された磁性体層およびバッファ層の高さに不均一性が生じている。これは、工程(a)で生じたストラップSRPの膜厚の不均一性に起因している。
【0037】
次に、工程(c)では、工程(b)で積層されたバッファ層および磁性体層の上層に、レジスト膜440がさらに塗布されて、MTJメモリセルの形状パターン(メモリセルパターン)に合わせて選択的に除去される。この結果、レジスト膜440は、メモリセルパターンに合わせた形で残される。
【0038】
工程(b)で積層されたバッファ層および磁性体層は、残されたレジスト膜440に沿ったオーバーエッチングによって、メモリセルパターンに合わせて微細加工される。これにより、図39〜図43に示したトンネル磁気抵抗素子TMRが形成される。しかし、オーバーエッチングの際に、パターン疎領域においては、薄く仕上ったストラップSRPがさらに削られてしまい、著しい場合には、ストラップSRPのパターンが消失してしまう可能性すらある。
【0039】
また、一般的に、レジスト膜440における除去領域と残存領域とは、メモリセルパターンを反映したマスクパターンを露光によってレジスト膜に転写することによって選択される。したがって、たとえば、露光部のレジスト膜が残される「ポジ型」では、パターン密領域において、周辺のMTJメモリセルに対応するレジストを露光するための光の干渉・反射によって、残存するレジスト膜の幅が当初の設計パターンよりも太くなってしまう傾向にある。これに対して、パターン疎領域では、このような光の反射・干渉が生じないため、残存するレジスト膜の幅が相対的に細くなってしまう。この結果、このようにして、パターン密領域とパターン疎領域との間で、平面的なメモリセル形状に不均一性が生じてしまう。
【0040】
図46を参照して、次に示される工程(d)においては、メモリセルパターンに合わせて加工されたトンネル磁気抵抗素子TMRに対して、層間絶縁膜450が形成される。
【0041】
次に、工程(e)において、層間絶縁膜450およびバッファ層430に対して化学的機械的研磨(CMP)による平坦化処理が実行された後、金属配線層460が形成される。金属配線層460は、たとえばCu配線で形成され、図39〜図43に示したビット線BLに対応する。既に説明したように、ビット線BLとトンネル磁気抵抗素子TMRとの間の電気的結合は、バッファ層BFFによって確保されている。
【0042】
しかしながら、平坦化処理において、バッファ層430を研磨する際に、パターン密領域とパターン疎領域との間に発生した段差の影響によって、パターン密領域のMTJメモリセルにおいて、バッファ層430が過剰に削り取られる危険性がある。これにより、トンネル磁気抵抗素子TMRおよびビット線BL間での電気的結合不良(電気抵抗の変動)や、トンネル磁気抵抗素子TMRを形成する磁性体層への悪影響が懸念される。
【0043】
以上説明したように、同一チップ内において、MTJメモリセルの配置密度が高い領域と低い領域とが混在する場合には、これらの領域間で、MTJメモリセルの形状・寸法の不均一性がある程度必然的に生じてしまう。したがって、MRAMデバイスならびに、MRAMデバイスを混載したシステムLSI等においては、このような問題点を考慮した設計が必要となってくる。
【0044】
また、MRAMデバイスの製造工程中には、図39〜図43に示した固定磁化層FLを所定方向に磁化するための工程が必然的に含まれる。したがって、当該磁化工程に使用される磁界印加装置の小型化および効率化が、製造工程の改善に必要である。
【0045】
さらに、図42に示したように、MTJメモリセルに対するデータ書込は、所定強度を超えた磁界の印加によって実行される。したがって、データ書込対象に選択された選択メモリセル以外において、磁気的ノイズの印加によってデータ誤書込が発生するおそれがある。
【0046】
特に、選択メモリセルと同一行または同一列に属する非選択メモリセル群は、磁化容易軸(EA)および磁化困難軸(HA)のいずれか一方については、所定の強度のデータ書込磁界を受けているため、磁気的ノイズの重畳によって、データ誤書込に至る可能性が高い。したがって、MRAMデバイスにおいては、このような磁気的ノイズの発生源となる、配線群の配置ルールについても考慮する必要がある。
【0047】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、薄膜磁性体記憶装置において、アクセス対象となるMTJメモリセルの寸法、形状および構造を均一化することおよび、そのような薄膜磁性体記憶装置を内臓した半導体集積回路装置を提供することである。
【0048】
この発明の他の目的は、薄膜磁性体記憶装置の製造工程で用いられる磁界印加装置の小型化を提供することである。
【0049】
さらに、この発明の他のもう1つの目的は、配線群からの磁気的ノイズによるデータ誤書込を抑制可能な配線設計ルールを有する薄膜磁性体記憶装置を提供することである。
【0050】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、各磁性体メモリセルは、少なくとも1つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を含む。薄膜磁性体記憶装置は、メモリセルアレイ外部において、複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルをさらに備え、各形状ダミーセルは、磁気記憶素子と同様の構造および寸法に設計されたダミー磁気記憶素子を含む。
【0051】
好ましくは、メモリセルアレイは、複数のメモリブロックに分割され、複数の形状ダミーセルは、各メモリブロックの周辺において、メモリブロック内の磁性体メモリセルに対して連続的に配置される。
【0052】
また好ましくは、複数のダミー磁気記憶素子のうちの1つと同一の平面領域において、1つのダミー磁気記憶素子と異なる層に形成される回路素子をさらに備える。
【0053】
あるいは好ましくは、各メモリセルは、磁気記憶素子とは異なる層に形成されて、データ読出時における磁気記憶素子への電流通過を制御するアクセス素子をさらに含み、薄膜磁性体記憶装置は、メモリセルアレイの外部において、アクセス素子と連続的に配置される複数のダミー形状素子をさらに備える。各ダミー形状素子は、アクセス素子と同様の構造および寸法を有し、複数の形状ダミーセルの少なくとも一部は、複数のダミー形状素子のうちの1つと同一の平面領域を用いて形成され、同一の平面領域において、ダミー磁気記憶素子およびダミー形状素子は、異なる層にそれぞれ形成される。
【0054】
さらに好ましくは、メモリセルアレイ外部において、同一方向に沿って配置されるダミー磁気記憶素子およびダミー形状素子の配置個数は異なる。
【0055】
特にこのような構成においては、同一方向に沿った配置個数は、ダミー磁気記憶素子の方がダミー形状素子よりも多い。
【0056】
この発明に従う半導体集積回路装置は、複数の回路ブロックを備え、複数の回路ブロックのうちの少なくとも1つは、複数の磁性体メモリセルと同じ構造を少なくとも複数の層にわたって有する構造が配置された磁気メモリセルアレイを含み、各磁性体メモリセルは、少なくとも1つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を有しする。半導体集積回路装置は、メモリセルアレイ外部において、複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルをさらに備え、各形状ダミーセルは、磁気記憶素子と同様の構造および寸法に設計されたダミー磁気記憶素子を含む。
【0057】
好ましくは、半導体集積回路装置は、他の回路装置と同一チップ上に形成され、形状ダミーセルは、半導体集積回路装置と他の回路装置とを切り分けるためのダイシングライン領域を用いて配置される。
【0058】
また好ましくは、形状ダミーセルは、複数の回路ブロック間の境界領域を用いて配置される。
【0059】
あるいは好ましくは、形状ダミーセルは、複数の回路ブロックのうちの、磁気メモリセルアレイを含む回路ブロックを除く他の回路ブロックの領域を用いて配置される。
【0060】
この発明の他の構成に従う半導体集積回路装置は、各々が、複数の磁性体メモリセルが配置された磁気メモリセルアレイを含む複数の回路ブロックを備える。各磁性体メモリセルは、少なくとも1つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を有し、複数の回路ブロックに共通して、各磁性体メモリセルにおいて磁気記憶素子の磁化容易軸が同一方向に沿うように、複数の磁性体メモリセルは配置される。
【0061】
好ましくは、複数の回路ブロックの各々は、複数の磁性体メモリセルに対して、磁気記憶素子の磁化困難軸に沿ったデータ書込磁界を選択的に印加するための複数の第1のデータ書込線と、複数の第1のデータ書込線と交差する方向に配置され、複数の磁性体メモリセルに対して磁化容易軸に沿ったデータ書込磁界を選択的に印加するための複数の第2のデータ書込線と、第1のデータ書込線を選択する第1のデコーダ回路と、第2のデータ書込線を選択する第2のデコーダ回路とを含み、複数の回路ブロックに共通して、複数の第1のデータ書込線のそれぞれおよび複数の第2のデータ書込線のそれぞれは、同じ方向に沿って配置される。
【0062】
さらに好ましくは、磁気記憶素子は、点対称であるが線対称でない形状を有し、複数の第1のデータ書込線には、書込データレベルに応じて異なる方向を有する第1の書込電流が選択的に供給され、複数の第2のデータ書込線には、書込データレベルに依存せず固定方向を有する第2の書込電流が選択的に供給され、第1および第2のデコーダ回路は、書込データレベルの各々において、第1の書込電流の方向に対する第2の書込電流の方向が複数の回路ブロック間で共通となるように配置される。
【0063】
あるいは、さらに好ましくは、メモリセルアレイにおいて,複数の磁性体メモリセルは行列状に配置され、複数の第1および第2のデータ書込線は、複数の磁性体メモリセルの行および列にそれぞれ対応して配置され、複数の第1のデータ書込線には、書込データレベルに応じて異なる方向を有する第1の書込電流が選択的に供給され、複数の第2のデータ書込線には、書込データレベルに依存せず固定方向を有する第2の書込電流が選択的に供給され、磁気記憶素子は、点対称であるが線対称でない形状を有し、複数の磁性体メモリセルは、隣接する第1のデータ書込線に対応する磁性体メモリセル同士が互いに線対称の関係となるように配置され、かつ、同一の第1のデータ書込線に対応する磁性体メモリセル同士が互いに同一方向となるように配置される。
【0064】
この発明の他の構成に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、各メモリセルは、少なくとも1つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を含む。薄膜磁性体記憶装置は、さらに、磁気記憶素子に印加されるデータ書込磁界を生じさせるデータ書込電流を通過させるためのデータ書込配線と、データ書込線以外の複数の配線とを備え、データ書込配線および複数の配線は、複数の配線の通過電流によってそれぞれ生じる磁界の和が所定磁界よりも小さくなるようにレイアウト配置される。
【0065】
好ましくは、所定磁界は、データ書込磁界に相当する。
あるいは好ましくは、所定磁界は、各メモリセルにおいて、隣接するメモリセルにデータ書込磁界が印加された場合でも、所定磁界の印加によって磁気記憶素子の磁化方向が更新されないレベルに設定される。
【0066】
好ましくは、データ書込電流をIw、データ書込配線と磁気記憶素子との距離をrとし、さらに、複数の配線のそれぞれについて通過電流をIns、磁気記憶素子との距離をrnsとすると、データ書込配線および複数の配線は、複数の配線のそれぞれに対応するパラメータ(Ins/rns)の総和が、データ書込配線に関するパラメータ(Iw/r)よりも小さくなるようにレイアウト配置される。
【0067】
さらに好ましくは、総和は、各時間において、磁界方向を考慮して評価される。
【0068】
また好ましくは、データ書込電流をIwとし、複数の配線のそれぞれについて通過電流をIns、磁気記憶素子との距離をrns、磁気記憶素子に対する角度ずれをθとすると、データ書込配線および複数の配線は、複数の配線のそれぞれに対応するパラメータである(Ins/rns)・cosθについての、磁界方向を考慮した各時間における総和が、所定磁界を超えないようにレイアウト配置される。
【0069】
あるいは好ましくは、薄膜磁性体記憶装置は、複数の配線のうちの少なくとも1つにそれぞれ対応して設けられ、各々が対応する配線の電圧を駆動するための少なくとも1つの内部回路をさらに備え、少なくとも1つの内部回路の各々は、対応する配線の通過電流を制限する電流制限部を含む。
【0070】
また好ましくは、複数の配線の少なくとも一部において、通過電流の発生期間はそれぞれ異なる。
【0071】
あるいは好ましくは、複数の配線の少なくとも一部は、少なくとも一部の配線から通過電流によってそれぞれ生じる磁界同士が、磁性体メモリセルにおいて互いに打ち消し合う方向に作用するように配置される。
【0072】
また好ましくは、複数の配線の各々は、メモリセルアレイの直上領域および直下領域を通過する場合には、磁気記憶素子の直上領域および直下領域を避けて、磁気記憶素子に対する角度ずれを有するように配置される。
【0073】
また好ましくは、複数の配線は、メモリセルアレイの直上領域および直下領域では、磁気記憶素子の直上および直下に位置する金属配線層を避けて配置される。
【0074】
あるいは好ましくは、複数の配線は、データ読出時およびデータ書込時の少なくとも一方において、複数のメモリセルの行もしくは列に対応して配置される配線を除いて、メモリセルアレイの直上領域および直下領域を回避するようにレイアウト配置される。
【0075】
この発明の他の構成に従う半導体集積回路装置は、複数の回路ブロックを備え、複数の回路ブロックのうちの少なくとも1つは、複数の磁性体メモリセルが配置されたメモリセルアレイを含み、半導体集積回路装置は、複数の回路ブロックに対して電気的にコンタクトするための複数の電気経路をさらに備え、複数の電気経路は、少なくとも、メモリセルアレイの直上および直下領域を避けて配置される。
【0076】
好ましくは、複数の電気経路は、メモリセルアレイを含む回路ブロックの直上および直下領域を避けて配置される。
【0077】
また好ましくは、複数の電気経路は、複数の回路ブロックに対して設けられた電源配線を含む。
【0078】
あるいは好ましくは、複数の電気経路は、複数の回路ブロックに対して授受される信号およびデータを伝達する。
【0079】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中における同一符号は同一または相当部分を示すものとする。
【0080】
[実施の形態1]
実施の形態1においては、データ記憶に実行されるMTJメモリセルに配置されるメモリアレイ内における、メモリセルパターン(メモリセル寸法・形状・構造)の均一性を確保するための構成について説明する。
【0081】
図1は、本発明の実施の形態に従うMRAMデバイスの全体構成を説明する概略ブロック図である。
【0082】
図1を参照して、本発明の実施の形態に従うMRAMデバイスは、データ記憶を実行するMTJメモリセルMCが行列状に連続配置されたMTJメモリセルアレイ10を備える。なお、以下、本明細書においては、後に説明する形状ダミーセルと区別するために、MTJメモリセルアレイ10内に配置され、かつ、アドレス信号ADDに応じてアクセス対象となるMTJメモリセルを、特に「正規メモリセル」とも称することとする。
【0083】
MRAMデバイスは、さらに、制御信号CMDに応答してMRAMデバイスの全体動作を制御するコントロール回路12と、アドレス信号ADDによって示されるロウアドレスをデコードして正規メモリセルの行選択を実行するための行デコーダ13と、アドレス信号ADDによって示されるコラムアドレスをデコードして正規メモリセルの列選択を実行するための列デコーダ14と、データ書込電流の供給を制御するディジット線ドライブ回路15およびビット線ドライブ回路20,21とを備える。
【0084】
図示しないが、各メモリセルMCは、図39〜図43を用いて説明したMTJメモリセルと同様の構造を有し、記憶データに応じた方向に磁化された自由磁化層(図39中のVL)を有する磁気記憶素子として設けられるトンネル磁気抵抗素子TMRと、データ読出時にトンネル磁気抵抗素子TMRへの電流通過を制御するアクセス素子として設けられるアクセストランジスタATRとを含む。正規メモリセルMCは、アドレス信号ADDに応じて選択されて、アクセス対象となる。
【0085】
図2は、MTJメモリセルアレイ10に配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【0086】
図2を参照して、MTJメモリセルアレイ10において、正規メモリセルの行(以下、「メモリセル行」とも称する)にそれぞれ対応してディジット線WDLが設けられ、正規メモリセルの列(以下、「メモリセル列」とも称する)にそれぞれ対応してビット線BLが配置される。さらに、図示しないが、メモリセル行にそれぞれ対応して、図39〜図43に示したワード線WLおよびソース線SLが配置されている。
【0087】
ディジット線ドライブ回路15は、行デコーダ13からの列選択結果に応じて、ライトディジット線WDLの一端側の電圧を制御するためのライトディジット線ドライブユニットWDUを有する。各ライトディジット線WDLの他端側(ライトディジット線ドライブユニットの反対側)は、行選択結果にかかわらず固定的に接地電圧GNDと結合される。
【0088】
ディジット線ドライブ回路15において、選択行に対応するライトディジット線ドライブユニットWDUは、対応するライトディジット線、すなわち選択行のライトディジット線の一端側を、たとえば電源電圧Vccと結合する。これにより、選択列のライトディジット線には、電源電圧Vccから接地電圧GNDに向かう方向に、所定のデータ書込電流が供給される。ライトディジット線WDLを流れるデータ書込電流によって生じる磁界は、正規メモリセルMCにおいて、磁化困難軸(HA)に沿った方向を有する。
【0089】
一方、非選択行においては、各ライトディジット線ドライブユニットWDUは、対応するライトディジット線の一端側を接地電圧GNDと接続する。このため、非選択行のライトディジット線には、選択行のようなデータ書込電流は供給されない。
【0090】
ビット線ドライブ回路20は、ビット線BLの一端側にそれぞれ対応して設けられたビット線ドライブユニットBDUを含み、ビット線ドライブ回路21は、ビット線BLの他端側にそれぞれ対応して設けられたビット線ドライブユニットBDU#を含む。
【0091】
各ビット線ドライブユニットBDUは、列デコーダ14からの列選択結果および書込データDINのレベルに応じて、対応するビット線BLの一端側の電圧を制御する。これに対して、各ビット線ドライブユニットBDU♯は、列デコーダ14からの列選択結果および反転された書込データ/DINのレベルに応じて、対応するビット線BLの他端側の電圧を制御する。
【0092】
データ書込時において、選択列のビット線の一端および他端側は、書込データDINのレベルに応じて、電源電圧Vccおよび接地電圧GNDの一方ずつに設定される。たとえば、Hレベルのデータ書込時には、対応するビット線ドライブユニットBDUによって選択列のビット線の一端側が電源電圧Vccと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットBDU♯によって接地電圧GNDと接続される。反対に、書込データDINがLレベルであるときには、対応するビット線ドライブユニットBDUによって選択列のビット線の一端側が接地電圧GNDと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットBDU♯によって電源電圧Vccと接続される。
【0093】
一方、非選択列においては、ビット線BLの一端側および他端側は、対応するビット線ドライブユニットBDUおよびBDU♯によって、それぞれ接地電圧GNDと接続される。したがって、非選択列のビット線をデータ書込電流が流れることはない。
【0094】
データ読出時には、ビット線ドライブユニットBDUおよびBDU♯の各々は、ビット線BLの一端側および他端側を、電源電圧Vccおよび接地電圧GNDのいずれからも切離す。データ読出時には、図示しないデータ読出回路によって、選択メモリセルと電気的に接続されたビット線BLに対して、データ読出電流が供給される。
【0095】
なお、図1および図2においては、データ書込に関連する回路のみを代表的に図示しているが、図42で説明した、MTJメモリセルに対するデータ読出動作を実現するための図示しないデータ読出回路がさらに備えられているものとする。このようなデータ読出回路は、たとえば、データ読出時にビット線BLにデータ読出電流を供給する機能および選択メモリセルの電気抵抗に応じたビット線BLの通過電流を検知する機能を有する。
【0096】
再び図1を参照して、本発明の実施の形態1に従う構成においては、MTJメモリセルアレイ10の周辺領域において、メモリセルMCの配置パターンと連続するように、形状ダミーセルSDCがさらに設けられている。すなわち、正規メモリセルMCおよび形状ダミーセルSDCは、全体で均一ピッチを有するように連続的に配置されている。形状ダミーセルSDCは、基本的には、正規メモリセルMCと同様の構造および寸法に設計されるが、後の説明で明らかになるように、両者を完全に同一構造とする必要はない。
【0097】
図1には、行方向に沿って3行分、列方向に沿って2列分ずつの形状ダミーセルSDCが配置される構成が例示されるが、形状ダミーセルSDCの配置個数については特に限定されるものではない。
【0098】
このような構成とすることにより、外側に位置する形状ダミーセルSDCが、図45および図46で示した「パターン疎領域」に配置されることになるが、MTJメモリセルアレイの周辺部(境界部)に位置する正規メモリセルMCは、図45および図46での「パターン密領域」に配置されることになる。
【0099】
したがって、上記の形状ダミーセルSDCの配置によって、MTJメモリセルアレイ10を構成する正規メモリセルMCのすべてについて、図3に示すように均一に製造することができる。すなわち、MTJメモリセルアレイの中心部にする正規メモリセルと、MTJメモリセルアレイの境界部に位置する正規メモリセルアレイとの間において、ストラップSRP、トンネル磁気抵抗素子TMR、およびバッファ層BFFについて、寸法、形状および構造、すなわちメモリセルパターンの均一性が維持される
図4は、正規メモリセルおよびダミー形状セルと対応する信号線との配置を詳細に示す図である。
【0100】
図4の中央部には、行列状に連続配置されたMTJメモリセルおよび対応する配線群の平面図が示される。図4には、代表的に5行×4列分のMTJメモリセルの配置が示されている。この平面図を参照すると、5個のメモリセル行にそれぞれ対応する5本のライトディジット線WDLと4個のメモリセル列にそれぞれ対応する4本のビット線BLとが行方向および列方向に沿って配置されている。さらに、図示しないが、行方向に沿ってソース線SLが配置されている。
【0101】
ビット線BLとライトディジット線WDLとの交点の各々に、トンネル磁気抵抗素子TMRが配置される。トンネル磁気抵抗素子TMRの下層側にはアクセストランジスタが形成されている。
【0102】
図4にはさらに、平面図上におけるP−Q断面図およびR−S断面図が示される。
【0103】
R−S断面図を参照して、アクセストランジスタATRのソース/ドレイン領域310を形成する活性層は、同一行に対応するアクセストランジスタATR間で共有されるように、行方向に延在して設けられる。すなわち、この活性層は、接地電圧GNDと結合されて、ソース線SLとして作用する。
【0104】
ソース/ドレイン領域320は、コンタクトホール340を介して、ストラップSRPと電気的に結合される。アクセストランジスタATRのゲート領域330には、行方向に延在してワード線WLが配置される。また、ワード線WLとストラップSRPとの中間層には、ライトディジット線WDLが行方向に延在して配置されている。
【0105】
また、図4中のP−Q断面図には、ライトディジット線WDLに対応した断面図が示される。なお、P−Q断面図においては、ライトディジット線WDLよりも上層側のみが図示されている。
【0106】
ライトディジット線WDLは、トンネル磁気抵抗素子TMRにデータを書込むためのデータ書込電流を流すので、トンネル磁気抵抗素子TMRの直下領域に配置される。したがって、ライトディジット線WDLの上層には、ストラップSRPおよびビット線BLと電気的に結合されたトンネル磁気抵抗素子TMRが配置される。
【0107】
たとえば、アクセス対象として必要なメモリセル個数よりも多いMTJメモリセルを連続的に均一ピッチで配置することによって、形状ダミーセルSDCを確保することができる。この場合には、周辺領域に位置する余剰のMTJメモリセル群が形状ダミーセルSDCとして製造されることになる。この場合には、各正規メモリセルMCおよび形状ダミーセルSDCは全く同様の構造を有することになり、トンネル磁気抵抗素子TMR、アクセストランジスタATR、ビット線BL、ディジット線WDL、ワード線WLおよびソース線SLのそれぞれについて、形状ダミーが確保される。
【0108】
なお、後程詳細に説明するように、形状ダミーセルSDCの構造を各正規メモリセルMCと完全に一致させる必要はないが、少なくとも、最も不均一性が懸念されるトンネル磁気抵抗素子TMR部分については、形状ダミーを設けることが必要である。
【0109】
図5は、実施の形態1の従うMRAMデバイスを組込んだシステムLSIにおける形状ダミーセルの配置を説明する概念図である。
【0110】
図5を参照して、実施の形態1に従うMRAMデバイスを搭載した半導体集積回路装置の代表例として示されるシステムLSI100は、複数の回路ブロック110を備える。図44と同様に、複数のシステムLSI100は、同一ウェハ上に作製され、図中に太線で示したダイシングラインに沿って、個々のLSIチップに切断・分割される。
【0111】
各システムLSI100において、複数の回路ブロック110の少なくとも1つがMRAM回路ブロックとして設計され、その内部に図1に示したMTJメモリセルアレイが設けられる。MTJメモリセルアレイには、複数のMTJメモリセルと同じ構造を少なくとも複数の層にわたって有する構造が配置されている。したがって、MTJメモリセルの均一性を確保するために配置される形状ダミーセルは、回路ブロック間の領域150a、他の回路ブロック内の領域150b、ダイシングラインに沿った他のシステムLSIとの境界領域150c等を用いて配置することができる。
【0112】
特に、ダイシングラインに沿った領域150cは、回路ブロックを構成する回路素子等が配置されていない空き領域であるので、この領域に形状ダミーセルを配置すればチップ面積の増加を回避できる。また、MRAM回路ブロック以外の回路ブロック内に形状ダミーセルを配置すれば、チップ全体でみたMTJメモリセル配置の粗密が改善される。
【0113】
MRAM回路ブロック以外の回路ブロックは、MRAM回路ブロックに対する動作指示(図1における制御信号CMD、アドレス信号ADD等)を発生するロジック回路ブロック、MARMからの読出データや外部からの入力データに対して、所定のグラフィック処理演算等を行なうための演算回路ブロック、およびデータおよびコマンドを外部との間で授受するためのインターフェイス回路ブロック等に相当する。
【0114】
このような構成とすることにより、アクセス対象となる正規メモリセルのメモリセルパターンが均一化されて、データ保持特性が安定したMRAMデバイスを回路ブロックとして備えたシステムLSIを実現することができる。
【0115】
[実施の形態1の変形例1]
実施の形態1においては、図1および図3に示されるような一般的な構成のMTJメモリセルアレイに対して形状ダミーセルSDCを適用する場合を示したが、他のメモリセルアレイ構成においても、形状ダミーセルSDCは同様に適用可能である。
【0116】
図6は、実施の形態1の変形例1に従うMTJメモリセルアレイの構成例を示す回路図である。
【0117】
図6を参照して、MTJメモリセルアレイ10に行列状に配置された複数のMTJメモリセルMC(トンネル磁気抵抗素子TMR)は、行方向に沿って複数の行ブロックRB(1)〜RB(M)に分割される(M:2以上の整数)。行ブロックRB(1)〜RB(M)の各々は、L個(L:2以上の整数)のメモリセル行を有する。図2には、一例として、L=4の場合の構成が示されている。なお、以下においては、行ブロックRB(1)〜RB(M)を総称して、単に行ブロックRBとも称する。
【0118】
各メモリセル列において、行ブロックRB(1)〜RB(M)にそれぞれ対応して、列方向に沿った信号線として配置されるストラップSRPが設けられる。さらに、各ストラップSRPに対応して、アクセストランジスタATRが配置される。すなわち、各メモリセル列において、アクセストランジスタATRおよびストラップSRPは、行グループにそれぞれ対応してM個ずつ配置される。
【0119】
各メモリセル列において、同一の行ブロックに属する4個(L個)のトンネル磁気抵抗素子TMRは、同一のストラップSRPと結合される。すなわち、各ストラップSRPおよびアクセストランジスタATRは、同一メモリセル列において、同一行ブロックに対応するL個のトンネル磁気抵抗素子TMRによって共有される。
【0120】
さらに、行ブロックRB(1)〜RB(M)にそれぞれ対応して、複数のワード線WL(1)〜WL(M)が配置される。同一の行ブロックに対応する複数のアクセストランジスタATRの各ゲートは、対応するワード線と結合される。たとえば、図2に示される、行ブロックRB(1)に対応するアクセストランジスタATRの各ゲートは、共通のワード線WL(1)と結合される。各アクセストランジスタATRは、対応するストラップSRPと固定電圧Vss(たとえば、接地電圧GND)との間に電気的に結合される。
【0121】
また、ビット線BLは、メモリセル列にそれぞれ対応して、列方向に沿って配置され、ライトディジット線WDLは、メモリセル行にそれぞれ対応して、行方向に沿って配置される。
【0122】
データ読出において、ワード線WL(1)〜WL(M)のうちの選択メモリセルに対応する1本は、行選択結果に応じて選択的に活性化される。ワード線WLの活性化によって、選択メモリセルと結合されたストラップ(以下、「選択ストラップ」とも称する)が固定電圧Vssと結合される。この結果、選択メモリセルを含む、当該選択ストラップと結合されたL個のトンネル磁気抵抗素子TMR(以下、「選択メモリセル群」とも称する)が、対応するビット線BLと固定電圧Vssとの間に接続される。
【0123】
したがって、データ読出時には、選択列のビット線BLには、選択メモリセル群全体の電気抵抗に応じたデータ読出電流Isが流れる。このため、図6に示したMTJメモリセルアレイを備えるMRAMデバイスにおけるデータ読出は、当該選択メモリセル群に含まれる1個の選択メモリセルの通過電流(電気抵抗)を検知するために、当該選択メモリセル群を通過するデータ読出電流Isに基づいて、リファレンスセルを設けないいわゆる「セルフリファレンス読出」によって実行される。
【0124】
より具体的には、たとえば米国特許第6,317,376B1号に開示されるように、1回のデータ読出動作内で、選択メモリセルに対して強制的に所定データを書込み、当該所定データの書込前後のそれぞれにおけるデータ読出電流を比較して読出データを確定し、さらに確定された読出データを選択メモリセルへ再書込することによって、上述のセルフリファレンス読出を実行することができる。
【0125】
一方、データ書込時におけるライトディジット線WDLおよびビット線BLへのデータ書込電流の供給は、図1から図3に示したMTJメモリセルアレイと同様に実行されるので、詳細な説明は繰り返さない。
【0126】
図7は、図6に示したMTJメモリセルアレイの構成を詳細に説明する平面および断面図である。
【0127】
図7を参照して、実施の形態1の変形例1に従うMTJメモリセルアレイのレイアウトは、図4との比較で理解されるように、ストラップSRPおよびアクセストランジスタATRの配置が、実施の形態1に従う構成と異なる。すなわち、ビット線BLとライトディジット線WDLとの交点の各々に対応して、MTJメモリセルとして機能するトンネル磁気抵抗素子TMRが配置される一方で、各メモリセル列において、4個(L個)のトンネル磁気抵抗素子TMRによって共有されるように、ストラップSRPが配置される。
【0128】
図7中のR−S断面図を参照して、アクセストランジスタATRのソース/ドレイン領域310に対応する活性層は、図4と同様に、行方向に延在して配置されてソース線SLとして作用する。ソース/ドレイン領域320は、コンタクトホール340を介して、複数のトンネル磁気抵抗素子TMRと結合されたストラップSRPと電気的に結合される。
【0129】
さらに、図4と同様に、アクセストランジスタATRのゲート領域330には、行方向に延在してワード線WLが配置される。また、ワード線WLとストラップSRPとの中間層には、ライトディジット線WDLが行方向に延在して配置されている。また、図7中のP−Q断面図については、図4中のP−Q断面図と同様であるので詳細な説明は繰り返さない。
【0130】
このように、実施の形態1の変形例1に従うMTJメモリセルアレイによれば、ストラップSRPを複数のトンネル磁気抵抗素子で共有する構成とすることにより、アクセストランジスタATRの配置個数を削減して小面積化を図ることができる。
【0131】
このような構成においても、メモリセル行およびメモリセル列(行ブロックRB単位で)を余分に設けて、形状ダミーセルSDCとして設けられた余剰のMTJメモリセルを含むMTJメモリセルを連続的に製造することによって、実施の形態1と同様に、MTJメモリセルアレイ内において、正規メモリセルのメモリセルパターンを均一化することができる。
【0132】
また、実施の形態1の変形例1に従うMTJメモリセルアレイを有するMRAM回路ブロックを備えたシステムLSIにおいて、図5で説明したのと同様の領域を用いて、形状ダミーセルSDCを配置することも可能である。このように、本願発明に従う形状ダミーセルの配置は、メモリセルアレイの構成にかかわらず同様に適用することができる。
【0133】
[実施の形態1の変形例2]
実施の形態1の変形例2においては、MTJメモリセルアレイを、複数のブロックに細分化した場合の形状ダミーセルの配置例が示される。
【0134】
図8は、実施の形態1の変形例2に従う形状ダミーセルの配置を示す概念図である。
【0135】
図8を参照して、MTJメモリセルアレイ10は、複数のメモリブロック11に分割配置される。各メモリブロック11において、正規メモリセルMCが行列状に配置される。これに対応して、ディジット線ドライブ回路15およびビット線ドライブ回路20,21についても、メモリブロック11にそれぞれ対応するように分割配置される。なお、MTJメモリセルアレイの構成は特に限定されず、たとえば図4または図7に示された構成を適用することができる。
【0136】
実施の形態1の変形例2に従う構成においては、形状ダミーセルSDCは、それぞれのメモリブロック11において、正規メモリセルMCと行方向および列方向に連続するように配置される。すなわちメモリブロック11ごとに形状ダミーセルSDCが独立に配置される。
【0137】
したがって、各メモリブロック11において、正規メモリセルMCおよび形状ダミーセルSDCが、均一なピッチで行列状に形成されている。この結果、各メモリブロック11において、メモリブロックの中央部分および周辺部分に位置する正規メモリセルMCのそれぞれを、図4に示したように、均一なメモリセルパターンので製造することができる。
【0138】
[実施の形態2]
実施の形態2においては、形状ダミーセルSDCのさらに効率的な配置方式について説明する。
【0139】
図9は、実施の形態2に従う形状ダミーの配置を示す概念図である。
図9を参照して、ディジット線ドライブ回路15には、図2に示したライトディジット線ドライブユニットWDUを構成するためのトランジスタ群が形成されるトランジスタパターン180が、メモリセル行ごとに設けられている。同様に、ビット線ドライブ回路20,21においても、ビット線ドライブユニットBDU,BDU♯を構成するトランジスタ群を形成するためのトランジスタパターン170が、メモリセル列ごとに設けられている。また、既に説明したように、メモリブロック上には、ソース線SLに相当する拡散層160が行方向に延在して形成されている。
【0140】
実施の形態2に従う構成においては、正規メモリセルMCに対応する形状ダミーセルSDCのみならず、周辺回路のトランジスタ群に対しても、形状ダミーが設けられている。さらに、各形状ダミーセルSDCは、正規メモリセルMCと同様の構造を必ずしも有していない。
【0141】
具体的には、ソース線SLに対応する拡散層160については、メモリブロック11の周辺領域において、拡散層160と連続するダミー活性領域165が1行分ずつ設けられている。同様に、トランジスタパターン170および180にしても、ダミー形状パターン175および185が、1列分または1行分設けられている。
【0142】
図10は、図9におけるV−W断面図である。
図10を参照して、V−W断面のW側においては、メモリブロック11の最端部に位置する正規メモリセルMCが示される。正規メモリセルMCは、既に説明したように、トンネル磁気抵抗素子TMRおよびアクセストランジスタATRを有する。
【0143】
ダミー活性領域165に設けられた拡散層を用いて、アクセストランジスタの形状ダミーATRdが設けられる。形状ダミーATRdは、正規メモリセル中のアクセストランジスタATRと同様の構造および寸法を有する。特に、ソース線SLの形状ダミーSLdとして設けられる拡散層は、行方向に延在して形成される。
【0144】
形状ダミーATRdの上層には、ライトディジット線WDLおよびトンネル磁気抵抗素子TMRのそれぞれの形状ダミーWDLdおよびTMRdが、正規メモリセルMCと同様の構造および寸法に従って設けられる。この結果、ダミー活性領域165には、正規メモリセルMCと同様の構造を有する形状ダミーセルSDCが配置されることになる。したがって、アクセストランジスタATR,ワード線WL、ソース線SL、およびライトディジット線WDLについても形状ダミーの配置によって、メモリブロック内での形状および寸法を均一化できる。
【0145】
トランジスタパターン170においては、ビット線ドライブユニットBDU,BDU♯を構成する複数のドライバトランジスタが配置される。図10には、代表的に、ソース/ドレイン領域311,321およびゲート領域331を有するドライバトランジスタDTr1が代表的に示される。複数のドライバトランジスタの上層には、ドライバトランジスタの電源配線DPL等が配置されている。
【0146】
さらに、トランジスタパターン170の上層部分を用いて、トンネル磁気抵抗素子の形状ダミーTMRdおよびストラップの形状ダミーSRPdが配置されている。この結果、正規メモリセルMCに対応する配線群、すなわち、ソース線SL、ワード線WLおよびライトディジット線WDLの形状ダミーが1行分余計に設けられている。これに対して、正規メモリセルMCにおいて形状の不均一性の懸念が大きい、トンネル磁気抵抗素子TMRおよびストラップSRPについては、より多数の3行分の形状ダミーが設けられている。
【0147】
このような構成とすることにより、形状ダミーの配置による面積ペナルティを抑制したうえで、正規メモリセルMCの均一性を確保するための形状ダミーを効率的に配置することが可能となる。なお、図9および図10については、行方向に関する形状ダミー部分について説明したが、列方向に対する形状ダミーについても同様に設計することが可能である。
【0148】
また、図9および図10においては、図8に示された構成およびMTJメモリセルアレイが複数のメモリブロック11に細分化された場合における形状ダミーの配置について説明したが、図1に示したような、メモリブロックへの分割構成を有さないMTJメモリセルアレイに対しても、同様の構成を適用することが可能である。
【0149】
[実施の形態2の変形例]
実施の形態2の変形例においては、拡散層に形成されたソース線SLの低抵抗化と、正規メモリセルの均一的な製造とを両立することが可能な構成について説明する。
【0150】
図11および図12は、実施の形態2の変形例に従う形状ダミーの配置を示す概念図である。
【0151】
図11を参照して、メモリブロック11の境界部に相当する領域に、ダミー列領域200が配置される。その他の部分の構成は、図8と同様であるので詳細な説明は繰り返さない。
【0152】
図12を参照して、実施の形態2の変形例に従う構成においても、図9に示した実施の形態2に従う構成と同様に、形状ダミー165,175,185が配置されている。ダミー列領域200以外の部分の構造については、図9および図10に示したのと同様であるので、詳細な説明は繰り返さない。
【0153】
次に、メモリアレイ領域におけるダミー列部分の構成について、図13を用いて詳細に説明する。
【0154】
図13は、ダミー列領域200の構造を説明するための列方向に沿った断面図である。図13(a)には、ダミー列領域200の断面図が示され、図13(b)には、正規メモリセル配置部分における列方向に沿った断面図が示される。
【0155】
図13(b)を参照して、正規メモリセル部分では、図3に示したR−S断面と同様に、下層側から順にアクセストランジスタATR(ソース線SLおよびワード線WLを含む)、ライトディジット線WDL、ストラップSRP、トンネル磁気抵抗素子TMRおよびビット線BLが形成されている。
【0156】
これに対して、図13(a)に示されるダミー列領域200においては、ビット線BLと同一の金属配線層を用いて、列方向に延在したシャント用配線210が配置される。さらに、その下層には、トンネル磁気抵抗素子およびストラップの形状ダミーTMRdおよびSRPdが設けられる。
【0157】
同様に、下層側においても、アクセストランジスタの形状ダミーATRdが、正規メモリセル部分のアクセストランジスタATRとの間で、行方向に延在して配置されるワード線WLおよびソース線SL(拡散層)を共有するように配置されている。すなわち、ワード線WLおよびソース線SLは、ダミー列領域200においても、正規メモリセル部と連続的に配置されている。同様に、ライトディジット線WDLについても、正規メモリセル部と連続的に配置されている。この結果、ダミー列領域200を設けても、MTJメモリセルの連続的な配置が確保されるので、正規メモリセルMCを均一に製造できる。
【0158】
ダミー列領域200においては、さらに、ソース線SLとシャント用配線210の間を電気的に結合するために設けられたコンタクトホール225に金属膜が形成される。この結果、拡散層に形成されたソース線SLは、金属配線210によってシャントされて低抵抗化を図ることができる。これにより、データ読出時における動作の高速化が可能となる。
【0159】
このように、実施の形態2の変形例に従う構成においては、ソース線SLの低抵抗化を図ったうえで、正規メモリセルMCおよび対応する配線群を均一に製造するための形状ダミーについても、効率的に配置することができる。
【0160】
[実施の形態3]
実施の形態3においては、MRAMデバイスの製造工程で使用される磁界印加装置の構成について説明する。既に説明したように、MRAMデバイスの製造工程においては、図39〜図43に示された固定磁化層FLを所定方向に磁化するための磁化工程が必要となる。
【0161】
図14は、実施の形態3に従う磁界印加装置の構成を示す概念図である。
図14を参照して、実施の形態3に従う磁界印加装置510は、ループ状に形成され、かつその一部分が切除されるように構成されたソレノイドコイル520を有する。磁界印加装置510は、ソレノイドコイル520に所定電流を供給することにより、ソレノイドコイル520の切除部分に生じた間隙部に、当該所定電流に応じた所定磁界525を発生することができる。すなわち、所定磁界525は、ソレノイドコイル520への供給電流によって微調整可能である。
【0162】
一方、ウェハ500上には、磁化対象となるMRAMデバイスまたはシステムLSIが形成されたチップ100が複数個含まれている。さらに、磁界印加装置510の位置制御を行なう磁界印加装置位置制御部530および、ウェハ500の位置制御を行なうウェハ位置制御部540の少なくとも一方を設けることにより、磁界印加装置510およびウェハ500の少なくとも一方をスキャン(走査)可能な構成となっている。
【0163】
図15は、図14に示した磁界印加装置を用いたチップの磁化工程を説明する概念図である。
【0164】
図15を参照して、ウェハ500上のチップ100に対する磁化工程は、ソレノイドコイル520の間隙部に発生する所定磁界525によって実行される。したがって、磁化工程の対象となるチップ100に対して、ソレノイドコイル520の間隙部を接近させることにより、所定磁界525により磁化工程を実行できる。
【0165】
このような磁化工程は、図14に示された磁界印加装置位置制御部530およびウェハ位置制御部540のうちの少なくとも一方によって、磁界印加装置510とウェハ500との間の相対的な位置関係を制御することによって実行される。すなわち、任意のチップ100をソレノイドコイル520の間隙部へ移動させることができる。
【0166】
このように、ソレノイドコイル520の間隙部に磁化工程で使用する所定磁界を発生させる機構とすることにより、ウェハ500単位ではなく、チップ100単位での磁化を行なうことができる。この結果、磁界印加装置510をウェハ500のサイズに関わらず小型化することが可能となる。言い換えれば、ウェハ500単位で同様の磁化工程を行なう場合には、複数のチップ100を一括して磁化可能な一方で、磁界印加装置の大型化を招き、さらには、ウェハ500の直径に応じて磁界印加装置側に調整が必要となる。
【0167】
以上説明したように、実施の形態3に従う構成によれば、磁界印加装置の小型化、および同一チップ上の複数チップに対する選択的な磁界印加が可能となる。
【0168】
[実施の形態3の変形例]
実施の形態3の変形例においては、複数のウェハに磁界を印加するための磁界印加装置の構成を説明する。
【0169】
図16および図17は、実施の形態3の変形例に従う磁界印加装置の構成例を示す概念図である。
【0170】
図16を参照して、実施の形態3の変形例に従う磁界印加装置は、ウェハ500の直径よりも大きな間隙部を有するソレノイドコイル520aを備える。ソレノイドコイル520aは、積重ねられた複数個のウェハ500に対して同時に所定磁界を印加することが可能な厚みをもって構成されている。
【0171】
このような構成とすることにより、図14と同様に、磁界印加装置位置制御部530およびウェハ位置制御部540の少なくとも一方を設けることによって、ウェハ500およびソレノイドコイル520aのいずれか一方を移動させて、複数のウェハに対して同時に所定磁界525を印加することができる。したがってMRAMデバイスの磁化工程におけるスループットを向上させ、生産性を向上させることができる。
【0172】
あるいは、図17に示されるように、より薄型のソレノイドコイル520bによって所定磁界525を印加する構成とすることもできる。すなわち、図17に従う構成においては、ソレノイドコイル520bは、積重ねられた複数個のウェハ500のうちの一部に対して所定磁界の印加が可能な厚みをもって構成されている。
【0173】
図17に従う構成においては、ソレノイドコイル520bは、磁界印加装置位置制御部530によって、2軸方向に移動可能であり、ウェハ500は、ウェハ位置制御部540によって同様に2軸方向に移動可能である。また、図15および図16と同様に、磁界印加装置位置制御部530およびウェハ位置制御部540の一方のみを配置する構成とすることもできる。
【0174】
このような構成とすることにより、同一ウェハ上の複数チップを同時に磁化するとともに、図16に示した磁界印加装置と比較して小型化を図ることが可能である。
【0175】
[実施の形態4]
実施の形態4においては、複数のMTJメモリセルアレイを備えるシステムLSIについて、実施の形態3で説明した磁化工程を効率的に実行可能とする設計手法について説明する。
【0176】
図18は、複数のMTJメモリセルアレイを備える半導体集積回路装置の実施の形態4に従う第1の構成例を示す概略図である。
【0177】
図18を参照して、実施の形態4に従う半導体集積回路装置の第1の構成例として示されるシステムLSI100は、複数のMRAM回路ブロック110a〜110fを備える。MARM回路ブロック110a〜110fの各々は、図1に示したMTJメモリセルアレイ10と同様に構成された、MTJメモリセルが行列状に配置されるMTJメモリセルアレイ10a〜10fをそれぞれ含む。
【0178】
MTJメモリセルアレイ10a〜10fのそれぞれに対応して、図1で説明したような周辺回路部分が同様に配置されるが、図18においては、代表的に行デコーダ13および列デコーダ14の配置を示している。なお、実施の形態4に従う構成においては、MTJメモリセルアレイ10a〜10fの各々に対するダミー形状セルの配置は必ずしも必要ではない。
【0179】
既に説明したように、MTJメモリセルである正規メモリセルMCは、記憶データのレベルに応じて、磁化容易軸(EA)に沿って正方向あるいは負方向のいずれかに磁化されるトンネル磁気抵抗素子TMRを備える。また、各正規メモリセルMCに対して、磁化容易軸方向に沿ったデータ書込磁界を与えるためのビット線BLと、磁化困難軸方向に沿った磁界を発生するためのライトディジット線WDLとが配置される。すなわち、データ書込時に、ビット線BLには、書込データレベルに応じて異なる方向のデータ書込電流が選択的に流され、ライトディジット線WDLには、書込データレベルによらず固定方向のデータ書込電流が選択的に流される。
【0180】
システムLSI100においては、MARM回路ブロック110a〜110fの各々において、ライトディジット線WDLおよびビット線BLをそれぞれ選択するための行デコーダ13および列デコーダ14の配置は固定されている。図18の例では、行デコーダ13は、対応するMTJメモリセルアレイの左横側に配置され、列デコーダ14は、対応するMTJメモリセルアレイの上側に配置されている。
【0181】
このような構成では、MRAM回路ブロック110a〜110fの各々において、ライトディジット線WDLおよびビット線BLの配置方向のみならず、それぞれをデータ書込時に流れる電流方向についても共通となる。この結果、同一システムLSI100中(すなわち同一チップ中)に配置された複数のMTJメモリセルアレイ10a〜10fの各々において、MTJメモリセル(トンネル磁気抵抗素子TMR)の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンが決定される。
【0182】
このような構成とすることにより、実施の形態4に従う構成においては、同一のシステムLSI100上、すなわち同一チップ上に形成された複数のMTJメモリセルについて、トンネル磁気抵抗素子TMR中の固定磁化層FLを一括して磁化することができる。なお、このような磁化工程は、実施の形態3およびその変形例に示した磁界印加装置によって、効率的に実行することができる。
【0183】
図19には、実施の形態4に従う半導体集積回路装置の第2の構成例に従うシステムLSI101でのメモリセル配置例が示される。
【0184】
システムLSI101では、MTJメモリセルアレイ10a〜10fの各々には、長方形や楕円形状等の線対称かつ点対称の形状(「完全対称形状」とも称する)を有するMTJメモリセルが配置される。
【0185】
完全対称形状のMTJメモリセルにおいては、データ書込時におけるトンネル磁気抵抗素子TMR(自由磁化層VL)での磁極の回転方向に制約がないため、ビット線BLおよびライトディジット線WDL上をそれぞれ流れるデータ書込電流の方向の組合せに特に制約がない。したがって、図19に示されるように、同一チップ中のMTJメモリセルアレイ10a〜10fの各々において、ライトディジット線WDLおよびビット線BLの配置方向を揃えて、MTJメモリセル(トンネル磁気抵抗素子TMR)の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンが決定される。
【0186】
逆に言えば、完全対称形状のMTJメモリセルに対しては、ライトディジット線WDLおよびビット線BLの配置方向が揃う範囲内であれば、行デコーダ13および列デコーダ14は自由に配置できるので、レイアウト設計の自由度が向上する。すなわち、図19の構成例では、ライトディジット線WDLを選択するための行デコーダ13は、対応するMTJメモリセルの左横側あるいは右横側のいずれにも配置可能であり、ビット線BLを選択するための列デコーダ14は、対応するMTJメモリセルの上側あるいは下側のいずれにも配置可能である。
【0187】
図20は、MTJメモリセル形状のバリエーションを示す概念図である。
図20(a)には、磁化特性の安定化を図るために、長方形に突起が付加された形状のMTJメモリセルが示される。このようなMTJメモリセルでは、磁化容易軸は、長方形の長辺方向に沿っている。このように点対称でも線対称でもない形状(「非対称形状」とも称する)のMTJメモリセルが配置されたシステムLSIにおいては、データ書込時におけるトンネル磁気抵抗素子TMRでの磁極の回転方向が限定されるケースがある。このようなケースでも、図18に示したような配置を実現することによって、各MTJメモリセルアレイにおいて、MTJメモリセル(トンネル磁気抵抗素子TMR)の磁化容易軸が同一方向に沿うように、MTJメモリセルを配置できる。図示しないが、非対称形状のMTJメモリセルとしては、ブーメラン型やL字型等の形状も適用することができる。
【0188】
図20(b)および(c)には、点対称ではあるが線対称ではない形状(「点対称形状」とも称する)のMTJメモリセルの代表例が示される。これらのMTJメモリセルにおいても、磁化容易軸は、長辺方向に沿っている。点対称形状のMTJメモリセルにおいても、データ書込時におけるトンネル磁気抵抗素子TMRでの磁極の回転方向が限定され得る。すなわち、書込データの各レベルにおいて、ビット線BL上のデータ書込電流に対するライトディジット線WDL上のデータ書込電流の方向を固定する必要が生じる可能性がある。
【0189】
図21には、点対称形状のMTJメモリセルを含むシステムLSI102が、実施の形態4に従う半導体集積回路装置の第3の構成例に従う半導体集積回路装置として示される。
【0190】
システムLSI102は、上述した点対称形状のMTJメモリセルにおけるデータ書込電流方向の制約を考慮した構成を有している。すなわち、システムLSI102においては、同一チップ中に配置された複数のMTJメモリセルアレイ10a〜10fに対する、行デコーダ13および列デコーダ14の配置方向は、互いに点対称な2種類(図19ではMTJメモリセルアレイ10aおよび10fのそれぞれにおける配置方向)のいずれかに限定される。
【0191】
このような構成とすることにより、各MTJメモリセルアレイにおいて、書込データの各レベルにおいて、ビット線BL上のデータ書込電流に対するライトディジット線WDL上のデータ書込電流の方向を固定した上で、ライトディジット線WDLおよびビット線BLの配置方向を揃えて、MTJメモリセル(トンネル磁気抵抗素子TMR)の磁化容易軸が同一方向に沿うように配置することができる。
【0192】
なお、点対称形状のMTJメモリセルであっても、データ書込時におけるトンネル磁気抵抗素子TMRでの磁極の回転方向が限定されない場合には、図18に示したのと同様の自由度で行デコーダ13および列デコーダ14を配置することが可能である。
【0193】
特に、点対称形状のMTJメモリセルについては、MTJメモリセルアレイ内で図22に示すような効率的な配置とすることが可能である。
【0194】
図22は、MTJメモリセルアレイにおける点対称形状を有するMTJメモリセルの効率的な配置を示す図である。
【0195】
図22を参照して、連続的に配置された点対称形状のMTJメモリセルは、図4と同様の平面図および断面図によって示されている。図22の構成においては、MTJメモリセルの平面形状のみが図4と異なり、MTJメモリセルに対応する信号線群や断面構造については、図4と同様である。
【0196】
点対称形状のMTJメモリセルは、MTJメモリセルアレイ全体で、さらには同一チップ内で磁化容易軸の方向が揃う様に配置される一方で、MTJメモリセルアレイ内においては、隣接するライトディジット線WDLに対応するMTJメモリセル同士が互いに線対称の関係となるように、互いに逆方向に配置される。これに対して、同一のライトディジット線WDLに対応するMTJメモリセル同士は、互いに同一方向に配置されている。
【0197】
既に説明したように、ライトディジット線WDL上のデータ書込電流Ipは、書込データに応じて方向を制御する必要がないので、ライトディジット線のドライバ(図2に示したライトディジット線ドライブユニットWDUに相当)は、ライトディジット線WDLの両端のいずれか一方にのみ設ければ足りる。したがって、当該ドライバをライトディジット線WDLの一端および他端に対応して、ライトディジット線WDL1本ごとに交互に配置すれば、その配置を効率化することが可能となる。
【0198】
このように効率的なライトディジット線ドライバの配置を実現した場合に、点対称型のMTJメモリセルを一様な方向に配置すれば、ライトディジット線WDL1本ごとに、トンネル磁気抵抗素子TMRでの磁極の回転方向が反対方向となってしまい、データ書込特性が不均一化されるおそれがある。したがって、点対称型のMTJメモリセルについては、図22に示すような交互配置とすることによって、データ書込特性の安定化と、ライトディジット線ドライバの効率的な配置とを両立することができる。
【0199】
さらに、点対称形状の異方向性によって、隣接するライトディジット線WDLから印加された磁界に対しては、磁極方向が回転し難くなり、データ誤書込の発生が抑制される。
【0200】
なお、MTJメモリセルの形状としては、図20(d)に示したT字型や図示しないU字型等の線対称ではあるが点対称でない形状(「線対称形状」とも称する)も考えられる。線対称形状のMTJメモリセルに対しても、トンネル磁気抵抗素子TMRでの磁極の回転方向の制約に応じて、図18、図19および図21のいずれかと同様の配置を適用して、MTJメモリセル(トンネル磁気抵抗素子TMR)の磁化容易軸が同一方向に沿った配置を実現できる。
【0201】
すなわち、実施の形態4に従う構成においては、MTJメモリセルの形状に限定されず、同一チップ上に配置された複数のMTJメモリセルアレイについて、MTJメモリセル(トンネル磁気抵抗素子TMR)の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンを決定する。これにより、当該チップ上の複数のMTJメモリセルについて、トンネル磁気抵抗素子TMR中の固定磁化層FLの磁化工程を効率化することができる。
【0202】
なお、同一チップ上に配置されるMTJメモリセルであっても、単なる形状ダミーとして配置されたもの、あるいは、米国特許第6,324,093号に開示されるような、電界印加によるトンネル膜破壊有無によってデータを永久的に記憶するOTP(One-Timing-Programming)素子として配置されたもののように、磁化方向に応じたデータ記憶を実行しないMTJメモリセルについては、固定磁化層を所定方向に磁化する必要がない。したがって、これらのMTJメモリセルの配置方向は特に限定する必要がない。言換えれば、実施の形態4に従う構成においては、同一チップ内で磁化方向に応じたデータ記憶を実行する複数のMTJメモリセルの配置方向(磁化容易軸方向)を揃えることによって、固定磁化層FLの磁化工程を効率化することを目的とするものである。
【0203】
なお、MRAM回路ブロックに加えて他の機能ブロックを備えるシステムLSI(半導体集積回路装置)のみならず、複数のMTJメモリセルアレイを内包するMRAMデバイス(半導体記憶装置)についても、同様の構成を適用することができる。この結果、複数のMTJメモリセルアレイを同一チップ内に含む半導体装置の製造工程を効率化することが可能となる。
【0204】
[実施の形態5]
実施の形態5においては、磁気的ノイズによるデータ誤書込を防止するための、MRAMデバイスにおける配線設計ルールについて説明する。
【0205】
図23は、メモリアレイに作用する磁気的ノイズ源を説明する概念図である。
MRAMデバイスが搭載されたシステムLSI等においては、他の内部回路620a,620bに対応して配置された配線が存在する。これらの配線のうち、メモリセルアレイ10の上部あるいは下部領域において、ビット線BLまたはライトディジット線WDLと同一方向に設けられる配線610a,610bが、代表的な磁気的ノイズ源となる。配線610a,610bは、電源配線、信号配線、およびデータ線等を総括的に示すものであり、定常的あるいは過渡的な電流が通過する。
【0206】
図24は、MTJメモリセルに対する配線からの磁気的ノイズの作用を説明する概念図である。
【0207】
図24を参照して、MTJメモリセルアレイ10内に配置された複数の正規メモリセルMCに対しては、データ書込電流を供給するためのライトディジット線WDLおよびビット線BLが配置されている。既に説明したように、アクセス対象に選択された選択メモリセルMC♯に対応する、ライトディジット線WDLおよびビット線BLに対してデータ書込電流がそれぞれ供給される。具体的には、選択行のライトディジット線WDLへは、選択行のメモリセル群に対して磁化困難軸(HA)に沿った磁界を生じさせるための所定方向の電流が供給される。また、選択列のビット線BLへは、選択列のメモリセル群に対して磁化容易軸(EA)に沿った磁界を生じさせるための書込データに応じた方向の電流が、ビット線ドライバBDU,BDU♯によって供給される。
【0208】
これにより、選択メモリセルMC♯には、磁化容易軸(EA)方向および磁化困難軸(HA)方向の両方に所定のデータ書込磁界が印加される。この結果、これらのデータ書込磁界の和が、図41に示したアステロイド特性線の外側領域に達することにより、選択メモリセルMC#へデータ書込が実行される。
【0209】
MTJメモリセルアレイ近傍の配線610は、たとえば図23に示された配線610a,610bを総称したものであり、データ書込磁界を生じさせるための配線、すなわちビット線BLおよびライトディジット線WDLを除く配線を総称するものである。
【0210】
このような、配線610を通過する定常的あるいは過渡的な電流Ins(以下、「ノイズ電流」とも称する)によって、磁気的ノイズH(ns)が発生してしまう。すなわち、ノイズ電流Insによって生じた磁気的ノイズH(ns)が、各正規メモリセルMCへ作用する。この結果、特に、配線610と近接し、かつ選択メモリセルMC♯と同一のメモリセル列または同一メモリセル行に属する非選択メモリセルにおいて、データ誤書込の危険性が高まってしまう。
【0211】
図25には、配線610上のノイズ電流Insを制限するための構成が示される。図25においては、内部回路620は、配線610の電圧を駆動する機能を有する回路として示される。
【0212】
図25を参照して、内部回路620は、論理ゲート621と、電流源622,626と、PチャネルMOSトランジスタ624と、NチャネルMOSトランジスタ628とを有する。
【0213】
電流源622およびPチャネルMOSトランジスタ624は、電源電圧Vccと配線610との間に直列に配置され、電流源626およびNチャネルMOSトランジスタ628は、接地電圧GNDと配線610との間に直列に配置される。PチャネルMOSトランジスタ624およびNチャネルMOSトランジスタ628の各ゲートには、論理ゲート621の出力が与えられる。したがって、内部回路620は、最終段の論理ゲート621の出力に応じて、配線610を電源電圧Vccおよび接地電圧GNDのいずれかへ駆動できる。
【0214】
このような構成では、配線610上のノイズ電流Insを、電流源622,626の供給電流量に応じて制限することができる。
【0215】
また、配線610が定常電流を伝達するのではなく、電圧信号を伝達する場合には、配線610上のノイズ電流Insは、当該電圧信号の駆動時に生じる充電電流または放電電流に相当する。この場合には、電流源622,626の配置を省略し、PチャネルMOSトランジスタ624およびNチャネルMOSトランジスタ628の電流駆動力を制限することによって、配線610の電圧の立上り/立下り速度を低下させて、ノイズ電流Insを抑制することも可能である。トランジスタの電流駆動力は、トランジスタサイズ(ゲート長およびゲート幅の比)の設計によって調整することができる。
【0216】
図26は、図24に示された配線群の配置を説明する断面図である。
図26を参照して、正規メモリセルMCは、既に説明したように、アクセストランジスタATRと、トンネル磁気抵抗素子TMRとを含む。アクセストランジスタATRは、ソース領域310と、ドレイン領域320と、ゲート領域330とを有し、ゲート領域330には、ワード線WLが形成される。さらに、ドレイン領域320は、ストラップSRPを介してトンネル磁気抵抗素子TMRと接続される。ビット線BLは、トンネル磁気抵抗素子TMRの直上の金属配線層に設けられ、トンネル磁気抵抗素子TMRと電気的に結合される。また、ライトディジット線WDLは、トンネル磁気抵抗素子TMRの直下の金属配線層に設けられる。なお、実施の形態1では、アクセストランジスタATRのソース領域310を接地電圧GNDと結合するためのソース線SLを拡散層を延在させて形成する構成例を示したが、図26に示すように、ソース線SLを金属配線として設ける構成も可能である。
【0217】
これらのMTJメモリセルに直接作用する配線群の他にも、複数の配線が、他の金属配線層を用いて設けられる。たとえば、ライトディジット線WDLの下層側に位置する金属配線層ML0,ML1,…を用いて、その他の金属配線が設けられる。あるいは、ビット線の上層側に形成される金属配線層MU0,MU1,…についても、その他の用途の配線を配置することができる。
【0218】
なお、各金属配線層は、より上層側、あるいは下層側に位置するほど、相対的に広い配線幅を確保することができる。たとえば、金属配線層MU0よりも上層側の金属配線層MU1に形成される金属配線は、金属配線層MU0に配置された金属配線よりも、より広い配線幅を確保することが可能である。同様に、金属配線層ML0とML1とを比較すれば、金属配線層ML1に配置される金属配線は、金属配線層ML0に配置される金属配線よりも広い配線幅を確保することができる。
【0219】
図27は、実施の形態5に従う配線設計ルールを説明する第1の概念図である。
【0220】
図27を参照して、ビット線BLよりも上層側の金属配線層MU0もしくはMU1に、配線610が配置される。配線610とトンネル磁気抵抗素子TMRとの距離はr1であり、配線610上のノイズ電流Insによって、トンネル磁気抵抗素子TMRに磁気的ノイズはH(ns)が作用する。
【0221】
同様に、配線610♯は、ライトディジット線WDLよりも下層側の金属配線層ML0またはML1を用いて配置される。配線610♯からトンネル磁気抵抗素子TMRまでの距離はr2で示され、配線610♯上のノイズ電流Ins♯によって、磁気的ノイズH(ns)♯がトンネル磁気抵抗素子TMRに作用する。
【0222】
一方、ビット線BLからトンネル磁気抵抗素子TMRまでの距離はrで示され、ビット線BLを通過するデータ書込電流Iwによって、トンネル磁気抵抗素子TMRに作用するデータ書込磁界はH(w)で示されるものとする。
【0223】
トンネル磁気抵抗素子TMRにおいて、データ誤書込が発生しないためには、少なくとも、データ書込磁界H(w)が、磁気的ノイズH(ns)およびH(ns)♯の和よりも大きいことが必要とされる。このような関係を満足するために、MTJメモリセルに直接作用する配線群以外の配線610,610♯の配置ルールとして、これらの配線とトンネル磁気抵抗素子との距離r1,r2と、配線610および610♯のそれぞれの通過電流I(ns),I(ns)♯の間に、(1)式の関係を満足することが必要となる。
【0224】
(Iw/r)>(Ins/r1)+(Ins♯/r2) … (1)
あるいは、データ誤書込が発生しない磁気的ノイズの許容値に相当する所定強度Hnrを用いて、(2)式の配線設計ルールが導かれる。
【0225】
(Ins/r1)+(Ins♯/r2)<Hnr … (2)
ここで、所定強度Hnrは、各MTJメモリセルにおいて、隣接するMTJメモリセルに正規のデータ書込磁界が印加された場合でも、所定強度Hnrの磁界の印加によってトンネル磁気抵抗素子TMRの磁化方向が更新されないレベルに設定される。すなわち、所定強度Hnrは、隣接するMTJメモリセルに正規のデータ書込磁界が印加された場合における、図41に示したアステロイド曲線に対するマージンに相当する。
【0226】
なお、(1),(2)式中において、データ書込電流Iwおよび配線610,610♯のノイズ電流Ins,Ins♯は、対応する配線の配線幅、抵抗率、膜厚等のパラメータにも依存するが、図25に示した構成によっても調整可能である。したがって、これらの配線パラメータと、配線の配置箇所、すなわち金属配線層の選択によって、上記(1),(2)式を満足するような、配線設計ルールを実現することが可能となる。
【0227】
図28は、実施の形態5に従う配線設計ルールを説明する第2の概念図である。
【0228】
図28を参照して、配線設計ルールには、さらに、ノイズ発生源となる配線610とMTJメモリセル(トンネル磁気抵抗素子TMR)との位置関係を盛り込むことができる。
【0229】
図28において、配線610とトンネル磁気抵抗素子TMRとを結ぶ直線と、トンネル磁気抵抗素子TMRの法線方向との成す角度θは、データ書込磁界印加における両者の相対的な角度ずれを示すパラメータとなる。たとえば、トンネル磁気抵抗素子TMRに十分なデータ書込磁界を印加するためのビット線BLは、トンネル磁気抵抗素子TMRの直下(すなわちθ=0°)に配置される。
【0230】
角度θをパラメータとすると、配線610からの磁気的ノイズH(ns)について、データ誤書込を引き起こす成分、すなわち磁化容易軸方向に作用する成分H(ns)wは、H(ns)w=H(ns)・cosθで与えられる。したがって、メモリセルアレイの上部および下部領域に配置される配線610については、少なくともMTJメモリセルの直上および直下領域を避けて、すなわち上記の角度θ≠0°となるように配置することによって、MTJメモリセルへ作用する磁気的ノイズを軽減できる。
【0231】
角度θを考慮して上記(2)式を拡張することによって、配線設計パラメータを表現する(3)式を得ることができる。
【0232】
Σ{H(ns)w}=Σ{(Ins/rn)・cosθ}<Hnr …(3)
(3)式によって、任意のMTJメモリセル(トンネル磁気抵抗素子TMR)に対して、ノイズ源となる配線610からの実効的な磁気的ノイズH(ns)wの総和が所定強度Hnrを超えているか否かによって、データ誤書込の発生の危険性を評価できる。
【0233】
上述したように、(3)式中において、Insは、ノイズ源となる1本の配線610上のノイズ電流を示し、rnは、当該配線610とトンネル磁気抵抗素子TMRとの間の距離を示し、θは、当該配線610とトンネル磁気抵抗素子TMRとの相対的な角度ずれを示しておいる。
【0234】
また、(1)〜(3)式においては、各時間すなわち同一タイミングにおける磁気的ノイズH(ns),H(ns)wの総和が評価される。したがって、磁気的ノイズが相対的に大きいノイズ配線間で、ノイズ電流が発生する位相(期間)が異なる様に設計することは、磁気的ノイズ抑制に効果がある。たとえば、データ書込用の内部回路と、データ読出用の内部回路とでは、その活性化期間の違いによってノイズ電流が生じる位相も異なってくる。すなわち、磁気的ノイズの発生タイミングについても考慮して、配線の配置を設計することが望ましい。
【0235】
また、同時に発生する磁気的ノイズであっても、配線の位置関係によっては、MTJメモリセル(トンネル磁気抵抗素子TMR)に対して、互いに打ち消し合うように作用させることができる。たとえば、MTJメモリセルからみて上側
(あるいは下側)に位置する2本の配線610において、それぞれの配線上のノイズ電流が互いに反対方向であれば、発生する磁気的ノイズはMTJメモリセルにおいて、互いに打ち消し合う。また、MTJメモリセルからみて上側および下側にそれぞれ位置する2本の配線610において、それぞれの配線上のノイズ電流が互いに同一方向であれば、発生する磁気的ノイズはMTJメモリセルにおいて、互いに打ち消し合う。
【0236】
このように、上記の(1)〜(3)式については、磁気的ノイズの発生タイミングおよびMTJメモリセルへ作用する磁界方向も考慮して、MTJメモリセルへのデータ誤書込の発生の危険性を評価する必要がある。
【0237】
なお、図26〜図28においては、ノイズ源となる配線がビット線BLと同一方向に沿って配置されるケース、すなわちトンネル磁気抵抗素子TMRに対して磁化容易軸(EA)方向に沿った磁気的ノイズを発生する場合について説明したが、同様の配線設計ルールは、ライトディジット線WDLに沿った方向に配置される配線群、すなわちトンネル磁気抵抗素子TMRにおいて磁化困難軸(HA)に沿った磁気的ノイズを発生させる配線群についても同様に適用することが可能である。
【0238】
図29および図30には、配線610,610♯が、ライトディジット線WDLと同一方向に配置される場合の構成例が示される。
【0239】
図29には、配線610,610♯がライトディジット線WDLの直上および直下領域に配置された構成例が示され、図30には、配線610,610♯がライトディジット線WDLと相対的な角度のずれを有するように配置された構成例が示される。
【0240】
これらの場合においても、ビット線BLよりも上層側に配置された配線610からの磁気的ノイズH(ns)およびライトディジット線WDLよりも下層側に配置された配線610♯からの磁気的ノイズH(ns)♯について、その配線設計を、図26〜図28ならびに(1)〜(3)式で説明したのと同様とすることによって、同様の効果を得ることができる。
【0241】
[実施の形態5の変形例]
図31は、実施の形態5の変形例に従う配線設計ルールを示す概念図である。
【0242】
図31を参照して、MTJメモリセルに直接作用する配線群以外の配線は、MTJメモリセルアレイの直下領域および直上領域を用いて配置される配線610,610♯と、MTJメモリセルアレイの直下領域および直上領域を回避して配置される配線630,640とに分類される。配線610,610♯,630および640は、信号線ドライバ615,615♯、635および645によってそれぞれ駆動されている。
【0243】
さらに、MTJメモリセルアレイの直下領域および直上領域を用いて配置される配線610,610♯は、実施の形態5で説明した通過電流量およびトンネル磁気抵抗素子TMRとの距離に着目した配線設計ルールを満たしたうえで、少なくとも、トンネル磁気抵抗素子TMRの直上の配線領域(ビット線BLが配置される金属配線層)およびトンネル磁気抵抗素子TMRの直下の金属配線層(ライトディジット線WDLが配置される金属配線層)を用いることなく、すなわち、図21および図22における金属配線層ML0よりも下層側またはMU0よりも上層側に形成される。
【0244】
さらに、配線610,610♯としては、MTJメモリセルの行または列に対応して設ける必要がある配線のみを配置することとする。たとえば、配線610,610♯としては、ソース線SLの低抵抗化を図るためのシャント用配線や、ワード線WL、ビット線BL、ライトディジット線WDLが階層的に構成される場合におけるメインワード線、メインビット線、メインライトディジット線等の上位配線が適用される。
【0245】
その他の、MTJメモリセルの行または列に対応して設ける必要がない配線については、配線630,640のように、MTJメモリセルアレイの直上領域あるいは直下領域を回避して配置される。また、データ書込用の配線(ビット線BLおよびライトディジット線WDL)以外の配線については、メモリセルアレイの直下領域および直上領域においては、配線の種類を問わず、データ書込用の配線と同一の配線層を避けて配置する。
【0246】
このような配線設計ルールを適用することにより、MTJメモリセルアレイ内のMTJメモリセルに対して、データ誤書込の原因として作用する磁気的ノイズの悪影響を抑制することができる。
【0247】
[実施の形態6]
MRAM回路ブロックを含む複数の回路ブロックを備えたシステムLSI(半導体集積回路装置)においては、これらの回路ブロックに対して電気的にコンタクトするための信号配線や電源配線等の電気経路を設ける必要がある。実施の形態6においては、これらの電気経路についての、MRAM回路ブロックへの磁気的ノイズを考慮した配置例を説明する。
【0248】
図32は、実施の形態6に従うシステムLSIの第1の構成例を説明する概略図である。
【0249】
図32を参照して、実施の形態6に従うシステムLSI700は、複数の回路ブロック701、702および710を備える。特に、回路ブロック710は、MTJメモリセルアレイ(図示せず)を内包したMRAM回路ブロックであるものとする。
【0250】
配線711、712は、MRAM回路ブロック710と回路ブロック701,702との間に、これらの回路ブロック間で信号やデータ等の情報を授受するための電気経路として設けられる。一方、回路ブロック701と702との間で信号やデータ等の情報を授受するための電気経路として設けられる配線713は、MRAM回路ブロック710の上部領域および下部領域を避けて配置される。特に、配線713は、MRAM回路ブロック710中のMTJメモリセルアレイの位置を考慮して、その配置が決定される。
【0251】
このような構成とすることにより、ノイズ源となる配線713からのMRAM回路ブロック710に対する磁気的ノイズの影響を軽減することができる。
【0252】
図33は、実施の形態6に従うシステムLSIの第2の構成例を説明する概略図である。図33においては、特に、複数の回路ブロック間で共有される電源配線の配置が示される。
【0253】
図33を参照して、電源配線720は、回路ブロック701,702およびMRAM回路ブロック710に対して共通に設けられる。電源配線720と接地電圧GNDの間には、ピーク電流を抑制し、電源電圧レベルを安定化するためのキャパシタ722,724が設けられる。電源配線720についても、MRAM回路ブロック710の上部領域および下部領域を避けるように、その配線パターンが設計される。
【0254】
このような構成とすることにより、ノイズ源となる電源配線720からのMRAM回路ブロック710に対する磁気的ノイズの影響を軽減することができる。このような電源配線は、MRAM回路ブロック中にも配置する必要があるので、図34を用いて、MRAM回路ブロック中における電源配線の配置例を説明する。
【0255】
図34を参照して、MRAM回路ブロック710は、電源配線725と、複数のMTJメモリセルアレイ726と、周辺回路727とを含む。周辺回路727は、たとえば、図1に示されたコントロール回路12、行デコーダ13、列デコーダ14、ライトディジット線ドライブ回路15およびビット線ドライブ回路20,21等を総括的に示すものである。
【0256】
電源配線725は、MTJメモリセルアレイ726の上部領域および下部領域を避けるように、その配線パターンが設計される。一方、周辺回路727の上部領域および下部領域においては、電源配線725が配置されてもよい。
【0257】
図35は、周辺回路領域における電源配線の配置を説明する図である。
図35を参照して、周辺回路727を構成する周辺回路トランジスタPTRは、ソース/ドレイン領域311♯,321♯と、ゲート電極331♯とを有する。電源配線725は、周辺回路トランジスタPTRの上部領域を通過するように、その配線パターンが設計されても良い。逆に、MTJメモリセルアレイ726の上部領域では、このような構造が生じない様に、電源配線725の配線パターンが設計される。
【0258】
このような構成とすることにより、ノイズ源となる電源配線725からのMTJメモリセルに対する磁気的ノイズの影響を軽減することができる。
【0259】
図36および図37は、実施の形態6に従うシステムLSIの第3の構成例を説明する概略図である。
【0260】
図36を参照して、システムLSI700は、ダイ(基板)730上に、バンプ734を用いたワイヤレスボンディングで実装される。ワイヤレスボンディングにより、配線遅延の削減による高速動作化およびチップ面積削減が図られる。
【0261】
このような構成では、バンプ734は、ダイ730上に設けられた配線パターン732と、システムLSI700上のパッド(図示せず)とを電気的に結合する。図36の上面図に相当する図37に示されるように、配線パターン732は、MRAM回路ブロック710の下部領域を避けて設けられる。このように、システムLSI700とダイ730とを結合するための電気経路を、MRAM回路ブロック710の上部領域および下部領域を避けて設けることにより、MRAM回路ブロック710に対する磁気的ノイズの影響を軽減することができる。
【0262】
図38は、実施の形態6に従うシステムLSIの第4の構成例を説明する概略図である。
【0263】
図38を参照して、システムLSI700は、ダイ730上のリードフレーム751〜759とボンディングされる。すなわち、システムLSI700のパッド741〜749は、リードフレーム751〜759と電気的に結合される。
【0264】
この際に、システムLSI700とダイ730とを結合するために、パッド741〜749およびリードフレーム751〜75の間にそれぞれ形成される電気経路761〜769が、MRAM回路ブロック710の上部領域および下部領域を避けて配置される。一方で、電気経路761〜763,767,768のように、MRAM回路ブロック710以外の回路ブロック701,702の上部領域および下部領域については、このような電気経路が通過しても良い。電気経路761〜769は、一般的には金属ワイヤで形成されるので、この場合には、当該金属ワイヤの配置を考慮することによって、上述した電気経路の配置が実現される。
【0265】
このような構成とすることによって、ワイヤボンディングによる実装においても図36および図37に示したワイヤレスボンディングによる実装と同様に、MRAM回路ブロック710に対する磁気的ノイズの影響を軽減することができる。
【0266】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0267】
【発明の効果】
請求項1〜3に記載の薄膜磁性体記憶装置は、メモリセルアレイ周辺部への形状ダミーセル配置によって、メモリセルアレイの中央部および境界部との間での磁性体メモリセル配置の粗密を解消できる。この結果、メモリセルアレイ内の磁性体メモリセルの寸法、形状および構造の均一性を維持することができる。特に、面積ペナルティを抑制したうえで、磁性体メモリセルの均一性を確保するための形状ダミーセルを効率的に配置することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態に従うMRAMデバイスの全体構成を説明する概略ブロック図である。
【図2】 MTJメモリセルアレイに配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【図3】 本発明の実施の形態に従うMRAMデバイスにおけるMTJメモリセルの均一性を説明する概念図である。
【図4】 正規メモリセルおよびダミー形状セルと対応する信号線との配置を詳細に示す図である。
【図5】 実施の形態1の従うMRAMデバイスを組込んだシステムLSIにおける形状ダミーセルの配置を説明する概念図である。
【図6】 実施の形態1の変形例1に従うMTJメモリセルアレイの構成例を示す回路図である。
【図7】 図6に示したMTJメモリセルアレイの構成を詳細に説明する平面および断面図である。
【図8】 実施の形態1の変形例2に従う形状ダミーセルの配置を示す概念図である。
【図9】 実施の形態2に従う形状ダミーの配置を示す概念図である。
【図10】 図9におけるV−W断面図である。
【図11】 実施の形態2の変形例に従う形状ダミーの配置を示す第1の概念図である。
【図12】 実施の形態2の変形例に従う形状ダミーの配置を示す第2の概念図である。
【図13】 図11に示したダミー列領域の構造を説明するための列方向に沿った断面図である。
【図14】 実施の形態3に従う磁界印加装置の構成を示す概念図である。
【図15】 図14に示した磁界印加装置によるチップの磁化工程を説明する概念図である
【図16】 実施の形態3の変形例に従う磁界印加装置の第1の構成例を示す概念図である。
【図17】 実施の形態3の変形例に従う磁界印加装置の第2の構成例を示す概念図である。
【図18】 複数のMTJメモリセルアレイを備える半導体集積回路装置の実施の形態4に従う第1の構成例を示す概略図である。
【図19】 複数のMTJメモリセルアレイを備える半導体集積回路装置の実施の形態4に従う第2の構成例を示す概略図である。
【図20】 MTJメモリセル形状のバリエーションを示す概念図である。
【図21】 複数のMTJメモリセルアレイを備える半導体集積回路装置の実施の形態4に従う第3の構成例を示す概略図である。
【図22】 点対称形状のMTJメモリセルの効率的な配置を示す図である。
【図23】 メモリアレイに作用する磁気的ノイズ源を説明する概念図である。
【図24】 MTJメモリセルに対する配線からの磁気的ノイズの作用を説明する概念図である。
【図25】 磁気的ノイズ源となる配線の通過電流を制限するための構成を示す回路図である。
【図26】 図24に示された配線群の配置を説明する断面図である。
【図27】 実施の形態5に従う配線設計ルールを説明する第1の概念図である。
【図28】 実施の形態5に従う配線設計ルールを説明する第2の概念図である。
【図29】 実施の形態5に従う配線設計ルールを説明する第3の概念図である。
【図30】 実施の形態5に従う配線設計ルールを説明する第4の概念図である。
【図31】 実施の形態5の変形例に従う配線設計ルールを示す概念図である。
【図32】 実施の形態6に従う半導体集積回路装置として示されるシステムLSIの第1の構成例を説明する概略図である。
【図33】 実施の形態6に従うシステムLSIの第2の構成例を説明する概略図である。
【図34】 MRAM回路ブロック中における電源配線の配置例を示す概念図である。
【図35】 周辺回路領域における電源配線の配置を説明する図である。
【図36】 実施の形態6に従うシステムLSIの第3の構成例を説明する概略図である。
【図37】 実施の形態6に従うシステムLSIの第3の構成例を説明する概略図である。
【図38】 実施の形態6に従うシステムLSIの第4の構成例を説明する概略図である。
【図39】 MTJメモリセルの構成を示す概略図である。
【図40】 MTJメモリセルに対するデータ書込動作を説明する概念図である。
【図41】 データ書込電流とMTJメモリセルの磁化状態との関係を示す概念図である。
【図42】 MTJメモリセルからのデータ読出を説明する概念図である。
【図43】 半導体基板上に作製されたMTJメモリセルの構造図である。
【図44】 MRAMデバイスを搭載したシステムLSIの一般的な全体構成を説明する概略図である。
【図45】 MTJメモリセル配置密度の疎密に起因して、MTJメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する第1の概念図である。
【図46】 MTJメモリセル配置密度の疎密に起因して、MTJメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する第2の概念図である。
【符号の説明】
10,10a〜10f MTJメモリセルアレイ、11 メモリブロック、12 コントロール回路、13 行デコーダ、14 列デコーダ、15 ディジット線ドライブ回路、20,21 ビット線ドライブ回路、100,101,102,700 システムLSI(チップ)、110,110a〜110f 回路ブロック、150a〜150c 形状ダミーセル配置領域、165 ダミー活性領域、170,180 トランジスタパターン、175,185 ダミー形状パターン、200 ダミー列領域、210 シャント用配線、500 ウェハ、510 磁界印加装置、520,520a,520b ソレノイドコイル、525 所定磁界(磁化工程用)、530 磁界印加装置位置制御部、540 ウェハ位置制御部、610,610#,630,640 配線(MTJメモリセルへ直接作用する配線以外)、622,626 電流源、624,628 ドライブトランジスタ、701,702 回路ブロック、710 MRAM回路ブロック、711,712,713 配線(回路ブロック間)、720,725 電源配線、730 ダイ、734 バンプ、741〜749 パッド、751〜759 リードフレーム、761〜769 電気経路、ADD アドレス信号、ATR アクセストランジスタ、ATRd,SRPd,SLd,TMRd,WDLd 形状ダミー、BDU ビット線ドライブユニット、BFF バッファ層、BL ビット線、FL 固定磁化層、GND 接地電圧、H(ns) 磁気的ノイズ、H(ns)w 磁気的ノイズ(実効成分)、MC MTJメモリセル(正規メモリセル)、ML0,ML1,MU0,MU1 金属配線層、SDC 形状ダミーセル、SL ソース線、SRP ストラップ、TB トンネルバリア、TMR トンネル磁気抵抗素子、VL 自由磁化層、WDL ライトディジット線、WDU ライトディジット線ドライブユニット、WWL ライトワード線。
Claims (3)
- 複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、
各前記磁性体メモリセルは、
少なくとも1つの層が記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子と、
前記磁気記憶素子とは異なる層に形成されて、データ読出時における前記磁気記憶素子への電流通過を制御するためのアクセス素子とを含み、
前記メモリセルアレイの外周部の第1の平面領域において、前記複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルとをさらに備え、
各前記形状ダミーセルは、
前記磁気記憶素子と同一層に、前記磁気記憶素子と同様の構造および寸法で設計される第1の形状ダミー素子と、
前記アクセス素子と同一層に、前記アクセス素子と同様の構造および寸法で設計される第2の形状ダミー素子とを含み、
前記メモリセルアレイに対して前記第1の平面領域よりも外側の第2の平面領域において、各前記形状ダミーセルの前記第1の形状ダミー素子と連続的に配置される複数の第3の形状ダミー素子をさらに備え、
各前記第3の形状ダミー素子は、前記磁気記憶素子と同一層に、前記磁気記憶素子と同様の構造および寸法で設計され、
前記第2の平面領域において、前記第3の形状ダミー素子と異なる層に形成される回路素子をさらに備え、
前記回路素子は、前記アクセス素子および前記第2の形状ダミー素子と同一層に形成された、前記複数の磁性体層のうちの前記少なくとも1つの層を書込データに応じた方向に磁化するためのデータ書込電流を流すためのドライバトランジスタを含む、薄膜磁性体記憶装置。 - 前記メモリセルアレイは、複数のメモリブロックに分割され、
前記複数の形状ダミーセルは、各前記メモリブロックの周辺において、前記メモリブロック内の磁性体メモリセルに対して連続的に配置される、請求項1に記載の薄膜磁性体記憶装置。 - 前記磁気記憶素子ならびに前記第1および前記第3の形状ダミー素子は、前記アクセス素子および前記第2の形状ダミー素子よりも上層に形成される、請求項1または2に記載の薄膜磁性体記憶装置。
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