JP4646485B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合部（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えた薄膜磁性体記憶装置および、当該薄膜磁性体記憶装置を回路ブロックの１つとして備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。（たとえば、非特許文献１，２を参照）。
【０００４】
図３９は、磁気トンネル接合部を有するメモリセル（以下、単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図３９を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬとの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対して直接作用する配線としては、データ書込時およびデータ読出時においてデータ書込電流およびデータ読出電流をそれぞれ流すためのビット線ＢＬと、データ書込時にデータ書込電流を流すためのライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース線ＳＬとが設けられる。
【０００７】
図４０は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図４０を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または反対方向（正方向または負方向）に磁化される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相対関係によって変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【００１０】
トンネル磁気抵抗素子ＴＭＲの下層には、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとの電気的な結合を確保するための、導電質の物質で形成されたストラップＳＲＰが形成されている。
【００１１】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。すなわち、自由磁化層ＶＬの磁化方向は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れるデータ書込電流の向きによって決定される。
【００１２】
図４１は、データ書込電流とＭＴＪメモリセルの磁化状態との関係を示す概念図である。
【００１３】
図４１を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１５】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１６】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１７】
図４１の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１８】
図４２は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図４２を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的に結合される。この状態で、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路にデータ読出電流Ｉｓを流すことにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じた電圧変化を、ビット線ＢＬに生じさせることができる。たとえば、ビット線ＢＬを所定電圧にプリチャージした後にデータ読出電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１９】
図４３は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図４３を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０と、ゲート３３０とを有する。ソース／ドレイン領域３１０は、コンタクトホール３４１に形成される金属膜を介して、ソース線ＳＬと電気的に結合される。
【００２０】
ライトディジット線ＷＤＬは、ソース線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップＳＲＰおよびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ストラップＳＲＰは、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。
【００２１】
ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲの上層側に設けられ、トンネル磁気抵抗素子ＴＭＲとバッファ層ＢＦＦを介して電気的に結合される。既に説明したように、データ書込時においては、ビット線ＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬをたとえば高電圧状態に活性化することによって、アクセストランジスタＡＴＲがターンオンする。これにより、アクセストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電気的に結合される。
【００２２】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２３】
【非特許文献１】
ロイ・ショイアーライン（Roy Scheuerline)他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。
【００２４】
【非特許文献２】
ダーラム(M.Durlam)他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。
【００２５】
【発明が解決しようとする課題】
一方、近年では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）等のメモリデバイスを１つの回路ブロックとして、ロジック機能を有する回路ブロックと同一チップ上に混載するシステムＬＳＩ（Large Scale Integrated circuit）が種々提案されている。したがって、ＭＲＡＭデバイスについても、このようなシステムＬＳＩに適用された場合の構成について考慮する必要が生まれる。
【００２６】
図４４は、ＭＲＡＭデバイスを搭載したシステムＬＳＩの一般的な全体構成を説明する概略図である。
【００２７】
図４４を参照して、同一ウェハ上に形成された複数のシステムＬＳＩ３５０は、太線で示されるダイシングラインに沿って、個々のＬＳＩチップに切断・分割される。各システムＬＳＩ３５０は、複数の回路ブロックを含む。これらの回路ブロックには、ＭＲＡＭデバイスとしての機能を有するＭＲＡＭ回路ブロック３６０や、周辺回路ブロックを含む。周辺回路ブロックは、ＭＲＡＭ回路ブロック３６０への動作指示を行なうためのロジック回路３７０や、システムＬＳＩ３５０の内部での回路ブロック間、またはシステムＬＳＩ外部との間で情報・データの授受を実行するためのＡ／Ｄ（アナログ／デジタル）コンバータ等のインターフェイス（Ｉ／Ｆ）回路３６５から構成されている。
【００２８】
ＭＲＡＭ回路ブロック３６０には、図３９から図４３に示したＭＴＪメモリセルが集積配置されたメモリセルアレイ（以下、「ＭＴＪメモリセルアレイ」とも称する）が配置されている。たとえば、図４４においては、ハッチングを施した領域において、ＭＴＪメモリセルアレイが配置されている。
【００２９】
このように、システムＬＳＩ３５０の内部において、ＭＴＪメモリセルは、ＭＲＡＭ回路ブロック３６０中のＭＴＪメモリセルアレイ部分にのみ形成されるので、ＭＴＪメモリセルの配置について、チップ内で疎・密が発生してしまう。すなわち、ＭＴＪメモリセルアレイの中央部分においては、ＭＴＪメモリセルが連続的に配置されるため、その配置密度が高い一方で、ＭＴＪメモリセルアレイ周辺部分においては、ＭＴＪメモリセルが配置されない領域と隣接しているため、その配置密度は低くなってしまう。
【００３０】
このように、同一チップ上で、ＭＴＪメモリセルの配置に疎密が生じるため、メモリセルアレイ内において、ＭＴＪメモリセルを均一に製造することが困難になる問題点が生じてしまう。以下、このような問題点について詳細に説明する。
【００３１】
図４５および図４６は、ＭＴＪメモリセル配置の疎密に起因して、ＭＴＪメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する概念図である。以下の説明で明らかになるように、このような不均一性は、特に、磁気トンネル接合部を形成するトンネル磁気抵抗素子ＴＭＲにおいて顕著である。
【００３２】
図４５を参照して、工程（ａ）では、堆積されたストラップ層４１０が設計されたパターン形状に合わせて加工されて、図４３に示したストラップＳＲＰが形成される。ストラップ層４１０には、ポリシリコンまたはタングステンが用いられる。
【００３３】
ストラップ層４１０の加工は、一般的には、設計パターンに沿ったエッチングによって実行される。しかし、エッチングの際に、ＭＴＪメモリセルの配置密度が低い領域（以下、「パターン疎領域」とも称する）においては、ＭＴＪメモリセルの配置密度が高い領域（以下、「パターン密領域」とも称する）に比較して、エッチング後のレジスト除去時に膜厚が薄くなってしまう傾向にある。この結果、仕上ったストラップＳＲＰの厚みに不均一性が生じてしまう。なお、パターン密領域は、ＭＴＪメモリセルアレイの中心に相当し、パターン疎領域は、ＭＴＪメモリセルアレイの境界部に相当する。
【００３４】
次に、工程（ｂ）においては、形成されたストラップＳＲＰ上に、トンネル磁気抵抗素子ＴＭＲを形成するための磁性体層が形成される。すなわち、工程（ａ）で形成されたストラップＳＲＰの上層に、バッファ層４２５，４２７，４２９を介して、磁性体層４２０，４２２，４２４が積層される。磁性体層４２２は、図４０に示した固定磁化層ＦＬに相当し、磁性体層４２４は、図４０に示した自由磁化層ＶＬに相当する。磁性体層４２０は、固定磁化層ＦＬの磁化方向を固定するための反強磁性体によって形成されている。バッファ層４２５，４２７，４２９は、たとえばポリシリコンによって形成される。
【００３５】
さらに、磁性体層４２４の上には、図４３に示されたバッファ層ＢＦＦを形成するためのバッファ層４３０が形成される。既に説明したように、バッファ層４３０は、トンネル磁気抵抗素子ＴＭＲとその上層に配置されるビット線ＢＬに相当する金属配線との間での電気的結合を確保するために、導電性物質を用いて形成される。
【００３６】
図示されるように、工程（ｂ）の終了時点で、パターン密領域とパターン疎領域の間において、形成された磁性体層およびバッファ層の高さに不均一性が生じている。これは、工程（ａ）で生じたストラップＳＲＰの膜厚の不均一性に起因している。
【００３７】
次に、工程（ｃ）では、工程（ｂ）で積層されたバッファ層および磁性体層の上層に、レジスト膜４４０がさらに塗布されて、ＭＴＪメモリセルの形状パターン（メモリセルパターン）に合わせて選択的に除去される。この結果、レジスト膜４４０は、メモリセルパターンに合わせた形で残される。
【００３８】
工程（ｂ）で積層されたバッファ層および磁性体層は、残されたレジスト膜４４０に沿ったオーバーエッチングによって、メモリセルパターンに合わせて微細加工される。これにより、図３９〜図４３に示したトンネル磁気抵抗素子ＴＭＲが形成される。しかし、オーバーエッチングの際に、パターン疎領域においては、薄く仕上ったストラップＳＲＰがさらに削られてしまい、著しい場合には、ストラップＳＲＰのパターンが消失してしまう可能性すらある。
【００３９】
また、一般的に、レジスト膜４４０における除去領域と残存領域とは、メモリセルパターンを反映したマスクパターンを露光によってレジスト膜に転写することによって選択される。したがって、たとえば、露光部のレジスト膜が残される「ポジ型」では、パターン密領域において、周辺のＭＴＪメモリセルに対応するレジストを露光するための光の干渉・反射によって、残存するレジスト膜の幅が当初の設計パターンよりも太くなってしまう傾向にある。これに対して、パターン疎領域では、このような光の反射・干渉が生じないため、残存するレジスト膜の幅が相対的に細くなってしまう。この結果、このようにして、パターン密領域とパターン疎領域との間で、平面的なメモリセル形状に不均一性が生じてしまう。
【００４０】
図４６を参照して、次に示される工程（ｄ）においては、メモリセルパターンに合わせて加工されたトンネル磁気抵抗素子ＴＭＲに対して、層間絶縁膜４５０が形成される。
【００４１】
次に、工程（ｅ）において、層間絶縁膜４５０およびバッファ層４３０に対して化学的機械的研磨（ＣＭＰ）による平坦化処理が実行された後、金属配線層４６０が形成される。金属配線層４６０は、たとえばＣｕ配線で形成され、図３９〜図４３に示したビット線ＢＬに対応する。既に説明したように、ビット線ＢＬとトンネル磁気抵抗素子ＴＭＲとの間の電気的結合は、バッファ層ＢＦＦによって確保されている。
【００４２】
しかしながら、平坦化処理において、バッファ層４３０を研磨する際に、パターン密領域とパターン疎領域との間に発生した段差の影響によって、パターン密領域のＭＴＪメモリセルにおいて、バッファ層４３０が過剰に削り取られる危険性がある。これにより、トンネル磁気抵抗素子ＴＭＲおよびビット線ＢＬ間での電気的結合不良（電気抵抗の変動）や、トンネル磁気抵抗素子ＴＭＲを形成する磁性体層への悪影響が懸念される。
【００４３】
以上説明したように、同一チップ内において、ＭＴＪメモリセルの配置密度が高い領域と低い領域とが混在する場合には、これらの領域間で、ＭＴＪメモリセルの形状・寸法の不均一性がある程度必然的に生じてしまう。したがって、ＭＲＡＭデバイスならびに、ＭＲＡＭデバイスを混載したシステムＬＳＩ等においては、このような問題点を考慮した設計が必要となってくる。
【００４４】
また、ＭＲＡＭデバイスの製造工程中には、図３９〜図４３に示した固定磁化層ＦＬを所定方向に磁化するための工程が必然的に含まれる。したがって、当該磁化工程に使用される磁界印加装置の小型化および効率化が、製造工程の改善に必要である。
【００４５】
さらに、図４２に示したように、ＭＴＪメモリセルに対するデータ書込は、所定強度を超えた磁界の印加によって実行される。したがって、データ書込対象に選択された選択メモリセル以外において、磁気的ノイズの印加によってデータ誤書込が発生するおそれがある。
【００４６】
特に、選択メモリセルと同一行または同一列に属する非選択メモリセル群は、磁化容易軸（ＥＡ）および磁化困難軸（ＨＡ）のいずれか一方については、所定の強度のデータ書込磁界を受けているため、磁気的ノイズの重畳によって、データ誤書込に至る可能性が高い。したがって、ＭＲＡＭデバイスにおいては、このような磁気的ノイズの発生源となる、配線群の配置ルールについても考慮する必要がある。
【００４７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、薄膜磁性体記憶装置において、アクセス対象となるＭＴＪメモリセルの寸法、形状および構造を均一化することおよび、そのような薄膜磁性体記憶装置を内臓した半導体集積回路装置を提供することである。
【００４８】
この発明の他の目的は、薄膜磁性体記憶装置の製造工程で用いられる磁界印加装置の小型化を提供することである。
【００４９】
さらに、この発明の他のもう１つの目的は、配線群からの磁気的ノイズによるデータ誤書込を抑制可能な配線設計ルールを有する薄膜磁性体記憶装置を提供することである。
【００５０】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、各磁性体メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を含む。薄膜磁性体記憶装置は、メモリセルアレイ外部において、複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルをさらに備え、各形状ダミーセルは、磁気記憶素子と同様の構造および寸法に設計されたダミー磁気記憶素子を含む。
【００５１】
好ましくは、メモリセルアレイは、複数のメモリブロックに分割され、複数の形状ダミーセルは、各メモリブロックの周辺において、メモリブロック内の磁性体メモリセルに対して連続的に配置される。
【００５２】
また好ましくは、複数のダミー磁気記憶素子のうちの１つと同一の平面領域において、１つのダミー磁気記憶素子と異なる層に形成される回路素子をさらに備える。
【００５３】
あるいは好ましくは、各メモリセルは、磁気記憶素子とは異なる層に形成されて、データ読出時における磁気記憶素子への電流通過を制御するアクセス素子をさらに含み、薄膜磁性体記憶装置は、メモリセルアレイの外部において、アクセス素子と連続的に配置される複数のダミー形状素子をさらに備える。各ダミー形状素子は、アクセス素子と同様の構造および寸法を有し、複数の形状ダミーセルの少なくとも一部は、複数のダミー形状素子のうちの１つと同一の平面領域を用いて形成され、同一の平面領域において、ダミー磁気記憶素子およびダミー形状素子は、異なる層にそれぞれ形成される。
【００５４】
さらに好ましくは、メモリセルアレイ外部において、同一方向に沿って配置されるダミー磁気記憶素子およびダミー形状素子の配置個数は異なる。
【００５５】
特にこのような構成においては、同一方向に沿った配置個数は、ダミー磁気記憶素子の方がダミー形状素子よりも多い。
【００５６】
この発明に従う半導体集積回路装置は、複数の回路ブロックを備え、複数の回路ブロックのうちの少なくとも１つは、複数の磁性体メモリセルと同じ構造を少なくとも複数の層にわたって有する構造が配置された磁気メモリセルアレイを含み、各磁性体メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を有しする。半導体集積回路装置は、メモリセルアレイ外部において、複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルをさらに備え、各形状ダミーセルは、磁気記憶素子と同様の構造および寸法に設計されたダミー磁気記憶素子を含む。
【００５７】
好ましくは、半導体集積回路装置は、他の回路装置と同一チップ上に形成され、形状ダミーセルは、半導体集積回路装置と他の回路装置とを切り分けるためのダイシングライン領域を用いて配置される。
【００５８】
また好ましくは、形状ダミーセルは、複数の回路ブロック間の境界領域を用いて配置される。
【００５９】
あるいは好ましくは、形状ダミーセルは、複数の回路ブロックのうちの、磁気メモリセルアレイを含む回路ブロックを除く他の回路ブロックの領域を用いて配置される。
【００６０】
この発明の他の構成に従う半導体集積回路装置は、各々が、複数の磁性体メモリセルが配置された磁気メモリセルアレイを含む複数の回路ブロックを備える。各磁性体メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を有し、複数の回路ブロックに共通して、各磁性体メモリセルにおいて磁気記憶素子の磁化容易軸が同一方向に沿うように、複数の磁性体メモリセルは配置される。
【００６１】
好ましくは、複数の回路ブロックの各々は、複数の磁性体メモリセルに対して、磁気記憶素子の磁化困難軸に沿ったデータ書込磁界を選択的に印加するための複数の第１のデータ書込線と、複数の第１のデータ書込線と交差する方向に配置され、複数の磁性体メモリセルに対して磁化容易軸に沿ったデータ書込磁界を選択的に印加するための複数の第２のデータ書込線と、第１のデータ書込線を選択する第１のデコーダ回路と、第２のデータ書込線を選択する第２のデコーダ回路とを含み、複数の回路ブロックに共通して、複数の第１のデータ書込線のそれぞれおよび複数の第２のデータ書込線のそれぞれは、同じ方向に沿って配置される。
【００６２】
さらに好ましくは、磁気記憶素子は、点対称であるが線対称でない形状を有し、複数の第１のデータ書込線には、書込データレベルに応じて異なる方向を有する第１の書込電流が選択的に供給され、複数の第２のデータ書込線には、書込データレベルに依存せず固定方向を有する第２の書込電流が選択的に供給され、第１および第２のデコーダ回路は、書込データレベルの各々において、第１の書込電流の方向に対する第２の書込電流の方向が複数の回路ブロック間で共通となるように配置される。
【００６３】
あるいは、さらに好ましくは、メモリセルアレイにおいて，複数の磁性体メモリセルは行列状に配置され、複数の第１および第２のデータ書込線は、複数の磁性体メモリセルの行および列にそれぞれ対応して配置され、複数の第１のデータ書込線には、書込データレベルに応じて異なる方向を有する第１の書込電流が選択的に供給され、複数の第２のデータ書込線には、書込データレベルに依存せず固定方向を有する第２の書込電流が選択的に供給され、磁気記憶素子は、点対称であるが線対称でない形状を有し、複数の磁性体メモリセルは、隣接する第１のデータ書込線に対応する磁性体メモリセル同士が互いに線対称の関係となるように配置され、かつ、同一の第１のデータ書込線に対応する磁性体メモリセル同士が互いに同一方向となるように配置される。
【００６４】
この発明の他の構成に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、各メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を含む。薄膜磁性体記憶装置は、さらに、磁気記憶素子に印加されるデータ書込磁界を生じさせるデータ書込電流を通過させるためのデータ書込配線と、データ書込線以外の複数の配線とを備え、データ書込配線および複数の配線は、複数の配線の通過電流によってそれぞれ生じる磁界の和が所定磁界よりも小さくなるようにレイアウト配置される。
【００６５】
好ましくは、所定磁界は、データ書込磁界に相当する。
あるいは好ましくは、所定磁界は、各メモリセルにおいて、隣接するメモリセルにデータ書込磁界が印加された場合でも、所定磁界の印加によって磁気記憶素子の磁化方向が更新されないレベルに設定される。
【００６６】
好ましくは、データ書込電流をＩｗ、データ書込配線と磁気記憶素子との距離をｒとし、さらに、複数の配線のそれぞれについて通過電流をＩｎｓ、磁気記憶素子との距離をｒｎｓとすると、データ書込配線および複数の配線は、複数の配線のそれぞれに対応するパラメータ（Ｉｎｓ／ｒｎｓ）の総和が、データ書込配線に関するパラメータ（Ｉｗ／ｒ）よりも小さくなるようにレイアウト配置される。
【００６７】
さらに好ましくは、総和は、各時間において、磁界方向を考慮して評価される。
【００６８】
また好ましくは、データ書込電流をＩｗとし、複数の配線のそれぞれについて通過電流をＩｎｓ、磁気記憶素子との距離をｒｎｓ、磁気記憶素子に対する角度ずれをθとすると、データ書込配線および複数の配線は、複数の配線のそれぞれに対応するパラメータである（Ｉｎｓ／ｒｎｓ）・ｃｏｓθについての、磁界方向を考慮した各時間における総和が、所定磁界を超えないようにレイアウト配置される。
【００６９】
あるいは好ましくは、薄膜磁性体記憶装置は、複数の配線のうちの少なくとも１つにそれぞれ対応して設けられ、各々が対応する配線の電圧を駆動するための少なくとも１つの内部回路をさらに備え、少なくとも１つの内部回路の各々は、対応する配線の通過電流を制限する電流制限部を含む。
【００７０】
また好ましくは、複数の配線の少なくとも一部において、通過電流の発生期間はそれぞれ異なる。
【００７１】
あるいは好ましくは、複数の配線の少なくとも一部は、少なくとも一部の配線から通過電流によってそれぞれ生じる磁界同士が、磁性体メモリセルにおいて互いに打ち消し合う方向に作用するように配置される。
【００７２】
また好ましくは、複数の配線の各々は、メモリセルアレイの直上領域および直下領域を通過する場合には、磁気記憶素子の直上領域および直下領域を避けて、磁気記憶素子に対する角度ずれを有するように配置される。
【００７３】
また好ましくは、複数の配線は、メモリセルアレイの直上領域および直下領域では、磁気記憶素子の直上および直下に位置する金属配線層を避けて配置される。
【００７４】
あるいは好ましくは、複数の配線は、データ読出時およびデータ書込時の少なくとも一方において、複数のメモリセルの行もしくは列に対応して配置される配線を除いて、メモリセルアレイの直上領域および直下領域を回避するようにレイアウト配置される。
【００７５】
この発明の他の構成に従う半導体集積回路装置は、複数の回路ブロックを備え、複数の回路ブロックのうちの少なくとも１つは、複数の磁性体メモリセルが配置されたメモリセルアレイを含み、半導体集積回路装置は、複数の回路ブロックに対して電気的にコンタクトするための複数の電気経路をさらに備え、複数の電気経路は、少なくとも、メモリセルアレイの直上および直下領域を避けて配置される。
【００７６】
好ましくは、複数の電気経路は、メモリセルアレイを含む回路ブロックの直上および直下領域を避けて配置される。
【００７７】
また好ましくは、複数の電気経路は、複数の回路ブロックに対して設けられた電源配線を含む。
【００７８】
あるいは好ましくは、複数の電気経路は、複数の回路ブロックに対して授受される信号およびデータを伝達する。
【００７９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中における同一符号は同一または相当部分を示すものとする。
【００８０】
［実施の形態１］
実施の形態１においては、データ記憶に実行されるＭＴＪメモリセルに配置されるメモリアレイ内における、メモリセルパターン（メモリセル寸法・形状・構造）の均一性を確保するための構成について説明する。
【００８１】
図１は、本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を説明する概略ブロック図である。
【００８２】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイスは、データ記憶を実行するＭＴＪメモリセルＭＣが行列状に連続配置されたＭＴＪメモリセルアレイ１０を備える。なお、以下、本明細書においては、後に説明する形状ダミーセルと区別するために、ＭＴＪメモリセルアレイ１０内に配置され、かつ、アドレス信号ＡＤＤに応じてアクセス対象となるＭＴＪメモリセルを、特に「正規メモリセル」とも称することとする。
【００８３】
ＭＲＡＭデバイスは、さらに、制御信号ＣＭＤに応答してＭＲＡＭデバイスの全体動作を制御するコントロール回路１２と、アドレス信号ＡＤＤによって示されるロウアドレスをデコードして正規メモリセルの行選択を実行するための行デコーダ１３と、アドレス信号ＡＤＤによって示されるコラムアドレスをデコードして正規メモリセルの列選択を実行するための列デコーダ１４と、データ書込電流の供給を制御するディジット線ドライブ回路１５およびビット線ドライブ回路２０，２１とを備える。
【００８４】
図示しないが、各メモリセルＭＣは、図３９〜図４３を用いて説明したＭＴＪメモリセルと同様の構造を有し、記憶データに応じた方向に磁化された自由磁化層（図３９中のＶＬ）を有する磁気記憶素子として設けられるトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲへの電流通過を制御するアクセス素子として設けられるアクセストランジスタＡＴＲとを含む。正規メモリセルＭＣは、アドレス信号ＡＤＤに応じて選択されて、アクセス対象となる。
【００８５】
図２は、ＭＴＪメモリセルアレイ１０に配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【００８６】
図２を参照して、ＭＴＪメモリセルアレイ１０において、正規メモリセルの行（以下、「メモリセル行」とも称する）にそれぞれ対応してディジット線ＷＤＬが設けられ、正規メモリセルの列（以下、「メモリセル列」とも称する）にそれぞれ対応してビット線ＢＬが配置される。さらに、図示しないが、メモリセル行にそれぞれ対応して、図３９〜図４３に示したワード線ＷＬおよびソース線ＳＬが配置されている。
【００８７】
ディジット線ドライブ回路１５は、行デコーダ１３からの列選択結果に応じて、ライトディジット線ＷＤＬの一端側の電圧を制御するためのライトディジット線ドライブユニットＷＤＵを有する。各ライトディジット線ＷＤＬの他端側（ライトディジット線ドライブユニットの反対側）は、行選択結果にかかわらず固定的に接地電圧ＧＮＤと結合される。
【００８８】
ディジット線ドライブ回路１５において、選択行に対応するライトディジット線ドライブユニットＷＤＵは、対応するライトディジット線、すなわち選択行のライトディジット線の一端側を、たとえば電源電圧Ｖｃｃと結合する。これにより、選択列のライトディジット線には、電源電圧Ｖｃｃから接地電圧ＧＮＤに向かう方向に、所定のデータ書込電流が供給される。ライトディジット線ＷＤＬを流れるデータ書込電流によって生じる磁界は、正規メモリセルＭＣにおいて、磁化困難軸（ＨＡ）に沿った方向を有する。
【００８９】
一方、非選択行においては、各ライトディジット線ドライブユニットＷＤＵは、対応するライトディジット線の一端側を接地電圧ＧＮＤと接続する。このため、非選択行のライトディジット線には、選択行のようなデータ書込電流は供給されない。
【００９０】
ビット線ドライブ回路２０は、ビット線ＢＬの一端側にそれぞれ対応して設けられたビット線ドライブユニットＢＤＵを含み、ビット線ドライブ回路２１は、ビット線ＢＬの他端側にそれぞれ対応して設けられたビット線ドライブユニットＢＤＵ＃を含む。
【００９１】
各ビット線ドライブユニットＢＤＵは、列デコーダ１４からの列選択結果および書込データＤＩＮのレベルに応じて、対応するビット線ＢＬの一端側の電圧を制御する。これに対して、各ビット線ドライブユニットＢＤＵ♯は、列デコーダ１４からの列選択結果および反転された書込データ／ＤＩＮのレベルに応じて、対応するビット線ＢＬの他端側の電圧を制御する。
【００９２】
データ書込時において、選択列のビット線の一端および他端側は、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定される。たとえば、Ｈレベルのデータ書込時には、対応するビット線ドライブユニットＢＤＵによって選択列のビット線の一端側が電源電圧Ｖｃｃと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットＢＤＵ♯によって接地電圧ＧＮＤと接続される。反対に、書込データＤＩＮがＬレベルであるときには、対応するビット線ドライブユニットＢＤＵによって選択列のビット線の一端側が接地電圧ＧＮＤと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットＢＤＵ♯によって電源電圧Ｖｃｃと接続される。
【００９３】
一方、非選択列においては、ビット線ＢＬの一端側および他端側は、対応するビット線ドライブユニットＢＤＵおよびＢＤＵ♯によって、それぞれ接地電圧ＧＮＤと接続される。したがって、非選択列のビット線をデータ書込電流が流れることはない。
【００９４】
データ読出時には、ビット線ドライブユニットＢＤＵおよびＢＤＵ♯の各々は、ビット線ＢＬの一端側および他端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれからも切離す。データ読出時には、図示しないデータ読出回路によって、選択メモリセルと電気的に接続されたビット線ＢＬに対して、データ読出電流が供給される。
【００９５】
なお、図１および図２においては、データ書込に関連する回路のみを代表的に図示しているが、図４２で説明した、ＭＴＪメモリセルに対するデータ読出動作を実現するための図示しないデータ読出回路がさらに備えられているものとする。このようなデータ読出回路は、たとえば、データ読出時にビット線ＢＬにデータ読出電流を供給する機能および選択メモリセルの電気抵抗に応じたビット線ＢＬの通過電流を検知する機能を有する。
【００９６】
再び図１を参照して、本発明の実施の形態１に従う構成においては、ＭＴＪメモリセルアレイ１０の周辺領域において、メモリセルＭＣの配置パターンと連続するように、形状ダミーセルＳＤＣがさらに設けられている。すなわち、正規メモリセルＭＣおよび形状ダミーセルＳＤＣは、全体で均一ピッチを有するように連続的に配置されている。形状ダミーセルＳＤＣは、基本的には、正規メモリセルＭＣと同様の構造および寸法に設計されるが、後の説明で明らかになるように、両者を完全に同一構造とする必要はない。
【００９７】
図１には、行方向に沿って３行分、列方向に沿って２列分ずつの形状ダミーセルＳＤＣが配置される構成が例示されるが、形状ダミーセルＳＤＣの配置個数については特に限定されるものではない。
【００９８】
このような構成とすることにより、外側に位置する形状ダミーセルＳＤＣが、図４５および図４６で示した「パターン疎領域」に配置されることになるが、ＭＴＪメモリセルアレイの周辺部（境界部）に位置する正規メモリセルＭＣは、図４５および図４６での「パターン密領域」に配置されることになる。
【００９９】
したがって、上記の形状ダミーセルＳＤＣの配置によって、ＭＴＪメモリセルアレイ１０を構成する正規メモリセルＭＣのすべてについて、図３に示すように均一に製造することができる。すなわち、ＭＴＪメモリセルアレイの中心部にする正規メモリセルと、ＭＴＪメモリセルアレイの境界部に位置する正規メモリセルアレイとの間において、ストラップＳＲＰ、トンネル磁気抵抗素子ＴＭＲ、およびバッファ層ＢＦＦについて、寸法、形状および構造、すなわちメモリセルパターンの均一性が維持される
図４は、正規メモリセルおよびダミー形状セルと対応する信号線との配置を詳細に示す図である。
【０１００】
図４の中央部には、行列状に連続配置されたＭＴＪメモリセルおよび対応する配線群の平面図が示される。図４には、代表的に５行×４列分のＭＴＪメモリセルの配置が示されている。この平面図を参照すると、５個のメモリセル行にそれぞれ対応する５本のライトディジット線ＷＤＬと４個のメモリセル列にそれぞれ対応する４本のビット線ＢＬとが行方向および列方向に沿って配置されている。さらに、図示しないが、行方向に沿ってソース線ＳＬが配置されている。
【０１０１】
ビット線ＢＬとライトディジット線ＷＤＬとの交点の各々に、トンネル磁気抵抗素子ＴＭＲが配置される。トンネル磁気抵抗素子ＴＭＲの下層側にはアクセストランジスタが形成されている。
【０１０２】
図４にはさらに、平面図上におけるＰ−Ｑ断面図およびＲ−Ｓ断面図が示される。
【０１０３】
Ｒ−Ｓ断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０を形成する活性層は、同一行に対応するアクセストランジスタＡＴＲ間で共有されるように、行方向に延在して設けられる。すなわち、この活性層は、接地電圧ＧＮＤと結合されて、ソース線ＳＬとして作用する。
【０１０４】
ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、ストラップＳＲＰと電気的に結合される。アクセストランジスタＡＴＲのゲート領域３３０には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＲＰとの中間層には、ライトディジット線ＷＤＬが行方向に延在して配置されている。
【０１０５】
また、図４中のＰ−Ｑ断面図には、ライトディジット線ＷＤＬに対応した断面図が示される。なお、Ｐ−Ｑ断面図においては、ライトディジット線ＷＤＬよりも上層側のみが図示されている。
【０１０６】
ライトディジット線ＷＤＬは、トンネル磁気抵抗素子ＴＭＲにデータを書込むためのデータ書込電流を流すので、トンネル磁気抵抗素子ＴＭＲの直下領域に配置される。したがって、ライトディジット線ＷＤＬの上層には、ストラップＳＲＰおよびビット線ＢＬと電気的に結合されたトンネル磁気抵抗素子ＴＭＲが配置される。
【０１０７】
たとえば、アクセス対象として必要なメモリセル個数よりも多いＭＴＪメモリセルを連続的に均一ピッチで配置することによって、形状ダミーセルＳＤＣを確保することができる。この場合には、周辺領域に位置する余剰のＭＴＪメモリセル群が形状ダミーセルＳＤＣとして製造されることになる。この場合には、各正規メモリセルＭＣおよび形状ダミーセルＳＤＣは全く同様の構造を有することになり、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲ、ビット線ＢＬ、ディジット線ＷＤＬ、ワード線ＷＬおよびソース線ＳＬのそれぞれについて、形状ダミーが確保される。
【０１０８】
なお、後程詳細に説明するように、形状ダミーセルＳＤＣの構造を各正規メモリセルＭＣと完全に一致させる必要はないが、少なくとも、最も不均一性が懸念されるトンネル磁気抵抗素子ＴＭＲ部分については、形状ダミーを設けることが必要である。
【０１０９】
図５は、実施の形態１の従うＭＲＡＭデバイスを組込んだシステムＬＳＩにおける形状ダミーセルの配置を説明する概念図である。
【０１１０】
図５を参照して、実施の形態１に従うＭＲＡＭデバイスを搭載した半導体集積回路装置の代表例として示されるシステムＬＳＩ１００は、複数の回路ブロック１１０を備える。図４４と同様に、複数のシステムＬＳＩ１００は、同一ウェハ上に作製され、図中に太線で示したダイシングラインに沿って、個々のＬＳＩチップに切断・分割される。
【０１１１】
各システムＬＳＩ１００において、複数の回路ブロック１１０の少なくとも１つがＭＲＡＭ回路ブロックとして設計され、その内部に図１に示したＭＴＪメモリセルアレイが設けられる。ＭＴＪメモリセルアレイには、複数のＭＴＪメモリセルと同じ構造を少なくとも複数の層にわたって有する構造が配置されている。したがって、ＭＴＪメモリセルの均一性を確保するために配置される形状ダミーセルは、回路ブロック間の領域１５０ａ、他の回路ブロック内の領域１５０ｂ、ダイシングラインに沿った他のシステムＬＳＩとの境界領域１５０ｃ等を用いて配置することができる。
【０１１２】
特に、ダイシングラインに沿った領域１５０ｃは、回路ブロックを構成する回路素子等が配置されていない空き領域であるので、この領域に形状ダミーセルを配置すればチップ面積の増加を回避できる。また、ＭＲＡＭ回路ブロック以外の回路ブロック内に形状ダミーセルを配置すれば、チップ全体でみたＭＴＪメモリセル配置の粗密が改善される。
【０１１３】
ＭＲＡＭ回路ブロック以外の回路ブロックは、ＭＲＡＭ回路ブロックに対する動作指示（図１における制御信号ＣＭＤ、アドレス信号ＡＤＤ等）を発生するロジック回路ブロック、ＭＡＲＭからの読出データや外部からの入力データに対して、所定のグラフィック処理演算等を行なうための演算回路ブロック、およびデータおよびコマンドを外部との間で授受するためのインターフェイス回路ブロック等に相当する。
【０１１４】
このような構成とすることにより、アクセス対象となる正規メモリセルのメモリセルパターンが均一化されて、データ保持特性が安定したＭＲＡＭデバイスを回路ブロックとして備えたシステムＬＳＩを実現することができる。
【０１１５】
［実施の形態１の変形例１］
実施の形態１においては、図１および図３に示されるような一般的な構成のＭＴＪメモリセルアレイに対して形状ダミーセルＳＤＣを適用する場合を示したが、他のメモリセルアレイ構成においても、形状ダミーセルＳＤＣは同様に適用可能である。
【０１１６】
図６は、実施の形態１の変形例１に従うＭＴＪメモリセルアレイの構成例を示す回路図である。
【０１１７】
図６を参照して、ＭＴＪメモリセルアレイ１０に行列状に配置された複数のＭＴＪメモリセルＭＣ（トンネル磁気抵抗素子ＴＭＲ）は、行方向に沿って複数の行ブロックＲＢ（１）〜ＲＢ（Ｍ）に分割される（Ｍ：２以上の整数）。行ブロックＲＢ（１）〜ＲＢ（Ｍ）の各々は、Ｌ個（Ｌ：２以上の整数）のメモリセル行を有する。図２には、一例として、Ｌ＝４の場合の構成が示されている。なお、以下においては、行ブロックＲＢ（１）〜ＲＢ（Ｍ）を総称して、単に行ブロックＲＢとも称する。
【０１１８】
各メモリセル列において、行ブロックＲＢ（１）〜ＲＢ（Ｍ）にそれぞれ対応して、列方向に沿った信号線として配置されるストラップＳＲＰが設けられる。さらに、各ストラップＳＲＰに対応して、アクセストランジスタＡＴＲが配置される。すなわち、各メモリセル列において、アクセストランジスタＡＴＲおよびストラップＳＲＰは、行グループにそれぞれ対応してＭ個ずつ配置される。
【０１１９】
各メモリセル列において、同一の行ブロックに属する４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲは、同一のストラップＳＲＰと結合される。すなわち、各ストラップＳＲＰおよびアクセストランジスタＡＴＲは、同一メモリセル列において、同一行ブロックに対応するＬ個のトンネル磁気抵抗素子ＴＭＲによって共有される。
【０１２０】
さらに、行ブロックＲＢ（１）〜ＲＢ（Ｍ）にそれぞれ対応して、複数のワード線ＷＬ（１）〜ＷＬ（Ｍ）が配置される。同一の行ブロックに対応する複数のアクセストランジスタＡＴＲの各ゲートは、対応するワード線と結合される。たとえば、図２に示される、行ブロックＲＢ（１）に対応するアクセストランジスタＡＴＲの各ゲートは、共通のワード線ＷＬ（１）と結合される。各アクセストランジスタＡＴＲは、対応するストラップＳＲＰと固定電圧Ｖｓｓ（たとえば、接地電圧ＧＮＤ）との間に電気的に結合される。
【０１２１】
また、ビット線ＢＬは、メモリセル列にそれぞれ対応して、列方向に沿って配置され、ライトディジット線ＷＤＬは、メモリセル行にそれぞれ対応して、行方向に沿って配置される。
【０１２２】
データ読出において、ワード線ＷＬ（１）〜ＷＬ（Ｍ）のうちの選択メモリセルに対応する１本は、行選択結果に応じて選択的に活性化される。ワード線ＷＬの活性化によって、選択メモリセルと結合されたストラップ（以下、「選択ストラップ」とも称する）が固定電圧Ｖｓｓと結合される。この結果、選択メモリセルを含む、当該選択ストラップと結合されたＬ個のトンネル磁気抵抗素子ＴＭＲ（以下、「選択メモリセル群」とも称する）が、対応するビット線ＢＬと固定電圧Ｖｓｓとの間に接続される。
【０１２３】
したがって、データ読出時には、選択列のビット線ＢＬには、選択メモリセル群全体の電気抵抗に応じたデータ読出電流Ｉｓが流れる。このため、図６に示したＭＴＪメモリセルアレイを備えるＭＲＡＭデバイスにおけるデータ読出は、当該選択メモリセル群に含まれる１個の選択メモリセルの通過電流（電気抵抗）を検知するために、当該選択メモリセル群を通過するデータ読出電流Ｉｓに基づいて、リファレンスセルを設けないいわゆる「セルフリファレンス読出」によって実行される。
【０１２４】
より具体的には、たとえば米国特許第６，３１７，３７６Ｂ１号に開示されるように、１回のデータ読出動作内で、選択メモリセルに対して強制的に所定データを書込み、当該所定データの書込前後のそれぞれにおけるデータ読出電流を比較して読出データを確定し、さらに確定された読出データを選択メモリセルへ再書込することによって、上述のセルフリファレンス読出を実行することができる。
【０１２５】
一方、データ書込時におけるライトディジット線ＷＤＬおよびビット線ＢＬへのデータ書込電流の供給は、図１から図３に示したＭＴＪメモリセルアレイと同様に実行されるので、詳細な説明は繰り返さない。
【０１２６】
図７は、図６に示したＭＴＪメモリセルアレイの構成を詳細に説明する平面および断面図である。
【０１２７】
図７を参照して、実施の形態１の変形例１に従うＭＴＪメモリセルアレイのレイアウトは、図４との比較で理解されるように、ストラップＳＲＰおよびアクセストランジスタＡＴＲの配置が、実施の形態１に従う構成と異なる。すなわち、ビット線ＢＬとライトディジット線ＷＤＬとの交点の各々に対応して、ＭＴＪメモリセルとして機能するトンネル磁気抵抗素子ＴＭＲが配置される一方で、各メモリセル列において、４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲによって共有されるように、ストラップＳＲＰが配置される。
【０１２８】
図７中のＲ−Ｓ断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０に対応する活性層は、図４と同様に、行方向に延在して配置されてソース線ＳＬとして作用する。ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、複数のトンネル磁気抵抗素子ＴＭＲと結合されたストラップＳＲＰと電気的に結合される。
【０１２９】
さらに、図４と同様に、アクセストランジスタＡＴＲのゲート領域３３０には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＲＰとの中間層には、ライトディジット線ＷＤＬが行方向に延在して配置されている。また、図７中のＰ−Ｑ断面図については、図４中のＰ−Ｑ断面図と同様であるので詳細な説明は繰り返さない。
【０１３０】
このように、実施の形態１の変形例１に従うＭＴＪメモリセルアレイによれば、ストラップＳＲＰを複数のトンネル磁気抵抗素子で共有する構成とすることにより、アクセストランジスタＡＴＲの配置個数を削減して小面積化を図ることができる。
【０１３１】
このような構成においても、メモリセル行およびメモリセル列（行ブロックＲＢ単位で）を余分に設けて、形状ダミーセルＳＤＣとして設けられた余剰のＭＴＪメモリセルを含むＭＴＪメモリセルを連続的に製造することによって、実施の形態１と同様に、ＭＴＪメモリセルアレイ内において、正規メモリセルのメモリセルパターンを均一化することができる。
【０１３２】
また、実施の形態１の変形例１に従うＭＴＪメモリセルアレイを有するＭＲＡＭ回路ブロックを備えたシステムＬＳＩにおいて、図５で説明したのと同様の領域を用いて、形状ダミーセルＳＤＣを配置することも可能である。このように、本願発明に従う形状ダミーセルの配置は、メモリセルアレイの構成にかかわらず同様に適用することができる。
【０１３３】
［実施の形態１の変形例２］
実施の形態１の変形例２においては、ＭＴＪメモリセルアレイを、複数のブロックに細分化した場合の形状ダミーセルの配置例が示される。
【０１３４】
図８は、実施の形態１の変形例２に従う形状ダミーセルの配置を示す概念図である。
【０１３５】
図８を参照して、ＭＴＪメモリセルアレイ１０は、複数のメモリブロック１１に分割配置される。各メモリブロック１１において、正規メモリセルＭＣが行列状に配置される。これに対応して、ディジット線ドライブ回路１５およびビット線ドライブ回路２０，２１についても、メモリブロック１１にそれぞれ対応するように分割配置される。なお、ＭＴＪメモリセルアレイの構成は特に限定されず、たとえば図４または図７に示された構成を適用することができる。
【０１３６】
実施の形態１の変形例２に従う構成においては、形状ダミーセルＳＤＣは、それぞれのメモリブロック１１において、正規メモリセルＭＣと行方向および列方向に連続するように配置される。すなわちメモリブロック１１ごとに形状ダミーセルＳＤＣが独立に配置される。
【０１３７】
したがって、各メモリブロック１１において、正規メモリセルＭＣおよび形状ダミーセルＳＤＣが、均一なピッチで行列状に形成されている。この結果、各メモリブロック１１において、メモリブロックの中央部分および周辺部分に位置する正規メモリセルＭＣのそれぞれを、図４に示したように、均一なメモリセルパターンので製造することができる。
【０１３８】
［実施の形態２］
実施の形態２においては、形状ダミーセルＳＤＣのさらに効率的な配置方式について説明する。
【０１３９】
図９は、実施の形態２に従う形状ダミーの配置を示す概念図である。
図９を参照して、ディジット線ドライブ回路１５には、図２に示したライトディジット線ドライブユニットＷＤＵを構成するためのトランジスタ群が形成されるトランジスタパターン１８０が、メモリセル行ごとに設けられている。同様に、ビット線ドライブ回路２０，２１においても、ビット線ドライブユニットＢＤＵ，ＢＤＵ♯を構成するトランジスタ群を形成するためのトランジスタパターン１７０が、メモリセル列ごとに設けられている。また、既に説明したように、メモリブロック上には、ソース線ＳＬに相当する拡散層１６０が行方向に延在して形成されている。
【０１４０】
実施の形態２に従う構成においては、正規メモリセルＭＣに対応する形状ダミーセルＳＤＣのみならず、周辺回路のトランジスタ群に対しても、形状ダミーが設けられている。さらに、各形状ダミーセルＳＤＣは、正規メモリセルＭＣと同様の構造を必ずしも有していない。
【０１４１】
具体的には、ソース線ＳＬに対応する拡散層１６０については、メモリブロック１１の周辺領域において、拡散層１６０と連続するダミー活性領域１６５が１行分ずつ設けられている。同様に、トランジスタパターン１７０および１８０にしても、ダミー形状パターン１７５および１８５が、１列分または１行分設けられている。
【０１４２】
図１０は、図９におけるＶ−Ｗ断面図である。
図１０を参照して、Ｖ−Ｗ断面のＷ側においては、メモリブロック１１の最端部に位置する正規メモリセルＭＣが示される。正規メモリセルＭＣは、既に説明したように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。
【０１４３】
ダミー活性領域１６５に設けられた拡散層を用いて、アクセストランジスタの形状ダミーＡＴＲｄが設けられる。形状ダミーＡＴＲｄは、正規メモリセル中のアクセストランジスタＡＴＲと同様の構造および寸法を有する。特に、ソース線ＳＬの形状ダミーＳＬｄとして設けられる拡散層は、行方向に延在して形成される。
【０１４４】
形状ダミーＡＴＲｄの上層には、ライトディジット線ＷＤＬおよびトンネル磁気抵抗素子ＴＭＲのそれぞれの形状ダミーＷＤＬｄおよびＴＭＲｄが、正規メモリセルＭＣと同様の構造および寸法に従って設けられる。この結果、ダミー活性領域１６５には、正規メモリセルＭＣと同様の構造を有する形状ダミーセルＳＤＣが配置されることになる。したがって、アクセストランジスタＡＴＲ，ワード線ＷＬ、ソース線ＳＬ、およびライトディジット線ＷＤＬについても形状ダミーの配置によって、メモリブロック内での形状および寸法を均一化できる。
【０１４５】
トランジスタパターン１７０においては、ビット線ドライブユニットＢＤＵ，ＢＤＵ♯を構成する複数のドライバトランジスタが配置される。図１０には、代表的に、ソース／ドレイン領域３１１，３２１およびゲート領域３３１を有するドライバトランジスタＤＴｒ１が代表的に示される。複数のドライバトランジスタの上層には、ドライバトランジスタの電源配線ＤＰＬ等が配置されている。
【０１４６】
さらに、トランジスタパターン１７０の上層部分を用いて、トンネル磁気抵抗素子の形状ダミーＴＭＲｄおよびストラップの形状ダミーＳＲＰｄが配置されている。この結果、正規メモリセルＭＣに対応する配線群、すなわち、ソース線ＳＬ、ワード線ＷＬおよびライトディジット線ＷＤＬの形状ダミーが１行分余計に設けられている。これに対して、正規メモリセルＭＣにおいて形状の不均一性の懸念が大きい、トンネル磁気抵抗素子ＴＭＲおよびストラップＳＲＰについては、より多数の３行分の形状ダミーが設けられている。
【０１４７】
このような構成とすることにより、形状ダミーの配置による面積ペナルティを抑制したうえで、正規メモリセルＭＣの均一性を確保するための形状ダミーを効率的に配置することが可能となる。なお、図９および図１０については、行方向に関する形状ダミー部分について説明したが、列方向に対する形状ダミーについても同様に設計することが可能である。
【０１４８】
また、図９および図１０においては、図８に示された構成およびＭＴＪメモリセルアレイが複数のメモリブロック１１に細分化された場合における形状ダミーの配置について説明したが、図１に示したような、メモリブロックへの分割構成を有さないＭＴＪメモリセルアレイに対しても、同様の構成を適用することが可能である。
【０１４９】
［実施の形態２の変形例］
実施の形態２の変形例においては、拡散層に形成されたソース線ＳＬの低抵抗化と、正規メモリセルの均一的な製造とを両立することが可能な構成について説明する。
【０１５０】
図１１および図１２は、実施の形態２の変形例に従う形状ダミーの配置を示す概念図である。
【０１５１】
図１１を参照して、メモリブロック１１の境界部に相当する領域に、ダミー列領域２００が配置される。その他の部分の構成は、図８と同様であるので詳細な説明は繰り返さない。
【０１５２】
図１２を参照して、実施の形態２の変形例に従う構成においても、図９に示した実施の形態２に従う構成と同様に、形状ダミー１６５，１７５，１８５が配置されている。ダミー列領域２００以外の部分の構造については、図９および図１０に示したのと同様であるので、詳細な説明は繰り返さない。
【０１５３】
次に、メモリアレイ領域におけるダミー列部分の構成について、図１３を用いて詳細に説明する。
【０１５４】
図１３は、ダミー列領域２００の構造を説明するための列方向に沿った断面図である。図１３（ａ）には、ダミー列領域２００の断面図が示され、図１３（ｂ）には、正規メモリセル配置部分における列方向に沿った断面図が示される。
【０１５５】
図１３（ｂ）を参照して、正規メモリセル部分では、図３に示したＲ−Ｓ断面と同様に、下層側から順にアクセストランジスタＡＴＲ（ソース線ＳＬおよびワード線ＷＬを含む）、ライトディジット線ＷＤＬ、ストラップＳＲＰ、トンネル磁気抵抗素子ＴＭＲおよびビット線ＢＬが形成されている。
【０１５６】
これに対して、図１３（ａ）に示されるダミー列領域２００においては、ビット線ＢＬと同一の金属配線層を用いて、列方向に延在したシャント用配線２１０が配置される。さらに、その下層には、トンネル磁気抵抗素子およびストラップの形状ダミーＴＭＲｄおよびＳＲＰｄが設けられる。
【０１５７】
同様に、下層側においても、アクセストランジスタの形状ダミーＡＴＲｄが、正規メモリセル部分のアクセストランジスタＡＴＲとの間で、行方向に延在して配置されるワード線ＷＬおよびソース線ＳＬ（拡散層）を共有するように配置されている。すなわち、ワード線ＷＬおよびソース線ＳＬは、ダミー列領域２００においても、正規メモリセル部と連続的に配置されている。同様に、ライトディジット線ＷＤＬについても、正規メモリセル部と連続的に配置されている。この結果、ダミー列領域２００を設けても、ＭＴＪメモリセルの連続的な配置が確保されるので、正規メモリセルＭＣを均一に製造できる。
【０１５８】
ダミー列領域２００においては、さらに、ソース線ＳＬとシャント用配線２１０の間を電気的に結合するために設けられたコンタクトホール２２５に金属膜が形成される。この結果、拡散層に形成されたソース線ＳＬは、金属配線２１０によってシャントされて低抵抗化を図ることができる。これにより、データ読出時における動作の高速化が可能となる。
【０１５９】
このように、実施の形態２の変形例に従う構成においては、ソース線ＳＬの低抵抗化を図ったうえで、正規メモリセルＭＣおよび対応する配線群を均一に製造するための形状ダミーについても、効率的に配置することができる。
【０１６０】
［実施の形態３］
実施の形態３においては、ＭＲＡＭデバイスの製造工程で使用される磁界印加装置の構成について説明する。既に説明したように、ＭＲＡＭデバイスの製造工程においては、図３９〜図４３に示された固定磁化層ＦＬを所定方向に磁化するための磁化工程が必要となる。
【０１６１】
図１４は、実施の形態３に従う磁界印加装置の構成を示す概念図である。
図１４を参照して、実施の形態３に従う磁界印加装置５１０は、ループ状に形成され、かつその一部分が切除されるように構成されたソレノイドコイル５２０を有する。磁界印加装置５１０は、ソレノイドコイル５２０に所定電流を供給することにより、ソレノイドコイル５２０の切除部分に生じた間隙部に、当該所定電流に応じた所定磁界５２５を発生することができる。すなわち、所定磁界５２５は、ソレノイドコイル５２０への供給電流によって微調整可能である。
【０１６２】
一方、ウェハ５００上には、磁化対象となるＭＲＡＭデバイスまたはシステムＬＳＩが形成されたチップ１００が複数個含まれている。さらに、磁界印加装置５１０の位置制御を行なう磁界印加装置位置制御部５３０および、ウェハ５００の位置制御を行なうウェハ位置制御部５４０の少なくとも一方を設けることにより、磁界印加装置５１０およびウェハ５００の少なくとも一方をスキャン（走査）可能な構成となっている。
【０１６３】
図１５は、図１４に示した磁界印加装置を用いたチップの磁化工程を説明する概念図である。
【０１６４】
図１５を参照して、ウェハ５００上のチップ１００に対する磁化工程は、ソレノイドコイル５２０の間隙部に発生する所定磁界５２５によって実行される。したがって、磁化工程の対象となるチップ１００に対して、ソレノイドコイル５２０の間隙部を接近させることにより、所定磁界５２５により磁化工程を実行できる。
【０１６５】
このような磁化工程は、図１４に示された磁界印加装置位置制御部５３０およびウェハ位置制御部５４０のうちの少なくとも一方によって、磁界印加装置５１０とウェハ５００との間の相対的な位置関係を制御することによって実行される。すなわち、任意のチップ１００をソレノイドコイル５２０の間隙部へ移動させることができる。
【０１６６】
このように、ソレノイドコイル５２０の間隙部に磁化工程で使用する所定磁界を発生させる機構とすることにより、ウェハ５００単位ではなく、チップ１００単位での磁化を行なうことができる。この結果、磁界印加装置５１０をウェハ５００のサイズに関わらず小型化することが可能となる。言い換えれば、ウェハ５００単位で同様の磁化工程を行なう場合には、複数のチップ１００を一括して磁化可能な一方で、磁界印加装置の大型化を招き、さらには、ウェハ５００の直径に応じて磁界印加装置側に調整が必要となる。
【０１６７】
以上説明したように、実施の形態３に従う構成によれば、磁界印加装置の小型化、および同一チップ上の複数チップに対する選択的な磁界印加が可能となる。
【０１６８】
［実施の形態３の変形例］
実施の形態３の変形例においては、複数のウェハに磁界を印加するための磁界印加装置の構成を説明する。
【０１６９】
図１６および図１７は、実施の形態３の変形例に従う磁界印加装置の構成例を示す概念図である。
【０１７０】
図１６を参照して、実施の形態３の変形例に従う磁界印加装置は、ウェハ５００の直径よりも大きな間隙部を有するソレノイドコイル５２０ａを備える。ソレノイドコイル５２０ａは、積重ねられた複数個のウェハ５００に対して同時に所定磁界を印加することが可能な厚みをもって構成されている。
【０１７１】
このような構成とすることにより、図１４と同様に、磁界印加装置位置制御部５３０およびウェハ位置制御部５４０の少なくとも一方を設けることによって、ウェハ５００およびソレノイドコイル５２０ａのいずれか一方を移動させて、複数のウェハに対して同時に所定磁界５２５を印加することができる。したがってＭＲＡＭデバイスの磁化工程におけるスループットを向上させ、生産性を向上させることができる。
【０１７２】
あるいは、図１７に示されるように、より薄型のソレノイドコイル５２０ｂによって所定磁界５２５を印加する構成とすることもできる。すなわち、図１７に従う構成においては、ソレノイドコイル５２０ｂは、積重ねられた複数個のウェハ５００のうちの一部に対して所定磁界の印加が可能な厚みをもって構成されている。
【０１７３】
図１７に従う構成においては、ソレノイドコイル５２０ｂは、磁界印加装置位置制御部５３０によって、２軸方向に移動可能であり、ウェハ５００は、ウェハ位置制御部５４０によって同様に２軸方向に移動可能である。また、図１５および図１６と同様に、磁界印加装置位置制御部５３０およびウェハ位置制御部５４０の一方のみを配置する構成とすることもできる。
【０１７４】
このような構成とすることにより、同一ウェハ上の複数チップを同時に磁化するとともに、図１６に示した磁界印加装置と比較して小型化を図ることが可能である。
【０１７５】
［実施の形態４］
実施の形態４においては、複数のＭＴＪメモリセルアレイを備えるシステムＬＳＩについて、実施の形態３で説明した磁化工程を効率的に実行可能とする設計手法について説明する。
【０１７６】
図１８は、複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第１の構成例を示す概略図である。
【０１７７】
図１８を参照して、実施の形態４に従う半導体集積回路装置の第１の構成例として示されるシステムＬＳＩ１００は、複数のＭＲＡＭ回路ブロック１１０ａ〜１１０ｆを備える。ＭＡＲＭ回路ブロック１１０ａ〜１１０ｆの各々は、図１に示したＭＴＪメモリセルアレイ１０と同様に構成された、ＭＴＪメモリセルが行列状に配置されるＭＴＪメモリセルアレイ１０ａ〜１０ｆをそれぞれ含む。
【０１７８】
ＭＴＪメモリセルアレイ１０ａ〜１０ｆのそれぞれに対応して、図１で説明したような周辺回路部分が同様に配置されるが、図１８においては、代表的に行デコーダ１３および列デコーダ１４の配置を示している。なお、実施の形態４に従う構成においては、ＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々に対するダミー形状セルの配置は必ずしも必要ではない。
【０１７９】
既に説明したように、ＭＴＪメモリセルである正規メモリセルＭＣは、記憶データのレベルに応じて、磁化容易軸（ＥＡ）に沿って正方向あるいは負方向のいずれかに磁化されるトンネル磁気抵抗素子ＴＭＲを備える。また、各正規メモリセルＭＣに対して、磁化容易軸方向に沿ったデータ書込磁界を与えるためのビット線ＢＬと、磁化困難軸方向に沿った磁界を発生するためのライトディジット線ＷＤＬとが配置される。すなわち、データ書込時に、ビット線ＢＬには、書込データレベルに応じて異なる方向のデータ書込電流が選択的に流され、ライトディジット線ＷＤＬには、書込データレベルによらず固定方向のデータ書込電流が選択的に流される。
【０１８０】
システムＬＳＩ１００においては、ＭＡＲＭ回路ブロック１１０ａ〜１１０ｆの各々において、ライトディジット線ＷＤＬおよびビット線ＢＬをそれぞれ選択するための行デコーダ１３および列デコーダ１４の配置は固定されている。図１８の例では、行デコーダ１３は、対応するＭＴＪメモリセルアレイの左横側に配置され、列デコーダ１４は、対応するＭＴＪメモリセルアレイの上側に配置されている。
【０１８１】
このような構成では、ＭＲＡＭ回路ブロック１１０ａ〜１１０ｆの各々において、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向のみならず、それぞれをデータ書込時に流れる電流方向についても共通となる。この結果、同一システムＬＳＩ１００中（すなわち同一チップ中）に配置された複数のＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々において、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンが決定される。
【０１８２】
このような構成とすることにより、実施の形態４に従う構成においては、同一のシステムＬＳＩ１００上、すなわち同一チップ上に形成された複数のＭＴＪメモリセルについて、トンネル磁気抵抗素子ＴＭＲ中の固定磁化層ＦＬを一括して磁化することができる。なお、このような磁化工程は、実施の形態３およびその変形例に示した磁界印加装置によって、効率的に実行することができる。
【０１８３】
図１９には、実施の形態４に従う半導体集積回路装置の第２の構成例に従うシステムＬＳＩ１０１でのメモリセル配置例が示される。
【０１８４】
システムＬＳＩ１０１では、ＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々には、長方形や楕円形状等の線対称かつ点対称の形状（「完全対称形状」とも称する）を有するＭＴＪメモリセルが配置される。
【０１８５】
完全対称形状のＭＴＪメモリセルにおいては、データ書込時におけるトンネル磁気抵抗素子ＴＭＲ（自由磁化層ＶＬ）での磁極の回転方向に制約がないため、ビット線ＢＬおよびライトディジット線ＷＤＬ上をそれぞれ流れるデータ書込電流の方向の組合せに特に制約がない。したがって、図１９に示されるように、同一チップ中のＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々において、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向を揃えて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンが決定される。
【０１８６】
逆に言えば、完全対称形状のＭＴＪメモリセルに対しては、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向が揃う範囲内であれば、行デコーダ１３および列デコーダ１４は自由に配置できるので、レイアウト設計の自由度が向上する。すなわち、図１９の構成例では、ライトディジット線ＷＤＬを選択するための行デコーダ１３は、対応するＭＴＪメモリセルの左横側あるいは右横側のいずれにも配置可能であり、ビット線ＢＬを選択するための列デコーダ１４は、対応するＭＴＪメモリセルの上側あるいは下側のいずれにも配置可能である。
【０１８７】
図２０は、ＭＴＪメモリセル形状のバリエーションを示す概念図である。
図２０（ａ）には、磁化特性の安定化を図るために、長方形に突起が付加された形状のＭＴＪメモリセルが示される。このようなＭＴＪメモリセルでは、磁化容易軸は、長方形の長辺方向に沿っている。このように点対称でも線対称でもない形状（「非対称形状」とも称する）のＭＴＪメモリセルが配置されたシステムＬＳＩにおいては、データ書込時におけるトンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が限定されるケースがある。このようなケースでも、図１８に示したような配置を実現することによって、各ＭＴＪメモリセルアレイにおいて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、ＭＴＪメモリセルを配置できる。図示しないが、非対称形状のＭＴＪメモリセルとしては、ブーメラン型やＬ字型等の形状も適用することができる。
【０１８８】
図２０（ｂ）および（ｃ）には、点対称ではあるが線対称ではない形状（「点対称形状」とも称する）のＭＴＪメモリセルの代表例が示される。これらのＭＴＪメモリセルにおいても、磁化容易軸は、長辺方向に沿っている。点対称形状のＭＴＪメモリセルにおいても、データ書込時におけるトンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が限定され得る。すなわち、書込データの各レベルにおいて、ビット線ＢＬ上のデータ書込電流に対するライトディジット線ＷＤＬ上のデータ書込電流の方向を固定する必要が生じる可能性がある。
【０１８９】
図２１には、点対称形状のＭＴＪメモリセルを含むシステムＬＳＩ１０２が、実施の形態４に従う半導体集積回路装置の第３の構成例に従う半導体集積回路装置として示される。
【０１９０】
システムＬＳＩ１０２は、上述した点対称形状のＭＴＪメモリセルにおけるデータ書込電流方向の制約を考慮した構成を有している。すなわち、システムＬＳＩ１０２においては、同一チップ中に配置された複数のＭＴＪメモリセルアレイ１０ａ〜１０ｆに対する、行デコーダ１３および列デコーダ１４の配置方向は、互いに点対称な２種類（図１９ではＭＴＪメモリセルアレイ１０ａおよび１０ｆのそれぞれにおける配置方向）のいずれかに限定される。
【０１９１】
このような構成とすることにより、各ＭＴＪメモリセルアレイにおいて、書込データの各レベルにおいて、ビット線ＢＬ上のデータ書込電流に対するライトディジット線ＷＤＬ上のデータ書込電流の方向を固定した上で、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向を揃えて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように配置することができる。
【０１９２】
なお、点対称形状のＭＴＪメモリセルであっても、データ書込時におけるトンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が限定されない場合には、図１８に示したのと同様の自由度で行デコーダ１３および列デコーダ１４を配置することが可能である。
【０１９３】
特に、点対称形状のＭＴＪメモリセルについては、ＭＴＪメモリセルアレイ内で図２２に示すような効率的な配置とすることが可能である。
【０１９４】
図２２は、ＭＴＪメモリセルアレイにおける点対称形状を有するＭＴＪメモリセルの効率的な配置を示す図である。
【０１９５】
図２２を参照して、連続的に配置された点対称形状のＭＴＪメモリセルは、図４と同様の平面図および断面図によって示されている。図２２の構成においては、ＭＴＪメモリセルの平面形状のみが図４と異なり、ＭＴＪメモリセルに対応する信号線群や断面構造については、図４と同様である。
【０１９６】
点対称形状のＭＴＪメモリセルは、ＭＴＪメモリセルアレイ全体で、さらには同一チップ内で磁化容易軸の方向が揃う様に配置される一方で、ＭＴＪメモリセルアレイ内においては、隣接するライトディジット線ＷＤＬに対応するＭＴＪメモリセル同士が互いに線対称の関係となるように、互いに逆方向に配置される。これに対して、同一のライトディジット線ＷＤＬに対応するＭＴＪメモリセル同士は、互いに同一方向に配置されている。
【０１９７】
既に説明したように、ライトディジット線ＷＤＬ上のデータ書込電流Ｉｐは、書込データに応じて方向を制御する必要がないので、ライトディジット線のドライバ（図２に示したライトディジット線ドライブユニットＷＤＵに相当）は、ライトディジット線ＷＤＬの両端のいずれか一方にのみ設ければ足りる。したがって、当該ドライバをライトディジット線ＷＤＬの一端および他端に対応して、ライトディジット線ＷＤＬ１本ごとに交互に配置すれば、その配置を効率化することが可能となる。
【０１９８】
このように効率的なライトディジット線ドライバの配置を実現した場合に、点対称型のＭＴＪメモリセルを一様な方向に配置すれば、ライトディジット線ＷＤＬ１本ごとに、トンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が反対方向となってしまい、データ書込特性が不均一化されるおそれがある。したがって、点対称型のＭＴＪメモリセルについては、図２２に示すような交互配置とすることによって、データ書込特性の安定化と、ライトディジット線ドライバの効率的な配置とを両立することができる。
【０１９９】
さらに、点対称形状の異方向性によって、隣接するライトディジット線ＷＤＬから印加された磁界に対しては、磁極方向が回転し難くなり、データ誤書込の発生が抑制される。
【０２００】
なお、ＭＴＪメモリセルの形状としては、図２０（ｄ）に示したＴ字型や図示しないＵ字型等の線対称ではあるが点対称でない形状（「線対称形状」とも称する）も考えられる。線対称形状のＭＴＪメモリセルに対しても、トンネル磁気抵抗素子ＴＭＲでの磁極の回転方向の制約に応じて、図１８、図１９および図２１のいずれかと同様の配置を適用して、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿った配置を実現できる。
【０２０１】
すなわち、実施の形態４に従う構成においては、ＭＴＪメモリセルの形状に限定されず、同一チップ上に配置された複数のＭＴＪメモリセルアレイについて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンを決定する。これにより、当該チップ上の複数のＭＴＪメモリセルについて、トンネル磁気抵抗素子ＴＭＲ中の固定磁化層ＦＬの磁化工程を効率化することができる。
【０２０２】
なお、同一チップ上に配置されるＭＴＪメモリセルであっても、単なる形状ダミーとして配置されたもの、あるいは、米国特許第６，３２４，０９３号に開示されるような、電界印加によるトンネル膜破壊有無によってデータを永久的に記憶するＯＴＰ（One-Timing-Programming）素子として配置されたもののように、磁化方向に応じたデータ記憶を実行しないＭＴＪメモリセルについては、固定磁化層を所定方向に磁化する必要がない。したがって、これらのＭＴＪメモリセルの配置方向は特に限定する必要がない。言換えれば、実施の形態４に従う構成においては、同一チップ内で磁化方向に応じたデータ記憶を実行する複数のＭＴＪメモリセルの配置方向（磁化容易軸方向）を揃えることによって、固定磁化層ＦＬの磁化工程を効率化することを目的とするものである。
【０２０３】
なお、ＭＲＡＭ回路ブロックに加えて他の機能ブロックを備えるシステムＬＳＩ（半導体集積回路装置）のみならず、複数のＭＴＪメモリセルアレイを内包するＭＲＡＭデバイス（半導体記憶装置）についても、同様の構成を適用することができる。この結果、複数のＭＴＪメモリセルアレイを同一チップ内に含む半導体装置の製造工程を効率化することが可能となる。
【０２０４】
［実施の形態５］
実施の形態５においては、磁気的ノイズによるデータ誤書込を防止するための、ＭＲＡＭデバイスにおける配線設計ルールについて説明する。
【０２０５】
図２３は、メモリアレイに作用する磁気的ノイズ源を説明する概念図である。
ＭＲＡＭデバイスが搭載されたシステムＬＳＩ等においては、他の内部回路６２０ａ，６２０ｂに対応して配置された配線が存在する。これらの配線のうち、メモリセルアレイ１０の上部あるいは下部領域において、ビット線ＢＬまたはライトディジット線ＷＤＬと同一方向に設けられる配線６１０ａ，６１０ｂが、代表的な磁気的ノイズ源となる。配線６１０ａ，６１０ｂは、電源配線、信号配線、およびデータ線等を総括的に示すものであり、定常的あるいは過渡的な電流が通過する。
【０２０６】
図２４は、ＭＴＪメモリセルに対する配線からの磁気的ノイズの作用を説明する概念図である。
【０２０７】
図２４を参照して、ＭＴＪメモリセルアレイ１０内に配置された複数の正規メモリセルＭＣに対しては、データ書込電流を供給するためのライトディジット線ＷＤＬおよびビット線ＢＬが配置されている。既に説明したように、アクセス対象に選択された選択メモリセルＭＣ♯に対応する、ライトディジット線ＷＤＬおよびビット線ＢＬに対してデータ書込電流がそれぞれ供給される。具体的には、選択行のライトディジット線ＷＤＬへは、選択行のメモリセル群に対して磁化困難軸（ＨＡ）に沿った磁界を生じさせるための所定方向の電流が供給される。また、選択列のビット線ＢＬへは、選択列のメモリセル群に対して磁化容易軸（ＥＡ）に沿った磁界を生じさせるための書込データに応じた方向の電流が、ビット線ドライバＢＤＵ，ＢＤＵ♯によって供給される。
【０２０８】
これにより、選択メモリセルＭＣ♯には、磁化容易軸（ＥＡ）方向および磁化困難軸（ＨＡ）方向の両方に所定のデータ書込磁界が印加される。この結果、これらのデータ書込磁界の和が、図４１に示したアステロイド特性線の外側領域に達することにより、選択メモリセルＭＣ＃へデータ書込が実行される。
【０２０９】
ＭＴＪメモリセルアレイ近傍の配線６１０は、たとえば図２３に示された配線６１０ａ，６１０ｂを総称したものであり、データ書込磁界を生じさせるための配線、すなわちビット線ＢＬおよびライトディジット線ＷＤＬを除く配線を総称するものである。
【０２１０】
このような、配線６１０を通過する定常的あるいは過渡的な電流Ｉｎｓ（以下、「ノイズ電流」とも称する）によって、磁気的ノイズＨ（ｎｓ）が発生してしまう。すなわち、ノイズ電流Ｉｎｓによって生じた磁気的ノイズＨ（ｎｓ）が、各正規メモリセルＭＣへ作用する。この結果、特に、配線６１０と近接し、かつ選択メモリセルＭＣ♯と同一のメモリセル列または同一メモリセル行に属する非選択メモリセルにおいて、データ誤書込の危険性が高まってしまう。
【０２１１】
図２５には、配線６１０上のノイズ電流Ｉｎｓを制限するための構成が示される。図２５においては、内部回路６２０は、配線６１０の電圧を駆動する機能を有する回路として示される。
【０２１２】
図２５を参照して、内部回路６２０は、論理ゲート６２１と、電流源６２２，６２６と、ＰチャネルＭＯＳトランジスタ６２４と、ＮチャネルＭＯＳトランジスタ６２８とを有する。
【０２１３】
電流源６２２およびＰチャネルＭＯＳトランジスタ６２４は、電源電圧Ｖｃｃと配線６１０との間に直列に配置され、電流源６２６およびＮチャネルＭＯＳトランジスタ６２８は、接地電圧ＧＮＤと配線６１０との間に直列に配置される。ＰチャネルＭＯＳトランジスタ６２４およびＮチャネルＭＯＳトランジスタ６２８の各ゲートには、論理ゲート６２１の出力が与えられる。したがって、内部回路６２０は、最終段の論理ゲート６２１の出力に応じて、配線６１０を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかへ駆動できる。
【０２１４】
このような構成では、配線６１０上のノイズ電流Ｉｎｓを、電流源６２２，６２６の供給電流量に応じて制限することができる。
【０２１５】
また、配線６１０が定常電流を伝達するのではなく、電圧信号を伝達する場合には、配線６１０上のノイズ電流Ｉｎｓは、当該電圧信号の駆動時に生じる充電電流または放電電流に相当する。この場合には、電流源６２２，６２６の配置を省略し、ＰチャネルＭＯＳトランジスタ６２４およびＮチャネルＭＯＳトランジスタ６２８の電流駆動力を制限することによって、配線６１０の電圧の立上り／立下り速度を低下させて、ノイズ電流Ｉｎｓを抑制することも可能である。トランジスタの電流駆動力は、トランジスタサイズ（ゲート長およびゲート幅の比）の設計によって調整することができる。
【０２１６】
図２６は、図２４に示された配線群の配置を説明する断面図である。
図２６を参照して、正規メモリセルＭＣは、既に説明したように、アクセストランジスタＡＴＲと、トンネル磁気抵抗素子ＴＭＲとを含む。アクセストランジスタＡＴＲは、ソース領域３１０と、ドレイン領域３２０と、ゲート領域３３０とを有し、ゲート領域３３０には、ワード線ＷＬが形成される。さらに、ドレイン領域３２０は、ストラップＳＲＰを介してトンネル磁気抵抗素子ＴＭＲと接続される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲの直上の金属配線層に設けられ、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。また、ライトディジット線ＷＤＬは、トンネル磁気抵抗素子ＴＭＲの直下の金属配線層に設けられる。なお、実施の形態１では、アクセストランジスタＡＴＲのソース領域３１０を接地電圧ＧＮＤと結合するためのソース線ＳＬを拡散層を延在させて形成する構成例を示したが、図２６に示すように、ソース線ＳＬを金属配線として設ける構成も可能である。
【０２１７】
これらのＭＴＪメモリセルに直接作用する配線群の他にも、複数の配線が、他の金属配線層を用いて設けられる。たとえば、ライトディジット線ＷＤＬの下層側に位置する金属配線層ＭＬ０，ＭＬ１，…を用いて、その他の金属配線が設けられる。あるいは、ビット線の上層側に形成される金属配線層ＭＵ０，ＭＵ１，…についても、その他の用途の配線を配置することができる。
【０２１８】
なお、各金属配線層は、より上層側、あるいは下層側に位置するほど、相対的に広い配線幅を確保することができる。たとえば、金属配線層ＭＵ０よりも上層側の金属配線層ＭＵ１に形成される金属配線は、金属配線層ＭＵ０に配置された金属配線よりも、より広い配線幅を確保することが可能である。同様に、金属配線層ＭＬ０とＭＬ１とを比較すれば、金属配線層ＭＬ１に配置される金属配線は、金属配線層ＭＬ０に配置される金属配線よりも広い配線幅を確保することができる。
【０２１９】
図２７は、実施の形態５に従う配線設計ルールを説明する第１の概念図である。
【０２２０】
図２７を参照して、ビット線ＢＬよりも上層側の金属配線層ＭＵ０もしくはＭＵ１に、配線６１０が配置される。配線６１０とトンネル磁気抵抗素子ＴＭＲとの距離はｒ１であり、配線６１０上のノイズ電流Ｉｎｓによって、トンネル磁気抵抗素子ＴＭＲに磁気的ノイズはＨ（ｎｓ）が作用する。
【０２２１】
同様に、配線６１０♯は、ライトディジット線ＷＤＬよりも下層側の金属配線層ＭＬ０またはＭＬ１を用いて配置される。配線６１０♯からトンネル磁気抵抗素子ＴＭＲまでの距離はｒ２で示され、配線６１０♯上のノイズ電流Ｉｎｓ♯によって、磁気的ノイズＨ（ｎｓ）♯がトンネル磁気抵抗素子ＴＭＲに作用する。
【０２２２】
一方、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲまでの距離はｒで示され、ビット線ＢＬを通過するデータ書込電流Ｉｗによって、トンネル磁気抵抗素子ＴＭＲに作用するデータ書込磁界はＨ（ｗ）で示されるものとする。
【０２２３】
トンネル磁気抵抗素子ＴＭＲにおいて、データ誤書込が発生しないためには、少なくとも、データ書込磁界Ｈ（ｗ）が、磁気的ノイズＨ（ｎｓ）およびＨ（ｎｓ）♯の和よりも大きいことが必要とされる。このような関係を満足するために、ＭＴＪメモリセルに直接作用する配線群以外の配線６１０，６１０♯の配置ルールとして、これらの配線とトンネル磁気抵抗素子との距離ｒ１，ｒ２と、配線６１０および６１０♯のそれぞれの通過電流Ｉ（ｎｓ），Ｉ（ｎｓ）♯の間に、（１）式の関係を満足することが必要となる。
【０２２４】
（Ｉｗ／ｒ）＞（Ｉｎｓ／ｒ１）＋（Ｉｎｓ♯／ｒ２） … （１）
あるいは、データ誤書込が発生しない磁気的ノイズの許容値に相当する所定強度Ｈｎｒを用いて、（２）式の配線設計ルールが導かれる。
【０２２５】
（Ｉｎｓ／ｒ１）＋（Ｉｎｓ♯／ｒ２）＜Ｈｎｒ … （２）
ここで、所定強度Ｈｎｒは、各ＭＴＪメモリセルにおいて、隣接するＭＴＪメモリセルに正規のデータ書込磁界が印加された場合でも、所定強度Ｈｎｒの磁界の印加によってトンネル磁気抵抗素子ＴＭＲの磁化方向が更新されないレベルに設定される。すなわち、所定強度Ｈｎｒは、隣接するＭＴＪメモリセルに正規のデータ書込磁界が印加された場合における、図４１に示したアステロイド曲線に対するマージンに相当する。
【０２２６】
なお、（１），（２）式中において、データ書込電流Ｉｗおよび配線６１０，６１０♯のノイズ電流Ｉｎｓ，Ｉｎｓ♯は、対応する配線の配線幅、抵抗率、膜厚等のパラメータにも依存するが、図２５に示した構成によっても調整可能である。したがって、これらの配線パラメータと、配線の配置箇所、すなわち金属配線層の選択によって、上記（１），（２）式を満足するような、配線設計ルールを実現することが可能となる。
【０２２７】
図２８は、実施の形態５に従う配線設計ルールを説明する第２の概念図である。
【０２２８】
図２８を参照して、配線設計ルールには、さらに、ノイズ発生源となる配線６１０とＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）との位置関係を盛り込むことができる。
【０２２９】
図２８において、配線６１０とトンネル磁気抵抗素子ＴＭＲとを結ぶ直線と、トンネル磁気抵抗素子ＴＭＲの法線方向との成す角度θは、データ書込磁界印加における両者の相対的な角度ずれを示すパラメータとなる。たとえば、トンネル磁気抵抗素子ＴＭＲに十分なデータ書込磁界を印加するためのビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲの直下（すなわちθ＝０°）に配置される。
【０２３０】
角度θをパラメータとすると、配線６１０からの磁気的ノイズＨ（ｎｓ）について、データ誤書込を引き起こす成分、すなわち磁化容易軸方向に作用する成分Ｈ（ｎｓ）ｗは、Ｈ（ｎｓ）ｗ＝Ｈ（ｎｓ）・ｃｏｓθで与えられる。したがって、メモリセルアレイの上部および下部領域に配置される配線６１０については、少なくともＭＴＪメモリセルの直上および直下領域を避けて、すなわち上記の角度θ≠０°となるように配置することによって、ＭＴＪメモリセルへ作用する磁気的ノイズを軽減できる。
【０２３１】
角度θを考慮して上記（２）式を拡張することによって、配線設計パラメータを表現する（３）式を得ることができる。
【０２３２】
Σ｛Ｈ（ｎｓ）ｗ｝＝Σ｛（Ｉｎｓ／ｒｎ）・ｃｏｓθ｝＜Ｈｎｒ …（３）
（３）式によって、任意のＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に対して、ノイズ源となる配線６１０からの実効的な磁気的ノイズＨ（ｎｓ）ｗの総和が所定強度Ｈｎｒを超えているか否かによって、データ誤書込の発生の危険性を評価できる。
【０２３３】
上述したように、（３）式中において、Ｉｎｓは、ノイズ源となる１本の配線６１０上のノイズ電流を示し、ｒｎは、当該配線６１０とトンネル磁気抵抗素子ＴＭＲとの間の距離を示し、θは、当該配線６１０とトンネル磁気抵抗素子ＴＭＲとの相対的な角度ずれを示しておいる。
【０２３４】
また、（１）〜（３）式においては、各時間すなわち同一タイミングにおける磁気的ノイズＨ（ｎｓ），Ｈ（ｎｓ）ｗの総和が評価される。したがって、磁気的ノイズが相対的に大きいノイズ配線間で、ノイズ電流が発生する位相（期間）が異なる様に設計することは、磁気的ノイズ抑制に効果がある。たとえば、データ書込用の内部回路と、データ読出用の内部回路とでは、その活性化期間の違いによってノイズ電流が生じる位相も異なってくる。すなわち、磁気的ノイズの発生タイミングについても考慮して、配線の配置を設計することが望ましい。
【０２３５】
また、同時に発生する磁気的ノイズであっても、配線の位置関係によっては、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に対して、互いに打ち消し合うように作用させることができる。たとえば、ＭＴＪメモリセルからみて上側
（あるいは下側）に位置する２本の配線６１０において、それぞれの配線上のノイズ電流が互いに反対方向であれば、発生する磁気的ノイズはＭＴＪメモリセルにおいて、互いに打ち消し合う。また、ＭＴＪメモリセルからみて上側および下側にそれぞれ位置する２本の配線６１０において、それぞれの配線上のノイズ電流が互いに同一方向であれば、発生する磁気的ノイズはＭＴＪメモリセルにおいて、互いに打ち消し合う。
【０２３６】
このように、上記の（１）〜（３）式については、磁気的ノイズの発生タイミングおよびＭＴＪメモリセルへ作用する磁界方向も考慮して、ＭＴＪメモリセルへのデータ誤書込の発生の危険性を評価する必要がある。
【０２３７】
なお、図２６〜図２８においては、ノイズ源となる配線がビット線ＢＬと同一方向に沿って配置されるケース、すなわちトンネル磁気抵抗素子ＴＭＲに対して磁化容易軸（ＥＡ）方向に沿った磁気的ノイズを発生する場合について説明したが、同様の配線設計ルールは、ライトディジット線ＷＤＬに沿った方向に配置される配線群、すなわちトンネル磁気抵抗素子ＴＭＲにおいて磁化困難軸（ＨＡ）に沿った磁気的ノイズを発生させる配線群についても同様に適用することが可能である。
【０２３８】
図２９および図３０には、配線６１０，６１０♯が、ライトディジット線ＷＤＬと同一方向に配置される場合の構成例が示される。
【０２３９】
図２９には、配線６１０，６１０♯がライトディジット線ＷＤＬの直上および直下領域に配置された構成例が示され、図３０には、配線６１０，６１０♯がライトディジット線ＷＤＬと相対的な角度のずれを有するように配置された構成例が示される。
【０２４０】
これらの場合においても、ビット線ＢＬよりも上層側に配置された配線６１０からの磁気的ノイズＨ（ｎｓ）およびライトディジット線ＷＤＬよりも下層側に配置された配線６１０♯からの磁気的ノイズＨ（ｎｓ）♯について、その配線設計を、図２６〜図２８ならびに（１）〜（３）式で説明したのと同様とすることによって、同様の効果を得ることができる。
【０２４１】
［実施の形態５の変形例］
図３１は、実施の形態５の変形例に従う配線設計ルールを示す概念図である。
【０２４２】
図３１を参照して、ＭＴＪメモリセルに直接作用する配線群以外の配線は、ＭＴＪメモリセルアレイの直下領域および直上領域を用いて配置される配線６１０，６１０♯と、ＭＴＪメモリセルアレイの直下領域および直上領域を回避して配置される配線６３０，６４０とに分類される。配線６１０，６１０♯，６３０および６４０は、信号線ドライバ６１５，６１５♯、６３５および６４５によってそれぞれ駆動されている。
【０２４３】
さらに、ＭＴＪメモリセルアレイの直下領域および直上領域を用いて配置される配線６１０，６１０♯は、実施の形態５で説明した通過電流量およびトンネル磁気抵抗素子ＴＭＲとの距離に着目した配線設計ルールを満たしたうえで、少なくとも、トンネル磁気抵抗素子ＴＭＲの直上の配線領域（ビット線ＢＬが配置される金属配線層）およびトンネル磁気抵抗素子ＴＭＲの直下の金属配線層（ライトディジット線ＷＤＬが配置される金属配線層）を用いることなく、すなわち、図２１および図２２における金属配線層ＭＬ０よりも下層側またはＭＵ０よりも上層側に形成される。
【０２４４】
さらに、配線６１０，６１０♯としては、ＭＴＪメモリセルの行または列に対応して設ける必要がある配線のみを配置することとする。たとえば、配線６１０，６１０♯としては、ソース線ＳＬの低抵抗化を図るためのシャント用配線や、ワード線ＷＬ、ビット線ＢＬ、ライトディジット線ＷＤＬが階層的に構成される場合におけるメインワード線、メインビット線、メインライトディジット線等の上位配線が適用される。
【０２４５】
その他の、ＭＴＪメモリセルの行または列に対応して設ける必要がない配線については、配線６３０，６４０のように、ＭＴＪメモリセルアレイの直上領域あるいは直下領域を回避して配置される。また、データ書込用の配線（ビット線ＢＬおよびライトディジット線ＷＤＬ）以外の配線については、メモリセルアレイの直下領域および直上領域においては、配線の種類を問わず、データ書込用の配線と同一の配線層を避けて配置する。
【０２４６】
このような配線設計ルールを適用することにより、ＭＴＪメモリセルアレイ内のＭＴＪメモリセルに対して、データ誤書込の原因として作用する磁気的ノイズの悪影響を抑制することができる。
【０２４７】
［実施の形態６］
ＭＲＡＭ回路ブロックを含む複数の回路ブロックを備えたシステムＬＳＩ（半導体集積回路装置）においては、これらの回路ブロックに対して電気的にコンタクトするための信号配線や電源配線等の電気経路を設ける必要がある。実施の形態６においては、これらの電気経路についての、ＭＲＡＭ回路ブロックへの磁気的ノイズを考慮した配置例を説明する。
【０２４８】
図３２は、実施の形態６に従うシステムＬＳＩの第１の構成例を説明する概略図である。
【０２４９】
図３２を参照して、実施の形態６に従うシステムＬＳＩ７００は、複数の回路ブロック７０１、７０２および７１０を備える。特に、回路ブロック７１０は、ＭＴＪメモリセルアレイ（図示せず）を内包したＭＲＡＭ回路ブロックであるものとする。
【０２５０】
配線７１１、７１２は、ＭＲＡＭ回路ブロック７１０と回路ブロック７０１，７０２との間に、これらの回路ブロック間で信号やデータ等の情報を授受するための電気経路として設けられる。一方、回路ブロック７０１と７０２との間で信号やデータ等の情報を授受するための電気経路として設けられる配線７１３は、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けて配置される。特に、配線７１３は、ＭＲＡＭ回路ブロック７１０中のＭＴＪメモリセルアレイの位置を考慮して、その配置が決定される。
【０２５１】
このような構成とすることにより、ノイズ源となる配線７１３からのＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。
【０２５２】
図３３は、実施の形態６に従うシステムＬＳＩの第２の構成例を説明する概略図である。図３３においては、特に、複数の回路ブロック間で共有される電源配線の配置が示される。
【０２５３】
図３３を参照して、電源配線７２０は、回路ブロック７０１，７０２およびＭＲＡＭ回路ブロック７１０に対して共通に設けられる。電源配線７２０と接地電圧ＧＮＤの間には、ピーク電流を抑制し、電源電圧レベルを安定化するためのキャパシタ７２２，７２４が設けられる。電源配線７２０についても、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けるように、その配線パターンが設計される。
【０２５４】
このような構成とすることにより、ノイズ源となる電源配線７２０からのＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。このような電源配線は、ＭＲＡＭ回路ブロック中にも配置する必要があるので、図３４を用いて、ＭＲＡＭ回路ブロック中における電源配線の配置例を説明する。
【０２５５】
図３４を参照して、ＭＲＡＭ回路ブロック７１０は、電源配線７２５と、複数のＭＴＪメモリセルアレイ７２６と、周辺回路７２７とを含む。周辺回路７２７は、たとえば、図１に示されたコントロール回路１２、行デコーダ１３、列デコーダ１４、ライトディジット線ドライブ回路１５およびビット線ドライブ回路２０，２１等を総括的に示すものである。
【０２５６】
電源配線７２５は、ＭＴＪメモリセルアレイ７２６の上部領域および下部領域を避けるように、その配線パターンが設計される。一方、周辺回路７２７の上部領域および下部領域においては、電源配線７２５が配置されてもよい。
【０２５７】
図３５は、周辺回路領域における電源配線の配置を説明する図である。
図３５を参照して、周辺回路７２７を構成する周辺回路トランジスタＰＴＲは、ソース／ドレイン領域３１１♯，３２１♯と、ゲート電極３３１♯とを有する。電源配線７２５は、周辺回路トランジスタＰＴＲの上部領域を通過するように、その配線パターンが設計されても良い。逆に、ＭＴＪメモリセルアレイ７２６の上部領域では、このような構造が生じない様に、電源配線７２５の配線パターンが設計される。
【０２５８】
このような構成とすることにより、ノイズ源となる電源配線７２５からのＭＴＪメモリセルに対する磁気的ノイズの影響を軽減することができる。
【０２５９】
図３６および図３７は、実施の形態６に従うシステムＬＳＩの第３の構成例を説明する概略図である。
【０２６０】
図３６を参照して、システムＬＳＩ７００は、ダイ（基板）７３０上に、バンプ７３４を用いたワイヤレスボンディングで実装される。ワイヤレスボンディングにより、配線遅延の削減による高速動作化およびチップ面積削減が図られる。
【０２６１】
このような構成では、バンプ７３４は、ダイ７３０上に設けられた配線パターン７３２と、システムＬＳＩ７００上のパッド（図示せず）とを電気的に結合する。図３６の上面図に相当する図３７に示されるように、配線パターン７３２は、ＭＲＡＭ回路ブロック７１０の下部領域を避けて設けられる。このように、システムＬＳＩ７００とダイ７３０とを結合するための電気経路を、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けて設けることにより、ＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。
【０２６２】
図３８は、実施の形態６に従うシステムＬＳＩの第４の構成例を説明する概略図である。
【０２６３】
図３８を参照して、システムＬＳＩ７００は、ダイ７３０上のリードフレーム７５１〜７５９とボンディングされる。すなわち、システムＬＳＩ７００のパッド７４１〜７４９は、リードフレーム７５１〜７５９と電気的に結合される。
【０２６４】
この際に、システムＬＳＩ７００とダイ７３０とを結合するために、パッド７４１〜７４９およびリードフレーム７５１〜７５の間にそれぞれ形成される電気経路７６１〜７６９が、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けて配置される。一方で、電気経路７６１〜７６３，７６７，７６８のように、ＭＲＡＭ回路ブロック７１０以外の回路ブロック７０１，７０２の上部領域および下部領域については、このような電気経路が通過しても良い。電気経路７６１〜７６９は、一般的には金属ワイヤで形成されるので、この場合には、当該金属ワイヤの配置を考慮することによって、上述した電気経路の配置が実現される。
【０２６５】
このような構成とすることによって、ワイヤボンディングによる実装においても図３６および図３７に示したワイヤレスボンディングによる実装と同様に、ＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。
【０２６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６７】
【発明の効果】
請求項１〜３に記載の薄膜磁性体記憶装置は、メモリセルアレイ周辺部への形状ダミーセル配置によって、メモリセルアレイの中央部および境界部との間での磁性体メモリセル配置の粗密を解消できる。この結果、メモリセルアレイ内の磁性体メモリセルの寸法、形状および構造の均一性を維持することができる。特に、面積ペナルティを抑制したうえで、磁性体メモリセルの均一性を確保するための形状ダミーセルを効率的に配置することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を説明する概略ブロック図である。
【図２】 ＭＴＪメモリセルアレイに配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【図３】 本発明の実施の形態に従うＭＲＡＭデバイスにおけるＭＴＪメモリセルの均一性を説明する概念図である。
【図４】 正規メモリセルおよびダミー形状セルと対応する信号線との配置を詳細に示す図である。
【図５】 実施の形態１の従うＭＲＡＭデバイスを組込んだシステムＬＳＩにおける形状ダミーセルの配置を説明する概念図である。
【図６】 実施の形態１の変形例１に従うＭＴＪメモリセルアレイの構成例を示す回路図である。
【図７】 図６に示したＭＴＪメモリセルアレイの構成を詳細に説明する平面および断面図である。
【図８】 実施の形態１の変形例２に従う形状ダミーセルの配置を示す概念図である。
【図９】 実施の形態２に従う形状ダミーの配置を示す概念図である。
【図１０】 図９におけるＶ−Ｗ断面図である。
【図１１】 実施の形態２の変形例に従う形状ダミーの配置を示す第１の概念図である。
【図１２】 実施の形態２の変形例に従う形状ダミーの配置を示す第２の概念図である。
【図１３】 図１１に示したダミー列領域の構造を説明するための列方向に沿った断面図である。
【図１４】 実施の形態３に従う磁界印加装置の構成を示す概念図である。
【図１５】 図１４に示した磁界印加装置によるチップの磁化工程を説明する概念図である
【図１６】 実施の形態３の変形例に従う磁界印加装置の第１の構成例を示す概念図である。
【図１７】 実施の形態３の変形例に従う磁界印加装置の第２の構成例を示す概念図である。
【図１８】 複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第１の構成例を示す概略図である。
【図１９】 複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第２の構成例を示す概略図である。
【図２０】 ＭＴＪメモリセル形状のバリエーションを示す概念図である。
【図２１】 複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第３の構成例を示す概略図である。
【図２２】 点対称形状のＭＴＪメモリセルの効率的な配置を示す図である。
【図２３】 メモリアレイに作用する磁気的ノイズ源を説明する概念図である。
【図２４】 ＭＴＪメモリセルに対する配線からの磁気的ノイズの作用を説明する概念図である。
【図２５】 磁気的ノイズ源となる配線の通過電流を制限するための構成を示す回路図である。
【図２６】 図２４に示された配線群の配置を説明する断面図である。
【図２７】 実施の形態５に従う配線設計ルールを説明する第１の概念図である。
【図２８】 実施の形態５に従う配線設計ルールを説明する第２の概念図である。
【図２９】 実施の形態５に従う配線設計ルールを説明する第３の概念図である。
【図３０】 実施の形態５に従う配線設計ルールを説明する第４の概念図である。
【図３１】 実施の形態５の変形例に従う配線設計ルールを示す概念図である。
【図３２】 実施の形態６に従う半導体集積回路装置として示されるシステムＬＳＩの第１の構成例を説明する概略図である。
【図３３】 実施の形態６に従うシステムＬＳＩの第２の構成例を説明する概略図である。
【図３４】 ＭＲＡＭ回路ブロック中における電源配線の配置例を示す概念図である。
【図３５】 周辺回路領域における電源配線の配置を説明する図である。
【図３６】 実施の形態６に従うシステムＬＳＩの第３の構成例を説明する概略図である。
【図３７】 実施の形態６に従うシステムＬＳＩの第３の構成例を説明する概略図である。
【図３８】 実施の形態６に従うシステムＬＳＩの第４の構成例を説明する概略図である。
【図３９】 ＭＴＪメモリセルの構成を示す概略図である。
【図４０】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図４１】 データ書込電流とＭＴＪメモリセルの磁化状態との関係を示す概念図である。
【図４２】 ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図４３】 半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【図４４】 ＭＲＡＭデバイスを搭載したシステムＬＳＩの一般的な全体構成を説明する概略図である。
【図４５】 ＭＴＪメモリセル配置密度の疎密に起因して、ＭＴＪメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する第１の概念図である。
【図４６】 ＭＴＪメモリセル配置密度の疎密に起因して、ＭＴＪメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する第２の概念図である。
【符号の説明】
１０，１０ａ〜１０ｆ ＭＴＪメモリセルアレイ、１１ メモリブロック、１２ コントロール回路、１３ 行デコーダ、１４ 列デコーダ、１５ ディジット線ドライブ回路、２０，２１ ビット線ドライブ回路、１００，１０１，１０２，７００ システムＬＳＩ（チップ）、１１０，１１０ａ〜１１０ｆ 回路ブロック、１５０ａ〜１５０ｃ 形状ダミーセル配置領域、１６５ ダミー活性領域、１７０，１８０ トランジスタパターン、１７５，１８５ ダミー形状パターン、２００ ダミー列領域、２１０ シャント用配線、５００ ウェハ、５１０ 磁界印加装置、５２０，５２０ａ，５２０ｂ ソレノイドコイル、５２５ 所定磁界（磁化工程用）、５３０ 磁界印加装置位置制御部、５４０ ウェハ位置制御部、６１０，６１０＃，６３０，６４０ 配線（ＭＴＪメモリセルへ直接作用する配線以外）、６２２，６２６ 電流源、６２４，６２８ ドライブトランジスタ、７０１，７０２ 回路ブロック、７１０ ＭＲＡＭ回路ブロック、７１１，７１２，７１３ 配線（回路ブロック間）、７２０，７２５ 電源配線、７３０ ダイ、７３４ バンプ、７４１〜７４９ パッド、７５１〜７５９ リードフレーム、７６１〜７６９ 電気経路、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＡＴＲｄ，ＳＲＰｄ，ＳＬｄ，ＴＭＲｄ，ＷＤＬｄ 形状ダミー、ＢＤＵ ビット線ドライブユニット、ＢＦＦ バッファ層、ＢＬ ビット線、ＦＬ 固定磁化層、ＧＮＤ 接地電圧、Ｈ（ｎｓ） 磁気的ノイズ、Ｈ（ｎｓ）ｗ 磁気的ノイズ（実効成分）、ＭＣ ＭＴＪメモリセル（正規メモリセル）、ＭＬ０，ＭＬ１，ＭＵ０，ＭＵ１ 金属配線層、ＳＤＣ 形状ダミーセル、ＳＬ ソース線、ＳＲＰ ストラップ、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＶＬ 自由磁化層、ＷＤＬ ライトディジット線、ＷＤＵ ライトディジット線ドライブユニット、ＷＷＬ ライトワード線。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合部（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えた薄膜磁性体記憶装置および、当該薄膜磁性体記憶装置を回路ブロックの１つとして備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。（たとえば、非特許文献１，２を参照）。
【０００４】
図３９は、磁気トンネル接合部を有するメモリセル（以下、単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図３９を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬとの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対して直接作用する配線としては、データ書込時およびデータ読出時においてデータ書込電流およびデータ読出電流をそれぞれ流すためのビット線ＢＬと、データ書込時にデータ書込電流を流すためのライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース線ＳＬとが設けられる。
【０００７】
図４０は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図４０を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または反対方向（正方向または負方向）に磁化される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相対関係によって変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【００１０】
トンネル磁気抵抗素子ＴＭＲの下層には、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとの電気的な結合を確保するための、導電質の物質で形成されたストラップＳＲＰが形成されている。
【００１１】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。すなわち、自由磁化層ＶＬの磁化方向は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れるデータ書込電流の向きによって決定される。
【００１２】
図４１は、データ書込電流とＭＴＪメモリセルの磁化状態との関係を示す概念図である。
【００１３】
図４１を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１５】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１６】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１７】
図４１の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１８】
図４２は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図４２を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的に結合される。この状態で、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路にデータ読出電流Ｉｓを流すことにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じた電圧変化を、ビット線ＢＬに生じさせることができる。たとえば、ビット線ＢＬを所定電圧にプリチャージした後にデータ読出電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１９】
図４３は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図４３を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０と、ゲート３３０とを有する。ソース／ドレイン領域３１０は、コンタクトホール３４１に形成される金属膜を介して、ソース線ＳＬと電気的に結合される。
【００２０】
ライトディジット線ＷＤＬは、ソース線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップＳＲＰおよびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ストラップＳＲＰは、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。
【００２１】
ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲの上層側に設けられ、トンネル磁気抵抗素子ＴＭＲとバッファ層ＢＦＦを介して電気的に結合される。既に説明したように、データ書込時においては、ビット線ＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬをたとえば高電圧状態に活性化することによって、アクセストランジスタＡＴＲがターンオンする。これにより、アクセストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電気的に結合される。
【００２２】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２３】
【非特許文献１】
ロイ・ショイアーライン（Roy Scheuerline)他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。
【００２４】
【非特許文献２】
ダーラム(M.Durlam)他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。
【００２５】
【発明が解決しようとする課題】
一方、近年では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）等のメモリデバイスを１つの回路ブロックとして、ロジック機能を有する回路ブロックと同一チップ上に混載するシステムＬＳＩ（Large Scale Integrated circuit）が種々提案されている。したがって、ＭＲＡＭデバイスについても、このようなシステムＬＳＩに適用された場合の構成について考慮する必要が生まれる。
【００２６】
図４４は、ＭＲＡＭデバイスを搭載したシステムＬＳＩの一般的な全体構成を説明する概略図である。
【００２７】
図４４を参照して、同一ウェハ上に形成された複数のシステムＬＳＩ３５０は、太線で示されるダイシングラインに沿って、個々のＬＳＩチップに切断・分割される。各システムＬＳＩ３５０は、複数の回路ブロックを含む。これらの回路ブロックには、ＭＲＡＭデバイスとしての機能を有するＭＲＡＭ回路ブロック３６０や、周辺回路ブロックを含む。周辺回路ブロックは、ＭＲＡＭ回路ブロック３６０への動作指示を行なうためのロジック回路３７０や、システムＬＳＩ３５０の内部での回路ブロック間、またはシステムＬＳＩ外部との間で情報・データの授受を実行するためのＡ／Ｄ（アナログ／デジタル）コンバータ等のインターフェイス（Ｉ／Ｆ）回路３６５から構成されている。
【００２８】
ＭＲＡＭ回路ブロック３６０には、図３９から図４３に示したＭＴＪメモリセルが集積配置されたメモリセルアレイ（以下、「ＭＴＪメモリセルアレイ」とも称する）が配置されている。たとえば、図４４においては、ハッチングを施した領域において、ＭＴＪメモリセルアレイが配置されている。
【００２９】
このように、システムＬＳＩ３５０の内部において、ＭＴＪメモリセルは、ＭＲＡＭ回路ブロック３６０中のＭＴＪメモリセルアレイ部分にのみ形成されるので、ＭＴＪメモリセルの配置について、チップ内で疎・密が発生してしまう。すなわち、ＭＴＪメモリセルアレイの中央部分においては、ＭＴＪメモリセルが連続的に配置されるため、その配置密度が高い一方で、ＭＴＪメモリセルアレイ周辺部分においては、ＭＴＪメモリセルが配置されない領域と隣接しているため、その配置密度は低くなってしまう。
【００３０】
このように、同一チップ上で、ＭＴＪメモリセルの配置に疎密が生じるため、メモリセルアレイ内において、ＭＴＪメモリセルを均一に製造することが困難になる問題点が生じてしまう。以下、このような問題点について詳細に説明する。
【００３１】
図４５および図４６は、ＭＴＪメモリセル配置の疎密に起因して、ＭＴＪメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する概念図である。以下の説明で明らかになるように、このような不均一性は、特に、磁気トンネル接合部を形成するトンネル磁気抵抗素子ＴＭＲにおいて顕著である。
【００３２】
図４５を参照して、工程（ａ）では、堆積されたストラップ層４１０が設計されたパターン形状に合わせて加工されて、図４３に示したストラップＳＲＰが形成される。ストラップ層４１０には、ポリシリコンまたはタングステンが用いられる。
【００３３】
ストラップ層４１０の加工は、一般的には、設計パターンに沿ったエッチングによって実行される。しかし、エッチングの際に、ＭＴＪメモリセルの配置密度が低い領域（以下、「パターン疎領域」とも称する）においては、ＭＴＪメモリセルの配置密度が高い領域（以下、「パターン密領域」とも称する）に比較して、エッチング後のレジスト除去時に膜厚が薄くなってしまう傾向にある。この結果、仕上ったストラップＳＲＰの厚みに不均一性が生じてしまう。なお、パターン密領域は、ＭＴＪメモリセルアレイの中心に相当し、パターン疎領域は、ＭＴＪメモリセルアレイの境界部に相当する。
【００３４】
次に、工程（ｂ）においては、形成されたストラップＳＲＰ上に、トンネル磁気抵抗素子ＴＭＲを形成するための磁性体層が形成される。すなわち、工程（ａ）で形成されたストラップＳＲＰの上層に、バッファ層４２５，４２７，４２９を介して、磁性体層４２０，４２２，４２４が積層される。磁性体層４２２は、図４０に示した固定磁化層ＦＬに相当し、磁性体層４２４は、図４０に示した自由磁化層ＶＬに相当する。磁性体層４２０は、固定磁化層ＦＬの磁化方向を固定するための反強磁性体によって形成されている。バッファ層４２５，４２７，４２９は、たとえばポリシリコンによって形成される。
【００３５】
さらに、磁性体層４２４の上には、図４３に示されたバッファ層ＢＦＦを形成するためのバッファ層４３０が形成される。既に説明したように、バッファ層４３０は、トンネル磁気抵抗素子ＴＭＲとその上層に配置されるビット線ＢＬに相当する金属配線との間での電気的結合を確保するために、導電性物質を用いて形成される。
【００３６】
図示されるように、工程（ｂ）の終了時点で、パターン密領域とパターン疎領域の間において、形成された磁性体層およびバッファ層の高さに不均一性が生じている。これは、工程（ａ）で生じたストラップＳＲＰの膜厚の不均一性に起因している。
【００３７】
次に、工程（ｃ）では、工程（ｂ）で積層されたバッファ層および磁性体層の上層に、レジスト膜４４０がさらに塗布されて、ＭＴＪメモリセルの形状パターン（メモリセルパターン）に合わせて選択的に除去される。この結果、レジスト膜４４０は、メモリセルパターンに合わせた形で残される。
【００３８】
工程（ｂ）で積層されたバッファ層および磁性体層は、残されたレジスト膜４４０に沿ったオーバーエッチングによって、メモリセルパターンに合わせて微細加工される。これにより、図３９〜図４３に示したトンネル磁気抵抗素子ＴＭＲが形成される。しかし、オーバーエッチングの際に、パターン疎領域においては、薄く仕上ったストラップＳＲＰがさらに削られてしまい、著しい場合には、ストラップＳＲＰのパターンが消失してしまう可能性すらある。
【００３９】
また、一般的に、レジスト膜４４０における除去領域と残存領域とは、メモリセルパターンを反映したマスクパターンを露光によってレジスト膜に転写することによって選択される。したがって、たとえば、露光部のレジスト膜が残される「ポジ型」では、パターン密領域において、周辺のＭＴＪメモリセルに対応するレジストを露光するための光の干渉・反射によって、残存するレジスト膜の幅が当初の設計パターンよりも太くなってしまう傾向にある。これに対して、パターン疎領域では、このような光の反射・干渉が生じないため、残存するレジスト膜の幅が相対的に細くなってしまう。この結果、このようにして、パターン密領域とパターン疎領域との間で、平面的なメモリセル形状に不均一性が生じてしまう。
【００４０】
図４６を参照して、次に示される工程（ｄ）においては、メモリセルパターンに合わせて加工されたトンネル磁気抵抗素子ＴＭＲに対して、層間絶縁膜４５０が形成される。
【００４１】
次に、工程（ｅ）において、層間絶縁膜４５０およびバッファ層４３０に対して化学的機械的研磨（ＣＭＰ）による平坦化処理が実行された後、金属配線層４６０が形成される。金属配線層４６０は、たとえばＣｕ配線で形成され、図３９〜図４３に示したビット線ＢＬに対応する。既に説明したように、ビット線ＢＬとトンネル磁気抵抗素子ＴＭＲとの間の電気的結合は、バッファ層ＢＦＦによって確保されている。
【００４２】
しかしながら、平坦化処理において、バッファ層４３０を研磨する際に、パターン密領域とパターン疎領域との間に発生した段差の影響によって、パターン密領域のＭＴＪメモリセルにおいて、バッファ層４３０が過剰に削り取られる危険性がある。これにより、トンネル磁気抵抗素子ＴＭＲおよびビット線ＢＬ間での電気的結合不良（電気抵抗の変動）や、トンネル磁気抵抗素子ＴＭＲを形成する磁性体層への悪影響が懸念される。
【００４３】
以上説明したように、同一チップ内において、ＭＴＪメモリセルの配置密度が高い領域と低い領域とが混在する場合には、これらの領域間で、ＭＴＪメモリセルの形状・寸法の不均一性がある程度必然的に生じてしまう。したがって、ＭＲＡＭデバイスならびに、ＭＲＡＭデバイスを混載したシステムＬＳＩ等においては、このような問題点を考慮した設計が必要となってくる。
【００４４】
また、ＭＲＡＭデバイスの製造工程中には、図３９〜図４３に示した固定磁化層ＦＬを所定方向に磁化するための工程が必然的に含まれる。したがって、当該磁化工程に使用される磁界印加装置の小型化および効率化が、製造工程の改善に必要である。
【００４５】
さらに、図４２に示したように、ＭＴＪメモリセルに対するデータ書込は、所定強度を超えた磁界の印加によって実行される。したがって、データ書込対象に選択された選択メモリセル以外において、磁気的ノイズの印加によってデータ誤書込が発生するおそれがある。
【００４６】
特に、選択メモリセルと同一行または同一列に属する非選択メモリセル群は、磁化容易軸（ＥＡ）および磁化困難軸（ＨＡ）のいずれか一方については、所定の強度のデータ書込磁界を受けているため、磁気的ノイズの重畳によって、データ誤書込に至る可能性が高い。したがって、ＭＲＡＭデバイスにおいては、このような磁気的ノイズの発生源となる、配線群の配置ルールについても考慮する必要がある。
【００４７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、薄膜磁性体記憶装置において、アクセス対象となるＭＴＪメモリセルの寸法、形状および構造を均一化することおよび、そのような薄膜磁性体記憶装置を内臓した半導体集積回路装置を提供することである。
【００４８】
この発明の他の目的は、薄膜磁性体記憶装置の製造工程で用いられる磁界印加装置の小型化を提供することである。
【００４９】
さらに、この発明の他のもう１つの目的は、配線群からの磁気的ノイズによるデータ誤書込を抑制可能な配線設計ルールを有する薄膜磁性体記憶装置を提供することである。
【００５０】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、各磁性体メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を含む。薄膜磁性体記憶装置は、メモリセルアレイ外部において、複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルをさらに備え、各形状ダミーセルは、磁気記憶素子と同様の構造および寸法に設計されたダミー磁気記憶素子を含む。
【００５１】
好ましくは、メモリセルアレイは、複数のメモリブロックに分割され、複数の形状ダミーセルは、各メモリブロックの周辺において、メモリブロック内の磁性体メモリセルに対して連続的に配置される。
【００５２】
また好ましくは、複数のダミー磁気記憶素子のうちの１つと同一の平面領域において、１つのダミー磁気記憶素子と異なる層に形成される回路素子をさらに備える。
【００５３】
あるいは好ましくは、各メモリセルは、磁気記憶素子とは異なる層に形成されて、データ読出時における磁気記憶素子への電流通過を制御するアクセス素子をさらに含み、薄膜磁性体記憶装置は、メモリセルアレイの外部において、アクセス素子と連続的に配置される複数のダミー形状素子をさらに備える。各ダミー形状素子は、アクセス素子と同様の構造および寸法を有し、複数の形状ダミーセルの少なくとも一部は、複数のダミー形状素子のうちの１つと同一の平面領域を用いて形成され、同一の平面領域において、ダミー磁気記憶素子およびダミー形状素子は、異なる層にそれぞれ形成される。
【００５４】
さらに好ましくは、メモリセルアレイ外部において、同一方向に沿って配置されるダミー磁気記憶素子およびダミー形状素子の配置個数は異なる。
【００５５】
特にこのような構成においては、同一方向に沿った配置個数は、ダミー磁気記憶素子の方がダミー形状素子よりも多い。
【００５６】
この発明に従う半導体集積回路装置は、複数の回路ブロックを備え、複数の回路ブロックのうちの少なくとも１つは、複数の磁性体メモリセルと同じ構造を少なくとも複数の層にわたって有する構造が配置された磁気メモリセルアレイを含み、各磁性体メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を有しする。半導体集積回路装置は、メモリセルアレイ外部において、複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルをさらに備え、各形状ダミーセルは、磁気記憶素子と同様の構造および寸法に設計されたダミー磁気記憶素子を含む。
【００５７】
好ましくは、半導体集積回路装置は、他の回路装置と同一チップ上に形成され、形状ダミーセルは、半導体集積回路装置と他の回路装置とを切り分けるためのダイシングライン領域を用いて配置される。
【００５８】
また好ましくは、形状ダミーセルは、複数の回路ブロック間の境界領域を用いて配置される。
【００５９】
あるいは好ましくは、形状ダミーセルは、複数の回路ブロックのうちの、磁気メモリセルアレイを含む回路ブロックを除く他の回路ブロックの領域を用いて配置される。
【００６０】
この発明の他の構成に従う半導体集積回路装置は、各々が、複数の磁性体メモリセルが配置された磁気メモリセルアレイを含む複数の回路ブロックを備える。各磁性体メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を有し、複数の回路ブロックに共通して、各磁性体メモリセルにおいて磁気記憶素子の磁化容易軸が同一方向に沿うように、複数の磁性体メモリセルは配置される。
【００６１】
好ましくは、複数の回路ブロックの各々は、複数の磁性体メモリセルに対して、磁気記憶素子の磁化困難軸に沿ったデータ書込磁界を選択的に印加するための複数の第１のデータ書込線と、複数の第１のデータ書込線と交差する方向に配置され、複数の磁性体メモリセルに対して磁化容易軸に沿ったデータ書込磁界を選択的に印加するための複数の第２のデータ書込線と、第１のデータ書込線を選択する第１のデコーダ回路と、第２のデータ書込線を選択する第２のデコーダ回路とを含み、複数の回路ブロックに共通して、複数の第１のデータ書込線のそれぞれおよび複数の第２のデータ書込線のそれぞれは、同じ方向に沿って配置される。
【００６２】
さらに好ましくは、磁気記憶素子は、点対称であるが線対称でない形状を有し、複数の第１のデータ書込線には、書込データレベルに応じて異なる方向を有する第１の書込電流が選択的に供給され、複数の第２のデータ書込線には、書込データレベルに依存せず固定方向を有する第２の書込電流が選択的に供給され、第１および第２のデコーダ回路は、書込データレベルの各々において、第１の書込電流の方向に対する第２の書込電流の方向が複数の回路ブロック間で共通となるように配置される。
【００６３】
あるいは、さらに好ましくは、メモリセルアレイにおいて，複数の磁性体メモリセルは行列状に配置され、複数の第１および第２のデータ書込線は、複数の磁性体メモリセルの行および列にそれぞれ対応して配置され、複数の第１のデータ書込線には、書込データレベルに応じて異なる方向を有する第１の書込電流が選択的に供給され、複数の第２のデータ書込線には、書込データレベルに依存せず固定方向を有する第２の書込電流が選択的に供給され、磁気記憶素子は、点対称であるが線対称でない形状を有し、複数の磁性体メモリセルは、隣接する第１のデータ書込線に対応する磁性体メモリセル同士が互いに線対称の関係となるように配置され、かつ、同一の第１のデータ書込線に対応する磁性体メモリセル同士が互いに同一方向となるように配置される。
【００６４】
この発明の他の構成に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、各メモリセルは、少なくとも１つが記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子を含む。薄膜磁性体記憶装置は、さらに、磁気記憶素子に印加されるデータ書込磁界を生じさせるデータ書込電流を通過させるためのデータ書込配線と、データ書込線以外の複数の配線とを備え、データ書込配線および複数の配線は、複数の配線の通過電流によってそれぞれ生じる磁界の和が所定磁界よりも小さくなるようにレイアウト配置される。
【００６５】
好ましくは、所定磁界は、データ書込磁界に相当する。
あるいは好ましくは、所定磁界は、各メモリセルにおいて、隣接するメモリセルにデータ書込磁界が印加された場合でも、所定磁界の印加によって磁気記憶素子の磁化方向が更新されないレベルに設定される。
【００６６】
好ましくは、データ書込電流をＩｗ、データ書込配線と磁気記憶素子との距離をｒとし、さらに、複数の配線のそれぞれについて通過電流をＩｎｓ、磁気記憶素子との距離をｒｎｓとすると、データ書込配線および複数の配線は、複数の配線のそれぞれに対応するパラメータ（Ｉｎｓ／ｒｎｓ）の総和が、データ書込配線に関するパラメータ（Ｉｗ／ｒ）よりも小さくなるようにレイアウト配置される。
【００６７】
さらに好ましくは、総和は、各時間において、磁界方向を考慮して評価される。
【００６８】
また好ましくは、データ書込電流をＩｗとし、複数の配線のそれぞれについて通過電流をＩｎｓ、磁気記憶素子との距離をｒｎｓ、磁気記憶素子に対する角度ずれをθとすると、データ書込配線および複数の配線は、複数の配線のそれぞれに対応するパラメータである（Ｉｎｓ／ｒｎｓ）・ｃｏｓθについての、磁界方向を考慮した各時間における総和が、所定磁界を超えないようにレイアウト配置される。
【００６９】
あるいは好ましくは、薄膜磁性体記憶装置は、複数の配線のうちの少なくとも１つにそれぞれ対応して設けられ、各々が対応する配線の電圧を駆動するための少なくとも１つの内部回路をさらに備え、少なくとも１つの内部回路の各々は、対応する配線の通過電流を制限する電流制限部を含む。
【００７０】
また好ましくは、複数の配線の少なくとも一部において、通過電流の発生期間はそれぞれ異なる。
【００７１】
あるいは好ましくは、複数の配線の少なくとも一部は、少なくとも一部の配線から通過電流によってそれぞれ生じる磁界同士が、磁性体メモリセルにおいて互いに打ち消し合う方向に作用するように配置される。
【００７２】
また好ましくは、複数の配線の各々は、メモリセルアレイの直上領域および直下領域を通過する場合には、磁気記憶素子の直上領域および直下領域を避けて、磁気記憶素子に対する角度ずれを有するように配置される。
【００７３】
また好ましくは、複数の配線は、メモリセルアレイの直上領域および直下領域では、磁気記憶素子の直上および直下に位置する金属配線層を避けて配置される。
【００７４】
あるいは好ましくは、複数の配線は、データ読出時およびデータ書込時の少なくとも一方において、複数のメモリセルの行もしくは列に対応して配置される配線を除いて、メモリセルアレイの直上領域および直下領域を回避するようにレイアウト配置される。
【００７５】
この発明の他の構成に従う半導体集積回路装置は、複数の回路ブロックを備え、複数の回路ブロックのうちの少なくとも１つは、複数の磁性体メモリセルが配置されたメモリセルアレイを含み、半導体集積回路装置は、複数の回路ブロックに対して電気的にコンタクトするための複数の電気経路をさらに備え、複数の電気経路は、少なくとも、メモリセルアレイの直上および直下領域を避けて配置される。
【００７６】
好ましくは、複数の電気経路は、メモリセルアレイを含む回路ブロックの直上および直下領域を避けて配置される。
【００７７】
また好ましくは、複数の電気経路は、複数の回路ブロックに対して設けられた電源配線を含む。
【００７８】
あるいは好ましくは、複数の電気経路は、複数の回路ブロックに対して授受される信号およびデータを伝達する。
【００７９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中における同一符号は同一または相当部分を示すものとする。
【００８０】
［実施の形態１］
実施の形態１においては、データ記憶に実行されるＭＴＪメモリセルに配置されるメモリアレイ内における、メモリセルパターン（メモリセル寸法・形状・構造）の均一性を確保するための構成について説明する。
【００８１】
図１は、本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を説明する概略ブロック図である。
【００８２】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイスは、データ記憶を実行するＭＴＪメモリセルＭＣが行列状に連続配置されたＭＴＪメモリセルアレイ１０を備える。なお、以下、本明細書においては、後に説明する形状ダミーセルと区別するために、ＭＴＪメモリセルアレイ１０内に配置され、かつ、アドレス信号ＡＤＤに応じてアクセス対象となるＭＴＪメモリセルを、特に「正規メモリセル」とも称することとする。
【００８３】
ＭＲＡＭデバイスは、さらに、制御信号ＣＭＤに応答してＭＲＡＭデバイスの全体動作を制御するコントロール回路１２と、アドレス信号ＡＤＤによって示されるロウアドレスをデコードして正規メモリセルの行選択を実行するための行デコーダ１３と、アドレス信号ＡＤＤによって示されるコラムアドレスをデコードして正規メモリセルの列選択を実行するための列デコーダ１４と、データ書込電流の供給を制御するディジット線ドライブ回路１５およびビット線ドライブ回路２０，２１とを備える。
【００８４】
図示しないが、各メモリセルＭＣは、図３９〜図４３を用いて説明したＭＴＪメモリセルと同様の構造を有し、記憶データに応じた方向に磁化された自由磁化層（図３９中のＶＬ）を有する磁気記憶素子として設けられるトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲへの電流通過を制御するアクセス素子として設けられるアクセストランジスタＡＴＲとを含む。正規メモリセルＭＣは、アドレス信号ＡＤＤに応じて選択されて、アクセス対象となる。
【００８５】
図２は、ＭＴＪメモリセルアレイ１０に配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【００８６】
図２を参照して、ＭＴＪメモリセルアレイ１０において、正規メモリセルの行（以下、「メモリセル行」とも称する）にそれぞれ対応してディジット線ＷＤＬが設けられ、正規メモリセルの列（以下、「メモリセル列」とも称する）にそれぞれ対応してビット線ＢＬが配置される。さらに、図示しないが、メモリセル行にそれぞれ対応して、図３９〜図４３に示したワード線ＷＬおよびソース線ＳＬが配置されている。
【００８７】
ディジット線ドライブ回路１５は、行デコーダ１３からの列選択結果に応じて、ライトディジット線ＷＤＬの一端側の電圧を制御するためのライトディジット線ドライブユニットＷＤＵを有する。各ライトディジット線ＷＤＬの他端側（ライトディジット線ドライブユニットの反対側）は、行選択結果にかかわらず固定的に接地電圧ＧＮＤと結合される。
【００８８】
ディジット線ドライブ回路１５において、選択行に対応するライトディジット線ドライブユニットＷＤＵは、対応するライトディジット線、すなわち選択行のライトディジット線の一端側を、たとえば電源電圧Ｖｃｃと結合する。これにより、選択列のライトディジット線には、電源電圧Ｖｃｃから接地電圧ＧＮＤに向かう方向に、所定のデータ書込電流が供給される。ライトディジット線ＷＤＬを流れるデータ書込電流によって生じる磁界は、正規メモリセルＭＣにおいて、磁化困難軸（ＨＡ）に沿った方向を有する。
【００８９】
一方、非選択行においては、各ライトディジット線ドライブユニットＷＤＵは、対応するライトディジット線の一端側を接地電圧ＧＮＤと接続する。このため、非選択行のライトディジット線には、選択行のようなデータ書込電流は供給されない。
【００９０】
ビット線ドライブ回路２０は、ビット線ＢＬの一端側にそれぞれ対応して設けられたビット線ドライブユニットＢＤＵを含み、ビット線ドライブ回路２１は、ビット線ＢＬの他端側にそれぞれ対応して設けられたビット線ドライブユニットＢＤＵ＃を含む。
【００９１】
各ビット線ドライブユニットＢＤＵは、列デコーダ１４からの列選択結果および書込データＤＩＮのレベルに応じて、対応するビット線ＢＬの一端側の電圧を制御する。これに対して、各ビット線ドライブユニットＢＤＵ♯は、列デコーダ１４からの列選択結果および反転された書込データ／ＤＩＮのレベルに応じて、対応するビット線ＢＬの他端側の電圧を制御する。
【００９２】
データ書込時において、選択列のビット線の一端および他端側は、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定される。たとえば、Ｈレベルのデータ書込時には、対応するビット線ドライブユニットＢＤＵによって選択列のビット線の一端側が電源電圧Ｖｃｃと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットＢＤＵ♯によって接地電圧ＧＮＤと接続される。反対に、書込データＤＩＮがＬレベルであるときには、対応するビット線ドライブユニットＢＤＵによって選択列のビット線の一端側が接地電圧ＧＮＤと接続される一方で、選択列のビット線の他端側は、対応するビット線ドライブユニットＢＤＵ♯によって電源電圧Ｖｃｃと接続される。
【００９３】
一方、非選択列においては、ビット線ＢＬの一端側および他端側は、対応するビット線ドライブユニットＢＤＵおよびＢＤＵ♯によって、それぞれ接地電圧ＧＮＤと接続される。したがって、非選択列のビット線をデータ書込電流が流れることはない。
【００９４】
データ読出時には、ビット線ドライブユニットＢＤＵおよびＢＤＵ♯の各々は、ビット線ＢＬの一端側および他端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれからも切離す。データ読出時には、図示しないデータ読出回路によって、選択メモリセルと電気的に接続されたビット線ＢＬに対して、データ読出電流が供給される。
【００９５】
なお、図１および図２においては、データ書込に関連する回路のみを代表的に図示しているが、図４２で説明した、ＭＴＪメモリセルに対するデータ読出動作を実現するための図示しないデータ読出回路がさらに備えられているものとする。このようなデータ読出回路は、たとえば、データ読出時にビット線ＢＬにデータ読出電流を供給する機能および選択メモリセルの電気抵抗に応じたビット線ＢＬの通過電流を検知する機能を有する。
【００９６】
再び図１を参照して、本発明の実施の形態１に従う構成においては、ＭＴＪメモリセルアレイ１０の周辺領域において、メモリセルＭＣの配置パターンと連続するように、形状ダミーセルＳＤＣがさらに設けられている。すなわち、正規メモリセルＭＣおよび形状ダミーセルＳＤＣは、全体で均一ピッチを有するように連続的に配置されている。形状ダミーセルＳＤＣは、基本的には、正規メモリセルＭＣと同様の構造および寸法に設計されるが、後の説明で明らかになるように、両者を完全に同一構造とする必要はない。
【００９７】
図１には、行方向に沿って３行分、列方向に沿って２列分ずつの形状ダミーセルＳＤＣが配置される構成が例示されるが、形状ダミーセルＳＤＣの配置個数については特に限定されるものではない。
【００９８】
このような構成とすることにより、外側に位置する形状ダミーセルＳＤＣが、図４５および図４６で示した「パターン疎領域」に配置されることになるが、ＭＴＪメモリセルアレイの周辺部（境界部）に位置する正規メモリセルＭＣは、図４５および図４６での「パターン密領域」に配置されることになる。
【００９９】
したがって、上記の形状ダミーセルＳＤＣの配置によって、ＭＴＪメモリセルアレイ１０を構成する正規メモリセルＭＣのすべてについて、図３に示すように均一に製造することができる。すなわち、ＭＴＪメモリセルアレイの中心部にする正規メモリセルと、ＭＴＪメモリセルアレイの境界部に位置する正規メモリセルアレイとの間において、ストラップＳＲＰ、トンネル磁気抵抗素子ＴＭＲ、およびバッファ層ＢＦＦについて、寸法、形状および構造、すなわちメモリセルパターンの均一性が維持される
図４は、正規メモリセルおよびダミー形状セルと対応する信号線との配置を詳細に示す図である。
【０１００】
図４の中央部には、行列状に連続配置されたＭＴＪメモリセルおよび対応する配線群の平面図が示される。図４には、代表的に５行×４列分のＭＴＪメモリセルの配置が示されている。この平面図を参照すると、５個のメモリセル行にそれぞれ対応する５本のライトディジット線ＷＤＬと４個のメモリセル列にそれぞれ対応する４本のビット線ＢＬとが行方向および列方向に沿って配置されている。さらに、図示しないが、行方向に沿ってソース線ＳＬが配置されている。
【０１０１】
ビット線ＢＬとライトディジット線ＷＤＬとの交点の各々に、トンネル磁気抵抗素子ＴＭＲが配置される。トンネル磁気抵抗素子ＴＭＲの下層側にはアクセストランジスタが形成されている。
【０１０２】
図４にはさらに、平面図上におけるＰ−Ｑ断面図およびＲ−Ｓ断面図が示される。
【０１０３】
Ｒ−Ｓ断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０を形成する活性層は、同一行に対応するアクセストランジスタＡＴＲ間で共有されるように、行方向に延在して設けられる。すなわち、この活性層は、接地電圧ＧＮＤと結合されて、ソース線ＳＬとして作用する。
【０１０４】
ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、ストラップＳＲＰと電気的に結合される。アクセストランジスタＡＴＲのゲート領域３３０には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＲＰとの中間層には、ライトディジット線ＷＤＬが行方向に延在して配置されている。
【０１０５】
また、図４中のＰ−Ｑ断面図には、ライトディジット線ＷＤＬに対応した断面図が示される。なお、Ｐ−Ｑ断面図においては、ライトディジット線ＷＤＬよりも上層側のみが図示されている。
【０１０６】
ライトディジット線ＷＤＬは、トンネル磁気抵抗素子ＴＭＲにデータを書込むためのデータ書込電流を流すので、トンネル磁気抵抗素子ＴＭＲの直下領域に配置される。したがって、ライトディジット線ＷＤＬの上層には、ストラップＳＲＰおよびビット線ＢＬと電気的に結合されたトンネル磁気抵抗素子ＴＭＲが配置される。
【０１０７】
たとえば、アクセス対象として必要なメモリセル個数よりも多いＭＴＪメモリセルを連続的に均一ピッチで配置することによって、形状ダミーセルＳＤＣを確保することができる。この場合には、周辺領域に位置する余剰のＭＴＪメモリセル群が形状ダミーセルＳＤＣとして製造されることになる。この場合には、各正規メモリセルＭＣおよび形状ダミーセルＳＤＣは全く同様の構造を有することになり、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲ、ビット線ＢＬ、ディジット線ＷＤＬ、ワード線ＷＬおよびソース線ＳＬのそれぞれについて、形状ダミーが確保される。
【０１０８】
なお、後程詳細に説明するように、形状ダミーセルＳＤＣの構造を各正規メモリセルＭＣと完全に一致させる必要はないが、少なくとも、最も不均一性が懸念されるトンネル磁気抵抗素子ＴＭＲ部分については、形状ダミーを設けることが必要である。
【０１０９】
図５は、実施の形態１の従うＭＲＡＭデバイスを組込んだシステムＬＳＩにおける形状ダミーセルの配置を説明する概念図である。
【０１１０】
図５を参照して、実施の形態１に従うＭＲＡＭデバイスを搭載した半導体集積回路装置の代表例として示されるシステムＬＳＩ１００は、複数の回路ブロック１１０を備える。図４４と同様に、複数のシステムＬＳＩ１００は、同一ウェハ上に作製され、図中に太線で示したダイシングラインに沿って、個々のＬＳＩチップに切断・分割される。
【０１１１】
各システムＬＳＩ１００において、複数の回路ブロック１１０の少なくとも１つがＭＲＡＭ回路ブロックとして設計され、その内部に図１に示したＭＴＪメモリセルアレイが設けられる。ＭＴＪメモリセルアレイには、複数のＭＴＪメモリセルと同じ構造を少なくとも複数の層にわたって有する構造が配置されている。したがって、ＭＴＪメモリセルの均一性を確保するために配置される形状ダミーセルは、回路ブロック間の領域１５０ａ、他の回路ブロック内の領域１５０ｂ、ダイシングラインに沿った他のシステムＬＳＩとの境界領域１５０ｃ等を用いて配置することができる。
【０１１２】
特に、ダイシングラインに沿った領域１５０ｃは、回路ブロックを構成する回路素子等が配置されていない空き領域であるので、この領域に形状ダミーセルを配置すればチップ面積の増加を回避できる。また、ＭＲＡＭ回路ブロック以外の回路ブロック内に形状ダミーセルを配置すれば、チップ全体でみたＭＴＪメモリセル配置の粗密が改善される。
【０１１３】
ＭＲＡＭ回路ブロック以外の回路ブロックは、ＭＲＡＭ回路ブロックに対する動作指示（図１における制御信号ＣＭＤ、アドレス信号ＡＤＤ等）を発生するロジック回路ブロック、ＭＡＲＭからの読出データや外部からの入力データに対して、所定のグラフィック処理演算等を行なうための演算回路ブロック、およびデータおよびコマンドを外部との間で授受するためのインターフェイス回路ブロック等に相当する。
【０１１４】
このような構成とすることにより、アクセス対象となる正規メモリセルのメモリセルパターンが均一化されて、データ保持特性が安定したＭＲＡＭデバイスを回路ブロックとして備えたシステムＬＳＩを実現することができる。
【０１１５】
［実施の形態１の変形例１］
実施の形態１においては、図１および図３に示されるような一般的な構成のＭＴＪメモリセルアレイに対して形状ダミーセルＳＤＣを適用する場合を示したが、他のメモリセルアレイ構成においても、形状ダミーセルＳＤＣは同様に適用可能である。
【０１１６】
図６は、実施の形態１の変形例１に従うＭＴＪメモリセルアレイの構成例を示す回路図である。
【０１１７】
図６を参照して、ＭＴＪメモリセルアレイ１０に行列状に配置された複数のＭＴＪメモリセルＭＣ（トンネル磁気抵抗素子ＴＭＲ）は、行方向に沿って複数の行ブロックＲＢ（１）〜ＲＢ（Ｍ）に分割される（Ｍ：２以上の整数）。行ブロックＲＢ（１）〜ＲＢ（Ｍ）の各々は、Ｌ個（Ｌ：２以上の整数）のメモリセル行を有する。図２には、一例として、Ｌ＝４の場合の構成が示されている。なお、以下においては、行ブロックＲＢ（１）〜ＲＢ（Ｍ）を総称して、単に行ブロックＲＢとも称する。
【０１１８】
各メモリセル列において、行ブロックＲＢ（１）〜ＲＢ（Ｍ）にそれぞれ対応して、列方向に沿った信号線として配置されるストラップＳＲＰが設けられる。さらに、各ストラップＳＲＰに対応して、アクセストランジスタＡＴＲが配置される。すなわち、各メモリセル列において、アクセストランジスタＡＴＲおよびストラップＳＲＰは、行グループにそれぞれ対応してＭ個ずつ配置される。
【０１１９】
各メモリセル列において、同一の行ブロックに属する４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲは、同一のストラップＳＲＰと結合される。すなわち、各ストラップＳＲＰおよびアクセストランジスタＡＴＲは、同一メモリセル列において、同一行ブロックに対応するＬ個のトンネル磁気抵抗素子ＴＭＲによって共有される。
【０１２０】
さらに、行ブロックＲＢ（１）〜ＲＢ（Ｍ）にそれぞれ対応して、複数のワード線ＷＬ（１）〜ＷＬ（Ｍ）が配置される。同一の行ブロックに対応する複数のアクセストランジスタＡＴＲの各ゲートは、対応するワード線と結合される。たとえば、図２に示される、行ブロックＲＢ（１）に対応するアクセストランジスタＡＴＲの各ゲートは、共通のワード線ＷＬ（１）と結合される。各アクセストランジスタＡＴＲは、対応するストラップＳＲＰと固定電圧Ｖｓｓ（たとえば、接地電圧ＧＮＤ）との間に電気的に結合される。
【０１２１】
また、ビット線ＢＬは、メモリセル列にそれぞれ対応して、列方向に沿って配置され、ライトディジット線ＷＤＬは、メモリセル行にそれぞれ対応して、行方向に沿って配置される。
【０１２２】
データ読出において、ワード線ＷＬ（１）〜ＷＬ（Ｍ）のうちの選択メモリセルに対応する１本は、行選択結果に応じて選択的に活性化される。ワード線ＷＬの活性化によって、選択メモリセルと結合されたストラップ（以下、「選択ストラップ」とも称する）が固定電圧Ｖｓｓと結合される。この結果、選択メモリセルを含む、当該選択ストラップと結合されたＬ個のトンネル磁気抵抗素子ＴＭＲ（以下、「選択メモリセル群」とも称する）が、対応するビット線ＢＬと固定電圧Ｖｓｓとの間に接続される。
【０１２３】
したがって、データ読出時には、選択列のビット線ＢＬには、選択メモリセル群全体の電気抵抗に応じたデータ読出電流Ｉｓが流れる。このため、図６に示したＭＴＪメモリセルアレイを備えるＭＲＡＭデバイスにおけるデータ読出は、当該選択メモリセル群に含まれる１個の選択メモリセルの通過電流（電気抵抗）を検知するために、当該選択メモリセル群を通過するデータ読出電流Ｉｓに基づいて、リファレンスセルを設けないいわゆる「セルフリファレンス読出」によって実行される。
【０１２４】
より具体的には、たとえば米国特許第６，３１７，３７６Ｂ１号に開示されるように、１回のデータ読出動作内で、選択メモリセルに対して強制的に所定データを書込み、当該所定データの書込前後のそれぞれにおけるデータ読出電流を比較して読出データを確定し、さらに確定された読出データを選択メモリセルへ再書込することによって、上述のセルフリファレンス読出を実行することができる。
【０１２５】
一方、データ書込時におけるライトディジット線ＷＤＬおよびビット線ＢＬへのデータ書込電流の供給は、図１から図３に示したＭＴＪメモリセルアレイと同様に実行されるので、詳細な説明は繰り返さない。
【０１２６】
図７は、図６に示したＭＴＪメモリセルアレイの構成を詳細に説明する平面および断面図である。
【０１２７】
図７を参照して、実施の形態１の変形例１に従うＭＴＪメモリセルアレイのレイアウトは、図４との比較で理解されるように、ストラップＳＲＰおよびアクセストランジスタＡＴＲの配置が、実施の形態１に従う構成と異なる。すなわち、ビット線ＢＬとライトディジット線ＷＤＬとの交点の各々に対応して、ＭＴＪメモリセルとして機能するトンネル磁気抵抗素子ＴＭＲが配置される一方で、各メモリセル列において、４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲによって共有されるように、ストラップＳＲＰが配置される。
【０１２８】
図７中のＲ−Ｓ断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０に対応する活性層は、図４と同様に、行方向に延在して配置されてソース線ＳＬとして作用する。ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、複数のトンネル磁気抵抗素子ＴＭＲと結合されたストラップＳＲＰと電気的に結合される。
【０１２９】
さらに、図４と同様に、アクセストランジスタＡＴＲのゲート領域３３０には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＲＰとの中間層には、ライトディジット線ＷＤＬが行方向に延在して配置されている。また、図７中のＰ−Ｑ断面図については、図４中のＰ−Ｑ断面図と同様であるので詳細な説明は繰り返さない。
【０１３０】
このように、実施の形態１の変形例１に従うＭＴＪメモリセルアレイによれば、ストラップＳＲＰを複数のトンネル磁気抵抗素子で共有する構成とすることにより、アクセストランジスタＡＴＲの配置個数を削減して小面積化を図ることができる。
【０１３１】
このような構成においても、メモリセル行およびメモリセル列（行ブロックＲＢ単位で）を余分に設けて、形状ダミーセルＳＤＣとして設けられた余剰のＭＴＪメモリセルを含むＭＴＪメモリセルを連続的に製造することによって、実施の形態１と同様に、ＭＴＪメモリセルアレイ内において、正規メモリセルのメモリセルパターンを均一化することができる。
【０１３２】
また、実施の形態１の変形例１に従うＭＴＪメモリセルアレイを有するＭＲＡＭ回路ブロックを備えたシステムＬＳＩにおいて、図５で説明したのと同様の領域を用いて、形状ダミーセルＳＤＣを配置することも可能である。このように、本願発明に従う形状ダミーセルの配置は、メモリセルアレイの構成にかかわらず同様に適用することができる。
【０１３３】
［実施の形態１の変形例２］
実施の形態１の変形例２においては、ＭＴＪメモリセルアレイを、複数のブロックに細分化した場合の形状ダミーセルの配置例が示される。
【０１３４】
図８は、実施の形態１の変形例２に従う形状ダミーセルの配置を示す概念図である。
【０１３５】
図８を参照して、ＭＴＪメモリセルアレイ１０は、複数のメモリブロック１１に分割配置される。各メモリブロック１１において、正規メモリセルＭＣが行列状に配置される。これに対応して、ディジット線ドライブ回路１５およびビット線ドライブ回路２０，２１についても、メモリブロック１１にそれぞれ対応するように分割配置される。なお、ＭＴＪメモリセルアレイの構成は特に限定されず、たとえば図４または図７に示された構成を適用することができる。
【０１３６】
実施の形態１の変形例２に従う構成においては、形状ダミーセルＳＤＣは、それぞれのメモリブロック１１において、正規メモリセルＭＣと行方向および列方向に連続するように配置される。すなわちメモリブロック１１ごとに形状ダミーセルＳＤＣが独立に配置される。
【０１３７】
したがって、各メモリブロック１１において、正規メモリセルＭＣおよび形状ダミーセルＳＤＣが、均一なピッチで行列状に形成されている。この結果、各メモリブロック１１において、メモリブロックの中央部分および周辺部分に位置する正規メモリセルＭＣのそれぞれを、図４に示したように、均一なメモリセルパターンので製造することができる。
【０１３８】
［実施の形態２］
実施の形態２においては、形状ダミーセルＳＤＣのさらに効率的な配置方式について説明する。
【０１３９】
図９は、実施の形態２に従う形状ダミーの配置を示す概念図である。
図９を参照して、ディジット線ドライブ回路１５には、図２に示したライトディジット線ドライブユニットＷＤＵを構成するためのトランジスタ群が形成されるトランジスタパターン１８０が、メモリセル行ごとに設けられている。同様に、ビット線ドライブ回路２０，２１においても、ビット線ドライブユニットＢＤＵ，ＢＤＵ♯を構成するトランジスタ群を形成するためのトランジスタパターン１７０が、メモリセル列ごとに設けられている。また、既に説明したように、メモリブロック上には、ソース線ＳＬに相当する拡散層１６０が行方向に延在して形成されている。
【０１４０】
実施の形態２に従う構成においては、正規メモリセルＭＣに対応する形状ダミーセルＳＤＣのみならず、周辺回路のトランジスタ群に対しても、形状ダミーが設けられている。さらに、各形状ダミーセルＳＤＣは、正規メモリセルＭＣと同様の構造を必ずしも有していない。
【０１４１】
具体的には、ソース線ＳＬに対応する拡散層１６０については、メモリブロック１１の周辺領域において、拡散層１６０と連続するダミー活性領域１６５が１行分ずつ設けられている。同様に、トランジスタパターン１７０および１８０にしても、ダミー形状パターン１７５および１８５が、１列分または１行分設けられている。
【０１４２】
図１０は、図９におけるＶ−Ｗ断面図である。
図１０を参照して、Ｖ−Ｗ断面のＷ側においては、メモリブロック１１の最端部に位置する正規メモリセルＭＣが示される。正規メモリセルＭＣは、既に説明したように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。
【０１４３】
ダミー活性領域１６５に設けられた拡散層を用いて、アクセストランジスタの形状ダミーＡＴＲｄが設けられる。形状ダミーＡＴＲｄは、正規メモリセル中のアクセストランジスタＡＴＲと同様の構造および寸法を有する。特に、ソース線ＳＬの形状ダミーＳＬｄとして設けられる拡散層は、行方向に延在して形成される。
【０１４４】
形状ダミーＡＴＲｄの上層には、ライトディジット線ＷＤＬおよびトンネル磁気抵抗素子ＴＭＲのそれぞれの形状ダミーＷＤＬｄおよびＴＭＲｄが、正規メモリセルＭＣと同様の構造および寸法に従って設けられる。この結果、ダミー活性領域１６５には、正規メモリセルＭＣと同様の構造を有する形状ダミーセルＳＤＣが配置されることになる。したがって、アクセストランジスタＡＴＲ，ワード線ＷＬ、ソース線ＳＬ、およびライトディジット線ＷＤＬについても形状ダミーの配置によって、メモリブロック内での形状および寸法を均一化できる。
【０１４５】
トランジスタパターン１７０においては、ビット線ドライブユニットＢＤＵ，ＢＤＵ♯を構成する複数のドライバトランジスタが配置される。図１０には、代表的に、ソース／ドレイン領域３１１，３２１およびゲート領域３３１を有するドライバトランジスタＤＴｒ１が代表的に示される。複数のドライバトランジスタの上層には、ドライバトランジスタの電源配線ＤＰＬ等が配置されている。
【０１４６】
さらに、トランジスタパターン１７０の上層部分を用いて、トンネル磁気抵抗素子の形状ダミーＴＭＲｄおよびストラップの形状ダミーＳＲＰｄが配置されている。この結果、正規メモリセルＭＣに対応する配線群、すなわち、ソース線ＳＬ、ワード線ＷＬおよびライトディジット線ＷＤＬの形状ダミーが１行分余計に設けられている。これに対して、正規メモリセルＭＣにおいて形状の不均一性の懸念が大きい、トンネル磁気抵抗素子ＴＭＲおよびストラップＳＲＰについては、より多数の３行分の形状ダミーが設けられている。
【０１４７】
このような構成とすることにより、形状ダミーの配置による面積ペナルティを抑制したうえで、正規メモリセルＭＣの均一性を確保するための形状ダミーを効率的に配置することが可能となる。なお、図９および図１０については、行方向に関する形状ダミー部分について説明したが、列方向に対する形状ダミーについても同様に設計することが可能である。
【０１４８】
また、図９および図１０においては、図８に示された構成およびＭＴＪメモリセルアレイが複数のメモリブロック１１に細分化された場合における形状ダミーの配置について説明したが、図１に示したような、メモリブロックへの分割構成を有さないＭＴＪメモリセルアレイに対しても、同様の構成を適用することが可能である。
【０１４９】
［実施の形態２の変形例］
実施の形態２の変形例においては、拡散層に形成されたソース線ＳＬの低抵抗化と、正規メモリセルの均一的な製造とを両立することが可能な構成について説明する。
【０１５０】
図１１および図１２は、実施の形態２の変形例に従う形状ダミーの配置を示す概念図である。
【０１５１】
図１１を参照して、メモリブロック１１の境界部に相当する領域に、ダミー列領域２００が配置される。その他の部分の構成は、図８と同様であるので詳細な説明は繰り返さない。
【０１５２】
図１２を参照して、実施の形態２の変形例に従う構成においても、図９に示した実施の形態２に従う構成と同様に、形状ダミー１６５，１７５，１８５が配置されている。ダミー列領域２００以外の部分の構造については、図９および図１０に示したのと同様であるので、詳細な説明は繰り返さない。
【０１５３】
次に、メモリアレイ領域におけるダミー列部分の構成について、図１３を用いて詳細に説明する。
【０１５４】
図１３は、ダミー列領域２００の構造を説明するための列方向に沿った断面図である。図１３（ａ）には、ダミー列領域２００の断面図が示され、図１３（ｂ）には、正規メモリセル配置部分における列方向に沿った断面図が示される。
【０１５５】
図１３（ｂ）を参照して、正規メモリセル部分では、図３に示したＲ−Ｓ断面と同様に、下層側から順にアクセストランジスタＡＴＲ（ソース線ＳＬおよびワード線ＷＬを含む）、ライトディジット線ＷＤＬ、ストラップＳＲＰ、トンネル磁気抵抗素子ＴＭＲおよびビット線ＢＬが形成されている。
【０１５６】
これに対して、図１３（ａ）に示されるダミー列領域２００においては、ビット線ＢＬと同一の金属配線層を用いて、列方向に延在したシャント用配線２１０が配置される。さらに、その下層には、トンネル磁気抵抗素子およびストラップの形状ダミーＴＭＲｄおよびＳＲＰｄが設けられる。
【０１５７】
同様に、下層側においても、アクセストランジスタの形状ダミーＡＴＲｄが、正規メモリセル部分のアクセストランジスタＡＴＲとの間で、行方向に延在して配置されるワード線ＷＬおよびソース線ＳＬ（拡散層）を共有するように配置されている。すなわち、ワード線ＷＬおよびソース線ＳＬは、ダミー列領域２００においても、正規メモリセル部と連続的に配置されている。同様に、ライトディジット線ＷＤＬについても、正規メモリセル部と連続的に配置されている。この結果、ダミー列領域２００を設けても、ＭＴＪメモリセルの連続的な配置が確保されるので、正規メモリセルＭＣを均一に製造できる。
【０１５８】
ダミー列領域２００においては、さらに、ソース線ＳＬとシャント用配線２１０の間を電気的に結合するために設けられたコンタクトホール２２５に金属膜が形成される。この結果、拡散層に形成されたソース線ＳＬは、金属配線２１０によってシャントされて低抵抗化を図ることができる。これにより、データ読出時における動作の高速化が可能となる。
【０１５９】
このように、実施の形態２の変形例に従う構成においては、ソース線ＳＬの低抵抗化を図ったうえで、正規メモリセルＭＣおよび対応する配線群を均一に製造するための形状ダミーについても、効率的に配置することができる。
【０１６０】
［実施の形態３］
実施の形態３においては、ＭＲＡＭデバイスの製造工程で使用される磁界印加装置の構成について説明する。既に説明したように、ＭＲＡＭデバイスの製造工程においては、図３９〜図４３に示された固定磁化層ＦＬを所定方向に磁化するための磁化工程が必要となる。
【０１６１】
図１４は、実施の形態３に従う磁界印加装置の構成を示す概念図である。
図１４を参照して、実施の形態３に従う磁界印加装置５１０は、ループ状に形成され、かつその一部分が切除されるように構成されたソレノイドコイル５２０を有する。磁界印加装置５１０は、ソレノイドコイル５２０に所定電流を供給することにより、ソレノイドコイル５２０の切除部分に生じた間隙部に、当該所定電流に応じた所定磁界５２５を発生することができる。すなわち、所定磁界５２５は、ソレノイドコイル５２０への供給電流によって微調整可能である。
【０１６２】
一方、ウェハ５００上には、磁化対象となるＭＲＡＭデバイスまたはシステムＬＳＩが形成されたチップ１００が複数個含まれている。さらに、磁界印加装置５１０の位置制御を行なう磁界印加装置位置制御部５３０および、ウェハ５００の位置制御を行なうウェハ位置制御部５４０の少なくとも一方を設けることにより、磁界印加装置５１０およびウェハ５００の少なくとも一方をスキャン（走査）可能な構成となっている。
【０１６３】
図１５は、図１４に示した磁界印加装置を用いたチップの磁化工程を説明する概念図である。
【０１６４】
図１５を参照して、ウェハ５００上のチップ１００に対する磁化工程は、ソレノイドコイル５２０の間隙部に発生する所定磁界５２５によって実行される。したがって、磁化工程の対象となるチップ１００に対して、ソレノイドコイル５２０の間隙部を接近させることにより、所定磁界５２５により磁化工程を実行できる。
【０１６５】
このような磁化工程は、図１４に示された磁界印加装置位置制御部５３０およびウェハ位置制御部５４０のうちの少なくとも一方によって、磁界印加装置５１０とウェハ５００との間の相対的な位置関係を制御することによって実行される。すなわち、任意のチップ１００をソレノイドコイル５２０の間隙部へ移動させることができる。
【０１６６】
このように、ソレノイドコイル５２０の間隙部に磁化工程で使用する所定磁界を発生させる機構とすることにより、ウェハ５００単位ではなく、チップ１００単位での磁化を行なうことができる。この結果、磁界印加装置５１０をウェハ５００のサイズに関わらず小型化することが可能となる。言い換えれば、ウェハ５００単位で同様の磁化工程を行なう場合には、複数のチップ１００を一括して磁化可能な一方で、磁界印加装置の大型化を招き、さらには、ウェハ５００の直径に応じて磁界印加装置側に調整が必要となる。
【０１６７】
以上説明したように、実施の形態３に従う構成によれば、磁界印加装置の小型化、および同一チップ上の複数チップに対する選択的な磁界印加が可能となる。
【０１６８】
［実施の形態３の変形例］
実施の形態３の変形例においては、複数のウェハに磁界を印加するための磁界印加装置の構成を説明する。
【０１６９】
図１６および図１７は、実施の形態３の変形例に従う磁界印加装置の構成例を示す概念図である。
【０１７０】
図１６を参照して、実施の形態３の変形例に従う磁界印加装置は、ウェハ５００の直径よりも大きな間隙部を有するソレノイドコイル５２０ａを備える。ソレノイドコイル５２０ａは、積重ねられた複数個のウェハ５００に対して同時に所定磁界を印加することが可能な厚みをもって構成されている。
【０１７１】
このような構成とすることにより、図１４と同様に、磁界印加装置位置制御部５３０およびウェハ位置制御部５４０の少なくとも一方を設けることによって、ウェハ５００およびソレノイドコイル５２０ａのいずれか一方を移動させて、複数のウェハに対して同時に所定磁界５２５を印加することができる。したがってＭＲＡＭデバイスの磁化工程におけるスループットを向上させ、生産性を向上させることができる。
【０１７２】
あるいは、図１７に示されるように、より薄型のソレノイドコイル５２０ｂによって所定磁界５２５を印加する構成とすることもできる。すなわち、図１７に従う構成においては、ソレノイドコイル５２０ｂは、積重ねられた複数個のウェハ５００のうちの一部に対して所定磁界の印加が可能な厚みをもって構成されている。
【０１７３】
図１７に従う構成においては、ソレノイドコイル５２０ｂは、磁界印加装置位置制御部５３０によって、２軸方向に移動可能であり、ウェハ５００は、ウェハ位置制御部５４０によって同様に２軸方向に移動可能である。また、図１５および図１６と同様に、磁界印加装置位置制御部５３０およびウェハ位置制御部５４０の一方のみを配置する構成とすることもできる。
【０１７４】
このような構成とすることにより、同一ウェハ上の複数チップを同時に磁化するとともに、図１６に示した磁界印加装置と比較して小型化を図ることが可能である。
【０１７５】
［実施の形態４］
実施の形態４においては、複数のＭＴＪメモリセルアレイを備えるシステムＬＳＩについて、実施の形態３で説明した磁化工程を効率的に実行可能とする設計手法について説明する。
【０１７６】
図１８は、複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第１の構成例を示す概略図である。
【０１７７】
図１８を参照して、実施の形態４に従う半導体集積回路装置の第１の構成例として示されるシステムＬＳＩ１００は、複数のＭＲＡＭ回路ブロック１１０ａ〜１１０ｆを備える。ＭＡＲＭ回路ブロック１１０ａ〜１１０ｆの各々は、図１に示したＭＴＪメモリセルアレイ１０と同様に構成された、ＭＴＪメモリセルが行列状に配置されるＭＴＪメモリセルアレイ１０ａ〜１０ｆをそれぞれ含む。
【０１７８】
ＭＴＪメモリセルアレイ１０ａ〜１０ｆのそれぞれに対応して、図１で説明したような周辺回路部分が同様に配置されるが、図１８においては、代表的に行デコーダ１３および列デコーダ１４の配置を示している。なお、実施の形態４に従う構成においては、ＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々に対するダミー形状セルの配置は必ずしも必要ではない。
【０１７９】
既に説明したように、ＭＴＪメモリセルである正規メモリセルＭＣは、記憶データのレベルに応じて、磁化容易軸（ＥＡ）に沿って正方向あるいは負方向のいずれかに磁化されるトンネル磁気抵抗素子ＴＭＲを備える。また、各正規メモリセルＭＣに対して、磁化容易軸方向に沿ったデータ書込磁界を与えるためのビット線ＢＬと、磁化困難軸方向に沿った磁界を発生するためのライトディジット線ＷＤＬとが配置される。すなわち、データ書込時に、ビット線ＢＬには、書込データレベルに応じて異なる方向のデータ書込電流が選択的に流され、ライトディジット線ＷＤＬには、書込データレベルによらず固定方向のデータ書込電流が選択的に流される。
【０１８０】
システムＬＳＩ１００においては、ＭＡＲＭ回路ブロック１１０ａ〜１１０ｆの各々において、ライトディジット線ＷＤＬおよびビット線ＢＬをそれぞれ選択するための行デコーダ１３および列デコーダ１４の配置は固定されている。図１８の例では、行デコーダ１３は、対応するＭＴＪメモリセルアレイの左横側に配置され、列デコーダ１４は、対応するＭＴＪメモリセルアレイの上側に配置されている。
【０１８１】
このような構成では、ＭＲＡＭ回路ブロック１１０ａ〜１１０ｆの各々において、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向のみならず、それぞれをデータ書込時に流れる電流方向についても共通となる。この結果、同一システムＬＳＩ１００中（すなわち同一チップ中）に配置された複数のＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々において、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンが決定される。
【０１８２】
このような構成とすることにより、実施の形態４に従う構成においては、同一のシステムＬＳＩ１００上、すなわち同一チップ上に形成された複数のＭＴＪメモリセルについて、トンネル磁気抵抗素子ＴＭＲ中の固定磁化層ＦＬを一括して磁化することができる。なお、このような磁化工程は、実施の形態３およびその変形例に示した磁界印加装置によって、効率的に実行することができる。
【０１８３】
図１９には、実施の形態４に従う半導体集積回路装置の第２の構成例に従うシステムＬＳＩ１０１でのメモリセル配置例が示される。
【０１８４】
システムＬＳＩ１０１では、ＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々には、長方形や楕円形状等の線対称かつ点対称の形状（「完全対称形状」とも称する）を有するＭＴＪメモリセルが配置される。
【０１８５】
完全対称形状のＭＴＪメモリセルにおいては、データ書込時におけるトンネル磁気抵抗素子ＴＭＲ（自由磁化層ＶＬ）での磁極の回転方向に制約がないため、ビット線ＢＬおよびライトディジット線ＷＤＬ上をそれぞれ流れるデータ書込電流の方向の組合せに特に制約がない。したがって、図１９に示されるように、同一チップ中のＭＴＪメモリセルアレイ１０ａ〜１０ｆの各々において、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向を揃えて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンが決定される。
【０１８６】
逆に言えば、完全対称形状のＭＴＪメモリセルに対しては、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向が揃う範囲内であれば、行デコーダ１３および列デコーダ１４は自由に配置できるので、レイアウト設計の自由度が向上する。すなわち、図１９の構成例では、ライトディジット線ＷＤＬを選択するための行デコーダ１３は、対応するＭＴＪメモリセルの左横側あるいは右横側のいずれにも配置可能であり、ビット線ＢＬを選択するための列デコーダ１４は、対応するＭＴＪメモリセルの上側あるいは下側のいずれにも配置可能である。
【０１８７】
図２０は、ＭＴＪメモリセル形状のバリエーションを示す概念図である。
図２０（ａ）には、磁化特性の安定化を図るために、長方形に突起が付加された形状のＭＴＪメモリセルが示される。このようなＭＴＪメモリセルでは、磁化容易軸は、長方形の長辺方向に沿っている。このように点対称でも線対称でもない形状（「非対称形状」とも称する）のＭＴＪメモリセルが配置されたシステムＬＳＩにおいては、データ書込時におけるトンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が限定されるケースがある。このようなケースでも、図１８に示したような配置を実現することによって、各ＭＴＪメモリセルアレイにおいて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、ＭＴＪメモリセルを配置できる。図示しないが、非対称形状のＭＴＪメモリセルとしては、ブーメラン型やＬ字型等の形状も適用することができる。
【０１８８】
図２０（ｂ）および（ｃ）には、点対称ではあるが線対称ではない形状（「点対称形状」とも称する）のＭＴＪメモリセルの代表例が示される。これらのＭＴＪメモリセルにおいても、磁化容易軸は、長辺方向に沿っている。点対称形状のＭＴＪメモリセルにおいても、データ書込時におけるトンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が限定され得る。すなわち、書込データの各レベルにおいて、ビット線ＢＬ上のデータ書込電流に対するライトディジット線ＷＤＬ上のデータ書込電流の方向を固定する必要が生じる可能性がある。
【０１８９】
図２１には、点対称形状のＭＴＪメモリセルを含むシステムＬＳＩ１０２が、実施の形態４に従う半導体集積回路装置の第３の構成例に従う半導体集積回路装置として示される。
【０１９０】
システムＬＳＩ１０２は、上述した点対称形状のＭＴＪメモリセルにおけるデータ書込電流方向の制約を考慮した構成を有している。すなわち、システムＬＳＩ１０２においては、同一チップ中に配置された複数のＭＴＪメモリセルアレイ１０ａ〜１０ｆに対する、行デコーダ１３および列デコーダ１４の配置方向は、互いに点対称な２種類（図１９ではＭＴＪメモリセルアレイ１０ａおよび１０ｆのそれぞれにおける配置方向）のいずれかに限定される。
【０１９１】
このような構成とすることにより、各ＭＴＪメモリセルアレイにおいて、書込データの各レベルにおいて、ビット線ＢＬ上のデータ書込電流に対するライトディジット線ＷＤＬ上のデータ書込電流の方向を固定した上で、ライトディジット線ＷＤＬおよびビット線ＢＬの配置方向を揃えて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように配置することができる。
【０１９２】
なお、点対称形状のＭＴＪメモリセルであっても、データ書込時におけるトンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が限定されない場合には、図１８に示したのと同様の自由度で行デコーダ１３および列デコーダ１４を配置することが可能である。
【０１９３】
特に、点対称形状のＭＴＪメモリセルについては、ＭＴＪメモリセルアレイ内で図２２に示すような効率的な配置とすることが可能である。
【０１９４】
図２２は、ＭＴＪメモリセルアレイにおける点対称形状を有するＭＴＪメモリセルの効率的な配置を示す図である。
【０１９５】
図２２を参照して、連続的に配置された点対称形状のＭＴＪメモリセルは、図４と同様の平面図および断面図によって示されている。図２２の構成においては、ＭＴＪメモリセルの平面形状のみが図４と異なり、ＭＴＪメモリセルに対応する信号線群や断面構造については、図４と同様である。
【０１９６】
点対称形状のＭＴＪメモリセルは、ＭＴＪメモリセルアレイ全体で、さらには同一チップ内で磁化容易軸の方向が揃う様に配置される一方で、ＭＴＪメモリセルアレイ内においては、隣接するライトディジット線ＷＤＬに対応するＭＴＪメモリセル同士が互いに線対称の関係となるように、互いに逆方向に配置される。これに対して、同一のライトディジット線ＷＤＬに対応するＭＴＪメモリセル同士は、互いに同一方向に配置されている。
【０１９７】
既に説明したように、ライトディジット線ＷＤＬ上のデータ書込電流Ｉｐは、書込データに応じて方向を制御する必要がないので、ライトディジット線のドライバ（図２に示したライトディジット線ドライブユニットＷＤＵに相当）は、ライトディジット線ＷＤＬの両端のいずれか一方にのみ設ければ足りる。したがって、当該ドライバをライトディジット線ＷＤＬの一端および他端に対応して、ライトディジット線ＷＤＬ１本ごとに交互に配置すれば、その配置を効率化することが可能となる。
【０１９８】
このように効率的なライトディジット線ドライバの配置を実現した場合に、点対称型のＭＴＪメモリセルを一様な方向に配置すれば、ライトディジット線ＷＤＬ１本ごとに、トンネル磁気抵抗素子ＴＭＲでの磁極の回転方向が反対方向となってしまい、データ書込特性が不均一化されるおそれがある。したがって、点対称型のＭＴＪメモリセルについては、図２２に示すような交互配置とすることによって、データ書込特性の安定化と、ライトディジット線ドライバの効率的な配置とを両立することができる。
【０１９９】
さらに、点対称形状の異方向性によって、隣接するライトディジット線ＷＤＬから印加された磁界に対しては、磁極方向が回転し難くなり、データ誤書込の発生が抑制される。
【０２００】
なお、ＭＴＪメモリセルの形状としては、図２０（ｄ）に示したＴ字型や図示しないＵ字型等の線対称ではあるが点対称でない形状（「線対称形状」とも称する）も考えられる。線対称形状のＭＴＪメモリセルに対しても、トンネル磁気抵抗素子ＴＭＲでの磁極の回転方向の制約に応じて、図１８、図１９および図２１のいずれかと同様の配置を適用して、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿った配置を実現できる。
【０２０１】
すなわち、実施の形態４に従う構成においては、ＭＴＪメモリセルの形状に限定されず、同一チップ上に配置された複数のＭＴＪメモリセルアレイについて、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）の磁化容易軸が同一方向に沿うように、メモリセルの配置パターンを決定する。これにより、当該チップ上の複数のＭＴＪメモリセルについて、トンネル磁気抵抗素子ＴＭＲ中の固定磁化層ＦＬの磁化工程を効率化することができる。
【０２０２】
なお、同一チップ上に配置されるＭＴＪメモリセルであっても、単なる形状ダミーとして配置されたもの、あるいは、米国特許第６，３２４，０９３号に開示されるような、電界印加によるトンネル膜破壊有無によってデータを永久的に記憶するＯＴＰ（One-Timing-Programming）素子として配置されたもののように、磁化方向に応じたデータ記憶を実行しないＭＴＪメモリセルについては、固定磁化層を所定方向に磁化する必要がない。したがって、これらのＭＴＪメモリセルの配置方向は特に限定する必要がない。言換えれば、実施の形態４に従う構成においては、同一チップ内で磁化方向に応じたデータ記憶を実行する複数のＭＴＪメモリセルの配置方向（磁化容易軸方向）を揃えることによって、固定磁化層ＦＬの磁化工程を効率化することを目的とするものである。
【０２０３】
なお、ＭＲＡＭ回路ブロックに加えて他の機能ブロックを備えるシステムＬＳＩ（半導体集積回路装置）のみならず、複数のＭＴＪメモリセルアレイを内包するＭＲＡＭデバイス（半導体記憶装置）についても、同様の構成を適用することができる。この結果、複数のＭＴＪメモリセルアレイを同一チップ内に含む半導体装置の製造工程を効率化することが可能となる。
【０２０４】
［実施の形態５］
実施の形態５においては、磁気的ノイズによるデータ誤書込を防止するための、ＭＲＡＭデバイスにおける配線設計ルールについて説明する。
【０２０５】
図２３は、メモリアレイに作用する磁気的ノイズ源を説明する概念図である。
ＭＲＡＭデバイスが搭載されたシステムＬＳＩ等においては、他の内部回路６２０ａ，６２０ｂに対応して配置された配線が存在する。これらの配線のうち、メモリセルアレイ１０の上部あるいは下部領域において、ビット線ＢＬまたはライトディジット線ＷＤＬと同一方向に設けられる配線６１０ａ，６１０ｂが、代表的な磁気的ノイズ源となる。配線６１０ａ，６１０ｂは、電源配線、信号配線、およびデータ線等を総括的に示すものであり、定常的あるいは過渡的な電流が通過する。
【０２０６】
図２４は、ＭＴＪメモリセルに対する配線からの磁気的ノイズの作用を説明する概念図である。
【０２０７】
図２４を参照して、ＭＴＪメモリセルアレイ１０内に配置された複数の正規メモリセルＭＣに対しては、データ書込電流を供給するためのライトディジット線ＷＤＬおよびビット線ＢＬが配置されている。既に説明したように、アクセス対象に選択された選択メモリセルＭＣ♯に対応する、ライトディジット線ＷＤＬおよびビット線ＢＬに対してデータ書込電流がそれぞれ供給される。具体的には、選択行のライトディジット線ＷＤＬへは、選択行のメモリセル群に対して磁化困難軸（ＨＡ）に沿った磁界を生じさせるための所定方向の電流が供給される。また、選択列のビット線ＢＬへは、選択列のメモリセル群に対して磁化容易軸（ＥＡ）に沿った磁界を生じさせるための書込データに応じた方向の電流が、ビット線ドライバＢＤＵ，ＢＤＵ♯によって供給される。
【０２０８】
これにより、選択メモリセルＭＣ♯には、磁化容易軸（ＥＡ）方向および磁化困難軸（ＨＡ）方向の両方に所定のデータ書込磁界が印加される。この結果、これらのデータ書込磁界の和が、図４１に示したアステロイド特性線の外側領域に達することにより、選択メモリセルＭＣ＃へデータ書込が実行される。
【０２０９】
ＭＴＪメモリセルアレイ近傍の配線６１０は、たとえば図２３に示された配線６１０ａ，６１０ｂを総称したものであり、データ書込磁界を生じさせるための配線、すなわちビット線ＢＬおよびライトディジット線ＷＤＬを除く配線を総称するものである。
【０２１０】
このような、配線６１０を通過する定常的あるいは過渡的な電流Ｉｎｓ（以下、「ノイズ電流」とも称する）によって、磁気的ノイズＨ（ｎｓ）が発生してしまう。すなわち、ノイズ電流Ｉｎｓによって生じた磁気的ノイズＨ（ｎｓ）が、各正規メモリセルＭＣへ作用する。この結果、特に、配線６１０と近接し、かつ選択メモリセルＭＣ♯と同一のメモリセル列または同一メモリセル行に属する非選択メモリセルにおいて、データ誤書込の危険性が高まってしまう。
【０２１１】
図２５には、配線６１０上のノイズ電流Ｉｎｓを制限するための構成が示される。図２５においては、内部回路６２０は、配線６１０の電圧を駆動する機能を有する回路として示される。
【０２１２】
図２５を参照して、内部回路６２０は、論理ゲート６２１と、電流源６２２，６２６と、ＰチャネルＭＯＳトランジスタ６２４と、ＮチャネルＭＯＳトランジスタ６２８とを有する。
【０２１３】
電流源６２２およびＰチャネルＭＯＳトランジスタ６２４は、電源電圧Ｖｃｃと配線６１０との間に直列に配置され、電流源６２６およびＮチャネルＭＯＳトランジスタ６２８は、接地電圧ＧＮＤと配線６１０との間に直列に配置される。ＰチャネルＭＯＳトランジスタ６２４およびＮチャネルＭＯＳトランジスタ６２８の各ゲートには、論理ゲート６２１の出力が与えられる。したがって、内部回路６２０は、最終段の論理ゲート６２１の出力に応じて、配線６１０を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかへ駆動できる。
【０２１４】
このような構成では、配線６１０上のノイズ電流Ｉｎｓを、電流源６２２，６２６の供給電流量に応じて制限することができる。
【０２１５】
また、配線６１０が定常電流を伝達するのではなく、電圧信号を伝達する場合には、配線６１０上のノイズ電流Ｉｎｓは、当該電圧信号の駆動時に生じる充電電流または放電電流に相当する。この場合には、電流源６２２，６２６の配置を省略し、ＰチャネルＭＯＳトランジスタ６２４およびＮチャネルＭＯＳトランジスタ６２８の電流駆動力を制限することによって、配線６１０の電圧の立上り／立下り速度を低下させて、ノイズ電流Ｉｎｓを抑制することも可能である。トランジスタの電流駆動力は、トランジスタサイズ（ゲート長およびゲート幅の比）の設計によって調整することができる。
【０２１６】
図２６は、図２４に示された配線群の配置を説明する断面図である。
図２６を参照して、正規メモリセルＭＣは、既に説明したように、アクセストランジスタＡＴＲと、トンネル磁気抵抗素子ＴＭＲとを含む。アクセストランジスタＡＴＲは、ソース領域３１０と、ドレイン領域３２０と、ゲート領域３３０とを有し、ゲート領域３３０には、ワード線ＷＬが形成される。さらに、ドレイン領域３２０は、ストラップＳＲＰを介してトンネル磁気抵抗素子ＴＭＲと接続される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲの直上の金属配線層に設けられ、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。また、ライトディジット線ＷＤＬは、トンネル磁気抵抗素子ＴＭＲの直下の金属配線層に設けられる。なお、実施の形態１では、アクセストランジスタＡＴＲのソース領域３１０を接地電圧ＧＮＤと結合するためのソース線ＳＬを拡散層を延在させて形成する構成例を示したが、図２６に示すように、ソース線ＳＬを金属配線として設ける構成も可能である。
【０２１７】
これらのＭＴＪメモリセルに直接作用する配線群の他にも、複数の配線が、他の金属配線層を用いて設けられる。たとえば、ライトディジット線ＷＤＬの下層側に位置する金属配線層ＭＬ０，ＭＬ１，…を用いて、その他の金属配線が設けられる。あるいは、ビット線の上層側に形成される金属配線層ＭＵ０，ＭＵ１，…についても、その他の用途の配線を配置することができる。
【０２１８】
なお、各金属配線層は、より上層側、あるいは下層側に位置するほど、相対的に広い配線幅を確保することができる。たとえば、金属配線層ＭＵ０よりも上層側の金属配線層ＭＵ１に形成される金属配線は、金属配線層ＭＵ０に配置された金属配線よりも、より広い配線幅を確保することが可能である。同様に、金属配線層ＭＬ０とＭＬ１とを比較すれば、金属配線層ＭＬ１に配置される金属配線は、金属配線層ＭＬ０に配置される金属配線よりも広い配線幅を確保することができる。
【０２１９】
図２７は、実施の形態５に従う配線設計ルールを説明する第１の概念図である。
【０２２０】
図２７を参照して、ビット線ＢＬよりも上層側の金属配線層ＭＵ０もしくはＭＵ１に、配線６１０が配置される。配線６１０とトンネル磁気抵抗素子ＴＭＲとの距離はｒ１であり、配線６１０上のノイズ電流Ｉｎｓによって、トンネル磁気抵抗素子ＴＭＲに磁気的ノイズはＨ（ｎｓ）が作用する。
【０２２１】
同様に、配線６１０♯は、ライトディジット線ＷＤＬよりも下層側の金属配線層ＭＬ０またはＭＬ１を用いて配置される。配線６１０♯からトンネル磁気抵抗素子ＴＭＲまでの距離はｒ２で示され、配線６１０♯上のノイズ電流Ｉｎｓ♯によって、磁気的ノイズＨ（ｎｓ）♯がトンネル磁気抵抗素子ＴＭＲに作用する。
【０２２２】
一方、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲまでの距離はｒで示され、ビット線ＢＬを通過するデータ書込電流Ｉｗによって、トンネル磁気抵抗素子ＴＭＲに作用するデータ書込磁界はＨ（ｗ）で示されるものとする。
【０２２３】
トンネル磁気抵抗素子ＴＭＲにおいて、データ誤書込が発生しないためには、少なくとも、データ書込磁界Ｈ（ｗ）が、磁気的ノイズＨ（ｎｓ）およびＨ（ｎｓ）♯の和よりも大きいことが必要とされる。このような関係を満足するために、ＭＴＪメモリセルに直接作用する配線群以外の配線６１０，６１０♯の配置ルールとして、これらの配線とトンネル磁気抵抗素子との距離ｒ１，ｒ２と、配線６１０および６１０♯のそれぞれの通過電流Ｉ（ｎｓ），Ｉ（ｎｓ）♯の間に、（１）式の関係を満足することが必要となる。
【０２２４】
（Ｉｗ／ｒ）＞（Ｉｎｓ／ｒ１）＋（Ｉｎｓ♯／ｒ２） … （１）
あるいは、データ誤書込が発生しない磁気的ノイズの許容値に相当する所定強度Ｈｎｒを用いて、（２）式の配線設計ルールが導かれる。
【０２２５】
（Ｉｎｓ／ｒ１）＋（Ｉｎｓ♯／ｒ２）＜Ｈｎｒ … （２）
ここで、所定強度Ｈｎｒは、各ＭＴＪメモリセルにおいて、隣接するＭＴＪメモリセルに正規のデータ書込磁界が印加された場合でも、所定強度Ｈｎｒの磁界の印加によってトンネル磁気抵抗素子ＴＭＲの磁化方向が更新されないレベルに設定される。すなわち、所定強度Ｈｎｒは、隣接するＭＴＪメモリセルに正規のデータ書込磁界が印加された場合における、図４１に示したアステロイド曲線に対するマージンに相当する。
【０２２６】
なお、（１），（２）式中において、データ書込電流Ｉｗおよび配線６１０，６１０♯のノイズ電流Ｉｎｓ，Ｉｎｓ♯は、対応する配線の配線幅、抵抗率、膜厚等のパラメータにも依存するが、図２５に示した構成によっても調整可能である。したがって、これらの配線パラメータと、配線の配置箇所、すなわち金属配線層の選択によって、上記（１），（２）式を満足するような、配線設計ルールを実現することが可能となる。
【０２２７】
図２８は、実施の形態５に従う配線設計ルールを説明する第２の概念図である。
【０２２８】
図２８を参照して、配線設計ルールには、さらに、ノイズ発生源となる配線６１０とＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）との位置関係を盛り込むことができる。
【０２２９】
図２８において、配線６１０とトンネル磁気抵抗素子ＴＭＲとを結ぶ直線と、トンネル磁気抵抗素子ＴＭＲの法線方向との成す角度θは、データ書込磁界印加における両者の相対的な角度ずれを示すパラメータとなる。たとえば、トンネル磁気抵抗素子ＴＭＲに十分なデータ書込磁界を印加するためのビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲの直下（すなわちθ＝０°）に配置される。
【０２３０】
角度θをパラメータとすると、配線６１０からの磁気的ノイズＨ（ｎｓ）について、データ誤書込を引き起こす成分、すなわち磁化容易軸方向に作用する成分Ｈ（ｎｓ）ｗは、Ｈ（ｎｓ）ｗ＝Ｈ（ｎｓ）・ｃｏｓθで与えられる。したがって、メモリセルアレイの上部および下部領域に配置される配線６１０については、少なくともＭＴＪメモリセルの直上および直下領域を避けて、すなわち上記の角度θ≠０°となるように配置することによって、ＭＴＪメモリセルへ作用する磁気的ノイズを軽減できる。
【０２３１】
角度θを考慮して上記（２）式を拡張することによって、配線設計パラメータを表現する（３）式を得ることができる。
【０２３２】
Σ｛Ｈ（ｎｓ）ｗ｝＝Σ｛（Ｉｎｓ／ｒｎ）・ｃｏｓθ｝＜Ｈｎｒ …（３）
（３）式によって、任意のＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に対して、ノイズ源となる配線６１０からの実効的な磁気的ノイズＨ（ｎｓ）ｗの総和が所定強度Ｈｎｒを超えているか否かによって、データ誤書込の発生の危険性を評価できる。
【０２３３】
上述したように、（３）式中において、Ｉｎｓは、ノイズ源となる１本の配線６１０上のノイズ電流を示し、ｒｎは、当該配線６１０とトンネル磁気抵抗素子ＴＭＲとの間の距離を示し、θは、当該配線６１０とトンネル磁気抵抗素子ＴＭＲとの相対的な角度ずれを示しておいる。
【０２３４】
また、（１）〜（３）式においては、各時間すなわち同一タイミングにおける磁気的ノイズＨ（ｎｓ），Ｈ（ｎｓ）ｗの総和が評価される。したがって、磁気的ノイズが相対的に大きいノイズ配線間で、ノイズ電流が発生する位相（期間）が異なる様に設計することは、磁気的ノイズ抑制に効果がある。たとえば、データ書込用の内部回路と、データ読出用の内部回路とでは、その活性化期間の違いによってノイズ電流が生じる位相も異なってくる。すなわち、磁気的ノイズの発生タイミングについても考慮して、配線の配置を設計することが望ましい。
【０２３５】
また、同時に発生する磁気的ノイズであっても、配線の位置関係によっては、ＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に対して、互いに打ち消し合うように作用させることができる。たとえば、ＭＴＪメモリセルからみて上側
（あるいは下側）に位置する２本の配線６１０において、それぞれの配線上のノイズ電流が互いに反対方向であれば、発生する磁気的ノイズはＭＴＪメモリセルにおいて、互いに打ち消し合う。また、ＭＴＪメモリセルからみて上側および下側にそれぞれ位置する２本の配線６１０において、それぞれの配線上のノイズ電流が互いに同一方向であれば、発生する磁気的ノイズはＭＴＪメモリセルにおいて、互いに打ち消し合う。
【０２３６】
このように、上記の（１）〜（３）式については、磁気的ノイズの発生タイミングおよびＭＴＪメモリセルへ作用する磁界方向も考慮して、ＭＴＪメモリセルへのデータ誤書込の発生の危険性を評価する必要がある。
【０２３７】
なお、図２６〜図２８においては、ノイズ源となる配線がビット線ＢＬと同一方向に沿って配置されるケース、すなわちトンネル磁気抵抗素子ＴＭＲに対して磁化容易軸（ＥＡ）方向に沿った磁気的ノイズを発生する場合について説明したが、同様の配線設計ルールは、ライトディジット線ＷＤＬに沿った方向に配置される配線群、すなわちトンネル磁気抵抗素子ＴＭＲにおいて磁化困難軸（ＨＡ）に沿った磁気的ノイズを発生させる配線群についても同様に適用することが可能である。
【０２３８】
図２９および図３０には、配線６１０，６１０♯が、ライトディジット線ＷＤＬと同一方向に配置される場合の構成例が示される。
【０２３９】
図２９には、配線６１０，６１０♯がライトディジット線ＷＤＬの直上および直下領域に配置された構成例が示され、図３０には、配線６１０，６１０♯がライトディジット線ＷＤＬと相対的な角度のずれを有するように配置された構成例が示される。
【０２４０】
これらの場合においても、ビット線ＢＬよりも上層側に配置された配線６１０からの磁気的ノイズＨ（ｎｓ）およびライトディジット線ＷＤＬよりも下層側に配置された配線６１０♯からの磁気的ノイズＨ（ｎｓ）♯について、その配線設計を、図２６〜図２８ならびに（１）〜（３）式で説明したのと同様とすることによって、同様の効果を得ることができる。
【０２４１】
［実施の形態５の変形例］
図３１は、実施の形態５の変形例に従う配線設計ルールを示す概念図である。
【０２４２】
図３１を参照して、ＭＴＪメモリセルに直接作用する配線群以外の配線は、ＭＴＪメモリセルアレイの直下領域および直上領域を用いて配置される配線６１０，６１０♯と、ＭＴＪメモリセルアレイの直下領域および直上領域を回避して配置される配線６３０，６４０とに分類される。配線６１０，６１０♯，６３０および６４０は、信号線ドライバ６１５，６１５♯、６３５および６４５によってそれぞれ駆動されている。
【０２４３】
さらに、ＭＴＪメモリセルアレイの直下領域および直上領域を用いて配置される配線６１０，６１０♯は、実施の形態５で説明した通過電流量およびトンネル磁気抵抗素子ＴＭＲとの距離に着目した配線設計ルールを満たしたうえで、少なくとも、トンネル磁気抵抗素子ＴＭＲの直上の配線領域（ビット線ＢＬが配置される金属配線層）およびトンネル磁気抵抗素子ＴＭＲの直下の金属配線層（ライトディジット線ＷＤＬが配置される金属配線層）を用いることなく、すなわち、図２１および図２２における金属配線層ＭＬ０よりも下層側またはＭＵ０よりも上層側に形成される。
【０２４４】
さらに、配線６１０，６１０♯としては、ＭＴＪメモリセルの行または列に対応して設ける必要がある配線のみを配置することとする。たとえば、配線６１０，６１０♯としては、ソース線ＳＬの低抵抗化を図るためのシャント用配線や、ワード線ＷＬ、ビット線ＢＬ、ライトディジット線ＷＤＬが階層的に構成される場合におけるメインワード線、メインビット線、メインライトディジット線等の上位配線が適用される。
【０２４５】
その他の、ＭＴＪメモリセルの行または列に対応して設ける必要がない配線については、配線６３０，６４０のように、ＭＴＪメモリセルアレイの直上領域あるいは直下領域を回避して配置される。また、データ書込用の配線（ビット線ＢＬおよびライトディジット線ＷＤＬ）以外の配線については、メモリセルアレイの直下領域および直上領域においては、配線の種類を問わず、データ書込用の配線と同一の配線層を避けて配置する。
【０２４６】
このような配線設計ルールを適用することにより、ＭＴＪメモリセルアレイ内のＭＴＪメモリセルに対して、データ誤書込の原因として作用する磁気的ノイズの悪影響を抑制することができる。
【０２４７】
［実施の形態６］
ＭＲＡＭ回路ブロックを含む複数の回路ブロックを備えたシステムＬＳＩ（半導体集積回路装置）においては、これらの回路ブロックに対して電気的にコンタクトするための信号配線や電源配線等の電気経路を設ける必要がある。実施の形態６においては、これらの電気経路についての、ＭＲＡＭ回路ブロックへの磁気的ノイズを考慮した配置例を説明する。
【０２４８】
図３２は、実施の形態６に従うシステムＬＳＩの第１の構成例を説明する概略図である。
【０２４９】
図３２を参照して、実施の形態６に従うシステムＬＳＩ７００は、複数の回路ブロック７０１、７０２および７１０を備える。特に、回路ブロック７１０は、ＭＴＪメモリセルアレイ（図示せず）を内包したＭＲＡＭ回路ブロックであるものとする。
【０２５０】
配線７１１、７１２は、ＭＲＡＭ回路ブロック７１０と回路ブロック７０１，７０２との間に、これらの回路ブロック間で信号やデータ等の情報を授受するための電気経路として設けられる。一方、回路ブロック７０１と７０２との間で信号やデータ等の情報を授受するための電気経路として設けられる配線７１３は、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けて配置される。特に、配線７１３は、ＭＲＡＭ回路ブロック７１０中のＭＴＪメモリセルアレイの位置を考慮して、その配置が決定される。
【０２５１】
このような構成とすることにより、ノイズ源となる配線７１３からのＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。
【０２５２】
図３３は、実施の形態６に従うシステムＬＳＩの第２の構成例を説明する概略図である。図３３においては、特に、複数の回路ブロック間で共有される電源配線の配置が示される。
【０２５３】
図３３を参照して、電源配線７２０は、回路ブロック７０１，７０２およびＭＲＡＭ回路ブロック７１０に対して共通に設けられる。電源配線７２０と接地電圧ＧＮＤの間には、ピーク電流を抑制し、電源電圧レベルを安定化するためのキャパシタ７２２，７２４が設けられる。電源配線７２０についても、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けるように、その配線パターンが設計される。
【０２５４】
このような構成とすることにより、ノイズ源となる電源配線７２０からのＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。このような電源配線は、ＭＲＡＭ回路ブロック中にも配置する必要があるので、図３４を用いて、ＭＲＡＭ回路ブロック中における電源配線の配置例を説明する。
【０２５５】
図３４を参照して、ＭＲＡＭ回路ブロック７１０は、電源配線７２５と、複数のＭＴＪメモリセルアレイ７２６と、周辺回路７２７とを含む。周辺回路７２７は、たとえば、図１に示されたコントロール回路１２、行デコーダ１３、列デコーダ１４、ライトディジット線ドライブ回路１５およびビット線ドライブ回路２０，２１等を総括的に示すものである。
【０２５６】
電源配線７２５は、ＭＴＪメモリセルアレイ７２６の上部領域および下部領域を避けるように、その配線パターンが設計される。一方、周辺回路７２７の上部領域および下部領域においては、電源配線７２５が配置されてもよい。
【０２５７】
図３５は、周辺回路領域における電源配線の配置を説明する図である。
図３５を参照して、周辺回路７２７を構成する周辺回路トランジスタＰＴＲは、ソース／ドレイン領域３１１♯，３２１♯と、ゲート電極３３１♯とを有する。電源配線７２５は、周辺回路トランジスタＰＴＲの上部領域を通過するように、その配線パターンが設計されても良い。逆に、ＭＴＪメモリセルアレイ７２６の上部領域では、このような構造が生じない様に、電源配線７２５の配線パターンが設計される。
【０２５８】
このような構成とすることにより、ノイズ源となる電源配線７２５からのＭＴＪメモリセルに対する磁気的ノイズの影響を軽減することができる。
【０２５９】
図３６および図３７は、実施の形態６に従うシステムＬＳＩの第３の構成例を説明する概略図である。
【０２６０】
図３６を参照して、システムＬＳＩ７００は、ダイ（基板）７３０上に、バンプ７３４を用いたワイヤレスボンディングで実装される。ワイヤレスボンディングにより、配線遅延の削減による高速動作化およびチップ面積削減が図られる。
【０２６１】
このような構成では、バンプ７３４は、ダイ７３０上に設けられた配線パターン７３２と、システムＬＳＩ７００上のパッド（図示せず）とを電気的に結合する。図３６の上面図に相当する図３７に示されるように、配線パターン７３２は、ＭＲＡＭ回路ブロック７１０の下部領域を避けて設けられる。このように、システムＬＳＩ７００とダイ７３０とを結合するための電気経路を、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けて設けることにより、ＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。
【０２６２】
図３８は、実施の形態６に従うシステムＬＳＩの第４の構成例を説明する概略図である。
【０２６３】
図３８を参照して、システムＬＳＩ７００は、ダイ７３０上のリードフレーム７５１〜７５９とボンディングされる。すなわち、システムＬＳＩ７００のパッド７４１〜７４９は、リードフレーム７５１〜７５９と電気的に結合される。
【０２６４】
この際に、システムＬＳＩ７００とダイ７３０とを結合するために、パッド７４１〜７４９およびリードフレーム７５１〜７５の間にそれぞれ形成される電気経路７６１〜７６９が、ＭＲＡＭ回路ブロック７１０の上部領域および下部領域を避けて配置される。一方で、電気経路７６１〜７６３，７６７，７６８のように、ＭＲＡＭ回路ブロック７１０以外の回路ブロック７０１，７０２の上部領域および下部領域については、このような電気経路が通過しても良い。電気経路７６１〜７６９は、一般的には金属ワイヤで形成されるので、この場合には、当該金属ワイヤの配置を考慮することによって、上述した電気経路の配置が実現される。
【０２６５】
このような構成とすることによって、ワイヤボンディングによる実装においても図３６および図３７に示したワイヤレスボンディングによる実装と同様に、ＭＲＡＭ回路ブロック７１０に対する磁気的ノイズの影響を軽減することができる。
【０２６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６７】
【発明の効果】
請求項１〜３に記載の薄膜磁性体記憶装置は、メモリセルアレイ周辺部への形状ダミーセル配置によって、メモリセルアレイの中央部および境界部との間での磁性体メモリセル配置の粗密を解消できる。この結果、メモリセルアレイ内の磁性体メモリセルの寸法、形状および構造の均一性を維持することができる。特に、面積ペナルティを抑制したうえで、磁性体メモリセルの均一性を確保するための形状ダミーセルを効率的に配置することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を説明する概略ブロック図である。
【図２】 ＭＴＪメモリセルアレイに配置された、データ書込に用いられる信号配線の配置を示すブロック図である。
【図３】 本発明の実施の形態に従うＭＲＡＭデバイスにおけるＭＴＪメモリセルの均一性を説明する概念図である。
【図４】 正規メモリセルおよびダミー形状セルと対応する信号線との配置を詳細に示す図である。
【図５】 実施の形態１の従うＭＲＡＭデバイスを組込んだシステムＬＳＩにおける形状ダミーセルの配置を説明する概念図である。
【図６】 実施の形態１の変形例１に従うＭＴＪメモリセルアレイの構成例を示す回路図である。
【図７】 図６に示したＭＴＪメモリセルアレイの構成を詳細に説明する平面および断面図である。
【図８】 実施の形態１の変形例２に従う形状ダミーセルの配置を示す概念図である。
【図９】 実施の形態２に従う形状ダミーの配置を示す概念図である。
【図１０】 図９におけるＶ−Ｗ断面図である。
【図１１】 実施の形態２の変形例に従う形状ダミーの配置を示す第１の概念図である。
【図１２】 実施の形態２の変形例に従う形状ダミーの配置を示す第２の概念図である。
【図１３】 図１１に示したダミー列領域の構造を説明するための列方向に沿った断面図である。
【図１４】 実施の形態３に従う磁界印加装置の構成を示す概念図である。
【図１５】 図１４に示した磁界印加装置によるチップの磁化工程を説明する概念図である
【図１６】 実施の形態３の変形例に従う磁界印加装置の第１の構成例を示す概念図である。
【図１７】 実施の形態３の変形例に従う磁界印加装置の第２の構成例を示す概念図である。
【図１８】 複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第１の構成例を示す概略図である。
【図１９】 複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第２の構成例を示す概略図である。
【図２０】 ＭＴＪメモリセル形状のバリエーションを示す概念図である。
【図２１】 複数のＭＴＪメモリセルアレイを備える半導体集積回路装置の実施の形態４に従う第３の構成例を示す概略図である。
【図２２】 点対称形状のＭＴＪメモリセルの効率的な配置を示す図である。
【図２３】 メモリアレイに作用する磁気的ノイズ源を説明する概念図である。
【図２４】 ＭＴＪメモリセルに対する配線からの磁気的ノイズの作用を説明する概念図である。
【図２５】 磁気的ノイズ源となる配線の通過電流を制限するための構成を示す回路図である。
【図２６】 図２４に示された配線群の配置を説明する断面図である。
【図２７】 実施の形態５に従う配線設計ルールを説明する第１の概念図である。
【図２８】 実施の形態５に従う配線設計ルールを説明する第２の概念図である。
【図２９】 実施の形態５に従う配線設計ルールを説明する第３の概念図である。
【図３０】 実施の形態５に従う配線設計ルールを説明する第４の概念図である。
【図３１】 実施の形態５の変形例に従う配線設計ルールを示す概念図である。
【図３２】 実施の形態６に従う半導体集積回路装置として示されるシステムＬＳＩの第１の構成例を説明する概略図である。
【図３３】 実施の形態６に従うシステムＬＳＩの第２の構成例を説明する概略図である。
【図３４】 ＭＲＡＭ回路ブロック中における電源配線の配置例を示す概念図である。
【図３５】 周辺回路領域における電源配線の配置を説明する図である。
【図３６】 実施の形態６に従うシステムＬＳＩの第３の構成例を説明する概略図である。
【図３７】 実施の形態６に従うシステムＬＳＩの第３の構成例を説明する概略図である。
【図３８】 実施の形態６に従うシステムＬＳＩの第４の構成例を説明する概略図である。
【図３９】 ＭＴＪメモリセルの構成を示す概略図である。
【図４０】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図４１】 データ書込電流とＭＴＪメモリセルの磁化状態との関係を示す概念図である。
【図４２】 ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図４３】 半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【図４４】 ＭＲＡＭデバイスを搭載したシステムＬＳＩの一般的な全体構成を説明する概略図である。
【図４５】 ＭＴＪメモリセル配置密度の疎密に起因して、ＭＴＪメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する第１の概念図である。
【図４６】 ＭＴＪメモリセル配置密度の疎密に起因して、ＭＴＪメモリセルの製造時に生じる寸法、形状および構造の不均一性を説明する第２の概念図である。
【符号の説明】
１０，１０ａ〜１０ｆ ＭＴＪメモリセルアレイ、１１ メモリブロック、１２ コントロール回路、１３ 行デコーダ、１４ 列デコーダ、１５ ディジット線ドライブ回路、２０，２１ ビット線ドライブ回路、１００，１０１，１０２，７００ システムＬＳＩ（チップ）、１１０，１１０ａ〜１１０ｆ 回路ブロック、１５０ａ〜１５０ｃ 形状ダミーセル配置領域、１６５ ダミー活性領域、１７０，１８０ トランジスタパターン、１７５，１８５ ダミー形状パターン、２００ ダミー列領域、２１０ シャント用配線、５００ ウェハ、５１０ 磁界印加装置、５２０，５２０ａ，５２０ｂ ソレノイドコイル、５２５ 所定磁界（磁化工程用）、５３０ 磁界印加装置位置制御部、５４０ ウェハ位置制御部、６１０，６１０＃，６３０，６４０ 配線（ＭＴＪメモリセルへ直接作用する配線以外）、６２２，６２６ 電流源、６２４，６２８ ドライブトランジスタ、７０１，７０２ 回路ブロック、７１０ ＭＲＡＭ回路ブロック、７１１，７１２，７１３ 配線（回路ブロック間）、７２０，７２５ 電源配線、７３０ ダイ、７３４ バンプ、７４１〜７４９ パッド、７５１〜７５９ リードフレーム、７６１〜７６９ 電気経路、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＡＴＲｄ，ＳＲＰｄ，ＳＬｄ，ＴＭＲｄ，ＷＤＬｄ 形状ダミー、ＢＤＵ ビット線ドライブユニット、ＢＦＦ バッファ層、ＢＬ ビット線、ＦＬ 固定磁化層、ＧＮＤ 接地電圧、Ｈ（ｎｓ） 磁気的ノイズ、Ｈ（ｎｓ）ｗ 磁気的ノイズ（実効成分）、ＭＣ ＭＴＪメモリセル（正規メモリセル）、ＭＬ０，ＭＬ１，ＭＵ０，ＭＵ１ 金属配線層、ＳＤＣ 形状ダミーセル、ＳＬ ソース線、ＳＲＰ ストラップ、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＶＬ 自由磁化層、ＷＤＬ ライトディジット線、ＷＤＵ ライトディジット線ドライブユニット、ＷＷＬ ライトワード線。
Claims (3)
- 複数の磁性体メモリセルが連続的に配置されたメモリセルアレイを備え、
各前記磁性体メモリセルは、
少なくとも１つの層が記憶データに応じた方向に磁化される複数の磁性体層を有する磁気記憶素子と、
前記磁気記憶素子とは異なる層に形成されて、データ読出時における前記磁気記憶素子への電流通過を制御するためのアクセス素子とを含み、
前記メモリセルアレイの外周部の第１の平面領域において、前記複数の磁性体メモリセルと連続的に配置される複数の形状ダミーセルとをさらに備え、
各前記形状ダミーセルは、
前記磁気記憶素子と同一層に、前記磁気記憶素子と同様の構造および寸法で設計される第１の形状ダミー素子と、
前記アクセス素子と同一層に、前記アクセス素子と同様の構造および寸法で設計される第２の形状ダミー素子とを含み、
前記メモリセルアレイに対して前記第１の平面領域よりも外側の第２の平面領域において、各前記形状ダミーセルの前記第１の形状ダミー素子と連続的に配置される複数の第３の形状ダミー素子をさらに備え、
各前記第３の形状ダミー素子は、前記磁気記憶素子と同一層に、前記磁気記憶素子と同様の構造および寸法で設計され、
前記第２の平面領域において、前記第３の形状ダミー素子と異なる層に形成される回路素子をさらに備え、
前記回路素子は、前記アクセス素子および前記第２の形状ダミー素子と同一層に形成された、前記複数の磁性体層のうちの前記少なくとも１つの層を書込データに応じた方向に磁化するためのデータ書込電流を流すためのドライバトランジスタを含む、薄膜磁性体記憶装置。 - 前記メモリセルアレイは、複数のメモリブロックに分割され、
前記複数の形状ダミーセルは、各前記メモリブロックの周辺において、前記メモリブロック内の磁性体メモリセルに対して連続的に配置される、請求項１に記載の薄膜磁性体記憶装置。 - 前記磁気記憶素子ならびに前記第１および前記第３の形状ダミー素子は、前記アクセス素子および前記第２の形状ダミー素子よりも上層に形成される、請求項１または２に記載の薄膜磁性体記憶装置。
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