CN103403806A - 可配置存储器阵列 - Google Patents

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Abstract

所揭示的实施例包含具有安置成列的多个位线(BL0、BL1、BL2、BL3)和多个源极线(1)的存储器阵列。多个字线(2)安置成行。多个存储元件(3)具有从所述存储器阵列电解耦的存储元件的第一子集(4)，和耦合到所述存储器阵列的存储元件的第二子集(5)。所述存储器阵列包含多个位单元，每一位单元包含耦合到至少两个晶体管(6)的来自存储元件的所述第二子集的一个存储元件。所述位单元耦合到所述多个位线和所述多个源极线。每一晶体管耦合到一个字线。所述存储器阵列可进一步包含用以选择高性能模式和高密度模式的逻辑(310、312)。

Description

可配置存储器阵列
技术领域
所揭示的实施例涉及例如自旋转移力矩磁阻随机存取存储器(STT-MRAM)阵列等非易失性存储器，以及配置所述非易失性存储器以在例如高性能模式和高密度模式等不同模式中操作的技术。
背景技术
磁阻随机存取存储器(MRAM)是使用磁性元件的非易失性存储器技术。举例来说，自旋转移力矩磁阻随机存取存储器(STT-MRAM)使用当电子穿过薄膜(自旋过滤器)时变得自旋极化的电子。STT-MRAM也称为自旋转移力矩RAM(STT-RAM)、自旋力矩转移磁化切换RAM(Spin-RAM)和自旋动量转移(SMT-RAM)。
图1说明常规STT-MRAM位单元100。STT-MRAM位单元100包含磁性隧道结(MTJ)存储元件105、MOS晶体管101、位线102、源极线104和字线103。MTJ存储元件例如由至少两个铁磁层(钉扎层和自由层)形成，其每一者可保持磁场或极化，由薄非磁性绝缘层(隧穿势垒)分离。来自所述两个铁磁层的电子可在施加到铁磁层的偏压下归因于隧穿效应而穿透隧穿势垒。
自由层的磁极化可反向，使得钉扎层和自由层的极性大体对准(平行)或相反(反平行)。穿过所述MTJ的电路径的电阻将视所述钉扎层和自由层的极化的对准而变化。此电阻变化可用于读取STT-MRAM位单元100。STT-MRAM位单元100还包含读出放大器108、读取/写入电路106和位线参考107。STT-MRAM位单元100的操作和构造是此项技术中已知的且本文将不详细论述。例如M.细见(M.Hosomi)等人的“具有自旋转移力矩磁化切换的新颖的非易失性存储器：自旋RAM(A Novel Nonvolatile Memory withSpin Transfer Torque Magnetization Switching:Spin-RAM)”，IEDM会议辑录(2005))中提供了额外细节，其全部内容以引用的方式并入本文中。
STT-MRAM位单元100可经编程使得二进制值“0”与其中自由层的极性平行于钉扎层的极性的操作状态相关联。对应地，二进制值“1”可与两个铁磁层之间的反平行定向相关联。因此可通过改变自由层的极性而将二进制值写入到位单元。需要在隧穿势垒上流动的电子产生的足够的电流密度(通常以安培/平方厘米测量)来改变自由层的极性。电流到MTJ存储元件105的供应由MOS晶体管101控制。减小穿过MOS晶体管101的电阻路径有助于增加供应到MTJ存储元件105的电流，这样会使得性能提高。
然而，用以制造低电阻MOS晶体管的技术可涉及增加MOS晶体管的面积。STT-MRAM位单元100的面积很大程度上取决于MOS晶体管101的面积，因为MTJ存储元件105的面积相比而言非常小。因此，增加MOS晶体管101的面积导致STT-MRAM位单元100的面积对应增加，这又导致由STT-MRAM位单元形成的存储器阵列的每单位面积的STT-MRAM位单元100的数目较少。
因此，MOS晶体管的面积是STT-MRAM阵列的设计和开发过程中的重要参数。高密度STT-MRAM架构可在性能方面妥协以通过减小MOS晶体管101的面积而在每单位面积上填充较多STT-MRAM位单元100。
另一方面，需要到MTJ存储元件105的较大电流供应的高性能架构可通过增加MOS晶体管101的面积而在密度方面妥协。或者，存储器阵列可经设计使得STT-MRAM位单元可包含并联连接的多个MOS晶体管，从而驱动单一MTJ存储元件。此类“n”个晶体管驱动1个MTJ存储元件的布置通常称为“nT-1MTJ”架构。
在此类存储器阵列的初始开发阶段期间难以精确地控制晶体管的大小。此外，测试芯片可能需要不同制造数据库来测试针对高性能设计的存储器架构，以及针对高密度设计的存储器架构。更特定来说，常规技术需要针对具有单一MOS晶体管101和单一MTJ存储元件105(1T-1MTJ)的高密度STT-MRAM位单元以及具有nT-1MTJ架构的高性能STT-MRAM位单元的不同数据库。
发明内容
示范性实施例可包含一种存储器阵列，所述存储器阵列包括：安置成列的多个位线和多个源极线；安置成行的多个字线；多个存储元件，所述多个存储元件具有从所述存储器阵列电解耦的存储元件的第一子集和耦合到所述存储器阵列的存储元件的第二子集；以及多个位单元，每一位单元包含耦合到至少两个晶体管的来自存储元件的所述第二子集的一个存储元件，其中所述多个位单元耦合到所述多个位线和所述多个源极线，且其中每一晶体管耦合到一个字线。
另一实施例可包含一种测试存储器阵列的方法，所述方法包括：选择高性能模式；依据单一字线控制信号激活第一字线和第二字线，其中第一字线耦合到第一晶体管且第二字线耦合到第二晶体管，每一晶体管耦合到存储元件；以及选择耦合到位单元的位线和源极线，所述位单元包含存储元件以及第一晶体管和第二晶体管。
另一实施例可包含一种存储器阵列，所述存储器阵列包括：用于选择高性能模式的装置；用于依据单一字线控制信号激活第一字线和第二字线的装置，其中第一字线耦合到第一晶体管且第二字线耦合到第二晶体管，每一晶体管耦合到存储元件；以及用于选择耦合到位单元的位线和源极线的装置，所述位单元包含存储元件以及第一晶体管和第二晶体管。
另一实施例可包含一种测试存储器阵列的方法，所述方法包括：用于选择高性能模式的步骤；用于依据单一字线控制信号激活第一字线和第二字线的步骤，其中第一字线耦合到第一晶体管且第二字线耦合到第二晶体管，每一晶体管耦合到存储元件；以及用于选择耦合到位单元的位线和源极线的步骤，所述位单元包含存储元件以及第一晶体管和第二晶体管。
另一实施例可包含一种测试存储器阵列的方法，所述方法包括：选择高性能模式；分别将邻近列的至少两个位线和至少两个源极线耦合到共同位线和共同源极线；以及激活耦合到位单元的字线，所述位单元具有耦合到字线的至少两个晶体管，其中每一晶体管耦合到所述至少两个源极线和存储元件中的一者，且其中所述存储元件耦合到所述至少两个位线。
另一实施例可包含一种形成存储器阵列的方法，所述方法包括：将多个字线安置成行；将多个位线和多个源极线安置成大体垂直于所述行的列；形成具有存储元件的第一子集和存储元件的第二子集的多个存储元件；将存储元件的第一子集从存储器阵列电解耦；以及形成多个位单元，每一位单元是通过将至少两个晶体管耦合到来自存储元件的第二子集的一个存储元件而形成，其中所述多个位单元耦合到所述多个位线和源极线，且其中每一晶体管耦合到一个字线。
附图说明
呈现附图以辅助描述各个实施例，且仅为说明所述实施例而非限制所述实施例而提供附图。
图1说明自旋转移力矩磁阻随机存取存储器(STT-MRAM)的位单元。
图2是具有沿着4行和4列安置的16个STT-MRAM位单元且经配置以在高密度模式中操作的常规4x4STT-MRAM阵列。
图3是具有沿着2行和4列安置的8个STT-MRAM位单元且经配置以在高性能模式中操作的2x4STT-MRAM阵列。
图4是具有沿着4行和2列安置的8个STT-MRAM位单元且经配置以在高性能模式中操作的4x2STT-MRAM阵列。
图5是具有沿着2行和4列安置的8个STT-MRAM位单元且经配置以在高性能模式中操作并具有部分连接的虚设MTJ存储元件的2x4STT-MRAM阵列。
图6是具有沿着4行和2列安置的8个STT-MRAM位单元且经配置以在高性能模式中操作并具有部分连接的虚设MTJ存储元件的4x2STT-MRAM阵列。
图7说明根据示范性实施例形成可配置存储器阵列的方法。
图8说明根据示范性实施例测试存储器阵列的方法。
图9说明根据另一示范性实施例测试存储器阵列的方法。
具体实施方式
针对特定实施例的以下描述和相关图式中揭示各个实施例的方面。可在不脱离各个实施例的范围的情况下设计出替代实施例。另外，将不详细描述或将省略各个实施例的众所周知的元件以免混淆各个实施例的相关细节。
词“示范性”在本文中用以意指“充当实例、例子或说明”。本文中被描述为“示范性的”任何实施例不必须被理解为比其它实施例优选或有利。同样，术语“实施例”不要求所有实施例均包括所论述的特征、优点或操作模式。本文使用的术语仅出于描述特定实施例的目的，且不希望限制如所附权利要求书揭示和界定的各个实施例。
除非上下文清楚地另外指示，否则如本文所使用，单数形式“一”和“所述”也希望包含复数形式。将进一步了解，术语“包含”和/或“包括”在用于本文中时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
所揭示的实施例提供其中1T-1MTJ和nT-1MTJ架构可由单一数据库产生的技术。可针对例如高密度(HD)和高性能(HP)等不同设计点有益地在STT-MRAM阵列的设计、开发和测试过程中采用示范性实施例。在说明性实施例中，已采用值n=2来描述2T-1MTJ结构。然而，将理解，本发明中的发明性技术可容易扩展到n的较大整数值。
图2展示具有沿着4行和4列安置的16个STT-MRAM位单元的常规1T-1MTJ4x4存储器阵列200。每一STT-MRAM位单元包含1个MTJ存储元件和1个晶体管。此图示中的晶体管是n沟道金属氧化物半导体(NMOS)晶体管。在类似STT-MRAM位单元的构造中，可采用其它众所周知的晶体管来替代NMOS晶体管。WL0、WL1、WL2、WL3是字线(例如，图1中的字线103)，BL0、BL1、BL2、BL3是位线(例如，图1中的位线102)，且SL0、SL1、SL2、SL3是源极线(例如，图1中的源极线104)。图2中突出显示的示范性STT-MRAM位单元212包含MTJ存储元件202和NMOS晶体管204。还说明共同读取读出放大器206和共同写入驱动器208。
可使用常规技术对存储器阵列200执行读取和写入操作。举例来说，当试图对位单元212进行写入操作时，地址解码器(未图示)激活对应于位单元212的地址的字线WL1。共同写入驱动器208经由位选择器210提供写入数据以驱动位线BL1和源极线SL1。在此实例中，将通过两个列地址中的一者选择位选择器210。依据穿过MTJ202和单元212的电流方向，将二进制值“0”或“1”写入到MTJ存储元件202。
在读取操作的情况下，小电流流经BL1、MTJ存储元件202和SL1。读取操作期间的输出电压电平取决于存储在MTJ存储元件202中的数据值，且被提供到共同读取读出放大器206，共同读取读出放大器206将所述输出电压电平与参考电压电平比较以便确定所存储的数据值。
如先前描述，穿过NMOS晶体管204的电阻非常高，例如大约几千欧。此高电阻路径对于需要MTJ存储元件202中的较快切换活动的HP应用不利。因此，引入与NMOS晶体管204并联的具有相等电阻的第二NMOS晶体管可将到MTJ存储元件202的电流路径中的电阻有效减小近似一半。将容易理解，“n”个此类晶体管可并联连接以将电阻有效减小到单一晶体管(nT-1MTJ)的电阻的近似1/n。
然而，将较多晶体管添加到STT-MRAM位单元212具有其面积按比例增加的不利影响。通常用性能换面积的HD应用将因MOS晶体管数目的任何增加而承受严重负担。因此，在STT-MRAM存储器阵列的开发阶段，测试芯片可使用常规技术针对HD和HP应用使用不同数据库。
图3说明示范性实施例，其中金属或通孔接触件选项改变可使针对HD应用配置的测试芯片/存储器阵列变换为针对HP应用配置的测试芯片/存储器阵列。存储器阵列300以与图2的常规存储器阵列200类似的方式布局。举例来说，将存储器阵列300说明为具有沿着2行和4列安置的8个STT-MRAM位单元的2x4阵列。每一STT-MRAM位单元包含1MTJ存储元件和2个NMOS晶体管(2T-1MTJ)。
参考存储器阵列300内的示范性STT-MRAM位单元308作出对位单元的修改的以下论述。为实现高性能配置，切断经由节点314到MTJ存储元件302和位线BL1的连接。同样，切断到MTJ存储元件302的连接，且MTJ存储元件302不再连接到NMOS晶体管304。因此，MTJ存储元件302是不再是STT-MRAM位单元308的一部分的虚设单元。MTJ存储元件302仅在图3中说明以指示MTJ存储元件302虽然物理上存在于存储器阵列300中但从电路的其余部分电解耦或隔离，且可出于存储器阵列300的操作的目的而被忽略。将了解，切断MTJ存储元件302的电连接可通过多种技术实现。举例来说，可使用存储器阵列300的制造期间的金属层改变。举例来说，如果在特定金属层中进行到例如MTJ存储元件302等MTJ存储元件的连接，那么通过在所述层的金属化期间对掩模作出适当改变，可移除所述连接，因此将MTJ302与存储器阵列隔离。
在另一方面中，可形成金属线306和307使得NMOS晶体管324和304可并联连接到MTJ存储元件322。此外，节点314任选地短路到节点316，如图3中说明。将了解，这些修改可有效配置STT-MRAM位单元308以作为2T-1MTJ位单元操作。再次，可通过在半导体装置中的存储器阵列的金属化/制造期间对一个或一个以上掩模作出适当改变(相对于标准HD掩模)而形成金属线306和307。
为有助于确保NMOS晶体管324和304两者经激活以并行操作，可在2T-1MTJSTT-MRAM位单元308的读取或写入操作期间同时激活字线WL0a和WL1b。图3还说明根据至少一个实施例用以根据共同字线(例如，WL1)上的单一字线控制信号激活两个字线(例如，WL0a和WL1b)的示范性配置。多路复用器310可经配置以在HP模式(例如，如模式信号所确定)中将字线WL1携载的控制信号(逻辑值)驱动到字线WL0a上。在HD模式中，多路复用器310可简单地在字线WL0上传播地址解码器驱动的逻辑值。逻辑门312是经配置以平衡多路复用器310的延迟与驱动强度的缓冲器。将了解，逻辑多路复用器310和逻辑门312可视为经配置以将两个或两个以上字线(例如，WL0a和WL1b)选择性耦合到共同字线控制线(例如，WL1)的逻辑。在所说明的实施例中，多路复用器310具有耦合到共同字线控制线(例如，WL1)和第二字线控制线(例如，WL0)的输入，以及耦合到所述两个或两个以上字线中的第一字线(WL0a)的输出。缓冲器312具有耦合到共同字线控制线(例如，WL1)的输入，以及耦合到所述两个或两个以上字线的第二字线(例如，WL1b)的输出。此外，将了解，其它逻辑元件可用于实现本文描述的元件的功能性，且图3的特定说明不应解释为限制各个实施例。
当选择STT-MRAM位单元308用于读取或写入操作时，字线WL1可由地址解码器激活。将了解，与用于在HP模式中测试存储器阵列300的测试芯片相关联的编译器可经配置以仅选择与奇数编号的字线(例如，WL1和WL3)相关联的地址。对应地，WL0a也由多路复用器310的操作激活。位选择器330根据地址解码器激活位线BL1和源极线SL1，且将选定的位线BL1和源极线SL1耦合到共同位线335和共同源极线337，共同位线335和共同源极线337又在写入操作期间耦合到共同写入驱动器340或在读取操作期间耦合到共同读取读出放大器350。同样，在操作期间，寻址方案可经配置以激活经配置以被同时激活的交替字线(例如，仅奇数或偶数字线)。NMOS晶体管324与304并联连接，向MTJ存储元件322供应电流或从MTJ存储元件322汲取电流。由于NMOS晶体管324与304并联连接，所以其提供实现MTJ存储元件322上的增加的电流流动的低电阻路径。此配置可与单一晶体管配置相比提供改进的切换活动和较高性能。
根据上文论述的示范性实施例，通过对一个或一个以上金属层作出改变(经由掩模和/或后续处理)且添加例如多路复用器和缓冲器等逻辑门，可将用于产生常规HD存储器阵列的类似数据库配置到可用于HP配置的存储器阵列300中。
在另一示范性实施例中，存储器阵列300可经配置以通过激活字线WL1且解除激活WL0而在HD(1T-1MTJ)模式中操作。这可通过以下方式来实现：将多路复用器310设定成HD模式以将对应于WL0的地址解码器值发射到WL0a且确保编译器经配置以仅选择例如WL1和WL3等奇数编号的字线。通过在存储器阵列300中激活WL1且解除激活字线WL0，当位选择器330激活位线BL1和源极线SL1时，STT-MRAM位单元308中的NMOS晶体管304切断，且NMOS晶体管324接通。因此，在此操作模式中，STT-MRAM位单元308有效变换为1T-1MTJ结构。还将了解，可通过激活WL0和解除激活WL1而实现类似功能性。在此配置中，在HD模式中，晶体管324将解除激活，且耦合到MTJ存储元件322的晶体管304将选择性激活。用于此配置的寻址逻辑将经配置以选择偶数字线(WL0、WL2等)。使用先前论述的字线选择的任一序列，经配置以测试HP应用的存储器阵列300也可经配置以通过控制多路复用器310的操作和所启用字线的选择而测试HD应用。
针对如图3中说明的存储器阵列300中的HD (1T-1MTJ)和HP (2T-1MTJ)模式的分别在字线WL0a和WL1b上的逻辑值在下表1中提供。
nT-1MTJ WL0a WL1b 模式
n=1(1T-1MTJ) WL0 WL1 HD
n=2(2T-1MTJ) WL1 WL1 HP
表1
图4说明又一示范性实施例，其中测试芯片/存储器阵列可经配置以使用单一数据库测试HD和HP配置两者。存储器阵列400说明为具有沿着4行和2列安置的8个STT-MRAM位单元的4x2存储器阵列。类似于图3的存储器阵列300，存储器阵列400可从与用于形成图2的常规HD存储器阵列200类似的数据库导出。可使用金属层/连接选项改变进行再配置。这些选项改变可包含切断到虚设MTJ存储元件(例如，MTJ存储元件402)的连接以及添加金属线(例如，406和407)以再连接位单元，例如如图4中说明。这些改变可通过对含有存储器阵列400的半导体装置的各个金属层的金属化/制造期间使用的掩模作出适当修改来实现。
类似于STT-MRAM位单元308的形成，通过将两个晶体管并联连接到MTJ存储元件以形成2T-1MTJ结构来形成STT-MRAM位单元408。与STT-MRAM位单元308相比，STT-MRAM位单元408中的两个晶体管沿着同一行但在不同列中安置。金属线406在节点414与416之间产生短路，这又确保两个节点处于相同电位。同样，金属线407将NMOS晶体管424和404并联连接且二者耦合到MTJ存储元件422。通过结合位选择器430和410激活字线WL1(激活NMOS晶体管424和404)，二者连接到共同位线435和共同源极线437，共同位线435和共同源极线437又在写入操作期间耦合到共同写入驱动器440或在读取操作期间耦合到共同读取读出放大器450。因此，相同值在位线BL0和BL1上，且相同值在源极线SL0和SL1上。由于两个NMOS晶体管424和404并联连接到MTJ存储元件422，所以其为MTJ存储元件422上的电流流动提供低电阻路径。因此，可通过再布置常规HD配置以结合耦合到单一存储元件的并行晶体管提供位选择器的并行激活来实现HP配置。再次，将了解，实施例可经扩展以不止涵盖两个晶体管到一个存储元件配置。
位选择器430和410可响应于用于启用位选择器430的地址通过使用类似于多路复用器410的多路复用器机制或通过用以实现类似功能性的任何适当逻辑而同时激活。举例来说，寻址方案/位选择器逻辑可经配置以同时激活邻近列的至少两个位线(例如，BL0和BL1)，以及邻近列的至少两个源极线(例如，SL0和SL1)。
在一个实施例中，在写入操作期间，多路复用器逻辑和/或寻址逻辑可用于针对HP应用将位线BL1上携载的逻辑值“b”驱动到位线BL0上(例如，a=b)。对应地，逻辑的互补值b可在源极线SL1和SL0上驱动，因为源极线具有大体与其相应位线上的逻辑值互补的逻辑值。字线WL1可响应于如先前描述且此项技术中已知的地址解码器而激活。将了解，利用对HD存储器阵列(例如，存储器阵列200)的上文提及的修改，STT-MRAM存储器阵列400中的位单元可经配置以在HP(2T-1MTJ)模式中操作。
针对存储器阵列400中的HD和HP模式需要分别在位线BL0和BL1上驱动的逻辑值“a”和“b”提供在下表2中。再次，将了解，本文论述的逻辑值仅用于阐释而非限制各个实施例，且可根据各个实施例实现改变(例如，在对寻址作出适当改变的情况下针对两个模式选择BL0)。
nT-1MTJ a b 模式
n=1(1T-1MTJ) BL0 BL1 HD
n=2(2T-1MTJ) BL1 BL1 HP
表2
图5中描绘又一示范性实施例，其中存储器阵列500经配置以在HP模式中操作，其具有类似于包含并联连接的存储器阵列300的金属连接(例如，位单元508的506和507)。部分连接的虚设MTJ存储元件(例如，502)建置到数据库中(如图5中说明)以实现良好的生产边际。示范性存储器阵列500可经配置以通过使用金属或通孔任选连接完成到虚设MTJ存储元件的连接而在HD模式中操作。或者，存储器阵列500可经配置以通过使用比如多路复用器等逻辑门以及通过限制编译器仅存取交替字线(例如，奇数编号字线，例如WL1和WL3)而在HD模式中操作。将了解，用于配置存储器阵列500以在HD模式中操作的后一技术可利用是使用金属和/或通孔选项(其中奇数和偶数编号字线二者均可存取)的前一技术的近似一半的行(例如，对应于奇数编号字线)数目。
另外，将了解，本文说明的各个任选连接仅为了说明而非限制而提供。举例来说，切断的连接不必一定在元件的两侧上和/或在任何特定元件上切断，只要实现功能解耦/隔离即可。同样，实施例不限于各个所说明的将元件并联耦合的配置，只要实现所揭示的功能连接(例如，两个晶体管与一存储元件并联)即可。此外，将了解，存储器阵列的存储元件形成为电连接且接着切断，或是以虚设存储元件形成。因此，最终配置具有从存储器阵列电解耦的存储元件的第一子集以及耦合到存储器阵列的至少两个晶体管的存储元件的第二子集。
图6说明又一示范性实施例。存储器阵列600以类似于存储器阵列400的金属连接形成。如图6所示，存储器阵列600经配置以在HP模式中操作，包含并联连接(例如，位单元608的606和607)。与先前描述的实施例中一样，部分连接的虚设MTJ存储元件(例如，602)可建置到数据库中。可使用金属或通孔选项(例如，任选连接)完成到虚设MTJ存储元件的连接且因此配置存储器阵列600以在HD模式中操作，连同字线和位选择器的适当寻址以及并联连接的隔离。
将了解，采用本文的技术可提供各个存储器阵列的开发和测试的时间和成本的显著节省。举例来说，经配置以测试高密度STT-MRAM阵列的数据库可经再配置以通过利用本文揭示的技术和配置而测试高性能STT-MRAM阵列。同样，针对高性能STT-MRAM阵列配置的数据库可针对高密度STT-MRAM阵列再配置。高密度与高性能模式之间的切换可通过例如以下技术而实现：对金属和/或通孔选项(不同掩模/制造操作)、制造后选项(例如，用以切断连接的熔断器选项)作出改变；配置外部引脚；利用例如多路复用器和缓冲器等逻辑门；和/或设定编译器选项以限制对特定存储器位置的存取。
另外，尽管本文已呈现STT-MRAM单元和装置的以上论述，但将了解，各个实施例不限于特定存储器类型。举例来说，还将了解，本文揭示的技术可扩展到例如磁阻随机存取存储器(MRAM)、电阻RAM(RRAM)和相变RAM(PRAM、PCRAM)等电阻RAM阵列。
将了解，实施例包含用于执行本文揭示的过程、功能和/或算法的各种方法。举例来说，如图7中说明，一实施例可包含一种形成可配置存储器阵列的方法，包含：沿着行方向安置字线(框702)。在框704处，沿着列方向安置位线和源极线。接下来，在框706处，形成包含耦合到至少一个晶体管的至少一个存储元件(例如，磁性隧道结(MTJ)存储元件)的位单元。继续到框708，形成能够将两个或两个以上字线选择性耦合到单一字线控制信号的逻辑。将了解，所说明的流程图仅用以方便论述各个实施例。然而，本文揭示的额外标的物/功能可归纳为未明确说明的各种方法，其涵盖在本文揭示的各个实施例内。
举例来说，将了解，实施例可包含如图8中说明的一种测试存储器阵列的方法。为便于说明，一些动作将与图3的元件相关。然而，实施例不限于图3的元件。可在框802中选择(例如，经由多路复用器310)高性能模式。可依据单一字线控制信号(例如，WL1上)激活第一字线(例如，WL0a)和第二字线(例如，WL1b)，在框804中。第一字线可耦合到第一晶体管(例如，304)，且第二字线可耦合到第二晶体管(例如，324)，且每一晶体管可耦合到存储元件(例如，322)。在框806中，选择耦合到位单元(例如，308)的位线(例如，BL1)和源极线(例如，SL0)。位单元包含存储元件以及第一晶体管和第二晶体管。选择高性能模式可通过选择多路复用器的第一输入来实现。多路复用器的第一输入耦合到单一字线控制信号(例如，WL1)，且多路复用器的输出耦合到第一字线(例如，WL0a)。
又一实施例可包含如图9中说明的一种测试存储器阵列的方法。为便于说明，一些动作将与图4的元件相关。然而，实施例不限于图4的元件。再次，在框902中，可选择高性能模式。在框904中，邻近列的至少两个位线(例如，BL0和BL1)和至少两个源极线(例如，SL0和SL1)分别耦合到连接到共同写入驱动器440和/或读出放大器450的共同位线(例如，435)和共同源极线(例如，437)。可激活耦合到位单元的字线(例如，WL1)，所述位单元具有耦合到字线的至少两个晶体管(例如，404和424)，在框904中。每一晶体管可耦合到所述至少两个源极线和存储元件(例如，MTJ422)中的一者。存储元件可耦合到所述至少两个位线。因此，在高性能模式中，存储元件具有并联耦合到存储元件以减少与存储元件串联的有效电阻的至少两个晶体管。
将了解，本文描述的包含MTJ存储元件的存储器装置可包含在移动电话、便携式计算机、手持式个人通信系统(PCS)单元、例如个人数据助理(PDA)等便携式数据单元、具有GPS功能的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪表读取设备等固定位置数据单元，或者存储或检索数据或计算机指令的任何其它装置，或其任何组合内。因此，本发明的实施例可合适地用于包含有源集成电路(其包含具有如本文中所揭示的MTJ存储元件的存储器)的任何装置中。
上文揭示的装置和方法可经设计且可经配置为存储在计算机可读媒体上的GDSII和GERBER计算机文件。这些文件又被提供到基于这些文件来制造装置的制造处置器。所得产品为半导体晶片，其接着被切割成半导体裸片且封装成半导体芯片。所述芯片接着用于上文所描述的装置中。
因此，实施例可包含体现指令的机器可读媒体或计算机可读媒体，所述指令当由处理器执行时将所述处理器和任何其它协作元件变换为用于执行如所述指令提供的本文描述的功能性的机器。
虽然以上揭示内容展示说明性实施例，但应注意，可在不脱离如所附权利要求书界定的本发明的范围的情况下在其中作出各个改变和修改。无需以任何特定次序来执行根据本文中所描述的实施例的方法权利要求项的功能、步骤和/或动作。此外，尽管可以单数形式来描述或主张实施例的元件，但除非明确规定限于单数，否则还预期复数。

Claims (37)

1.一种存储器阵列，其包括：
安置成列的多个位线和多个源极线；
安置成行的多个字线；
多个存储元件，所述多个存储元件具有从所述存储器阵列电解耦的存储元件的第一子集和耦合到所述存储器阵列的存储元件的第二子集；以及
多个位单元，每一位单元包含耦合到至少两个晶体管的来自存储元件的所述第二子集的一个存储元件，其中所述多个位单元耦合到所述多个位线和所述多个源极线，且其中每一晶体管耦合到一个字线。
2.根据权利要求1所述的存储器阵列，其进一步包括：
经配置以将至少两个字线选择性地耦合到共同字线的逻辑，且
其中所述至少两个晶体管中的每一者耦合到所述至少两个字线中的一者。
3.根据权利要求2所述的存储器阵列，其中所述至少两个晶体管耦合到一个源极线。
4.根据权利要求2所述的存储器阵列，其中所述逻辑包括：
多路复用器，其具有耦合到所述共同字线的输入和耦合到所述至少两个字线中的第一字线的输出；以及
缓冲器，其具有耦合到所述共同字线的输入和耦合到所述至少两个字线中的第二字线的输出。
5.根据权利要求1所述的存储器阵列，其中存储元件的所述第一子集的存储元件与所述多个位线之间的电连接切断。
6.根据权利要求1所述的存储器阵列，其进一步包括：
金属线和/或通孔，其经配置以将所述存储器阵列从高密度配置变换到高性能配置。
7.根据权利要求1所述的存储器阵列，其中所述多个存储元件是非易失性存储元件。
8.根据权利要求7所述的存储器阵列，其中所述多个存储元件是磁性隧道结MTJ存储元件。
9.根据权利要求1所述的存储器阵列，其中所述存储器阵列集成在至少一个半导体裸片中。
10.根据权利要求1所述的存储器阵列，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述存储器阵列集成到所述装置中。
11.根据权利要求1所述的存储器阵列，其进一步包括：
用以分别将邻近列的至少两个位线和至少两个源极线选择性地耦合到共同位线和共同源极线的逻辑。
12.根据权利要求11所述的存储器阵列，其中所述至少两个晶体管耦合到一个字线，且每一晶体管耦合到所述至少两个源极线中的一者。
13.根据权利要求11所述的存储器阵列，其中所述逻辑进一步经配置以激活所述至少两个源极线中的仅一者。
14.一种测试存储器阵列的方法，其包括：
选择高性能模式；
依据单一字线控制信号激活第一字线和第二字线，其中所述第一字线耦合到第一晶体管且所述第二字线耦合到第二晶体管，每一晶体管耦合到存储元件；以及
选择耦合到位单元的位线和源极线，所述位单元包含所述存储元件以及所述第一晶体管和所述第二晶体管。
15.根据权利要求14所述的方法，其中选择所述高性能模式包括：
选择多路复用器的第一输入，其中所述第一输入耦合到所述单一字线控制信号，且所述多路复用器的输出耦合到所述第一字线。
16.根据权利要求15所述的方法，其进一步包括：
经由耦合到所述第二字线的缓冲器缓冲所述单一字线控制信号以平衡所述多路复用器的延迟。
17.根据权利要求14所述的方法，其进一步包括：
选择高密度模式；
将所述第一字线从所述单一字线控制信号解耦；
使用所述单一字线控制信号激活所述第二字线；以及
选择耦合到所述位单元的所述位线和所述源极线，所述位单元包含所述存储元件以及所述第一晶体管和所述第二晶体管。
18.根据权利要求14所述的方法，其中所述位单元进一步包括从所述存储器阵列电解耦的第二存储元件。
19.一种存储器阵列，其包括：
用于选择高性能模式的装置；
用于依据单一字线控制信号激活第一字线和第二字线的装置，其中所述第一字线耦合到第一晶体管且所述第二字线耦合到第二晶体管，每一晶体管耦合到存储元件；以及
用于选择耦合到位单元的位线和源极线的装置，所述位单元包含所述存储元件以及所述第一晶体管和所述第二晶体管。
20.根据权利要求19所述的存储器阵列，其中所述用于选择所述高性能模式的装置包括多路复用器。
21.根据权利要求20所述的存储器阵列，其进一步包括：
用于缓冲耦合到所述第二字线的所述单一字线控制信号以平衡所述多路复用器的延迟的装置。
22.根据权利要求19所述的存储器阵列，其中所述用于选择所述高性能模式的装置包含用于选择高密度模式的装置。
23.根据权利要求19所述的存储器阵列，其中所述位单元进一步包括从所述存储器阵列电解耦的第二存储元件。
24.根据权利要求19所述的存储器阵列，其中所述存储器阵列集成在至少一个半导体裸片中。
25.根据权利要求19所述的存储器阵列，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述存储器阵列集成到所述装置中。
26.一种测试存储器阵列的方法，其包括：
用于选择高性能模式的步骤；
用于依据单一字线控制信号激活第一字线和第二字线的步骤，其中所述第一字线耦合到第一晶体管且所述第二字线耦合到第二晶体管，每一晶体管耦合到存储元件；以及
用于选择耦合到位单元的位线和源极线的步骤，所述位单元包含所述存储元件以及所述第一晶体管和所述第二晶体管。
27.根据权利要求26所述的方法，其中所述用于选择所述高性能模式的步骤包括：
用于选择多路复用器的第一输入的步骤，其中所述第一输入耦合到所述单一字线控制信号，且所述多路复用器的输出耦合到所述第一字线。
28.根据权利要求27所述的方法，其进一步包括：
用于经由耦合到所述第二字线的缓冲器缓冲所述单一字线控制信号以平衡所述多路复用器的延迟的步骤。
29.根据权利要求26所述的方法，其进一步包括：
用于选择高密度模式的步骤；
用于将所述第一字线从所述单一字线控制信号解耦的步骤；
用于使用所述单一字线控制信号激活所述第二字线的步骤；以及
用于选择耦合到所述位单元的所述位线和所述源极线的步骤，所述位单元包含所述存储元件以及所述第一晶体管和所述第二晶体管。
30.根据权利要求26所述的方法，其中所述位单元进一步包括从所述存储器阵列电解耦的第二存储元件。
31.一种测试存储器阵列的方法，其包括：
选择高性能模式；
分别将邻近列的至少两个位线和至少两个源极线耦合到共同位线和共同源极线；
以及
激活耦合到位单元的字线，所述位单元具有耦合到所述字线的至少两个晶体管，其中每一晶体管耦合到所述至少两个源极线和存储元件中的一者，且其中所述存储元件耦合到所述至少两个位线。
32.根据权利要求31所述的方法，其进一步包括：
在写入操作期间在所述至少两个位线上产生第一逻辑信号；以及
在所述至少两个源极线上产生第二逻辑信号，其中所述第二逻辑信号是所述第一逻辑信号的互补值。
33.根据权利要求31所述的方法，其中所述位单元进一步包括从所述存储器阵列电解耦的第二存储元件。
34.一种形成存储器阵列的方法，所述方法包括：
将多个字线安置成行；
将多个位线和多个源极线安置成大体垂直于所述行的列；
形成具有存储元件的第一子集和存储元件的第二子集的多个存储元件；
将存储元件的所述第一子集从所述存储器阵列电解耦；以及
形成多个位单元，每一位单元是通过将至少两个晶体管耦合到来自存储元件的所述第二子集的一个存储元件而形成，其中所述多个位单元耦合到所述多个位线和源极线，且其中每一晶体管耦合到一个字线。
35.根据权利要求34所述的方法，其中电解耦包括：切断存储元件的所述第一子集与邻近位线之间的连接。
36.根据权利要求34所述的方法，其中电解耦包括：
修改至少一个掩模以移除耦合了存储元件的所述第一子集与邻近位线的金属线。
37.根据权利要求34所述的方法，其中通过在所述至少两个晶体管之间形成金属线连接而并联耦合所述至少两个晶体管。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110612571A (zh) * 2017-05-10 2019-12-24 美光科技公司 存储器阵列的板节点配置及操作
CN110753965A (zh) * 2017-06-23 2020-02-04 华为技术有限公司 存储器和写数据的方法
CN112199041A (zh) * 2020-09-24 2021-01-08 浙江驰拓科技有限公司 存储元件、存储电路、数据存取方法及数据存取装置
CN112767989A (zh) * 2021-01-06 2021-05-07 波平方科技(杭州)有限公司 新型存储器测试结构
TWI732103B (zh) * 2017-02-14 2021-07-01 國立大學法人東北大學 記憶體裝置
CN113380288A (zh) * 2020-05-28 2021-09-10 台湾积体电路制造股份有限公司 存储电路和写入方法
CN113782077A (zh) * 2020-06-09 2021-12-10 上海磁宇信息科技有限公司 磁性随机存储器
US11881252B2 (en) 2017-12-18 2024-01-23 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115319A (ja) 2011-11-30 2013-06-10 Sony Corp 記憶素子、記憶装置
US8750031B2 (en) * 2011-12-16 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures, methods of manufacturing thereof, test methods, and MRAM arrays
US9111634B2 (en) 2012-07-13 2015-08-18 Freescale Semiconductor, Inc. Methods and structures for multiport memory devices
TWI581264B (zh) * 2014-05-07 2017-05-01 旺宏電子股份有限公司 電阻式記憶體及其操作方法
US9368199B2 (en) 2014-09-02 2016-06-14 Kabushiki Kaisha Toshiba Memory device
US9734881B2 (en) * 2015-02-02 2017-08-15 Globalfoundries Singapore Pte. Ltd. High sensing margin magnetic resistive memory device in which a memory cell read and write select transistors to provide different read and write paths
CN104575614A (zh) * 2015-02-10 2015-04-29 武汉新芯集成电路制造有限公司 一种存储单元失效筛选的方法
US9666257B2 (en) 2015-04-24 2017-05-30 Intel Corporation Bitcell state retention
US20200098409A1 (en) * 2018-09-24 2020-03-26 Qualcomm Incorporated Magnetic random access memory (mram) integration
CN112542189A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 磁性存储器及其编程控制方法、读取方法、磁性存储装置
CN111146236B (zh) * 2019-12-18 2023-09-05 上海集成电路研发中心有限公司 一种阻变存储器单元及阵列结构
EP4044240A4 (en) * 2020-12-15 2023-01-11 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE, MEMORY CELL AND MEMORY MATRIX
CN114974339A (zh) * 2021-02-22 2022-08-30 联华电子股份有限公司 存储器阵列

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050157541A1 (en) * 2004-01-20 2005-07-21 Yoshihisa Iwata Magnetic random access memory
US20050276098A1 (en) * 2004-06-09 2005-12-15 Yang Hsu K Method and system for providing common read and write word lines for a segmented word line MRAM array
US20080316798A1 (en) * 2005-03-16 2008-12-25 Renesas Technology Corp. Nonvolatile semiconductor memory device
US20090161413A1 (en) * 2007-12-19 2009-06-25 Qualcomm Incorporated MRAM Device with Shared Source Line
US20100188894A1 (en) * 2009-01-29 2010-07-29 Qualcomm Incorporated In-situ resistance measurement for magnetic random access memory (mram)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095647B1 (en) * 2002-12-20 2006-08-22 Silicon Magnetic Systems Magnetic memory array with an improved world line configuration
US7606055B2 (en) * 2006-05-18 2009-10-20 Micron Technology, Inc. Memory architecture and cell design employing two access transistors
JP4987386B2 (ja) * 2006-08-16 2012-07-25 株式会社東芝 抵抗変化素子を有する半導体メモリ
WO2010047328A1 (ja) * 2008-10-23 2010-04-29 日本電気株式会社 半導体記憶装置
JP4945592B2 (ja) * 2009-03-13 2012-06-06 株式会社東芝 半導体記憶装置
JP2011023476A (ja) * 2009-07-14 2011-02-03 Toshiba Corp 磁気記憶装置
JP5025702B2 (ja) * 2009-09-18 2012-09-12 株式会社東芝 半導体記憶装置
JP2012064258A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050157541A1 (en) * 2004-01-20 2005-07-21 Yoshihisa Iwata Magnetic random access memory
US20050276098A1 (en) * 2004-06-09 2005-12-15 Yang Hsu K Method and system for providing common read and write word lines for a segmented word line MRAM array
US20080316798A1 (en) * 2005-03-16 2008-12-25 Renesas Technology Corp. Nonvolatile semiconductor memory device
US20090161413A1 (en) * 2007-12-19 2009-06-25 Qualcomm Incorporated MRAM Device with Shared Source Line
US20100188894A1 (en) * 2009-01-29 2010-07-29 Qualcomm Incorporated In-situ resistance measurement for magnetic random access memory (mram)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732103B (zh) * 2017-02-14 2021-07-01 國立大學法人東北大學 記憶體裝置
CN110612571A (zh) * 2017-05-10 2019-12-24 美光科技公司 存储器阵列的板节点配置及操作
CN110753965A (zh) * 2017-06-23 2020-02-04 华为技术有限公司 存储器和写数据的方法
US11289159B2 (en) 2017-06-23 2022-03-29 Huawei Technologies Co., Ltd. Memory device and method for writing data
US11881252B2 (en) 2017-12-18 2024-01-23 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
CN113380288A (zh) * 2020-05-28 2021-09-10 台湾积体电路制造股份有限公司 存储电路和写入方法
CN113782077A (zh) * 2020-06-09 2021-12-10 上海磁宇信息科技有限公司 磁性随机存储器
CN112199041A (zh) * 2020-09-24 2021-01-08 浙江驰拓科技有限公司 存储元件、存储电路、数据存取方法及数据存取装置
CN112767989A (zh) * 2021-01-06 2021-05-07 波平方科技(杭州)有限公司 新型存储器测试结构

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