CN113380288A - 存储电路和写入方法 - Google Patents

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Abstract

存储电路包括存储器阵列和控制电路。存储器阵列的第一列包括选择线、第一位线和第二位线、耦合到阵列该选择线和该第一位线的存储器单元的第一子集，以及耦合到该选择线和该第二位线的存储器单元的第二子集。控制电路被配置为同时激活选择线和第一位线中的每个，并且在同时激活选择线和第一位线的时段内，激活第一多个字线，第一多个字线的每个字线耦合到存储器单元的第一子集的存储器单元。本发明的实施例还涉及将数据写入存储器阵列的方法。

Description

存储电路和写入方法
技术领域
本发明的实施例涉及存储电路和写入方法。
背景技术
在一些应用中，集成电路(IC)包括将数据存储在非易失性存储器(NVM)中的存储电路，其中，当IC断电时，数据不会丢失。NVM单元的类型包括三端器件，其中栅极与两个源极/漏极(S/D)端中的每个之间的介电层具有一个或多个能够响应于所施加的电压而被改变，从而可检测到的特性变化被用于表示存储的逻辑状态。在某些情况下，介电层包括铁电材料，并且该器件被称为铁电随机存取存储器(FRAM或FeRAM)单元。
发明内容
根据本发明实施例的一个方面，提供了一种存储电路，包括：存储器阵列，包括第一列，第一列包括：选择线；第一位线和第二位线；存储器单元的第一子集，耦合到选择线和第一位线；以及存储器单元的第二子集，耦合到选择线和第二位线；和控制电路，被配置为：同时激活选择线和第一位线的每个，并且在同时激活选择线和第一位线的时段中，激活第一多个字线，其中，第一多个字线中的每个字线均耦合到存储器单元的第一子集的存储器单元。
根据本发明实施例的另一个方面，提供了一种将数据写入存储器阵列的方法，方法包括：通过激活第一列的第一选择线和第一列的第一位线，同时将存储器阵列的第一列中的存储器单元的第一子集编程为第一逻辑电平；和通过激活第一列的第一选择线和第二位线，同时将第一列中的存储器单元的第二子集编程为第一逻辑电平，其中，存储器阵列的每个存储器单元均是三端存储器单元。
根据本发明实施例的又一个方面，提供了一种将数据写入存储器阵列的方法，方法包括：识别与存储器单元的第一子集相对应的第一数据模式，存储器单元的第一子集被布置在沿第一阵列维度延伸的第一线中并位于沿着第二阵列维度的第一位置；识别与第一数据模式相对应的存储器单元的第二子集，存储器单元的第二子集被布置在沿第一阵列维度延伸的第二线中并位于沿着第二阵列维度的第二位置；以及同时将存储器单元的第一子集和存储器单元的第二子集编程为第一逻辑电平。
附图说明
当结合附图阅读时，根据以下详细描述可以最好接地理解本发明的各个方面。注意的是，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了论述的清楚，各个部件的尺寸可以任意增加或减小。
图1A-图1D是根据一些实施例的存储电路的示意图。
图1E和图1F是根据一些实施例的存储电路操作参数的示意图。
图2是根据一些实施例的存储器单元的示意图。
图3是根据一些实施例的将数据写入存储器阵列的方法的流程图。
图4是根据一些实施例的将数据写入存储器阵列的方法的流程图。
图5是根据一些实施例的将数据写入存储器阵列的方法的流程图。
图6A-图6E是根据一些实施例的存储器阵列的示意图。
图7A-图7H是根据一些实施例的存储器阵列的示意图。
图8A和图8B是根据一些实施例的存储器阵列的示意图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。为了简化本发明，下面描述组件、数值、操作、材料，布置等的特定示例。当然，这些仅是示例，并不期望进行限制。可以预期其他组件、数值、操作、材料、布置等。例如，在下面的描述中，在第二部件的上方或上的第一部件的形成可以包括第一部件和第二部件直接接触形成的实施例，并且还可以包括在第一部件和第二部件之间形成附加的部件的实施例，使得第一和第二部件可以不直接接触。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或结构之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...以下”、“在...下方”、“在...之上”、“在...上方”等之类的空间相对术语，以描述在图中所示的一个元件或部件与另一个元件或部件之间的关系。除了在图中描述的方位之外，空间相对术语还期望涵盖器件在使用或操作中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在本文使用的空间相对描述语也可以相应的接地解释。
在各种实施例中，包括三端存储器单元的存储电路能够同时将数据写入单个列中的多个单元，从而实现列写入方案和算法，其中数据被同时写入多个行和列。与不将数据同时写入单个列中的多个单元的方法相比，这样的存储电路能够具有增加的写入带宽，从而减少了总写入时间而不会加剧写入干扰事件。
图1A-图1D是根据一些实施例的存储电路100的示意图。图1A大体上描绘了存储电路100，并且图1B-图1D中的每个均描绘了在存储电路100上的编程操作的非限制性示例。
存储电路100包括耦合到字线驱动器120和读取/写入接口130的存储器阵列110，以及耦合到字线驱动器120和读取/写入接口130的控制电路140。存储电路100被配置为能够执行一些或全部方法，例如，下面参考图3-图5论述的方法300、400或500中的一个或多个，如下所述，其中将数据同时写入单个列中的多个单元。
为了说明的目的，简化了存储电路100。在各个实施例中，存储电路100除了图1A-图1D中所示的元件之外还包括各种元件，或者另外被布置为执行以下论述的操作。
两个或多个电路元件被认为是基于一个或多个直接信号连接和/或一个或多个间接信号连而耦合的，一个或多个间接信号连接包括在两个或多个电路元件之间的一个或多个逻辑器件，例如反相器或逻辑门。在一些实施例中，两个或多个耦合的电路元件之间的信号通信能够被一个或多个逻辑器件改进，例如，反相或使其为有个件的。
存储器阵列110包括布置在列C0-C3和行R0-R5中的存储器单元112。为了说明的目的，在图1A-图1D中示意性接地示出了存储器单元112，使得列C0-C3中的每个的存储器单元的两个子集分别竖直接地对齐。在各种实施例中，列C0-C3的一些或全部存储器单元112物理接地布置在沿第一方向(即，竖直或水平)延伸的线中，并且行R0-R5的一些或全部存储器单元112是物理接地布置在沿第二方向(即水平或竖直)延伸的线中。
在图1A–图1D中描绘的存储器单元112的行数和列数是用于说明的非限制性示例。在各种实施例中，存储器阵列110包括多于六行R0-R5和/或多于四列C0-C3。在一些实施例中，存储器阵列110包括范围从64到1024的行数。在一些实施例中，存储器阵列110包括范围从128到512的行数。在一些实施例中，存储器阵列110包括范围从八至256的列数。在一些实施例中，存储器阵列110包括范围从36至96的列数。
在图1A-图1D所描绘的实施例中，存储器阵列110包括分别沿行和列维度(未标记)布置的行R0-R5和列C0-C3。在一些实施例中，存储器阵列110具有三维(3D)布置，也称为堆叠布置，其包括一个或多个垂直于图1A-图1D所示的单层的行和列维度布置的阵列层(未显示)，使得存储器阵列110除图1A-图1D所示的行和列外，还包括行和列。
存储器单元112是三端器件，包括在栅极与两个S/D端中的每个之间的一个或多个介电层(图2中所示的非限制性示例)。如下所述，一个或多个介电层包括一种或多种介电材料，例如铁电材料，介电材料具有响应于施加电压可控制的特性，使得变化的特性状态可用作存储的逻辑电平(即逻辑高电平和逻辑低电平)的表示。在一些实施例中，存储器单元112是NVM单元，例如FRAM单元。在一些实施例中，存储器单元112包括下面关于图2论述的存储器单元200。
在编程操作中，给定的存储器单元112被配置为响应于在栅极处接收到第一电压并且在S/D端两者处接收到第二电压而被编程为可预测状态，并且响应于在栅极和S/D端上接收到参考电压或接地电压而保持在可预测状态。在下面的论述中，给定的存储器单元112被描述为在第一场景中被完全选择而在第二场景中未被选择。基于下面论述的三端布置和存储器阵列110的配置，例如，响应于其他存储器单元112上的编程活动，给定的存储器单元112能够接收不同于第一场景和第二场景的电压的第一电压、第二电压以及参考电压的各种组合。在下面的论述中，给定的存储器单元112被描述为通过接收除第一场景和第二场景的组合之外的组合中的一个来部分选择。
给定的存储器单元112能够响应于一些部分选择场景而保持在可预测状态，并且能够响应于其他部分选择场景而处于不可预测的状态。如下所述，通过控制写入操作以避免在局部选择情景下将存储器单元112置于不可预测的状态，单个列中的多个存储器单元112能够被同时编程，从而与不将数据同时写入单个列中的多个单元的方法相比，提高了写入操作效率。
行R0-R5的每个存储器单元112包括耦合到配置为承载各自的字线电压VW0-VW5的相应的字线WL0-WL5的栅极，并且列C0-C3的每个存储器单元112包括耦合到相应的选择线SL0-SL3的S/D端，该选择线SL0-SL3被配置为承载各自的选择线电压VS0-VS3。在每个列C0-C3中，处于交替位置的存储器单元112包括S/D端，该S/D端耦合到相应的位线BL0-BL3或相应的位线BL1-BL4，相应的位线BL0-BL3被配置为承载各自的位线电压VB0-VB3，相应的位线BL1-BL4被配置为承载各自的位线电压VB1-VB4。每个字线WL0-WL5耦合到字线驱动器120，并且选择线S0-S3和位线BL0-BL4均耦合到读取/写入接口130。
列C0-C3由此均包括耦合到相应的选择线S0-S3和位线BL0-BL4的第一位线的存储器单元112的第一子集，以及耦合到相应的选择线SL0-SL3和位线BL0-BL4的第二位线的存储器单元112的第二子集，从而位线BL1-BL3中的每个被相应的成对的相邻列C0/C1、C1/C2或C2/C3共享。
在图1A-图1D中描绘的实施例中，在耦合到相应的位线BL0-BL3的交替位置处的存储器单元112还被耦合到字线WL0-WL5的交替中的字线(即，字线WL1、WL3和WL5)，并且耦合到相应的位线BL1-BL4的交替位置处的存储器单元112还被耦合到字线WL0-WL5中的交替的字线，即，字线WL0、WL2和WL4。在列C0-C3中的给定的一个中，存储器单元112的第一子集由此耦合到奇数字线WL0-WL5，并且存储器单元112的第二子集由此耦合到偶数字线WL0-WL5。
在一些实施例中，存储电路100包括除如图1A-图1D所示的布置以外的布置，使得列C0-C3中给定的存储器单元112的第一子集和第二子集耦合到除了字线WL0-WL5的奇/偶分组之外的字线分组。在非限制性示例中，存储器单元112的第一子集和第二子集耦合到相应的第一组字线WL0-WL5和第二组字线WL0-WL5，并且每组包括由另一组中包括的相邻的字线WL0-WL5对隔开的相邻的字线WL0-WL5对，使得每组包括奇数字线WL0-WL5和偶数字线WL0-WL5。
在图1A-图1D中描绘的实施例中，24个存储器单元112中的每个的位置对应于四列C0-C3中的一个与六行R0-R5的交点，从而给定的存储器单元112可以通过其相应的列和行来识别，例如，最右边和最下面的存储器单元112对应于位置C3/R0。
字线驱动器120是被配置为基于从控制电路140或从存储电路100外部的一个或多个电路(未示出)接收的一个或多个控制信号(未示出)，在各个字线WL0-WL5上产生字线电压VW0-VW5。字线驱动器120被配置为将字线电压VW0-VW5中的每个(通常称为字线电压VWx)驱动到参考电压电平(例如，接地电压电平)或驱动到一个或多个其他电压电平，以在读取和写入操作期间激活相应的字线WL0-WL5。在读取或写入操作期间，激活给定的字线WL0-WL5从而导致耦合到给定的字线WL0-WL5的一个或多个目标存储器单元112被完全选择，并且耦合到给定的字线WL0-WL5的其他存储器单元112被部分选择，如在下面进一步论述。
读取/写入接口130是电子电路，该电子电路被配置为基于从控制电路140或从存储器电路100外部的一个或多个电路(未示出)接收的一个或多个控制信号(未示出)，在相应的选择线SL0-SL3上产生选择线电压VS0-VS3，并在相应的位线BL0-BL4上产生位线电压VB0-VB4。读取/写入接口130被配置为以上述关于字线电压VW0-VW5所论述的方式来驱动选择线电压VS0-VS3中的每个(通常称为选择线电压VSx)和位线电压VB0-VB4中的每个(通常称为位线电压BLx)，从而在读取和写入操作期间激活相应的选择线SL0-SL3和位线BL0-BL4。在读取和写入操作期间，激活给定的选择线SL0-SL3或位线BL0-BL4从而使得耦合到给定的选择线SL0-SL3或位线BL0-BL4的一个或多个目标存储器单元112被完全选择，并且耦合到给定的选择线SL0-SL3或位线BL0-BL4的其他存储器单元112将被部分选择，如下文进一步论述。
读取和写入接口130还被配置为基于在选择线SL0-SL3或位线BL0-BL4中的一个或组合上接收到的一个或多个信号，执行一个或多个附加的读取操作，例如，测量一个或多个电流、电压或电压差，其中检测到所选存储器单元112的状态，该状态指示所存储的逻辑高电平或逻辑低电平。
根据下文论述的实施例，控制电路140是被配置为通过生成由字线驱动器120和读取/写入接口130接收的一个或多个控制信号来控制存储器电路100的操作的电子电路。。在各种实施例中，控制电路140包括硬件处理器142和非暂时性计算机可读取存储介质144。除其他之外，存储介质144被编码(即存储)计算机程序代码(即一组可执行指令)。由硬件处理器142执行的指令(至少部分接地)表示存储电路操作工具，该存储电路操作工具实现例如以下关于图3论述的方法300、以下关于图4论述的方法400和/或以下关于图5论述的方法500的一部分或全部(下文中，所述的工艺和/或方法)。
处理器142经由总线电耦合到计算机可读取存储介质144anI/O接口和网络(细节未示出)。网络接口连接到网络(未示出)，使得处理器142和计算机可读取存储介质144能够经由网络连接到外部元件。处理器142被配置为执行在计算机可读取存储介质144中编码的计算机程序代码，以使控制电路140和存储电路100可用于执行所提到的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器142是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读取存储介质144是电的、磁的、光的、电磁的、红外的和/或半导体系统(或装置或器件)。例如，计算机可读取存储介质144包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、只读取存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读取存储介质704包括高密度磁盘只读取存储器(CD-ROM)、高密度磁盘读取/写入(CD-R/W)和/或数字视频磁盘(DVD)。
在一个或多个实施例中，存储介质144存储计算机程序代码，该计算机程序代码被配置为使控制电路140生成控制信号，以便可用于执行所提到的工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质144还存储有助于执行所提到的工艺和/或方法的部分或全部信息。在一个或多个实施例中，存储介质144存储一个或多个数据集，例如，多个数据模式，下面针对所提到的工艺和/或方法进行论述。
每个存储器单元112被配置为响应于在栅极处接收具有第一栅极电压电平的字线电压VWx并在相应的S/D端处接收具有第一S/D电压电平的选择线电压VSx和位线电压VBx中的每个，在第一写入操作中被编程为与逻辑高电平相相对应的第一状态。存储器单元112被配置为响应于接收具有第二栅极电压电平的字线电压VWx并接收具有第二S/D电压电平的选择线电压VSx和位线电压VBx中的每个，在第二写入操作中被编程为与逻辑低电平相相对应的第二状态。在各种实施例中，第一栅极电压电平和第二栅极电压电平具有相反的极性和/或第一S/D电压电平和第二S/D电压电平具有相反的极性。在各个实施例中，第一栅极电压电平和第二栅极电压电平具有相同的量级和/或第一S/D电压电平和第二S/D电压电平具有相同的量级。
从而，每个存储器单元112被配置为响应于被完全选择，即，接收字线电压VWx、选择线电压VSx以及位线电压VBx中的每个而在第一写入操作和第二写入操作中被编程。存储器单元112还被配置为响应于四个非编程的部分选择组合而保持在可预测的状态(未被编程)，并且响应于第五部分选择组合而被置于不可预测的状态。如下所述，在各个实施例中，写入操作包括每个存储器单元112被完全选择或接收四个非编程部分选择组合中的一个而不接收第五部分选择组合，从而避免被置于不可预测的状态。
如下所述，字线电压VWx、选择线电压VSx以及位线电压VBx的四个非编程组合中的每个和给定的存储器单元112处于不可预测状态的第五组合对应于写入干扰事件，其中，在第一写入操作或第二写入操作中对给定的存储器单元112以外的一个或多个存储器单元112进行了编程。
在第一非编程组合中，给定的存储器单元112在每个S/D端处接收具有接地电压电平或参考电压电平的选择线电压VSx和位线电压VBx中的每个的同时，接收具有第一栅极电压电平或第二栅极电压电平的字线电压VWx。在图1A-图1D所示的实施例中，当在第一写入操作或第二写入操作中完全选择与给定的存储器单元112相同的行R0-R5中的存储器单元112时，发生第一非编程组合。
如图1B中所示，在第一非限制性示例中，在第一写入操作或第二写入操作在位置C1/R1处完全选择存储器单元112使字线WL1上的字线电压VW1具有第一栅极电压电平或第二栅极电压电平(共同表示为Vg)、使选择线SL1上的选择线电压VS1以外的选择线电压VSx具有接地电压电平(表示为0V)，以及使位线BL1上的位线电压VB1以外的位线电压VBx具有接地电压电平0V，从而使位置C0/R1、C2/R1和C3/R1处的每个存储器单元112接收第一非编程组合。
在第二非编程组合中，给定的存储器单元112接收具有第一S/D电压电平或第二S/D电压电平的选择线电压VSx和位线电压VBx中的每个，同时接收在栅极处具有接地电压电平或参考电压电平的字线电压VWx。在图1A-图1D所示的实施例中，当在第一写入操作或第二写入操作中完全选择与给定的存储器单元112相同的列C0-C3中的存储器单元112和在列C0-C3中的存储器单元112的子集时，发生第二非编程组合。
在图1B所示的第一非限制性示例中，选择线SL1上的具有第一S/D电压电平或第二S/D电压电平(共同表示为Vsd)的选择线电压VS1、位线BL1上的具有相应的第一S/D电压电平或第二S/D电压电平Vsd的位线电压VB1以及字线WL1上的具有接地电压电平0V的字线电压VW1以外的其他字线电压VWx使位置C1/R3和C1/R5处的存储器单元112接收第二非编程组合。
在第三非编程组合中，给定的存储器单元112接收具有第一S/D电压电平或第二S/D电压电平的选择线电压VSx，同时接收具有接地电压电平或参考电压电平的位线电压VBx和VWx中的每个。在图1A-图1D所示的实施例中，当在第一写入操作或第二写入操作中完全选择与给定的存储器单元112相同的列C0-C3中的存储器单元112和在列C0-C3中的存储器单元112的不同子集时，发生第三非编程组合。
在图1B所示的第一非限制性示例中选择线SL1上的具有第一S/D电压电平或第二S/D电压电平Vsd的选择线电压VS1、位线BL1上的具有接地电压电平0V的位线电压VB1以外的位线电压VBx、字线WL1上的具有接地电压电平0V的字线电压VW1之外的字线电压VWx使位置C1/R0、C1/R2和C1/R4处的存储器单元112接收第三非编程组合。
在第四非编程组合中，给定的存储器单元112接收具有第一S/D电压电平或第二S/D电压电平的位线电压VBx，同时接收具有接地电压电平或参考电压电平的选择线电压VSx和字线电压VWx。在图1A-图1D所示的实施例中，当在第一写入操作或第二写入操作中完全选择与给定的存储器单元112的列相邻并且与给定的存储器单元112共享位线BL1-BL3的列C0-C3中的存储器单元112时，发生第四非编程组合。
在图1B所示的第一非限制性示例中，位线BL1上的具有第一S/D电压电平或第二S/D电压电平Vsd的位线电压VB1、选择线SL1上的具有接地电压电平0V的选择线电压VS1以外的选择线电压VSx、以及字线WL1上的具有接地电压电平0V的字线电压VW1以外的字线电压VWx使位置C0/R0、C0/R2和C0/R4的存储器单元112接收第四非编程组合。
在第五组合中，给定的存储器单元112能够响应于在接收到具有接地电压电平或参考电压电平的选择线电压VSx的同时接收到具有第一栅极电压电平或第二栅极电压电平的字线电压VWx和具有第一S/D电压电平或第二S/D电压电平中的相应的一个的位线电压VBx的部分编程组合而处于不可预测的状态。
在图1A-图1D所示的实施例中，当在第一写入操作或第二写入操作中通过完全选择同时编程与给定的存储器单元112相同的列C0-C3中的两个或更多个存储器单元112且两个或更多个存储器单元112包括在同一列C0-C3中的存储器单元112的第一子集和第二子集中的每个子集中的至少一个存储器单元112时，发生第五非编程组合。
在图1C所示的第二非限制性示例中，在第一写入操作或第二写入操作中同时完全选择位置C1/R1和C1/R2处的每个存储器单元112使字线WL1上的字线电压VW1和字线WL2上的VW2中的每个具有第一栅极电压电平或第二栅极电压电平Vg，位线BL1上的位线电压VB1和位线BL2上的位线电压VB2中的每个具有相应的第一S/D电压电平或第二S/D电压电平Vsd，以及选择线SL1上的选择线电压VS1以外的选择线电压VSx具有接地电压电平0V，从而使位置C0/R2和C2/R1处的存储器单元112中的每个接收第五组合，从而可能以不可预测的状态将每个存储器单元112放置在位置C0/R2和C2/R1处。
存储电路100被配置为能够通过对同一列C0-C3中的两个或更多个存储器单元112执行第一写入操作和第二写入操作来同时对两个或更多个存储器单元112编程，两个或更多个存储器单元112中的每个被包括在相同列C0-C3中的存储器单元112的相同子集中。因为两个或更多存储器单元112中的每个都包含在存储器单元112的同一子集中，所以两个或更多存储器单元112以外的其他存储器单元112避免接收第五组合，并且通过接收第一非编程组合至第四非编程组合中的一个来部分接地选择两个或多个存储器单元112以外的其他存储器单元，或者通过接收具有接地电压的字线电压VWx、选择线电压VSx以及位线电压VBx中的每个而不选择两个或多个存储器单元112以外的其他存储器单元。
在图1D中所示的第三非限制性示例中，通过完全选择在第一写入操作或第二写入操作中的位置C1/R1和C1/R3上的每个存储器单元112来同时编程，从而使得字线WL1上的字线电压VW1和字线WL3上的VW3中的每个具有第一栅极电压电平或第二栅极电压电平Vg、选择线SL1上的选择线电压VS1具有相应的第一S/D电压电平或第二S/D电压电平、位线BL1上的位线电压VB1具有相应的第一或第二S/D电压电平Vsd、字线电压VW1和VW3、选择线电压VS1和位线电压VB1以外的每个电压具有接地电压电平。在第一写入操作或第二写入操作中同时对位置C1/R1C1/R3处的每个存储器单元112编程，从而导致位置C0/R1、C2/R1、C3/R1、C0/R3、C2/R3以及C3/R3处的每个存储器单元112接收第一非编程组合，位置C1/R5的存储器单元112接收第二编程组合，位置C1/R0、C1/R2以及C1/R4处的每个存储器单元112接收第三非编程组合，以及在位置C0/R0、C0/R2以及C0/R4处的每个存储器单元112接收第四非编程组合。从而，存储器阵列110中的所有其他存储器单元112接收具有接地电压电平0V的字线电压VWx、选择线电压VSx以及位线电压VBx中的每个。
图1E和图1F是根据与图1D中所示的存储电路100操作的第三非限制性示例相对应的一些实施例的存储电路操作参数的示意图。图1E是与第一写入操作相对应的时序图，其中，将位置C1/R1和位置C1/R3处的存储器单元112编程为与逻辑高电平相对应的第一状态。图1F是与第二写入操作相对应的时序图，其中，同时将位置C1/R1和位置C1/R3处的存储器单元112编程为与逻辑低电平相对应的第二状态。
如图1E中所示，第一写入操作包括选择线电压VS1和位线电压VB1中的每个在第一时段(未标记)从接地电压电平0V转换到等于-Vsd的第一S/D电压电平(未标记)，随后进行选择线路电压VS1和位线电压VB1从第一S/D电压电平–Vsd转换到接地电压电平0V。在第一时段中，选择线电压VS1和位线电压VB1中的每个具有第一S/D电压电平–Vsd，字线电压VW1和VW3中的每个在第二时段(未标记)从接地电压电平0V转换为等于+Vg的第一栅极电压电平，随后字线电压VW1和VW3中的每个从第一栅极电压电平+Vg转换到接地电压电平0V。
如图1F中所示，第二写入操作包括选择线电压VS1和位线电压VB1中的每个在第三时段(未标记)从接地电压电平0V转换到等于+Vsd的第二S/D电压电平，随后进行选择线电压VS1和位线电压VB1中的每个从第二S/D电压电平+Vsd转换到接地电压电平0V。在选择线电压VS1和位线电压VB1中的每个具有第二S/D电压电平+Vsd的第三时段期间，字线电压VW1和VW3中的每个在第四时段(未标记)从接地电压电平0V转换到等于-Vg的第二栅极电压电平，随后字线电压VW1和VW3中的每个从第二栅极电压电平-Vg转换到接地电压电平0V。
图1E和图1F中所示的电压电平和时序关系是出于说明目的而提供的非限制性示例。在各种实施例中，第一或第二S/D电压-Vsd或+Vsd、第一或第二栅极电压电平+Vg或-Vg或接地电压电平0V中的一个或多个具有图1E和图1F2所示的相对值以外的相对值。在各个实施例中，第一时段至第四时段中的一个或多个具有相对于第一时段至第四时段中的其他时段的持续时间，而不是图1E和图1F所示的持续时间。
图1B-图1F中所示的操作是出于说明目的而提供的非限制性示例。在各种实施例中，编程操作包括对图1B图-1E中包括的存储器单元之外的一个或多个存储器单元112编程，根据下文论述的各种实施例。
如图1B-图1F所示，通过被配置为在第一写入操作和第二写入操作中同时对单个列中的多个单元编程，存储电路100例如根据下文论述的方法300或400和中的一个或两个和例如根据下文论述的方法500的算法启用列写入方案，，其中数据被同时写入多个行和列。与不将数据同时写入单个列中的多个单元的方法相比，这样的存储电路能够具有增加的写入带宽，从而减少了总写入时间而不会加剧写入干扰事件。
图2是根据一些实施例的存储器单元200的示意图。存储器单元200在一些实施例中也被称为NVM单元200或FRAM单元200，可用作上文关于图1A-图1F论述的存储器单元112的一个或多个实例。存储器单元200包括衬底200B、位于衬底200B中的S/D结构200SD、覆盖衬底200B的介电层200D，以及覆盖介电层200D和衬底200B的栅电极200G。
栅电极200G对应于存储器单元112的栅极，耦合到字线WLx，并由此被配置为接收字线电压VWx；第一S/D结构200SD对应于存储器单元112的第一S/D端，耦合到选择线SLx，并由此被配置为接收选择线电压VSx；以及第二S/D结构200SD对应于存储器单元112的第二S/D端，耦合到位线BLx，并由此被配置为接收位线电压VBx，每个都参考图1A-图1F进行了论述。
介电层200D包括被配置为将栅电极200G与衬底200B和S/D结构200SD电隔离的一种或多种电介质材料。一种或多种介电材料包括至少一种铁电材料，例如锆钛酸铅(PZT)，至少一种铁电材料能够响应于栅电极200G处接收的字线电压VWx、在第一S/D结构200SD处接收的选择线电压VSx以及在第二S/D结构200SD处接收的位线电压VBx而改变。在一些实施例中，至少一种铁电材料能够基于响应于接收电压而被对准的偶极而改变，使得第一偶极对准对应于被编程为逻辑高电平的存储器单元200，而第二偶极对准对应于被编程为逻辑低电平的存储器单元200。
通过包括存储器单元200作为存储器单元112的一个或多个实例，存储电路100能够实现上述论述的优点。
图3是根据一些实施例的将数据写入存储器阵列的方法300的流程图。方法300可与存储电路一起使用，例如，上面关于图1A-图1F论述的存储电路100。
图3中描述了方法300的操作的顺序仅用于说明；方法300的操作能够同时执行或以与图3所示的顺序不同的顺序执行。在一些实施例中，图3所示的操作之前、之间、之中和/或之后执行图3中描述的操作之外的操作。在一些实施例中，方法300的操作是操作IC(例如，处理器、逻辑、存储器或信号处理电路等)的方法的子集。在各种实施例中，方法300的一个或多个操作是下文关于图4和图5论述的方法400或方法500的子集。
在操作310处，同时激活成列的存储器单元的选择线和位线中的每个。该成列的存储器单元包括选择线以及第一位线和第二位线，并且同时激活选择线和位线中的每个包括激活耦合到存储器单元的第一子集、耦合到选择线和第二位线的存储器单元的第二子集的选择线和第一位线中的每个。
在一些实施例中，存储器单元的第一子集或第二子集中的一个设置在存储器阵列的偶数编号行的存储器单元中，而存储器单元的第一子集或第二子集中的另一个设置在存储器阵列的奇数编号行的存储器单元中。
在一些实施例中，同时激活成列的存储器单元的选择线和位线中的每个包括同时激活选择线SL0-SL4和上文关于存储电路100和图1论述的相应的列C0-C3的存储器阵列110的位线BL0-BL3或BL1-BL4中的相应的一个。
同时激活成列的存储器单元的选择线和位线中的每个包括作为三端存储器单元的存储器单元，例如，上文关于图1A-图1F论述的存储器单元112。在一些实施例中，存储器单元是NVM单元，例如，FRAM单元。在一些实施例中，存储器单元是上述关于图2论述的存储器单元200。
在一些实施例中，同时激活选择线和位线中的每个包括将选择线和位线中的每个驱动到具有第一极性的S/D电压电平。在一些实施例中，同时激活选择线和位线中的每个包括将第二位线驱动到参考电压电平，例如接地电压电平。
在各个实施例中，同时激活选择线和位线中的每个是在第一写入操作中将存储器单元的第一子集编程为逻辑高电平的部分，或者是在第二写入操作中将存储器单元的第一子集编程为逻辑低电平的部分。
在一些实施例中，该列是多列存储器单元中的第一列，并且同时激活该列存储器单元的选择线和位线中的每个包括同时激活多列中的多列的选择线和位线。
在操作320处，在同时激活选择线和位线的时段内，激活第一多个字线，第一多个字线中的每个字线耦合到该列存储器单元的存储器单元。激活第一多个字线包括激活耦合到存储器单元的第一子集的第一多个字线、耦合到存储器单元的第二子集的第二多个字线。
在各种实施例中，激活第一多个字线包括激活与第一列存储器单元的奇数行的一些或全部或第一列存储器单元的偶数行的一些或全部相对应的第一多个字线的存储器单元。
在一些实施例中，激活第一多个字线包括激活以上关于存储电路100和图1A-图1F论述的两个或更多个字线WL0-WL5。
在一些实施例中，激活第一多个字线包括将第一多个字线中的每个字线驱动到具有与第一极性相反的第二极性的栅极电压电平。在一些实施例中，激活第一多个字线包括将第一多个字线中的每个字线驱动到具有与S/D电压电平相同量级的栅极电压电平。
在一些实施例中，激活多个字线包括将第二多个字线中的每个字线驱动到参考电压电平。
在各种实施例中，激活第一多个字线是在第一写入操作中将存储器单元的第一子集编程为逻辑高电平的部分，或者是在第二写入操作中将存储器单元的第一子集编程为逻辑低电平的部分。
在一些实施例中，该列是存多列储单元中的第一列，并且激活第一多个字线包括将第一多个字线中的每个字线耦合到多列中的每列的存储器单元。
通过执行方法300的操作的一些或全部操作，可以在写入操作中同时对单个列中的多个单元编程，从而实现上文关于存储电路100所论述的好处。
图4是根据一些实施例的将数据写入存储器阵列的方法400的流程图。方法400可与存储电路一起使用，例如，上文关于图1A-图1F论述的存储电路100。
在图4中描述了方法400的操作的顺序仅用于说明；方法400的操作能够以与图4所示的顺序不同的顺序执行。在一些实施例中，在图4所示的操作之前、之间、之中和/或之后执行图4中描绘的操作以外的操作。在一些实施例中，方法400的操作是操作IC(例如，处理器、逻辑、存储器或信号处理电路等)的方法的子集。在一些实施例中，方法500的操作是执行存储器阵列测试的方法的子集。
根据各种实施例，存储器阵列包括成行和成列的存储器单元，并且能够通过按行或按列对存储器单元编程来将数据写入存储器阵列。编程给定的行包括依次执行一次第一写入操作和第二写入操作，以便将存储器单元的总共两个子集编程为高逻辑电平或低逻辑电平。编程给定的列包括依次两次执行第一写入操作和第二写入操作，如上面关于图1A-图3所论述的，在两个子集的每个子集上一次，以将存储器单元的总共四个子集编程为高逻辑电平或低逻辑电平。因此，在编程操作中被编程的行数大于编程操作中被编程的列数的两倍的情况下，与按行对存储器单元编程相比，按列对存储器单元编程所需的写入操作更少编程。因此，在这种情况下，按列对存储器单元编程比按行对存储器单元编程更有效率。
在一些实施例中，在操作410处，确定在编程操作中被编程的存储器阵列的行数大于在编程操作中被编程的存储器阵列的列数的两倍。在一些实施例中，编程操作包括整个存储器阵列，并且确定行数大于列数的两倍包括确定存储器阵列中的总行数大于存储器阵列的总列数的两倍。在一些实施例中，确定行数大于列数的两倍是配置存储电路(例如，上文关于图1A-图1F所论述的存储电路100)的部分。
在一些实施例中，编程操作包括存储器阵列的部分，例如，部分写入操作，并且确定行数大于列数的两倍包括确定存储器阵列中的行总数的子集大于存储器阵列中的列总数的子集的两倍。
在一些实施例中，上文关于存储电路100和图1A-图1F所论述的，确定行数大于列数的两倍包括确定行R0-R5的子集或总数的大于列C0-C3的子集或总数的两倍。
在操作420处，通过激活第一列的第一选择线和第一列的第一位线，同时将存储器阵列的第一列中的存储器单元的第一子集编程为第一逻辑电平。同时编程存储器阵列的第一列中的存储器单元的第一子集包括执行以上关于图3论述的方法300的操作310和操作320。
在各种实施例中，将存储器单元(例如，存储器单元的第一子集)编程为第一逻辑电平包括第一逻辑电平为逻辑高电平和第二逻辑电平为逻辑低电平，或包括第一逻辑电平为逻辑低电平，第二逻辑电平为逻辑高电平。
在一些实施例中，上文关于存储电路100和图1A-图1F所论述的，激活第一列的第一选择线和第一列的第一位线包括同时激活选择线SL0-SL4和存储器阵列110的相应的列C0-C3的位线BL0-BL3或BL1-BL4中的相应的一个。
在一些实施例中，通过激活第一选择线和第一位线同时将存储器单元的第一子集编程为第一逻辑电平包括将第一选择线和第一位线驱动到具有第一极性的第一S/D电压电平。在一些实施例中，同时将存储器单元的第一子集编程为第一逻辑电平包括将字线的第一子集驱动到具有第二极性的第一栅极电压电平。
在操作430处，在一些实施例中，通过激活第一列的第一选择线和第二位线，同时将第一列中的存储器单元的第二子集编程为第一逻辑电平。同时编程存储器阵列的第一列中的存储器单元的第二子集包括执行上文关于图3所论述的方法300的操作310和操作320。
在一些实施例中，上文关于存储电路100和图1A-图1F所论述的，激活第一列的第一选择线和第一列的第二位线包括同时激活选择线SL0-SL4和存储器阵列110的相应的列C0-C3的位线BL0-BL3或BL1-BL4中的相应的一个。
在一些实施例中，通过激活第一选择线和第二位线同时将存储器单元的第二子集编程为第一逻辑电平包括将第一选择线和第二位线驱动到具有第一极性的第一S/D电压电平。在一些实施例中，同时将存储器单元的第二子集编程为第一逻辑电平包括将字线的第二子集驱动到具有第二极性的第一栅极电压电平。
在操作440处，在一些实施例中，通过激活第一选择线和第一位线，同时将第一列中的存储器单元的第三子集编程为第二逻辑电平。同时编程存储器阵列的第一列中的存储器单元的第三子集包括执行上文关于图3所论述的方法300的操作310和操作320。
在一些实施例中，上文关于存储电路100和图1A-图1F所论述的，激活第一列的第一选择线和第一列的第一位线包括同时激活选择线SL0-SL4和存储器阵列110的相应的列C0-C3的位线BL0-BL3或BL1-BL4中的相应的一个。
在一些实施例中，通过激活第一选择线和第一位线同时将存储器单元的第三子集编程为第二逻辑电平包括将第一选择线和第一位线驱动到具有第二极性的第二S/D电压电平。在一些实施例中，同时将存储器单元的第三子集编程为第二逻辑电平包括将字线的第三子集驱动到具有第一极性的第二栅极电压电平。
在操作450处，在一些实施例中，通过激活第一选择线和第二位线，同时将第一列中的存储器单元的第四子集编程为第二逻辑电平。同时编程存储器阵列的第一列中的存储器单元的第四子集包括执行上文关于图3所论述的方法300的操作310和操作320。
在一些实施例中，上文关于存储电路100和图1A-图1F所论述的，激活第一列的第一选择线和第一列的第二位线包括同时激活选择线SL0-SL4和存储器阵列110的相应的列C0-C3的位线BL0-BL3或BL1-BL4中的相应的一个。
在一些实施例中，通过激活第一选择线和第二位线同时将存储器单元的第四子集编程为第二逻辑电平包括将第一选择线和第二位线驱动到具有第二极性的第二S/D电压电平。在一些实施例中，同时将存储器单元的第四子集编程为第二逻辑电平包括将字线的第四子集驱动到具有第一极性的第二栅极电压电平。
在一些实施例中，以任何顺序依次执行操作420-450，由此将第一列中的每个存储器单元编程为逻辑高电平或逻辑低电平，或者由此将第一列中的存储器单元的部分编程为逻辑高电平或逻辑低电平中的一个该部分对应于编程操作。
在操作460处，在一些实施例中，同时对存储器阵列的第二列中的存储器单元的第五、第六、第七和第八子集的每个子集编程。同时编程存储器阵列的第二列中的存储器单元的第五、第六、第七和第八子集的每个子集包括通过激活第二列的第二选择线和第二列的第三位线，同时将存储器阵列的第二列中的存储器单元的第五子集编程为第一逻辑电平、通过激活第二列的第二选择线和第四位线，同时将第二列中的存储器单元的第六子集编程为第一逻辑电平、通过激活第二选择线和第三位线同时将第二列中的存储器单元的第七子集编程为第二逻辑电平，以及通过激活第二选择线和第四位线，同时将第二列中的存储器单元的第八子集编程为第二逻辑电平。
同时编程存储器阵列的第二列中的存储器单元的第五至第八子集的每个包括执行上文关于图3论述的方法300的操作310和320，使得存储器阵列的第二列的存储器单元以上文关于操作420-450论述的方式被编程。
在操作470处，在一些实施例中，针对编程操作中包括的存储器阵列的所有列重复操作460。通过对所有列重复操作460，编程操作中包括的存储器阵列中的每个存储器单元，即存储器阵列中的存储器单元的部分或全部，被编程为逻辑高电平或逻辑低电平中的一个。
在一些实施例中，存储器阵列包括多层列和行，并且重复操作460包括在编程操作中包括的多层中的每一层上的重复操作460。
通过执行方法400的一些或全部操作，在第一写入操作和第二写入操作中同时对存储器阵列的部分或全部列中的多个单元编程，从而实现了上文关于存储电路100所论述的益处。在编程操作中被编程的存储器阵列中的行数大于编程操作中被编程的列数的两倍的情况下，与不同时编程列中的多个单元的方法相比，方法400的执行所导致的编程操作更少，从而减少了总编程时间。
图5是根据一些实施例的将数据写入存储器阵列的方法500的流程图。方法500可与存储电路一起使用，例如，上文关于图1A-图1F所论述的存储电路100。
在图5中描述了方法500的操作的顺序仅用于说明；方法500的操作能够同时执行或以与图5所示的顺序不同的顺序执行。在一些实施例中，图5所示的操作在图3所示的操作之前、之间、之中和/或之后执行图5中所示的操作之外的操作。在一些实施例中，方法500的操作是操作IC(例如，处理器、逻辑、存储器或信号处理电路等)的方法的子集。在一些实施例中，方法500的操作是执行存储器阵列测试的方法的子集。
图6A-图6E为存储器阵列600的示意图，图7A-图7H是存储器阵列700的示意图，以及图8A和图8B是根据一些实施例的存储器阵列800的示意图。在包括八列(未标记)和六行(未标记)的实施例中，存储器阵列600、700和800中的每个可用作以上关于存储电路100和图1A-图1F所论述的存储器阵列110。
图6A-图6E、图7A-图7H、图8A和图8B描绘了与下文所述的方法500的操作相对应的非限制性示例。在图6A-图6E、图7A-图7H、图8A和图8B中，逻辑高电平表示为“1”，逻辑低电平表示为“0”。
通过执行下文论述的一些或全部操作，方法500包括执行一种算法，其中基于识别具有匹配数据模式的存储器单元的子集，在写入操作中同时对单个列中的多个单元编程，并在编程操作中同时对所识别的存储器单元的子集编程。匹配的数据模式通过访问存储器件(例如上文关于图1A-图1D所论述的存储介质144)来识别，该存储器件被配置为存储包括在编程操作中的多个数据模式。
在操作505处，在一些实施例中，在存储器件(例如，上文关于图1A-图1D所论述的存储介质144)处接收多个数据模式。在各种实施例中，接收多个数据模式包括接收在图6E、图7H或图8B中的一个中所示的成行和成列的高和低逻辑电平。
在操作510处，在一些实施例中，多个数据模式被存储在存储器件中。在各种实施例中，在存储器件中存储多个数据模式包括将多个数据图案存储在包括存储器阵列的存储电路或包括存储器阵列的存储电路外部的电路中的存储器件中。在一些实施例中，将多个数据模式存储在存储器件中包括将多个数据模式存储在上文关于存储电路100和图1A-图1F论述的存储介质144中。
多个数据模式对应于被配置为在编程操作中被写入部分或全部存储器阵列的数据。多个数据模式对应于阵列，例如整个存储器阵列，使得多个数据模式中的每个数据模式对应于阵列的列或行中的一个。在各种实施例中，每个数据模式与列或行中的一个的相应的关系是预定的或可确定的，作为从存储器件检索一个或多个数据模式的部分。
存储器件被配置为具有比编程操作中包括的访问时间显着更快的访问时间，使得访问多个数据模式不会显着影响编程操作的总长度。在一些实施例中，存储器件包括SRAM或DRAM结构。
在操作520处，识别对应于布置在以第一阵列维度延伸的第一线中并且沿着第二阵列维度位于第一位置的存储器单元的第一子集的第一数据模式。识别第一数据模式包括识别在第一线中延伸的逻辑高位模式或在第一线中延伸的逻辑低位模式。
在一些实施例中，第一线对应于存储器单元的第一列，例如，竖直延伸，第一位置对应于成行的存储器单元中的第一位置，例如，水平延伸，并且第一数据模式对应于第一列中的存储器单元的第一子集，例如，耦合到上述关于图1A-图1F论述的相应的列C0-C3的第一位线BL0-BL4的存储器单元112的第一子集。
在一些实施例中，第一线对应于存储器单元的第一行，第一位置对应于成列的存储器单元内的第一位置，并且第一数据模式对应于第一多个字线的字线中的存储器单元的子集，例如，耦合到上文关于图1A-图1F论述的列C0-C3的每个的存储器单元112的第一子集的奇数字线WL1、WL3和WL5或偶数字线WL0、WL2和WL4。
在一些实施例中，第一线对应于图6A-图6E中所示的最顶部的行，识别第一数据模式包括识别图6A所示的低逻辑电平的相应的模式或者在图6C中所示的高逻辑电平的相应的模式。在一些实施例中，第一线对应于图7A-图7H中所示的最顶部或第三行，识别第一数据模式包括识别图7A或图7B所示的低逻辑电平的相应的模式。在一些实施例中，第一线对应于图8A和图8B中所示的最左列，识别第一数据模式包括识别图8A所示的低逻辑电平的相应的模式。
在一些实施例中，基于与第一列或第一行中的一个相对应的第一线来识别第一数据模式是基于数据模式与列或行的预定关联。在一些实施例中，基于与第一列或第一行中的一个相对应的第一线来识别第一数据模式包括基于评估多个数据模式来选择列或行相应的类型。
在一些实施例中，评估多个数据模式包括基于每种相应的类型来比较编程操作的数量。在一些实施例中，评估多个数据模式包括比较列和行的数量，例如，确定在编程操作中正被编程的存储器阵列的行数大于在编程操作中正被编程的存储器阵列的列数的两倍。
在一些实施例中，识别与存储器单元的第一子集相对应的第一数据模式包括访问存储器件，例如，下文关于图1A-图1D3所论述的存储介质144。
在操作530处，识别与第一数据模式相对应的存储器单元的第二子集，存储器单元的第二子集布置在沿第一阵列维度延伸并且沿着第二阵列维度位于第二位置的第二线中。识别与第一数据模式相对应的存储器单元的第二子集包括将第二数据模式与第一数据模式匹配，第二数据模式与存储器单元的第二子集相关联。
在一些实施例中，第二子集是多个子集的一个子集，并且识别与第一数据模式相对应的存储器单元的第二子集包括识别与第一模式相对应的多个子集，多个子集中的每个子集在第一阵列维度上延伸并位于沿着第二阵列维度的相应的位置处。
在一些实施例中，第二线对应于存储器单元的第二列，并且第二位置对应于成行的存储器单元中的第二位置。在一些实施例中，第二列是多个列中的一个列，并且识别与第一数据模式相对应的存储器单元的第二子集包括识别与第一数据模式相对应的多个列中的每个列的存储器单元的子集。在一些实施例中，识别对应于第一数据模式的多个列中的每个列的存储器单元的子集包括识别与编程操作中包括的第一数据模式相对应的多列中的每一列的存储器单元的整个子集。
在一些实施例中，识别对应于第一数据模式的存储器单元的第二子集包括识别以上关于图1A-图1F论述的列C0-C3的存储器单元112的第一子集。
在一些实施例中，第二线对应于存储器单元的第二行，第二位置对应于存储器单元的列内的第二位置，并且识别对应于第一数据模式的存储器单元的第二子集包括第二行是第一多个行中的一个行。在一些实施例中，第二行是第一多个行中的一个行，并且识别与第一数据模式相对应的存储器单元的第二子集包括识别与第一数据模式相对应的第一多个行中的每一行的存储器单元的子集。在一些实施例中，识别对应于第一数据模式的第一多个行的每一行的存储器单元的子集包括识别包括在编程操作中的对应于第一数据模式的多个行的每一行的存储器单元的整个子集。
在一些实施例中，识别与第一数据模式相对应的存储器单元的第二子集包括识别上文关于图1A-图1F所论述的奇数行R1、R3和R5或偶数行R0、R2和R4的存储器单元112。
在一些实施例中，识别与第一数据模式相对应的存储器单元的第二子集包括访问存储器件，例如，下文关于图1A-图1D论述的存储介质144。
在一些实施例中，识别与第一数据模式相对应的存储器单元的第二子集包括未能识别与第一数据模式相对应的存储器单元的第二子集。
在一些实施例中，识别存储器单元的第二子集包括识别图6A或图6C中所示的第三行和第五行。在一些实施例中，识别存储器单元的第二子集包括未能识如图7A所示的附加的行或识别图7B中所示的第五行。在一些实施例中，识别存储器单元的第二子集包括识别图8A中所示的第二至第八列。
在操作540处，同时将存储器单元的第一子集和第二子集编程为第一逻辑电平或第二逻辑电平。在各种实施例中，将例如存储器单元的第一子集和第二子集的存储器单元编程为第一逻辑电平或第二逻辑电平包括：第一逻辑电平为逻辑高电平且第二逻辑电平为逻辑低电平，或包括第一逻辑电平为逻辑低电平且第二逻辑电平为逻辑高电平。
在一些实施例中，第二子集是在操作530中识别的多个子集的一个子集，并且同时将存储器单元的第一子集和第二子集编程为第一逻辑电平包括同时将多个子集编程为第一逻辑电平。
同时编程存储器单元的第一子集和第二子集包括激活包括在存储器单元的第一子集和第二子集中的存储器单元的每一列的选择线和第一位线，以及激活第一多个字线的每个字线。
在一些实施例中，同时将存储器单元的第一子集和第二子集编程为第一逻辑电平包括执行上文关于图3论述的方法300的操作310和操作320。
在一些实施例中，其中，存储器单元的第二子集没有被识别为与第一数据模式相对应的，同时对存储器单元的第一子集和第二子集编程包括对存储器单元的第一子集编程而无需对存储器单元的第二子集编程。
在一些实施例中，同时对存储器单元的第一子集和第二子集编程包括同时编程图6A或图6C中所示的最顶部、第三行和第五行。在一些实施例中，同时对存储器单元的第一子集和第二子集编程包括同时编程图7A中的最顶部的行，或同时编程图7B所示的第三行和第五行。在一些实施例中，同时对存储器单元的第一子集和第二子集编程包括同时编程图8A中所示的最左列至第八列。
在操作550处，在一些实施例中，重复操作520-540中的一些或全部，直到在编程操作中被编程的存储器阵列的所有存储器单元已经被编程为第一逻辑电平或第二逻辑电平。
重复操作520包括第一数据模式是与先前通过执行操作520识别的第一数据模式不同的第一数据模式或者存储器单元的第一子集是不同于先前通过执行操作520识别的存储器单元的第一子集的存储器单元的第一子集中的一个或两个。因此，重复操作530和540基于第一数据模式和存储器单元的第一子集的唯一组合。
在一些实施例中，存储器单元的第一子集对应于列，并且重复操作520-540中的一些或全部包括基于第一列到最后一列中的每列中的存储器单元的第一子集例如按列号依次执行操作520-540。在一些实施例中，基于第一列到最后一列中的每列中的存储器单元的第一子集执行操作520-540包括如果先前已经编程了给定的列中的所有存储器单元，则绕过给定的列。
在一些实施例中，存储器单元的第一子集对应于列，并且对于给定的列，重复操作520-540中的一些或全部包括对将存储器单元编程为逻辑高电平和低电平的四个组合中的每个执行操作520-540，并对给定的列(例如，奇数行和偶数行)的存储器单元的第一子集和第二子集编程。
在一些实施例中，存储器单元的第一子集对应于行，并且重复操作520-540中的一些或全部包括基于第一行到最后一行中的每行中的存储器单元的第一子集例如按行号依次执行操作520-540。在一些实施例中，基于第一行到最后一行中的每行中的存储器单元的第一子集来执行操作520-540包括如果先前已经编程了给定的行中的所有存储器单元，则绕过该给定的行。
在一些实施例中，存储器单元的第一子集对应于行，并且对于给定的列，重复操作520-540中的一些或全部包括对编程存储器单元为逻辑高电平和逻辑低电平的两种组合中的每个组合执行操作520-540。
在一些实施例中，重复操作520-540中的一些或全部包括通过基于与行相对应的存储器单元的第一子集执行操作520-540中的每个来对存储器阵列600编程，如在图6A-图6E所示。图6A描绘了执行操作520-540以将第一多个行的存储器单元的第一多个子集编程为逻辑低电平。图6B描绘了执行操作520-540以将第二多个行的存储器单元的第一多个子集编程为逻辑低电平。图6C描绘了执行操作520-540以将第一多个行的存储器单元的第二多个子集编程为逻辑高电平。图6D描绘了执行操作520-540以将第二多个行的存储器单元的第二多个子集编程为逻辑高电平。图6E描绘了通过重复操作520-540中的一些或全部而执行编程操作之后的存储器阵列600，从而匹配存储在存储器件(例如，上文关于图1A-图1D所论述的存储介质144)中的多个数据模式。
在一些实施例中，重复操作520-540中的一些或全部包括通过基于与列相对应的存储器单元的第一子集执行操作520-540中的每个来对存储器阵列800编程，如图8A和图8B所示。图8A描绘了执行操作520-540以将每列的存储器单元的第一多个子集编程为逻辑低电平。图6B描绘了执行操作520-540以将每列的存储器单元的第二多个子集编程为逻辑高电平，从而通过重复操作520-540中的一些或全部来完成存储器阵列800上的编程操作，以匹配存储在存储器件(例如，上文关于图1A-图1D所论述的存储介质144)中的多个数据模式。
在一些实施例中，至少部分接地使用上文关于存储电路100和图1A-图1F所论述的控制电路140来至少部分接地执行重复操作520-540中的一些或全部。
在一些实施例中，存储器阵列包括多层的列和行，并且重复操作520-540中的一些或全部包括在编程操作中包括的多层中的每层上重复操作520-540中的一些或全部。
通过执行方法500的一些或全部操作，执行算法，其中在写入操作中同时对单个列中的多个单元编程，从而实现上述关于存储电路100所论述的优点。通过识别具有匹配的数据模式的存储器单元的子集，并且在编程操作中同时对所识别的存储器单元的子集编程，与没有同时对具有匹配的数据模式的存储器单元的子集编程的方法相比，方法500的执行导致更少的编程操作，从而减少了总体编程时间编程。
在一些实施例中，存储电路包括：包括第一列的存储器阵列，第一列包括选择线、第一位线和第二位线、耦合到选择线和第一位线的存储器单元的第一子集、以及与选择线和第二位线耦合的存储器单元的第二子集，以及控制电路，控制电路被配置为同时激活选择线和第一位线中的每个，并且在同时激活选择线和第一位线的时段内，激活第一个多个字线，其中，第一个多个字线中的每个字线耦合到存储器单元的第一子集的存储器单元。在一些实施例中，控制电路被配置为在选择线和第一位线被同时激活的时段内，使第二位线具有参考电压电平。在一些实施例中，第二多个字线中的每个字线被耦合到存储器单元的第二子集的存储器单元，并且控制电路被配置为在选择线和第一位线被同时激活的时段内处，使第二多个字线具有参考电压电平。在一些实施例中，存储器单元的第一子集或第二子集中的一个被设置在存储器阵列的偶数行的存储器单元中，并且存储器单元的第一子集或第二子集中的另一个被设置在存储器阵列的奇数行的存储器单元中。在一些实施例中，控制电路被配置为通过将选择线和位线中的每个驱动到具有第一极性的S/D电压电平来同时激活选择线和第一位线中的每个，并且通过将第一多个字线中的每个字线驱动到具有与第一极性相反的第二极性的栅极电压电平来激活第一多个字线。在一些实施例中，S/D电压电平和栅极电压电平具有相同的量级。在一些实施例中，存储器单元的第一子集和第二子集的每个存储器单元包括FRAM单元。
在一些实施例中，将数据写入存储器阵列的方法包括：通过激活第一列的第一选择线和第一列的第一位线，同时将存储器阵列的第一列中的存储器单元的第一子集编程为第一逻辑电平，以及通过激活第一列的第一选择线和第二位线，同时将第一列中的存储器单元的第二子集编程为第一逻辑电平，其中，存储器阵列的每个存储器单元是三端存储器单元。在一些实施例中，该方法包括通过激活第一选择线和第一位线，同时将第一列中的存储器单元的第三子集编程为第二逻辑电平，以及通过激活第一选择线和第二位线，同时将第一列中的存储器单元的第四子集编程为第二逻辑电平。在一些实施例中，激活第一选择线和第一位线以及激活第一选择线和第二位线的每个均包括当存储器单元的第一子集或第二子集被编程为第一逻辑电平时，将第一选择线和第一位线或第二位线驱动到具有第一极性的第一S/D电压电平，以及当存储器单元的第三子集或第四子集被编程为第二逻辑电平时，将第一选择线和第一位线或第二位线驱动到具有第二极性的第二S/D电压电平。在一些实施例中，同时将存储器单元的第一子集编程为第一逻辑电平，以及同时将第二存储器单元的子集编程为第一逻辑电平的每个包括同时将字线的相应的子集驱动到具有第二极性的第一栅极电压电平，以及同时将存储器单元的第三子集编程为第二逻辑电平和同时将第四存储器单元的子集编程为第二逻辑电平的每个包括同时将字线的相应的子集驱动到具有第一极性的第二栅极电压电平。在一些实施例中，该方法包括通过激活第二列的第二选择线和第二列的第三位线同时将存储器阵列的第二列中的存储器单元的第五子集编程为第一逻辑电平、通过激活第二列的第二选择线和第四位线同时将第二列中的存储器单元的第六子集编程为第一逻辑电平、通过激活第二选择线和第三位线同时将第二列中的存储器单元的第七子集编程为第二逻辑电平、以及通过激活第二选择线和第四位线同时将第二列中的存储器单元的第八子集编程为第二逻辑电平。在一些实施例中，存储器阵列的每个三端存储器单元包括FRAM单元。在一些实施例中，该方法是编程操作的一部分，并且包括在同时编程存储器单元的第一子集和同时编程存储器单元的第二子集之前，确定在编程操作中被编程的存储器阵列的行数大于在编程操作中被编程的存储器阵列的列数的两倍编程。
在一些实施例中，向存储器阵列写入数据的方法包括：识别与布置在沿第一阵列维度延伸的第一线中并沿着第二阵列维度位于第一位置的存储器单元的第一子集相对应的第一数据模式、识别与第一数据模式相对应的存储器单元的第二子集，存储器单元的第二子集布置在沿第一阵列维度延伸的第二线中并沿着第二阵列维度位于第二位置的存储器单元的第二子集，以及同时将存储器单元的第一子集和第二子集编程为第一逻辑电平编程。在一些实施例中，第一线和第二线分别对应于存储器单元的第一列和第二列，第一和第二位置中的每个对应于成行的存储器单元内的位置，并且同时将存储器单元的第一子集和第二子集编程为第一逻辑电平包括在第一列和第二列的每个中激活选择线和第一位线。在一些实施例中，该方法包括：识别对应于第一列的存储器单元的存储器单元的第三子集的第二数据模式、识别与第二数据模式相对应的存储器单元的第四子集，存储器单元的第四子集被包括在位于成行的存储器单元中的第三位置的存储器单元的第三列中、以及同时将存储器单元的第三子集和第四子集编程为第一逻辑电平、同时将存储器单元的第三子集和第四子集编程为第一逻辑电平包括激活第一列中的选择线和第二位线。在一些实施例中，第一线和第二线分别对应于存储器单元的第一行和第二行，第一位置和第二位置中的每个对应于成列的存储器单元内的位置，以及同时将存储器单元的第一子集和第二子集编程为第一逻辑电平包括激活该列的选择线和第一位线。在一些实施例中，该方法包括：识别与位于列内第三位置的第三行的存储器单元的存储器单元的存储器单元的第三子集相对应的第二数据模式，识别与第二数据模式相对应的存储器单元的第四子集，存储器单元的第四子集被包括在位于该列内的第四位置的第四行的存储器单元中，以及同时将存储器单元的第三子集和第四子集编程为第一逻辑电平，同时将存储器单元的第子集三和第四子集编程为第一逻辑电平包括激活该列中的选择线和第二位线。在一些实施例中，识别与存储器单元的第一子集相对应的第一数据模式和识别与第一数据模式相对应的存储器单元的第二子数据中的每个包括访问具有包括第一数据模式的存储的写入数据的存储器件编程。
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好接地理解本发明的方面。本领域技术人员应该理解的是，他们可以容易接地将本发明用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以进行各种改变、替换以及变更。

Claims (10)

1.一种存储电路，包括：
存储器阵列，包括第一列，所述第一列包括：
选择线；
第一位线和第二位线；
存储器单元的第一子集，耦合到所述选择线和所述第一位线；以及
存储器单元的第二子集，耦合到所述选择线和所述第二位线；和
控制电路，被配置为：
同时激活所述选择线和所述第一位线的每个，并且
在同时激活所述选择线和所述第一位线的时段中，激活第一多个字线，其中，所述第一多个字线中的每个字线均耦合到所述存储器单元的第一子集的存储器单元。
2.根据权利要求1所述的存储电路，其中，
所述控制电路被配置为在所述选择线和所述第一位线被同时激活的时段中，使所述第二位线具有参考电压电平。
3.根据权利要求1所述的存储电路，其中，
第二多个字线中的每个字线均耦合到所述存储器单元的第二子集的存储器单元，并且
所述控制电路被配置为在所述选择线和所述第一位线被同时激活的时段中，使所述第二多个字线具有参考电压电平。
4.根据权利要求1所述的存储电路，其中，
所述存储器单元的第一子集或所述存储器单元的第二子集中的一个被设置在所述存储器阵列的偶数行的存储器单元中，并且
所述存储器单元的第一子集或所述存储器单元的第二子集中的另一个被设置在所述存储器阵列的奇数行的存储器单元中。
5.根据权利要求1所述的存储电路，其中，所述控制电路被配置为：
通过将所述选择线和所述位线中的每个驱动到具有第一极性的源极/漏极(S/D)电压电平，来同时激活所述选择线和所述第一位线中的每个；并且
通过将所述第一多个字线中的每个字线驱动到具有与所述第一极性相反的第二极性的栅极电压电平来激活所述第一多个字线。
6.根据权利要求5所述的存储电路，其中，所述S/D电压电平和所述栅极电压电平具有相同的量级。
7.根据权利要求1所述的存储电路，其中，所述存储器单元的第一子集和所述存储器单元的第二子集的每个存储器单元包括铁电随机存取存储器(FRAM)单元。
8.一种将数据写入存储器阵列的方法，所述方法包括：
通过激活所述第一列的第一选择线和所述第一列的第一位线，同时将所述存储器阵列的第一列中的存储器单元的第一子集编程为第一逻辑电平；和
通过激活所述第一列的所述第一选择线和第二位线，同时将所述第一列中的存储器单元的第二子集编程为所述第一逻辑电平，
其中，所述存储器阵列的每个存储器单元均是三端存储器单元。
9.根据权利要求8所述的方法，还包括：
通过激活所述第一选择线和所述第一位线，同时将所述第一列中的存储器单元的第三子集编程为第二逻辑电平；和
通过激活所述第一选择线和所述第二位线，同时将所述第一列中的存储器单元的第四子集编程为所述第二逻辑电平。
10.一种将数据写入存储器阵列的方法，所述方法包括：
识别与存储器单元的第一子集相对应的第一数据模式，所述存储器单元的第一子集被布置在沿第一阵列维度延伸的第一线中并位于沿着第二阵列维度的第一位置；
识别与所述第一数据模式相对应的存储器单元的第二子集，所述存储器单元的第二子集被布置在沿所述第一阵列维度延伸的第二线中并位于沿着所述第二阵列维度的第二位置；以及
同时将所述存储器单元的第一子集和所述存储器单元的第二子集编程为第一逻辑电平。
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