JP6457792B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、抵抗変化素子を用いた半導体記憶装置に関する。

フラッシュメモリやＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）のような不揮発メモリの書き込みにおいて、データの書き込みを行った後、データが正しく書き込めたかを確認し、正しく書き込みが出来ていない場合、追加の書き込み動作を行うベリファイ（Ｖｅｒｉｆｙ）動作が実施されている。追加の書き込み動作は一般に、０を書きたい場合は０を書く動作、１を書きたい場合は１を書く動作が実行される。

例えば、特許文献１や特許文献２には、抵抗変化素子を用いたバイポーラ型ＲｅＲＡＭにおいて、１を書き損なった場合に、まず通常より低電圧の０向きパルスを印加してから１向きパルスを印加して（例えば図１１の第２〜第３ステップ）、再書き込みを行う方法が記載されている。

特許第４８３８３９９号公報 特許第５３０７２１３号公報

バイポーラ型ＲｅＲＡＭ（抵抗変化素子を高抵抗にスイッチさせる場合と低抵抗にスイッチさせる場合とで、抵抗変化素子に印加する電圧の極性を逆とする）において、抵抗変化素子に連続して同一極性の電圧を印加し続けると抵抗変化素子の疲労が促進され、信頼性が低下する。前記特許文献１や前記特許文献２の手法において、逆向きパルスの印加は疲労を軽減する効果があると考えられるが、その印加電圧が低いためにその効果が十分ではない。そこで、抵抗変化素子の長期信頼性を改善する必要がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体記憶装置は、抵抗変化素子を用いたメモリセルと、前記メモリセルに対する書き込みおよび読み出しを制御する制御回路と、を有する。前記制御回路による動作として、第１書き込み動作と、第２書き込み動作と、再書き込み動作と、を有する。前記第１書き込み動作は、前記メモリセルに第１極性の第１電圧を印加する書き込み動作である。前記第２書き込み動作は、前記メモリセルに前記第１極性とは逆極性である第２極性の第２電圧を印加する書き込み動作である。前記再書き込み動作は、前記第１書き込み動作が失敗した場合に、前記メモリセルに、前記第２極性の前記第２電圧を印加する第２Ａ書き込み動作と前記第１極性の前記第１電圧を印加する第１Ａ書き込み動作とをさらに実施する書き込み動作である。

より好ましくは、前記半導体記憶装置において、前記再書き込み動作に属する前記第２Ａ書き込み動作は、前記第２書き込み動作と同じ大きさのパルスを印加する。

一実施の形態によれば、抵抗変化素子の長期信頼性を改善することができる。

本発明の実施の形態１における半導体記憶装置で用いる抵抗変化素子の構造の一例を示す図である。 本発明の実施の形態１における半導体記憶装置において、図１の抵抗変化素子を含むメモリセルの構成の一例を示す図である。 本発明の実施の形態１における半導体記憶装置において、図２のメモリセルを配置したメモリセルアレーの構成の一例を示す図である。 本発明の実施の形態１における半導体記憶装置において、ベリファイ動作を含む書き込み動作の流れの一例を示すフローチャートである。 本発明の実施の形態１における半導体記憶装置において、予め書き込みを実施するか否かを判断した後に、ベリファイ動作を含む書き込み動作を行う場合の流れの一例を示すフローチャートである。 （ａ）（ｂ）は、本発明の実施の形態１における半導体記憶装置に対して、従来のベリファイ動作を含む書き込み動作の波形の一例を示す図である。 （ａ）（ｂ）は、本発明の実施の形態１における半導体記憶装置において、ベリファイ動作を含む書き込み動作の波形の一例を示す図である。 本発明の実施の形態１における半導体記憶装置において、メモリセルアレーの構成の変形例を示す図である。 本発明の実施の形態２における半導体記憶装置において、ビットごとの逐次的書き込み動作の波形の一例を示す図である。 本発明の実施の形態２における半導体記憶装置において、複数ビットをまとめての書き込み動作の波形の一例を示す図である。 （ａ）（ｂ）は、本発明の実施の形態２における半導体記憶装置において、遂次的および効率的書き込み動作（ベリファイなし）の一例を説明するための図である。 本発明の実施の形態２における半導体記憶装置において、効率的書き込み動作（ベリファイあり）の一例を説明するための図である。 本発明の実施の形態２における半導体記憶装置において、複数ビットをまとめてのベリファイあり書き込み動作（図４対応）の一例を示すフローチャートである。 本発明の実施の形態２における半導体記憶装置において、複数ビットをまとめてのベリファイあり書き込み動作（図５対応）の一例を示すフローチャートである。 本発明の実施の形態２における半導体記憶装置において、効率的書き込み動作の変形例（ベリファイのリセット書き込みと再書き込みを並行実施）を説明するための図である。 本発明の実施の形態２における半導体記憶装置において、効率的書き込み動作の変形例（ベリファイと通常書き込みを並行実施）を説明するための図である。 本発明の実施の形態３における半導体記憶装置において、複数ビットをまとめての書き込み動作の波形の一例を示す図である。 本発明の実施の形態４における半導体記憶装置の構成の一例を示す図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

［実施の形態の概要］
まず、実施の形態の概要について説明する。本実施の形態の概要では、一例として、括弧内に実施の形態の対応する構成要素の符号等を付して説明する。

一実施の形態における半導体記憶装置は、抵抗変化素子（ＶＲ）を用いたメモリセル（ＭＣ）と、前記メモリセルに対する書き込みおよび読み出しを制御する制御回路（ＷＬＣＴＬ，ＢＬＣＴＬ，ＰＬＣＴＬ）と、を有する。前記制御回路による動作として、第１書き込み動作（バイポーラ型のＯｎ（またはＯｆｆ）書き込み動作）と、第２書き込み動作（バイポーラ型のＯｆｆ（またはＯｎ）書き込み動作）と、再書き込み動作と、を有する。前記第１書き込み動作は、前記メモリセルに第１極性の第１電圧を印加する書き込み動作である。前記第２書き込み動作は、前記メモリセルに前記第１極性とは逆極性である第２極性の第２電圧を印加する書き込み動作である。前記再書き込み動作は、前記第１書き込み動作が失敗した場合に、前記メモリセルに、前記第２極性の前記第２電圧を印加する第２Ａ書き込み動作（リセットのＯｆｆ（またはＯｎ）書き込み動作）と前記第１極性の前記第１電圧を印加する第１Ａ書き込み動作（当初のＯｎ（またはＯｆｆ）書き込み動作）とをさらに実施する書き込み動作である。

より好ましくは、前記半導体記憶装置において、前記再書き込み動作に属する前記第２Ａ書き込み動作は、前記第２書き込み動作と同じ大きさのパルスを印加する。

以下、上述した実施の形態の概要に基づいた各実施の形態を図面に基づいて詳細に説明する。なお、各実施の形態を説明するための全図において、同一の部材には原則として同一の符号または関連する符号を付し、その繰り返しの説明は省略する。

［実施の形態１］
本実施の形態１における半導体記憶装置について、図１〜図８を用いて説明する。

本実施の形態１における半導体記憶装置は、バイポーラ型ＲｅＲＡＭであり、抵抗変化素子を高抵抗にスイッチさせる場合と低抵抗にスイッチさせる場合とで、抵抗変化素子に印加する電圧の極性を逆とする記憶装置である。このバイポーラ型ＲｅＲＡＭにおいて、一方向の書き込みを続けた場合、抵抗変化層内の酸素分布の偏りが生じ、抵抗変化素子の特性が変動する。そこで、各抵抗変化素子においては、Ｏｎ（低抵抗化）書き込み回数とＯｆｆ（高抵抗化）書き込み回数とを常にほぼ等しい状態とすることが求められる。

また、ＲｅＲＡＭの評価において、抵抗変化素子の抵抗値が全く同じ条件で書き込みを行っても書き込み後の抵抗値は毎回大きくばらつき、そのばらつきの程度は抵抗変化素子間のばらつきを上回ることが明らかになっている。この性質は、従来の不揮発メモリ素子とは異質であり、ばらつきに対応した新たな書き込み方法が必要となる。

そこで、本実施の形態では、ベリファイにおいて、書き込み失敗が確認されたビットに対し、まず逆向きデータの書き込みを行い、次いで当初のデータの書き込みを行う。これにより、各抵抗変化素子においては、Ｏｎ（低抵抗化）書き込み回数とＯｆｆ（高抵抗化）書き込み回数とを常にほぼ等しい状態とすることで酸素分布の偏りを防止して、抵抗変化素子の長期信頼性を改善するものである。

＜抵抗変化素子＞
まず、本実施の形態１におけるバイポーラ型ＲｅＲＡＭで用いる抵抗変化素子について、図１を参照して説明する。図１は、この抵抗変化素子の構造の一例を示す図である。

抵抗変化素子ＶＲは、抵抗変化層ＶＲＬが金属層Ｍ１と金属層Ｍ２とによって挟まれており、金属層Ｍ１と金属層Ｍ２がそれぞれ第１の電極と第２の電極を成す。金属層Ｍ１を基準に金属層Ｍ２に正の電圧を印加することで抵抗変化層ＶＲＬを低抵抗（Ｏｎ）状態に、金属層Ｍ２を基準に金属層Ｍ１に正の電圧を印加することで抵抗変化層ＶＲＬを高抵抗（Ｏｆｆ）状態に、それぞれ変化させることができる。ＯｎとＯｆｆの状態をそれぞれ０と１または１と０に対応させることで、１ｂｉｔの情報を記憶する。

抵抗変化層ＶＲＬは、例えば、金属酸化物（例えば、タンタル酸化物、チタン酸化物、ジルコニウム酸化物、またはハフニウム酸化物）により形成されている。この場合、抵抗変化層ＶＲＬは、単層膜でもよいし、または積層膜でもよい。抵抗変化層ＶＲＬが積層膜である場合、抵抗変化層ＶＲＬは、例えば、元素の種類の組み合わせが互いに異なる積層膜である。あるいは、抵抗変化層ＶＲＬは、例えば、元素の種類の組み合わせが互いに同一の積層膜でもよい。この場合、積層膜の各層の酸素組成比が互いに異なる。なお、抵抗変化層ＶＲＬの膜厚は、例えば、１．５ｎｍ以上３０ｎｍ以下である。金属層Ｍ１は、例えば、ルテニウム、窒化チタン、タンタル、窒化タンタル、タングステン、パラジウム、または白金により形成されている。金属層Ｍ２は、例えば、ルテニウム、窒化チタン、タンタル、窒化タンタル、タングステン、パラジウム、または白金により形成されている。

＜メモリセル＞
前述した抵抗変化素子ＶＲを含むメモリセルについて、図２を参照して説明する。図２は、このメモリセルの構成の一例を示す図である。

メモリセルＭＣは、図１の抵抗変化素子ＶＲと、ＭＯＳトランジスタＴＲとを組み合わせて構成することができる。ＭＯＳトランジスタＴＲは、ビット線ＢＬとプレート線ＰＬの間の電位差を抵抗変化素子ＶＲに印加するか遮断するかを制御する選択トランジスタである。抵抗変化素子ＶＲは一方の端子がプレート線ＰＬに、他方の端子がＭＯＳトランジスタＴＲを介してビット線ＢＬにそれぞれ接続され、またＭＯＳトランジスタＴＲのゲートはワード線ＷＬに接続されている。ビット線ＢＬの電位とプレート線ＰＬの電位のいずれを他よりも高電位とするかによって、抵抗変化素子ＶＲに印加する電圧の極性を切り替えることができる。金属層Ｍ１と金属層Ｍ２のいずれをプレート線ＰＬに接続するかは特に限定されないが、以後は金属層Ｍ２がプレート線ＰＬと接続されていると仮定して説明する。また、ＭＯＳトランジスタＴＲはＮチャネル型かＰチャネル型かは限定されないが、以後はゲートに正電圧を印加することでソースとドレインとが導通するＮチャネル型と仮定して説明する。なお、Ｐチャネル型の場合は、ゲートに負電圧を印加することでソースとドレインとが導通する。

＜メモリセルアレー＞
前述したメモリセルＭＣを配置したメモリセルアレーについて、図３を参照して説明する。図３は、このメモリセルアレーの構成の一例を示す図である。

メモリセルアレーＭＣＡは、図２のメモリセルＭＣを、図３のようにマトリクス状に配置することで構成することができる。図３において、各々の四角形は図２に示すメモリセルＭＣに対応する。図３は、１６ビットの記憶容量を有するメモリセルアレーＭＣＡ（４行×４列、メモリセルＭＣ００〜ＭＣ０３，ＭＣ１０〜ＭＣ１３，ＭＣ２０〜ＭＣ２３，ＭＣ３０〜ＭＣ３３）を示すが、アレーの行や列を増やせば適宜より大きな容量が実現できる。

メモリセルアレーＭＣＡにおける各メモリセルＭＣ００〜ＭＣ０３，ＭＣ１０〜ＭＣ１３，ＭＣ２０〜ＭＣ２３，ＭＣ３０〜ＭＣ３３は、それぞれ、ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ３とプレート線ＰＬ０〜ＰＬ３との交点に接続されている。例えば、メモリセルＭＣ００は、ワード線ＷＬ０とビット線ＢＬ０とプレート線ＰＬ０との交点に接続されている。メモリセルＭＣ００以外の他のメモリセルＭＣ０１〜ＭＣ０３，ＭＣ１０〜ＭＣ１３，ＭＣ２０〜ＭＣ２３，ＭＣ３０〜ＭＣ３３も同様に、各ワード線と各ビット線と各プレート線との交点に接続されている。

メモリセルアレーＭＣＡにおいて、すべてのプレート線ＰＬ０〜ＰＬ３、ビット線ＢＬ０〜ＢＬ３、ワード線ＷＬ０〜ＷＬ３は、アレーの周辺部において制御回路に接続される。例えば、ビット線ＢＬ０〜ＢＬ３はアレー上方にてビット線制御回路ＢＬＣＴＬに、プレート線ＰＬ０〜ＰＬ３はアレー下方にてプレート線制御回路ＰＬＣＴＬに、ワード線ＷＬ０〜ＷＬ３はアレー左方にてワード線制御回路ＷＬＣＴＬに、それぞれ接続される。制御回路は、適宜、プレート線、ビット線、ワード線に電圧を印加して所望のメモリセルを高抵抗状態または低抵抗状態にさせることで書き込みを行い、あるいはビット線またはプレート線に流れる電流を検知して所望のメモリセルが高抵抗か低抵抗かを判断することで読み出しを行う。

例えば、点線で囲ったメモリセルＭＣ１１をＯｎ状態とする書き込みでは、プレート線ＰＬ１とワード線ＷＬ１を高電位とし、すべてのビット線ＢＬ０〜ＢＬ３、およびプレート線ＰＬ１とワード線ＷＬ１以外のプレート線ＰＬ０，ＰＬ２，ＰＬ３とワード線ＷＬ０，ＷＬ２，ＷＬ３をゼロ電位とすればよい。点線で囲ったメモリセルＭＣ１１をＯｆｆ状態とする書き込みでは、ビット線ＢＬ１とワード線ＷＬ１を高電位とし、すべてのプレート線ＰＬ０〜ＰＬ３、およびビット線ＢＬ１とワード線ＷＬ１以外のビット線ＢＬ０，ＢＬ２，ＢＬ３とワード線ＷＬ０，ＷＬ２，ＷＬ３をゼロ電位とすればよい。また、点線で囲ったメモリセルＭＣ１１がＯｎ状態かＯｆｆ状態かを読み出すためには、以下のように行う。すなわち、ワード線ＷＬ１を高電位とし、他のすべてのビット線ＢＬ０〜ＢＬ３、およびプレート線ＰＬ１とワード線ＷＬ１以外のプレート線ＰＬ０，ＰＬ２，ＰＬ３とワード線ＷＬ０，ＷＬ２，ＷＬ３をゼロ電位とし、プレート線ＰＬ１に書き込み時より十分低い電圧を印加してプレート線ＰＬ１またはビット線ＢＬ１に流れる電流を検出すればよい。

以上の動作において、ワード線ＷＬ１以外に接続されたメモリセルではトランジスタが非導通となって抵抗変化素子に電圧は印加されない。また、ビット線ＢＬ１、プレート線ＰＬ１に接続されないメモリセルでは、ビット線ＢＬ０，ＢＬ２，ＢＬ３とプレート線ＰＬ０，ＰＬ２，ＰＬ３が同電位となるため抵抗変化素子に電圧は印加されない。これにより、点線で囲ったメモリセルＭＣ１１のみが書き込まれ、あるいは読み出される。メモリセルＭＣ１１以外の他のメモリセルＭＣ００〜ＭＣ０３，ＭＣ１０，ＭＣ１２，ＭＣ１３，ＭＣ２０〜ＭＣ２３，ＭＣ３０〜ＭＣ３３に対する書き込み、あるいは読み出しにおいても同様である。

＜書き込み動作、読み出し動作、ベリファイ動作＞
前述したメモリセルＭＣに対する書き込み動作、読み出し動作、ベリファイ動作について、図４〜図７を参照して説明する。

ＲｅＲＡＭにおいて、書き込みを行った後の抵抗変化素子ＶＲの抵抗値は毎回ばらつくという性質がある。このため、一定の条件で書き込みを行っても、ある確率で書き込みに失敗することがある。すなわち、Ｏｎを書いたつもりでも抵抗値が十分下がらず、あるいはＯｆｆを書いたつもりでも抵抗値が十分上がらない場合がある。このような場合でも、間違いなく書き込みを行うために、ベリファイ（Ｖｅｒｉｆｙ）動作を実施することができる。

図４は、一般的な（本実施の形態でも適用可能）ベリファイ動作を含む書き込み動作の流れの一例を示すフローチャートである。まず、開始（ステップＳ１０）後のステップＳ１１で、あるメモリセルにＯｎまたはＯｆｆの書き込みを実施する。次に、ステップＳ１２で、当該メモリセルの読み出しを行って正しく書き込みができたかを調べる。正しく書き込みができていない場合は再書き込みが必要と判断（ステップＳ１３−ＹＥＳ）し、ステップＳ１３よりステップＳ１１に戻って再度同じ書き込み動作を実施し、正しく書き込みができていれば（ステップＳ１３−ＮＯ）、終了する（ステップＳ１４）。なお、無限ループに陥るのを防ぐため、ステップＳ１３にて、ＹＥＳ判定を行う回数に上限を設けるのが通常である。

所望のメモリセルに書き込みを行うにあたっては、予め当該メモリセルの読み出しを行い、その状態を反転する必要がある場合にのみ書き込みを実施することが望ましい。例えば、あるメモリセルをＯｎにしたい場合、そのメモリセルが現在ＯｆｆであればＯｎの書き込みを行い、現在Ｏｎであれば書き込みを実施しない。Ｏｎ状態の抵抗変化素子ＶＲにＯｎを上書きし、あるいはＯｆｆ状態の抵抗変化素子ＶＲにＯｆｆを上書きすることは、信頼性の劣化を招くからである。この方法と、前記したベリファイを組み合わせたときの書き込み動作の流れを図５に示す。

すなわち、図５は、予め書き込みを実施するか否かを判断した後に、ベリファイ動作を含む書き込み動作を行う場合の流れの一例を示すフローチャートである。図５の例では、予め、開始（ステップＳ２０）後のステップＳ２１で、所望のメモリセルの読み出しを行う。次に、ステップＳ２２で、当該メモリセルの状態を反転する書き込みが必要かを判断する。当該メモリセルの状態を反転する書き込みが必要な場合（ステップＳ２２−ＹＥＳ）は、ステップＳ２３〜Ｓ２５で、図４と同様にして所望のメモリセルに書き込みを行い、必要でない場合（ステップＳ２２−ＮＯ）は終了する（ステップＳ２６）。

図６は、従来のベリファイ動作を含む書き込み動作の波形の一例を示す図である。図６では、前述した図４の動作、または図５においてステップＳ２３以降の動作を実施した場合に、選択されたメモリセルのプレート線ＰＬとビット線ＢＬとの間に印加される電圧の時間変化を示す。ただし、抵抗変化素子ＶＲのビット線ＢＬ側端子をゼロ基準としている。図６（ａ）はＯｎ書き込みの場合、図６（ｂ）はＯｆｆ書き込みの場合であり、Ｗｒｉｔｅ ＃１が最初の書き込みとベリファイ読み出し、Ｗｒｉｔｅ ＃２が次の書き込みとベリファイ読み出しに相当する。Ｏｎ電位、Ｏｆｆ電位、Ｒｅａｄ電位が印加されている期間の少なくとも一部の期間において、選択されたメモリセルのワード線ＷＬには正電位が印加され、当該メモリセルのトランジスタをオン状態としなければならない。これにより、選択されたメモリセルの抵抗変化素子ＶＲには、ビット線ＢＬとプレート線ＰＬとの間に電圧が印加され、かつワード線ＷＬに電圧が印加されている期間持続するパルス状の電圧（Ｏｎパルス、Ｏｆｆパルス、Ｒｅａｄパルス）が印加され、書き込みまたは読み出しが実行される。

なお、これらパルスの電圧は、トランジスタにおける電圧降下により、必ずしもプレート線ＰＬとビット線ＢＬとの間に印加されるＯｎ電位、Ｏｆｆ電位、Ｒｅａｄ電位とは一致しない。書き込みが１回で成功すればＷｒｉｔｅ ＃２の動作は実施されない。Ｗｒｉｔｅ ＃２で書き込みに失敗した場合は、図示しないＷｒｉｔｅ ＃３以降、Ｗｒｉｔｅ ＃２と同様の動作が繰り返される。Ｒｅａｄパルスは、ベリファイ読み出しのために印加されるが、その電圧は抵抗変化素子ＶＲに影響を与えない程度に十分小さく抑えられる。Ｒｅａｄ電位の極性は、Ｏｎ電位と同じであっても、その逆であってもよい（図６ではＯｎ電位と同じ場合を図示）。Ｏｎ電位とＯｆｆ電位の大きさは、等しくても異なっていてもよい（図６では等しい場合を図示）。

図６のように、ＯｎあるいはＯｆｆの書き込みを単純に繰り返した場合、書き込みに失敗するたびに同一極性のパルスが抵抗変化素子ＶＲに印加される結果、抵抗変化素子ＶＲの疲労が進行し、ＲｅＲＡＭの信頼性劣化が蓄積されやすくなる。この問題を解決するための書き込み方法を図７に示す。図７は、本実施の形態のベリファイ動作を含む書き込み動作の波形の一例を示す図である。図７（ａ）と図７（ｂ）は、それぞれ図６（ａ）と図６（ｂ）に対応し、図６との違いは書き込み失敗後の再書き込みＷｒｉｔｅ ＃２において、最終的な書き込み極性とは逆極性のパルスを追加したことである。図７（ａ）に示すように、Ｏｎを書く場合はまずＯｆｆパルスを印加した後にＯｎパルスを印加し、また図７（ｂ）に示すように、Ｏｆｆを書く場合はまずＯｎパルスを印加した後にＯｆｆパルスを印加する。図示しないＷｒｉｔｅ ＃３以降が必要な場合は、Ｗｒｉｔｅ ＃２と同様の波形を印加する。図７におけるような、Ｏｎを書く前に印加するＯｆｆパルス、あるいはＯｆｆを書く前に印加するＯｎパルスをリセットパルスと呼ぶことにする。

Ｏｎの再書き込みを実施するのは、抵抗変化素子ＶＲが中途半端にＯｎ状態となった場合である。このとき、まず抵抗変化素子ＶＲをＯｆｆ状態にリセットし、改めてＯｎの書き込みを実施する（図７（ａ））。Ｏｆｆの再書き込みを実施するのは、抵抗変化素子ＶＲが中途半端にＯｆｆ状態となった場合である。このとき、まず抵抗変化素子ＶＲをＯｎ状態にリセットし、改めてＯｆｆの書き込みを実施する（図７（ｂ））。ＲｅＲＡＭにおいては、書き込み失敗がある抵抗変化素子ＶＲの特性の恒久的なずれに起因するのではなく、毎回の書き込み動作における偶然性に起因する場合が多い。このため、上書きを行うのではなく、抵抗をリセットしてから再挑戦する本方法が有効となる。本方法によれば、ベリファイ書き込みを繰り返してもＯｎパルスとＯｆｆパルスがほぼ同数、抵抗変化素子ＶＲに印加されることとなる。これにより、抵抗変化素子ＶＲの疲労の蓄積が緩和され、メモリセルの信頼性が改善される。

リセットパルスは、ＯｎまたはＯｆｆを書き込むためのパルスと全く同じにすることができる。すなわち、図７（ａ）におけるＯｆｆ電位のリセットパルスは図７（ｂ）におけるＯｆｆ電位のパルスと大きさ（電位の大きさを表すパルス高さ、期間の大きさを表すパルス幅）を同じにし、図７（ｂ）におけるＯｎ電位のリセットパルスは図７（ａ）におけるＯｎ電位のパルスと大きさを同じにすることができる。よって、リセットパルスを生成するための回路は、通常のＯｎパルスまたはＯｆｆパルスを生成する回路と兼用することが可能である。

＜メモリセルアレーの変形例＞
前述したメモリセルアレーＭＣＡの変形例について、図８を参照して説明する。図８は、このメモリセルアレーの構成の変形例を示す図である。

メモリセルアレーＭＣＡの形態には、様々な変形が考えられる。図８はその一例であり、複数のプレート線ＰＬを束ねている。言い換えれば、複数のプレート線ＰＬは、それぞれのプレート線ＰＬの一端を電気的に共通に接続している。これにより、メモリセルアレーＭＣＡの占有面積を縮小できる構成である。

この構成において、例えば、点線で囲ったメモリセルＭＣ１１をＯｎ状態とする書き込みでは、プレート線ＰＬとワード線ＷＬ１に加えてビット線ＢＬ０，ＢＬ２，ＢＬ３を高電位とし、ワード線ＷＬ１以外のすべてのワード線ＷＬ０，ＷＬ２，ＷＬ３とビット線ＢＬ１をゼロ電位とすればよい。点線で囲ったメモリセルＭＣ１１をＯｆｆ状態とする書き込みでは、ビット線ＢＬ１とワード線ＷＬ１を高電位とし、プレート線ＰＬおよびビット線ＢＬ０，ＢＬ２，ＢＬ３とワード線ＷＬ０，ＷＬ２，ＷＬ３をゼロ電位とすればよい。また、点線で囲ったメモリセルＭＣ１１がＯｎかＯｆｆかを読み出すためには、ワード線ＷＬ１を高電位とし、ワード線ＷＬ１以外のワード線ＷＬ０，ＷＬ２，ＷＬ３とビット線ＢＬ１をゼロ電位とし、プレート線ＰＬおよびビット線ＢＬ０，ＢＬ２，ＢＬ３に書き込み時より十分低い電圧を印加してプレート線ＰＬまたはビット線ＢＬ１に流れる電流を検出すればよい。

以上の動作において、ワード線ＷＬ１以外に接続されたメモリセルではトランジスタが非導通となって抵抗変化素子に電圧は印加されない。また、ビット線ＢＬ１に接続されないメモリセルでは、ビット線ＢＬ０，ＢＬ２，ＢＬ３とプレート線ＰＬが同電位となるため抵抗変化素子に電圧は印加されない。これにより、点線で囲ったメモリセルＭＣ１１のみが書き込まれ、あるいは読み出される。メモリセルＭＣ１１以外の他のメモリセルＭＣ００〜ＭＣ０３，ＭＣ１０，ＭＣ１２，ＭＣ１３，ＭＣ２０〜ＭＣ２３，ＭＣ３０〜ＭＣ３３に対する書き込み、あるいは読み出しにおいても同様である。

＜実施の形態１の効果＞
以上説明した本実施の形態１によれば、抵抗変化素子ＶＲの長期信頼性を改善することができる。すなわち、バイポーラ型ＲｅＲＡＭにおいては、一方向の書き込みを続けた場合、抵抗変化層ＶＲＬ内の酸素分布の偏りが生じ、抵抗変化素子ＶＲの特性が変動する。そこで、本実施の形態では、ベリファイにおいて、Ｏｎ書き込みまたはＯｆｆ書き込みの書き込み失敗が確認されたビットに対し、まず逆向きデータのＯｆｆ書き込みまたはＯｎ書き込みを行い、次いで当初のデータのＯｎ書き込みまたはＯｆｆ書き込みを行う。これにより、各抵抗変化素子ＶＲにおいては、Ｏｎ書き込み回数とＯｆｆ書き込み回数とを常にほぼ等しい状態とすることで、抵抗変化層ＶＲＬ内の酸素分布の偏りを防止することができる。言い換えれば、Ｏｎ書き込み回数とＯｆｆ書き込み回数とを常にほぼ等しい状態とすることで、抵抗変化素子ＶＲの疲労の蓄積を緩和することができる。この結果、抵抗変化素子ＶＲの長期信頼性を改善することができる。より詳細には、以下の通りである。

（１）Ｏｎ（またはＯｆｆ）書き込み動作が失敗した場合に、リセットのＯｆｆ（またはＯｎ）書き込み動作と当初のＯｎ（またはＯｆｆ）書き込み動作とを実施する再書き込み動作を行うことで、各抵抗変化素子ＶＲにおいては、Ｏｎ書き込み回数とＯｆｆ書き込み回数とを常にほぼ等しい状態とすることで、抵抗変化層ＶＲＬ内の酸素分布の偏りを防止することができる。

（２）再書き込み動作に属するリセットのＯｆｆ（またはＯｎ）書き込み動作は、当初のＯｆｆ（またはＯｎ）書き込み動作と同じ大きさのパルスを印加することで、抵抗変化素子ＶＲの疲労を軽減する効果を十分に得ることができる。

（３）Ｏｎ（またはＯｆｆ）書き込み動作後にデータを読み出し、この結果、Ｏｎ（またはＯｆｆ）書き込み動作が失敗した場合、リセットのＯｆｆ（またはＯｎ）書き込み動作を行った後、当初のＯｎ（またはＯｆｆ）書き込み動作を行うことで、毎回の書き込み動作における偶然性に起因する中途半端な状態をリセットしてから改めて書き込み動作を実施することができる。

（４）再書き込み動作は、書き込み動作が成功するまで繰り返すか、または所定回数だけ繰り返すことで、書き込み動作が成功しない場合に無限ループに陥るのを防ぐことができる。

（５）Ｏｎ（またはＯｆｆ）書き込み動作を行うにあたっては、予めデータを読み出し、この結果に基づいて書き込み動作を行うことで、信頼性の劣化を招くことがない。すなわち、Ｏｎ（またはＯｆｆ）書き込み動作を行いたい場合に、Ｏｆｆ（またはＯｎ）書き込み動作を行った状態であればＯｎ（またはＯｆｆ）書き込み動作を行い、Ｏｎ（またはＯｆｆ）書き込み動作を行った状態であればＯｎ（またはＯｆｆ）書き込み動作を行わないことで、その状態を反転する必要がある場合にのみ書き込み動作を実施することができる。

（６）メモリセルＭＣに接続される複数のプレート線ＰＬは、それぞれのプレート線の一端が電気的に共通に接続されていることで、メモリセルアレーＭＣＡの占有面積を縮小することができる。

［実施の形態２］
本実施の形態２における半導体記憶装置について、図９〜図１６を用いて説明する。本実施の形態２においては、前記実施の形態１と異なる点を主に説明する。

ＲｅＲＡＭにおいては、読み出し、Ｏｎ書き込み、Ｏｆｆ書き込みではプレート線ＰＬとビット線ＢＬの電位設定が異なるため、これらの動作を切り替える際にビット線ＢＬやプレート線ＰＬの充放電が生じ、頻繁な切り替えは消費電力の増大を招く。前記実施の形態１では、単一のビットに対する書き込みについて述べたが、複数のビットに対して相次いで書き込みを行いたい場合がある。このような場合には、ビット線ＢＬとプレート線ＰＬの電位の切り替え回数を減らし、消費電力と動作速度を改善することができる。すなわち、同一の動作を複数のビットに対して適用する場合、それら動作を相次いで実施することでビット線ＢＬとプレート線ＰＬの電位切り替えを避けることができる。

このような効果が得られる理由を、図９、図１０に例示して説明する。図９は、ビットごとの逐次的書き込み動作の波形の一例を示す図である。図１０は、複数ビットをまとめての書き込み動作の波形（複数ビットが同一ビット線ＢＬ／プレート線ＰＬに属する場合）の一例を示す図である。例えば、前述した図３において、ビット線ＢＬ１とプレート線ＰＬ１に接続された４つのビット（メモリセルＭＣ１０，ＭＣ１１，ＭＣ１２，ＭＣ１３）すべてに対してデータを書き込みたい場合を考える。説明を単純化するため、ベリファイ動作は含めないが、同様の考え方はベリファイ動作の有無によらず適用可能である。

これら４ビット（アドレスを１０、１１、１２、１３とする）には、当初Ｏｆｆ、Ｏｎ、Ｏｆｆ、Ｏｆｆと書かれており、これらにＯｎ、Ｏｆｆ、Ｏｎ、Ｏｆｆと書き込みたいと仮定する。これに対して、前述した図５の動作を個々のビットごとに実施した場合、かつ書き込み失敗が全く生じなかった場合、図９に示すように、ビット１０（ＷＬ０）を読む→ビット１０にＯｎを書く→ビット１１（ＷＬ１）を読む→ビット１１にＯｆｆを書く→ビット１２（ＷＬ２）を読む→ビット１２にＯｎを書く→ビット１３（ＷＬ３）を読む→何もしない、という動作が必要となる。この間、プレート線ＰＬ１とビット線ＢＬ１の電位は、読み出し状態→Ｏｎ書き込み状態→読み出し状態→Ｏｆｆ書き込み状態→読み出し状態→Ｏｎ書き込み状態→読み出し状態、と合計７回変化させる必要がある。

しかしながら、４ビットをまとめて処理すると、図１０に示すような手順となる。すなわち、ビット１０を読む→ビット１１を読む→ビット１２を読む→ビット１３を読む（４ビットすべてを読む）→ビット１０にＯｎを書く→ビット１２にＯｎを書く（Ｏｎ書き込みが必要なビットすべてにＯｎを書く）→ビット１１にＯｆｆを書く（Ｏｆｆ書き込みが必要なビットすべてにＯｆｆを書く）、という手順で同じ結果を得ることが可能である。この場合、プレート線ＰＬ１とビット線ＢＬ１の電位は、読み出し状態→Ｏｎ書き込み状態→Ｏｆｆ書き込み状態、と３回の変化で済む。

なお、抵抗変化素子ＶＲへのパルス電圧の印加期間は、ワード線電圧を高電位とした期間で決定されるよう制御されるものとした。そのため、図９、図１０に示すように、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３のパルス幅に対して、プレート線ＰＬ１およびビット線ＢＬ１のパルス幅は、ワード線のパルス幅部分も含んで広く設定されている。また、ここでは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３の高電位は、読み出しパルスに対して、Ｏｎ書き込みパルスを低い電位とし、Ｏｆｆ書き込みパルスを等しい電位としている。

図９、図１０の動作を模式的に図１１のように表現することができる。図１１は、遂次的および効率的書き込み動作（ベリファイなし）の一例を説明するための図であり、図１１（ａ）が図９に対応し、図１１（ｂ）が図１０に対応する。横方向の目盛は各々１つのプレート線ＰＬ１とビット線ＢＬ１の電圧状態に対応し、その上方に示した四角形は各ビット（１０、１１、１２、１３）の動作（Ｒ：読み出し、Ｗ−ｏｎ：Ｏｎ書き込み、Ｗ−ｏｆｆ：Ｏｆｆ書き込み）がなされることを示す。複数の四角形が同一目盛内で縦方向に並ぶ場合は、それらの動作がプレート線ＰＬ１とビット線ＢＬ１の電圧状態を変更することなく相次いで実施されることを示す。図１１（ａ）では７回、図１１（ｂ）では３回の電圧状態変更により動作が完了することを示している。

さらに、リセット動作を用いたベリファイを行う場合を考える。ベリファイ読み出しは、書き込みが必要であったビット１０，１１，１２に対して、プレート線ＰＬ１とビット線ＢＬ１の電圧設定を保ったまま実施する。一例として、ビット１０と１１は書き込みに失敗した場合の動作は図１２のようになる。図１２は、効率的書き込み動作（ベリファイあり）の一例を説明するための図である。図１２中の斜線をつけた四角形はリセット書き込み（Ｗ−ｏｎ、Ｗ−ｏｆｆ）である。複数ビットのベリファイ読み出しをプレート線ＰＬ１、ビット線ＢＬ１の電圧状態変更なしで実施することができる。

すなわち、図１２に示すように、４回目以降では、ビット１０を読む→ビット１１を読む→ビット１２を読む（３ビットすべてを読む）→ビット１１にリセット書き込みのＯｎを書く→ビット１１にＯｆｆを書く→ビット１０にリセット書き込みのＯｆｆを書く→ビット１０にＯｎを書く→ビット１０を読む→ビット１１を読む（書き込み失敗の２ビットを読む）、という手順になる。

このような複数ビットをまとめて書き込む場合の、前述した図４と図５に対応するフローチャートは図１３と図１４のようになる。図１３は、複数ビットをまとめてのベリファイあり書き込み動作（図４対応）の一例を示すフローチャートである。図１４は、複数ビットをまとめてのベリファイあり書き込み動作（図５対応）の一例を示すフローチャートである。

図１３に示すように、まず、開始（ステップＳ３０）後のステップＳ３１で、必要ビットのメモリセルにＯｎの書き込みを実施する。次に、ステップＳ３２で、必要ビットのメモリセルにＯｆｆの書き込みを実施する。次に、ステップＳ３３で、当該メモリセルの読み出しを行って正しく書き込みができたかを調べる。正しく書き込みができていない場合は再書き込みが必要と判断（ステップＳ３４−ＹＥＳ）し、ステップＳ３４よりステップＳ３１に戻って再度同じ書き込み動作を実施し、正しく書き込みができていれば（ステップＳ３４−ＮＯ）、終了する（ステップＳ３５）。

図１４の例では、予め、開始（ステップＳ４０）後のステップＳ４１で、所望のＮビットのメモリセルの読み出しを行う。次に、ステップＳ４２で、当該メモリセルの状態を反転する書き込みが必要かを判断する。当該メモリセルの状態を反転する書き込みが必要な場合（ステップＳ４２−ＹＥＳ）は、ステップＳ４３〜Ｓ４６で、図１３と同様にして所望のメモリセルに書き込みを行い、必要でない場合（ステップＳ４２−ＮＯ）は終了する（ステップＳ４７）。

前述した図１２の動作をさらに効率化した例を図１５に示す。図１５は、効率的書き込み動作の変形例（ベリファイのリセット書き込みと再書き込みを並行実施）を説明するための図である。図１５に示すように、６回目において、ビット１０におけるリセット動作のＯｆｆ書き込み（Ｗ−ｏｆｆ）と、ビット１１におけるリセット動作（Ｗ−ｏｎ）後のＯｆｆ書き込み（Ｗ−ｏｆｆ）とを、プレート線ＰＬ１とビット線ＢＬ１の電圧状態変更なしに実施することで、ベリファイ動作をさらに効率化することができる。

また、図１６は、効率的書き込み動作の変形例（ベリファイと通常書き込みを並行実施）を説明するための図である。図１６では、ビット１０と１１の書き込みが一旦失敗し、ベリファイを行ったが、ベリファイの完了を待つことなくビット１２と１３の書き込みを実施する例を示している。あるビットへの書き込みを行い、次に別のビットに書き込みを行うこととなった場合、必ずしも前の書き込みが完了するまで次の書き込みを待たなくてもよい場合がある。この場合は、図１６のように、前の書き込みについてのベリファイ動作と、後の書き込みのベリファイではない通常書き込み動作とを並行して実施することができる。

例えば、図１６において、６回目のように、ビット１０におけるリセット動作のＯｆｆ書き込み（Ｗ−ｏｆｆ）と、ビット１１における再書き込みのＯｆｆ書き込み（Ｗ−ｏｆｆ）と、ビット１３における通常のＯｆｆ書き込み（Ｗ−ｏｆｆ）とを、プレート線ＰＬ１とビット線ＢＬ１の電圧状態変更なしに実施する。あるいは、５回目のように、ビット１１におけるリセット動作のＯｎ書き込み（Ｗ−ｏｎ）と、ビット１２における通常のＯｎ書き込み（Ｗ−ｏｎ）とを、プレート線ＰＬ１とビット線ＢＬ１の電圧状態変更なしに実施する。このように、リセット動作または再書き込みのＯｆｆ書き込みと通常のＯｆｆ書き込み、あるいはリセット動作または再書き込みのＯｎ書き込みと通常のＯｎ書き込みとを、プレート線ＰＬ１とビット線ＢＬ１の電圧状態変更なしに実施することで、ベリファイ動作をさらに効率化することができる。

以上の説明において、ＯｎとＯｆｆをすべて入れ替えても差し支えない。また、以上の説明では、同時に２以上のビットに同時に書き込みや読み出しを行わない例を示したが、消費電力などの制約が許せば、同時に２以上のビットに同時に書き込みや読み出しを行ってもよい。

以上説明した本実施の形態２においても、前記実施の形態１と同様の効果を得ることができる。これに加えて、本実施の形態２によれば、複数のビットに対して相次いで書き込みを行いたい場合には、ビット線ＢＬとプレート線ＰＬの電位切り替えを避けて、ビット線ＢＬとプレート線ＰＬの電位の切り替え回数を減らすことができる。この結果、消費電力と動作速度を改善することができる。より詳細には、以下の通りである。

（１１）ビット線ＢＬとプレート線ＰＬとの間の電位を一定としたまま、あるビットのメモリセルに再書き込み動作に属するリセット動作を適用し、別のビットのメモリセルに再書き込み動作または通常書き込み動作を適用することで、並行して効率的な書き込み動作を実施することができる。また、ビット線ＢＬとプレート線ＰＬの電位の切り替え回数を減らすことで、消費電力と動作速度を改善することができる。

（１２）再書き込み動作は、書き込み動作後に複数ビットのメモリセルのデータをまとめて読み出し、この結果に基づいて書き込み動作を行うことで、複数ビットすべてのメモリセルのデータを１回で読み出すことができるので、より一層、効率的な動作が可能となる。そして、書き込み動作が失敗した場合、失敗したビットのメモリセルにリセット動作を行った後、失敗したビットのメモリセルに再書き込み動作を行うことができる。

（１３）失敗したビットのメモリセルに行うリセット動作と、失敗したビットとは別のビットのメモリセルに行う再書き込み動作または通常書き込み動作とをまとめて行うことで、複数ビットへの書き込み動作を１回で行うことができるので、より一層、効率的な動作が可能となる。

［実施の形態３］
本実施の形態３における半導体記憶装置について、図１７を用いて説明する。本実施の形態３においては、前記実施の形態１，２と異なる点を主に説明する。

前記実施の形態２においては、同一のビット線ＢＬに属するメモリセルへの書き込みと読み出しを効率化する例を説明したが、同様の考え方により同一のワード線ＷＬに属するメモリセルへの書き込みと読み出しを効率化することも可能である。前述した図９、図１０に例示するように、Ｏｎ書き込み、Ｏｆｆ書き込み、読み出しとで、ワード線ＷＬに印加する最適な電圧が異なる場合がある。この場合、Ｏｎ書き込み、Ｏｆｆ書き込み、読み出し、をそれぞれ複数ビットに対してまとめて実施するのが効率的である。

図１７は、複数ビットをまとめての書き込み動作の波形（複数ビットが同一ワード線ＷＬに属する場合）の一例を示す図である。図１７では、ワード線ＷＬ１に接続された４つのビットに、当初Ｏｆｆ、Ｏｎ、Ｏｆｆ、Ｏｆｆと書かれており、これらにＯｎ、Ｏｆｆ、Ｏｎ、Ｏｆｆを書き込む場合の印加電圧の波形例を示す。

前述した図１０においてはプレート線ＰＬまたはビット線ＢＬの切り替え回数が削減されたが、図１７ではワード線ＷＬの切り替え回数が削減される。また、前述した図１０ではワード線ＷＬの電圧幅で抵抗変化素子ＶＲへの印加パルス幅が決定されるようにしたが、図１７ではプレート線ＰＬまたはビット線ＢＬの電圧幅で抵抗変化素子ＶＲへの印加パルス幅が決定されるようにしている。

例えば、前述した図３において、ワード線ＷＬ１に接続された４つのビット（メモリセルＭＣ０１，ＭＣ１１，ＭＣ２１，ＭＣ３１）すべてに対してデータを書き込みたい場合を考える。これら４ビット（アドレスを０１、１１、２１、３１とする）において、図１７に示すような手順となる。ビット０１（ＰＬ０）を読む→ビット１１（ＰＬ１）を読む→ビット２１（ＰＬ２）を読む→ビット３１（ＰＬ３）を読む（４ビットすべてを読む）→ビット０１（ＰＬ０）にＯｎを書く→ビット２１（ＰＬ２）にＯｎを書く（Ｏｎ書き込みが必要なビットすべてにＯｎを書く）→ビット１１（ＢＬ１）にＯｆｆを書く（Ｏｆｆ書き込みが必要なビットすべてにＯｆｆを書く）、という手順になる。この場合、ワード線ＷＬ１の電位は、読み出し状態→Ｏｎ書き込み状態→Ｏｆｆ書き込み状態、と前述した図１０と同様に３回の変化で済む。

上記手法を、さらにリセット動作つきベリファイと組み合わせることが可能であることは前記実施の形態２と同様であり、前述した図１２〜図１６での説明がそのまま成立する。ただし、前記実施の形態２との違いは、前記実施の形態２では同一ビット線ＢＬ、プレート線ＰＬに属するメモリセルについて相前後して（同時でもよい）読み出し、書き込みを実施するようにしたのに対し、本実施の形態３では、同一ワード線ＷＬに属するメモリセルについて相前後して（同時でもよい）読み出し、書き込みを実施するようにする点にある。

以上説明した本実施の形態３においても、前記実施の形態１と同様の効果を得ることができる。これに加えて、前記実施の形態２ではプレート線ＰＬとビット線ＢＬの電圧切り替え回数を抑制できるのに対し、本実施の形態３によれば、ワード線ＷＬの電圧切り替え回数を抑制することができる。より詳細には、以下の通りである。

（２１）ワード線ＷＬの電位を一定としたまま、あるビットのメモリセルに再書き込み動作に属するリセット動作を適用し、別のビットのメモリセルに再書き込み動作または通常書き込み動作を適用することで、並行して効率的な書き込み動作を実施することができる。また、ワード線ＷＬの電圧切り替え回数を抑制することで、消費電力と動作速度を改善することができる。

［実施の形態４］
本実施の形態４における半導体記憶装置について、図１８を用いて説明する。図１８は、この半導体記憶装置の構成の一例を示す図である。

本実施の形態４における半導体記憶装置は、複数のメモリセルアレーＭＣＡ１，ＭＣＡ２と、各メモリセルアレーＭＣＡ１，ＭＣＡ２を制御する複数の制御回路ＣＴＬ１，ＣＴＬ２と、各制御回路ＣＴＬ１，ＣＴＬ２を制御するメモリコントローラＭＣＴＬとを有する。図１８においては、メモリセルアレーと制御回路は、２つの例を図示したが、さらに多くの数を有してもよく、また逆に１個でもよい。メモリセルアレーＭＣＡ１，ＭＣＡ２は、前述した図３、図８に示したように、メモリセルをマトリクス状に配置して構成する。制御回路ＣＴＬ１，ＣＴＬ２は、前述した図３に示したように、メモリセルアレーの周辺部において、プレート線、ビット線、ワード線に印加する電圧を制御する。メモリコントローラＭＣＴＬは、例えばマイクロプログラムによって動作し、半導体記憶装置の全体的な制御を司る。

前記実施の形態１では、メモリセルアレーにおけるすべてのプレート線、ビット線、ワード線は、アレーの周辺部において制御回路（プレート線制御回路ＰＬＣＴＬ、ビット線制御回路ＢＬＣＴＬ、ワード線制御回路ＷＬＣＴＬ）に接続される例を説明したが、図１８のような構成にすることも可能である。例えば、前記実施の形態２，３に記載した、複数ビットをまとめて書き込む動作を効率的に実現するため、半導体記憶装置は、図１８に示すようにマイクロプログラムによって動作するメモリコントローラＭＣＴＬを搭載してもよい。また、半導体記憶装置は、１つのメモリセルアレーに限らず、図１８に示すように、複数のメモリセルアレーＭＣＡ１，ＭＣＡ２と各メモリセルアレーＭＣＡ１，ＭＣＡ２を制御する複数の制御回路ＣＴＬ１，ＣＴＬ２を搭載してもよい。

以上説明した本実施の形態４によれば、前記実施の形態１〜３と同様の効果を得ることができる。これに加えて、本実施の形態４のように、メモリコントローラＭＣＴＬを搭載して動作を効率的に実現することができる。また、半導体記憶装置のメモリセルアレーや制御回路の各構成要素の数などは所望に応じて変更することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

ＶＲ 抵抗変化素子
ＶＲＬ 抵抗変化層
Ｍ 金属層
ＴＲ ＭＯＳトランジスタ
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＰＬ プレート線
ＭＣＡ メモリセルアレー
ＷＬＣＴＬ ワード線制御回路
ＢＬＣＴＬ ビット線制御回路
ＰＬＣＴＬ プレート線制御回路
ＣＴＬ 制御回路
ＭＣＴＬ メモリコントローラ

Claims (13)

1. 抵抗変化素子を用いたメモリセルと、前記メモリセルに対する書き込みおよび読み出しを制御する制御回路と、を有し、
   前記制御回路による動作として、
   前記メモリセルに第１極性の第１電圧を印加する第１書き込み動作と、
   前記メモリセルに前記第１極性とは逆極性である第２極性の第２電圧を印加する第２書き込み動作と、
   前記第１書き込み動作が失敗した場合に、前記メモリセルに、前記第２極性の前記第２電圧を印加する第２Ａ書き込み動作と前記第１極性の前記第１電圧を印加する第１Ａ書き込み動作とをさらに実施する再書き込み動作と、
   を有し、
   前記メモリセルは、複数からなり、それぞれ、ワード線とビット線とプレート線とに接続され、
   前記ビット線と前記プレート線との間の電位を一定としたまま、第１ビットのメモリセルに前記再書き込み動作に属する前記第２Ａ書き込み動作を適用し、第２ビットのメモリセルに前記第２書き込み動作を適用する、又は、前記ワード線の電位を一定としたまま、第３ビットのメモリセルに前記再書き込み動作に属する前記第２Ａ書き込み動作を適用し、第４ビットのメモリセルに前記第２書き込み動作を適用する、半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記再書き込み動作に属する前記第２Ａ書き込み動作は、前記第２書き込み動作と同じ大きさのパルスを印加する、半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記再書き込み動作は、前記第１書き込み動作後に前記メモリセルのデータを読み出し、この結果、前記第１書き込み動作が失敗した場合、前記メモリセルに前記第２極性の前記第２電圧を印加する前記第２Ａ書き込み動作を行った後、前記メモリセルに前記第１極性の前記第１電圧を印加する前記第１Ａ書き込み動作を行う、半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記再書き込み動作は、前記第１Ａ書き込み動作後に前記メモリセルのデータを読み出し、この結果、前記第１Ａ書き込み動作が成功するまで繰り返すか、または所定回数だけ繰り返す、半導体記憶装置。
5. 請求項３記載の半導体記憶装置において、
   前記メモリセルは、複数からなり、
   前記再書き込み動作は、前記第１書き込み動作後に複数ビットのメモリセルのデータをまとめて読み出し、この結果、前記第１書き込み動作が失敗した場合、失敗したビットのメモリセルに前記第２極性の前記第２電圧を印加する前記第２Ａ書き込み動作を行った後、前記失敗したビットのメモリセルに前記第１極性の前記第１電圧を印加する前記第１Ａ書き込み動作を行う、半導体記憶装置。
6. 請求項５記載の半導体記憶装置において、
   前記失敗したビットのメモリセルに前記第２極性の前記第２電圧を印加する前記第２Ａ書き込み動作と、前記失敗したビットとは別のビットのメモリセルに前記第２極性の前記第２電圧を印加する前記第２書き込み動作と、をまとめて行う、半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、
   前記第１書き込み動作または前記第２書き込み動作を行うにあたっては、予め前記メモリセルのデータを読み出し、この結果、
   前記第１書き込み動作を行いたい場合に、前記第２書き込み動作を行った状態であれば前記第１書き込み動作を行い、前記第１書き込み動作を行った状態であれば前記第１書き込み動作を行わず、
   前記第２書き込み動作を行いたい場合に、前記第１書き込み動作を行った状態であれば前記第２書き込み動作を行い、前記第２書き込み動作を行った状態であれば前記第２書き込み動作を行わない、半導体記憶装置。
8. 請求項１記載の半導体記憶装置において、
   前記メモリセルは、複数からなり、それぞれ、ワード線とビット線とプレート線とに接続され、
   前記複数のプレート線は、それぞれのプレート線の一端が電気的に共通に接続されている、半導体記憶装置。
9. 請求項１記載の半導体記憶装置において、
   前記メモリセルは、複数からなり、それぞれ、前記抵抗変化素子と、前記抵抗変化素子を高抵抗にスイッチさせる場合と低抵抗にスイッチさせる場合とで前記抵抗変化素子に印加する電圧の極性を逆にする選択トランジスタと、を有する、半導体記憶装置。
10. 請求項１記載の半導体記憶装置において、
    前記メモリセルは、複数からなり、それぞれ、ワード線とビット線とプレート線とに接続され、
    前記制御回路は、前記複数のメモリセルに対する書き込みおよび読み出しを行う際に、前記ワード線に電圧を印加するワード線制御回路と、前記ビット線に電圧を印加するビット線制御回路と、前記プレート線に電圧を印加するプレート線制御回路と、を有する、半導体記憶装置。
11. 請求項１記載の半導体記憶装置において、
    前記半導体記憶装置は、前記メモリセルをマトリクス状に配置した複数のメモリセルアレーと、前記複数の各メモリセルアレーを制御する複数の制御回路と、前記複数の各制御回路を制御し、マイクロプログラムによって動作するメモリコントローラと、を有する、半導体記憶装置。
12. メモリセルと、前記メモリセルに対する書き込みおよび読み出しを制御する制御回路と、を有し、
    前記制御回路は、前記メモリセルに第１極性の第１電圧を印加する第１書き込み動作後に前記メモリセルのデータを読み出し、この結果、前記第１書き込み動作が失敗した場合、前記メモリセルに前記第１極性とは逆極性である第２極性の第２電圧を印加する第２Ａ書き込み動作を行った後、前記メモリセルに前記第１極性の前記第１電圧を印加する第１Ａ書き込み動作を行う、半導体記憶装置であって、
    前記メモリセルは、複数からなり、それぞれ、ワード線とビット線とプレート線とに接続され、
    前記ビット線と前記プレート線との間の電位を一定としたまま、第１ビットのメモリセルに前記第２Ａ書き込み動作を適用し、第２ビットのメモリセルに前記第１極性とは逆極性である前記第２極性の前記第２電圧を印加する第２書き込み動作を適用する、又は、前記ワード線の電位を一定としたまま、第３ビットのメモリセルに前記第２Ａ書き込み動作を適用し、第４ビットのメモリセルに前記第２書き込み動作を適用する、半導体記憶装置。
13. 請求項１２記載の半導体記憶装置において、
    前記半導体記憶装置はＲｅＲＡＭであり、前記メモリセルの選択トランジスタはバイポーラ型である、半導体記憶装置。

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