CN110164496B - 半导体存储器元件及其读取方法 - Google Patents

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Abstract

本揭示提供一种半导体存储器元件及其读取方法，可改善数据读取的可靠度且达到良好的面积使用效益。本揭示的半导体存储器元件包括存储器阵列、行解码器、列解码器、写入部以及读取部。存储器阵列包括多个存储器胞元。行解码器在列方向上选择存储器胞元。列解码器在行方向上选择存储器胞元。写入部将相同的数据写入至选自多个存储器胞元的一对存储器胞元。读取部读取存储在一对存储器胞元中的数据。读取部包括读出放大器，其比较包括分别流经一对存储器胞元的电流的总电流与参考值。

Description

半导体存储器元件及其读取方法
技术领域
本揭示涉及一种半导体存储器元件，尤其涉及一种使用可变电阻单元的可变电阻随机存取存储器的读取方法及半导体存储器元件。
背景技术
可变电阻存储器通过对可变电阻单元施予脉冲电压且可逆地与非易失性地将可变电阻单元设定为高电阻态或低电阻态，以存储数据。可变电阻单元由金属氧化物(例如是氧化铪(HfOx))的薄膜构成，且根据施予的脉冲电压的例如是值与极性(参照JP 5748877)而进入低电阻态或高电阻态。举例而言，将可变电阻单元写入为低电阻态称为设定(SET)，而将可变电阻单元写入为高电阻态称为重置(RESET)，反之亦然。可变电阻存储器有两种形式，也就是单极性形式与双极性形式。对于单极性形式的可变电阻存储器而言，在设定与重置期间施加于可变电阻单元的写入电压具有相同的极性，且通过改变写入电压来进行设定与重置。对于双极性形式的可变电阻存储器而言，在设定与重置期间施加于可变电阻单元的写入电压彼此极性相反。换言之，写入电压以两个不同方向施加至可变电阻单元。
图1示出可变电阻存储器的示意配置。可变电阻单元与存取晶体管彼此串联，且连接于一条源极线SL1。可以比特作为单位而选择存储器胞元MC。在写入期间，举例而言，在列方向上的存取晶体管经由字线WL1而被选择，且写入脉冲电压被施加于位线BL1与源极线SL1之间，以设定或重置可变电阻单元。在读取期间，在列方向上的存取晶体管经由字线WL1而被选择，且读取电压被施加于位线BL1与源极线SL1之间。如此一来，经过可变电阻单元的对应于设定或重置的电流或电压可被读出放大器(sense amplifier)检测到。相似地，上述的源极线SL1也可代换为源极线SL2、源极线SL3或源极线SL4，且上述的位线BL1可对应地代换为位线BL2、位线BL3或位线BL4。此外，也可将上述的字线WL1代换为字线WL2。
此外，当例如是以氧化铪(HfOx)、氧化钛(TiOx)等金属氧化物的薄膜作为可变电阻单元的材料时，金属氧化物会被施以一形成操作作为初始设定。一般而言，薄膜的形成操作是通过对薄膜施予些微高出用于写入可变电阻单元的电压的电压而使可变电阻单元处于例如是低电阻态(亦即相近于设定的态样)。
一种可变电阻存储器通过两个可变电阻单元与两个存取晶体管(亦即所谓的2T×2R配置)存储互补数据(complementary data)于一对存储器胞元中。图2示出2T×2R存储器阵列的配置。存储器胞元MC11包括位于源极线SL1与位线BL1之间的可变电阻单元与存取存储器，且将真值(true data)写入此可变电阻单元。存储器胞元/MC11包括位于源极线/SL1与位线/BL1之间的可变电阻单元与存取晶体管，且将互补值(complementary data)写入此可变电阻单元。相似地，上述的源极线SL1也可代换为源极线/SL1、源极线SL2或源极线/SL2，且上述的位线BL1可代换为位线/BL1、位线BL2或位线/BL2。此外，也可将上述的字线WL1代换为字线WL2，且存储器胞元MC11与存储器胞元/MC11可代换为存储器胞元MC12、存储器胞元/MC12、存储器胞元MC21、存储器胞元/MC21、存储器胞元MC22或存储器胞元/MC22。
自2T×2R存储器胞元读出数据包括检测流经存储真值的可变电阻单元的电流与流经存储互补值的可变电阻单元的电流之间的差异信号(differential signal)。图3示出从一对存储器胞元MC11、/MC11读取数据的实例。通过行解码器(row decoder，未示出)选择字线WL1，通过列解码器(column decoder)选择位线BL1、/BL1以及源极线SL1、/SL1，且将读取电压施加至所选的位线与源极线。存储真值的存储器胞元MC11的位线BL1耦合至读出放大器10的一个输入端，且存储互补值的存储器胞元/MC11的位线/BL1耦合至读出放大器10的另一输入端。源极线SL1与/SL1耦合至接地电压(GND)。
举例而言，假设存储器胞元MC11为设定状态(数据“1”)，且存储器胞元/MC11为重置状态(数据“0”)。在此情况下，存储器胞元MC11的可变电阻单元处于低电阻态，且相对大的电流由位线BL1流至源极线SL1。此时，存储器胞元/MC11的可变电阻单元处于高电阻态，且相对小的电流由位线/BL1流至源极线/SL1。通过致能信号(enable signal)SAE启动(activate)读出放大器10，且检测流经存储器胞元MC11的电流与流经存储器胞元/MC11的电流之间的差异信号，并根据检测结果输出数据“1”。相较于1T×1R配置的单一比特的读取，通过读取此差异信号可以更高的可靠度进行读取，且可达到高速存取。
图4示出在设定/重置期间流经可变电阻单元的电流的示例性分布。在初始态(或常态下)，在设定期间流动的电流分布HRS_initial与在重置期间流动的电流分布LRS_initial之间存在有较大的读取裕度(read margin)，且读出放大器10可正确地读取一对存储器胞元的差异信号。然而，随着写入可变电阻单元的次数增加且数据的留存(retention)或耐久(endurance)特性会逐渐恶化，也就是随着形成于可变电阻单元的电极之间的丝状电流路径(filamentous current path)劣化，会导致收尾比特(tail bit)的变动(shift)，如电流分布HRS_drift与电流分布LRS_drift所示。当收尾比特变动发生时，电流分布HRS_drift的上限值与电流分布LRS_drift的下限值之间的读取裕度会变窄，而导致数据读取错误。
举例而言，假设在初始态的电流分布HRS_initial的上限值为3μA且电流分布LRS_initial的下限值为16μA。
(1)存储数据“0”时：3μA的电流流经存储真值的存储器胞元MC11且16μA的电流流经存储互补值的存储器胞元/MC11。上述电流之间的差异为13μA，且读出放大器10根据差异信号的良好检测结果输出数据“0”。
(2)存储数据“1”时：16μA的电流流经存储真值的存储器胞元MC11且3μA的电流流经存储互补值的存储器胞元/MC11。上述电流之间的差异为13μA，且读出放大器10根据差异信号的良好检测结果输出数据“1”。
此处假设收尾比特变动发生于存储器胞元MC11，且电流分布的上限值为6μA(变动+3μA)，而电流分布LRS_drift的下限值为10μA(变动-6μA)。
(1)存储数据“0”时：6μA的电流流经存储器胞元MC11且16μA的电流流经存储器胞元/MC11。上述电流之间的差异为10μA，且读出放大器10根据差异信号的良好检测结果输出数据“0”。
(2)存储数据“1”时：10μA的电流流经存储器胞元MC11且3μA的电流流经存储器胞元/MC11。上述电流之间的差异为7μA。所述裕度变小时，读出放大器10可能无法正确地检测差异信号。也就是说，读出放大器10可能无法正确地输出数据“1”。
基于上述原因，可变电阻存储器具有用于错误检查和修正的错误校正编码(ECC)电路。然而，执行错误校正编码处理会导致读取速度下降，且ECC电路需占据晶片的特定面积。特别来说，当对检查与修正错误的能力(比特数)需求越高时，这些问题会变得更加显著。
发明内容
本揭示提供一种半导体存储器元件，可改善数据读取的可靠度且达到良好的面积使用效益。
根据本揭示的半导体存储器元件包括：存储器阵列，包括多个存储器胞元；写入部，将相同的数据写入至选自多个存储器胞元的一对存储器胞元；以及读取部，读取存储在由多个存储器胞元选出的一对存储器胞元中的数据。读取部包括读出放大器，读出放大器比较包括分别流经一对存储器胞元的电流的总电流与参考值，且基于比较结果输出数据。
在一实施例中，写入部将相同的数据写入至在列方向上相邻的一对存储器胞元。在一实施例中，各存储器胞元包括可逆且为非易失性的可变电阻单元以及连接至可变电阻单元的存取晶体管，且写入部设定或重置一对存储器胞元的各可变电阻单元。在一实施例中，存储器阵列包括用于产生参考值的虚设存储器胞元。在一实施例中，虚设存储器胞元经设定以产生流经设定的可变电阻单元的电流与流经重置的可变电阻单元的电流之间的电流。在一实施例中，半导体存储器元件还包括设定部，设定部根据留存特性或耐久特性设定参考值。在一实施例中，半导体存储器元件还包括：列选择部，基于地址信息在列方向上选择存储器胞元；以及行选择部，基于地址信息在行方向上选择存储器胞元，其中写入部将相同的数据写入至由列选择部与行选择部选择的一对存储器胞元，且读取部读取存储于列选择部与行选择部选择的一对存储器胞元中的数据。
根据本揭示的用于半导体存储器元件的数据读取的读取方法包括：将相同的数据写入至选自包括于存储器胞元阵列中的多个存储器单元的一对存储器胞元；以及比较包括分别流经一对存储器胞元的电流的总电流与参考值，且在由一对存储器胞元读取数据时基于比较结果输出数据。
在一实施例中，各存储器胞元包括可逆且为非易失性的可变电阻单元以及连接至可变电阻单元的存取晶体管。在一实施例中，各存储器胞元包括可变电阻单元，且参考值设定为流经设定的可变电阻单元的电流与流经重置的可变电阻单元的电流之间的电流。在一实施例中，参考值根据留存特性或耐久特性而改变。
根据本揭示，将相同的数据写入所选的一对存储器胞元，且自所选的一对存储器胞元读取数据时比较包括分别流经此一对存储器胞元的电流的总电流与参考值，且基于比较结果而将数据输出。因此，相较于现有的读取方法，本揭示的读取方法可改善数据读取的可靠度。如此一来，可降低用于数据读取的错误检查/修正功能的能力，且减少具有上述功能的电路所占的面积。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1是现有的可变电阻随机存取存储器的示意图。
图2示出现有用于写入互补值的可变电阻随机存取存储器的2T×2R配置。
图3示出现有2T×2R配置的数据读取方法。
图4示出发生在设定/重置期间的电流分布中的收尾比特变动的实例。
图5根据本揭示的实施例示出可变电阻随机存取存储器的配置。
图6根据本揭示的实施例示出读取方法。
具体实施方式
接下来将描述本揭示的实施例。本揭示实施例说明一种可变电阻随机存取存储器。
图5是根据本揭示实施例示出可变电阻随机存取存储器的示意配置的方块图。此实施例的可变电阻存储器100包括存储器阵列110、行解码器与驱动电路(X-DEC)120、列解码器(Y-DEC)130、控制电路150、读出放大器160以及写入驱动器/读取偏压电路170。在存储器阵列110中，包括可变电阻单元以及存取晶体管的多个存储器胞元排列为多数列与多数行。行解码器与驱动电路120基于列地址Ax选择且驱动字线WL。列解码器130基于行地址Ay选择位线BL与源极线SL。控制电路150基于经由输入/输出缓冲器140从外部接收的指令、地址、数据等来控制各部分。读出放大器160感测由存储器胞元经位线BL与源极线SL读取的数据。写入驱动器/读取偏压电路170在读取操作中将偏压施加至位线BL或源极线SL，在写入操作中将对应于写入数据的脉冲电压施加至位线BL或源极线SL，且将用于读取操作的电压施加至位线BL或源极线SL。
在此实施例中，如图2所示，通过使用2T×2R配置的一对存储器胞元写入与读取数据。然而，不像现有技术一般将互补值存储于一对存储器胞元内。在此实施例中，将相同的数据存储于一对存储器胞元内。举例而言，根据图2所示的实例，将存储器胞元MC11与存储器胞元/MC11设定/重置至相同的状态，也就是写入相同的数据“1”或数据“0”。
读出放大器160经由内部数据总线DO连接至控制电路150，且由读出放大器160感测的结果经由内部数据总线DO输出至控制电路150。读出放大器160的细节将在下文作说明。
写入驱动器/读取偏压电路170经由内部数据总线DI连接至控制电路150，且经由内部数据总线DI接收写入数据。设定经选择的存储器胞元对时，举例而言，写入驱动器/读取偏压电路170将正电压施加至一对位线BL，将接地电压施加至一对源极线SL，且将一对存储器胞元的每一者的可变电阻单元设定为低电阻态。重置所选的一对存储器胞元时，将接地电压施加至位线BL，且将正电压施加至源极线SL，极性与进行设定时所应用的电流相反的电流被施加至可变电阻单元，且此一对存储器胞元的每一可变电阻单元被重置为高电阻态。
控制电路150基于自外部经由输入/输出缓冲器140输入的指令来控制读取与写入。进行写入操作时，行解码器与驱动电路120基于输入的列地址Ax选择字线WL，且列解码器130基于输入的行地址Ay选择一对位线BL与一对源极线SL，以选择一对存储器胞元。举例而言，依据图2所示的实例，字线WL1基于列地址而被选择，且一对位线BL1、/BL1以及一对源极线SL1、/SL1基于行地址而被选择，因此能够存取一对存储器胞元MC11、/MC11。此外，写入驱动器/读取偏压电路170基于输入的写入数据而将偏压经由主位线(global bit line)GBL与主源极线GSL(global source line)而施加至所选择的位线与源极线，且将相同的数据“0”或相同的数据“1”写入至所选的一对存储器胞元。
进行读取操作时，行解码器与驱动电路120基于输入的列地址Ax选择字线WL，且列解码器130基于输入的行地址Ay选择一对位线BL与一对源极线SL，以选择一对存储器胞元。此外，写入驱动器/读取偏压电路170将读取偏压经由主位线GBL与主源极线而施加至所选择的位线与源极线。读出放大器160感测由所选的一对存储器胞元读出的数据，且输出感测的结果至控制电路150。
接下来，参照图6来说明根据此实施例的数据读取方法。在此实例中，行解码器与驱动电路120选择字线WL1，列解码器130选择一组位线BL1与源极线SL1以及另一组位线/BL1与源极线/SL1。如此一来，选择一对存储器胞元MC_A、MC_B。
如上所述，将相同的数据写入一对存储器胞元MC_A、MC_B。在读取操作中，写入驱动器/读取偏压电路170根据来自于控制电路150的指示控制晶体管Q1至Q8，且将读取偏压施加至所选的位线BL1与源极线SL1以及所选的位线/BL1与源极线/SL1。
所选的位线BL1与位线/BL1耦合至读出放大器160的一输入端，而用于产生参考电流Iref的参考电流产生部162耦合至另一输入端。对应于来自控制电路150的感测致能信号(sense enable signal)SAE启动读出放大器160，以比较对应于流至各输入端的电流的电压，且输出其比较结果。
经由字线WL1开启存取晶体管，将读取电压经由位线施加至存储器胞元MC_A、MC_B，且对应于可变电阻单元的设定或重置的电流I_A、I_B从位线经存储器胞元MC_A、MC_B而流向源极线。若存储器胞元MC_A、MC_B处于正常态，也就是说，在收尾比特变动发生前，理想上电流I_A等于电流I_B。在读出放大器160的一输入端，产生包括电流I_A及电流I_B的总电流或对应于此总电流的电压。
在本实施例中，参考电流Iref可设定于如图4所示的电流分布HRS_initial的上限值与电流分布LRS_initial的下限值之间。参考电流产生部162可具有任何配置。举例而言，参考电流产生部162可通过使用复制(虚设(dummy))的存储器胞元、电流源电路(currentsource circuit)、电阻器、晶体管等来产生参考电流Iref。再者，在一实施例中，参考电流产生部162可根据来自于控制电路150的指示改变参考电流Iref。控制电路150例如可根据可变电阻单元的留存或耐久特性来设定参考电流Iref。举例而言，控制电路150可计算可变电阻存储器100经复写(rewriting)的次数，将计算结果留存于非易失性存储区内，且根据复写次数改变参考电流Iref。当通过使用虚设存储器胞元配置参考电流产生部(参考电流产生电路)162时，写入驱动器/读取偏压电路170可程序化虚设存储器胞元。如此一来，可变电阻单元的电阻为可变的。作为另一选择，可通过控制虚设存储器胞元的存取晶体管的操作电压(亦即栅极电压)来改变参考电流Iref。在另一实施例中，控制电路150可根据外部的使用者指令来改变参考电流Iref的设定值。
现有的读出放大器10是比较流经存储真值的存储器胞元的电流与流经存储互补值的存储器胞元的电流，以感测一对存储器胞元存储的数据。然而，在本发明中，读出放大器160是比较包括流经存储器胞元MC_A的电流I_A以及流经存储器胞元MC_B的电流I_B的总电流与参考电流Iref，以感测一对存储器胞元MC_A、MC_B存储的数据，且输出感测结果。
此处，将在下文说明在相同于图4所示例的电流分布情况下，对本发明的可变电阻随机存取存储器进行读取的实例。在初始态的情况下，假设电流分布HRS_initial的上限值为3μA，且电流分布LRS_initial的下限值为16μA。
(1)存储数据“0”时：3μA的电流流经存储器胞元MC_A，且3μA的电流流经存储器胞元MC_B，总电流为6μA。
(2)存储数据“1”时：16μA的电流流经存储器胞元MC_A，且16μA的电流流经存储器胞元MC_B，总电流为32μA。
此时，数据“0”与数据“1”之间的窗口宽度范围(window width)为26μA(亦即32μA减6μA)，且参考电流Iref经设定在此范围内。
假设收尾比特变动发生于存储器胞元MC_A中，且电流分布HRS_drift的上限值为6μA(变动为+3μA)，而电流分布LRS_drift的下限值为10μA(变动为-6μA)。
(1)存储数据“0”时：6μA的电流流经存储器胞元MC_A，且3μA的电流流经存储器胞元MC_B，总电流为9μA。
(2)存储数据“1”时：10μA的电流流经存储器胞元MC_A，且16μA的电流流经存储器胞元MC_B，总电流为26μA。
此时，即使收尾比特变动发生于存储器胞元MC_A中，数据“0”与数据“1”之间的窗口宽度范围为17μA(亦即26μA减9μA)，且参考电流Iref可设定为17.5μA(亦即9μA加8.5μA(1/2窗口宽度范围))。可观察到此读取裕度大于现有读取方法的读取裕度。
根据本发明的实施例，在存储器胞元的留存特性或耐久特性恶化且发生收尾比特变动时，由于可通过将分别流经一对存储器胞元的电流的总电流与一参考值进行比较以判别其存储的数据。因此，相较于现有技术的可变电阻随机存取存储器，可加大读取的裕度并提高数据读取的可靠度。如此一来，可降低对ECC电路的需求，减少ECC电路的尺寸与所占的面积，进而提高存储器的积集度，并可抑制由错误校正编码处理造成的存取速度下降。
上述的实施例说明一种可变电阻存储器，其中存储器胞元形成于二维阵列中。尽管如此，本揭示的读取方法也可应用至具有形成于三维结构中的存储器胞元的可变电阻存储器。再者，本揭示的读取方法还可应用于不同于可变电阻存储器的半导体存储器元件，例如是能够随机存取的互斥或(NOR)型快闪存储器。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (11)

1.一种半导体存储器元件，其特征在于，包括：
存储器阵列，包括多个存储器胞元；
多个字线，沿列方向延伸，其中所述多个存储器胞元中的每一者连接到所述多个字线中的一者；
多个位线和多个源极线，沿行方向延伸，其中所述多个存储器胞元中的每一者连接到所述多个位线中的一者以及所述多个源极线中的一者；
写入部，藉由控制选自所述多个字线的一对字线、选自所述多个位线的一对位线及选自所述多个源极线的一对源极线，将相同的数据写入至选自所述多个存储器胞元中的一对存储器胞元；以及
读取部，藉由控制所述一对字线、所述一对位线及所述一对源极线，读取存储在由所述多个存储器胞元选出的所述一对存储器胞元中的所述数据，
其中所述读取部包括读出放大器，所述读出放大器比较包括通过所述一对位线分别流经所述一对存储器胞元的电流的总电流与参考值，且基于比较结果输出所述数据。
2.根据权利要求1所述的半导体存储器元件，其特征在于，所述写入部将相同的所述数据写入至在所述列方向上相邻的一对存储器胞元。
3.根据权利要求1所述的半导体存储器元件，其特征在于，各存储器胞元包括可逆且为非易失性的可变电阻单元以及连接至所述可变电阻单元的存取晶体管，且
所述写入部设定或重置所述一对存储器胞元的各可变电阻单元。
4.根据权利要求1所述的半导体存储器元件，其特征在于，所述存储器阵列包括用于产生所述参考值的虚设存储器胞元。
5.根据权利要求4所述的半导体存储器元件，其特征在于，所述虚设存储器胞元经设定以产生流经设定的可变电阻单元的电流与流经重置的可变电阻单元的电流之间的电流。
6.根据权利要求1所述的半导体存储器元件，其特征在于，还包括设定部，根据留存特性或耐久特性设定所述参考值。
7.根据权利要求1所述的半导体存储器元件，其特征在于，还包括：
列选择部，基于地址信息在所述列方向上选择所述存储器胞元；以及
行选择部，基于所述地址信息在所述行方向上选择所述存储器胞元，
其中所述写入部将相同的所述数据写入至由所述列选择部与所述行选择部选择的所述一对存储器胞元，且
所述读取部读取存储于所述列选择部与所述行选择部选择的所述一对存储器胞元中的所述数据。
8.一种读取方法，用于半导体存储器元件的数据读取，其特征在于，包括：
将相同的数据写入至选自包括于存储器胞元阵列中的多个存储器单元的一对存储器胞元，其中所述存储器胞元阵列与多个字线、多个位线及多个源极线连接，在所述存储器胞元阵列中的每个存储器胞元连接到所述多个字线中的一者、所述多个位线中的一者以及所述多个源极线中的一者，且通过选自所述多个位线的一对位线及选自所述多个源极线的一对源极线写入所述一对存储器胞元；以及
比较包括通过所述一对位线分别流经所述一对存储器胞元的电流的总电流与参考值，且在由所述一对存储器胞元读取所述数据时基于比较结果输出所述数据。
9.根据权利要求8所述的读取方法，其特征在于，各存储器胞元包括可逆且为非易失性的可变电阻单元以及连接至所述可变电阻单元的存取晶体管。
10.根据权利要求8所述的读取方法，其特征在于，各存储器胞元包括可变电阻单元，且所述参考值设定为流经设定的可变电阻单元的电流与流经重置的可变电阻单元的电流之间的电流。
11.根据权利要求9所述的读取方法，其特征在于，所述参考值根据留存特性或耐久特性而改变。
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