JP5475942B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置の一種として、フラッシュメモリが実用化されている。フラッシュメモリにおいては、電子がフローティングゲート内に意図せず注入されてしまうことに起因して、メモリトランジスタのしきい値電圧が上昇する現象（いわゆるチャージゲイン）や、フローティングゲート内に蓄積されている電子が意図せず漏出してしまうことに起因して、メモリトランジスタのしきい値電圧が降下する現象（いわゆるチャージロス）が発生することが知られている。チャージゲインの要因には、書き込みディスターブ、消去ディスターブ、又は読み出しディスターブ等があり、チャージロスの要因には、データリテンション等がある。

従来より、書き込みディスターブ及び消去ディスターブについては、種々の対策が検討されてきた。しかし、読み出しディスターブについては、他のディスターブと比べて影響が少ないという考えから、対策の検討が不十分であった。

ところが、フラッシュメモリをあたかもＲＯＭ（Read Only Memory）のような用途で使用する場合には、フラッシュメモリへのデータの書き込みはほとんど発生せず、フラッシュメモリからのデータの読み出しばかりが繰り返し実行される。このような場合、読み出しディスターブの影響を無視することはできず、何らかの対策が必要となる。

下記特許文献１には、読み出しディスターブを回避するための手法の一例が開示されている。

米国特許出願公開第２００５／０２１０１８４号明細書

ところが、上記特許文献１に開示されている手法は、ある特定のセル構造を有するフラッシュメモリに対してのみ適用可能であり、他のセル構造を有するフラッシュメモリには適用できない。

本発明はかかる事情に鑑みて成されたものであり、メモリのセル構造に制約されることなく、任意のセル構造のメモリを対象として、チャージゲイン（特に読み出しディスターブ）の影響に起因してメモリトランジスタのしきい値電圧が読み出し電圧以上に上昇してしまう事態を回避し得る、不揮発性半導体記憶装置を得ることを目的とする。また、メモリのセル構造に制約されることなく、任意のセル構造のメモリを対象として、チャージロス（特にデータリテンション）の影響に起因してメモリトランジスタのしきい値電圧が読み出し電圧未満に降下してしまう事態を回避し得る、不揮発性半導体記憶装置を得ることを目的とする。

第１の発明に係る不揮発性半導体記憶装置は、半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し、前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し、当該しきい値電圧に応じたデータが記憶される、メモリセルと、前記半導体基板と前記制御電極との間に第１の電圧を印加することにより、前記メモリセルから前記データを読み出す読み出し回路とを備える、不揮発性半導体記憶装置において、前記メモリセルに第１の論理状態のデータを記憶する場合には、前記メモリトランジスタのしきい値電圧は、前記第１の電圧よりも低い第１のしきい値電圧以下に設定され、前記第１のしきい値電圧よりも高く前記第１の電圧よりも低い第２の電圧を、前記半導体基板と前記制御電極との間に印加することにより、前記第１のしきい値電圧以下に設定された前記メモリトランジスタのしきい値電圧が意図せず上昇変動したか否かの検出処理を実行する検出回路をさらに備え、重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように、前記第２の電圧は、記憶されているデータの重要度に応じて、前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能であることを特徴とするものである。

第２の発明に係る不揮発性半導体記憶装置は、第１の発明に係る不揮発性半導体記憶装置において特に、前記メモリトランジスタのしきい値電圧が変動したことを前記検出回路が検出した場合に、前記メモリトランジスタのしきい値電圧を前記第１のしきい値電圧以下に再設定する、訂正処理部をさらに備えることを特徴とするものである。

第３の発明に係る不揮発性半導体記憶装置は、 半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し、前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し、当該しきい値電圧に応じたデータが記憶される、メモリセルと、前記半導体基板と前記制御電極との間に第１の電圧を印加することにより、前記メモリセルから前記データを読み出す読み出し回路とを備える、不揮発性半導体記憶装置において、前記メモリセルに第１の論理状態のデータを記憶する場合には、前記メモリトランジスタのしきい値電圧は、前記第１の電圧よりも高い第１のしきい値電圧以上に設定され、前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧を、前記半導体基板と前記制御電極との間に印加することにより、前記第１のしきい値電圧以上に設定された前記メモリトランジスタのしきい値電圧が意図せず降下変動したか否かの検出処理を実行する検出回路をさらに備え、重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように、前記第２の電圧は、記憶されているデータの重要度に応じて、前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能であることを特徴とするものである。

第４の発明に係る不揮発性半導体記憶装置は、第３の発明に係る不揮発性半導体記憶装置において特に、前記メモリトランジスタのしきい値電圧が変動したことを前記検出回路が検出した場合に、前記メモリトランジスタのしきい値電圧を前記第１のしきい値電圧以上に再設定する、訂正処理部をさらに備えることを特徴とするものである。

第５の発明に係る不揮発性半導体記憶装置は、第１乃至第４のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記第２の電圧は、外部から前記不揮発性半導体記憶装置へのアクセス回数に応じて、前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能であることを特徴とするものである。

第６の発明に係る不揮発性半導体記憶装置は、第１乃至第５のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路は、前記半導体基板と前記制御電極との間に前記第１の電圧を印加することにより前記メモリセルから読み出した第１のデータと、前記半導体基板と前記制御電極との間に前記第２の電圧を印加することにより前記メモリセルから読み出した第２のデータとを比較することによって、前記メモリトランジスタのしきい値電圧の変動を検出することを特徴とするものである。

第８の発明に係る不揮発性半導体記憶装置は、第７の発明に係る不揮発性半導体記憶装置において特に、前記メモリセルから読み出した前記第１のデータにエラーが発生している場合に、そのエラーを検出して訂正する訂正回路をさらに備えることを特徴とするものである。

第８の発明に係る不揮発性半導体記憶装置は、第１乃至第７のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記メモリセルは、３種類以上の複数の論理状態のデータを記憶可能であり、前記第１の電圧及び前記第１のしきい値電圧は、前記複数の論理状態に対応してそれぞれ複数設定されており、前記第２の電圧は、複数の前記第１の電圧及び複数の前記第１のしきい値電圧に対応して複数設定されていることを特徴とするものである。

第９の発明に係る不揮発性半導体記憶装置は、第１乃至第８のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路によってしきい値電圧の変動の有無が検出される対象には、アクセスされたメモリセル自身が含まれることを特徴とするものである。

第１０の発明に係る不揮発性半導体記憶装置は、第１乃至第８のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路によってしきい値電圧の変動の有無が検出される対象には、あるメモリセルがアクセスされたことに起因して、しきい値電圧の変動が発生し得る複数のメモリセルが含まれることを特徴とするものである。

第１１の発明に係る不揮発性半導体記憶装置は、第１乃至第８のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路によってしきい値電圧の変動の有無が検出される対象には、外部から入力されたアドレスによって指定された一又は複数のメモリセルが含まれることを特徴とするものである。

第１２の発明に係る不揮発性半導体記憶装置は、第１乃至第８のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路によってしきい値電圧の変動の有無が検出される対象は、前記半導体基板上に形成されている全てのメモリセルであることを特徴とするものである。

第１３の発明に係る不揮発性半導体記憶装置は、第１乃至第１２のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路は、前記不揮発性半導体記憶装置に対して読み出しアクセスが行われた後に、前記検出処理を実行することを特徴とするものである。

第１４の発明に係る不揮発性半導体記憶装置は、第１乃至第１２のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路は、定期的に、前記検出処理を実行することを特徴とするものである。

第１５の発明に係る不揮発性半導体記憶装置は、第１乃至第１２のいずれか一つの発明に係る不揮発性半導体記憶装置において特に、前記検出回路は、外部からのコマンドを受けて、前記検出処理を実行することを特徴とするものである。

第１の発明に係る不揮発性半導体記憶装置によれば、メモリセルに第１の論理状態（例えば“１”）のデータを記憶する場合には、メモリトランジスタのしきい値電圧は、読み出し電圧である第１の電圧よりも低い第１のしきい値電圧以下に設定される。そして、検出回路は、第１のしきい値電圧よりも高く第１の電圧よりも低い第２の電圧を、半導体基板と制御電極との間に印加することにより、第１のしきい値電圧以下に設定されたメモリトランジスタのしきい値電圧が意図せず上昇変動したか否かを検出する。このように、第１の電圧よりも低い第２の電圧を用いた検出処理を行うことによって、メモリセルに記憶されているデータの論理状態が完全に変化してしまう前に、メモリトランジスタのしきい値電圧が上昇して第１の電圧に近付いていることを、早期に発見することができる。つまり、チャージゲイン（特に読み出しディスターブ）の影響に起因するしきい値電圧の上昇を、早期に発見することができる。その結果、しきい値電圧の上昇が生じているメモリトランジスタを対象として、そのしきい値電圧を第１のしきい値電圧以下に早期に再設定することが可能となるため、不揮発性半導体記憶装置の信頼性を向上することができる。
また、第１の発明に係る不揮発性半導体記憶装置によれば、記憶されているデータの重要度に応じて、第２の電圧の値を可変に設定可能である。従って、重要度の高いデータが記憶されている領域ほど、第２の電圧を第１のしきい値電圧に近い値に設定することができ、その結果、しきい値電圧の変動を早期に発見することが可能となる。

第２の発明に係る不揮発性半導体記憶装置によれば、訂正処理部は、メモリトランジスタのしきい値電圧が上昇したことを検出回路が検出した場合に、そのメモリトランジスタのしきい値電圧を第１のしきい値電圧以下に再設定する。これにより、メモリトランジスタのしきい値電圧が第１の電圧以上まで上昇して記憶データの論理状態が変化してしまうという事態を回避できる。

第３の発明に係る不揮発性半導体記憶装置によれば、メモリセルに第１の論理状態（例えば“０”）のデータを記憶する場合には、メモリトランジスタのしきい値電圧は、読み出し電圧である第１の電圧よりも高い第１のしきい値電圧以上に設定される。そして、検出回路は、第１のしきい値電圧よりも低く第１の電圧よりも高い第２の電圧を、半導体基板と制御電極との間に印加することにより、第１のしきい値電圧以上に設定されたメモリトランジスタのしきい値電圧が意図せず降下変動したか否かを検出する。このように、第１の電圧よりも高い第２の電圧を用いた検出処理を行うことによって、メモリセルに記憶されているデータの論理状態が完全に変化してしまう前に、メモリトランジスタのしきい値電圧が降下して第１の電圧に近付いていることを、早期に発見することができる。つまり、チャージロス（特にデータリテンション）の影響に起因するしきい値電圧の降下を、早期に発見することができる。その結果、しきい値電圧の降下が生じているメモリトランジスタを対象として、そのしきい値電圧を第１のしきい値電圧以上に早期に再設定することが可能となるため、不揮発性半導体記憶装置の信頼性を向上することができる。
また、第３の発明に係る不揮発性半導体記憶装置によれば、記憶されているデータの重要度に応じて、第２の電圧の値を可変に設定可能である。従って、重要度の高いデータが記憶されている領域ほど、第２の電圧を第１のしきい値電圧に近い値に設定することができ、その結果、しきい値電圧の変動を早期に発見することが可能となる。

第４の発明に係る不揮発性半導体記憶装置によれば、訂正処理部は、メモリトランジスタのしきい値電圧が降下したことを検出回路が検出した場合に、そのメモリトランジスタのしきい値電圧を第１のしきい値電圧以上に再設定する。これにより、メモリトランジスタのしきい値電圧が第１の電圧未満まで降下して記憶データの論理状態が変化してしまうという事態を回避できる。

第５の発明に係る不揮発性半導体記憶装置によれば、外部から不揮発性半導体記憶装置へのアクセス回数に応じて、第２の電圧の値を可変に設定可能である。従って、例えば、アクセス回数が多くしきい値電圧の変動が大きいと予想される領域ほど、第２の電圧を第１のしきい値電圧に近い値に設定することができ、その結果、しきい値電圧の変動を早期に発見することが可能となる。

第６の発明に係る不揮発性半導体記憶装置によれば、記憶されているデータの重要度に応じて、第２の電圧の値を可変に設定可能である。従って、例えば、重要度の高いデータが記憶されている領域ほど、第２の電圧を第１のしきい値電圧に近い値に設定することができ、その結果、しきい値電圧の変動を早期に発見することが可能となる。

第６の発明に係る不揮発性半導体記憶装置によれば、検出回路は、第１の電圧を印加することによりメモリセルから読み出した第１のデータと、第２の電圧を印加することによりメモリセルから読み出した第２のデータとを比較することによって、メモリトランジスタのしきい値電圧が変動しているか否かを検出する。具体的には、第１のデータと第２のデータとが一致する場合には、しきい値電圧は変動しておらず、第１のデータと第２のデータとが一致しない場合には、しきい値電圧は変動していると判定する。このように、第１のデータと第２のデータとを比較することにより、しきい値電圧が変動しているか否かを、簡易かつ確実に判定することができる。

第７の発明に係る不揮発性半導体記憶装置によれば、訂正回路は、メモリセルから読み出した第１のデータにエラーが発生している場合に、そのエラーを検出して正しいデータに訂正する。従って、訂正処理部によるしきい値電圧の再設定が間に合わず、メモリセルの記憶データの論理状態が変化してしまった場合であっても、その誤ったデータは訂正回路によって正しいデータに訂正される。その結果、検出回路は、訂正後の正しい第１のデータを、第２のデータと比較できるため、しきい値電圧が変動しているか否かを正確に判定することができる。

第８の発明に係る不揮発性半導体記憶装置によれば、複数の第１の電圧及び複数の第１のしきい値電圧に対応して複数の第２の電圧を設定することにより、本発明を３値以上の多値メモリに適用することが可能となる。

第９の発明に係る不揮発性半導体記憶装置によれば、あるメモリセルが外部からアクセスされた場合、検出回路は、そのメモリセル自身を対象として、しきい値電圧の変動の有無を検出する。これにより、外部からのアクセスが、そのアクセスされたメモリセル自身に与える影響をチェックすることができる。

第１０の発明に係る不揮発性半導体記憶装置によれば、あるメモリセルが外部からアクセスされた場合、検出回路は、そのアクセスに起因してしきい値電圧の変動が発生し得る複数のメモリセルを対象として、しきい値電圧の変動の有無を検出する。例えば、検出回路は、アクセスされたメモリセルと同一のブロックに属する他の複数のメモリセルを対象として、しきい値電圧の変動の有無を検出する。これにより、外部からのアクセスが、そのアクセスされたメモリセルに関連する複数のメモリセルに与える影響をチェックすることができる。

第１１の発明に係る不揮発性半導体記憶装置によれば、検出回路は、外部から入力されたアドレスによって指定された一又は複数のメモリセルを対象として、しきい値電圧の変動の有無を検出する。従って、検出対象となるメモリセルを自ら決定するための回路を不揮発性半導体記憶装置の内部に設ける必要がないため、不揮発性半導体記憶装置に関して、構成の簡略化を図ることができる。

第１２の発明に係る不揮発性半導体記憶装置によれば、検出回路は、半導体基板上に形成されている全てのメモリセルを対象として、しきい値電圧の変動の有無を検出する。従って、しきい値電圧が変動しやすいメモリトランジスタを特定し難い場合に、全てのメモリセルを対象として検出を行うことにより、しきい値電圧が変動したメモリトランジスタを漏れなく発見することができる。

第１３の発明に係る不揮発性半導体記憶装置によれば、検出回路は、外部から不揮発性半導体記憶装置に対して読み出しアクセスが行われた後に、検出処理を実行する。従って、短い時間間隔で定期的に検出処理を実行する場合と比較すると、検出処理を実行する回数を削減できるため、検出処理を行うための電圧印加がしきい値電圧の変動を助長してしまうという事態を回避することができる。

第１４の発明に係る不揮発性半導体記憶装置によれば、検出回路は、外部からのアクセスとは無関係に、定期的に検出処理を実行する。従って、ある程度短い時間間隔で定期的に検出処理を行うことにより、しきい値電圧が変動したメモリトランジスタを早期に発見することが可能となる。

第１５の発明に係る不揮発性半導体記憶装置によれば、検出回路は、検出処理を実行すべき旨のコマンドを外部から受けて、検出処理を実行する。従って、検出処理の実行タイミングを自ら決定するための回路を不揮発性半導体記憶装置の内部に設ける必要がないため、不揮発性半導体記憶装置に関して、構成の簡略化を図ることができる。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。

実施の形態１．
図１は、本発明の実施の形態１に係る不揮発性半導体記憶装置の全体構成を概略的に示すブロック図である。図１に示すように本実施の形態１に係る不揮発性半導体記憶装置は、メモリセルアレイ１、ワード線駆動回路２、ビット線駆動回路３、アドレス生成回路４、電圧発生回路５、読み出し回路６、ＥＣＣ（Error Check and Correct ）回路７、バッファ８、検出回路９、及び制御部１０を備えて構成されている。

図２は、図１に示した制御部１０の機能構成を示す図である。図２に示すように制御部１０は、訂正処理部２０、電圧値設定部２１、検出対象決定部２２、及び実行タイミング決定部２３を備えて構成されている。制御部１０は、不揮発性半導体記憶装置の内部に設けられていても良いし、外部に設けられていても良い。

図３は、図１に示したメモリセルアレイ１の構成の一部を抜き出して示す回路図である。メモリセルアレイ１は、行列状に配置された複数のメモリセルを有している。メモリセルアレイ１は、例えばＮＡＮＤ型フラッシュメモリのメモリセルアレイである。但し、本発明はＮＡＮＤ型フラッシュメモリ以外のフラッシュメモリにも適用可能である。図３を参照して、複数のビット線ＢＬ（図３における符号ＢＬ１〜ＢＬｎ。「ｎ」は自然数）と複数のワード線ＷＬ（図３における符号ＷＬ１〜ＷＬｍ。「ｍ」は自然数）とが、互いに直行して配置されている。また、ワード線ＷＬ１に隣接して選択ゲート線ＳＧａが配置されており、ワード線ＷＬｍに隣接して選択ゲート線ＳＧｂが配置されている。

ビット線ＢＬ１〜ＢＬｎとワード線ＷＬ１〜ＷＬｍとの各交点に、メモリセルがそれぞれ形成されている。各メモリセルは、メモリトランジスタＭＱ（図３における符号ＭＱ１１〜ＭＱ１ｎ，ＭＱ２１〜ＭＱ２ｎ，ＭＱ３１〜ＭＱ３ｎ，ＭＱｍ１〜ＭＱｍｎ）をそれぞれ有している。また、ビット線ＢＬ１〜ＢＬｎと選択ゲート線ＳＧａとの各交点には、選択トランジスタＳＱａ（図３における符号ＳＱａ１〜ＳＱａｎ）が形成されており、ビット線ＢＬ１〜ＢＬｎと選択ゲート線ＳＧｂとの各交点には、選択トランジスタＳＱｂ（図３における符号ＳＱｂ１〜ＳＱｂｎ）が形成されている。選択トランジスタＳＱｂ１〜ＳＱｂｎは、ソース線ＳＬに共通に接続されている。

ビット線ＢＬ１〜ＢＬｎは、読み出し回路６に接続されている。読み出し回路６は、ビット線ＢＬ１〜ＢＬｎにそれぞれ接続されたセンスアンプＳＡ１〜ＳＡｎを有している。

ワード線ＷＬを共有する複数のメモリセルの集合（図３に示した例ではｎ個のメモリセルの集合）は、１ページ（又は複数ページ）を構成する。また、ワード線ＷＬ及び選択ゲート線ＳＧａ，ＳＧｂを共有する複数のメモリセルの集合（図３に示した例ではｎ×ｍ個のメモリセルの集合）は、１ブロックを構成する。図３には１ブロックの構成のみが示されているが、実際には同一の半導体基板上に複数のブロックが形成されている。

図４は、メモリトランジスタＭＱの構造を示す断面図である。図４に示すようにメモリトランジスタＭＱは、半導体基板５０と、半導体基板５０の上面内にチャネル形成領域を挟んで形成されたソース領域５１及びドレイン領域５２と、チャネル形成領域の上方に形成されたゲート構造とを備えている。ゲート構造は、トンネル絶縁膜５３、電荷蓄積層（フローティングゲート）５４、絶縁膜５５、及び制御電極（コントロールゲート）５６が、半導体基板５０上にこの順に積層された構造を有している。電荷蓄積層５４内に蓄積された電荷（電子）の量に応じてメモリトランジスタＭＱのしきい値電圧が変化する。そして、当該しきい値電圧に応じた論理状態のデータが、メモリセルに記憶される。

図５は、しきい値電圧の分布を示す図である。電圧Ｖｒは、通常の読み出し電圧である。つまり、図１に示した読み出し回路６は、図４に示した半導体基板５０と制御電極５６との間に読み出し電圧Ｖｒを印加することにより、メモリセルからデータを読み出す。具体的には図３を参照して、例えばメモリトランジスタＭＱ２２に対応するメモリセルからデータを読み出す場合は、選択ゲート線ＳＧａ，ＳＧｂに所定の電圧を印加することにより、選択トランジスタＳＱａ２，ＳＱｂ２をオンさせる。また、ワード線ＷＬ２を除く他のワード線ＷＬ１，ＷＬ３，・・・，ＷＬｍに所定のパス電圧を印加することにより、メモリトランジスタＭＱ１２，ＭＱ３２，・・・，ＭＱｍ２をオンさせる。さらに、ワード線ＷＬ２に読み出し電圧Ｖｒを印加する。そして、予めプリチャージしたビット線ＢＬ２の電位の変化を、センスアンプＳＡ２によって検出する。論理状態“１”のデータ（以下「データ“１”」とも称す）が記憶されている場合には、ワード線ＷＬ２への読み出し電圧Ｖｒの印加によってメモリトランジスタＭＱ２２はオンされるため、ビット線ＢＬ２からソース線ＳＬに貫通電流が流れ、ビット線ＢＬ２の電位は低下する。一方、論理状態“０”のデータ（以下「データ“０”」とも称す）が記憶されている場合には、ワード線ＷＬへの読み出し電圧Ｖｒの印加によってはメモリトランジスタＭＱ２２はオンしないため、ビット線ＢＬ２からソース線ＳＬに貫通電流は流れず、ビット線ＢＬ２の電位は低下しない。

再び図５を参照して、メモリセルにデータ“１”を記憶する場合には、図４に示した電荷蓄積層５４から電荷を引き抜くことにより、メモリトランジスタＭＱのしきい値電圧は、読み出し電圧Ｖｒよりも低いしきい値電圧Ｖｅ以下に設定される。読み出し電圧Ｖｒとしきい値電圧Ｖｅとの間に電圧マージンＶＭ１を設けることにより、メモリセルへの確実なデータ“１”の記憶を実現している。

ここで、データ“１”を記憶しているメモリトランジスタＭＱがチャージゲイン（以下では読み出しディスターブを例にとり説明する）の影響を受けると、当初はしきい値電圧Ｖｅ以下に設定されていたしきい値電圧が、徐々に上昇してくる。そして、しきい値電圧が読み出し電圧Ｖｒ以上にまで上昇すると、メモリセルに記憶されているデータが、“１”から“０”に変化してしまう。つまり、記憶データが破壊されてしまう。

本実施の形態１では、読み出しディスターブの影響に起因する記憶データの破壊を回避すべく、以下のような制御を行う。

図１，４，５を参照して、検出回路９は、しきい値電圧Ｖｅよりも高く読み出し電圧Ｖｒよりも低い電圧Ｖｘを、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｅ以下に設定されていたメモリトランジスタＭＱのしきい値電圧が意図せず上昇したか否かを検出する。

具体的には、まず、半導体基板５０と制御電極５６との間に読み出し電圧Ｖｒを印加することにより、読み出し回路６によってメモリセルからデータ（本実施の形態１において「第１のデータ」と称す）を読み出す。図３を参照して、例えばメモリトランジスタＭＱ１１に対応するメモリセルから第１のデータを読み出す場合は、選択ゲート線ＳＧａ，ＳＧｂに所定の電圧を印加することにより、選択トランジスタＳＱａ１，ＳＱｂ１をオンさせる。また、ワード線ＷＬ１を除く他のワード線ＷＬ２，ＷＬ３，・・・，ＷＬｍに所定のパス電圧を印加することにより、メモリトランジスタＭＱ２１，ＭＱ３１，・・・，ＭＱｍ１をオンさせる。さらに、ワード線ＷＬ１に読み出し電圧Ｖｒを印加する。そして、予めプリチャージしたビット線ＢＬ１の電位の変化を、センスアンプＳＡ１によって検出する。

読み出された第１のデータは、ＥＣＣ回路７に入力される。ＥＣＣ回路７は、第１のデータにエラーが発生しているか否かをチェックする。そして、エラーが発生している場合には、そのエラーを訂正し、訂正後の第１のデータをバッファ８に格納する。一方、エラーが発生していない場合には、読み出し回路６から入力された第１のデータをそのままバッファ８に格納する。

次に、半導体基板５０と制御電極５６との間に電圧Ｖｘを印加することにより、読み出し回路６によってメモリセルからデータ（本実施の形態１において「第２のデータ」と称す）を読み出す。図３を参照して、例えばメモリトランジスタＭＱ１１に対応するメモリセルから第２のデータを読み出す場合は、選択ゲート線ＳＧａ，ＳＧｂに所定の電圧を印加することにより、選択トランジスタＳＱａ１，ＳＱｂ１をオンさせる。また、ワード線ＷＬ１を除く他のワード線ＷＬ２，ＷＬ３，・・・，ＷＬｍに所定のパス電圧を印加することにより、メモリトランジスタＭＱ２１，ＭＱ３１，・・・，ＭＱｍ１をオンさせる。さらに、ワード線ＷＬ１に電圧Ｖｘを印加する。そして、予めプリチャージしたビット線ＢＬ１の電位の変化を、センスアンプＳＡ１によって検出する。読み出された第２のデータは、検出回路９に入力される。

次に、検出回路９は、バッファ８から読み出した第１のデータと、読み出し回路６から入力された第２のデータとを比較する。比較の結果、第１のデータと第２のデータとが一致する場合には、メモリトランジスタＭＱのしきい値電圧は電圧Ｖｘ未満（又は電圧Ｖｒ以上）であることが分かる。つまり、読み出しディスターブの影響に起因するしきい値電圧の上昇は、その時点では少ないということである。

一方、第１のデータと第２のデータとが一致しない場合には、メモリトランジスタＭＱのしきい値電圧は電圧Ｖｘ以上かつ電圧Ｖｒ未満であることが分かる。つまり、当初はしきい値電圧Ｖｅ以下に設定されていたしきい値電圧が、読み出しディスターブの影響に起因して、電圧Ｖｘ以上に上昇しているということである。この場合、図２に示した訂正処理部２０は、電圧Ｖｘ以上に上昇しているメモリトランジスタＭＱのしきい値電圧を、しきい値電圧Ｖｅ以下に再設定する。つまり、対応するメモリセルの記憶データを、論理状態“１”に再設定する。

本実施の形態１に係る不揮発性半導体記憶装置によれば、メモリセルに論理状態“１”のデータを記憶する場合には、メモリトランジスタＭＱのしきい値電圧は、読み出し電圧Ｖｒよりも低いしきい値電圧Ｖｅ以下に設定される。そして、検出回路９は、しきい値電圧Ｖｅよりも高く読み出し電圧Ｖｒよりも低い電圧Ｖｘを、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｅ以下に設定されていたメモリトランジスタＭＱのしきい値電圧が意図せず上昇変動したか否かを検出する。このように、読み出し電圧Ｖｒよりも低い電圧Ｖｘを用いた検出処理を行うことによって、メモリセルに記憶されているデータの論理状態が完全に変化してしまう前に、メモリトランジスタＭＱのしきい値電圧が上昇して読み出し電圧Ｖｒに近付いていることを、早期に発見することができる。つまり、読み出しディスターブの影響に起因するしきい値電圧の上昇を、早期に発見することができる。その結果、しきい値電圧の上昇が生じているメモリトランジスタＭＱを対象として、そのしきい値電圧を当初のしきい値電圧Ｖｅ以下に早期に再設定することが可能となるため、不揮発性半導体記憶装置の信頼性を向上することができる。

また、訂正処理部２０は、メモリトランジスタＭＱのしきい値電圧が電圧Ｖｘ以上に上昇したことを検出回路９が検出した場合に、そのメモリトランジスタＭＱのしきい値電圧を当初のしきい値電圧Ｖｅ以下に再設定する。これにより、メモリトランジスタＭＱのしきい値電圧が読み出し電圧Ｖｒ以上まで上昇して記憶データの論理状態が“１”から“０”に変化してしまうという事態を回避できる。

さらに、検出回路９は、第１のデータと第２のデータとを比較することにより、メモリトランジスタＭＱのしきい値電圧が変動しているか否かを、簡易かつ確実に判定することができる。

また、ＥＣＣ回路７は、メモリセルから読み出した第１のデータにエラーが発生している場合に、そのエラーを検出して正しいデータに訂正する。従って、訂正処理部２０によるしきい値電圧の再設定が間に合わず、メモリセルの記憶データの論理状態が“１”から“０”に変化してしまった場合であっても、その誤ったデータはＥＣＣ回路７によって正しいデータ“１”に訂正される。その結果、検出回路９は、訂正後の正しい第１のデータを、第２のデータと比較できるため、しきい値電圧が変動しているか否かを正確に判定することができる。具体的には図１を参照して、この場合検出回路９には、バッファ８からデータ“１”の第１のデータが入力され、読み出し回路６からデータ“０”の第２のデータが入力される。その結果、第１のデータと第２のデータとは一致しないため、検出回路９は、読み出しディスターブの影響に起因するしきい値電圧の上昇が発生していることを、正しく検出することができる。

なお、図１を参照して、ここでは検出回路９が不揮発性半導体記憶装置の内部に形成されている例について示したが、検出回路９は不揮発性半導体記憶装置の外部に形成されていても良い。検出回路９が外部に形成されている場合は、検出回路９を備える外部回路は、不揮発性半導体記憶装置から第１のデータ及び第２のデータを受信する。そして、外部回路が備える検出回路９は、受信した第１のデータと第２のデータとが一致しているか否かに基づいて、しきい値電圧の変動が生じているか否かを検出する。また、検出回路９のみならずＥＣＣ回路７及びバッファ８をも、外部回路が備える構成としても良い。後述の実施の形態２についても同様である。

図６は、図５に対応させて、本実施の形態１の変形例を示す図である。ここでは、本実施の形態１を３値以上の多値メモリに適用する手法を説明する。図６に示した例は４値メモリであり、各メモリセルは、４種類の論理状態“１１”“０１”“１０”“００”のデータを記憶可能である。

４種類の論理状態に対応して、読み出し電圧Ｖｒ１〜Ｖｒ３が設定されている。メモリセルにデータ“１１”を記憶する場合には、メモリトランジスタＭＱのしきい値電圧の上限値は、読み出し電圧Ｖｒ１よりも低いしきい値電圧Ｖｅ１に設定される。また、メモリセルにデータ“０１”を記憶する場合には、メモリトランジスタＭＱのしきい値電圧の上限値は、読み出し電圧Ｖｒ２よりも低いしきい値電圧Ｖｅ２に設定される。同様に、メモリセルにデータ“１０”を記憶する場合には、メモリトランジスタＭＱのしきい値電圧の上限値は、読み出し電圧Ｖｒ３よりも低いしきい値電圧Ｖｅ３に設定される。

上記と同様に、検出回路９は、しきい値電圧Ｖｅ１よりも高く読み出し電圧Ｖｒ１よりも低い電圧Ｖｘ１を、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｅ１以下に設定されていたメモリトランジスタＭＱのしきい値電圧が電圧Ｖｘ１以上に上昇したか否かを検出することができる。また、検出回路９は、しきい値電圧Ｖｅ２よりも高く読み出し電圧Ｖｒ２よりも低い電圧Ｖｘ２を、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｅ２以下に設定されていたメモリトランジスタＭＱのしきい値電圧が電圧Ｖｘ２以上に上昇したか否かを検出することができる。同様に、検出回路９は、しきい値電圧Ｖｅ３よりも高く読み出し電圧Ｖｒ３よりも低い電圧Ｖｘ３を、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｅ３以下に設定されていたメモリトランジスタＭＱのしきい値電圧が電圧Ｖｘ３以上に上昇したか否かを検出することができる。

具体的には、上記と同様に、読み出し電圧Ｖｒ１〜Ｖｒ３を用いてメモリセルから読み出したデータと、電圧Ｖｘ１〜Ｖｘ３を用いてメモリセルから読み出したデータとを比較し、その比較結果に基づいて、しきい値電圧が変動しているか否かを判定することができる。

実施の形態２．
本実施の形態２に係る不揮発性半導体記憶装置の全体構成は、図１と同様である。また、本実施の形態２に係る制御部１０の機能構成は、図２と同様である。また、本実施の形態２に係るメモリセルアレイ１の構成は、図３と同様である。また、本実施の形態２に係るメモリトランジスタＭＱの構造は、図４と同様である。

図７は、しきい値電圧の分布を示す図である。メモリセルに論理状態“０”のデータを記憶する場合には、図４に示した電荷蓄積層５４に電荷を注入することにより、メモリトランジスタＭＱのしきい値電圧は、読み出し電圧Ｖｒよりも高いしきい値電圧Ｖｐ以上に設定される。読み出し電圧Ｖｒとしきい値電圧Ｖｐとの間に電圧マージンＶＭ０を設けることにより、メモリセルへの確実なデータ“０”の記憶を実現している。

ここで、データ“０”を記憶しているメモリトランジスタＭＱがチャージロス（以下ではデータリテンションを例にとり説明する）の影響を受けると、当初はしきい値電圧Ｖｐ以上に設定されていたしきい値電圧が、徐々に降下してくる。そして、しきい値電圧が読み出し電圧Ｖｒ未満にまで降下すると、メモリセルに記憶されているデータが、“０”から“１”に変化してしまう。つまり、記憶データが破壊されてしまう。

本実施の形態２では、データリテンションの影響に起因する記憶データの破壊を回避すべく、以下のような制御を行う。

図１，４，７を参照して、検出回路９は、しきい値電圧Ｖｐよりも低く読み出し電圧Ｖｒよりも高い電圧Ｖｙを、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｐ以上に設定されていたメモリトランジスタＭＱのしきい値電圧が意図せず降下したか否かを検出する。

具体的には、まず、半導体基板５０と制御電極５６との間に読み出し電圧Ｖｒを印加することにより、読み出し回路６によってメモリセルからデータ（本実施の形態２において「第１のデータ」と称す）を読み出す。読み出された第１のデータは、ＥＣＣ回路７に入力される。ＥＣＣ回路７は、第１のデータにエラーが発生しているか否かをチェックする。そして、エラーが発生している場合には、そのエラーを訂正し、訂正後の第１のデータをバッファ８に格納する。一方、エラーが発生していない場合には、読み出し回路６から入力された第１のデータをそのままバッファ８に格納する。

次に、半導体基板５０と制御電極５６との間に電圧Ｖｙを印加することにより、読み出し回路６によってメモリセルからデータ（本実施の形態２において「第２のデータ」と称す）を読み出す。第２のデータは検出回路９に入力される。

次に、検出回路９は、バッファ８から読み出した第１のデータと、読み出し回路６から入力された第２のデータとを比較する。比較の結果、第１のデータと第２のデータとが一致する場合には、メモリトランジスタＭＱのしきい値電圧は電圧Ｖｙ以上（又は電圧Ｖｒ未満）であることが分かる。つまり、データリテンションの影響に起因するしきい値電圧の降下は、その時点では少ないということである。

一方、第１のデータと第２のデータとが一致しない場合には、メモリトランジスタＭＱのしきい値電圧は電圧Ｖｙ未満かつ電圧Ｖｒ以上であることが分かる。つまり、当初はしきい値電圧Ｖｐ以上に設定されていたしきい値電圧が、データリテンションの影響に起因して、電圧Ｖｙ未満に降下しているということである。この場合、図２に示した訂正処理部２０は、電圧Ｖｙ未満に降下しているメモリトランジスタＭＱのしきい値電圧を、しきい値電圧Ｖｐ以上に再設定する。つまり、対応するメモリセルの記憶データを、論理状態“０”に再設定する。

本実施の形態２に係る不揮発性半導体記憶装置によれば、メモリセルに論理状態“０”のデータを記憶する場合には、メモリトランジスタＭＱのしきい値電圧は、読み出し電圧Ｖｒよりも高いしきい値電圧Ｖｐ以上に設定される。そして、検出回路９は、しきい値電圧Ｖｐよりも低く読み出し電圧Ｖｒよりも高い電圧Ｖｙを、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｐ以上に設定されていたメモリトランジスタＭＱのしきい値電圧が意図せず降下変動したか否かを検出する。このように、読み出し電圧Ｖｒよりも高い電圧Ｖｙを用いた検出処理を行うことによって、メモリセルに記憶されているデータの論理状態が完全に変化してしまう前に、メモリトランジスタＭＱのしきい値電圧が降下して読み出し電圧Ｖｒに近付いていることを、早期に発見することができる。つまり、データリテンションの影響に起因するしきい値電圧の降下を、早期に発見することができる。その結果、しきい値電圧の降下が生じているメモリトランジスタＭＱを対象として、そのしきい値電圧を当初のしきい値電圧Ｖｐ以上に早期に再設定することが可能となるため、不揮発性半導体記憶装置の信頼性を向上することができる。

また、訂正処理部２０は、メモリトランジスタＭＱのしきい値電圧が電圧Ｖｙ未満に降下したことを検出回路９が検出した場合に、そのメモリトランジスタＭＱのしきい値電圧を当初のしきい値電圧Ｖｐ以上に再設定する。これにより、メモリトランジスタＭＱのしきい値電圧が読み出し電圧Ｖｒ未満まで降下して記憶データの論理状態が“０”から“１”に変化してしまうという事態を回避できる。

さらに、検出回路９は、第１のデータと第２のデータとを比較することにより、メモリトランジスタＭＱのしきい値電圧が変動しているか否かを、簡易かつ確実に判定することができる。

また、ＥＣＣ回路７は、メモリセルから読み出した第１のデータにエラーが発生している場合に、そのエラーを検出して正しいデータに訂正する。従って、訂正処理部２０によるしきい値電圧の再設定が間に合わず、メモリセルの記憶データの論理状態が“０”から“１”に変化してしまった場合であっても、その誤ったデータはＥＣＣ回路７によって正しいデータ“０”に訂正される。その結果、検出回路９は、訂正後の正しい第１のデータを、第２のデータと比較できるため、しきい値電圧が変動しているか否かを正確に判定することができる。

図８は、図７に対応させて、本実施の形態２の変形例を示す図である。ここでは、本実施の形態２を３値以上の多値メモリに適用する手法を説明する。図８に示した例は４値メモリであり、各メモリセルは、４種類の論理状態“１１”“０１”“１０”“００”のデータを記憶可能である。

上記実施の形態１の変形例（図６）と同様に、４種類の論理状態に対応して、読み出し電圧Ｖｒ１〜Ｖｒ３が設定されている。

また、本実施の形態２で上述した通り、検出回路９は、しきい値電圧Ｖｐ１よりも低く読み出し電圧Ｖｒ１よりも高い電圧Ｖｙ１を、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｐ１以上に設定されていたメモリトランジスタＭＱのしきい値電圧が電圧Ｖｙ１未満に降下したか否かを検出することができる。また、検出回路９は、しきい値電圧Ｖｐ２よりも低く読み出し電圧Ｖｒ２よりも高い電圧Ｖｙ２を、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｐ２以上に設定されていたメモリトランジスタＭＱのしきい値電圧が電圧Ｖｙ２未満に降下したか否かを検出することができる。同様に、検出回路９は、しきい値電圧Ｖｐ３よりも低く読み出し電圧Ｖｒ３よりも高い電圧Ｖｙ３を、半導体基板５０と制御電極５６との間に印加することにより、当初はしきい値電圧Ｖｐ３以上に設定されていたメモリトランジスタＭＱのしきい値電圧が電圧Ｖｙ３未満に降下したか否かを検出することができる。

具体的には、上記と同様に、読み出し電圧Ｖｒ１〜Ｖｒ３を用いてメモリセルから読み出したデータと、電圧Ｖｙ１〜Ｖｙ３を用いてメモリセルから読み出したデータとを比較し、その比較結果に基づいて、しきい値電圧が変動しているか否かを判定することができる。

実施の形態３．
本実施の形態３では、図２に示した制御部１０の機能について詳細に説明する。図２に示したように制御部１０は、訂正処理部２０、電圧値設定部２１、検出対象決定部２２、及び実行タイミング決定部２３を備えて構成されている。訂正処理部２０の機能については、上述した通りである。

図５を参照して、電圧値設定部２１は、しきい値電圧Ｖｅよりも高く読み出し電圧Ｖｒよりも低い範囲内で、電圧Ｖｘの値を可変に設定することができる。図６を参照して、電圧値設定部２１は、しきい値電圧Ｖｅ１，Ｖｅ２，Ｖｅ３よりも高く読み出し電圧Ｖｒ１，Ｖｒ２，Ｖｒ３よりも低い範囲内で、電圧Ｖｘ１，Ｖｘ２，Ｖｘ３の値を可変に設定することができる。図７を参照して、電圧値設定部２１は、しきい値電圧Ｖｐよりも低く読み出し電圧Ｖｒよりも高い範囲内で、電圧Ｖｙの値を可変に設定することができる。図８を参照して、電圧値設定部２１は、しきい値電圧Ｖｐ１，Ｖｐ２，Ｖｐ３よりも低く読み出し電圧Ｖｒ１，Ｖｒ２，Ｖｒ３よりも高い範囲内で、電圧Ｖｙ１，Ｖｙ２，Ｖｙ３の値を可変に設定することができる。

第１の例として、外部から不揮発性半導体記憶装置へのアクセス回数を、メモリセルアレイ１の領域ごとにカウント可能なカウンタを備えておき、電圧値設定部２１は、そのカウンタのカウント値に応じて、電圧Ｖｘの値を可変に設定する。例えば、電圧値設定部２１は、アクセス回数が多い領域（つまり、しきい値電圧の変動が大きいと予想される領域）ほど、電圧Ｖｘをしきい値電圧Ｖｅに近い値に設定する。その結果、そのような領域ほど、しきい値電圧の変動を早期に発見することが可能となる。

第２の例として、メモリセルアレイ１に記憶されているデータの重要度を、メモリセルアレイ１の領域ごとに記述したデータテーブルを設けておき、電圧値設定部２１は、そのデータテーブルを参照して、電圧Ｖｘの値を可変に設定する。例えば、重要度の高いデータ（プログラム、コード、秘匿性の高いデータ等）が記憶されている領域ほど、電圧Ｖｘをしきい値電圧Ｖｅに近い値に設定する。その結果、そのような領域ほど、しきい値電圧の変動を早期に発見することが可能となる。

検出対象決定部２２は、メモリセルアレイ１内に含まれる全てのメモリセルの中から、検出回路９によってしきい値電圧の変動が生じているか否かを検出すべき一又は複数のメモリセルを決定することができる。つまり、検出対象決定部２２は、検出回路９の検出対象を決定する。

第１の例として、外部からある特定のメモリセルがアクセスされた場合、検出対象決定部２２は、そのアクセスされたメモリセル自身を、検出回路９の検出対象として決定する。これにより、外部からのアクセスがそのアクセスされたメモリセル自身に与える影響をチェックすることができる。また、検出対象が比較的少ないため、しきい値電圧の変動を検出するための所要時間が短くてすむ。

第２の例として、外部からある特定のメモリセルがアクセスされた場合、検出対象決定部２２は、そのメモリセルがアクセスされたことに起因してしきい値電圧の変動が発生し得る複数のメモリセルを、検出回路９の検出対象として決定する。例えば、アクセスされたメモリセルと同一のブロック内に存在する全てのメモリセルを、検出回路９の検出対象として決定する。これにより、外部からのアクセスが、そのアクセスされたメモリセルに関連する複数のメモリセルに与える影響をチェックすることができる。また、同一の半導体基板上に形成されている全てのメモリセルを検出回路９の検出対象とする場合と比較すると、検出の所要時間が短くてすむ。

第３の例として、検出回路９による検出を実行すべき一又は複数のメモリセルの情報（アドレス等）が外部から不揮発性半導体記憶装置に入力されており、検出対象決定部２２は、外部から入力されたアドレスによって指定された一又は複数のメモリセルを、検出回路９の検出対象として決定する。この場合、検出対象となるメモリセルを自ら決定するための回路を不揮発性半導体記憶装置の内部に設ける必要がないため、不揮発性半導体記憶装置に関して、構成の簡略化を図ることができる。特に、しきい値電圧の変動が発生しやすいメモリセルが特定されている場合に有効な方策である。

第４の例として、検出対象決定部２２は、同一の半導体基板上に形成されている全てのメモリセルを、検出回路９の検出対象として決定する。しきい値電圧が変動しやすいメモリトランジスタを特定し難い場合に、全てのメモリセルを対象として検出を行うことにより、しきい値電圧が変動したメモリトランジスタを漏れなく発見することができる。

実行タイミング決定部２３は、しきい値電圧の変動に関する検出処理を検出回路９に実行させるタイミングを決定することができる。

第１の例として、実行タイミング決定部２３は、外部から不揮発性半導体記憶装置に対して読み出しアクセスが行われた後に、検出回路９に検出処理を実行させる。これにより、短い時間間隔で定期的に検出処理が実行される場合と比較すると、検出処理を実行する合計の回数を削減できるため、検出処理を行うための電圧印加がしきい値電圧の変動を助長してしまうという事態を回避することができる。

第２の例として、実行タイミング決定部２３は、外部からのアクセスとは無関係に、特定の時間間隔で定期的に検出回路９に検出処理を実行させる。ある程度短い時間間隔で定期的に検出処理を行うことにより、しきい値電圧が変動したメモリトランジスタを早期に発見することが可能となる。

第３の例として、検出回路９に検出処理を実行させるためのコマンドが外部から不揮発性半導体記憶装置に入力されており、実行タイミング決定部２３は、外部からそのコマンドを受けて、検出回路９に検出処理を実行させる。この場合、検出処理の実行タイミングを自ら決定するための回路を不揮発性半導体記憶装置の内部に設ける必要がないため、不揮発性半導体記憶装置に関して、構成の簡略化を図ることができる。また、上記と同様に、短い時間間隔で定期的に検出処理が実行される場合と比較すると、検出処理を実行する合計の回数を削減できるため、検出処理を行うための電圧印加がしきい値電圧の変動を助長してしまうという事態を回避することができる。

本発明の実施の形態１に係る不揮発性半導体記憶装置の全体構成を概略的に示すブロック図である。 図１に示した制御部の機能構成を示す図である。 図１に示したメモリセルアレイの構成の一部を抜き出して示す回路図である。 メモリトランジスタの構造を示す断面図である。 しきい値電圧の分布を示す図である。 図５に対応させて、実施の形態１の変形例を示す図である。 しきい値電圧の分布を示す図である。 図７に対応させて、実施の形態２の変形例を示す図である。

符号の説明

１ メモリセルアレイ
６ 読み出し回路
７ ＥＣＣ回路
８ バッファ
９ 検出回路
１０ 制御部
２０ 訂正処理部
２１ 電圧値設定部
２２ 検出対象決定部
２３ 実行タイミング決定部
５０ 半導体基板
５４ 電荷蓄積層
５６ 制御電極
ＭＱ メモリトランジスタ
Ｖｒ，Ｖｒ１〜Ｖｒ３ 読み出し電圧
Ｖｅ，Ｖｅ１〜Ｖｅ３，Ｖｐ，Ｖｐ１〜Ｖｐ３ しきい値電圧
Ｖｘ，Ｖｘ１〜Ｖｘ３，Ｖｙ，Ｖｙ１〜Ｖｙ３ 電圧

Claims (15)

1. 半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し、前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し、当該しきい値電圧に応じたデータが記憶される、メモリセルと、
   前記半導体基板と前記制御電極との間に第１の電圧を印加することにより、前記メモリセルから前記データを読み出す読み出し回路と
   を備える、不揮発性半導体記憶装置において、
   前記メモリセルに第１の論理状態のデータを記憶する場合には、前記メモリトランジスタのしきい値電圧は、前記第１の電圧よりも低い第１のしきい値電圧以下に設定され、
   前記第１のしきい値電圧よりも高く前記第１の電圧よりも低い第２の電圧を、前記半導体基板と前記制御電極との間に印加することにより、前記第１のしきい値電圧以下に設定された前記メモリトランジスタのしきい値電圧が意図せず上昇変動したか否かの検出処理を実行する検出回路
   をさらに備え、
   重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように、前記第２の電圧は、記憶されているデータの重要度に応じて、前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能である、不揮発性半導体記憶装置。
2. 前記メモリトランジスタのしきい値電圧が変動したことを前記検出回路が検出した場合に、前記メモリトランジスタのしきい値電圧を前記第１のしきい値電圧以下に再設定する、訂正処理部
   をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
3. 半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し、前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し、当該しきい値電圧に応じたデータが記憶される、メモリセルと、
   前記半導体基板と前記制御電極との間に第１の電圧を印加することにより、前記メモリセルから前記データを読み出す読み出し回路と
   を備える、不揮発性半導体記憶装置において、
   前記メモリセルに第１の論理状態のデータを記憶する場合には、前記メモリトランジスタのしきい値電圧は、前記第１の電圧よりも高い第１のしきい値電圧以上に設定され、
   前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧を、前記半導体基板と前記制御電極との間に印加することにより、前記第１のしきい値電圧以上に設定された前記メモリトランジスタのしきい値電圧が意図せず降下変動したか否かの検出処理を実行する検出回路
   をさらに備え、
   重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように、前記第２の電圧は、記憶されているデータの重要度に応じて、前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能である、不揮発性半導体記憶装置。
4. 前記メモリトランジスタのしきい値電圧が変動したことを前記検出回路が検出した場合に、前記メモリトランジスタのしきい値電圧を前記第１のしきい値電圧以上に再設定する、訂正処理部
   をさらに備える、請求項３に記載の不揮発性半導体記憶装置。
5. 前記第２の電圧は、外部から前記不揮発性半導体記憶装置へのアクセス回数に応じて、前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能である、請求項１〜４のいずれか一つに記載の不揮発性半導体記憶装置。
6. 前記検出回路は、前記半導体基板と前記制御電極との間に前記第１の電圧を印加することにより前記メモリセルから読み出した第１のデータと、前記半導体基板と前記制御電極との間に前記第２の電圧を印加することにより前記メモリセルから読み出した第２のデータとを比較することによって、前記メモリトランジスタのしきい値電圧の変動を検出する、請求項１〜５のいずれか一つに記載の不揮発性半導体記憶装置。
7. 前記メモリセルから読み出した前記第１のデータにエラーが発生している場合に、そのエラーを検出して訂正する訂正回路
   をさらに備える、請求項６に記載の不揮発性半導体記憶装置。
8. 前記メモリセルは、３種類以上の複数の論理状態のデータを記憶可能であり、
   前記第１の電圧及び前記第１のしきい値電圧は、前記複数の論理状態に対応してそれぞれ複数設定されており、
   前記第２の電圧は、複数の前記第１の電圧及び複数の前記第１のしきい値電圧に対応して複数設定されている、請求項１〜７のいずれか一つに記載の不揮発性半導体記憶装置。
9. 前記検出回路によってしきい値電圧の変動の有無が検出される対象には、アクセスされたメモリセル自身が含まれる、請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置。
10. 前記検出回路によってしきい値電圧の変動の有無が検出される対象には、あるメモリセルがアクセスされたことに起因して、しきい値電圧の変動が発生し得る複数のメモリセルが含まれる、請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置。
11. 前記検出回路によってしきい値電圧の変動の有無が検出される対象には、外部から入力されたアドレスによって指定された一又は複数のメモリセルが含まれる、請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置。
12. 前記検出回路によってしきい値電圧の変動の有無が検出される対象は、前記半導体基板上に形成されている全てのメモリセルである、請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置。
13. 前記検出回路は、前記不揮発性半導体記憶装置に対して読み出しアクセスが行われた後に、前記検出処理を実行する、請求項１〜１２のいずれか一つに記載の不揮発性半導体記憶装置。
14. 前記検出回路は、定期的に、前記検出処理を実行する、請求項１〜１２のいずれか一つに記載の不揮発性半導体記憶装置。
15. 前記検出回路は、外部からのコマンドを受けて、前記検出処理を実行する、請求項１〜１２のいずれか一つに記載の不揮発性半導体記憶装置。
    

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