JP5475942B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
また、第1の発明に係る不揮発性半導体記憶装置によれば、記憶されているデータの重要度に応じて、第2の電圧の値を可変に設定可能である。従って、重要度の高いデータが記憶されている領域ほど、第2の電圧を第1のしきい値電圧に近い値に設定することができ、その結果、しきい値電圧の変動を早期に発見することが可能となる。
また、第3の発明に係る不揮発性半導体記憶装置によれば、記憶されているデータの重要度に応じて、第2の電圧の値を可変に設定可能である。従って、重要度の高いデータが記憶されている領域ほど、第2の電圧を第1のしきい値電圧に近い値に設定することができ、その結果、しきい値電圧の変動を早期に発見することが可能となる。
図1は、本発明の実施の形態1に係る不揮発性半導体記憶装置の全体構成を概略的に示すブロック図である。図1に示すように本実施の形態1に係る不揮発性半導体記憶装置は、メモリセルアレイ1、ワード線駆動回路2、ビット線駆動回路3、アドレス生成回路4、電圧発生回路5、読み出し回路6、ECC(Error Check and Correct )回路7、バッファ8、検出回路9、及び制御部10を備えて構成されている。
本実施の形態2に係る不揮発性半導体記憶装置の全体構成は、図1と同様である。また、本実施の形態2に係る制御部10の機能構成は、図2と同様である。また、本実施の形態2に係るメモリセルアレイ1の構成は、図3と同様である。また、本実施の形態2に係るメモリトランジスタMQの構造は、図4と同様である。
本実施の形態3では、図2に示した制御部10の機能について詳細に説明する。図2に示したように制御部10は、訂正処理部20、電圧値設定部21、検出対象決定部22、及び実行タイミング決定部23を備えて構成されている。訂正処理部20の機能については、上述した通りである。
6 読み出し回路
7 ECC回路
8 バッファ
9 検出回路
10 制御部
20 訂正処理部
21 電圧値設定部
22 検出対象決定部
23 実行タイミング決定部
50 半導体基板
54 電荷蓄積層
56 制御電極
MQ メモリトランジスタ
Vr,Vr1〜Vr3 読み出し電圧
Ve,Ve1〜Ve3,Vp,Vp1〜Vp3 しきい値電圧
Vx,Vx1〜Vx3,Vy,Vy1〜Vy3 電圧
Claims (15)
- 半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し、前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し、当該しきい値電圧に応じたデータが記憶される、メモリセルと、
前記半導体基板と前記制御電極との間に第1の電圧を印加することにより、前記メモリセルから前記データを読み出す読み出し回路と
を備える、不揮発性半導体記憶装置において、
前記メモリセルに第1の論理状態のデータを記憶する場合には、前記メモリトランジスタのしきい値電圧は、前記第1の電圧よりも低い第1のしきい値電圧以下に設定され、
前記第1のしきい値電圧よりも高く前記第1の電圧よりも低い第2の電圧を、前記半導体基板と前記制御電極との間に印加することにより、前記第1のしきい値電圧以下に設定された前記メモリトランジスタのしきい値電圧が意図せず上昇変動したか否かの検出処理を実行する検出回路
をさらに備え、
重要度の高いデータほど前記第2の電圧が前記第1のしきい値電圧に近い値となるように、前記第2の電圧は、記憶されているデータの重要度に応じて、前記第1のしきい値電圧と前記第1の電圧との間で可変に設定可能である、不揮発性半導体記憶装置。 - 前記メモリトランジスタのしきい値電圧が変動したことを前記検出回路が検出した場合に、前記メモリトランジスタのしきい値電圧を前記第1のしきい値電圧以下に再設定する、訂正処理部
をさらに備える、請求項1に記載の不揮発性半導体記憶装置。 - 半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し、前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し、当該しきい値電圧に応じたデータが記憶される、メモリセルと、
前記半導体基板と前記制御電極との間に第1の電圧を印加することにより、前記メモリセルから前記データを読み出す読み出し回路と
を備える、不揮発性半導体記憶装置において、
前記メモリセルに第1の論理状態のデータを記憶する場合には、前記メモリトランジスタのしきい値電圧は、前記第1の電圧よりも高い第1のしきい値電圧以上に設定され、
前記第1のしきい値電圧よりも低く前記第1の電圧よりも高い第2の電圧を、前記半導体基板と前記制御電極との間に印加することにより、前記第1のしきい値電圧以上に設定された前記メモリトランジスタのしきい値電圧が意図せず降下変動したか否かの検出処理を実行する検出回路
をさらに備え、
重要度の高いデータほど前記第2の電圧が前記第1のしきい値電圧に近い値となるように、前記第2の電圧は、記憶されているデータの重要度に応じて、前記第1のしきい値電圧と前記第1の電圧との間で可変に設定可能である、不揮発性半導体記憶装置。 - 前記メモリトランジスタのしきい値電圧が変動したことを前記検出回路が検出した場合に、前記メモリトランジスタのしきい値電圧を前記第1のしきい値電圧以上に再設定する、訂正処理部
をさらに備える、請求項3に記載の不揮発性半導体記憶装置。 - 前記第2の電圧は、外部から前記不揮発性半導体記憶装置へのアクセス回数に応じて、前記第1のしきい値電圧と前記第1の電圧との間で可変に設定可能である、請求項1〜4のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記検出回路は、前記半導体基板と前記制御電極との間に前記第1の電圧を印加することにより前記メモリセルから読み出した第1のデータと、前記半導体基板と前記制御電極との間に前記第2の電圧を印加することにより前記メモリセルから読み出した第2のデータとを比較することによって、前記メモリトランジスタのしきい値電圧の変動を検出する、請求項1〜5のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記メモリセルから読み出した前記第1のデータにエラーが発生している場合に、そのエラーを検出して訂正する訂正回路
をさらに備える、請求項6に記載の不揮発性半導体記憶装置。 - 前記メモリセルは、3種類以上の複数の論理状態のデータを記憶可能であり、
前記第1の電圧及び前記第1のしきい値電圧は、前記複数の論理状態に対応してそれぞれ複数設定されており、
前記第2の電圧は、複数の前記第1の電圧及び複数の前記第1のしきい値電圧に対応して複数設定されている、請求項1〜7のいずれか一つに記載の不揮発性半導体記憶装置。 - 前記検出回路によってしきい値電圧の変動の有無が検出される対象には、アクセスされたメモリセル自身が含まれる、請求項1〜8のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記検出回路によってしきい値電圧の変動の有無が検出される対象には、あるメモリセルがアクセスされたことに起因して、しきい値電圧の変動が発生し得る複数のメモリセルが含まれる、請求項1〜8のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記検出回路によってしきい値電圧の変動の有無が検出される対象には、外部から入力されたアドレスによって指定された一又は複数のメモリセルが含まれる、請求項1〜8のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記検出回路によってしきい値電圧の変動の有無が検出される対象は、前記半導体基板上に形成されている全てのメモリセルである、請求項1〜8のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記検出回路は、前記不揮発性半導体記憶装置に対して読み出しアクセスが行われた後に、前記検出処理を実行する、請求項1〜12のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記検出回路は、定期的に、前記検出処理を実行する、請求項1〜12のいずれか一つに記載の不揮発性半導体記憶装置。
- 前記検出回路は、外部からのコマンドを受けて、前記検出処理を実行する、請求項1〜12のいずれか一つに記載の不揮発性半導体記憶装置。
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